JPH08181699A - Ａｔｍ交換装置 - Google Patents
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- JPH08181699A JPH08181699A JP32427594A JP32427594A JPH08181699A JP H08181699 A JPH08181699 A JP H08181699A JP 32427594 A JP32427594 A JP 32427594A JP 32427594 A JP32427594 A JP 32427594A JP H08181699 A JPH08181699 A JP H08181699A
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- Computer Networks & Wireless Communication (AREA)
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Abstract
(57)【要約】
【目的】 ＡＴＭセルの交換処理を行うＡＴＭ交換装置
に関し、一重化個別部と二重化個別部との何れに対して
も共通部を共用化する。 【構成】 スイッチ網部と共通部と個別部とを備えたＡ
ＴＭ交換装置に於いて、共通部は、スイッチ網からのセ
ルを個別部に多重分離して転送するデマルチプレクス回
路１と、二重化個別部搭載時の予備系等の特定条件時に
個別部からのユーザセルを廃棄するユーザセル廃棄回路
２と、個別部からのセルのヘッダ部をスイッチ網部内の
ルーティング用ヘッダ部に変換するヘッダ変換回路３
と、セルを多重化してスイッチ網部へ転送するマルチプ
レクス回路４と、一重化個別部と二重化個別部との何れ
かを識別する情報を受信する個別部情報受信回路５と、
この個別部情報受信回路５の受信情報を基にデマルチプ
レクス回路１のタグ値の設定及びユーザセル廃棄回路２
のセル廃棄条件設定を行う制御回路６とを備える。
に関し、一重化個別部と二重化個別部との何れに対して
も共通部を共用化する。 【構成】 スイッチ網部と共通部と個別部とを備えたＡ
ＴＭ交換装置に於いて、共通部は、スイッチ網からのセ
ルを個別部に多重分離して転送するデマルチプレクス回
路１と、二重化個別部搭載時の予備系等の特定条件時に
個別部からのユーザセルを廃棄するユーザセル廃棄回路
２と、個別部からのセルのヘッダ部をスイッチ網部内の
ルーティング用ヘッダ部に変換するヘッダ変換回路３
と、セルを多重化してスイッチ網部へ転送するマルチプ
レクス回路４と、一重化個別部と二重化個別部との何れ
かを識別する情報を受信する個別部情報受信回路５と、
この個別部情報受信回路５の受信情報を基にデマルチプ
レクス回路１のタグ値の設定及びユーザセル廃棄回路２
のセル廃棄条件設定を行う制御回路６とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、一重化個別部と二重化
個別部との何れに対しても同一の共通部により制御可能
としたＡＴＭ交換装置に関する。ＡＴＭ（Ａsynchronou
s Ｔransfer Ｍode ；非同期転送モード）方式は、４８
バイトの情報フィールド部と６バイトのヘッダ部との５
４バイト構成のセルを転送するものであり、このＡＴＭ
セルの交換処理を行うＡＴＭ交換装置は、既に各種の構
成が提案されており、又各部を二重化して信頼性を向上
した構成も知られている。
個別部との何れに対しても同一の共通部により制御可能
としたＡＴＭ交換装置に関する。ＡＴＭ（Ａsynchronou
s Ｔransfer Ｍode ；非同期転送モード）方式は、４８
バイトの情報フィールド部と６バイトのヘッダ部との５
４バイト構成のセルを転送するものであり、このＡＴＭ
セルの交換処理を行うＡＴＭ交換装置は、既に各種の構
成が提案されており、又各部を二重化して信頼性を向上
した構成も知られている。
【０００２】
【従来の技術】図９は一重化個別部搭載時のシステム構
成説明図であり、０系のスイッチ網部５０−０と共通部
５１−０と、１系のスイッチ網部５０−１と共通部５１
−１とに対して、一重化構成の個別部５２が設けられて
いる。この個別部５２は、現用系と予備系とを選択でき
るセレクタ（図示せず）を備えており、加入者側と現用
系の共通部とを接続することになる。
成説明図であり、０系のスイッチ網部５０−０と共通部
５１−０と、１系のスイッチ網部５０−１と共通部５１
−１とに対して、一重化構成の個別部５２が設けられて
いる。この個別部５２は、現用系と予備系とを選択でき
るセレクタ（図示せず）を備えており、加入者側と現用
系の共通部とを接続することになる。
【０００３】例えば、０系を現用系、１系を予備系とす
ると、個別部５２は、０系の共通部５１−０側を選択
し、セルは矢印で示すように、０系のスイッチ網部５０
−０と共通部５１−０とを介して転送される。この０系
に障害が発生すると、その障害情報に従って個別部５２
は、１系の共通部５１−１側を選択するから、セルは、
１系のスイッチ網部５０−１と共通部５１−１とを介し
て転送される。
ると、個別部５２は、０系の共通部５１−０側を選択
し、セルは矢印で示すように、０系のスイッチ網部５０
−０と共通部５１−０とを介して転送される。この０系
に障害が発生すると、その障害情報に従って個別部５２
は、１系の共通部５１−１側を選択するから、セルは、
１系のスイッチ網部５０−１と共通部５１−１とを介し
て転送される。
【０００４】図１０は二重化個別部搭載時のシステム構
成説明図であり、０系のスイッチ網部６０−０と共通部
６１−０と個別部６２−０と二重化装置６３−０と、１
系のスイッチ網部６０−１と共通部６１−１と個別部６
２−１と二重化装置６３−１と、加入者側と接続された
個別部６４とを含む構成で、この個別部６４は、現用系
と予備系とにセルを分配して二重化装置６３−０，６３
−１に送出し、現用系の二重化装置からのセルを転送
し、予備系の二重化装置からのユーザセルは廃棄するも
のである。又個別部６２−０，６２−１は二重化装置６
３−０，６３−１によって二重化個別部を構成し、現用
系の共通部に切替接続するセレクタ（図示せず）を備え
ている。
成説明図であり、０系のスイッチ網部６０−０と共通部
６１−０と個別部６２−０と二重化装置６３−０と、１
系のスイッチ網部６０−１と共通部６１−１と個別部６
２−１と二重化装置６３−１と、加入者側と接続された
個別部６４とを含む構成で、この個別部６４は、現用系
と予備系とにセルを分配して二重化装置６３−０，６３
−１に送出し、現用系の二重化装置からのセルを転送
し、予備系の二重化装置からのユーザセルは廃棄するも
のである。又個別部６２−０，６２−１は二重化装置６
３−０，６３−１によって二重化個別部を構成し、現用
系の共通部に切替接続するセレクタ（図示せず）を備え
ている。
【０００５】例えば、０系を現用系、１系を予備系とす
ると、個別部６４は、セルを０系と１系とに分配するか
ら、実線矢印と点線矢印とによって示すように、二重化
装置６３−０，６３−１と個別部６２−０，６２−１と
を介して０系の共通部６１−０に転送される。又０系の
スイッチ網部６０−０からのセルは、共通部６１−０に
於いて０系と１系とに分配され、実線矢印と点線矢印と
によって示すように、個別部６２−０，６２−１と二重
化装置６３−０，６３−１とを介して個別部６４に転送
される。個別部６４は、１系からのユーザセルを廃棄
し、０系からのユーザセルを加入者へ転送する。又０系
の共通部６１−０は、１系からユーザセルを廃棄し、０
系からのユーザセルをスイッチ網部６０−０へ転送す
る。その場合、共通部６１−０は、ＯＡＭ（Ｏperatio
n，Ａdministration and Ｍaintenance；保守運用）セ
ルを、１系を介して入力された場合も透過させる。
ると、個別部６４は、セルを０系と１系とに分配するか
ら、実線矢印と点線矢印とによって示すように、二重化
装置６３−０，６３−１と個別部６２−０，６２−１と
を介して０系の共通部６１−０に転送される。又０系の
スイッチ網部６０−０からのセルは、共通部６１−０に
於いて０系と１系とに分配され、実線矢印と点線矢印と
によって示すように、個別部６２−０，６２−１と二重
化装置６３−０，６３−１とを介して個別部６４に転送
される。個別部６４は、１系からのユーザセルを廃棄
し、０系からのユーザセルを加入者へ転送する。又０系
の共通部６１−０は、１系からユーザセルを廃棄し、０
系からのユーザセルをスイッチ網部６０−０へ転送す
る。その場合、共通部６１−０は、ＯＡＭ（Ｏperatio
n，Ａdministration and Ｍaintenance；保守運用）セ
ルを、１系を介して入力された場合も透過させる。
【０００６】
【発明が解決しようとする課題】図９に示す一重化個別
部搭載時のシステム構成に於いては、例えば、個別部５
２は１．５Ｍｂｐｓの速度でセルを転送するが、共通部
５１−０，５１−１とスイッチ網部５０−０，５０−１
とに於ける転送速度は、例えば、１５０Ｍｂｐｓであ
り、パスの利用効率が低い問題がある。そこで、図１０
に示す二重化個別部搭載時のシステム構成とし、二重化
装置６３−０，６３−１によって複数の個別部６４のセ
ルを多重化し、且つ個別部６２−０，６２−１を二重化
する構成とする。
部搭載時のシステム構成に於いては、例えば、個別部５
２は１．５Ｍｂｐｓの速度でセルを転送するが、共通部
５１−０，５１−１とスイッチ網部５０−０，５０−１
とに於ける転送速度は、例えば、１５０Ｍｂｐｓであ
り、パスの利用効率が低い問題がある。そこで、図１０
に示す二重化個別部搭載時のシステム構成とし、二重化
装置６３−０，６３−１によって複数の個別部６４のセ
ルを多重化し、且つ個別部６２−０，６２−１を二重化
する構成とする。
【０００７】その場合、一重化個別部に対する共通部５
１−０，５１−１と、二重化個別部に対する共通部６１
−０，６１−１とは機能が異なるから、従来は、共通部
を一重化個別部と二重化個別部とに対してそれぞれ別個
に構成しており、ＡＴＭネットワークに於ける交換装置
の加入者収容状況等によって、一重化個別部の構成と二
重化個別部の構成とが混在することになり、ＡＴＭネッ
トワークを構築する上でコストアップとなる問題があっ
た。本発明は、一重化個別部搭載の場合と二重化個別部
搭載の場合とに於ける共通部を兼用してコストダウンを
図ることを目的とする。
１−０，５１−１と、二重化個別部に対する共通部６１
−０，６１−１とは機能が異なるから、従来は、共通部
を一重化個別部と二重化個別部とに対してそれぞれ別個
に構成しており、ＡＴＭネットワークに於ける交換装置
の加入者収容状況等によって、一重化個別部の構成と二
重化個別部の構成とが混在することになり、ＡＴＭネッ
トワークを構築する上でコストアップとなる問題があっ
た。本発明は、一重化個別部搭載の場合と二重化個別部
搭載の場合とに於ける共通部を兼用してコストダウンを
図ることを目的とする。
【０００８】
【課題を解決するための手段】本発明のＡＴＭ交換装置
は、スイッチ網部と共通部と個別部とを備え、共通部
は、スイッチ網部からのセルを個別部に多重分離して転
送するデマルチプレクス回路１と、特定条件の時に個別
部からのユーザセルを廃棄するユーザセル廃棄回路２
と、個別部からのセルのヘッダ部をスイッチ網内のルー
ティング用ヘッダ部に変換して送出するヘッダ変換回路
３と、セルを多重化してスイッチ網部へ転送するマルチ
プレクス回路４と、一重化個別部と二重化個別部との何
れかを識別する個別部情報受信回路５と、この個別部情
報受信回路５の受信情報を基にデマルチプレクス回路１
のタグ値の設定及びユーザセル廃棄回路２のセル廃棄条
件設定を行う制御回路６とを備えている。
は、スイッチ網部と共通部と個別部とを備え、共通部
は、スイッチ網部からのセルを個別部に多重分離して転
送するデマルチプレクス回路１と、特定条件の時に個別
部からのユーザセルを廃棄するユーザセル廃棄回路２
と、個別部からのセルのヘッダ部をスイッチ網内のルー
ティング用ヘッダ部に変換して送出するヘッダ変換回路
３と、セルを多重化してスイッチ網部へ転送するマルチ
プレクス回路４と、一重化個別部と二重化個別部との何
れかを識別する個別部情報受信回路５と、この個別部情
報受信回路５の受信情報を基にデマルチプレクス回路１
のタグ値の設定及びユーザセル廃棄回路２のセル廃棄条
件設定を行う制御回路６とを備えている。
【０００９】又共通部の制御回路６は、ユーザセル廃棄
回路２に対して一重化個別部搭載時にユーザセル廃棄を
禁止し、二重化個別部搭載時に、現用系はユーザセル廃
棄を禁止し、予備系はユーザセルを廃棄する制御を行う
構成を備えている。
回路２に対して一重化個別部搭載時にユーザセル廃棄を
禁止し、二重化個別部搭載時に、現用系はユーザセル廃
棄を禁止し、予備系はユーザセルを廃棄する制御を行う
構成を備えている。
【００１０】又共通部の制御回路６は、デマルチプレク
ス回路１に対して、一重化個別部搭載時にセルのヘッダ
部のタグ値に従った多重分離を行わせ、二重化個別部搭
載時にタグ値の下位ビットに従った多重分離によりセル
の分配を行わせるように制御する構成を備えている。
ス回路１に対して、一重化個別部搭載時にセルのヘッダ
部のタグ値に従った多重分離を行わせ、二重化個別部搭
載時にタグ値の下位ビットに従った多重分離によりセル
の分配を行わせるように制御する構成を備えている。
【００１１】又二重化個別部搭載時の個別部に於いて、
現用系は総てのセルを透過させ、予備系はユーザセルを
廃棄する構成とすることができる。
現用系は総てのセルを透過させ、予備系はユーザセルを
廃棄する構成とすることができる。
【００１２】又二重化個別部搭載時の二重化装置に於い
て、現用系は総てのセルを透過させ、予備系はユーザセ
ルを廃棄する構成を備えることができる。
て、現用系は総てのセルを透過させ、予備系はユーザセ
ルを廃棄する構成を備えることができる。
【００１３】
【作用】現用系のスイッチ網部からのセルは、そのヘッ
ダ部のタグ値に従って共通部のデマルチプレクス回路１
により多重分離され、個別部へ転送される。又一重化個
別部搭載時か二重化個別部搭載時かを、搭載した個別部
からの情報を個別部情報受信回路５に於いて受信して識
別し、制御回路６は、その受信情報に基づいて、デマル
チプレクス回路１とユーザセル廃棄回路２とを制御す
る。ユーザセル廃棄回路２に於いて廃棄されなかったセ
ルは、ヘッダ変換回路３に於いてスイッチ網部内のルー
ティング用ヘッダ部に変換され、マルチプレクス回路４
に於いて多重化され、スイッチ網部へ転送される。
ダ部のタグ値に従って共通部のデマルチプレクス回路１
により多重分離され、個別部へ転送される。又一重化個
別部搭載時か二重化個別部搭載時かを、搭載した個別部
からの情報を個別部情報受信回路５に於いて受信して識
別し、制御回路６は、その受信情報に基づいて、デマル
チプレクス回路１とユーザセル廃棄回路２とを制御す
る。ユーザセル廃棄回路２に於いて廃棄されなかったセ
ルは、ヘッダ変換回路３に於いてスイッチ網部内のルー
ティング用ヘッダ部に変換され、マルチプレクス回路４
に於いて多重化され、スイッチ網部へ転送される。
【００１４】又共通部の制御回路６は、ユーザセル廃棄
回路２に対して、一重化個別部搭載時の場合、ユーザセ
ルの廃棄を禁止して、総てのセルを透過させる。又二重
化個別部搭載時の場合、現用系はユーザセルの廃棄を禁
止して、総てのセルを透過させ、予備系はユーザセルを
廃棄する。それにより、現用系と予備系とを介した同一
のユーザセルの多重化を阻止することができる。
回路２に対して、一重化個別部搭載時の場合、ユーザセ
ルの廃棄を禁止して、総てのセルを透過させる。又二重
化個別部搭載時の場合、現用系はユーザセルの廃棄を禁
止して、総てのセルを透過させ、予備系はユーザセルを
廃棄する。それにより、現用系と予備系とを介した同一
のユーザセルの多重化を阻止することができる。
【００１５】又共通部の制御回路６は、デマルチプレク
ス回路１に対して、一重化個別部搭載時の場合、セルの
ヘッダ部のタグ値に従った回線対応の分離を行わせ、二
重化個別部搭載時の場合、タグ値の下位ビットを用いて
多重分離を行わせる。即ち、タグ値の上位ビットを無視
することにより、スイッチ網部からのセルを現用系と予
備系とに分配することができる。
ス回路１に対して、一重化個別部搭載時の場合、セルの
ヘッダ部のタグ値に従った回線対応の分離を行わせ、二
重化個別部搭載時の場合、タグ値の下位ビットを用いて
多重分離を行わせる。即ち、タグ値の上位ビットを無視
することにより、スイッチ網部からのセルを現用系と予
備系とに分配することができる。
【００１６】又二重化個別部搭載時に、共通部のユーザ
セル廃棄回路２に於いてユーザセルを廃棄する代わり
に、予備系の個別部に於いてユーザセルを廃棄すること
ができる。
セル廃棄回路２に於いてユーザセルを廃棄する代わり
に、予備系の個別部に於いてユーザセルを廃棄すること
ができる。
【００１７】又二重化個別部搭載時に、共通部のユーザ
セル廃棄回路２に於いてユーザセルを廃棄する代わり
に、予備系の二重化装置に於いてユーザセルを廃棄する
ことができる。
セル廃棄回路２に於いてユーザセルを廃棄する代わり
に、予備系の二重化装置に於いてユーザセルを廃棄する
ことができる。
【００１８】
【実施例】図１は本発明の実施例の要部説明図であり、
スイッチ網部と個別部との間に設けた共通部を示し、１
はデマルチプレクス回路、２はユーザセル廃棄回路、３
はヘッダ変換回路、４はマルチプレクス回路、５は個別
部情報受信回路、６は制御回路、＃０〜＃７は回線対応
部である。
スイッチ網部と個別部との間に設けた共通部を示し、１
はデマルチプレクス回路、２はユーザセル廃棄回路、３
はヘッダ変換回路、４はマルチプレクス回路、５は個別
部情報受信回路、６は制御回路、＃０〜＃７は回線対応
部である。
【００１９】一重化個別部搭載時は、例えば、図９に示
す０系と１系との共通部５１−０，５１−１の回線対応
部、即ち、図１の回線対応部＃０に個別部５２が接続さ
れることになる。又二重化個別部搭載時は、例えば、図
１０に示す０系と１系との共通部６１−０，６１−１の
回線対応部、即ち、図１の回線対応部＃０〜＃７に、０
系と１系との個別部６２−０，６２−１が接続されるこ
とになる。
す０系と１系との共通部５１−０，５１−１の回線対応
部、即ち、図１の回線対応部＃０に個別部５２が接続さ
れることになる。又二重化個別部搭載時は、例えば、図
１０に示す０系と１系との共通部６１−０，６１−１の
回線対応部、即ち、図１の回線対応部＃０〜＃７に、０
系と１系との個別部６２−０，６２−１が接続されるこ
とになる。
【００２０】個別部情報受信回路５は、図９に示す一重
化個別部搭載時は、個別部５２からの情報受信により一
重化個別部の構成を識別し、図１０に示す二重化個別部
搭載時は、個別部６２−０，６２−１からの情報受信に
より二重化個別部の構成を識別することができる。又制
御回路６は、一重化個別部か二重化個別部かに従ってデ
マルチプレクス回路１に於ける多重分離の条件、即ち、
セルのヘッダ部のタグ値の判定条件を設定し、更に、現
用系か予備系かを含めてユーザセル廃棄回路２に於ける
ユーザセルの廃棄条件を設定する。
化個別部搭載時は、個別部５２からの情報受信により一
重化個別部の構成を識別し、図１０に示す二重化個別部
搭載時は、個別部６２−０，６２−１からの情報受信に
より二重化個別部の構成を識別することができる。又制
御回路６は、一重化個別部か二重化個別部かに従ってデ
マルチプレクス回路１に於ける多重分離の条件、即ち、
セルのヘッダ部のタグ値の判定条件を設定し、更に、現
用系か予備系かを含めてユーザセル廃棄回路２に於ける
ユーザセルの廃棄条件を設定する。
【００２１】又ヘッダ変換回路３は、セルのヘッダ部の
仮想パス識別子（ＶＰＩ）と仮想チャネル識別子（ＶＣ
Ｉ）とを基に、スイッチ網部内のルーティング用ヘッダ
部に変換するものである。スイッチ網部では、このルー
ティング用ヘッダ部の内容に従った出方路へセルが送出
される。又マルチプレクス回路４は、各回線対応部＃０
〜＃７からのルーティング用ヘッダ部を有するセルを多
重化してスイッチ網部へ転送する。
仮想パス識別子（ＶＰＩ）と仮想チャネル識別子（ＶＣ
Ｉ）とを基に、スイッチ網部内のルーティング用ヘッダ
部に変換するものである。スイッチ網部では、このルー
ティング用ヘッダ部の内容に従った出方路へセルが送出
される。又マルチプレクス回路４は、各回線対応部＃０
〜＃７からのルーティング用ヘッダ部を有するセルを多
重化してスイッチ網部へ転送する。
【００２２】図２はセル透過条件説明図であり、０系と
１系との共通部がそれぞれ＃０〜＃７の８回線の回線対
応部を備え、セルのヘッダ部のタグ値を３ビット構成と
し、デマルチプレクス回路１の透過条件と、ユーザセル
廃棄回路２の透過条件とを示す。又ユーザセル廃棄回路
２の透過条件として、Ａ：ＡＣＴ，Ｂ：ＡＣＴは現用
系、Ｂ：ＳＢＹ，Ａ：ＳＢＹは予備系を示し、○印はセ
ルの透過、×印はセルの廃棄を示す。
１系との共通部がそれぞれ＃０〜＃７の８回線の回線対
応部を備え、セルのヘッダ部のタグ値を３ビット構成と
し、デマルチプレクス回路１の透過条件と、ユーザセル
廃棄回路２の透過条件とを示す。又ユーザセル廃棄回路
２の透過条件として、Ａ：ＡＣＴ，Ｂ：ＡＣＴは現用
系、Ｂ：ＳＢＹ，Ａ：ＳＢＹは予備系を示し、○印はセ
ルの透過、×印はセルの廃棄を示す。
【００２３】例えば、一重化個別部の構成の場合、デマ
ルチプレクス回路１は、セルのヘッダ部のタグ値の全ビ
ットを用いて多重分離するように設定される。従って、
スイッチ網部からのセルのヘッダ部のタグ値が“００
０”であると、共通部の回線対応部＃０のデマルチプレ
クス回路１は、この３ビットのタグ値を用いてセルを多
重分離し、個別部へ転送する。即ち、デマルチプレクス
回路対応回線は＃０回線、透過セルは＃０回線用として
示すように、デマルチプレクス回路１は、タグ値の全ビ
ットを用いて多重分離する。又ユーザセル廃棄回路２
は、ユーザセルもＯＡＭセルも総て透過させる。
ルチプレクス回路１は、セルのヘッダ部のタグ値の全ビ
ットを用いて多重分離するように設定される。従って、
スイッチ網部からのセルのヘッダ部のタグ値が“００
０”であると、共通部の回線対応部＃０のデマルチプレ
クス回路１は、この３ビットのタグ値を用いてセルを多
重分離し、個別部へ転送する。即ち、デマルチプレクス
回路対応回線は＃０回線、透過セルは＃０回線用として
示すように、デマルチプレクス回路１は、タグ値の全ビ
ットを用いて多重分離する。又ユーザセル廃棄回路２
は、ユーザセルもＯＡＭセルも総て透過させる。
【００２４】又二重化個別部の構成の場合、デマルチプ
レクス回路１は、セルのヘッダ部のタグ値の上位１ビッ
トを無視し、下位２ビットによって多重分離するよう
に、制御回路６によって設定される。例えば、タグ値が
“０００”であると、その下位２ビットの“００”を用
いて多重分離するから、回線対応部＃０，＃４のデマル
チプレクス回路１によりそのセルは多重分離されて個別
部へ転送される。即ち、タグ値が“０００”のセルは、
デマルチプレクス対応回線は＃０、透過セルはＡ：＃０
回線用とＢ：＃４回線用として示すように分配される。
レクス回路１は、セルのヘッダ部のタグ値の上位１ビッ
トを無視し、下位２ビットによって多重分離するよう
に、制御回路６によって設定される。例えば、タグ値が
“０００”であると、その下位２ビットの“００”を用
いて多重分離するから、回線対応部＃０，＃４のデマル
チプレクス回路１によりそのセルは多重分離されて個別
部へ転送される。即ち、タグ値が“０００”のセルは、
デマルチプレクス対応回線は＃０、透過セルはＡ：＃０
回線用とＢ：＃４回線用として示すように分配される。
【００２５】又前述と同様に、タグ値が“０１１”であ
ると、その下位２ビットの“１１”を用いて多重分離す
るから、回線対応部＃３，＃７のデマルチプレクス回路
１によりそのセルは多重分離されて個別部へ転送され
る。即ち、タグ値が“０１１”のセルは、＃３回線と＃
７回線とに分配されたことになる。この場合、＃０〜＃
３回線を０系、＃４〜＃７を１系とすることができる。
ると、その下位２ビットの“１１”を用いて多重分離す
るから、回線対応部＃３，＃７のデマルチプレクス回路
１によりそのセルは多重分離されて個別部へ転送され
る。即ち、タグ値が“０１１”のセルは、＃３回線と＃
７回線とに分配されたことになる。この場合、＃０〜＃
３回線を０系、＃４〜＃７を１系とすることができる。
【００２６】又ユーザセル廃棄回路２は、一重化個別部
の構成か二重化個別部の構成かと共に、現用系ＡＣＴか
予備系ＳＢＹかにより、ユーザセルを廃棄するか透過さ
せるかが設定される。一重化個別部の構成の場合は、ユ
ーザセルの廃棄は禁止され、総てのセルが透過される。
又二重化個別部の構成の場合は、ＯＡＭセルについては
総て透過させるが、ユーザセルについては、現用系ＡＣ
Ｔの場合のみ透過させ、予備系ＳＢＹの場合は廃棄す
る。
の構成か二重化個別部の構成かと共に、現用系ＡＣＴか
予備系ＳＢＹかにより、ユーザセルを廃棄するか透過さ
せるかが設定される。一重化個別部の構成の場合は、ユ
ーザセルの廃棄は禁止され、総てのセルが透過される。
又二重化個別部の構成の場合は、ＯＡＭセルについては
総て透過させるが、ユーザセルについては、現用系ＡＣ
Ｔの場合のみ透過させ、予備系ＳＢＹの場合は廃棄す
る。
【００２７】例えば、デマルチプレクス対応回線＃０回
線で、タグ値の上位１ビットを無視し、下位２ビットが
“００”で、透過セルがＡ：＃０回線用とＢ：＃４回線
用として示す場合、Ａが現用系ＡＣＴであると、○印で
示すように、ユーザセルは透過し、Ａが予備系ＳＢＹで
あると、×印で示すように、ユーザセルは廃棄すること
になる。同様に、Ｂが現用系ＡＣＴであると、○印で示
すように、ユーザセルは透過し、Ｂが予備系ＳＢＹであ
ると、×印で示すように、ユーザセルは廃棄することに
なる。
線で、タグ値の上位１ビットを無視し、下位２ビットが
“００”で、透過セルがＡ：＃０回線用とＢ：＃４回線
用として示す場合、Ａが現用系ＡＣＴであると、○印で
示すように、ユーザセルは透過し、Ａが予備系ＳＢＹで
あると、×印で示すように、ユーザセルは廃棄すること
になる。同様に、Ｂが現用系ＡＣＴであると、○印で示
すように、ユーザセルは透過し、Ｂが予備系ＳＢＹであ
ると、×印で示すように、ユーザセルは廃棄することに
なる。
【００２８】従って、図１０に示す二重化個別部搭載時
に於いて、０系を現用系とした時に、共通部６１−０に
於いては、回線対応部のデマルチプレクス回路１によ
り、スイッチ網部６０−０からのセルを０系と１系との
個別部６２−０，６２−１に分配して転送することがで
きる。又０系の個別部６２−０からのユーザセル及びＯ
ＡＭセルを透過させ、１系の個別部６２−１からのユー
ザセルを廃棄し、ＯＡＭセルのみを透過させることがで
きる。
に於いて、０系を現用系とした時に、共通部６１−０に
於いては、回線対応部のデマルチプレクス回路１によ
り、スイッチ網部６０−０からのセルを０系と１系との
個別部６２−０，６２−１に分配して転送することがで
きる。又０系の個別部６２−０からのユーザセル及びＯ
ＡＭセルを透過させ、１系の個別部６２−１からのユー
ザセルを廃棄し、ＯＡＭセルのみを透過させることがで
きる。
【００２９】又前述の実施例に於いて、二重化個別部搭
載時に、予備系のユーザセルをユーザセル廃棄回路２に
於いて廃棄するものであるが、図１０に示す構成に於い
て、０系を現用系とした時に、１系の個別部６２−１に
於いてＯＡＭセルを透過させるが、ユーザセルを廃棄す
る構成とすることができる。又１系の二重化装置６３−
１に於いてＯＡＭセルを透過させるが、ユーザセルを廃
棄する構成とすることも可能である。即ち、二重化個別
部の構成を識別することにより、予備系の二重化装置又
は個別部に於いてユーザセルを廃棄することができる。
その場合の共通部のユーザセル廃棄回路２は、輻輳発生
時等の他の特定条件によってユーザセルを廃棄する構成
とすることができる。
載時に、予備系のユーザセルをユーザセル廃棄回路２に
於いて廃棄するものであるが、図１０に示す構成に於い
て、０系を現用系とした時に、１系の個別部６２−１に
於いてＯＡＭセルを透過させるが、ユーザセルを廃棄す
る構成とすることができる。又１系の二重化装置６３−
１に於いてＯＡＭセルを透過させるが、ユーザセルを廃
棄する構成とすることも可能である。即ち、二重化個別
部の構成を識別することにより、予備系の二重化装置又
は個別部に於いてユーザセルを廃棄することができる。
その場合の共通部のユーザセル廃棄回路２は、輻輳発生
時等の他の特定条件によってユーザセルを廃棄する構成
とすることができる。
【００３０】図３は本発明の実施例のデマルチプレクス
回路の説明図であり、１１は書込制御部、１２はヘッダ
検索部、１３はセルデータ蓄積部、１４は読出制御部、
１５はマイクロプロセッサからなる制御回路６との間の
インタフェース部である。
回路の説明図であり、１１は書込制御部、１２はヘッダ
検索部、１３はセルデータ蓄積部、１４は読出制御部、
１５はマイクロプロセッサからなる制御回路６との間の
インタフェース部である。
【００３１】書込制御部１１は、スイッチ網部からのセ
ル（８ビット×５４ワード）のフォーマットを４８ビッ
ト×９ワードのフォーマットに変換する。ヘッダ検索部
１２は、４８ビット×１ワードのヘッダについて、イン
タフェース部１５を介した制御部６からの設定情報を基
に検索し、個別部へ転送すべきセルを識別して、セルデ
ータ蓄積部１３へ加える。この場合の設定情報は、３ビ
ットのタグ値（図２参照）と、１ビットの回線増設時使
用ビット（ＵＬ）と、１ビットの局内ＬＡＰセル識別ビ
ット（ＳＩＧ）と、１ビットの共通部使用ＬＡＰ識別ビ
ット（ＣＯＭ）との６ビット構成とすることができる。
又回線指定可能数は、タグ値ビット数と回線増設時使用
ビットとの和に相当する最大２4 となる。又局内ＬＡＰ
セル識別ビット（ＳＩＧ）は、“０”＝ユーザセル、
“１”＝ＬＡＰセルを示す。又共通部使用ＬＡＰ識別ビ
ット（ＣＯＭ）は、“０”＝共通部使用を示し、“１”
はその他の場合を示す。
ル（８ビット×５４ワード）のフォーマットを４８ビッ
ト×９ワードのフォーマットに変換する。ヘッダ検索部
１２は、４８ビット×１ワードのヘッダについて、イン
タフェース部１５を介した制御部６からの設定情報を基
に検索し、個別部へ転送すべきセルを識別して、セルデ
ータ蓄積部１３へ加える。この場合の設定情報は、３ビ
ットのタグ値（図２参照）と、１ビットの回線増設時使
用ビット（ＵＬ）と、１ビットの局内ＬＡＰセル識別ビ
ット（ＳＩＧ）と、１ビットの共通部使用ＬＡＰ識別ビ
ット（ＣＯＭ）との６ビット構成とすることができる。
又回線指定可能数は、タグ値ビット数と回線増設時使用
ビットとの和に相当する最大２4 となる。又局内ＬＡＰ
セル識別ビット（ＳＩＧ）は、“０”＝ユーザセル、
“１”＝ＬＡＰセルを示す。又共通部使用ＬＡＰ識別ビ
ット（ＣＯＭ）は、“０”＝共通部使用を示し、“１”
はその他の場合を示す。
【００３２】又セルデータ蓄積部１３は、セルデータの
伝送品質を保証できる容量のバッファを有し、蓄積され
たセルは、個別部からのセル読出要求信号に従って読出
制御部１４によって読出されて、個別部へ送出される。
又インタフェース部１５は、制御回路６（図１参照）と
の間のインタフェース部で、前述のヘッダ検索部１２へ
の設定情報の転送、読出制御部１４に於ける送出セル数
のカウント、書込制御部１１に於けるパリティ疑似障害
生成等の制御を行う。
伝送品質を保証できる容量のバッファを有し、蓄積され
たセルは、個別部からのセル読出要求信号に従って読出
制御部１４によって読出されて、個別部へ送出される。
又インタフェース部１５は、制御回路６（図１参照）と
の間のインタフェース部で、前述のヘッダ検索部１２へ
の設定情報の転送、読出制御部１４に於ける送出セル数
のカウント、書込制御部１１に於けるパリティ疑似障害
生成等の制御を行う。
【００３３】図４は本発明の実施例のユーザセル廃棄回
路及び個別部情報受信回路の説明図であり、２１は入力
セル蓄積部、２２は読出制御部、２３はＯビット判定
部、２４，２５はアンド回路、５は個別部情報受信回路
である。又ＭＸＳは一重化／二重化個別部指定信号で、
“０”＝一重化個別部、“１”＝二重化個別部を示す。
又＊ＭＡＣＴは二重化個別部ＡＣＴ／ＳＢＹ認識信号
で、“０”＝二重化個別部ＡＣＴ（現用）、“１”＝二
重化個別部ＳＢＹ（予備）を示す。又Ｏビットは、ユー
ザ／ＯＡＭセル認識ビットで、“１”＝ユーザセル受信
中、“０”＝ＯＡＭセル受信中を示す。
路及び個別部情報受信回路の説明図であり、２１は入力
セル蓄積部、２２は読出制御部、２３はＯビット判定
部、２４，２５はアンド回路、５は個別部情報受信回路
である。又ＭＸＳは一重化／二重化個別部指定信号で、
“０”＝一重化個別部、“１”＝二重化個別部を示す。
又＊ＭＡＣＴは二重化個別部ＡＣＴ／ＳＢＹ認識信号
で、“０”＝二重化個別部ＡＣＴ（現用）、“１”＝二
重化個別部ＳＢＹ（予備）を示す。又Ｏビットは、ユー
ザ／ＯＡＭセル認識ビットで、“１”＝ユーザセル受信
中、“０”＝ＯＡＭセル受信中を示す。
【００３４】個別部情報受信部５は、制御回路６（図１
参照）から一重化／二重化個別部指定信号ＭＸＳと、二
重化個別部ＡＣＴ／ＳＢＹ認識信号＊ＭＡＣＴとを受信
し、二重化個別部を備えていることにより、ＭＸＳ＝
“１”、二重化個別部が予備であることにより、＊ＭＡ
ＣＴ＝“１”、ユーザセル受信中であることにより、Ｏ
＝“１”の場合、アンド回路２５，２４の出力信号は
“１”となり、読出制御部２２はディセーブル化され
る。即ち、ユーザセルは廃棄される。しかし、ＯＡＭセ
ル受信中はＯ＝“０”となるから、読出制御部２２は入
力セル蓄積部２１からそのＯＡＭセルを読出して送出す
る。
参照）から一重化／二重化個別部指定信号ＭＸＳと、二
重化個別部ＡＣＴ／ＳＢＹ認識信号＊ＭＡＣＴとを受信
し、二重化個別部を備えていることにより、ＭＸＳ＝
“１”、二重化個別部が予備であることにより、＊ＭＡ
ＣＴ＝“１”、ユーザセル受信中であることにより、Ｏ
＝“１”の場合、アンド回路２５，２４の出力信号は
“１”となり、読出制御部２２はディセーブル化され
る。即ち、ユーザセルは廃棄される。しかし、ＯＡＭセ
ル受信中はＯ＝“０”となるから、読出制御部２２は入
力セル蓄積部２１からそのＯＡＭセルを読出して送出す
る。
【００３５】図５は本発明の実施例のユーザセル廃棄条
件の説明図であり、一重化個別部と二重化個別部との場
合に於いて、一重化／二重化個別部指定信号ＭＸＳと、
二重化個別部ＡＣＴ／ＳＢＹ認識信号＊ＭＡＣＴと、ユ
ーザ／ＯＡＭ認識ビットＯとの条件により、セル種別が
ＯＡＭセルかユーザセルかにより、透過する場合を○印
で示し、廃棄する場合を×印で示す。
件の説明図であり、一重化個別部と二重化個別部との場
合に於いて、一重化／二重化個別部指定信号ＭＸＳと、
二重化個別部ＡＣＴ／ＳＢＹ認識信号＊ＭＡＣＴと、ユ
ーザ／ＯＡＭ認識ビットＯとの条件により、セル種別が
ＯＡＭセルかユーザセルかにより、透過する場合を○印
で示し、廃棄する場合を×印で示す。
【００３６】図６は本発明の実施例のユーザセル廃棄回
路の動作説明図であり、（ａ）は入力セル、（ｂ）は一
重化個別部の場合の出力セル、（ｃ）は二重化個別部の
場合のＡＣＴ側の出力セル、（ｄ）はＳＢＹ側のＯビッ
ト判定出力信号、（ｅ）はＳＢＹ側のアンド回路２４の
出力信号、（ｆ）はＳＢＹ側の出力セルを示す。
路の動作説明図であり、（ａ）は入力セル、（ｂ）は一
重化個別部の場合の出力セル、（ｃ）は二重化個別部の
場合のＡＣＴ側の出力セル、（ｄ）はＳＢＹ側のＯビッ
ト判定出力信号、（ｅ）はＳＢＹ側のアンド回路２４の
出力信号、（ｆ）はＳＢＹ側の出力セルを示す。
【００３７】（ａ）に示す入力セルは、入力セル蓄積部
２１に一旦蓄積され、一重化個別部の場合又は二重化個
別部のＡＣＴ側は、読出制御部２２からセルが読出され
て送出されるから、（ｂ）又は（ｃ）に示すように、ユ
ーザセルもＯＡＭセルも送出される。しかし、二重化個
別のＳＢＹ側は、前述のように、ＭＸＳ＝“１”、＊Ｍ
ＡＣＴ＝“１”となり、Ｏビット判定部２３は、ユーザ
セル受信中は“１”を出力するから、アンド回路２４か
らの“１”の信号により、読出制御部２２はディセーブ
ル化され、ユーザセルは廃棄されることになる。しか
し、（ｄ）に示すように、入力セルがＯＡＭセルである
ことをＯビットによって判定すると、そのＯＡＭセルを
読出す時に、（ｅ）に示すように、“０”の信号を出力
する。それによって、アンド回路２４の出力信号は
“０”となり、読出制御部２２によって入力セル蓄積部
２１からＯＡＭセルが読出され、（ｆ）に示すように、
ユーザセルは廃棄されるが、ＯＡＭセルは送出される。
２１に一旦蓄積され、一重化個別部の場合又は二重化個
別部のＡＣＴ側は、読出制御部２２からセルが読出され
て送出されるから、（ｂ）又は（ｃ）に示すように、ユ
ーザセルもＯＡＭセルも送出される。しかし、二重化個
別のＳＢＹ側は、前述のように、ＭＸＳ＝“１”、＊Ｍ
ＡＣＴ＝“１”となり、Ｏビット判定部２３は、ユーザ
セル受信中は“１”を出力するから、アンド回路２４か
らの“１”の信号により、読出制御部２２はディセーブ
ル化され、ユーザセルは廃棄されることになる。しか
し、（ｄ）に示すように、入力セルがＯＡＭセルである
ことをＯビットによって判定すると、そのＯＡＭセルを
読出す時に、（ｅ）に示すように、“０”の信号を出力
する。それによって、アンド回路２４の出力信号は
“０”となり、読出制御部２２によって入力セル蓄積部
２１からＯＡＭセルが読出され、（ｆ）に示すように、
ユーザセルは廃棄されるが、ＯＡＭセルは送出される。
【００３８】図７は本発明の実施例のヘッダ変換回路の
説明図であり、３１は書込制御部、３２は新ヘッダ送出
部、３３は遅延部、３４はヘッダ挿入部、３５は読出制
御部、３６はインタフェース部である。書込制御部３１
は、ユーザセル廃棄回路２（図１参照）を透過したセル
の８ビット×５４ワードのフォーマットを、４８ビット
×９ワードのフォーマットに変換し、４８ビット×１ワ
ードのヘッダを新ヘッダ送出部３２に加え、４８ビット
×８ワードのペイロードを遅延部３３を介してヘッダ挿
入部３４へ加える。
説明図であり、３１は書込制御部、３２は新ヘッダ送出
部、３３は遅延部、３４はヘッダ挿入部、３５は読出制
御部、３６はインタフェース部である。書込制御部３１
は、ユーザセル廃棄回路２（図１参照）を透過したセル
の８ビット×５４ワードのフォーマットを、４８ビット
×９ワードのフォーマットに変換し、４８ビット×１ワ
ードのヘッダを新ヘッダ送出部３２に加え、４８ビット
×８ワードのペイロードを遅延部３３を介してヘッダ挿
入部３４へ加える。
【００３９】新ヘッダ送出部３２は、４８ビット×１ワ
ードのヘッダをアドレスとして、予め設定されたデータ
によるルーチング用ヘッダを読出し、それを新ヘッダと
してヘッダ挿入部３４へ加える。遅延部３３は、新ヘッ
ダ部３２に於ける新ヘッダ検索時間分の遅延を行う為の
ものである。
ードのヘッダをアドレスとして、予め設定されたデータ
によるルーチング用ヘッダを読出し、それを新ヘッダと
してヘッダ挿入部３４へ加える。遅延部３３は、新ヘッ
ダ部３２に於ける新ヘッダ検索時間分の遅延を行う為の
ものである。
【００４０】ヘッダ挿入部３４は、遅延部３３を介して
加えられたペイロードに、新ヘッダ送出部３２からの新
ヘッダを付加するものであり、又読出制御部３５は、４
８ビット×９ワードのフォーマットを、８ビット×５４
ワードのフォーマットのセルに変換して送出する。例え
ば、下方に示すように、入力セルのヘッダＡを分離し
て、新ヘッダ送出部３２に転送し、スイッチ網内のルー
チング用のヘッダＢに変換し、そのヘッダＢをペイロー
ドに付加して送出する。又インタフェース部３６は、新
ヘッダ送出部３２に於ける新ヘッダの読出タイミングの
制御、ヘッダパリティエラーのチェック、ペイロードパ
リティエラーのチェック等を行い、エラー検出時に制御
回路６（図１参照）へ通知する。
加えられたペイロードに、新ヘッダ送出部３２からの新
ヘッダを付加するものであり、又読出制御部３５は、４
８ビット×９ワードのフォーマットを、８ビット×５４
ワードのフォーマットのセルに変換して送出する。例え
ば、下方に示すように、入力セルのヘッダＡを分離し
て、新ヘッダ送出部３２に転送し、スイッチ網内のルー
チング用のヘッダＢに変換し、そのヘッダＢをペイロー
ドに付加して送出する。又インタフェース部３６は、新
ヘッダ送出部３２に於ける新ヘッダの読出タイミングの
制御、ヘッダパリティエラーのチェック、ペイロードパ
リティエラーのチェック等を行い、エラー検出時に制御
回路６（図１参照）へ通知する。
【００４１】図８は本発明の実施例のマルチプレクス回
路の説明図であり、４１1 ，４１2は書込制御部、４２
1 ，４２2 はバッファ部、４３1 ，４３2 は読出制御
部、４４1 ，４４2 は輻輳制御部、４５は高速ハイウェ
イ入力インタフェース部、４６はインタフェース部、４
７は高速ハイウェイへの出力選択部である。
路の説明図であり、４１1 ，４１2は書込制御部、４２
1 ，４２2 はバッファ部、４３1 ，４３2 は読出制御
部、４４1 ，４４2 は輻輳制御部、４５は高速ハイウェ
イ入力インタフェース部、４６はインタフェース部、４
７は高速ハイウェイへの出力選択部である。
【００４２】書込制御部４１1 ，４１2 とバッファ部４
２1 ，４２2 と読出制御部４３1 ，４３2 と輻輳制御部
４４1 ，４４2 とは、個別部対応の構成であり、２個の
個別部を設けた場合を示し、更に多数の個別部を接続す
る場合もある。又高速ハイウェイ入力インタフェース部
４５は、複数の個別部からのセルを多重化して転送する
高速ハイウェイのインタフェース部を示し、入力セルの
パリティチェック，パリティ疑似障害や読出制御部への
基準クロック生成等の制御を行う。
２1 ，４２2 と読出制御部４３1 ，４３2 と輻輳制御部
４４1 ，４４2 とは、個別部対応の構成であり、２個の
個別部を設けた場合を示し、更に多数の個別部を接続す
る場合もある。又高速ハイウェイ入力インタフェース部
４５は、複数の個別部からのセルを多重化して転送する
高速ハイウェイのインタフェース部を示し、入力セルの
パリティチェック，パリティ疑似障害や読出制御部への
基準クロック生成等の制御を行う。
【００４３】書込制御部４１1 ，４１2 は、個別部対応
のヘッダ変換回路３（図１参照）からのセルに対して、
パリティチェック，８ビット×５４バイトを４８ビット
×９バイトへの並列変換，バッファ書込用パリティ生
成，１セル書込完了通知，セル廃棄処理，１セル長監視
等の制御を行う。又バッファ部４２1 ，４２2 は、例え
ば、パリティビットを含む５２セル分（４９ビット×４
６８ワード）のデュアルボートのランダムアクセスメモ
リ（ＲＡＭ）により構成されている。
のヘッダ変換回路３（図１参照）からのセルに対して、
パリティチェック，８ビット×５４バイトを４８ビット
×９バイトへの並列変換，バッファ書込用パリティ生
成，１セル書込完了通知，セル廃棄処理，１セル長監視
等の制御を行う。又バッファ部４２1 ，４２2 は、例え
ば、パリティビットを含む５２セル分（４９ビット×４
６８ワード）のデュアルボートのランダムアクセスメモ
リ（ＲＡＭ）により構成されている。
【００４４】又読出制御部４３1 ，４３2 は、バッファ
部４２1 ，４２2 からセルを読出す為のアドレス生成，
読出セルのパリティチェック，特定ＶＰＩ／ＶＣＩの監
視及び通過セルのカウンタ等の制御を行う。又輻輳制御
部４４1 ，４４2 は、バッファ使用量の監視／通知，設
定値に対する輻輳制御，書込制御部へのセル廃棄指示等
の制御を行う。
部４２1 ，４２2 からセルを読出す為のアドレス生成，
読出セルのパリティチェック，特定ＶＰＩ／ＶＣＩの監
視及び通過セルのカウンタ等の制御を行う。又輻輳制御
部４４1 ，４４2 は、バッファ使用量の監視／通知，設
定値に対する輻輳制御，書込制御部へのセル廃棄指示等
の制御を行う。
【００４５】又出力選択部４７は、読出制御部４３1 ，
４３2 と高速ハイウェイ入力インタフェース部４５から
のセルを選択して高速ハイウェイに送出する多重化処理
等の制御を行う。又インタフェース部４６は、制御回路
６（図１参照）との間のインタフェースで、パリティエ
ラー，セル廃棄数等の情報収集及び輻輳制御の閾値設定
や特定ＶＰＩ／ＶＣＩの設定等の制御を行う。
４３2 と高速ハイウェイ入力インタフェース部４５から
のセルを選択して高速ハイウェイに送出する多重化処理
等の制御を行う。又インタフェース部４６は、制御回路
６（図１参照）との間のインタフェースで、パリティエ
ラー，セル廃棄数等の情報収集及び輻輳制御の閾値設定
や特定ＶＰＩ／ＶＣＩの設定等の制御を行う。
【００４６】
【発明の効果】以上説明したように、本発明は、スイッ
チ網部と共通部と個別部とを備えたＡＴＭ交換装置に於
いて、デマルチプレクス回路１と、ユーザセル廃棄回路
２と、ヘッダ変換回路３と、マルチプレクス回路４と、
個別部情報受信回路５と、制御回路６とを有する共通部
を設けたもので、個別部情報受信回路５によって、一重
化個別部か二重化個別部かを個別部からの情報受信によ
り識別し、制御回路６によってデマルチプレクス回路１
に於ける多重分離の条件を設定し、且つユーザセル廃棄
回路２のユーザセル廃棄の条件を設定するから、共通部
は、図９に示す一重化個別部搭載時と図１０に示す二重
化個別部搭載時とに対して共用化できることになり、シ
ステムのコストダウンを図ることができる利点がある。
チ網部と共通部と個別部とを備えたＡＴＭ交換装置に於
いて、デマルチプレクス回路１と、ユーザセル廃棄回路
２と、ヘッダ変換回路３と、マルチプレクス回路４と、
個別部情報受信回路５と、制御回路６とを有する共通部
を設けたもので、個別部情報受信回路５によって、一重
化個別部か二重化個別部かを個別部からの情報受信によ
り識別し、制御回路６によってデマルチプレクス回路１
に於ける多重分離の条件を設定し、且つユーザセル廃棄
回路２のユーザセル廃棄の条件を設定するから、共通部
は、図９に示す一重化個別部搭載時と図１０に示す二重
化個別部搭載時とに対して共用化できることになり、シ
ステムのコストダウンを図ることができる利点がある。
【００４７】又ユーザセル廃棄回路２は、一重化個別部
搭載時に総てのセルを透過し、二重化個別部搭載時に予
備系の場合のみユーザセルを廃棄するように制御する構
成としたことにより、現用系と予備系とに分配された同
一のユーザセルをスイッチ網部へ転送することを阻止
し、且つＯＡＭセルは現用系と予備系とに転送し、各種
の保守，運用を容易に行うことができる。即ち、共通部
を、一重化個別部の場合と二重化個別部の場合とに対し
て共用化を可能とし、同一ユーザセルの多重転送を阻止
し、且つＯＡＭセルについては確実な転送を可能とする
ことができる利点がある。
搭載時に総てのセルを透過し、二重化個別部搭載時に予
備系の場合のみユーザセルを廃棄するように制御する構
成としたことにより、現用系と予備系とに分配された同
一のユーザセルをスイッチ網部へ転送することを阻止
し、且つＯＡＭセルは現用系と予備系とに転送し、各種
の保守，運用を容易に行うことができる。即ち、共通部
を、一重化個別部の場合と二重化個別部の場合とに対し
て共用化を可能とし、同一ユーザセルの多重転送を阻止
し、且つＯＡＭセルについては確実な転送を可能とする
ことができる利点がある。
【００４８】又デマルチプレクス回路１は、一重化個別
部搭載時に、タグ値を総て用いて多重分離し、二重化個
別部搭載時に、タグ値の下位ビットを用いて多重分離す
ることにより、現用系と予備系とにセルを容易に分配す
ることができる。
部搭載時に、タグ値を総て用いて多重分離し、二重化個
別部搭載時に、タグ値の下位ビットを用いて多重分離す
ることにより、現用系と予備系とにセルを容易に分配す
ることができる。
【００４９】又二重化個別部搭載時に、予備系の個別部
又は予備系の二重化装置に於いてユーザセルを廃棄する
ことにより、共通部に於けるユーザセルの廃棄処理を分
散することができる。従って、共通部の処理負担を軽減
できる利点がある。
又は予備系の二重化装置に於いてユーザセルを廃棄する
ことにより、共通部に於けるユーザセルの廃棄処理を分
散することができる。従って、共通部の処理負担を軽減
できる利点がある。
【図１】本発明の実施例の要部説明図である。
【図２】セル透過条件説明図である。
【図３】本発明の実施例のデマルチプレクス回路の説明
図である。
図である。
【図４】本発明の実施例のユーザセル廃棄回路及び個別
部情報受信回路の説明図である。
部情報受信回路の説明図である。
【図５】本発明の実施例のユーザセル廃棄条件の説明図
である。
である。
【図６】本発明の実施例のユーザセル廃棄回路の動作説
明図である。
明図である。
【図７】本発明の実施例のヘッダ変換回路の説明図であ
る。
る。
【図８】本発明の実施例のマルチプレクス回路の説明図
である。
である。
【図９】一重化個別部搭載時のシステム構成説明図であ
る。
る。
【図１０】二重化個別部搭載時のシステム構成説明図で
ある。
ある。
１ デマルチプレクス回路 ２ ユーザセル廃棄回路 ３ ヘッダ変換回路 ４ マルチプレクス回路 ５ 個別部情報受信回路 ６ 制御回路
Claims (5)
- 【請求項１】 スイッチ網部と共通部と個別部とを備え
たＡＴＭ交換装置に於いて、 前記共通部は、 前記スイッチ網部からのセルを前記個別部に多重分離し
て転送するデマルチプレクス回路と、 特定条件時に前記個別部からのユーザセルを廃棄するユ
ーザセル廃棄回路と、 前記個別部からのセルのヘッダ部を前記スイッチ網部内
のルーティング用ヘッダ部に変換して送出するヘッダ変
換回路と、 セルを多重化して前記スイッチ網部へ転送するマルチプ
レクス回路と、 一重化個別部と二重化個別部との何れかを識別する個別
部情報受信回路と、 該個別部情報受信回路の受信情報を基に前記デマルチプ
レクス回路のタグ値の設定及び前記ユーザセル廃棄回路
のセル廃棄条件設定を行う制御回路とを備えたことを特
徴とするＡＴＭ交換装置。 - 【請求項２】 前記共通部の前記制御回路は、前記ユー
ザセル廃棄回路に対して一重化個別部搭載時にユーザセ
ル廃棄を禁止し、二重化個別部搭載時に、現用系はユー
ザセル廃棄を禁止し、予備系はユーザセルを廃棄する制
御を行う構成を備えたことを特徴とする請求項１記載の
ＡＴＭ交換装置。 - 【請求項３】 前記共通部の前記制御回路は、前記デマ
ルチプレクス回路に対して、一重化個別部搭載時にセル
のヘッダ部のタグ値に従った多重分離を行わせ、二重化
個別部搭載時に前記タグ値の下位ビットに従った多重分
離によりセルの分配を行わせるように制御する構成を備
えたことを特徴とする請求項１記載のＡＴＭ交換装置。 - 【請求項４】 二重化個別部搭載時の個別部に於いて、
現用系は総てのセルを透過させ、予備系はユーザセルを
廃棄する構成を備えたことを特徴とする請求項１記載の
ＡＴＭ交換装置。 - 【請求項５】 二重化個別部搭載時の二重化装置に於い
て、現用系は総てのセルを透過させ、予備系はユーザセ
ルを廃棄する構成を備えたことを特徴とする請求項１記
載のＡＴＭ交換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32427594A JPH08181699A (ja) | 1994-12-27 | 1994-12-27 | Ａｔｍ交換装置 |
| US08/566,187 US5732069A (en) | 1994-12-27 | 1995-12-01 | ATM switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32427594A JPH08181699A (ja) | 1994-12-27 | 1994-12-27 | Ａｔｍ交換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181699A true JPH08181699A (ja) | 1996-07-12 |
Family
ID=18163994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32427594A Withdrawn JPH08181699A (ja) | 1994-12-27 | 1994-12-27 | Ａｔｍ交換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5732069A (ja) |
| JP (1) | JPH08181699A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009194622A (ja) * | 2008-02-14 | 2009-08-27 | Nippon Telegr & Teleph Corp <Ntt> | 二重化光アクセス装置およびその二重化経路切替方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2790112B2 (ja) * | 1996-02-16 | 1998-08-27 | 日本電気株式会社 | 遅延優先制御バッファの無瞬断切替装置及び切替方法 |
| JPH09238148A (ja) * | 1996-02-29 | 1997-09-09 | Oki Electric Ind Co Ltd | 加入者系システム |
| KR100212064B1 (ko) | 1997-05-21 | 1999-08-02 | 윤종용 | 2n X n 다중화 스위치 구조 |
| JPH11127157A (ja) * | 1997-10-20 | 1999-05-11 | Fujitsu Ltd | Ａｔｍ交換機 |
| US5999531A (en) * | 1998-04-17 | 1999-12-07 | Cabletron Systems, Inc. | Method and system for identifying ports and forwarding packets in a multiport switch |
| JP3613102B2 (ja) * | 1999-12-14 | 2005-01-26 | 日本電気株式会社 | フレーム構成方法、フレーム構成装置およびフレーム構成転送システム |
| US6914878B1 (en) * | 2000-10-16 | 2005-07-05 | Telefonaktiebolaget Lm Ericsson (Publ) | Fault detection in multi-plane switch |
| JP3908483B2 (ja) * | 2001-06-28 | 2007-04-25 | 富士通株式会社 | 通信装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0641106A1 (de) * | 1993-08-27 | 1995-03-01 | Siemens Aktiengesellschaft | ATM-Vermittlungssystem |
-
1994
- 1994-12-27 JP JP32427594A patent/JPH08181699A/ja not_active Withdrawn
-
1995
- 1995-12-01 US US08/566,187 patent/US5732069A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009194622A (ja) * | 2008-02-14 | 2009-08-27 | Nippon Telegr & Teleph Corp <Ntt> | 二重化光アクセス装置およびその二重化経路切替方法 |
| JP4612065B2 (ja) * | 2008-02-14 | 2011-01-12 | 日本電信電話株式会社 | 二重化光アクセス装置およびその二重化経路切替方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5732069A (en) | 1998-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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