JPH08180668A - メモリシステム - Google Patents
メモリシステムInfo
- Publication number
- JPH08180668A JPH08180668A JP6336344A JP33634494A JPH08180668A JP H08180668 A JPH08180668 A JP H08180668A JP 6336344 A JP6336344 A JP 6336344A JP 33634494 A JP33634494 A JP 33634494A JP H08180668 A JPH08180668 A JP H08180668A
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- JP
- Japan
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- memory
- logic selection
- memory device
- selection terminal
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- Pending
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Abstract
(57)【要約】
【目的】本発明は、メモリシステムについて、デコーダ
を用いずに各メモリ回路を選択状態又は非選択状態に設
定する。 【構成】メモリシステム（１０）の各メモリ回路（１１
〜１４）に、アドレス線（ＡＬ1 〜ＡＬ3 ）を介して供
給されるアドレス信号に応じて各メモリ回路（１１〜１
４）を選択状態又は非選択状態に設定する論理制御端子
を複数設ける。これにより、デコーダを用いずに各メモ
リ回路（１１〜１４）を選択状態又は非選択状態に設定
し得るメモリシステム（１０）を実現することができ
る。
を用いずに各メモリ回路を選択状態又は非選択状態に設
定する。 【構成】メモリシステム（１０）の各メモリ回路（１１
〜１４）に、アドレス線（ＡＬ1 〜ＡＬ3 ）を介して供
給されるアドレス信号に応じて各メモリ回路（１１〜１
４）を選択状態又は非選択状態に設定する論理制御端子
を複数設ける。これにより、デコーダを用いずに各メモ
リ回路（１１〜１４）を選択状態又は非選択状態に設定
し得るメモリシステム（１０）を実現することができ
る。
Description
【０００１】
【産業上の利用分野】本発明はメモリシステムに関し、
例えば半導体メモリデバイスを用いてメモリシステムを
構築する際に適用して好適なものである。
例えば半導体メモリデバイスを用いてメモリシステムを
構築する際に適用して好適なものである。
【０００２】
【従来の技術】従来、メモリシステムにおいては、複数
の半導体メモリデバイスをアドレス線により区分して使
用する際に、上位アドレス線の正又は負の状態の組合せ
を個々の電子回路により分類（デコード）し、各メモリ
デバイスの動作又は非動作を制御している。
の半導体メモリデバイスをアドレス線により区分して使
用する際に、上位アドレス線の正又は負の状態の組合せ
を個々の電子回路により分類（デコード）し、各メモリ
デバイスの動作又は非動作を制御している。
【０００３】従来のメモリシステム１の構成を図２に示
す。メモリシステム１において、複数の半導体メモリデ
バイス２、３、４、５……を組み合わせてメモリデバイ
スの個数分のメモリ容量を得ようとするとき、一般に必
要メモリ量を分割し、それぞれの区分ごとにメモリデバ
イスが割り当てられる。このとき最上位アドレス線の正
又は負に対応して分割すれば２分割であり、最上位アド
レス線と一段下位のアドレス線の２本の正又は負の組合
せに対応して分割すれば４分割となる。
す。メモリシステム１において、複数の半導体メモリデ
バイス２、３、４、５……を組み合わせてメモリデバイ
スの個数分のメモリ容量を得ようとするとき、一般に必
要メモリ量を分割し、それぞれの区分ごとにメモリデバ
イスが割り当てられる。このとき最上位アドレス線の正
又は負に対応して分割すれば２分割であり、最上位アド
レス線と一段下位のアドレス線の２本の正又は負の組合
せに対応して分割すれば４分割となる。
【０００４】すなわちｎ本のアドレス線によつて分割で
きるのは、２n 分割である。このときメモリデバイスは
２n 個使用され、ｎ本のアドレス線の正又は負の組合せ
の状態によりどのメモリデバイスが選択されて動作する
かが決定される。従来のメモリシステム１においては、
このｎ本のアドレス線の状態より２n 個のメモリデバイ
スの動作選択を行うためにデコーダ６を用いていた。
きるのは、２n 分割である。このときメモリデバイスは
２n 個使用され、ｎ本のアドレス線の正又は負の組合せ
の状態によりどのメモリデバイスが選択されて動作する
かが決定される。従来のメモリシステム１においては、
このｎ本のアドレス線の状態より２n 個のメモリデバイ
スの動作選択を行うためにデコーダ６を用いていた。
【０００５】
【発明が解決しようとする課題】ところが従来のメモリ
システム１において、実装するメモリデバイスの数を増
減させる必要が生じた場合、配線を変更したり、デコー
ダ６の構成を変更しなければならないという問題があつ
た。
システム１において、実装するメモリデバイスの数を増
減させる必要が生じた場合、配線を変更したり、デコー
ダ６の構成を変更しなければならないという問題があつ
た。
【０００６】本発明は以上の点を考慮してなされたもの
で、アドレスデコーダを用いずにメモリ回路を選択状態
又は非選択状態に設定し得るメモリシステムを提案しよ
うとするものである。
で、アドレスデコーダを用いずにメモリ回路を選択状態
又は非選択状態に設定し得るメモリシステムを提案しよ
うとするものである。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、複数のメモリ回路より構成される
メモリシステムにおいて、アドレス線に接続され、当該
アドレス線を介して供給されるアドレス信号に応じて各
メモリ回路を選択状態又は非選択状態に設定する論理制
御端子を各メモリ回路に複数設ける。
め本発明においては、複数のメモリ回路より構成される
メモリシステムにおいて、アドレス線に接続され、当該
アドレス線を介して供給されるアドレス信号に応じて各
メモリ回路を選択状態又は非選択状態に設定する論理制
御端子を各メモリ回路に複数設ける。
【０００８】
【作用】メモリシステム（１０）の各メモリデバイス
（１１〜１４）に、アドレス線（ＡＬ1 〜ＡＬ3 ）を介
して供給されるアドレス信号に応じて各メモリデバイス
（１１〜１４）を選択状態又は非選択状態に設定する論
理制御端子を複数設ける。これにより、デコーダを用い
ずに各メモリデバイス（１１〜１４）を選択状態又は非
選択状態に設定し得るメモリシステム（１０）を実現す
ることができる。
（１１〜１４）に、アドレス線（ＡＬ1 〜ＡＬ3 ）を介
して供給されるアドレス信号に応じて各メモリデバイス
（１１〜１４）を選択状態又は非選択状態に設定する論
理制御端子を複数設ける。これにより、デコーダを用い
ずに各メモリデバイス（１１〜１４）を選択状態又は非
選択状態に設定し得るメモリシステム（１０）を実現す
ることができる。
【０００９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１０】図１において、１０は全体として本発明の
実施例によるメモリシステムを示している。このメモリ
システム１０の各メモリデバイス１１〜１４には、正論
理選択端子（「Ｈ」レベルで動作）及び負論理選択端子
（「Ｌ」レベルで動作）がそれぞれ設けられており、こ
れらの選択端子により各メモリデバイス１１〜１４を選
択状態又は非選択状態に設定している。
実施例によるメモリシステムを示している。このメモリ
システム１０の各メモリデバイス１１〜１４には、正論
理選択端子（「Ｈ」レベルで動作）及び負論理選択端子
（「Ｌ」レベルで動作）がそれぞれ設けられており、こ
れらの選択端子により各メモリデバイス１１〜１４を選
択状態又は非選択状態に設定している。
【００１１】この実施例では、メモリデバイス選択用ア
ドレス線が３本で、４つのメモリデバイス１１〜１４に
ついての選択動作について説明する。ここで実際上アド
レス線が３本の場合には上述のように２3 ＝８となり、
８個のメモリデバイスを選択することができる。
ドレス線が３本で、４つのメモリデバイス１１〜１４に
ついての選択動作について説明する。ここで実際上アド
レス線が３本の場合には上述のように２3 ＝８となり、
８個のメモリデバイスを選択することができる。
【００１２】メモリデバイス１１には、３本の正論理選
択端子Ａ、Ｂ、Ｃと３本の負論理選択端子Ｄ、Ｅ、Ｆと
が設けられている。正論理選択端子Ａ、Ｂ、Ｃは不使用
の状態にあり、メモリデバイス１１を選択状態に固定し
ている。負論理選択端子Ｄはメモリデバイス選択用アド
レス線ＡＬ1 、負論理選択端子Ｅはアドレス線ＡＬ2、
負論理選択端子Ｆはアドレス線ＡＬ3 に接続されてい
る。
択端子Ａ、Ｂ、Ｃと３本の負論理選択端子Ｄ、Ｅ、Ｆと
が設けられている。正論理選択端子Ａ、Ｂ、Ｃは不使用
の状態にあり、メモリデバイス１１を選択状態に固定し
ている。負論理選択端子Ｄはメモリデバイス選択用アド
レス線ＡＬ1 、負論理選択端子Ｅはアドレス線ＡＬ2、
負論理選択端子Ｆはアドレス線ＡＬ3 に接続されてい
る。
【００１３】メモリデバイス１２には、３本の正論理選
択端子Ｇ、Ｈ、Ｉと３本の負論理選択端子Ｊ、Ｋ、Ｌと
が設けられている。正論理選択端子Ｇ、Ｈは不使用の状
態にあり、メモリデバイス１２を選択状態に固定してい
る。正論理選択端子Ｉはアドレス線ＡＬ1 、負論理選択
端子Ｊはアドレス線ＡＬ3 、負論理選択端子Ｋはアドレ
ス線ＡＬ2 に接続されている。また負論理選択端子Ｌは
不使用の状態にあり、メモリデバイス１２を選択状態に
固定している。
択端子Ｇ、Ｈ、Ｉと３本の負論理選択端子Ｊ、Ｋ、Ｌと
が設けられている。正論理選択端子Ｇ、Ｈは不使用の状
態にあり、メモリデバイス１２を選択状態に固定してい
る。正論理選択端子Ｉはアドレス線ＡＬ1 、負論理選択
端子Ｊはアドレス線ＡＬ3 、負論理選択端子Ｋはアドレ
ス線ＡＬ2 に接続されている。また負論理選択端子Ｌは
不使用の状態にあり、メモリデバイス１２を選択状態に
固定している。
【００１４】メモリデバイス１３には、３本の正論理選
択端子Ｍ、Ｎ、Ｏと３本の負論理選択端子Ｐ、Ｑ、Ｒと
が設けられている。正論理選択端子Ｍ、Ｎは不使用の状
態にあり、メモリデバイス１３を選択状態に固定してい
る。正論理選択端子Ｏはアドレス線ＡＬ2 、負論理選択
端子Ｐはアドレス線ＡＬ3 、負論理選択端子Ｒはアドレ
ス線ＡＬ1 に接続されている。また負論理選択端子Ｑは
不使用の状態にあり、メモリデバイス１３を選択状態に
固定している。
択端子Ｍ、Ｎ、Ｏと３本の負論理選択端子Ｐ、Ｑ、Ｒと
が設けられている。正論理選択端子Ｍ、Ｎは不使用の状
態にあり、メモリデバイス１３を選択状態に固定してい
る。正論理選択端子Ｏはアドレス線ＡＬ2 、負論理選択
端子Ｐはアドレス線ＡＬ3 、負論理選択端子Ｒはアドレ
ス線ＡＬ1 に接続されている。また負論理選択端子Ｑは
不使用の状態にあり、メモリデバイス１３を選択状態に
固定している。
【００１５】メモリデバイス１４には、３本の正論理選
択端子Ｓ、Ｔ、Ｕと３本の負論理選択端子Ｖ、Ｗ、Ｘと
が設けられている。正論理選択端子Ｓは不使用の状態に
あり、メモリデバイス１４を選択状態に固定している。
正論理選択端子Ｔはアドレス線ＡＬ2 、正論理選択端子
Ｕはアドレス線ＡＬ1 、負論理選択端子Ｖはアドレス線
ＡＬ3 に接続されている。また負論理選択端子Ｗ、Ｘは
不使用の状態にあり、メモリデバイス１４を選択状態に
固定している。各メモリデバイス１１〜１４はそれぞれ
データ線ＤＬに接続されている。
択端子Ｓ、Ｔ、Ｕと３本の負論理選択端子Ｖ、Ｗ、Ｘと
が設けられている。正論理選択端子Ｓは不使用の状態に
あり、メモリデバイス１４を選択状態に固定している。
正論理選択端子Ｔはアドレス線ＡＬ2 、正論理選択端子
Ｕはアドレス線ＡＬ1 、負論理選択端子Ｖはアドレス線
ＡＬ3 に接続されている。また負論理選択端子Ｗ、Ｘは
不使用の状態にあり、メモリデバイス１４を選択状態に
固定している。各メモリデバイス１１〜１４はそれぞれ
データ線ＤＬに接続されている。
【００１６】以上の構成において、アドレス線ＡＬ1 、
ＡＬ2 、ＡＬ3 が全て「Ｌ」レベルであるとき、メモリ
デバイス１１の負論理選択端子Ｄ、Ｅ、Ｆが全て動作す
るのでメモリデバイス１１が選択される。このとき、メ
モリデバイス１２では正論理選択端子Ｉが動作せず、メ
モリデバイス１３では正論理選択端子Ｏが動作せず、メ
モリデバイス１４では正論理選択端子Ｔ、Ｕが動作しな
いので、これらのメモリデバイス１２〜１４は選択され
ない。
ＡＬ2 、ＡＬ3 が全て「Ｌ」レベルであるとき、メモリ
デバイス１１の負論理選択端子Ｄ、Ｅ、Ｆが全て動作す
るのでメモリデバイス１１が選択される。このとき、メ
モリデバイス１２では正論理選択端子Ｉが動作せず、メ
モリデバイス１３では正論理選択端子Ｏが動作せず、メ
モリデバイス１４では正論理選択端子Ｔ、Ｕが動作しな
いので、これらのメモリデバイス１２〜１４は選択され
ない。
【００１７】次にアドレス線ＡＬ1 が「Ｈ」レベル、ア
ドレス線ＡＬ2 、ＡＬ3 が「Ｌ」レベルであるとき、メ
モリデバイス１２の正論理選択端子Ｉ及び負論理選択端
子Ｊ、Ｋの全てが動作するのでメモリデバイス１２が選
択される。このとき、メモリデバイス１１では負論理選
択端子Ｆが動作せず、メモリデバイス１３では正論理選
択端子Ｏ及び負論理選択端子Ｒが動作せず、メモリデバ
イス１４では正論理選択端子Ｔが動作しないので、これ
らのメモリデバイス１１、１３、１４は選択されない。
ドレス線ＡＬ2 、ＡＬ3 が「Ｌ」レベルであるとき、メ
モリデバイス１２の正論理選択端子Ｉ及び負論理選択端
子Ｊ、Ｋの全てが動作するのでメモリデバイス１２が選
択される。このとき、メモリデバイス１１では負論理選
択端子Ｆが動作せず、メモリデバイス１３では正論理選
択端子Ｏ及び負論理選択端子Ｒが動作せず、メモリデバ
イス１４では正論理選択端子Ｔが動作しないので、これ
らのメモリデバイス１１、１３、１４は選択されない。
【００１８】次にアドレス線ＡＬ1 及びＡＬ3 が「Ｌ」
レベル、アドレス線ＡＬ2 が「Ｈ」レベルであるとき、
メモリデバイス１３の正論理選択端子Ｏ及び負論理選択
端子Ｐ、Ｒの全てが動作するのでメモリデバイス１３が
選択される。このとき、メモリデバイス１１では負論理
選択端子Ｅが動作せず、メモリデバイス１２では正論理
選択端子Ｉ及び負論理選択端子Ｋが動作せず、メモリデ
バイス１４では正論理選択端子Ｕが動作しないので、メ
モリデバイス１１、１２、１４は選択されない。
レベル、アドレス線ＡＬ2 が「Ｈ」レベルであるとき、
メモリデバイス１３の正論理選択端子Ｏ及び負論理選択
端子Ｐ、Ｒの全てが動作するのでメモリデバイス１３が
選択される。このとき、メモリデバイス１１では負論理
選択端子Ｅが動作せず、メモリデバイス１２では正論理
選択端子Ｉ及び負論理選択端子Ｋが動作せず、メモリデ
バイス１４では正論理選択端子Ｕが動作しないので、メ
モリデバイス１１、１２、１４は選択されない。
【００１９】次にアドレス線ＡＬ1 及びＡＬ2 が「Ｈ」
レベル、アドレス線ＡＬ3 が「Ｌ」レベルであるとき、
メモリデバイス１４の正論理選択端子Ｔ、Ｕ及び負論理
選択端子Ｖの全てが動作するのでメモリデバイス１４が
選択される。このとき、メモリデバイス１１では負論理
選択端子Ｅ、Ｆが動作せず、メモリデバイス１２では負
論理選択端子Ｋが動作せず、メモリデバイス１３では負
論理選択端子Ｒが動作しないので、メモリデバイス１１
〜１３は選択されない。
レベル、アドレス線ＡＬ3 が「Ｌ」レベルであるとき、
メモリデバイス１４の正論理選択端子Ｔ、Ｕ及び負論理
選択端子Ｖの全てが動作するのでメモリデバイス１４が
選択される。このとき、メモリデバイス１１では負論理
選択端子Ｅ、Ｆが動作せず、メモリデバイス１２では負
論理選択端子Ｋが動作せず、メモリデバイス１３では負
論理選択端子Ｒが動作しないので、メモリデバイス１１
〜１３は選択されない。
【００２０】以上の構成によれば、３本のアドレス線Ａ
Ｌ1 、ＡＬ2 、ＡＬ3 の状態に対応して、各メモリデバ
イス１１〜１４の動作又は非動作を選択するための正論
理選択端子及び負論理選択端子を各メモリデバイス１１
〜１４に複数設けたことにより、デコーダを用いずに各
メモリデバイス１１〜１４を動作状態又は非動作状態に
設定し得ると共に、メモリデバイス１０の基板面積を小
さくすることができる。
Ｌ1 、ＡＬ2 、ＡＬ3 の状態に対応して、各メモリデバ
イス１１〜１４の動作又は非動作を選択するための正論
理選択端子及び負論理選択端子を各メモリデバイス１１
〜１４に複数設けたことにより、デコーダを用いずに各
メモリデバイス１１〜１４を動作状態又は非動作状態に
設定し得ると共に、メモリデバイス１０の基板面積を小
さくすることができる。
【００２１】また上述の構成によれば、メモリデバイス
１１〜１４を使用するアドレス領域が全領域の１部分で
ある場合、使用するアドレス領域のみにおいてデータが
得られ、これ以外の領域には無効なデータが出力される
ことを防ぐことができる。
１１〜１４を使用するアドレス領域が全領域の１部分で
ある場合、使用するアドレス領域のみにおいてデータが
得られ、これ以外の領域には無効なデータが出力される
ことを防ぐことができる。
【００２２】また上述の構成によれば、メモリシステム
１０を構築するときメモリデバイスを並べるだけで良
く、また実装するメモリデバイスの個数を増やす場合、
追加する部品としてはメモリデバイスだけでよい。従つ
て増設用のメモリモジユール、メモリカード、メモリユ
ニツトを用意する場合、当該メモリモジユール、メモリ
カード、メモリユニツト等はメモリデバイスだけで構成
することができる。
１０を構築するときメモリデバイスを並べるだけで良
く、また実装するメモリデバイスの個数を増やす場合、
追加する部品としてはメモリデバイスだけでよい。従つ
て増設用のメモリモジユール、メモリカード、メモリユ
ニツトを用意する場合、当該メモリモジユール、メモリ
カード、メモリユニツト等はメモリデバイスだけで構成
することができる。
【００２３】なお上述の実施例においては、３本のアド
レス線ＡＬ1 、ＡＬ2 、ＡＬ3 の状態に対応して、各メ
モリデバイス１１〜１４の動作又は非動作を選択するた
めの正論理選択端子及び負論理選択端子をそれぞれ３個
ずつ各メモリデバイス１１〜１４に設けた場合について
述べたが、本発明はこれに限らず、ｎ本のアドレス線の
状態に対応して、各メモリデバイス（この場合２n 個の
メモリデバイス）の動作状態又は非動作状態を選択する
ための正論理選択端子及び負論理選択端子を各メモリデ
バイスに複数設けることにより、上述の実施例と同様の
効果を得ることができる。
レス線ＡＬ1 、ＡＬ2 、ＡＬ3 の状態に対応して、各メ
モリデバイス１１〜１４の動作又は非動作を選択するた
めの正論理選択端子及び負論理選択端子をそれぞれ３個
ずつ各メモリデバイス１１〜１４に設けた場合について
述べたが、本発明はこれに限らず、ｎ本のアドレス線の
状態に対応して、各メモリデバイス（この場合２n 個の
メモリデバイス）の動作状態又は非動作状態を選択する
ための正論理選択端子及び負論理選択端子を各メモリデ
バイスに複数設けることにより、上述の実施例と同様の
効果を得ることができる。
【００２４】
【発明の効果】上述のように本発明によれば、メモリシ
ステムの各メモリデバイスに、アドレス線を介して供給
されるアドレス信号に応じて各メモリデバイスを選択状
態又は非選択状態に設定する論理制御端子を複数設ける
ことにより、デコーダを設けずに各メモリデバイスを選
択状態又は非選択状態に設定し得るメモリシステムを実
現することができる。
ステムの各メモリデバイスに、アドレス線を介して供給
されるアドレス信号に応じて各メモリデバイスを選択状
態又は非選択状態に設定する論理制御端子を複数設ける
ことにより、デコーダを設けずに各メモリデバイスを選
択状態又は非選択状態に設定し得るメモリシステムを実
現することができる。
【図１】本発明の実施例によるメモリシステムの構成を
示す接続図である。
示す接続図である。
【図２】従来のメモリシステムの構成を示す接続図であ
る。
る。
１、１０……メモリシステム、２〜５、１１〜１４……
メモリデバイス、６……デコーダ、Ａ〜Ｘ……論理選択
端子。
メモリデバイス、６……デコーダ、Ａ〜Ｘ……論理選択
端子。
Claims (1)
- 【請求項１】複数のメモリ回路より構成されるメモリシ
ステムにおいて、 アドレス線に接続され、当該アドレス線を介して供給さ
れるアドレス信号に応じて上記各メモリ回路を選択状態
又は非選択状態に設定する論理制御端子を、上記各メモ
リ回路に複数設けることを特徴とするメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6336344A JPH08180668A (ja) | 1994-12-22 | 1994-12-22 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6336344A JPH08180668A (ja) | 1994-12-22 | 1994-12-22 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08180668A true JPH08180668A (ja) | 1996-07-12 |
Family
ID=18298157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6336344A Pending JPH08180668A (ja) | 1994-12-22 | 1994-12-22 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08180668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7796461B2 (en) | 2006-09-12 | 2010-09-14 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of memory chips |
-
1994
- 1994-12-22 JP JP6336344A patent/JPH08180668A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7796461B2 (en) | 2006-09-12 | 2010-09-14 | Kabushiki Kaisha Toshiba | Semiconductor device having a plurality of memory chips |
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