JPH04325990A - メモリーモジュール - Google Patents
メモリーモジュールInfo
- Publication number
- JPH04325990A JPH04325990A JP3096595A JP9659591A JPH04325990A JP H04325990 A JPH04325990 A JP H04325990A JP 3096595 A JP3096595 A JP 3096595A JP 9659591 A JP9659591 A JP 9659591A JP H04325990 A JPH04325990 A JP H04325990A
- Authority
- JP
- Japan
- Prior art keywords
- word length
- memory module
- bits
- basic
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 230000006870 function Effects 0.000 description 6
- 230000006399 behavior Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明はメモリーモジュールに係
り、特にＯＡ機器用ないしは電子楽器用に適するデータ
バスの語長切り替え可能なメモリーモジュールに関する
。
り、特にＯＡ機器用ないしは電子楽器用に適するデータ
バスの語長切り替え可能なメモリーモジュールに関する
。
【０００３】
【従来の技術】半導体メモリー素子、たとえばＲＯＭ、
ＲＡＭなどの複数個を所定の配線基板に搭載・実装して
成るメモリーモジュールは、ＯＡ機器、電子楽器など各
種の分野で広く実用に供されている。しかして、この種
のメモリーモジュールにおいては、その用途に応じてデ
ータバスの語長を固定語長で設計・製造している。たた
とえば、１ＭビットのＰＲＯＭを４ケ用い４Ｍビットの
ＰＲＯＭモジュールを設計する場合、４ＭビットのＭＲ
ＯＭとの互換制をもたせるため、通常８ビットデータバ
ス（固定語長）で設計している。
ＲＡＭなどの複数個を所定の配線基板に搭載・実装して
成るメモリーモジュールは、ＯＡ機器、電子楽器など各
種の分野で広く実用に供されている。しかして、この種
のメモリーモジュールにおいては、その用途に応じてデ
ータバスの語長を固定語長で設計・製造している。たた
とえば、１ＭビットのＰＲＯＭを４ケ用い４Ｍビットの
ＰＲＯＭモジュールを設計する場合、４ＭビットのＭＲ
ＯＭとの互換制をもたせるため、通常８ビットデータバ
ス（固定語長）で設計している。
【０００４】
【発明が解決しようとする課題】しかし、ＬＳＩ技術の
進歩に伴い、たとえばＣＰＵのデータバスが４ビット→
８ビット→１６ビット→３２ビットなどのシリーズ化が
進んで来ると、ＣＰＵに接続されるメモリーモジュール
の語長も、前記ＣＰＵに対応して変更する必要がある。 つまり、ＣＰＵに接続されるメモリーモジュールの種類
が増大することになる。また、語長が数バイト必要な場
合は、複数個の固定語長の半導体メモリー素子を並べて
、所要の語長を実現せざるを得ない。
進歩に伴い、たとえばＣＰＵのデータバスが４ビット→
８ビット→１６ビット→３２ビットなどのシリーズ化が
進んで来ると、ＣＰＵに接続されるメモリーモジュール
の語長も、前記ＣＰＵに対応して変更する必要がある。 つまり、ＣＰＵに接続されるメモリーモジュールの種類
が増大することになる。また、語長が数バイト必要な場
合は、複数個の固定語長の半導体メモリー素子を並べて
、所要の語長を実現せざるを得ない。
【０００５】上記構成の場合は、実際に必要とするアド
レス空間が、前記使用するメモリーモジュールのアクセ
ス可能なアドレス空間の１／２ であっても、全体シス
テム語長を実現するため、システム語長／メモリーモジ
ュール（固定語長）＝Ｘ個の半導体メモリー素子を必要
とすることになる。換言すると、個々の半導体メモリー
素子は、そのメモリー容量の半分が使われずいわば遊び
状態を生じ、利用効率の面でも問題がある。また、前記
遊び状態を生じるにも拘らず半導体メモリー素子を実装
することは、システムを成す回路基板の実装領域の利用
効率を低減することになり、結果的に高密度実装ないし
メモリーモジュールの軽薄短小化が損なわれるという問
題がある。
レス空間が、前記使用するメモリーモジュールのアクセ
ス可能なアドレス空間の１／２ であっても、全体シス
テム語長を実現するため、システム語長／メモリーモジ
ュール（固定語長）＝Ｘ個の半導体メモリー素子を必要
とすることになる。換言すると、個々の半導体メモリー
素子は、そのメモリー容量の半分が使われずいわば遊び
状態を生じ、利用効率の面でも問題がある。また、前記
遊び状態を生じるにも拘らず半導体メモリー素子を実装
することは、システムを成す回路基板の実装領域の利用
効率を低減することになり、結果的に高密度実装ないし
メモリーモジュールの軽薄短小化が損なわれるという問
題がある。
【０００６】本発明は上記事情に対処してなされたもの
で、基本ないし固定語長（ｎビット）を必要に応じて任
意にｎビット、２ｎビット…として使用可能にし、デー
タバスアドレス空間の有効利用を図ったメモリーモジュ
ールの提供を目的とする。
で、基本ないし固定語長（ｎビット）を必要に応じて任
意にｎビット、２ｎビット…として使用可能にし、デー
タバスアドレス空間の有効利用を図ったメモリーモジュ
ールの提供を目的とする。
【０００７】［発明の構成］
【０００８】
【課題を解決するための手段】本発明に係るメモリーモ
ジュールは、外部接続端子および内部接続回路を有する
配線基板の所定箇所に複数個の半導体メモリー素子を搭
載・実装して成るメモリーモジュールにおいて、前記外
部接続端子および内部接続回路の少なくともいずれかが
接続切り替え可能に構成されていることを特徴とする。
ジュールは、外部接続端子および内部接続回路を有する
配線基板の所定箇所に複数個の半導体メモリー素子を搭
載・実装して成るメモリーモジュールにおいて、前記外
部接続端子および内部接続回路の少なくともいずれかが
接続切り替え可能に構成されていることを特徴とする。
【０００９】すなわち、本発明は外部信号の論理レベル
切り替え、もしくは内部接続をハードウエア的に切り替
えて、データバスの語長を基本語長（固定語長）、基本
語長（固定語長）×２などの倍語長を実現することを骨
子としている。
切り替え、もしくは内部接続をハードウエア的に切り替
えて、データバスの語長を基本語長（固定語長）、基本
語長（固定語長）×２などの倍語長を実現することを骨
子としている。
【００１０】
【作用】本発明に係るメモリーモジュールによれば、デ
ータバスの語長を必要に応じて任意に選択・設定し得る
。つまり、用途ないしシステムの形態にマッチしたメモ
リーモジュールとして機能するため、幅広い応用の展開
が可能となる。
ータバスの語長を必要に応じて任意に選択・設定し得る
。つまり、用途ないしシステムの形態にマッチしたメモ
リーモジュールとして機能するため、幅広い応用の展開
が可能となる。
【００１１】
【実施例】以下図１〜図３を参照して本発明の実施例を
説明する。
説明する。
【００１２】図１は本発明に係るメモリーモジュールの
一構成例で、４ＭビットのＥＰＲＯＭを２個用いて構成
された８Ｍビット容量の４２ピンＤＩＰタイプのメモリ
ーモジュールの回路図である。図１において、１は外部
端子、２ａ，２ｂ はそれぞれ４ＭビットのＥＰＲＯＭ
、３は内部接続回路、４は外部端子切り替え部、５は前
記外部端子切り替え部４を制御する論理素子、６ａ，６
ｂ はそれぞれ内部接続切り替え部で、前記外部端子切
り替え部４もしくは内部接続切り替え部６ａ，６ｂ に
て８ビットバス／１６ビットバスの切り替えが行われる
回路構成となっている。
一構成例で、４ＭビットのＥＰＲＯＭを２個用いて構成
された８Ｍビット容量の４２ピンＤＩＰタイプのメモリ
ーモジュールの回路図である。図１において、１は外部
端子、２ａ，２ｂ はそれぞれ４ＭビットのＥＰＲＯＭ
、３は内部接続回路、４は外部端子切り替え部、５は前
記外部端子切り替え部４を制御する論理素子、６ａ，６
ｂ はそれぞれ内部接続切り替え部で、前記外部端子切
り替え部４もしくは内部接続切り替え部６ａ，６ｂ に
て８ビットバス／１６ビットバスの切り替えが行われる
回路構成となっている。
【００１３】前記８ビットバス／１６ビットバスの切り
替えについて、さらに詳述するとたとえば８ビットバス
に切り替え設定する場合は、外部端子切り替え部４の接
続をＢ−Ｃ，Ｅ−Ｆ に、内部接続切り替え部６ａの接
続を２５−２２ に、また内部接続切り替え部６ｂの接
続を（データ８、９、…の順に）１−２，４−５，…１
９−２０ にそれぞれ接続すると、８ビットバスのメモ
リーモジュールとして機能する。一方、倍語長つまり１
６ビットバスに切り替え設定する場合は、外部端子切り
替え部４の接続をＡ−Ｃ，Ｄ−Ｆ に、内部接続切り替
え部６ａの接続を２４（２３）−２２ に、また内部接
続切り替え部６ｂの接続を（データ８、９、…の順に）
１−３，４−６，…１９−２１ にそれぞれ接続すると
、１６ビットバスのメモリーモジュールとして機能する
。
替えについて、さらに詳述するとたとえば８ビットバス
に切り替え設定する場合は、外部端子切り替え部４の接
続をＢ−Ｃ，Ｅ−Ｆ に、内部接続切り替え部６ａの接
続を２５−２２ に、また内部接続切り替え部６ｂの接
続を（データ８、９、…の順に）１−２，４−５，…１
９−２０ にそれぞれ接続すると、８ビットバスのメモ
リーモジュールとして機能する。一方、倍語長つまり１
６ビットバスに切り替え設定する場合は、外部端子切り
替え部４の接続をＡ−Ｃ，Ｄ−Ｆ に、内部接続切り替
え部６ａの接続を２４（２３）−２２ に、また内部接
続切り替え部６ｂの接続を（データ８、９、…の順に）
１−３，４−６，…１９−２１ にそれぞれ接続すると
、１６ビットバスのメモリーモジュールとして機能する
。
【００１４】前記接続の切り替えをハードウエア的に行
う場合、その接続はたとえば半田付けでもよいが、これ
ら半導体メモリー素子などを実装した回路基板面のパッ
ドを予めワイヤボンディング可能に形成しておけば、ボ
ンディンクマシンによって一括的に処理することもでき
る。
う場合、その接続はたとえば半田付けでもよいが、これ
ら半導体メモリー素子などを実装した回路基板面のパッ
ドを予めワイヤボンディング可能に形成しておけば、ボ
ンディンクマシンによって一括的に処理することもでき
る。
【００１５】次に前記８ビットバス／１６ビットバスな
どの切り替えを、外部信号によって行う場合について説
明する。この場合、論理素子（論理回路）５によって、
いわゆる論理回路処理を行えば電気的に任意にデータバ
ス長の切り替えが達成される。すなわち、図２に論理回
路例を示すように、外部端子切り替え部４の接続端子Ａ
，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ に対してゲートＧ１，Ｇ２，Ｇ
３，Ｇ４ が用意される。
どの切り替えを、外部信号によって行う場合について説
明する。この場合、論理素子（論理回路）５によって、
いわゆる論理回路処理を行えば電気的に任意にデータバ
ス長の切り替えが達成される。すなわち、図２に論理回
路例を示すように、外部端子切り替え部４の接続端子Ａ
，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ に対してゲートＧ１，Ｇ２，Ｇ
３，Ｇ４ が用意される。
【００１６】しかして、たとえば８ビットバスに切り替
え設定する場合は、外部端子切り替え部４の端子を論理
“０”に設定するとゲートＧ１，Ｇ２ はＯＦＦ とな
り、端子 Ｃへは端子 Ｂからの信号が、また端子 Ｆ
へは端子 Ｅからの信号がそれぞれ選択的に伝達される
。つまり、上記ハードウエア的に接続した場合と同様な
挙動を呈する。
え設定する場合は、外部端子切り替え部４の端子を論理
“０”に設定するとゲートＧ１，Ｇ２ はＯＦＦ とな
り、端子 Ｃへは端子 Ｂからの信号が、また端子 Ｆ
へは端子 Ｅからの信号がそれぞれ選択的に伝達される
。つまり、上記ハードウエア的に接続した場合と同様な
挙動を呈する。
【００１７】一方、１６ビットバスに切り替え設定する
場合は、外部端子切り替え部４の端子を論理“０”に設
定するとゲートＧ３，Ｇ４ はＯＦＦとなり、端子 Ｃ
へは端子 Ａからの信号が、また端子 Ｆへは端子 Ｄ
からの信号がそれぞれ選択的に伝達される。
場合は、外部端子切り替え部４の端子を論理“０”に設
定するとゲートＧ３，Ｇ４ はＯＦＦとなり、端子 Ｃ
へは端子 Ａからの信号が、また端子 Ｆへは端子 Ｄ
からの信号がそれぞれ選択的に伝達される。
【００１８】また、内部接続切り替え部６ｂにおいても
、図３にデータ８の論理回路例を示すように、論理ゲー
トＧ５，Ｇ６ を用意しておけば、外部端子切り替え部
４の端子が論理“０”のときＧ６がＯＦＦ となり、端
子１−２ 間が信号伝達経路となる。つまり、上記ハー
ドウエア的に接続した場合と同様な挙動を呈する。ここ
で、外部端子切り替え部４の端子が論理“１”のときＧ
５がＯＦＦ となり、端子１−３ 間が信号伝達経路と
なって１６ビットバスとして機能する。つまり、この場
合も同様にハードウエア的に接続した場合と同様な挙動
を呈する。上記ハードウエア的に接続した場合と同様な
挙動を呈する。
、図３にデータ８の論理回路例を示すように、論理ゲー
トＧ５，Ｇ６ を用意しておけば、外部端子切り替え部
４の端子が論理“０”のときＧ６がＯＦＦ となり、端
子１−２ 間が信号伝達経路となる。つまり、上記ハー
ドウエア的に接続した場合と同様な挙動を呈する。ここ
で、外部端子切り替え部４の端子が論理“１”のときＧ
５がＯＦＦ となり、端子１−３ 間が信号伝達経路と
なって１６ビットバスとして機能する。つまり、この場
合も同様にハードウエア的に接続した場合と同様な挙動
を呈する。上記ハードウエア的に接続した場合と同様な
挙動を呈する。
【００１９】このように、論理ゲートを付加した場合は
、外部端子４によって任意に基本語長や倍語長の選択が
可能となり、上記例示・説明したハードウエア的な接続
、切り替えの場合に比べて、メモリーモジュールの語長
ないし容量の可変を容易になし得る。
、外部端子４によって任意に基本語長や倍語長の選択が
可能となり、上記例示・説明したハードウエア的な接続
、切り替えの場合に比べて、メモリーモジュールの語長
ないし容量の可変を容易になし得る。
【００２０】前記構成例においては、半導体メモリー素
子としてＥＰＲＯＭを実装した場合を示したが、たとえ
ばＥＰＲＡＭなど他の半導体メモリー素子であってもよ
く、また実装する半導体メモリー素子も２個に限られず
３個以上であっても勿論よい。
子としてＥＰＲＯＭを実装した場合を示したが、たとえ
ばＥＰＲＡＭなど他の半導体メモリー素子であってもよ
く、また実装する半導体メモリー素子も２個に限られず
３個以上であっても勿論よい。
【００２１】
【発明の効果】以上説明したように、本発明に係るメモ
リーモジュールによれば、データバスの語長を必要に応
じて任意に選択・設定することが可能となる。たとえば
ＯＡ機器や電子楽器名どに装着して形成するシステムの
形態にマッチしたメモリーモジュールとして機能する。 換言すると、各種の電子機器類など広い分野での応用に
おいても、メモリーモジュールとして所要の機能を呈す
る。
リーモジュールによれば、データバスの語長を必要に応
じて任意に選択・設定することが可能となる。たとえば
ＯＡ機器や電子楽器名どに装着して形成するシステムの
形態にマッチしたメモリーモジュールとして機能する。 換言すると、各種の電子機器類など広い分野での応用に
おいても、メモリーモジュールとして所要の機能を呈す
る。
【図１】本発明に係るメモリーモジュールの一構成例の
回路断面図。
回路断面図。
【図２】本発明に係るメモリーモジュールの外部端子部
における切り替えの論理処理例を説明する回路図。
における切り替えの論理処理例を説明する回路図。
【図３】本発明に係るメモリーモジュールの内部接続部
における切り替えの論理処理例を説明する回路図。
における切り替えの論理処理例を説明する回路図。
１…外部端子 ２ａ，２ｂ …半導体メモリー素
子 ３…内部接続回路
子 ３…内部接続回路
Claims (1)
- 【請求項１】 外部接続端子および内部接続回路を有
する配線基板の所定箇所に複数個の半導体メモリー素子
を搭載・実装して成るメモリーモジュールにおいて、前
記外部接続端子および内部接続回路の少なくともいずれ
かが接続切り替え可能に構成されていることを特徴とす
るメモリーモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096595A JPH04325990A (ja) | 1991-04-26 | 1991-04-26 | メモリーモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096595A JPH04325990A (ja) | 1991-04-26 | 1991-04-26 | メモリーモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04325990A true JPH04325990A (ja) | 1992-11-16 |
Family
ID=14169248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096595A Withdrawn JPH04325990A (ja) | 1991-04-26 | 1991-04-26 | メモリーモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04325990A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008108299A (ja) * | 2006-10-23 | 2008-05-08 | Toshiba Corp | 不揮発性半導体メモリ、及びメモリカード |
-
1991
- 1991-04-26 JP JP3096595A patent/JPH04325990A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008108299A (ja) * | 2006-10-23 | 2008-05-08 | Toshiba Corp | 不揮発性半導体メモリ、及びメモリカード |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6414904B2 (en) | Two channel memory system having shared control and address bus and memory modules used therefor | |
| US5836785A (en) | Apparatus and method to uniquely identify similarly connected electrical devices | |
| KR100600928B1 (ko) | 프로세서 북 및 데이터 처리 시스템 | |
| US6864122B1 (en) | Multi-chip module having content addressable memory | |
| JPH0581850A (ja) | メモリｉｃ及びメモリ装置 | |
| US20040124903A1 (en) | On chip logic analyzer debug bus | |
| JPH10303366A (ja) | 半導体装置 | |
| US6167474A (en) | Apparatus and method for distributed arbitration of shared resources | |
| JPH04325990A (ja) | メモリーモジュール | |
| US5338981A (en) | Semiconductor device having a decoding circuit for selection chips | |
| JPH0279294A (ja) | データ長変更可能メモリ | |
| KR20000035370A (ko) | 본딩 패드에 의해 프리세팅된 데이터 입출력-구성 형태를갖는 집적 반도체칩 | |
| JP3429102B2 (ja) | メモリモジュール | |
| JPS63300589A (ja) | 増設メモリ基板 | |
| JPH0511887A (ja) | マルチプロセツサボードスタツク及びそのモジユール配置方法 | |
| JPH06140566A (ja) | 半導体集積回路 | |
| JPH0263151A (ja) | 半導体集積回路用パッケージ | |
| JPH10313091A (ja) | 半導体装置 | |
| JPH07249969A (ja) | マクロブロック素子 | |
| JPH0520514A (ja) | Ｉｃカード | |
| JPS6136947A (ja) | 半導体装置 | |
| JPH05216560A (ja) | 半導体集積回路 | |
| JP2000133895A (ja) | 基板上のパターン配線構造及びその設計方法 | |
| JPH05343983A (ja) | プログラマブル・ゲートアレー使用回路 | |
| JPS6381973A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |