JPH08179849A - Clock output circuit - Google Patents
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- JPH08179849A JPH08179849A JP6322672A JP32267294A JPH08179849A JP H08179849 A JPH08179849 A JP H08179849A JP 6322672 A JP6322672 A JP 6322672A JP 32267294 A JP32267294 A JP 32267294A JP H08179849 A JPH08179849 A JP H08179849A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、クロック出力回路に関
し、特にＣＰＵへのシステムクロックを供給する発振回
路を有するシングルチップマイクロコンピュータのクロ
ック回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock output circuit, and more particularly to a clock circuit of a single chip microcomputer having an oscillator circuit for supplying a system clock to a CPU.
【０００２】[0002]
【従来の技術】従来の発振回路を有するシングルチップ
マイクロコンピュータのクロック回路としては、特開昭
６２−２６７８１６号公報がある。その構成は、図８に
示すように、電源投入後、発振信号ｆを出力する発振回
路３２と、発振信号ｆを入力してシステムクロックａを
出力するシステムクロック発生回路２３と、オートリセ
ット信号ｅを出力するオートリセット回路３７と、前記
システムクロックａとオートリセット信号ｅを入力して
リセット遅延信号ｉを出力するリセット遅延回路３４
と、リセット遅延信号ｉを入力してシステムリセット信
号ｊを出力するシステムリセット発生回路３５と、シス
テムクロックａとシステムリセット信号ｊを入力するＣ
ＰＵ３６とを有している。図９は、発振回路３２の一例
の回路図である。この回路は、水晶振動子９の入出力間
に二個のコンデンサＣ２とバッファ８と抵抗Ｒ１１とを
接続し、その発振出力ｆをインバータ１１を介して出力
している。2. Description of the Related Art As a clock circuit of a conventional single-chip microcomputer having an oscillation circuit, there is JP-A-62-267816. As shown in FIG. 8, the configuration is such that after power is turned on, an oscillation circuit 32 that outputs an oscillation signal f, a system clock generation circuit 23 that inputs the oscillation signal f and outputs a system clock a, and an auto reset signal e. , And a reset delay circuit 34 that inputs the system clock a and the auto reset signal e and outputs a reset delay signal i.
, A system reset generation circuit 35 which inputs the reset delay signal i and outputs the system reset signal j, and a C which inputs the system clock a and the system reset signal j.
And PU 36. FIG. 9 is a circuit diagram of an example of the oscillation circuit 32. In this circuit, two capacitors C2, a buffer 8 and a resistor R11 are connected between the input and output of a crystal oscillator 9, and the oscillation output f thereof is output via an inverter 11.
【０００３】次に、図８のブロック図および図１０のそ
のタイミング波形図を参照して説明する。オートリセッ
ト回路３７は、電源電圧を常にモニターし、ＣＰＵ３６
の動作可能電圧Ｍに達しているか否かを判定した信号を
出力するものである。まず電源投入をすると発振回路３
２は直ちに発振動作を開始する。ここで、オートリセッ
ト信号ｅは、電源投入後電源電圧がＣＰＵの動作可能電
圧になり、次第にインアクティブレベルとなる。この
時、電源投入時から発振回路３２の発振クロックｆが発
振安定状態までになるのに要する時間をｔ０とする。Next, description will be made with reference to the block diagram of FIG. 8 and its timing waveform diagram of FIG. The auto reset circuit 37 constantly monitors the power supply voltage, and the CPU 36
The signal for determining whether or not the operable voltage M has been output is output. First, when the power is turned on, the oscillation circuit 3
2 immediately starts oscillating operation. Here, the power supply voltage of the auto reset signal e becomes the operable voltage of the CPU after the power is turned on, and gradually becomes the inactive level. At this time, the time required for the oscillation clock f of the oscillation circuit 32 to reach the oscillation stable state after the power is turned on is t0.
【０００４】一方、システムリセット発生回路３５のリ
セット信号ｊが解除されるまでの時間をｔｎとする。発
振回路３２で生成された発振クロックｆは、システムク
ロック発生回路３３に取り込まれシステムクロックａと
なる。このシステムクロックａを用いてリセット遅延回
路３４を動作させる。このリセット遅延回路３４は、オ
ートリセット信号ｅがインアクティブ（ＨＩＧＨ）にな
ったことを検出してからシステムクロックａのカウント
を開始する。On the other hand, the time until the reset signal j of the system reset generation circuit 35 is released is tn. The oscillation clock f generated by the oscillation circuit 32 is captured by the system clock generation circuit 33 and becomes the system clock a. The reset delay circuit 34 is operated using this system clock a. The reset delay circuit 34 starts counting the system clock a after detecting that the auto reset signal e has become inactive (HIGH).
【０００５】リセット遅延回路３４に設けられているカ
ウンタにおいて、システムクロックａのクロック数をカ
ウントし、予め設定してあるモジュロ値に達した時、リ
セット遅延回路３４はシステムリセット発生回路３５へ
リセット遅延信号ｉをハイアクティブで送る。これを受
けて、システムリセット発生回路３５はシステムリセッ
ト信号ｊをハイにリセットし、ＣＰＵ３６のリセット状
態を解除して、システムクロックａを動作クロックとし
て動作を開始する。The counter provided in the reset delay circuit 34 counts the number of clocks of the system clock a, and when the preset modulo value is reached, the reset delay circuit 34 resets to the system reset generation circuit 35. Send signal i high active. In response to this, the system reset generation circuit 35 resets the system reset signal j to high, releases the reset state of the CPU 36, and starts operation with the system clock a as the operation clock.
【０００６】リセット遅延回路３４に設けられているカ
ウンタのモジュロ値は、発振回路３２の発振クロック５
が安定状態となるまでに必要な時間ｔ０を予め想定し、
これに相当する値を設定する。つまり、発振クロックｆ
が発振安定状態になるまでの想定時間をシステムクロッ
クａを周期幅で割った値をモジュロ値として設定してお
けば、発振安定が完了するまでのリセット遅延信号ｉを
得ることができる。これにより発振不安定な時の発振ク
ロックａをＣＰＵ３６の動作クロックとして用いること
なく、ＣＰＵの暴走を防ぐようにしている。The modulo value of the counter provided in the reset delay circuit 34 is the oscillation clock 5 of the oscillation circuit 32.
Assuming in advance the time t0 required until is stable,
Set a value equivalent to this. That is, the oscillation clock f
If a value obtained by dividing the system clock a by the period width is set as the modulo value for the estimated time until the oscillation stabilization occurs, the reset delay signal i until the oscillation stabilization is completed can be obtained. This prevents the runaway of the CPU without using the oscillation clock a when the oscillation is unstable as the operation clock of the CPU 36.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来のクロッ
ク出力回路では、発振クロックの発振成長時間の変動に
関係なく発振クロックのクロック数をカウントし、予め
カウンタに設定した値に達した時に発振クロックは安定
状態に達したと判断している。一般に、図９に示すよう
な水晶発振器、セラミック発振器等の振動子９を用いる
発振器３２は、発振開始時には発振回路内の発振バッフ
ァ８が自己バイアスにより増幅器として最も利得の高い
状態になっている。この状態からの発振成長の様子は図
３の発振出力ｆの波形で示されている。この発振出力ｆ
は、図３の発振バッファ８の出力に対応しており、まず
発振開始時は自己バイアス点を中心に小振幅で振動を開
始し、次第にこの振幅が拡大される。この振幅が、波形
整形用インバータ１１のスレショルド電圧を越えるまで
成長すると、図３の発振クロックａのように出力され
る。In the above-described conventional clock output circuit, the number of clocks of the oscillation clock is counted regardless of the fluctuation of the oscillation growth time of the oscillation clock, and the oscillation clock is counted when the value reaches the value set in the counter in advance. Has determined that it has reached a stable state. Generally, in the oscillator 32 using the oscillator 9 such as a crystal oscillator or a ceramic oscillator as shown in FIG. 9, the oscillation buffer 8 in the oscillation circuit is in the highest gain state as an amplifier due to self-bias at the start of oscillation. The state of oscillation growth from this state is shown by the waveform of the oscillation output f in FIG. This oscillation output f
Corresponds to the output of the oscillation buffer 8 in FIG. 3, and at the start of oscillation, oscillation starts with a small amplitude centering on the self-bias point, and this amplitude is gradually expanded. When this amplitude grows until it exceeds the threshold voltage of the waveform shaping inverter 11, it is output as the oscillation clock a in FIG.
【０００８】この発振成長過程で発振バッファ８は、そ
の出力振幅が自己バイアス点近傍で小振幅状態の期間
は、高利得状態であるため外来の電源ノイズ等に対して
敏感な状態となっている。このノイズにより、図３のよ
うに本来の振動子の機械的振動特性で定まる発振周期と
全く異なる発振のノイズ成分をクロックとして出力して
しまうことがある。このノイズによって発振器の発振成
長そのものが阻害され、ノイズが無くなってから再度発
振成長を開始する事態、すなわち発振成長時間が変動す
ることがある。During this oscillation growth process, the oscillation buffer 8 is in a high gain state while the output amplitude thereof is in the small amplitude state in the vicinity of the self-bias point, so that the oscillation buffer 8 is sensitive to external power supply noise and the like. . Due to this noise, as shown in FIG. 3, an oscillation noise component completely different from the oscillation period determined by the mechanical vibration characteristic of the original oscillator may be output as a clock. Oscillation growth itself of the oscillator is hindered by this noise, and a situation in which oscillation growth starts again after the noise disappears, that is, oscillation growth time may fluctuate.
【０００９】この従来例では、図１１のように発振成長
過程の正規でない発振クロックａをカウントして、期待
した発振成長待時間より早く設定モジュロ値に到達して
しまい、リセット遅延信号ｉが発生して、発振成長過程
の不安定なクロックをＣＰＵクロックとしてＣＰＵへ取
り込んでしまうために、ＣＰＵの暴走を引き起こしてし
まうという問題がある。In this conventional example, as shown in FIG. 11, the irregular oscillation clock a in the oscillation growth process is counted, and the set modulo value is reached earlier than the expected oscillation growth wait time, and the reset delay signal i is generated. Then, since the unstable clock in the oscillation growth process is taken into the CPU as the CPU clock, there is a problem that the CPU runs away.
【００１０】この問題は別の特開平４−３４８４１０号
公報の中でも扱われているが、本例と同様で一意に設定
した発振成長待期時間を設定しており、その問題は解決
されていない。Although this problem is dealt with in another Japanese Patent Laid-Open No. 4-348410, the oscillation growth waiting time set uniquely as in this example is set, and the problem is not solved. .
【００１１】本発明の目的は、これらの問題を解決し、
発振立上りが確実に完了してからクロックを出力できる
ようにしたクロック出力回路を提供することにある。The object of the present invention is to solve these problems,
It is an object of the present invention to provide a clock output circuit that can output a clock after the rising of the oscillation is surely completed.
【００１２】[0012]
【課題を解決するための手段】本発明のクロック出力回
路の構成は、ＣＰＵのクロック周波数より高い周波数の
第１のクロックを出力するサンプリングクロック発生回
路と、前記ＣＰＵのクロック周波数を第２のクロックと
して固定振動子により発振させ出力する発振回路と、電
源電圧の立ち上りを検出してオートリセット信号を出力
するオートリセット回路と、前記オートリセット信号に
より初期化された後前記第１のクロックにより前記第２
のクロック周期を計測しこ計数値が予め設定した計数値
に等価な計測値となるとクロック供給許可信号を出力す
るサンプリング回路と、前記クロック供給許可信号が有
効な時前記第２のクロックを前記ＣＰＵクロックとして
出力するクロック選択回路とを備えることを特徴とす
る。A clock output circuit according to the present invention comprises a sampling clock generating circuit for outputting a first clock having a frequency higher than a clock frequency of a CPU, and a clock frequency of the CPU for a second clock. As an oscillation circuit for oscillating and outputting by a fixed oscillator, an auto-reset circuit for detecting a rising of the power supply voltage and outputting an auto-reset signal, and the first clock after being initialized by the auto-reset signal. Two
A clock circuit that outputs a clock supply permission signal when the count value obtained by measuring the clock cycle is equal to the preset count value, and the second clock when the clock supply permission signal is valid. And a clock selection circuit for outputting as a clock.
【００１３】[0013]
【実施例】図１は本発明の一実施例のブロック図であ
る。本実施例は、任意の周波数の第１のクロックａを発
生する発振回路２と、そのクロック周期にくらべて短か
い周期の第２のクロックｂを発生するサンプリングクロ
ック発生回路３と、電源電圧の立上がりを検出してオー
トリセット信号ｅを出力するオートリセット回路７と、
第１、第２のクロックおよびオートリセット信号を入力
し、オートリセット信号によって内部状態が初期化され
その初期化完了後、第２のクロックにより第１のクロッ
ク周期をカウント計測し予め設定したカウント値に等価
な計測結果を得ると、すなわち発振回路の発振が安定し
た後、ＣＰＵクロック供給許可信号ｃを出力するサンプ
リング回路４と、発振回路２から出力されるクロックと
クロック供給許可信号ｃとを入力し、クロック発振許可
信号ｃが有効な時に第１のクロックａをＣＰＵクロック
ｄとして出力するＣＰＵクロック選択回路５と、ＣＰＵ
クロックｄを入力としてＣＰＵの動作クロックとして利
用するＣＰＵ６とから構成される。FIG. 1 is a block diagram of an embodiment of the present invention. In this embodiment, an oscillation circuit 2 that generates a first clock a having an arbitrary frequency, a sampling clock generation circuit 3 that generates a second clock b having a shorter cycle than the clock cycle, and a power supply voltage An auto reset circuit 7 that detects a rising edge and outputs an auto reset signal e,
The first and second clocks and the auto reset signal are input, the internal state is initialized by the auto reset signal, and after the initialization is completed, the first clock period is counted and measured by the second clock, and the preset count value is set. Is obtained, that is, after the oscillation of the oscillation circuit is stabilized, the sampling circuit 4 that outputs the CPU clock supply permission signal c, the clock output from the oscillation circuit 2 and the clock supply permission signal c are input. A CPU clock selection circuit 5 for outputting the first clock a as the CPU clock d when the clock oscillation enable signal c is valid;
The CPU 6 uses the clock d as an input and uses it as an operating clock of the CPU.
【００１４】ここで第２のクロックを発生するサンプリ
ングクロック発生回路３には、発振精度は劣るが発振成
長が発振開始後直ちに完了する特徴を持つＣＲ発振器
（図２）等で構成し、また第１のクロックを発生する発
振回路２には発振精度は高いが発振成長に時間を要する
水晶発振器等で構成する。本実施例の動作は、図３のタ
イミング波形図に示される。Here, the sampling clock generating circuit 3 for generating the second clock is composed of a CR oscillator (FIG. 2) or the like which has a characteristic that oscillation growth is inferior but oscillation growth is completed immediately after the start of oscillation. The oscillator circuit 2 for generating the clock 1 is composed of a crystal oscillator or the like which has high oscillation accuracy but requires time for oscillation growth. The operation of this embodiment is shown in the timing waveform chart of FIG.
【００１５】サンプリングクロック発生回路３は、ＣＰ
Ｕ動作に用いるには発振精度は劣るが発振成長が発振開
始後直ちに完了するもので、図２（ａ）に示すようなＣ
Ｒ発振器で構成する。すなわち、インバータ１２および
ＮＯＲ回路１７と、抵抗Ｒ１，コンデンサＣ１から発振
回路を構成し、インバータ１８を介して出力ｂを得てい
る。The sampling clock generation circuit 3 has a CP
Although the oscillation accuracy is inferior to use for the U operation, the oscillation growth is completed immediately after the oscillation starts, and as shown in FIG.
It consists of R oscillator. That is, the inverter 12 and the NOR circuit 17, the resistor R1 and the capacitor C1 constitute an oscillation circuit, and the output b is obtained via the inverter 18.
【００１６】この回路は、その発振精度が±２０％程度
であるが、発振立上がりは一発振周期程度の時間であ
る。この出力クロックｂを、以下サンプリングクロック
と称す。なおサンプリングクロック発生回路３として
は、図２（ｂ）に示すように、ＣＲの代りに奇数段のイ
ンバータ１２を用いることもできる。Although the oscillation accuracy of this circuit is about ± 20%, the oscillation rise time is about one oscillation cycle. This output clock b is hereinafter referred to as a sampling clock. Note that as the sampling clock generation circuit 3, as shown in FIG. 2B, an odd number of stages of inverters 12 can be used instead of CR.
【００１７】発振回路２は、ＣＰＵ動作に用いる第１の
クロックを発生するもので、発振成長は遅いが、発振精
度の高いクロックを出力し、従来例の図９に示すような
水晶発振器と同様であり、その発振立上がりは数十ｍｓ
ｅｃ〜数ｓｅｃ程度である。このクロックａを以下発振
クロックと称す。The oscillator circuit 2 generates the first clock used for the CPU operation, outputs a clock with high oscillation accuracy although the oscillation growth is slow, and is similar to the conventional crystal oscillator as shown in FIG. And the oscillation rise is several tens of ms
ec to several seconds. Hereinafter, this clock a will be referred to as an oscillation clock.
【００１８】発振クロックａは、シングルチップマイク
ロコンピュータでサブクロックとして一般的に使用され
ている周波数３２ＫＨｚとし、そのためサンプリングク
ロックｂは周波数３２０ＫＨｚとする。The oscillation clock a has a frequency of 32 KHz which is generally used as a sub clock in a single chip microcomputer, and therefore the sampling clock b has a frequency of 320 KHz.
【００１９】サンプリング回路４は、図４のブロック図
に示されるように、カウンタ１３，一致回路１４，モジ
ュロレジスタ１５および保持回路１６から構成される。
保持回路１６は、図５（ａ），（ｂ）にその二例を示し
たように、フリップフロップ１９，１９ａ，ｂから構成
される。これらは、モジュロ値との一致を１回，２回カ
ウントした後に出力ｃを出力している。カウンタ１３，
一致回路１４およびモジュロレジスタ１５も、図６に示
すように、それぞれシリアルレジスタ２１、ＥＸ−ＯＲ
回路２２とＡＮＤ回路２３および設定用オプションスイ
ッチ２５とレジスタ２４などで構成される。As shown in the block diagram of FIG. 4, the sampling circuit 4 comprises a counter 13, a coincidence circuit 14, a modulo register 15 and a holding circuit 16.
The holding circuit 16 is composed of flip-flops 19, 19a, and b, as shown in the two examples in FIGS. These output the output c after counting the coincidence with the modulo value once or twice. Counter 13,
The coincidence circuit 14 and the modulo register 15 are also serial registers 21 and EX-OR, respectively, as shown in FIG.
The circuit 22 and the AND circuit 23, the setting option switch 25, the register 24, and the like.
【００２０】モジュロレジスタ１５は、オプションスイ
ッチ２５により設定された１（ハイ）または０（ロウ）
のバイナリデータを記憶保持するもので、カウンタ１３
が計数すべき値（モジュロ値）をレジスタ２４に設定し
ている。この回路では、オプションスイッチ２５が「０
１０１Ｂ」と設定され、モジュロ値「５」を記憶保持し
ている。The modulo register 15 is set to 1 (high) or 0 (low) set by the option switch 25.
It stores and holds the binary data of
Sets a value (modulo value) to be counted in the register 24. In this circuit, the option switch 25
101B "is set, and the modulo value" 5 "is stored and held.
【００２１】以下、図１および図３のタイミング図を参
照して説明する。電源投入すると、発振回路２およびサ
ンプリングクロック発生回路３において発振動作を開始
する。この時、サンプリングクロック発生回路３におい
て発生するサンプリングクロックｂは直ちに発振周期が
安定する。オートリセット回路７の出力ｅは電源投入
後、直ちにロウにセットされ、電源電圧の立上がりを検
出してハイにリセットされる。また、電源電圧がＣＰＵ
動作電圧以下に降下した際には、再び自動的にオートリ
セット信号ｅをロウにセットする。オートリセット信号
ｅがロウにセットされている間、ＣＰＵクロック供給許
可信号出力ｃは、リセット（ロウ）のままであり、ＣＰ
Ｕクロック出力ｄもリセット（ロウ）のままである。A description will be given below with reference to the timing charts of FIGS. 1 and 3. When the power is turned on, the oscillation circuit 2 and the sampling clock generation circuit 3 start the oscillation operation. At this time, the oscillation cycle of the sampling clock b generated in the sampling clock generation circuit 3 is immediately stabilized. The output e of the auto reset circuit 7 is set to low immediately after the power is turned on, and is reset to high by detecting the rising of the power supply voltage. Also, if the power supply voltage is CPU
When the voltage drops below the operating voltage, the automatic reset signal e is automatically set to low again. While the auto reset signal e is set to low, the CPU clock supply enable signal output c remains reset (low) and CP
The U clock output d also remains reset (low).
【００２２】オートリセット信号ｅがインアクティブハ
イにセットされると、図４のサンプリング回路４におい
て、カウンタ１３により発振クロックａのハイレベル期
間カウントを実行し、ロウレベルでカウント値がリセッ
トされる。カウンタ１３がサンプリングクロックｂをカ
ウントし、モジュロレジスタ１５にあらかじめ設定した
モジュロ値カウンタ１３のカウント値の一致を一致回路
１４で判定し一致信号ｇを出力する。When the auto reset signal e is set to inactive high, in the sampling circuit 4 of FIG. 4, the counter 13 counts the high level period of the oscillation clock a and resets the count value at low level. The counter 13 counts the sampling clock b, and the match circuit 14 determines whether the count values of the modulo value counter 13 set in advance in the modulo register 15 match, and outputs a match signal g.
【００２３】本実施例では、一致信号ｇが出力されると
同時に、ＣＰＵクロック供給許可信号ｃを出力せずに、
発振安定状態の検出精度を上げるため、この一致信号ｇ
が２回発生した時点で発振が安定したと判断する構成と
している。一致信号ｇの出力回数は、保持回路１６にお
いてカウントされ、保持回路１６内にあらかじめ設定し
た値「２」に達した時、保持回路１６はＣＰＵクロック
供給許可信号ｃを出力する。In the present embodiment, at the same time when the coincidence signal g is output, the CPU clock supply permission signal c is not output,
In order to improve the detection accuracy of the oscillation stable state, this coincidence signal g
It is determined that the oscillation is stable when the two times occur. The number of times the coincidence signal g is output is counted by the holding circuit 16, and when the value reaches a value “2” preset in the holding circuit 16, the holding circuit 16 outputs the CPU clock supply permission signal c.
【００２４】図３のタイミング波形図において、まず発
振出力ｆは、発振回路の発振器そのものの発振波形を示
し、発振クロック出力ａは波形整形用インバータ１１の
出力の状態を示し、発振開始から発振成長過程を経過し
発振安定状態に至る時間的変化を示している。サンプリ
ングクロックｂは電源立上がりと同時に安定発振を開始
している。図４において、サンプリングクロックｂの立
下がりをカウンタ１３によりカウントし、モジュロレジ
スタ１５に予め設定された値「５」に達した時、一致信
号ｇを出力している。更に、一致信号ｇは、保持回路１
６であらかじめ設定された値「２」に達した時、ＣＰＵ
供給許可信号ｃを出力している。ＣＰＵ供給許可信号ｃ
がハイになると同時に、ＣＰＵクロック選択回路５にお
いてＣＰＵクロックｄが出力許可され、ＣＰＵ６へ出力
される。ＣＰＵクロック供給許可信号ｃは、サンプリン
グクロック発生回路３にも入力され、そのレベルがハイ
のとき、サンプリングクロックｂの発生を停止させ、不
要な消費電流の発生を防止する。In the timing waveform diagram of FIG. 3, the oscillation output f shows the oscillation waveform of the oscillator itself of the oscillation circuit, the oscillation clock output a shows the output state of the waveform shaping inverter 11, and the oscillation growth from the start of oscillation. It shows the change over time in the course of reaching the stable oscillation state. The sampling clock b starts stable oscillation when the power supply rises. In FIG. 4, the falling edge of the sampling clock b is counted by the counter 13, and when the preset value "5" is reached in the modulo register 15, the coincidence signal g is output. Further, the coincidence signal g is the holding circuit 1
When the preset value “2” in 6 is reached, the CPU
The supply permission signal c is output. CPU supply permission signal c
At the same time that the signal goes high, the CPU clock selection circuit 5 permits the output of the CPU clock d and outputs it to the CPU 6. The CPU clock supply permission signal c is also input to the sampling clock generation circuit 3, and when the level thereof is high, the generation of the sampling clock b is stopped to prevent the generation of unnecessary current consumption.
【００２５】図７は本発明の第二の実施例のクロック出
力回路のブロック図である。本実施例は、図１と同様で
あり、異なる点はＣＰＵ６より出力されたクロックスト
ップ信号ｍが発振回路２およびオートリセット回路８に
入力される点である。ＣＰＵ６の実行するクロックスト
ップ命令によりＣＰＵ６から出力されるクロックストッ
プ信号ｍがアクティブとなり、発振回路２の発振クロッ
クａを停止させると共に、オートリセット回路８にクロ
ックストップ状態を伝える。ＣＰＵ６への割込み要因の
発生によりクロックストップ命令が解除され、クロック
ストップ信号ｍがインアクティブとなり、発振回路２が
再起動するとともにオートリセット回路８も再起動し、
サンプリング回路４を初期設定し、以下図１で述べたよ
うに動作する。図１では、電源投入後の単発的な動作を
するが、第二の実施例においては、電源投入後はもちろ
んのこと、クロックストップ命令により発振器を停止し
再起動した時でも発振成長検出が第一の実施例と同様に
行われる。FIG. 7 is a block diagram of a clock output circuit according to the second embodiment of the present invention. The present embodiment is similar to FIG. 1 except that the clock stop signal m output from the CPU 6 is input to the oscillation circuit 2 and the auto reset circuit 8. The clock stop signal m output from the CPU 6 becomes active in response to the clock stop instruction executed by the CPU 6, stops the oscillation clock a of the oscillation circuit 2, and notifies the auto reset circuit 8 of the clock stop state. The clock stop instruction is canceled by the generation of the interrupt factor to the CPU 6, the clock stop signal m becomes inactive, the oscillation circuit 2 is restarted, and the auto reset circuit 8 is restarted,
The sampling circuit 4 is initialized and operates as described below with reference to FIG. In FIG. 1, although the operation is performed once after the power is turned on, in the second embodiment, the oscillation growth detection is performed not only after the power is turned on, but also when the oscillator is stopped and restarted by the clock stop command. The procedure is the same as in the first embodiment.
【００２６】[0026]
【発明の効果】以上説明したように、本発明によればＣ
ＰＵクロック源として高精度の発振周波数の得られる水
晶発振器等を利用する際に、水晶発振器の発振成長過程
で外来ノイズなどによる不要クロック信号の発生がある
場合でも、発振成長が直ちに完了する発振器の発振出力
を用いたサンプリングクロックで水晶発振器出力のクロ
ック周期をカウント計測し、確実に発振成長の完了をこ
の計測結果で判定した後にＣＰＵへ安定したクロックを
供給するため、電源電圧の立上り時や、ＣＰＵがクロッ
ク停止状態からのクロック再起動の際に、ＣＰＵの暴走
を防止する効果を有する。また、本発明を半導体集積回
路上で実施することにより、低消費電力化、無調整化、
コンパクト化が図られる。As described above, according to the present invention, C
When using a crystal oscillator or the like that can obtain a highly accurate oscillation frequency as a PU clock source, even if an unnecessary clock signal is generated due to external noise in the oscillation growth process of the crystal oscillator, the oscillator growth is completed immediately. The clock cycle of the crystal oscillator output is counted and measured by the sampling clock using the oscillation output, and the stable clock is supplied to the CPU after the completion of the oscillation growth is surely determined by this measurement result. This has the effect of preventing runaway of the CPU when the CPU is restarted from the clock stopped state. Further, by implementing the present invention on a semiconductor integrated circuit, low power consumption, no adjustment,
It can be made compact.
【図１】本発明の第１の実施例のブロック図である。FIG. 1 is a block diagram of a first embodiment of the present invention.
【図２】図１のサンプリングクロック発生回路３の二例
の回路図である。FIG. 2 is a circuit diagram of two examples of a sampling clock generation circuit 3 of FIG.
【図３】図１の実施例の各部におけるタイミング波形図
である。FIG. 3 is a timing waveform chart in each part of the embodiment of FIG.
【図４】図１のサンプリング回路４の一例の回路図であ
る。4 is a circuit diagram of an example of a sampling circuit 4 in FIG.
【図５】図４の保持回路１６の二例の回路図である。5A and 5B are circuit diagrams of two examples of a holding circuit 16 in FIG.
【図６】図４のカウンタ，一致回路およびモジュロレジ
スタ一例の回路図である。6 is a circuit diagram of an example of a counter, a matching circuit, and a modulo register shown in FIG. 4;
【図７】本発明の第２の実施例のブロック図である。FIG. 7 is a block diagram of a second embodiment of the present invention.
【図８】従来のクロック出力回路のブロック図である。FIG. 8 is a block diagram of a conventional clock output circuit.
【図９】図９の発振回路３２の一例の回路図である。9 is a circuit diagram of an example of an oscillator circuit 32 of FIG.
【図１０】図９の従来例の各部におけるタイミング波形
図である。FIG. 10 is a timing waveform chart in each part of the conventional example of FIG.
【図１１】図９の従来例で外来ノイズのある時の各部の
タイミング波形図である。FIG. 11 is a timing waveform chart of each part when there is external noise in the conventional example of FIG.
２，３２ 発振回路 ３ サンプリングクロック発生回路 ４ サンプリング回路 ５ クロック選択回路 ６ ＣＰＵ ７ オートリセット回路 ８，１８ バッファ ９ 水晶発振子 １１，１２ インバータ １３ カウンタ １４ 一致回路 １５ モジュロレジスタ １６ 保持回路 １７ サンプリングクロック制御回路 １９，１９ａ，ｂ フリップフロップ ２１，２４ レジスタ ２２ ＥＸ−ＯＲ回路 ２３ ＡＮＤ回路 ２５ オプションスイッチ ３３ システムクロック発生回路 ３４ リセット遅延回路 ３５ システムリセット発生回路 ａ 発振クロック ｂ サンプリングクロック ｃ クロック供給許可信号 ｄ ＣＰＵクロック ｅ オートリセット信号 ｆ 発振出力 ｇ 一致信号 ｈ クロックストップ信号 ｉ リセット遅延信号 ｊ システムリセット信号 2, 32 Oscillation circuit 3 Sampling clock generation circuit 4 Sampling circuit 5 Clock selection circuit 6 CPU 7 Auto reset circuit 8, 18 Buffer 9 Crystal oscillator 11, 12 Inverter 13 Counter 14 Matching circuit 15 Modulo register 16 Holding circuit 17 Sampling clock control Circuits 19, 19a, b Flip-flops 21, 24 Registers 22 EX-OR circuits 23 AND circuits 25 Option switches 33 System clock generation circuits 34 Reset delay circuits 35 System reset generation circuits a Oscillation clocks b Sampling clocks c Clock supply permission signals d CPU Clock e Auto reset signal f Oscillation output g Match signal h Clock stop signal i Reset delay signal j System reset signal
Claims (6)
の第１のクロックを出力するサンプリングクロック発生
回路と、前記ＣＰＵのクロック周波数を第２のクロック
として固定振動子により発振させ出力する発振回路と、
電源電圧の立ち上りを検出してオートリセット信号を出
力するオートリセット回路と、前記オートリセット信号
により初期化された後前記第１のクロックにより前記第
２のクロック周期を計測しこ計数値が予め設定した計数
値に等価な計測値となるとクロック供給許可信号を出力
するサンプリング回路と、前記クロック供給許可信号が
有効な時前記第２のクロックを前記ＣＰＵクロックとし
て出力するクロック選択回路とを備えることを特徴とす
るクロック出力回路。1. A sampling clock generation circuit for outputting a first clock having a frequency higher than the clock frequency of the CPU, and an oscillation circuit for oscillating and outputting the clock frequency of the CPU as a second clock by a fixed oscillator.
An auto-reset circuit that detects the rising of the power supply voltage and outputs an auto-reset signal, and measures the second clock cycle by the first clock after being initialized by the auto-reset signal, and sets a count value in advance. A sampling circuit that outputs a clock supply permission signal when the measured value is equivalent to the counted value, and a clock selection circuit that outputs the second clock as the CPU clock when the clock supply permission signal is valid. Characteristic clock output circuit.
ク振動子からなる請求項１記載のクロック出力回路。2. The clock output circuit according to claim 1, wherein the solid oscillator is a crystal oscillator or a ceramic oscillator.
振器または複数のインバータを用いたリングオシレータ
からなる請求項１記載のクロック出力回路。3. The clock output circuit according to claim 1, wherein the sampling clock generation circuit comprises a CR oscillator or a ring oscillator using a plurality of inverters.
ク供給許可信号が出力された後には第１のクロックの出
力を停止する請求項１記載のクロック出力回路。4. The clock output circuit according to claim 1, wherein the sampling clock generation circuit stops the output of the first clock after the clock supply permission signal is output.
号が第２のクロック周期を計測した計数値が予め設定し
た計数値の複数倍の計測値となった時に出力される請求
項１記載のクロック出力回路。5. The clock output circuit according to claim 1, wherein the sampling circuit outputs the clock supply permission signal when the count value obtained by measuring the second clock cycle is a multiple of a preset count value. .
令によりその動作を停止し前記ＣＰＵのクロックストッ
プ命令解除によりその動作を再起動し、オートリセット
回路も前記クロックストップ命令解除により再起動する
請求項１記載のクロック出力回路。6. The oscillation circuit stops its operation in response to a CPU clock stop command, restarts its operation in response to the CPU's clock stop command cancellation, and the auto reset circuit also restarts in response to the clock stop command cancellation. The described clock output circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6322672A JP2716386B2 (en) | 1994-12-26 | 1994-12-26 | Clock output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP6322672A JP2716386B2 (en) | 1994-12-26 | 1994-12-26 | Clock output circuit |
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|---|---|
| JPH08179849A true JPH08179849A (en) | 1996-07-12 |
| JP2716386B2 JP2716386B2 (en) | 1998-02-18 |
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ID=18146325
Family Applications (1)
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|---|---|---|---|
| JP6322672A Expired - Lifetime JP2716386B2 (en) | 1994-12-26 | 1994-12-26 | Clock output circuit |
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| Country | Link |
|---|---|
| JP (1) | JP2716386B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001120735A (en) * | 1999-10-27 | 2001-05-08 | Toyomaru Industry Co Ltd | Pachinko machine |
| JP2009151600A (en) * | 2007-12-21 | 2009-07-09 | Oki Semiconductor Co Ltd | Clock signal generator |
| JP2010268105A (en) * | 2009-05-13 | 2010-11-25 | Renesas Electronics Corp | Microcomputer |
-
1994
- 1994-12-26 JP JP6322672A patent/JP2716386B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001120735A (en) * | 1999-10-27 | 2001-05-08 | Toyomaru Industry Co Ltd | Pachinko machine |
| JP2009151600A (en) * | 2007-12-21 | 2009-07-09 | Oki Semiconductor Co Ltd | Clock signal generator |
| JP2010268105A (en) * | 2009-05-13 | 2010-11-25 | Renesas Electronics Corp | Microcomputer |
| DE102010019630A1 (en) | 2009-05-13 | 2010-12-09 | Nec Electronics Corp., Kawasaki | microcomputer |
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|---|---|
| JP2716386B2 (en) | 1998-02-18 |
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