JPH08179360A - アクティブマトリックスパネル - Google Patents
アクティブマトリックスパネルInfo
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- JPH08179360A JPH08179360A JP31685694A JP31685694A JPH08179360A JP H08179360 A JPH08179360 A JP H08179360A JP 31685694 A JP31685694 A JP 31685694A JP 31685694 A JP31685694 A JP 31685694A JP H08179360 A JPH08179360 A JP H08179360A
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- Japan
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- gate
- electrode
- short
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Abstract
(57)【要約】
【目的】静電気等による画素部の絶縁破壊や特性変化を
防ぐための保護素子を構成する全ての保護TFTのゲー
ト電極の表面を陽極酸化し、これら保護TFTに充分な
絶縁耐圧をもたせる。 【構成】ゲート配線4と、キャパシタ配線6と、データ
配線5をショートライン7に接続するための中継電極8
と、ショートリング9の一部の配線部9a,9bとを、
基板1上に前記ショートライン7につないで形成し、保
護TFT11,12のゲート電極31を、前記ゲート配
線4とキャパシタ配線6と中継電極8とショートリング
9のうちの基板上に形成された配線部9a,9bとのい
ずれかに一体に形成することにより、ショートライン7
を給電路とする陽極酸化処理によって、全ての保護TF
T11,12のゲート電極31の表面を酸化させた。
防ぐための保護素子を構成する全ての保護TFTのゲー
ト電極の表面を陽極酸化し、これら保護TFTに充分な
絶縁耐圧をもたせる。 【構成】ゲート配線4と、キャパシタ配線6と、データ
配線5をショートライン7に接続するための中継電極8
と、ショートリング9の一部の配線部9a,9bとを、
基板1上に前記ショートライン7につないで形成し、保
護TFT11,12のゲート電極31を、前記ゲート配
線4とキャパシタ配線6と中継電極8とショートリング
9のうちの基板上に形成された配線部9a,9bとのい
ずれかに一体に形成することにより、ショートライン7
を給電路とする陽極酸化処理によって、全ての保護TF
T11,12のゲート電極31の表面を酸化させた。
Description
【0001】
【産業上の利用分野】この発明は、アクティブマトリッ
クス液晶表示素子に用いるアクティブマトリックスパネ
ルに関するものである。
クス液晶表示素子に用いるアクティブマトリックスパネ
ルに関するものである。
【0002】
【従来の技術】従来、アクティブマトリックス液晶表示
素子に用いるアクティブマトリックスパネルは、次のよ
うな構成となっている。なお、一般に液晶表示素子は、
複数個の液晶表示素子を一括して組立てる製法で製造さ
れており、この製法で液晶表示素子を製造する場合に用
いられるアクティブマトリックスパネルは、液晶表示素
子複数個分のパネルを採取できる大きさとされている。
素子に用いるアクティブマトリックスパネルは、次のよ
うな構成となっている。なお、一般に液晶表示素子は、
複数個の液晶表示素子を一括して組立てる製法で製造さ
れており、この製法で液晶表示素子を製造する場合に用
いられるアクティブマトリックスパネルは、液晶表示素
子複数個分のパネルを採取できる大きさとされている。
【0003】図6は上記製法で製造される液晶表示素子
に用いられている従来のアクティブマトリックスパネル
の等価回路的平面図であり、図7は、前記アクティブマ
トリックスパネルの各配線および電極のうち、基板上に
形成されているものを実線で示し、基板上に設けた絶縁
膜の上に形成されているものを破線で示した図、図8
は、前記各配線および電極のうち、前記絶縁膜の上に形
成されているものを実線で示し、基板上に形成されてい
るものを破線で示した図である。
に用いられている従来のアクティブマトリックスパネル
の等価回路的平面図であり、図7は、前記アクティブマ
トリックスパネルの各配線および電極のうち、基板上に
形成されているものを実線で示し、基板上に設けた絶縁
膜の上に形成されているものを破線で示した図、図8
は、前記各配線および電極のうち、前記絶縁膜の上に形
成されているものを実線で示し、基板上に形成されてい
るものを破線で示した図である。
【0004】このアクティブマトリックスパネルは、ガ
ラス等からなる透明基板1の上に、マトリックス状に配
列した複数の透明な画素電極2と、これら画素電極2に
それぞれ接続された薄膜トランジスタからなる複数のア
クティブ素子(以下、TFTと記す)3と、各画素電極
行ごとに配線されて各行のTFT3にゲート信号を供給
する複数のゲート配線4と、各画素電極列ごとに配線さ
れて各列のTFT3にデータ信号を供給する複数のデー
タ配線5と、各画素電極行ごとに配線されて各画素電極
2との間に補償容量(ストレージキャパシタ)Cs を形
成する複数のキャパシタ配線6とを設けて構成されてい
る。
ラス等からなる透明基板1の上に、マトリックス状に配
列した複数の透明な画素電極2と、これら画素電極2に
それぞれ接続された薄膜トランジスタからなる複数のア
クティブ素子(以下、TFTと記す)3と、各画素電極
行ごとに配線されて各行のTFT3にゲート信号を供給
する複数のゲート配線4と、各画素電極列ごとに配線さ
れて各列のTFT3にデータ信号を供給する複数のデー
タ配線5と、各画素電極行ごとに配線されて各画素電極
2との間に補償容量(ストレージキャパシタ)Cs を形
成する複数のキャパシタ配線6とを設けて構成されてい
る。
【0005】上記基板1は、液晶表示素子複数個分のア
クティブマトリックスパネルを採取できる大きさの大型
基板であり、各液晶表示素子のアクティブマトリックス
パネルとなる部分は、液晶表示素子の大きさに対応する
領域(以下、素子領域という)1Aと、この素子領域1
Aの周囲に確保された余剰部1Bとからなっており、上
記画素電極2とTFT3およびゲート,データ配線4,
5とキャパシタ配線6は前記素子領域1Aに設けられて
いる。
クティブマトリックスパネルを採取できる大きさの大型
基板であり、各液晶表示素子のアクティブマトリックス
パネルとなる部分は、液晶表示素子の大きさに対応する
領域(以下、素子領域という)1Aと、この素子領域1
Aの周囲に確保された余剰部1Bとからなっており、上
記画素電極2とTFT3およびゲート,データ配線4,
5とキャパシタ配線6は前記素子領域1Aに設けられて
いる。
【0006】図9は上記アクティブマトリックスパネル
の1つの画素部の具体的な構成を示す平面図、図10は
図9の X−X 線に沿う拡大断面図である。この図9およ
び図10に示すように、上記ゲート配線4とキャパシタ
配線6は基板1上に配線されており、TFT3は、基板
1上に上記ゲート配線4と一体に形成されたゲート電極
31と、このゲート電極31を覆うSi N(窒化シリコ
ン)等からなるゲート絶縁膜32と、このゲート絶縁膜
32の上に前記ゲート電極31に対向させて形成された
a−Si (アモルファスシリコン)からなるi型半導体
膜33と、このi型半導体膜33の上に不純物をドープ
したa−Si からなるn型半導体膜34を介して形成さ
れたソース電極35およびドレイン電極36とで構成さ
れている。なお、37は、前記i型半導体膜33のチャ
ンネル領域の上に設けられたSi N等からなるチャンネ
ル保護膜である。
の1つの画素部の具体的な構成を示す平面図、図10は
図9の X−X 線に沿う拡大断面図である。この図9およ
び図10に示すように、上記ゲート配線4とキャパシタ
配線6は基板1上に配線されており、TFT3は、基板
1上に上記ゲート配線4と一体に形成されたゲート電極
31と、このゲート電極31を覆うSi N(窒化シリコ
ン)等からなるゲート絶縁膜32と、このゲート絶縁膜
32の上に前記ゲート電極31に対向させて形成された
a−Si (アモルファスシリコン)からなるi型半導体
膜33と、このi型半導体膜33の上に不純物をドープ
したa−Si からなるn型半導体膜34を介して形成さ
れたソース電極35およびドレイン電極36とで構成さ
れている。なお、37は、前記i型半導体膜33のチャ
ンネル領域の上に設けられたSi N等からなるチャンネ
ル保護膜である。
【0007】なお、上記ゲート絶縁膜32は、ゲート配
線4とキャパシタ配線6を覆って基板1のほぼ全面に形
成されており、ゲート配線4の端子部4a(図6参照)
は、前記ゲート絶縁膜32に開口を形成することによっ
て露出されている。
線4とキャパシタ配線6を覆って基板1のほぼ全面に形
成されており、ゲート配線4の端子部4a(図6参照)
は、前記ゲート絶縁膜32に開口を形成することによっ
て露出されている。
【0008】そして、画素電極2は上記ゲート絶縁膜3
2の上に設けられており、この画素電極2は、その一側
縁の端部をTFT3のソース電極35の上に重ねて形成
することによって前記ソース電極35に接続されてい
る。
2の上に設けられており、この画素電極2は、その一側
縁の端部をTFT3のソース電極35の上に重ねて形成
することによって前記ソース電極35に接続されてい
る。
【0009】また、データ配線5は上記ゲート絶縁膜3
2の上に配線されており、このデータ配線5は、TFT
3のドレイン電極36の上に重ねて形成されて前記ドレ
イン電極36に接続されている。
2の上に配線されており、このデータ配線5は、TFT
3のドレイン電極36の上に重ねて形成されて前記ドレ
イン電極36に接続されている。
【0010】なお、35aは、上記ソース電極35の上
に形成された、データ配線5と同じ金属膜からなる上部
電極であり、この上部電極35aは、画素電極2とソー
ス電極35との電気的な接続を確実にするために、前記
金属膜をソース電極35の上にも残してエッチングする
ことによって形成されたものである。
に形成された、データ配線5と同じ金属膜からなる上部
電極であり、この上部電極35aは、画素電極2とソー
ス電極35との電気的な接続を確実にするために、前記
金属膜をソース電極35の上にも残してエッチングする
ことによって形成されたものである。
【0011】一方、上記キャパシタ配線6は、画素電極
2の縁部にその下方から対向しており、上記補償容量C
s は、キャパシタ配線6と画素電極2およびその間のゲ
ート絶縁膜とで形成されている。なお、各キャパシタ配
線6は、その一端において図6に示すように共通接続さ
れており、その共通接続部には、基準電位に接続される
端子部6aが形成されている。
2の縁部にその下方から対向しており、上記補償容量C
s は、キャパシタ配線6と画素電極2およびその間のゲ
ート絶縁膜とで形成されている。なお、各キャパシタ配
線6は、その一端において図6に示すように共通接続さ
れており、その共通接続部には、基準電位に接続される
端子部6aが形成されている。
【0012】また、上記基板1の余剰部1Bは、最終的
(アクティブマトリックスパネルと対向パネルとを接合
して液晶表示素子を組立てた後)に除去される部分であ
り、この余剰部1Bは、図に二点鎖線で示した、素子領
域1Aの輪郭に沿う分断線kに沿って分断除去される。
(アクティブマトリックスパネルと対向パネルとを接合
して液晶表示素子を組立てた後)に除去される部分であ
り、この余剰部1Bは、図に二点鎖線で示した、素子領
域1Aの輪郭に沿う分断線kに沿って分断除去される。
【0013】ところで、上記アクティブマトリックスパ
ネルの上にはポリイミド等からなる配向膜(図示せず)
が形成され、この配向膜にはその膜面を一方向にラビン
グする配向処理が施されるが、その場合、配向膜のラビ
ング時に発生する静電気によって、TFT3に絶縁破壊
が発生したり、TFT3の電圧−電流特性が変化してし
まったりすることがある。
ネルの上にはポリイミド等からなる配向膜(図示せず)
が形成され、この配向膜にはその膜面を一方向にラビン
グする配向処理が施されるが、その場合、配向膜のラビ
ング時に発生する静電気によって、TFT3に絶縁破壊
が発生したり、TFT3の電圧−電流特性が変化してし
まったりすることがある。
【0014】このため、上記アクティブマトリックスパ
ネルでは、複数のゲート配線4およびデータ配線5を基
板1の余剰部1Bにおいて短絡させておくことにより、
静電気等によるTFT3の絶縁破壊や特性変化を防止し
ている。
ネルでは、複数のゲート配線4およびデータ配線5を基
板1の余剰部1Bにおいて短絡させておくことにより、
静電気等によるTFT3の絶縁破壊や特性変化を防止し
ている。
【0015】すなわち、基板1の余剰部1Bには、図6
に示したように、全てのゲート配線4およびデータ配線
5を短絡させるためのショートライン7が形成されてお
り、各ゲート配線4と各データ配線5は前記ショートラ
イン7に接続されている。なお、このショートライン7
は、基板1上に素子領域1Aの全周を囲んで格子状に形
成されており、その縦横のライン部の両端はそれぞれ基
板1の外周縁部まで延長されている。
に示したように、全てのゲート配線4およびデータ配線
5を短絡させるためのショートライン7が形成されてお
り、各ゲート配線4と各データ配線5は前記ショートラ
イン7に接続されている。なお、このショートライン7
は、基板1上に素子領域1Aの全周を囲んで格子状に形
成されており、その縦横のライン部の両端はそれぞれ基
板1の外周縁部まで延長されている。
【0016】上記ショートライン7は、図7のように、
基板1上に形成されており、各ゲート配線4は、その端
子部4aから上記余剰部1Bに延長させた配線部を介し
てショートライン7の縦ライン部につながっている。
基板1上に形成されており、各ゲート配線4は、その端
子部4aから上記余剰部1Bに延長させた配線部を介し
てショートライン7の縦ライン部につながっている。
【0017】また、基板1の素子領域1Aの上には、図
7のように、各データ配線5の端子部5aを形成する箇
所にそれぞれ対応させて、各データ配線5をショートラ
イン7に接続するための中継電極8が、前記ショートラ
イン7の横ライン部と一体に形成されている。なお、こ
の中継電極8は、上記ゲート絶縁膜32に開口を設ける
ことによって露出されている。
7のように、各データ配線5の端子部5aを形成する箇
所にそれぞれ対応させて、各データ配線5をショートラ
イン7に接続するための中継電極8が、前記ショートラ
イン7の横ライン部と一体に形成されている。なお、こ
の中継電極8は、上記ゲート絶縁膜32に開口を設ける
ことによって露出されている。
【0018】そして、各データ配線5は、その端子部5
aを上記中継電極8の上に重ねて形成することにより、
前記中継電極8を介してショートライン7に接続されて
いる。
aを上記中継電極8の上に重ねて形成することにより、
前記中継電極8を介してショートライン7に接続されて
いる。
【0019】このように、全てのゲート配線4およびデ
ータ配線5を、基板1の余剰部1Bにおいてショートラ
イン7を介して短絡させておけば、これら配線4,5の
電位が同じになるため、静電気等によるTFT3の絶縁
破壊や特性変化を防ぐことができる。
ータ配線5を、基板1の余剰部1Bにおいてショートラ
イン7を介して短絡させておけば、これら配線4,5の
電位が同じになるため、静電気等によるTFT3の絶縁
破壊や特性変化を防ぐことができる。
【0020】しかし、上記基板1の余剰部1Bは、液晶
表示素子を組立てた後に除去されるため、その後の液晶
表示素子の製造工程中や、製造した液晶表示素子を電子
機器に実装する際に、静電気等の高電圧を帯びた物体が
液晶表示素子に触れたり近接したりすると、その電圧に
よってTFT3が絶縁破壊したり特性変化を生じたりす
ることがある。
表示素子を組立てた後に除去されるため、その後の液晶
表示素子の製造工程中や、製造した液晶表示素子を電子
機器に実装する際に、静電気等の高電圧を帯びた物体が
液晶表示素子に触れたり近接したりすると、その電圧に
よってTFT3が絶縁破壊したり特性変化を生じたりす
ることがある。
【0021】そこで、上記アクティブマトリックスパネ
ルでは、上記余剰部1Bを除去した後(ショートライン
7が切り離された後)も、静電気等によるTFT3の絶
縁破壊や特性変化を防ぐことができるようにするため、
基板1の余剰部分断箇所(分断線k)より内側の部分
(素子領域1A内)に、画素電極2およびTFT3の配
列領域を囲んで静電気対策用のショートリング9を形成
し、ゲート配線4およびデータ配線5を、保護素子10
a,10bを介して前記ショートリング9に接続してい
る。
ルでは、上記余剰部1Bを除去した後(ショートライン
7が切り離された後)も、静電気等によるTFT3の絶
縁破壊や特性変化を防ぐことができるようにするため、
基板1の余剰部分断箇所(分断線k)より内側の部分
(素子領域1A内)に、画素電極2およびTFT3の配
列領域を囲んで静電気対策用のショートリング9を形成
し、ゲート配線4およびデータ配線5を、保護素子10
a,10bを介して前記ショートリング9に接続してい
る。
【0022】上記ショートリング9は、図7および図8
に示すように、基板1上にゲート配線4と平行に配線さ
れた2本の横配線部9aと、ゲート絶縁膜32の上にデ
ータ配線5と平行に配線された2本の縦配線部9bとか
らなっており、これら横配線部9aと縦配線部9bの端
部を、前記ゲート絶縁膜32に設けたコンタクト孔(図
示せず)において接続して構成されている。
に示すように、基板1上にゲート配線4と平行に配線さ
れた2本の横配線部9aと、ゲート絶縁膜32の上にデ
ータ配線5と平行に配線された2本の縦配線部9bとか
らなっており、これら横配線部9aと縦配線部9bの端
部を、前記ゲート絶縁膜32に設けたコンタクト孔(図
示せず)において接続して構成されている。
【0023】図11はゲート配線4をショートリング9
に接続する保護素子10aの断面図、図12はデータ配
線5をショートリング9に接続する保護素子10bの断
面図であり、これら保護素子10a,10bは、それぞ
れ、2つの保護薄膜トランジスタ(以下、保護TFTと
記す)11,12で構成されている。
に接続する保護素子10aの断面図、図12はデータ配
線5をショートリング9に接続する保護素子10bの断
面図であり、これら保護素子10a,10bは、それぞ
れ、2つの保護薄膜トランジスタ(以下、保護TFTと
記す)11,12で構成されている。
【0024】なお、この保護素子10a,10bを構成
する保護TFT11,12は、図9および図10に示し
た画素部のTFT3と基本的に同じ構造のものであるか
ら、その構成の説明は図に同符号を付して省略する。
する保護TFT11,12は、図9および図10に示し
た画素部のTFT3と基本的に同じ構造のものであるか
ら、その構成の説明は図に同符号を付して省略する。
【0025】ゲート配線4をショートリング9に接続す
る保護素子10aを構成する保護TFT11,12は、
図6および図11に示すように、ゲート配線4をはさん
でその端子部4a側の両側に配置されており、この保護
素子10aは、2つの保護TFT11,12のゲート電
極31をそれぞれその保護TFTのソース電極35に電
気的に接続するとともに、一方の保護TFT11のソー
ス電極35をゲート配線4に、ドレイン電極36をショ
ートリング9に接続し、他方の保護TFT12のソース
電極35をショートリング9に、ドレイン電極36をゲ
ート配線4に接続して構成されている。
る保護素子10aを構成する保護TFT11,12は、
図6および図11に示すように、ゲート配線4をはさん
でその端子部4a側の両側に配置されており、この保護
素子10aは、2つの保護TFT11,12のゲート電
極31をそれぞれその保護TFTのソース電極35に電
気的に接続するとともに、一方の保護TFT11のソー
ス電極35をゲート配線4に、ドレイン電極36をショ
ートリング9に接続し、他方の保護TFT12のソース
電極35をショートリング9に、ドレイン電極36をゲ
ート配線4に接続して構成されている。
【0026】上記保護TFT11,12のゲート配線4
に接続される電極、つまり一方の保護TFT11のソー
ス電極35と、他方の保護TFT12のドレイン電極3
6は、共通のゲート配線接続膜38を介してゲート絶縁
膜32に設けたコンタクト孔39においてゲート配線4
に接続されており、また、一方の保護TFT11のドレ
イン電極36と他方の保護TFT12のソース電極35
は、ショートリング9の縦配線部9bに、この縦配線部
9bに一体に形成したショートリング接続膜40,41
を介して接続されている。なお、前記ゲート配線接続膜
38とショートリング9の縦配線部9bおよびショート
リング接続膜40,41は、データ配線5と同じ金属膜
で形成されている。
に接続される電極、つまり一方の保護TFT11のソー
ス電極35と、他方の保護TFT12のドレイン電極3
6は、共通のゲート配線接続膜38を介してゲート絶縁
膜32に設けたコンタクト孔39においてゲート配線4
に接続されており、また、一方の保護TFT11のドレ
イン電極36と他方の保護TFT12のソース電極35
は、ショートリング9の縦配線部9bに、この縦配線部
9bに一体に形成したショートリング接続膜40,41
を介して接続されている。なお、前記ゲート配線接続膜
38とショートリング9の縦配線部9bおよびショート
リング接続膜40,41は、データ配線5と同じ金属膜
で形成されている。
【0027】そして、一方の保護TFT11のゲート電
極31は、ゲート配線4に一体に形成されて、このゲー
ト配線4と上記ゲート配線接続膜38を介してこの保護
TFT11のソース電極35に電気的に接続されてお
り、他方の保護TFT12のゲート電極31は、ショー
トリング9の縦配線部9bをゲート絶縁膜32に設けた
コンタクト孔(図示せず)において前記ゲート電極31
から導出したリード部に接続することにより、ショート
リング9と上記ショートリング接続膜41を介してこの
保護TFT12のソース電極35に電気的に接続されて
いる。
極31は、ゲート配線4に一体に形成されて、このゲー
ト配線4と上記ゲート配線接続膜38を介してこの保護
TFT11のソース電極35に電気的に接続されてお
り、他方の保護TFT12のゲート電極31は、ショー
トリング9の縦配線部9bをゲート絶縁膜32に設けた
コンタクト孔(図示せず)において前記ゲート電極31
から導出したリード部に接続することにより、ショート
リング9と上記ショートリング接続膜41を介してこの
保護TFT12のソース電極35に電気的に接続されて
いる。
【0028】また、データ配線5をショートリング9に
接続する保護素子10bを構成する保護TFT11,1
2は、図6および図12に示すように、データ配線5を
はさんでその端子部5a側の両側に配置されており、こ
の保護素子10bは、2つの保護TFT11,12のゲ
ート電極31をそれぞれその保護TFTのソース電極3
5に電気的に接続するとともに、一方の保護TFT11
のソース電極35をデータ配線5に、ドレイン電極36
をショートリング9に接続し、他方の保護TFT12の
ソース電極35をショートリング9に、ドレイン電極3
6をデータ配線5に接続して構成されている。
接続する保護素子10bを構成する保護TFT11,1
2は、図6および図12に示すように、データ配線5を
はさんでその端子部5a側の両側に配置されており、こ
の保護素子10bは、2つの保護TFT11,12のゲ
ート電極31をそれぞれその保護TFTのソース電極3
5に電気的に接続するとともに、一方の保護TFT11
のソース電極35をデータ配線5に、ドレイン電極36
をショートリング9に接続し、他方の保護TFT12の
ソース電極35をショートリング9に、ドレイン電極3
6をデータ配線5に接続して構成されている。
【0029】上記保護TFT11,12のデータ配線5
に接続される電極、つまり一方の保護TFT11のソー
ス電極35と、他方の保護TFT12のドレイン電極3
6は、データ配線5に一体に形成されたデータ配線接続
膜42を介して前記データ配線5に接続されており、ま
た、一方の保護TFT11のドレイン電極36と他方の
保護TFT12のソース電極35は、データ配線5と同
じ金属膜からなるショートリング接続膜43,44を介
してショートリング9の横配線部9aに接続されてい
る。なお、ショートリング9の横配線部9aは基板1上
に配線されているため、前記ショートリング接続膜4
3,44は、ゲート絶縁膜32に設けたコンタクト孔
(図示せず)において前記横配線部9aに接続されてい
る。
に接続される電極、つまり一方の保護TFT11のソー
ス電極35と、他方の保護TFT12のドレイン電極3
6は、データ配線5に一体に形成されたデータ配線接続
膜42を介して前記データ配線5に接続されており、ま
た、一方の保護TFT11のドレイン電極36と他方の
保護TFT12のソース電極35は、データ配線5と同
じ金属膜からなるショートリング接続膜43,44を介
してショートリング9の横配線部9aに接続されてい
る。なお、ショートリング9の横配線部9aは基板1上
に配線されているため、前記ショートリング接続膜4
3,44は、ゲート絶縁膜32に設けたコンタクト孔
(図示せず)において前記横配線部9aに接続されてい
る。
【0030】また、一方の保護TFT11のゲート電極
31は、この保護TFT11のソース電極35を接続し
たデータ配線5の下方に延長させて形成されており、こ
の一方の保護TFT11のゲート電極31は、前記デー
タ配線5をゲート絶縁膜32に設けたコンタクト孔45
において前記ゲート電極31の延長部に接続することに
より、データ配線5を介してこの保護TFT11のソー
ス電極35に電気的に接続されている。
31は、この保護TFT11のソース電極35を接続し
たデータ配線5の下方に延長させて形成されており、こ
の一方の保護TFT11のゲート電極31は、前記デー
タ配線5をゲート絶縁膜32に設けたコンタクト孔45
において前記ゲート電極31の延長部に接続することに
より、データ配線5を介してこの保護TFT11のソー
ス電極35に電気的に接続されている。
【0031】また、他方の保護TFT12のゲート電極
31は、ショートリング9の横配線部9aに一体に形成
されて、ショートリング9を介してこの保護TFT12
のソース電極35に電気的に接続されている。
31は、ショートリング9の横配線部9aに一体に形成
されて、ショートリング9を介してこの保護TFT12
のソース電極35に電気的に接続されている。
【0032】上記保護素子10a,10bは、ゲート配
線4またはデータ配線5に静電気等の高電圧が加わった
ときに、2つの保護TFT11,12の一方がオン状態
となってゲート配線4とデータ配線5とをショートリン
グ9を介して導通させるものであり、例えば、ゲート配
線4に高電圧が加わると、ゲート配線4側の保護素子1
0aの一方の保護TFT11がオン状態となってゲート
配線4とショートリング9とが導通するとともに、ゲー
ト配線4からショートリング9に加わる電圧によりデー
タ配線5側の保護素子10aの他方の保護TFT12が
オン状態となってデータ配線5とショートリング9とが
導通し、ゲート配線4とデータ配線5との電位が同じに
なって、静電気等による画素部のTFT3の絶縁破壊や
特性変化が防止される。
線4またはデータ配線5に静電気等の高電圧が加わった
ときに、2つの保護TFT11,12の一方がオン状態
となってゲート配線4とデータ配線5とをショートリン
グ9を介して導通させるものであり、例えば、ゲート配
線4に高電圧が加わると、ゲート配線4側の保護素子1
0aの一方の保護TFT11がオン状態となってゲート
配線4とショートリング9とが導通するとともに、ゲー
ト配線4からショートリング9に加わる電圧によりデー
タ配線5側の保護素子10aの他方の保護TFT12が
オン状態となってデータ配線5とショートリング9とが
導通し、ゲート配線4とデータ配線5との電位が同じに
なって、静電気等による画素部のTFT3の絶縁破壊や
特性変化が防止される。
【0033】なお、液晶表示素子は、各ゲート配線4に
順次ゲート信号を供給し、それに同期させて各データ配
線5にデータ信号を供給して表示駆動されるが、上記保
護素子10a,10bは、両保護TFT11,12のゲ
ート電極31をそれぞれその保護TFTのソース電極3
5に接続したものであるため、これら保護TFT11,
12はゲート信号およびデータ信号の電圧程度ではオン
せず、したがって、ゲート配線4およびデータ配線5が
前記保護素子10a,10bを介してショートリング9
に接続されていても、液晶表示素子の表示駆動に影響を
及ぼすことはない。
順次ゲート信号を供給し、それに同期させて各データ配
線5にデータ信号を供給して表示駆動されるが、上記保
護素子10a,10bは、両保護TFT11,12のゲ
ート電極31をそれぞれその保護TFTのソース電極3
5に接続したものであるため、これら保護TFT11,
12はゲート信号およびデータ信号の電圧程度ではオン
せず、したがって、ゲート配線4およびデータ配線5が
前記保護素子10a,10bを介してショートリング9
に接続されていても、液晶表示素子の表示駆動に影響を
及ぼすことはない。
【0034】上記アクティブマトリックスパネルは、次
のような製造方法によって製造されている。まず、基板
1上にAl (アルミニウム)系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、図7に実線で
示した、ゲート配線4および画素部のTFT3のゲート
電極31、キャパシタ配線6、ショートライン7、デー
タ配線5をショートライン7に接続するための中継電極
8、ショートリング9の横配線部9a、保護TFT1
1,12のゲート電極31を同時に形成する。
のような製造方法によって製造されている。まず、基板
1上にAl (アルミニウム)系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、図7に実線で
示した、ゲート配線4および画素部のTFT3のゲート
電極31、キャパシタ配線6、ショートライン7、デー
タ配線5をショートライン7に接続するための中継電極
8、ショートリング9の横配線部9a、保護TFT1
1,12のゲート電極31を同時に形成する。
【0035】次に、上記ゲート配線4および画素部のT
FT3のゲート電極31を陽極酸化処理し、その表面に
酸化膜を生成させる。図10において、aは、前記陽極
酸化処理により生成された酸化膜であり、この酸化膜a
は、その上のゲート絶縁膜32の絶縁耐圧を補うために
形成されている。
FT3のゲート電極31を陽極酸化処理し、その表面に
酸化膜を生成させる。図10において、aは、前記陽極
酸化処理により生成された酸化膜であり、この酸化膜a
は、その上のゲート絶縁膜32の絶縁耐圧を補うために
形成されている。
【0036】上記陽極酸化処理は、基板1を電解液中に
浸漬してその上の被酸化膜(ゲート配線4および画素部
のTFT3のゲート電極31)を電解液中において陰極
と対向させ、その状態で前記被酸化膜に対向電極の電位
に対して正の電圧を印加することによって行なわれてい
る。
浸漬してその上の被酸化膜(ゲート配線4および画素部
のTFT3のゲート電極31)を電解液中において陰極
と対向させ、その状態で前記被酸化膜に対向電極の電位
に対して正の電圧を印加することによって行なわれてい
る。
【0037】この陽極酸化処理における前記被酸化膜へ
の電圧の印加は、ショートライン7を給電路として行な
われており、ショートライン7に電圧を供給すると、こ
のショートライン7から各ゲート配線4および各画素部
のTFT3のゲート電極31に電圧が供給され、これら
被酸化膜が電解液中で化成反応を起してその表面を陽極
酸化される。
の電圧の印加は、ショートライン7を給電路として行な
われており、ショートライン7に電圧を供給すると、こ
のショートライン7から各ゲート配線4および各画素部
のTFT3のゲート電極31に電圧が供給され、これら
被酸化膜が電解液中で化成反応を起してその表面を陽極
酸化される。
【0038】この場合、上記保護素子10a,10bの
うち、ゲート配線4側の保護素子10aの一方の保護T
FT11のゲート電極31はゲート配線4に一体に形成
されているため、この保護TFT11のゲート電極31
も同時に陽極酸化され、その表面にも酸化膜a(図11
参照)が生成する。
うち、ゲート配線4側の保護素子10aの一方の保護T
FT11のゲート電極31はゲート配線4に一体に形成
されているため、この保護TFT11のゲート電極31
も同時に陽極酸化され、その表面にも酸化膜a(図11
参照)が生成する。
【0039】また、各キャパシタ配線6の共通接続部
は、その端部がショートライン7につながるパターンに
形成されており、したがって、各キャパシタ配線6の表
面も、上記陽極酸化処理によって同時に陽極酸化され
る。
は、その端部がショートライン7につながるパターンに
形成されており、したがって、各キャパシタ配線6の表
面も、上記陽極酸化処理によって同時に陽極酸化され
る。
【0040】なお、上記ショートライン7には、データ
配線5をショートライン7に接続するための中継電極8
もつながっているが、この中継電極8をレジストで覆っ
ておけば、その表面を陽極酸化させてしまうことはない
し、また、上記ゲート配線4の端子部4aおよびキャパ
シタ配線6の端子部6aをレジストで覆っておけば、こ
れら端子部4a,6aの表面を陽極酸化させてしまうこ
とはない。
配線5をショートライン7に接続するための中継電極8
もつながっているが、この中継電極8をレジストで覆っ
ておけば、その表面を陽極酸化させてしまうことはない
し、また、上記ゲート配線4の端子部4aおよびキャパ
シタ配線6の端子部6aをレジストで覆っておけば、こ
れら端子部4a,6aの表面を陽極酸化させてしまうこ
とはない。
【0041】上記陽極酸化処理を行なった後は、基板1
上に、ゲート絶縁膜32、i型半導体膜33、チャンネ
ル保護膜37を順次成膜し、前記チャンネル保護膜37
を、画素部のTFT3および各保護TFT11,12の
i型半導体膜33のチャンネル領域を覆う形状にパター
ニングする。
上に、ゲート絶縁膜32、i型半導体膜33、チャンネ
ル保護膜37を順次成膜し、前記チャンネル保護膜37
を、画素部のTFT3および各保護TFT11,12の
i型半導体膜33のチャンネル領域を覆う形状にパター
ニングする。
【0042】次に、n型半導体膜34を成膜し、その上
にCr (クロム)等からなる金属膜を成膜した後、この
金属膜をパターニングして画素部のTFT3および各保
護TFT11,12のソース電極35およびドレイン電
極36を形成し、次いで前記n型半導体膜34をソー
ス,ドレイン電極35,36と同じ形状にパターニング
して、画素部のTFT3および保護TFT10a,10
bを完成する。
にCr (クロム)等からなる金属膜を成膜した後、この
金属膜をパターニングして画素部のTFT3および各保
護TFT11,12のソース電極35およびドレイン電
極36を形成し、次いで前記n型半導体膜34をソー
ス,ドレイン電極35,36と同じ形状にパターニング
して、画素部のTFT3および保護TFT10a,10
bを完成する。
【0043】次に、ITO等からなる透明導電膜を成膜
し、この透明導電膜をパターニングして各画素電極2を
形成し、その後、上記ゲート絶縁膜32に、ゲート配線
4およびキャパシタ配線6の端子部4a,6aと中継電
極8を露出させる開口と、上述した各コンタクト孔3
9,45を形成する。
し、この透明導電膜をパターニングして各画素電極2を
形成し、その後、上記ゲート絶縁膜32に、ゲート配線
4およびキャパシタ配線6の端子部4a,6aと中継電
極8を露出させる開口と、上述した各コンタクト孔3
9,45を形成する。
【0044】この後は、Al 系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、データ配線
5、各保護素子10a,10bのゲート配線接続膜3
8、ショートリング接続膜40,41,43,44、デ
ータ配線接続膜42を形成し、アクティブマトリックス
パネルを完成する。
成膜し、この金属膜をパターニングして、データ配線
5、各保護素子10a,10bのゲート配線接続膜3
8、ショートリング接続膜40,41,43,44、デ
ータ配線接続膜42を形成し、アクティブマトリックス
パネルを完成する。
【0045】
【発明が解決しようとする課題】しかし、上記従来のア
クティブマトリックスパネルは、その製造過程におい
て、ゲート配線4および画素部のTFT3のゲート電極
31と、ゲート配線4側の保護素子10aの一方の保護
TFT11のゲート電極31の表面は陽極酸化できる
が、前記ゲート配線4側の保護素子10aの他方の保護
TFT12のゲート電極31および、データ配線5側の
保護素子10bの両保護TFT11,12のゲート電極
31は陽極酸化できないという問題をもっていた。
クティブマトリックスパネルは、その製造過程におい
て、ゲート配線4および画素部のTFT3のゲート電極
31と、ゲート配線4側の保護素子10aの一方の保護
TFT11のゲート電極31の表面は陽極酸化できる
が、前記ゲート配線4側の保護素子10aの他方の保護
TFT12のゲート電極31および、データ配線5側の
保護素子10bの両保護TFT11,12のゲート電極
31は陽極酸化できないという問題をもっていた。
【0046】これは、ゲート配線4側の保護素子10a
の他方の保護TFT12のゲート電極31およびデータ
配線5側の保護素子10bの両保護TFT11,12の
ゲート電極31が、図7に実線で示したように個々に独
立して形成されているため、これらゲート電極31に
は、陽極酸化処理のための電圧を供給することができな
いからである。
の他方の保護TFT12のゲート電極31およびデータ
配線5側の保護素子10bの両保護TFT11,12の
ゲート電極31が、図7に実線で示したように個々に独
立して形成されているため、これらゲート電極31に
は、陽極酸化処理のための電圧を供給することができな
いからである。
【0047】このため、上記従来のアクティブマトリッ
クスパネルは、ゲート配線4側の保護素子10aの他方
の保護TFT12およびデータ配線5側の保護素子10
bの両保護TFT11,12に充分な絶縁耐圧をもたせ
ることができなかった。
クスパネルは、ゲート配線4側の保護素子10aの他方
の保護TFT12およびデータ配線5側の保護素子10
bの両保護TFT11,12に充分な絶縁耐圧をもたせ
ることができなかった。
【0048】この発明は、静電気等による画素部のTF
Tの絶縁破壊や特性変化を防ぐための保護素子を構成す
る全ての保護TFTのゲート電極の表面を陽極酸化し
て、これら保護TFTに充分な絶縁耐圧をもたせた、信
頼性の高いアクティブマトリックスパネルを提供するこ
とを目的としたものである。
Tの絶縁破壊や特性変化を防ぐための保護素子を構成す
る全ての保護TFTのゲート電極の表面を陽極酸化し
て、これら保護TFTに充分な絶縁耐圧をもたせた、信
頼性の高いアクティブマトリックスパネルを提供するこ
とを目的としたものである。
【0049】
【課題を解決するための手段】この発明のアクティブマ
トリックスパネルは、液晶表示素子の大きさに対応する
素子領域の周囲に前記液晶表示素子の組立て後に除去さ
れる余剰部を有する基板の前記素子領域に、複数の画素
電極と、これら各画素電極にそれぞれ接続された複数の
TFTと、前記TFTにゲート信号を供給するゲート配
線と、前記TFTにデータ信号を供給するデータ配線
と、前記画素電極との間に補償容量を形成するキャパシ
タ配線とが設けられるとともに、前記ゲート配線および
データ配線がそれぞれ、前記画素電極およびアクティブ
TFTの配列領域を囲んで形成したショートリングに、
ゲート電極とソース電極とが電気的に接続された2つの
保護TFTからなる保護素子を介して接続されており、
前記保護素子は、一方の保護TFTのソース電極をゲー
ト配線またはデータ配線に、ドレイン電極をショートリ
ングに接続し、他方の保護TFTのソース電極をショー
トリングに、ドレイン電極をゲート配線またはデータ配
線に接続して構成されており、かつ、前記基板の余剰部
の上には複数のゲート配線、データ配線およびキャパシ
タ配線を短絡させるためのショートラインが形成され、
前記基板の素子領域の上には前記データ配線を前記ショ
ートラインに接続するための中継電極が形成され、前記
画素電極に接続されたTFTのゲート電極および前記保
護素子を構成する2つの保護TFTのゲート電極は、前
記ゲート電極と前記キャパシタ配線と前記ショートリン
グと前記中継電極とのいずれかに一体に形成されて、前
記ショートラインを給電路とする陽極酸化処理により電
極表面を酸化されていることを特徴とするものである。
トリックスパネルは、液晶表示素子の大きさに対応する
素子領域の周囲に前記液晶表示素子の組立て後に除去さ
れる余剰部を有する基板の前記素子領域に、複数の画素
電極と、これら各画素電極にそれぞれ接続された複数の
TFTと、前記TFTにゲート信号を供給するゲート配
線と、前記TFTにデータ信号を供給するデータ配線
と、前記画素電極との間に補償容量を形成するキャパシ
タ配線とが設けられるとともに、前記ゲート配線および
データ配線がそれぞれ、前記画素電極およびアクティブ
TFTの配列領域を囲んで形成したショートリングに、
ゲート電極とソース電極とが電気的に接続された2つの
保護TFTからなる保護素子を介して接続されており、
前記保護素子は、一方の保護TFTのソース電極をゲー
ト配線またはデータ配線に、ドレイン電極をショートリ
ングに接続し、他方の保護TFTのソース電極をショー
トリングに、ドレイン電極をゲート配線またはデータ配
線に接続して構成されており、かつ、前記基板の余剰部
の上には複数のゲート配線、データ配線およびキャパシ
タ配線を短絡させるためのショートラインが形成され、
前記基板の素子領域の上には前記データ配線を前記ショ
ートラインに接続するための中継電極が形成され、前記
画素電極に接続されたTFTのゲート電極および前記保
護素子を構成する2つの保護TFTのゲート電極は、前
記ゲート電極と前記キャパシタ配線と前記ショートリン
グと前記中継電極とのいずれかに一体に形成されて、前
記ショートラインを給電路とする陽極酸化処理により電
極表面を酸化されていることを特徴とするものである。
【0050】
【作用】すなわち、この発明のアクティブマトリックス
パネルは、ゲート配線と、キャパシタ配線と、データ配
線をショートラインに接続するための中継電極と、ショ
ートリングの一部とを、前記ショートラインにつないで
形成し、保護素子を構成する2つの保護TFTのゲート
電極を、前記ゲート配線とキャパシタ配線と中継電極と
ショートリングとのいずれかに電気的に接続して形成す
ることにより、前記ショートラインを給電路とする陽極
酸化処理によって前記保護TFTのゲート電極の表面を
酸化させたものであり、このアクティブマトリックスパ
ネルによれば、保護素子を構成する全ての保護TFTの
ゲート電極の表面を陽極酸化しているため、これら保護
TFTに充分な絶縁耐圧をもたせることができる。
パネルは、ゲート配線と、キャパシタ配線と、データ配
線をショートラインに接続するための中継電極と、ショ
ートリングの一部とを、前記ショートラインにつないで
形成し、保護素子を構成する2つの保護TFTのゲート
電極を、前記ゲート配線とキャパシタ配線と中継電極と
ショートリングとのいずれかに電気的に接続して形成す
ることにより、前記ショートラインを給電路とする陽極
酸化処理によって前記保護TFTのゲート電極の表面を
酸化させたものであり、このアクティブマトリックスパ
ネルによれば、保護素子を構成する全ての保護TFTの
ゲート電極の表面を陽極酸化しているため、これら保護
TFTに充分な絶縁耐圧をもたせることができる。
【0051】
【実施例】以下、この発明の一実施例を図1〜図5を参
照して説明する。図1はこの実施例のアクティブマトリ
ックスパネルの等価回路的平面図であり、図2は、前記
アクティブマトリックスパネルの各配線および電極のう
ち、基板上に形成されているものを実線で示し、基板上
に設けた絶縁膜の上に形成されているものを破線で示し
た図、図3は、前記各配線および電極のうち、前記絶縁
膜の上に形成されているものを実線で示し、基板上に形
成されているものを破線で示した図である。
照して説明する。図1はこの実施例のアクティブマトリ
ックスパネルの等価回路的平面図であり、図2は、前記
アクティブマトリックスパネルの各配線および電極のう
ち、基板上に形成されているものを実線で示し、基板上
に設けた絶縁膜の上に形成されているものを破線で示し
た図、図3は、前記各配線および電極のうち、前記絶縁
膜の上に形成されているものを実線で示し、基板上に形
成されているものを破線で示した図である。
【0052】なお、図1〜図3において、図6〜図8に
示した従来のアクティブマトリックスパネルに設けられ
ているものと対応するものには同符号を付し、従来のも
のと同じものについてはその詳細な説明を省略する。
示した従来のアクティブマトリックスパネルに設けられ
ているものと対応するものには同符号を付し、従来のも
のと同じものについてはその詳細な説明を省略する。
【0053】この実施例のアクティブマトリックスパネ
ルは、基本的には従来のアクティブマトリックスパネル
と同様に、液晶表示素子の大きさに対応する素子領域1
Aの周囲に前記液晶表示素子の組立て後に除去される余
剰部1Bを有する基板1の素子領域1Aに、複数の画素
電極2と、これら各画素電極2にそれぞれ接続された複
数のTFT3と、前記TFT3にゲート信号を供給する
ゲート配線4と、前記TFT3にデータ信号を供給する
データ配線5と、前記画素電極2との間に補償容量Cs
を形成するキャパシタ配線6とを設け、前記余剰部1B
には全てのデータ配線4およびデータ配線5を短絡させ
るためのショートライン7を設けるとともに、前記素子
領域1Aに、画素電極2およびTFT3の配列領域を囲
んでショートリング9を設けて、ゲート配線4およびデ
ータ配線5をそれぞれ保護素子10a,10bを介して
前記ショートリング9に接続した構成となっている。
ルは、基本的には従来のアクティブマトリックスパネル
と同様に、液晶表示素子の大きさに対応する素子領域1
Aの周囲に前記液晶表示素子の組立て後に除去される余
剰部1Bを有する基板1の素子領域1Aに、複数の画素
電極2と、これら各画素電極2にそれぞれ接続された複
数のTFT3と、前記TFT3にゲート信号を供給する
ゲート配線4と、前記TFT3にデータ信号を供給する
データ配線5と、前記画素電極2との間に補償容量Cs
を形成するキャパシタ配線6とを設け、前記余剰部1B
には全てのデータ配線4およびデータ配線5を短絡させ
るためのショートライン7を設けるとともに、前記素子
領域1Aに、画素電極2およびTFT3の配列領域を囲
んでショートリング9を設けて、ゲート配線4およびデ
ータ配線5をそれぞれ保護素子10a,10bを介して
前記ショートリング9に接続した構成となっている。
【0054】上記ゲート配線4とキャパシタ配線6とシ
ョートライン7、および、データ配線5をショートライ
ン7に接続するための中継電極8は、いずれも基板1上
に形成されており、各ゲート配線4はその一端、つまり
端子部4aを形成した端部において、前記ショートライ
ン7に一体につながっている。
ョートライン7、および、データ配線5をショートライ
ン7に接続するための中継電極8は、いずれも基板1上
に形成されており、各ゲート配線4はその一端、つまり
端子部4aを形成した端部において、前記ショートライ
ン7に一体につながっている。
【0055】また、各キャパシタ配線6は、前記ゲート
配線4の端子部形成端とは反対側の端部を共通接続され
て、この共通接続された端部においてショートライン7
に一体につながっており、上記中継電極8は、ショート
ライン7の横ライン部に一体に形成されている。
配線4の端子部形成端とは反対側の端部を共通接続され
て、この共通接続された端部においてショートライン7
に一体につながっており、上記中継電極8は、ショート
ライン7の横ライン部に一体に形成されている。
【0056】一方、上記ショートリング9は、ゲート配
線4と平行に配線された2本の横配線部9aと、ゲート
絶縁膜32の上にデータ配線5と平行に配線された2本
の縦配線部9bとからなっており、これら配線部9a,
9bのうち、ゲート配線4の端子部形成端と交差する縦
配線部(図1において左側の縦配線部)9b以外の三方
の配線部(2本の横配線部9aと右側の縦配線部9b)
は基板1上に一体につないで形成され、ゲート配線4の
端子部形成端と交差する縦配線部(以下、左側縦配線部
という)9bはゲート絶縁膜32の上に形成されてい
る。なお、この左側縦配線部9bの両端は、前記ゲート
絶縁膜32に設けたコンタクト孔(図示せず)において
前記横配線部9aの端部に接続されている。
線4と平行に配線された2本の横配線部9aと、ゲート
絶縁膜32の上にデータ配線5と平行に配線された2本
の縦配線部9bとからなっており、これら配線部9a,
9bのうち、ゲート配線4の端子部形成端と交差する縦
配線部(図1において左側の縦配線部)9b以外の三方
の配線部(2本の横配線部9aと右側の縦配線部9b)
は基板1上に一体につないで形成され、ゲート配線4の
端子部形成端と交差する縦配線部(以下、左側縦配線部
という)9bはゲート絶縁膜32の上に形成されてい
る。なお、この左側縦配線部9bの両端は、前記ゲート
絶縁膜32に設けたコンタクト孔(図示せず)において
前記横配線部9aの端部に接続されている。
【0057】そして、上記ショートリング9の基板1上
に形成された三方の配線部、つまり2本の横配線部9a
と右側の縦配線部(以下、右側縦配線部という)9b
は、上記各キャパシタ配線6の共通接続配線に一体につ
ながっており、前記キャパシタ配線6の共通接続配線を
介して上記ショートライン7につながっている。なお、
この実施例では、ショートリング9の右側縦配線部9b
の一部を、キャパシタ配線6の共通接続配線で兼用して
いる。
に形成された三方の配線部、つまり2本の横配線部9a
と右側の縦配線部(以下、右側縦配線部という)9b
は、上記各キャパシタ配線6の共通接続配線に一体につ
ながっており、前記キャパシタ配線6の共通接続配線を
介して上記ショートライン7につながっている。なお、
この実施例では、ショートリング9の右側縦配線部9b
の一部を、キャパシタ配線6の共通接続配線で兼用して
いる。
【0058】次に、上記保護素子10a,10bについ
て説明すると、図4はゲート配線4をショートリング9
に接続する保護素子10aの断面図、図5はデータ配線
5をショートリング9に接続する保護素子10bの断面
図であり、これら保護素子10a,10bは、それぞ
れ、従来のアクティブマトリックスパネルに設けられて
いる保護素子と同様に、2つの保護TFT11,12で
構成されている。
て説明すると、図4はゲート配線4をショートリング9
に接続する保護素子10aの断面図、図5はデータ配線
5をショートリング9に接続する保護素子10bの断面
図であり、これら保護素子10a,10bは、それぞ
れ、従来のアクティブマトリックスパネルに設けられて
いる保護素子と同様に、2つの保護TFT11,12で
構成されている。
【0059】なお、これら保護素子10a,10bを構
成する保護TFT11,12は、図9および図10に示
した画素部のTFT3と基本的に同じ構造のものであ
り、基板1上に形成されたゲート電極31と、このゲー
ト電極31を覆うゲート絶縁膜32と、このゲート絶縁
膜32の上に前記ゲート電極31に対向させて形成され
たi型半導体膜33と、このi型半導体膜33のチャン
ネル領域の上に設けられたチャンネル保護膜37と、前
記i型半導体膜33の上にn型半導体膜34を介して形
成されたソース電極35およびドレイン電極36とで構
成されている。
成する保護TFT11,12は、図9および図10に示
した画素部のTFT3と基本的に同じ構造のものであ
り、基板1上に形成されたゲート電極31と、このゲー
ト電極31を覆うゲート絶縁膜32と、このゲート絶縁
膜32の上に前記ゲート電極31に対向させて形成され
たi型半導体膜33と、このi型半導体膜33のチャン
ネル領域の上に設けられたチャンネル保護膜37と、前
記i型半導体膜33の上にn型半導体膜34を介して形
成されたソース電極35およびドレイン電極36とで構
成されている。
【0060】ゲート配線4をショートリング9に接続す
る保護素子10aを構成する保護TFT11,12は、
図1および図4に示すように、ゲート配線4をはさんで
その端子部4a側の両側に配置されており、この保護素
子10aは、2つの保護TFT11,12のゲート電極
31をそれぞれその保護TFTのソース電極35に電気
的に接続するとともに、一方の保護TFT11のソース
電極35をゲート配線4に、ドレイン電極36をショー
トリング9に接続し、他方の保護TFT12のソース電
極35をショートリング9に、ドレイン電極36をゲー
ト配線4に接続して構成されている。
る保護素子10aを構成する保護TFT11,12は、
図1および図4に示すように、ゲート配線4をはさんで
その端子部4a側の両側に配置されており、この保護素
子10aは、2つの保護TFT11,12のゲート電極
31をそれぞれその保護TFTのソース電極35に電気
的に接続するとともに、一方の保護TFT11のソース
電極35をゲート配線4に、ドレイン電極36をショー
トリング9に接続し、他方の保護TFT12のソース電
極35をショートリング9に、ドレイン電極36をゲー
ト配線4に接続して構成されている。
【0061】上記保護TFT11,12のゲート配線4
に接続される電極、つまり一方の保護TFT11のソー
ス電極35と、他方の保護TFT12のドレイン電極3
6は、共通のゲート配線接続膜38を介してゲート絶縁
膜32に設けたコンタクト孔39においてゲート配線4
に接続されており、また、一方の保護TFT11のドレ
イン電極36と他方の保護TFT12のソース電極35
は、ショートリング9の縦配線部9bに、この縦配線部
9bに一体に形成したショートリング接続膜40,41
を介して接続されている。なお、前記ゲート配線接続膜
38とショートリング9の縦配線部9bおよびショート
リング接続膜40,41は、データ配線5と同じ金属膜
で形成されている。
に接続される電極、つまり一方の保護TFT11のソー
ス電極35と、他方の保護TFT12のドレイン電極3
6は、共通のゲート配線接続膜38を介してゲート絶縁
膜32に設けたコンタクト孔39においてゲート配線4
に接続されており、また、一方の保護TFT11のドレ
イン電極36と他方の保護TFT12のソース電極35
は、ショートリング9の縦配線部9bに、この縦配線部
9bに一体に形成したショートリング接続膜40,41
を介して接続されている。なお、前記ゲート配線接続膜
38とショートリング9の縦配線部9bおよびショート
リング接続膜40,41は、データ配線5と同じ金属膜
で形成されている。
【0062】そして、一方の保護TFT11のゲート電
極31は、ゲート配線4に一体に形成されて、このゲー
ト配線4と上記ゲート配線接続膜38を介してこの保護
TFT11のソース電極35に電気的に接続されてい
る。
極31は、ゲート配線4に一体に形成されて、このゲー
ト配線4と上記ゲート配線接続膜38を介してこの保護
TFT11のソース電極35に電気的に接続されてい
る。
【0063】また、他方の保護TFT12のゲート電極
31は、図2のように、キャパシタ配線6から前記他方
の保護TFT12の形成部に延長させて形成した延長部
に一体に形成されており、このゲート電極31は、ショ
ートリング9の左側縦配線部9bをゲート絶縁膜32に
設けたコンタクト孔(図示せず)においてキャパシタ配
線6の延長部に接続することにより、キャパシタ配線と
ショートリング9と上記ショートリング接続膜41を介
してこの保護TFT12のソース電極35に電気的に接
続されている。
31は、図2のように、キャパシタ配線6から前記他方
の保護TFT12の形成部に延長させて形成した延長部
に一体に形成されており、このゲート電極31は、ショ
ートリング9の左側縦配線部9bをゲート絶縁膜32に
設けたコンタクト孔(図示せず)においてキャパシタ配
線6の延長部に接続することにより、キャパシタ配線と
ショートリング9と上記ショートリング接続膜41を介
してこの保護TFT12のソース電極35に電気的に接
続されている。
【0064】また、データ配線5をショートリング9に
接続する保護素子10bを構成する保護TFT11,1
2は、図1および図5に示すように、データ配線5をは
さんでその端子部5a側の両側に配置されており、この
保護素子10bは、2つの保護TFT11,12のゲー
ト電極31をそれぞれその保護TFTのソース電極35
に電気的に接続するとともに、一方の保護TFT11の
ソース電極35をデータ配線5に、ドレイン電極36を
ショートリング9に接続し、他方の保護TFT12のソ
ース電極35をショートリング9に、ドレイン電極36
をデータ配線5に接続して構成されている。
接続する保護素子10bを構成する保護TFT11,1
2は、図1および図5に示すように、データ配線5をは
さんでその端子部5a側の両側に配置されており、この
保護素子10bは、2つの保護TFT11,12のゲー
ト電極31をそれぞれその保護TFTのソース電極35
に電気的に接続するとともに、一方の保護TFT11の
ソース電極35をデータ配線5に、ドレイン電極36を
ショートリング9に接続し、他方の保護TFT12のソ
ース電極35をショートリング9に、ドレイン電極36
をデータ配線5に接続して構成されている。
【0065】上記保護TFT11,12のデータ配線5
に接続される電極、つまり一方の保護TFT11のソー
ス電極35と、他方の保護TFT12のドレイン電極3
6は、データ配線5に一体に形成されたデータ配線接続
膜42を介して前記データ配線5に接続されており、ま
た、一方の保護TFT11のドレイン電極36と他方の
保護TFT12のソース電極35は、データ配線5と同
じ金属膜からなるショートリング接続膜43,44を介
してショートリング9の横配線部9aに接続されてい
る。なお、ショートリング9の横配線部9aは基板1上
に配線されているため、前記ショートリング接続膜4
3,44は、ゲート絶縁膜32に設けたコンタクト孔
(図示せず)において前記横配線部9aに接続されてい
る。
に接続される電極、つまり一方の保護TFT11のソー
ス電極35と、他方の保護TFT12のドレイン電極3
6は、データ配線5に一体に形成されたデータ配線接続
膜42を介して前記データ配線5に接続されており、ま
た、一方の保護TFT11のドレイン電極36と他方の
保護TFT12のソース電極35は、データ配線5と同
じ金属膜からなるショートリング接続膜43,44を介
してショートリング9の横配線部9aに接続されてい
る。なお、ショートリング9の横配線部9aは基板1上
に配線されているため、前記ショートリング接続膜4
3,44は、ゲート絶縁膜32に設けたコンタクト孔
(図示せず)において前記横配線部9aに接続されてい
る。
【0066】また、一方の保護TFT11のゲート電極
31は、図2のように、データ配線5をショートライン
7に接続するための中継電極8から導出したリード部8
aに一体に形成されており、このゲート電極31は、前
記データ配線5をゲート絶縁膜32に設けたコンタクト
孔45において前記リード部8aに接続することによ
り、中継電極8およびデータ配線5を介して、その保護
TFT11のソース電極35に電気的に接続されてい
る。
31は、図2のように、データ配線5をショートライン
7に接続するための中継電極8から導出したリード部8
aに一体に形成されており、このゲート電極31は、前
記データ配線5をゲート絶縁膜32に設けたコンタクト
孔45において前記リード部8aに接続することによ
り、中継電極8およびデータ配線5を介して、その保護
TFT11のソース電極35に電気的に接続されてい
る。
【0067】また、他方の保護TFT12のゲート電極
31は、ショートリング9の横配線部9aに一体に形成
されており、ショートリング9を介してこの保護TFT
12のソース電極35に電気的に接続されている。
31は、ショートリング9の横配線部9aに一体に形成
されており、ショートリング9を介してこの保護TFT
12のソース電極35に電気的に接続されている。
【0068】そして、各保護素子10a,10bの全て
の保護TFT11,12のゲート電極31は、前記ゲー
ト配線4とキャパシタ配線6とショートリング9と中継
電極8とのいずれかに電気的に接続されており、基板1
の余剰部1Bに形成したショートライン7を給電路とす
る陽極酸化処理により、ゲート配線4および画素部のT
FT3のゲート電極31(図10参照)とキャパシタ配
線6とともに、電極表面を陽極酸化処理されている。
の保護TFT11,12のゲート電極31は、前記ゲー
ト配線4とキャパシタ配線6とショートリング9と中継
電極8とのいずれかに電気的に接続されており、基板1
の余剰部1Bに形成したショートライン7を給電路とす
る陽極酸化処理により、ゲート配線4および画素部のT
FT3のゲート電極31(図10参照)とキャパシタ配
線6とともに、電極表面を陽極酸化処理されている。
【0069】なお、この陽極酸化処理は、中継電極8か
ら導出されて保護TFT11のゲート電極31につなが
っているリード部8aにも施されており、前記ゲート配
線4はその端子部4aと上記ゲート配線接続膜38の接
続部(コンタクト孔39に対応する部分)を除いて陽極
酸化され、中継電極8のリード部8aは、上記デ−タ配
線5の接続部(コンタクト孔45に対応する部分)を除
いて陽極酸化されている。
ら導出されて保護TFT11のゲート電極31につなが
っているリード部8aにも施されており、前記ゲート配
線4はその端子部4aと上記ゲート配線接続膜38の接
続部(コンタクト孔39に対応する部分)を除いて陽極
酸化され、中継電極8のリード部8aは、上記デ−タ配
線5の接続部(コンタクト孔45に対応する部分)を除
いて陽極酸化されている。
【0070】図4および図5において、aは、陽極酸化
処理によって生成された酸化膜であり、この酸化膜aを
生成させた部分は、金属膜の酸化による体積の増加によ
り非酸化部分より若干盛り上がっている。
処理によって生成された酸化膜であり、この酸化膜aを
生成させた部分は、金属膜の酸化による体積の増加によ
り非酸化部分より若干盛り上がっている。
【0071】上記保護素子10a,10bは、従来のア
クティブマトリックスパネルの保護素子と同様に、ゲー
ト配線4またはデータ配線5に静電気等の高電圧が加わ
ったときに、2つの保護TFT11,12の一方がオン
状態となってゲート配線4とデータ配線5とをショート
リング9を介して導通させるものであり、ゲート配線4
およびデータ配線5を前記保護素子10a,10bを介
してショートリング9に接続しておけば、基板1の余剰
部1Bを除去した後(ショートライン7が切り離された
後)の静電気等による画素部のTFT3の絶縁破壊や特
性変化を防ぐことができる。
クティブマトリックスパネルの保護素子と同様に、ゲー
ト配線4またはデータ配線5に静電気等の高電圧が加わ
ったときに、2つの保護TFT11,12の一方がオン
状態となってゲート配線4とデータ配線5とをショート
リング9を介して導通させるものであり、ゲート配線4
およびデータ配線5を前記保護素子10a,10bを介
してショートリング9に接続しておけば、基板1の余剰
部1Bを除去した後(ショートライン7が切り離された
後)の静電気等による画素部のTFT3の絶縁破壊や特
性変化を防ぐことができる。
【0072】上記アクティブマトリックスパネルは、次
のような製造方法で製造する。まず、基板1上にAl 系
合金等からなる金属膜を成膜し、この金属膜をパターニ
ングして、図2に実線で示した、ゲート配線4および画
素部のTFT3のゲート電極31、キャパシタ配線6、
ショートライン7、データ配線5をショートライン7に
接続するための中継電極8およびそのリード部8a、シ
ョートリング9の2本の横配線部9aおよび右側縦配線
部9b、全ての保護素子10a,10bの保護TFT1
1,12のゲート電極31を同時に形成する。
のような製造方法で製造する。まず、基板1上にAl 系
合金等からなる金属膜を成膜し、この金属膜をパターニ
ングして、図2に実線で示した、ゲート配線4および画
素部のTFT3のゲート電極31、キャパシタ配線6、
ショートライン7、データ配線5をショートライン7に
接続するための中継電極8およびそのリード部8a、シ
ョートリング9の2本の横配線部9aおよび右側縦配線
部9b、全ての保護素子10a,10bの保護TFT1
1,12のゲート電極31を同時に形成する。
【0073】この工程において、ゲート配線4とキャパ
シタ配線6およびショートリング9の基板1上に形成す
る配線部9a,9bと中継電極8は、全てショートライ
ン7と一体に形成する。
シタ配線6およびショートリング9の基板1上に形成す
る配線部9a,9bと中継電極8は、全てショートライ
ン7と一体に形成する。
【0074】また、画素部のTFT3のゲート電極31
と、保護素子10aの両保護TFT11,12のゲート
電極31とゲート配線4側の保護素子10aの一方の保
護TFT11のゲート電極31はゲート配線4と一体に
形成し、前記ゲート配線4側の保護素子10aの他方の
保護TFT12のゲート電極31は前記キャパシタ配線
6と一体に形成する。
と、保護素子10aの両保護TFT11,12のゲート
電極31とゲート配線4側の保護素子10aの一方の保
護TFT11のゲート電極31はゲート配線4と一体に
形成し、前記ゲート配線4側の保護素子10aの他方の
保護TFT12のゲート電極31は前記キャパシタ配線
6と一体に形成する。
【0075】さらに、データ配線5側の保護素子10b
の一方の保護TFT11のゲート電極31は上記中継電
極8のリード部8aと一体に形成し、このデータ配線5
側の保護素子10bの他方の保護TFT12のゲート電
極31は上記ショートリング9の横配線部9aと一体に
形成する。
の一方の保護TFT11のゲート電極31は上記中継電
極8のリード部8aと一体に形成し、このデータ配線5
側の保護素子10bの他方の保護TFT12のゲート電
極31は上記ショートリング9の横配線部9aと一体に
形成する。
【0076】次に、ゲート配線4および画素部のTFT
3のゲート電極31と、全ての保護TFT11,12の
ゲート電極31と、中継電極8のリード部8aと、キャ
パシタ配線6とを同時に陽極酸化処理し、これらの表面
に酸化膜aを生成させる。
3のゲート電極31と、全ての保護TFT11,12の
ゲート電極31と、中継電極8のリード部8aと、キャ
パシタ配線6とを同時に陽極酸化処理し、これらの表面
に酸化膜aを生成させる。
【0077】この陽極酸化処理は、ゲート配線4の端子
部4aおよびゲート配線接続膜38の接続部と、中継電
極8およびそのリード部8aのデ−タ配線接続部と、キ
ャパシタ配線6の端子部6aとをレジストでマスクし、
基板1を電解液中に浸漬してその上の被酸化膜(ゲート
配線4、キャパシタ配線6、ショートリング9の横配線
部9aおよび右側縦配線部9b、ゲート電極31等)を
電解液中において陰極と対向させ、ショートライン7を
給電路として、前記被酸化膜に対向電極の電位に対して
正の電圧を印加することによって行なう。
部4aおよびゲート配線接続膜38の接続部と、中継電
極8およびそのリード部8aのデ−タ配線接続部と、キ
ャパシタ配線6の端子部6aとをレジストでマスクし、
基板1を電解液中に浸漬してその上の被酸化膜(ゲート
配線4、キャパシタ配線6、ショートリング9の横配線
部9aおよび右側縦配線部9b、ゲート電極31等)を
電解液中において陰極と対向させ、ショートライン7を
給電路として、前記被酸化膜に対向電極の電位に対して
正の電圧を印加することによって行なう。
【0078】このように、ショートライン7に電圧を供
給すると、このショートライン7につながっているゲー
ト配線4とキャパシタ配線6と中継電極8とショートリ
ング9の横配線部9aおよび右側縦配線部9bとに前記
電圧が供給されるとともに、これらを介して画素部のT
FT3および全ての保護TFT11,12のゲート電極
31に前記電圧が供給され、これらの被酸化膜が電解液
中で化成反応を起してその表面を陽極酸化される。
給すると、このショートライン7につながっているゲー
ト配線4とキャパシタ配線6と中継電極8とショートリ
ング9の横配線部9aおよび右側縦配線部9bとに前記
電圧が供給されるとともに、これらを介して画素部のT
FT3および全ての保護TFT11,12のゲート電極
31に前記電圧が供給され、これらの被酸化膜が電解液
中で化成反応を起してその表面を陽極酸化される。
【0079】上記陽極酸化処理を行なった後は、基板1
上に、ゲート絶縁膜32、i型半導体膜33、チャンネ
ル保護膜37を順次成膜し、前記チャンネル保護膜37
を、画素部のTFT3および各保護TFT11,12の
i型半導体膜33のチャンネル領域を覆う形状にパター
ニングする。
上に、ゲート絶縁膜32、i型半導体膜33、チャンネ
ル保護膜37を順次成膜し、前記チャンネル保護膜37
を、画素部のTFT3および各保護TFT11,12の
i型半導体膜33のチャンネル領域を覆う形状にパター
ニングする。
【0080】次に、n型半導体膜34を成膜し、その上
にCr 等からなる金属膜を成膜した後、この金属膜をパ
ターニングして画素部のTFT3および各保護TFT1
1,12のソース電極35およびドレイン電極36を形
成し、次いで前記n型半導体膜34をソース,ドレイン
電極35,36と同じ形状にパターニングして、画素部
のTFT3および保護TFT10a,10bを完成す
る。
にCr 等からなる金属膜を成膜した後、この金属膜をパ
ターニングして画素部のTFT3および各保護TFT1
1,12のソース電極35およびドレイン電極36を形
成し、次いで前記n型半導体膜34をソース,ドレイン
電極35,36と同じ形状にパターニングして、画素部
のTFT3および保護TFT10a,10bを完成す
る。
【0081】次に、ITO等からなる透明導電膜を成膜
し、この透明導電膜をパターニングして各画素電極2を
形成し、その後、上記ゲート絶縁膜32に、ゲート配線
4およびキャパシタ配線6の端子部4a,6aと中継電
極8を露出させる開口と、上述した各コンタクト孔3
9,45を形成する。
し、この透明導電膜をパターニングして各画素電極2を
形成し、その後、上記ゲート絶縁膜32に、ゲート配線
4およびキャパシタ配線6の端子部4a,6aと中継電
極8を露出させる開口と、上述した各コンタクト孔3
9,45を形成する。
【0082】この後は、Al 系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、データ配線5
と、各保護素子10a,10bのゲート配線接続膜38
およびデータ配線接続膜42を同時に形成し、アクティ
ブマトリックスパネルを完成する。
成膜し、この金属膜をパターニングして、データ配線5
と、各保護素子10a,10bのゲート配線接続膜38
およびデータ配線接続膜42を同時に形成し、アクティ
ブマトリックスパネルを完成する。
【0083】すなわち、上記アクティブマトリックスパ
ネルは、ゲート配線4と、キャパシタ配線6と、データ
配線5をショートライン7に接続するための中継電極8
と、ショートリング9のうちのゲート配線4の端子部形
成端と交差する左側配線部9b以外の三方の配線部(2
本の横配線部9aと右側配線部9b)とを、基板1上に
前記ショートライン7につないで形成し、保護素子10
a,10bを構成する2つの保護TFT11,12のゲ
ート電極31を、前記ゲート配線4とキャパシタ配線6
と中継電極8とショートリング9の基板上に形成された
配線部9a,9bとのいずれかに一体に形成することに
より、前記ショートライン7を給電路とする陽極酸化処
理によって、全ての保護TFT11,12のゲート電極
31の表面を酸化させたものである。
ネルは、ゲート配線4と、キャパシタ配線6と、データ
配線5をショートライン7に接続するための中継電極8
と、ショートリング9のうちのゲート配線4の端子部形
成端と交差する左側配線部9b以外の三方の配線部(2
本の横配線部9aと右側配線部9b)とを、基板1上に
前記ショートライン7につないで形成し、保護素子10
a,10bを構成する2つの保護TFT11,12のゲ
ート電極31を、前記ゲート配線4とキャパシタ配線6
と中継電極8とショートリング9の基板上に形成された
配線部9a,9bとのいずれかに一体に形成することに
より、前記ショートライン7を給電路とする陽極酸化処
理によって、全ての保護TFT11,12のゲート電極
31の表面を酸化させたものである。
【0084】このアクティブマトリックスパネルによれ
ば、保護素子10a,10bを構成する全ての保護TF
T11,12のゲート電極31の表面を陽極酸化してい
るため、これら保護TFT11,12に充分な絶縁耐圧
をもたせることができるから、アクティブマトリックス
パネルの信頼性を向上させることができる。
ば、保護素子10a,10bを構成する全ての保護TF
T11,12のゲート電極31の表面を陽極酸化してい
るため、これら保護TFT11,12に充分な絶縁耐圧
をもたせることができるから、アクティブマトリックス
パネルの信頼性を向上させることができる。
【0085】なお、上記実施例では、ショートリング9
のゲート配線4の端子部形成端と交差する縦配線部9b
以外の三方の配線部9a,9bを一体につないで形成
し、この三方の配線部9a,9bをキャパシタ配線6の
共通接続配線を介してショートライン7につないでいる
が、このショートリング9の基板1上に形成する配線部
は、その端部を基板1の余剰部1Bに延長させて直接シ
ョートライン7につないでもよく、その場合は、ショー
トライン7の一部、例えば2本の横配線部9aまたはデ
ータ配線5側の保護素子10bを接続する1本の横配線
部9aだけを基板1上に形成し、他の配線部はゲート絶
縁膜32の上に形成して、コンタクト孔において基板1
上の横配線部9aと接続してもよい。
のゲート配線4の端子部形成端と交差する縦配線部9b
以外の三方の配線部9a,9bを一体につないで形成
し、この三方の配線部9a,9bをキャパシタ配線6の
共通接続配線を介してショートライン7につないでいる
が、このショートリング9の基板1上に形成する配線部
は、その端部を基板1の余剰部1Bに延長させて直接シ
ョートライン7につないでもよく、その場合は、ショー
トライン7の一部、例えば2本の横配線部9aまたはデ
ータ配線5側の保護素子10bを接続する1本の横配線
部9aだけを基板1上に形成し、他の配線部はゲート絶
縁膜32の上に形成して、コンタクト孔において基板1
上の横配線部9aと接続してもよい。
【0086】また、上記実施例では、データ配線5、各
保護素子10a,10bのゲート配線接続膜38および
データ配線接続膜42を、ゲート絶縁膜32の上に形成
しているが、これらは、前記ゲート絶縁膜32の上に層
間絶縁膜を設けてその上に形成し、前記層間絶縁膜にコ
ンタクト孔を設けて画素部のTFT3および保護TFT
11,12のソース,ドレイン電極35,36やデータ
配線5に接続してもよい。
保護素子10a,10bのゲート配線接続膜38および
データ配線接続膜42を、ゲート絶縁膜32の上に形成
しているが、これらは、前記ゲート絶縁膜32の上に層
間絶縁膜を設けてその上に形成し、前記層間絶縁膜にコ
ンタクト孔を設けて画素部のTFT3および保護TFT
11,12のソース,ドレイン電極35,36やデータ
配線5に接続してもよい。
【0087】
【発明の効果】本発明のアクティブマトリックスパネル
は、ゲート配線と、キャパシタ配線と、データ配線をシ
ョートラインに接続するための中継電極と、ショートリ
ングの一部とを、前記ショートラインにつないで形成
し、保護素子を構成する2つの保護TFTのゲート電極
を、前記ゲート配線とキャパシタ配線と中継電極とショ
ートリングとのいずれかに一体に形成することにより、
前記ショートラインを給電路とする陽極酸化処理によっ
て前記保護TFTのゲート電極の表面を酸化させたもの
であり、このアクティブマトリックスパネルによれば、
保護素子を構成する全ての保護TFTのゲート電極の表
面を陽極酸化しているため、これら保護TFTに充分な
絶縁耐圧をもたせることができる。
は、ゲート配線と、キャパシタ配線と、データ配線をシ
ョートラインに接続するための中継電極と、ショートリ
ングの一部とを、前記ショートラインにつないで形成
し、保護素子を構成する2つの保護TFTのゲート電極
を、前記ゲート配線とキャパシタ配線と中継電極とショ
ートリングとのいずれかに一体に形成することにより、
前記ショートラインを給電路とする陽極酸化処理によっ
て前記保護TFTのゲート電極の表面を酸化させたもの
であり、このアクティブマトリックスパネルによれば、
保護素子を構成する全ての保護TFTのゲート電極の表
面を陽極酸化しているため、これら保護TFTに充分な
絶縁耐圧をもたせることができる。
【図1】本発明の一実施例を示すアクティブマトリック
スパネルの等価回路的平面図。
スパネルの等価回路的平面図。
【図2】同アクティブマトリックスパネルの各配線およ
び電極のうち、基板上に形成されているものを実線で示
し、基板上に設けた絶縁膜の上に形成されているものを
破線で示した図。
び電極のうち、基板上に形成されているものを実線で示
し、基板上に設けた絶縁膜の上に形成されているものを
破線で示した図。
【図3】同アクティブマトリックスパネルの各配線およ
び電極のうち、絶縁膜の上に形成されているものを実線
で示し、基板上に形成されているものを破線で示した
図。
び電極のうち、絶縁膜の上に形成されているものを実線
で示し、基板上に形成されているものを破線で示した
図。
【図4】同アクティブマトリックスパネルのゲート配線
をショートリングに接続する保護素子の断面図。
をショートリングに接続する保護素子の断面図。
【図5】同アクティブマトリックスパネルのデータ配線
をショートリングに接続する保護素子の断面図。
をショートリングに接続する保護素子の断面図。
【図6】従来のアクティブマトリックスパネルの等価回
路的平面図。
路的平面図。
【図7】従来のアクティブマトリックスパネルの各配線
および電極のうち、基板上に形成されているものを実線
で示し、基板上に設けた絶縁膜の上に形成されているも
のを破線で示した図。
および電極のうち、基板上に形成されているものを実線
で示し、基板上に設けた絶縁膜の上に形成されているも
のを破線で示した図。
【図8】従来のアクティブマトリックスパネルの各配線
および電極のうち、前記絶縁膜の上に形成されているも
のを実線で示し、基板上に形成されているものを破線で
示した図。
および電極のうち、前記絶縁膜の上に形成されているも
のを実線で示し、基板上に形成されているものを破線で
示した図。
【図9】アクティブマトリックスパネルの1つの画素部
の具体的構成を示す平面図。
の具体的構成を示す平面図。
【図10】図9の X−X 線に沿う拡大断面図。
【図11】従来のアクティブマトリックスパネルにおけ
るゲート配線をショートリングに接続する保護素子の断
面図。
るゲート配線をショートリングに接続する保護素子の断
面図。
【図12】従来のアクティブマトリックスパネルにおけ
るデータ配線をショートリングに接続する保護素子の断
面図。
るデータ配線をショートリングに接続する保護素子の断
面図。
1…基板 1A…素子領域 1B…余剰部 2…画素電極 3…画素部のTFT 4…ゲート配線 5…データ配線 6…キャパシタ配線 7…ショートライン 8…中継電極 10a,10b…保護素子 11,12…保護TFT 31…ゲート電極 a…酸化膜 35…ソース電極 36…ドレイン電極
Claims (1)
- 【請求項1】液晶表示素子の大きさに対応する素子領域
の周囲に前記液晶表示素子の組立て後に除去される余剰
部を有する基板の前記素子領域に、複数の画素電極と、
これら各画素電極にそれぞれ接続された複数の薄膜トラ
ンジスタと、前記薄膜トランジスタにゲート信号を供給
するゲート配線と、前記薄膜トランジスタにデータ信号
を供給するデータ配線と、前記画素電極との間に補償容
量を形成するキャパシタ配線とが設けられるとともに、 前記ゲート配線およびデータ配線がそれぞれ、前記画素
電極およびアクティブ素子の配列領域を囲んで形成した
ショートリングに、ゲート電極とソース電極とが電気的
に接続された2つの保護薄膜トランジスタからなる保護
素子を介して接続されており、 前記保護素子は、一方の保護薄膜トランジスタのソース
電極をゲート配線またはデータ配線に、ドレイン電極を
ショートリングに接続し、他方の保護薄膜トランジスタ
のソース電極をショートリングに、ドレイン電極をゲー
ト配線またはデータ配線に接続して構成されており、 かつ、前記基板の余剰部の上には複数のゲート配線、デ
ータ配線およびキャパシタ配線を短絡させるためのショ
ートラインが形成され、前記基板の素子領域の上には前
記データ配線を前記ショートラインに接続するための中
継電極が形成され、 前記画素電極に接続された薄膜トランジスタのゲート電
極および前記保護素子を構成する2つの保護薄膜トラン
ジスタのゲート電極は、前記ゲート配線と前記キャパシ
タ配線と前記ショートリングと前記中継電極とのいずれ
かに電気的に接続させて形成されて、前記ショートライ
ンを給電路とする陽極酸化処理により電極表面を酸化さ
れていることを特徴とするアクティブマトリックスパネ
ル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31685694A JPH08179360A (ja) | 1994-12-20 | 1994-12-20 | アクティブマトリックスパネル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31685694A JPH08179360A (ja) | 1994-12-20 | 1994-12-20 | アクティブマトリックスパネル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08179360A true JPH08179360A (ja) | 1996-07-12 |
Family
ID=18081679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31685694A Pending JPH08179360A (ja) | 1994-12-20 | 1994-12-20 | アクティブマトリックスパネル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08179360A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7335953B2 (en) | 2002-10-29 | 2008-02-26 | Seiko Epson Corporation | Circuit substrate, electro-optical device, and electronic apparatus |
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-
1994
- 1994-12-20 JP JP31685694A patent/JPH08179360A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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