JPH0817880A - Ｉｃメモリのピン別テスト方法 - Google Patents
Ｉｃメモリのピン別テスト方法Info
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- JPH0817880A JPH0817880A JP6174729A JP17472994A JPH0817880A JP H0817880 A JPH0817880 A JP H0817880A JP 6174729 A JP6174729 A JP 6174729A JP 17472994 A JP17472994 A JP 17472994A JP H0817880 A JPH0817880 A JP H0817880A
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Abstract
(57)【要約】
【目的】 ＩＣメモリの複数のデータＩ／Ｏピンを、所
定のテスト条件により独立かつ同時にテストする。 【構成】 従来のメモリテスタ１０に対して、ＩＣメモ
リの複数のデータＩ／Ｏピンのそれぞれに対する、テス
トデータの書込み、読出しデータの読出し、読出しモデ
ファイ書込み、または各ドライブアンプのオフ状態のテ
スト、などの所定のテスト条件を記憶するアドレスを有
するテスト条件メモリ７を付加し、パターン発生器１に
付加したアドレス指定プログラム［ＰＧ］の実行によ
り、テスト条件メモリ７のアドレスを逐次に指定して、
アドレスに記憶されたテスト条件を読出して各波形フォ
ーマッタ２-1〜２-4に送出し、各データＩ／Ｏピンを、
テスト条件に従って独立かつ同時にテストする。
定のテスト条件により独立かつ同時にテストする。 【構成】 従来のメモリテスタ１０に対して、ＩＣメモ
リの複数のデータＩ／Ｏピンのそれぞれに対する、テス
トデータの書込み、読出しデータの読出し、読出しモデ
ファイ書込み、または各ドライブアンプのオフ状態のテ
スト、などの所定のテスト条件を記憶するアドレスを有
するテスト条件メモリ７を付加し、パターン発生器１に
付加したアドレス指定プログラム［ＰＧ］の実行によ
り、テスト条件メモリ７のアドレスを逐次に指定して、
アドレスに記憶されたテスト条件を読出して各波形フォ
ーマッタ２-1〜２-4に送出し、各データＩ／Ｏピンを、
テスト条件に従って独立かつ同時にテストする。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣメモリの各ピン
を別々にテストする方法に関し、詳しくは、ＩＣメモリ
の複数のデータ入出力ピンに対するテストを、それぞれ
独立に行う方法に関する。
を別々にテストする方法に関し、詳しくは、ＩＣメモリ
の複数のデータ入出力ピンに対するテストを、それぞれ
独立に行う方法に関する。
【０００２】
【従来の技術】ＩＣメモリには各種の形式のものがあ
り、これらはいずれも、アドレス入力ピン（端子）と制
御信号入力ピン、データ入力ピン、およびデータ出力ピ
ンを、それぞれ複数有する。ただし、データに対して入
力と出力を共用するデータ入出力（Ｉ／Ｏ）ピンを有す
るものもある。ＩＣメモリは製造後、メモリテスタによ
りその記憶性能がテストされる。この場合、ＩＣメモリ
が複数のデータＩ／Ｏピンを有する場合は、各Ｉ／Ｏピ
ンの内部回路は同一であるので、テストを効率化するた
めに、これらは一括して同時にテストされている。
り、これらはいずれも、アドレス入力ピン（端子）と制
御信号入力ピン、データ入力ピン、およびデータ出力ピ
ンを、それぞれ複数有する。ただし、データに対して入
力と出力を共用するデータ入出力（Ｉ／Ｏ）ピンを有す
るものもある。ＩＣメモリは製造後、メモリテスタによ
りその記憶性能がテストされる。この場合、ＩＣメモリ
が複数のデータＩ／Ｏピンを有する場合は、各Ｉ／Ｏピ
ンの内部回路は同一であるので、テストを効率化するた
めに、これらは一括して同時にテストされている。
【０００３】図３は、例として４個のＩ／Ｏピンを有す
るＩＣメモリ６を対象とする、メモリテスタ１０の要部
の構成を示す。メモリテスタ１０は、パターン発生器１
と、４個の波形フォーマッタ２-1〜２-4を有する波形生
成部２、オン／オフ切り換え機能を有する４個のドライ
ブアンプ３-1〜３-4よりなるアンプ群３、それぞれ４個
のコンパレータ（ＣＯＭＰ）41-1〜41-4と、レジスタ
（ＲＧ）42-1〜42-4とを有する判定部４、およびフェイ
ルメモリ５とを具備する。パターン発生器１は、テスト
用のパターン信号［ＴＰ］と制御信号［ＣＯＮＴ］、お
よび比較パターン信号［ＤK]とをそれぞれ発生する。各
波形フォーマッタ２-1〜２-4は、入力したパターン信号
［ＴＰ］から、テストに適する波形のテストデータ［Ｄ
i]を生成し、各ドライブアンプ３-1〜３-4は制御信号
［ＣＯＮＹＴ］によりオンまたはオフ状態とされ、オン
状態で各テストデータ［Ｄi]を対応するＩ／Ｏピンに印
加してメモリセルに書込みされる。また、オフ状態とす
ると各ドライブアンプはインピーダンスが大きく（ｈｉ
ｇｈ−Ｚ）なり、各Ｉ／Ｏピンより出力される読出しデ
ータ［ＤR]は、ドライブアンプに流入することなく対応
するコンパレータ41に入力し、これに与えられる比較パ
ターン信号［ＤK]に比較される。両者が一致したとき
は、当該Ｉ／Ｏピンに接続されたメモリセルは良好と判
定され、一致しないときは不良と判定され、不良データ
はレジスタ42に一旦記憶された後、フェイルメモリ５に
集約して記憶され、適時に読出しされてＩＣメモリ６の
良否が評価される。
るＩＣメモリ６を対象とする、メモリテスタ１０の要部
の構成を示す。メモリテスタ１０は、パターン発生器１
と、４個の波形フォーマッタ２-1〜２-4を有する波形生
成部２、オン／オフ切り換え機能を有する４個のドライ
ブアンプ３-1〜３-4よりなるアンプ群３、それぞれ４個
のコンパレータ（ＣＯＭＰ）41-1〜41-4と、レジスタ
（ＲＧ）42-1〜42-4とを有する判定部４、およびフェイ
ルメモリ５とを具備する。パターン発生器１は、テスト
用のパターン信号［ＴＰ］と制御信号［ＣＯＮＴ］、お
よび比較パターン信号［ＤK]とをそれぞれ発生する。各
波形フォーマッタ２-1〜２-4は、入力したパターン信号
［ＴＰ］から、テストに適する波形のテストデータ［Ｄ
i]を生成し、各ドライブアンプ３-1〜３-4は制御信号
［ＣＯＮＹＴ］によりオンまたはオフ状態とされ、オン
状態で各テストデータ［Ｄi]を対応するＩ／Ｏピンに印
加してメモリセルに書込みされる。また、オフ状態とす
ると各ドライブアンプはインピーダンスが大きく（ｈｉ
ｇｈ−Ｚ）なり、各Ｉ／Ｏピンより出力される読出しデ
ータ［ＤR]は、ドライブアンプに流入することなく対応
するコンパレータ41に入力し、これに与えられる比較パ
ターン信号［ＤK]に比較される。両者が一致したとき
は、当該Ｉ／Ｏピンに接続されたメモリセルは良好と判
定され、一致しないときは不良と判定され、不良データ
はレジスタ42に一旦記憶された後、フェイルメモリ５に
集約して記憶され、適時に読出しされてＩＣメモリ６の
良否が評価される。
【０００４】上記の各Ｉ／Ｏピンに対するテストデータ
［Ｄi] の書込みや、その読出しなどのテスト条件には
各種があり、これを図４により説明する。図４は各種の
テスト条件と、そのコード表を示す。まず書込み（Ｗｒ
ｉｔｅ）と読出し（Ｒｅａｄ）は、それぞれＬレベルま
たはＨレベルにより行われ、表中のNo. １〜No. ４はこ
れらに該当する。次に、上記の各ドライブアンプ３-1〜
３-4がオフとなり、それぞれのインピーダンスが大きく
なった状態をテストする（ＨｉＺ）テストがあり、No.
５はこれである。以上のNo. １〜No. ５の各テストはシ
ーケンスの１サイクル中になされるが、１サイクルの前
半で読出し後半で書込みを行う、Ｒｅａｄ−ｍｏｄｉｆ
ｙ−Ｗｒｉｔｅ（ＲＭＷ）とよばれる方式もある。これ
には２種があり、No. ７はＬＷｒｉｔｅ−ＨＲｅａｄ、
No. ８はＨＷｒｉｔｅ−ＬＲｅａｄである。またテスト
の都合上、１サイクル中に動作をなにも行わないダミー
（Ｄｕｍｍｙ）が設けられる。これがNo. ６である。上
記の各種のテスト条件には、表に示すコードが付与され
ている。例えば、No. １のＬレベルのＷｒｉｔｅのコー
ドとしては、ｉ／ｏ（書込みまたは読出し），ＨｉＺ，
ＲＭＷ，ＴＰをすべて "０" とし、またNo. ２のＨレベ
ルのＷｒｉｔｅの場合は、ＴＰのみを "１" とする。以
下同様に、No. ３〜No. ８に対して、ｉ／ｏ，ＨｉＺ，
ＲＭＷ，ＴＰが、それぞれ "０" または "１" とされ
る。このコード表はパターン発生器１のレジスタに記憶
され、所定の順次でこれが読出されて制御信号［ＣＯＮ
Ｔ］が作成され、これが各波形フォーマッタ２-1〜２-4
に送出され、各Ｉ／Ｏピンは一括して同一のテスト条件
に従って同時にテストされている。
［Ｄi] の書込みや、その読出しなどのテスト条件には
各種があり、これを図４により説明する。図４は各種の
テスト条件と、そのコード表を示す。まず書込み（Ｗｒ
ｉｔｅ）と読出し（Ｒｅａｄ）は、それぞれＬレベルま
たはＨレベルにより行われ、表中のNo. １〜No. ４はこ
れらに該当する。次に、上記の各ドライブアンプ３-1〜
３-4がオフとなり、それぞれのインピーダンスが大きく
なった状態をテストする（ＨｉＺ）テストがあり、No.
５はこれである。以上のNo. １〜No. ５の各テストはシ
ーケンスの１サイクル中になされるが、１サイクルの前
半で読出し後半で書込みを行う、Ｒｅａｄ−ｍｏｄｉｆ
ｙ−Ｗｒｉｔｅ（ＲＭＷ）とよばれる方式もある。これ
には２種があり、No. ７はＬＷｒｉｔｅ−ＨＲｅａｄ、
No. ８はＨＷｒｉｔｅ−ＬＲｅａｄである。またテスト
の都合上、１サイクル中に動作をなにも行わないダミー
（Ｄｕｍｍｙ）が設けられる。これがNo. ６である。上
記の各種のテスト条件には、表に示すコードが付与され
ている。例えば、No. １のＬレベルのＷｒｉｔｅのコー
ドとしては、ｉ／ｏ（書込みまたは読出し），ＨｉＺ，
ＲＭＷ，ＴＰをすべて "０" とし、またNo. ２のＨレベ
ルのＷｒｉｔｅの場合は、ＴＰのみを "１" とする。以
下同様に、No. ３〜No. ８に対して、ｉ／ｏ，ＨｉＺ，
ＲＭＷ，ＴＰが、それぞれ "０" または "１" とされ
る。このコード表はパターン発生器１のレジスタに記憶
され、所定の順次でこれが読出されて制御信号［ＣＯＮ
Ｔ］が作成され、これが各波形フォーマッタ２-1〜２-4
に送出され、各Ｉ／Ｏピンは一括して同一のテスト条件
に従って同時にテストされている。
【０００５】
【発明が解決しようとする課題】さて最近においては、
各Ｉ／Ｏピンに対するデータの書込み、読出しなどのア
クセスを、ピン別に独立に行う方式のメモリＩＣが出現
しており、これに対応してメモリテスタにおいても、各
Ｉ／Ｏピンに対するテスト条件を、別々または同一な
ど、任意に設定して独立かつ同時にテストする、ピン別
テスト方法（またはピンマルチ方式とよばれる）が必要
とされている。このようなピンマルチ方式のＩＣテスタ
として、「特開平４−２１８７８５、ＩＣ試験装置」が
公開されている。ただしこのＩＣ試験装置は、ロジック
ＩＣと、これに内蔵されたＩＣメモリに対する、ロジッ
クとメモリの両者のテストを行うもので、回路構成は規
模が大きくて複雑である。これに対して、上記のメモリ
テスタ１０の場合はＩＣメモリ６のみを対象とするの
で、より簡易な方法により、ピン別テストが可能であ
る。この発明は以上に鑑みてなされたもので、所定のテ
スト条件を、各Ｉ／Ｏピンに対して任意に設定して独立
かつ同時にテストできる、簡易なピン別テスト方法を提
供することを目的とする。
各Ｉ／Ｏピンに対するデータの書込み、読出しなどのア
クセスを、ピン別に独立に行う方式のメモリＩＣが出現
しており、これに対応してメモリテスタにおいても、各
Ｉ／Ｏピンに対するテスト条件を、別々または同一な
ど、任意に設定して独立かつ同時にテストする、ピン別
テスト方法（またはピンマルチ方式とよばれる）が必要
とされている。このようなピンマルチ方式のＩＣテスタ
として、「特開平４−２１８７８５、ＩＣ試験装置」が
公開されている。ただしこのＩＣ試験装置は、ロジック
ＩＣと、これに内蔵されたＩＣメモリに対する、ロジッ
クとメモリの両者のテストを行うもので、回路構成は規
模が大きくて複雑である。これに対して、上記のメモリ
テスタ１０の場合はＩＣメモリ６のみを対象とするの
で、より簡易な方法により、ピン別テストが可能であ
る。この発明は以上に鑑みてなされたもので、所定のテ
スト条件を、各Ｉ／Ｏピンに対して任意に設定して独立
かつ同時にテストできる、簡易なピン別テスト方法を提
供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は、ＩＣメモリ
のピン別テスト方法であって、前記のメモリテスタにお
いて、そのパターン発生器と各波形フォーマッタの間
に、テスト条件メモリを付加し、その各アドレスに、Ｉ
Ｃメモリの複数のデータＩ／Ｏピンのそれぞれに対す
る、テストデータの書込み、読出しデータの読出し、読
出しモデファイ書込み、または各ドライブアンプのオフ
状態のテスト、などの所定のテスト条件を記憶する。パ
ターン発生器にアドレス指定ビットを付加し、その実行
により、テスト条件メモリのアドレスを逐次に指定し
て、アドレスに記憶されたテスト条件を読出して各波形
フォーマッタに送出し、各データＩ／Ｏピンに対して、
テスト条件に従ったテストを独立かつ同時に行うもので
ある。
のピン別テスト方法であって、前記のメモリテスタにお
いて、そのパターン発生器と各波形フォーマッタの間
に、テスト条件メモリを付加し、その各アドレスに、Ｉ
Ｃメモリの複数のデータＩ／Ｏピンのそれぞれに対す
る、テストデータの書込み、読出しデータの読出し、読
出しモデファイ書込み、または各ドライブアンプのオフ
状態のテスト、などの所定のテスト条件を記憶する。パ
ターン発生器にアドレス指定ビットを付加し、その実行
により、テスト条件メモリのアドレスを逐次に指定し
て、アドレスに記憶されたテスト条件を読出して各波形
フォーマッタに送出し、各データＩ／Ｏピンに対して、
テスト条件に従ったテストを独立かつ同時に行うもので
ある。
【０００７】
【作用】上記のピン別テスト方法においては、パターン
発生器と各波形フォーマッタの間に付加されたテスト条
件メモリには、その各アドレスに、ＩＣメモリの複数の
Ｉ／Ｏピンのそれぞれに対する、テストデータの書込
み、読出しデータの読出し、読出しモデファイ書込み、
または各ドライブアンプのオフ状態のテスト、などのテ
スト条件のいずれかが記憶される。パターン発生器に付
加したアドレス指定ビットにより、テスト条件メモリの
アドレスが指定され、これに記憶されているテスト条件
が読出されて各波形フォーマッタに送出され、各Ｉ／Ｏ
ピンに対して、テスト条件に従ったテストが独立かつ同
時に行われる。以上により、この発明のピン対応テスト
方法は、メモリテスタの回路を大幅に変更することな
く、単に、テスト条件メモリとアドレス指定ビットとを
付加するのみで簡易に構成できることが利点である。
発生器と各波形フォーマッタの間に付加されたテスト条
件メモリには、その各アドレスに、ＩＣメモリの複数の
Ｉ／Ｏピンのそれぞれに対する、テストデータの書込
み、読出しデータの読出し、読出しモデファイ書込み、
または各ドライブアンプのオフ状態のテスト、などのテ
スト条件のいずれかが記憶される。パターン発生器に付
加したアドレス指定ビットにより、テスト条件メモリの
アドレスが指定され、これに記憶されているテスト条件
が読出されて各波形フォーマッタに送出され、各Ｉ／Ｏ
ピンに対して、テスト条件に従ったテストが独立かつ同
時に行われる。以上により、この発明のピン対応テスト
方法は、メモリテスタの回路を大幅に変更することな
く、単に、テスト条件メモリとアドレス指定ビットとを
付加するのみで簡易に構成できることが利点である。
【０００８】
【実施例】図１および図２はこの発明の一実施例を示
し、図１は、この発明を適用したメモリテスタ１０’の
要部の構成図、図２は、テスト条件メモリ７に設定され
たテスト条件を例示した、テスト条件設定表である。図
１において、メモリテスタ１０’は、前記した図３のメ
モリテスタ１０の、パターン発生器１と各波形フォーマ
ッタ２-1〜２-4の間に付加されたテスト条件メモリ７
と、パターン発生器１に付加されたアドレス指定ビット
［ＰＧ］とにより構成される。テスト条件メモリ７はプ
ログラマブルなＩＣメモリを使用し、そのアドレス（Ａ
ｄｄ）には各Ｉ／Ｏピンに対するテスト条件が、図示し
ないＣＰＵにより設定される。また、アドレス指定ビッ
ト［ＰＧ］は図示しないシーケンスプログラムにより決
定される。図２のテスト条件設定表は、テスト条件メモ
リ７の各アドレス（Ａｄｄ）に設定される、＃１〜＃４
の４個のＩ／Ｏピンのそれぞれのテスト条件を示す。い
まシーケンスのある１サイクルで、例えば、Ｉ／Ｏピン
の＃１と＃２に対してＬレベルの書込み（Ｌ：Ｗ）を行
い、このサイクル中は＃３と＃４には無動作の場合に
は、Ａｄｄの０番地には、＃１と＃２に対して図４に示
した（Ｌ：Ｗ）のコード（０００１）を、＃３と＃４に
対して（Ｄｕｍｍｙ）のコード（１１０１）をそれぞれ
設定する。また２番地の場合は、＃１〜＃２のすべてに
（Ｌ：Ｒ）のコード（１０００）が設定されたことを示
す。以下同様に、Ａｄｄの各番地に、各Ｉ／Ｏピンに対
する、（Ｌ：Ｒ）や、（Ｈ：Ｗ），（Ｈ：Ｒ），（Ｈｉ
Ｚ−Ｒ），（ＲＭＷ）などのテスト条件のいずれかが、
それぞれのコードにより任意に設定される。なお、これ
らのテスト条件の設定は、図示しないＣＰＵによりなさ
れる。
し、図１は、この発明を適用したメモリテスタ１０’の
要部の構成図、図２は、テスト条件メモリ７に設定され
たテスト条件を例示した、テスト条件設定表である。図
１において、メモリテスタ１０’は、前記した図３のメ
モリテスタ１０の、パターン発生器１と各波形フォーマ
ッタ２-1〜２-4の間に付加されたテスト条件メモリ７
と、パターン発生器１に付加されたアドレス指定ビット
［ＰＧ］とにより構成される。テスト条件メモリ７はプ
ログラマブルなＩＣメモリを使用し、そのアドレス（Ａ
ｄｄ）には各Ｉ／Ｏピンに対するテスト条件が、図示し
ないＣＰＵにより設定される。また、アドレス指定ビッ
ト［ＰＧ］は図示しないシーケンスプログラムにより決
定される。図２のテスト条件設定表は、テスト条件メモ
リ７の各アドレス（Ａｄｄ）に設定される、＃１〜＃４
の４個のＩ／Ｏピンのそれぞれのテスト条件を示す。い
まシーケンスのある１サイクルで、例えば、Ｉ／Ｏピン
の＃１と＃２に対してＬレベルの書込み（Ｌ：Ｗ）を行
い、このサイクル中は＃３と＃４には無動作の場合に
は、Ａｄｄの０番地には、＃１と＃２に対して図４に示
した（Ｌ：Ｗ）のコード（０００１）を、＃３と＃４に
対して（Ｄｕｍｍｙ）のコード（１１０１）をそれぞれ
設定する。また２番地の場合は、＃１〜＃２のすべてに
（Ｌ：Ｒ）のコード（１０００）が設定されたことを示
す。以下同様に、Ａｄｄの各番地に、各Ｉ／Ｏピンに対
する、（Ｌ：Ｒ）や、（Ｈ：Ｗ），（Ｈ：Ｒ），（Ｈｉ
Ｚ−Ｒ），（ＲＭＷ）などのテスト条件のいずれかが、
それぞれのコードにより任意に設定される。なお、これ
らのテスト条件の設定は、図示しないＣＰＵによりなさ
れる。
【０００９】以下図１と図２により、メモリテスタ１
０’におけるＩＣメモリ６のテスト方法を説明する。テ
ストの開始により、図示しないシーケンスプログラムは
アドレス指定ビット［ＰＧ］を決定して、テスト条件メ
モリ７のＡｄｄ番地が所定の順序で指定され、これに設
定されている各Ｉ／Ｏピンに対するテスト条件が逐次に
読出されて制御信号［ＣＯＮＴ］が作成される。各制御
信号［ＣＯＮＴ］は、パターン発生器１よりのテストパ
ターン信号［ＴＰ］とともに、各波形フォーマッタ２-1
〜２-4のそれぞれに対して逐次に送出され、各波形フォ
ーマッタ２-1〜２-4に対応するＩ／Ｏピンは、テスト条
件に従って独立かつ同時にテストされる。上記の例でい
えば、０番地のテスト条件を読出した場合は、Ｉ／Ｏピ
ンの＃１と＃２に対してテストデータ［Ｄi]がＬレベル
でそれぞれ書込みされ、このサイクル中は＃３と＃４に
対しては無動作とされる。また２番地より読出した場合
は、各ドライブアンプ３-1〜３-4はオフ状態とされ、４
個のＩ／Ｏピンに対するＬレベルの読出しがなされ、各
読出しデータ［ＤR]は対応するコンパレータ41に入力し
て、パターン発生器１より与えられる比較パターン信号
［ＤK]と比較される。なお上記の実施例においては、Ｉ
／Ｏピンの個数を４個としたが、これに限らず、任意の
複数個のＩ／Ｏピンを有するＩＣメモリに対しても同様
に適用できることはいうまでもない。また、この発明が
対象とするＩＣメモリは、データ入出力共用のＩ／Ｏピ
ンを有するものに限定したが、データ入力ピンと出力ピ
ンを別個に有するＩＣメモリに対しても同様に適用する
ことができる。以上により、ＩＣメモリの複数のＩ／Ｏ
ピン、またはデータ入力ピンと出力ピンは、別々または
同一のテスト条件により、独立かつ同時にテストされ
る。
０’におけるＩＣメモリ６のテスト方法を説明する。テ
ストの開始により、図示しないシーケンスプログラムは
アドレス指定ビット［ＰＧ］を決定して、テスト条件メ
モリ７のＡｄｄ番地が所定の順序で指定され、これに設
定されている各Ｉ／Ｏピンに対するテスト条件が逐次に
読出されて制御信号［ＣＯＮＴ］が作成される。各制御
信号［ＣＯＮＴ］は、パターン発生器１よりのテストパ
ターン信号［ＴＰ］とともに、各波形フォーマッタ２-1
〜２-4のそれぞれに対して逐次に送出され、各波形フォ
ーマッタ２-1〜２-4に対応するＩ／Ｏピンは、テスト条
件に従って独立かつ同時にテストされる。上記の例でい
えば、０番地のテスト条件を読出した場合は、Ｉ／Ｏピ
ンの＃１と＃２に対してテストデータ［Ｄi]がＬレベル
でそれぞれ書込みされ、このサイクル中は＃３と＃４に
対しては無動作とされる。また２番地より読出した場合
は、各ドライブアンプ３-1〜３-4はオフ状態とされ、４
個のＩ／Ｏピンに対するＬレベルの読出しがなされ、各
読出しデータ［ＤR]は対応するコンパレータ41に入力し
て、パターン発生器１より与えられる比較パターン信号
［ＤK]と比較される。なお上記の実施例においては、Ｉ
／Ｏピンの個数を４個としたが、これに限らず、任意の
複数個のＩ／Ｏピンを有するＩＣメモリに対しても同様
に適用できることはいうまでもない。また、この発明が
対象とするＩＣメモリは、データ入出力共用のＩ／Ｏピ
ンを有するものに限定したが、データ入力ピンと出力ピ
ンを別個に有するＩＣメモリに対しても同様に適用する
ことができる。以上により、ＩＣメモリの複数のＩ／Ｏ
ピン、またはデータ入力ピンと出力ピンは、別々または
同一のテスト条件により、独立かつ同時にテストされ
る。
【００１０】
【発明の効果】以上の説明のとおり、この発明によるピ
ン別テスト方法においては、従来のメモリテスタに対し
て、テスト条件メモリとアドレス指定ビットとを付加す
るのみで、ＩＣメモリの複数のＩ／Ｏピンを、別々また
同一などの所定のテスト条件に従って、独立かつ同時に
テストできるもので、ピン別にアクセスする方式のＩＣ
メモリに対して、メモリテスタを簡易に構成できる効果
には大きいものがある。
ン別テスト方法においては、従来のメモリテスタに対し
て、テスト条件メモリとアドレス指定ビットとを付加す
るのみで、ＩＣメモリの複数のＩ／Ｏピンを、別々また
同一などの所定のテスト条件に従って、独立かつ同時に
テストできるもので、ピン別にアクセスする方式のＩＣ
メモリに対して、メモリテスタを簡易に構成できる効果
には大きいものがある。
【図１】図１は、この発明を適用したメモリテスタ１
０’の一実施例における要部の構成図である。
０’の一実施例における要部の構成図である。
【図２】図２は、テスト条件を例示したテスト条件設定
表である。
表である。
【図３】図３は、メモリテスタ１０の要部の構成図であ
る。
る。
【図４】図４は、各種のテスト条件と、そのコード表で
ある。
ある。
１…パターン発生器、２…波形生成部、２-1〜１-4…波
形フォーマッタ、３…アンプ群、３-1〜３-4…ドライブ
アンプ、４…判定部、41-1〜41-4…コンパレータ（ＣＯ
ＭＰ）、42-1〜42-4…レジスタ（ＲＧ）、５…フェイル
メモリ、６…被テストのＩＣメモリ、７…テスト条件メ
モリ、１０…この発明の先行技術となるメモリテスタ、
１０’…この発明を適用したメモリテスタ、［ＴＰ］…
テストパターン信号、［ＣＯＮＴ］…制御信号、［ＤK]
…比較パターン信号、［Ｄi]…テストデータ、［ＤR]…
読出しデータ、Ｉ／Ｏピン…データ入出力共用ピン、
［ＰＧ］…アドレス指定ビット、Ｌ，Ｈ…書込み／読出
しレベル、Ａｄｄ…テスト条件メモリのアドレス。
形フォーマッタ、３…アンプ群、３-1〜３-4…ドライブ
アンプ、４…判定部、41-1〜41-4…コンパレータ（ＣＯ
ＭＰ）、42-1〜42-4…レジスタ（ＲＧ）、５…フェイル
メモリ、６…被テストのＩＣメモリ、７…テスト条件メ
モリ、１０…この発明の先行技術となるメモリテスタ、
１０’…この発明を適用したメモリテスタ、［ＴＰ］…
テストパターン信号、［ＣＯＮＴ］…制御信号、［ＤK]
…比較パターン信号、［Ｄi]…テストデータ、［ＤR]…
読出しデータ、Ｉ／Ｏピン…データ入出力共用ピン、
［ＰＧ］…アドレス指定ビット、Ｌ，Ｈ…書込み／読出
しレベル、Ａｄｄ…テスト条件メモリのアドレス。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１０月３１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】図１は、この発明を適用したメモリテスタ１
０’の一実施例における要部の構成図である。
０’の一実施例における要部の構成図である。
【図２】図２は、テスト条件を例示したテスト条件設定
図表である。
図表である。
【図３】図３は、メモリテスタ１０の要部の構成図であ
る。
る。
【図４】図４は、各種のテスト条件と、そのコード図表
である。
である。
【符号の説明】 １…パターン発生器、２…波形生成部、２−１〜１−４
…波形フォーマッタ、３…アンプ群、３−１〜３−４…
ドライブアンプ、４…判定部、４１−１〜４１−４…コ
ンパレータ（ＣＯＭＰ）、４２−１〜４２−４…レジス
タ（ＲＧ）、５…フェイルメモリ、６…被テストのＩＣ
メモリ、７…テスト条件メモリ、１０…この発明の先行
技術となるメモリテスタ、１０’…この発明を適用した
メモリテスタ、［ＴＰ］…テストパターン信号、［ＣＯ
ＮＴ］…制御信号、［ＤＫ］…比較パターン信号、［Ｄ
ｉ］…テストデータ、［ＤＲ］…読出しデータ、Ｉ／Ｏ
ピン…データ入出力共用ピン、［ＰＧ］…アドレス指定
ビット、Ｌ，Ｈ…書込み／読出しレベル、Ａｄｄ…テス
ト条件メモリのアドレス。
…波形フォーマッタ、３…アンプ群、３−１〜３−４…
ドライブアンプ、４…判定部、４１−１〜４１−４…コ
ンパレータ（ＣＯＭＰ）、４２−１〜４２−４…レジス
タ（ＲＧ）、５…フェイルメモリ、６…被テストのＩＣ
メモリ、７…テスト条件メモリ、１０…この発明の先行
技術となるメモリテスタ、１０’…この発明を適用した
メモリテスタ、［ＴＰ］…テストパターン信号、［ＣＯ
ＮＴ］…制御信号、［ＤＫ］…比較パターン信号、［Ｄ
ｉ］…テストデータ、［ＤＲ］…読出しデータ、Ｉ／Ｏ
ピン…データ入出力共用ピン、［ＰＧ］…アドレス指定
ビット、Ｌ，Ｈ…書込み／読出しレベル、Ａｄｄ…テス
ト条件メモリのアドレス。
Claims (1)
- 【請求項１】複数のデータ入出力ピンを有するＩＣメモ
リをテスト対象とし、テストパターン信号と制御信号お
よび比較パターン信号を発生するパターン発生器と、前
記各データ入出力ピンに対応して設けられ、該テストパ
ターン信号より、テストに適する波形のテストデータを
生成する複数の波形フォーマッタを有する波形生成部
と、該制御信号によりオン／オフに切り換えられ、該オ
ン状態で、前記テストデータを前記各データ入出力ピン
にそれぞれ書込むドライブアンプ、および、該ドライブ
アンプをオフ状態として、該各データ入出力ピンより出
力される読出しデータを、前記比較パターン信号に比較
する複数のコンパレータを有する判定部とを具備するメ
モリテスタにおいて、 前記パターン発生器と前記各波形フォーマッタの間に、
テスト条件メモリを付加し、該テスト条件メモリの各ア
ドレスに、前記各データ入出力ピンのそれぞれに対す
る、前記テストデータの書込み、読出しデータの読出
し、読出しモデファイ書込み、または前記各ドライブア
ンプのオフ状態のテスト、などの所定のテスト条件を記
憶し、前記パターン発生器にアドレス指定情報を付加
し、それにより、該テスト条件メモリのアドレスを逐次
に指定して、該アドレスに記憶されたテスト条件を読出
して前記各波形フォーマッタに送出し、前記各データ入
出力ピンに対して、該テスト条件に従ったテストを、独
立かつ同時に行うことを特徴とする、ＩＣメモリのピン
別テスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174729A JPH0817880A (ja) | 1994-07-04 | 1994-07-04 | Ｉｃメモリのピン別テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174729A JPH0817880A (ja) | 1994-07-04 | 1994-07-04 | Ｉｃメモリのピン別テスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817880A true JPH0817880A (ja) | 1996-01-19 |
Family
ID=15983641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6174729A Pending JPH0817880A (ja) | 1994-07-04 | 1994-07-04 | Ｉｃメモリのピン別テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008108326A (ja) * | 2006-10-24 | 2008-05-08 | Toshiba Corp | 記憶装置およびその自己テスト方法 |
-
1994
- 1994-07-04 JP JP6174729A patent/JPH0817880A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008108326A (ja) * | 2006-10-24 | 2008-05-08 | Toshiba Corp | 記憶装置およびその自己テスト方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050419 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050906 |