JPH0817375B2 - サンプリング位相抽出回路 - Google Patents
サンプリング位相抽出回路Info
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- JPH0817375B2 JPH0817375B2 JP24246692A JP24246692A JPH0817375B2 JP H0817375 B2 JPH0817375 B2 JP H0817375B2 JP 24246692 A JP24246692 A JP 24246692A JP 24246692 A JP24246692 A JP 24246692A JP H0817375 B2 JPH0817375 B2 JP H0817375B2
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- sampling phase
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、伝送路の端末システ
ム、特にディジタル加入者線伝送システムにおいてトレ
ーニング中の位相引き込みの高速化、及び判定帰還形等
化器の収束の高速化技術に関する。
ム、特にディジタル加入者線伝送システムにおいてトレ
ーニング中の位相引き込みの高速化、及び判定帰還形等
化器の収束の高速化技術に関する。
【０００２】
【従来の技術】従来、双方向通信を行うためのディジタ
ル加入者線伝送システムでは、加入者線端末側の送信部
からのエコー信号を同じ端末側の受信部で除去するため
のエコーキャンセラと符号間干渉を等化するための等化
器を備えている。図３はエコーキャンセラを用いたディ
ジタル加入者線伝送システムの概略を示すブロック図で
ある。図３に示すように本システムは、送信回路３０１
と、ディジタル・アナログ（Ｄ／Ａ）変換器３０２と、
ハイブリッドトランス３０４と、加入者線路３０５と、
アナログ・ディジタル（Ａ／Ｄ）変換器３０６と、エコ
ーキャンセラ３０３と、加算器３０８と、識別判定器３
０７と、サンプリング位相抽出回路３０９と、判定帰還
形等化器３１０とを有している。
ル加入者線伝送システムでは、加入者線端末側の送信部
からのエコー信号を同じ端末側の受信部で除去するため
のエコーキャンセラと符号間干渉を等化するための等化
器を備えている。図３はエコーキャンセラを用いたディ
ジタル加入者線伝送システムの概略を示すブロック図で
ある。図３に示すように本システムは、送信回路３０１
と、ディジタル・アナログ（Ｄ／Ａ）変換器３０２と、
ハイブリッドトランス３０４と、加入者線路３０５と、
アナログ・ディジタル（Ａ／Ｄ）変換器３０６と、エコ
ーキャンセラ３０３と、加算器３０８と、識別判定器３
０７と、サンプリング位相抽出回路３０９と、判定帰還
形等化器３１０とを有している。
【０００３】送信回路３０１からのディジタル送信信号
はＤ／Ａ変換器３０２でアナログ信号に変換され、加入
者線路３０５に送出される。一方、加入者線路３０５か
らの受信信号はハイブリッドトランス３０４を介してＡ
／Ｄ変換器３０６に供給され、ここでディジタル信号に
変換される。このディジタル信号には、送信回路３０１
からの漏れ信号であるエコー成分と受信信号の歪や符号
間干渉の成分が含まれているので、これらをエコーキャ
ンセラ３０３とＦＩＲフィルタで構成される判定帰還形
等化器３１０の出力とによって除去する。すなわち、加
算器３０８がＡ／Ｄ変換器３０６の出力とこれら出力と
を加算（実際は減算）することによってエコーと符号間
干渉のない信号を出力し、識別判定器３０７で判定値を
出力する。なお、サンプリング位相抽出回路３０９は識
別判定器３０７の入力及び出力信号を利用してサンプリ
ング位相を検出する。
はＤ／Ａ変換器３０２でアナログ信号に変換され、加入
者線路３０５に送出される。一方、加入者線路３０５か
らの受信信号はハイブリッドトランス３０４を介してＡ
／Ｄ変換器３０６に供給され、ここでディジタル信号に
変換される。このディジタル信号には、送信回路３０１
からの漏れ信号であるエコー成分と受信信号の歪や符号
間干渉の成分が含まれているので、これらをエコーキャ
ンセラ３０３とＦＩＲフィルタで構成される判定帰還形
等化器３１０の出力とによって除去する。すなわち、加
算器３０８がＡ／Ｄ変換器３０６の出力とこれら出力と
を加算（実際は減算）することによってエコーと符号間
干渉のない信号を出力し、識別判定器３０７で判定値を
出力する。なお、サンプリング位相抽出回路３０９は識
別判定器３０７の入力及び出力信号を利用してサンプリ
ング位相を検出する。
【０００４】加入者線路３０５で伝送されるアナログ信
号にはＩＳＤＮのＵインタフェースに使用される４値信
号（２ＢＩＱ符号の信号）が良く使われる。この信号は
１６０ｋｂ／ｓの２値２ビット１０，１１，０１，００
をそれぞれ＋３，＋１，−１，−３レベルに対応させた
８０Ｋボーの信号である。この場合、識別判定器３０７
は、ボーレート周期（１／８０ｋＨｚ）で＋３，＋１，
−１，−３の判定値を出力することになる。
号にはＩＳＤＮのＵインタフェースに使用される４値信
号（２ＢＩＱ符号の信号）が良く使われる。この信号は
１６０ｋｂ／ｓの２値２ビット１０，１１，０１，００
をそれぞれ＋３，＋１，−１，−３レベルに対応させた
８０Ｋボーの信号である。この場合、識別判定器３０７
は、ボーレート周期（１／８０ｋＨｚ）で＋３，＋１，
−１，−３の判定値を出力することになる。
【０００５】図２は図３のシステムの一部を詳細に示し
たブロック図である。図において、線路損失を等化する
ための√ｆ線路等化器３００が新たに追加されている。
サンプリング位相抽出回路３０９は識別判定器３０７の
入力信号と出力信号の差分信号である残留符号間干渉
と、識別判定器３０７の出力信号である識別結果との相
関信号２２０を発生する乗算器２１０と、その相関信号
を累積加算した積分結果２２１を入力とするサンプラー
２１３と、サンプラー２１３によってサンプリングされ
た信号２２２と外部発振器２１７からの出力信号を入力
し、図２の各部へのサンプリング信号を発生する位相制
御回路２１６とを含んで構成される。
たブロック図である。図において、線路損失を等化する
ための√ｆ線路等化器３００が新たに追加されている。
サンプリング位相抽出回路３０９は識別判定器３０７の
入力信号と出力信号の差分信号である残留符号間干渉
と、識別判定器３０７の出力信号である識別結果との相
関信号２２０を発生する乗算器２１０と、その相関信号
を累積加算した積分結果２２１を入力とするサンプラー
２１３と、サンプラー２１３によってサンプリングされ
た信号２２２と外部発振器２１７からの出力信号を入力
し、図２の各部へのサンプリング信号を発生する位相制
御回路２１６とを含んで構成される。
【０００６】残留符号間干渉と識別結果との相関をとっ
た信号２２０は、加算器２１１とボーレート周期（Ｔ＝
１／８０ｋＨｚ）の遅延器２１２からなる積分器によっ
てＮ回累積加算された信号２２１となる。このＮ回の累
積加算処理は相関信号２２０を平均化することになる。
信号２２１は、サンプラー２１３によってＮＴ毎にサン
プリングされる。ここで遅延器２１２の内部結果はＮＴ
毎にリセット（初期化）されるものとする。サンプラー
２１３によってＮＴ毎にサンプリングされた信号２２２
は位相制御回路２１６に入力される。この位相制御回路
はサンプリングされた信号２２２の符号をもとに、シス
テムの動作クロックであるボーレートクロック（８０ｋ
Ｈｚ）の位相を、システムのマスタークロックである外
部発振器（１５．３６ＭＨｚ）の１周期単位（約６５ｎ
ｓｅｃ）でディジタル制御する。ここでＮ（積分回数）
は、位相引き込みの追従性、さらにはジッタの発生量等
を考慮して、６４に設定している。
た信号２２０は、加算器２１１とボーレート周期（Ｔ＝
１／８０ｋＨｚ）の遅延器２１２からなる積分器によっ
てＮ回累積加算された信号２２１となる。このＮ回の累
積加算処理は相関信号２２０を平均化することになる。
信号２２１は、サンプラー２１３によってＮＴ毎にサン
プリングされる。ここで遅延器２１２の内部結果はＮＴ
毎にリセット（初期化）されるものとする。サンプラー
２１３によってＮＴ毎にサンプリングされた信号２２２
は位相制御回路２１６に入力される。この位相制御回路
はサンプリングされた信号２２２の符号をもとに、シス
テムの動作クロックであるボーレートクロック（８０ｋ
Ｈｚ）の位相を、システムのマスタークロックである外
部発振器（１５．３６ＭＨｚ）の１周期単位（約６５ｎ
ｓｅｃ）でディジタル制御する。ここでＮ（積分回数）
は、位相引き込みの追従性、さらにはジッタの発生量等
を考慮して、６４に設定している。
【０００７】図５（ａ）は図２（図３）の中の各等化器
によって等化された理想孤立波の波形図である。位相制
御回路２１６はその出力であるサンプリング信号の位相
（各等化器でのサンプリング位相）が図５（ａ）の−２
Ｔ，Ｔ，０，Ｔ，２Ｔの位置にくるように調整されてい
れば最適である。しかし、図５（ｂ）のＡ点の位置にサ
ンプリング信号の位相がくる場合、すなわち、サンプリ
ング位相が進んでいる場合、信号２２２は正になり、一
方図５（ｂ）にＢ点のようにサンプリング位相が遅れて
いる場合、信号２２２は負になる。したがって、位相制
御回路２１６は信号２２２の正，負に応じてサンプリン
グ位相をＣ点に近づけるよう調整する。
によって等化された理想孤立波の波形図である。位相制
御回路２１６はその出力であるサンプリング信号の位相
（各等化器でのサンプリング位相）が図５（ａ）の−２
Ｔ，Ｔ，０，Ｔ，２Ｔの位置にくるように調整されてい
れば最適である。しかし、図５（ｂ）のＡ点の位置にサ
ンプリング信号の位相がくる場合、すなわち、サンプリ
ング位相が進んでいる場合、信号２２２は正になり、一
方図５（ｂ）にＢ点のようにサンプリング位相が遅れて
いる場合、信号２２２は負になる。したがって、位相制
御回路２１６は信号２２２の正，負に応じてサンプリン
グ位相をＣ点に近づけるよう調整する。
【０００８】サンプリング位相の１回の位相更新量をΔ
τとし、位相制御のアルゴリズム以下に示す。
τとし、位相制御のアルゴリズム以下に示す。
【０００９】１） 信号２２２≧０のとき、Δτ＝−Ｔ
／１９２（位相を６５ｎｓｅｃだけ遅らせる） ２） 信号２２２＜０のとき、Δτ＝Ｔ／１９２（位相
を６５ｎｓｅｃだけ進める） 即ち、サンプリング位相引き込み時の位相更新量をボー
レートクロック（８０ｋＨｚ）の１９２倍のシステムク
ロック（１５．３６ＭＨｚ）の１位相幅（６５ｎｓｅ
ｃ）とし、信号２２２の符号によってその制御（進める
か遅らせるか）を行う。前述の動作をトレーニング中、
及び通常動作中に行うことによって受信データより最適
なサンプリング位相の抽出が可能となる。
／１９２（位相を６５ｎｓｅｃだけ遅らせる） ２） 信号２２２＜０のとき、Δτ＝Ｔ／１９２（位相
を６５ｎｓｅｃだけ進める） 即ち、サンプリング位相引き込み時の位相更新量をボー
レートクロック（８０ｋＨｚ）の１９２倍のシステムク
ロック（１５．３６ＭＨｚ）の１位相幅（６５ｎｓｅ
ｃ）とし、信号２２２の符号によってその制御（進める
か遅らせるか）を行う。前述の動作をトレーニング中、
及び通常動作中に行うことによって受信データより最適
なサンプリング位相の抽出が可能となる。
【００１０】トレーニング期間は、全２重通信状態にな
る前にシステムのセットアップモードとして設けられて
おり、システムのフルリセット状態からの立ち上げであ
るコールドスタートと、加入者線路の状態を保持した状
態からの立ち上げであるウォームスタートの２つに分け
られる。これら２モードのトレーニング時間は独立に規
定されており北米標準であるＡＮＳＩ（Ａｍｅｒｉｃａ
ｎ ＮａｔｉｏｎａｌＳｔａｎｄａｒｄｓ Ｉｎｓｔｉ
ｔｕｔｅ）規格ではコールドスタートを１５ｓｅｃ以
内、ウォームスタートを３００ｍｓｅｃ以内に決めてい
る。
る前にシステムのセットアップモードとして設けられて
おり、システムのフルリセット状態からの立ち上げであ
るコールドスタートと、加入者線路の状態を保持した状
態からの立ち上げであるウォームスタートの２つに分け
られる。これら２モードのトレーニング時間は独立に規
定されており北米標準であるＡＮＳＩ（Ａｍｅｒｉｃａ
ｎ ＮａｔｉｏｎａｌＳｔａｎｄａｒｄｓ Ｉｎｓｔｉ
ｔｕｔｅ）規格ではコールドスタートを１５ｓｅｃ以
内、ウォームスタートを３００ｍｓｅｃ以内に決めてい
る。
【００１１】トレーニング期間中は、エコーキャンセラ
３０３の収束や、判定帰還形等化器３１０の収束、さら
にはサンプリング位相抽出回路３０９によるシステムの
サンプリング位相の引き込み等が行われる。特に判定帰
還形等化器３１０の収束とサンプリング位相の引き込み
は相互干渉し、トレーニング時間の長期化を招く。
３０３の収束や、判定帰還形等化器３１０の収束、さら
にはサンプリング位相抽出回路３０９によるシステムの
サンプリング位相の引き込み等が行われる。特に判定帰
還形等化器３１０の収束とサンプリング位相の引き込み
は相互干渉し、トレーニング時間の長期化を招く。
【００１２】
【発明が解決しようとする課題】従来の位相制御方式で
はサンプリング位相引き込みの際にマスタークロック
（１５．３６ＭＨｚ）の１クロック幅（６５ｎｓｅｃ）
の単位でディジタル的に位相制御しているため、その位
相引き込み時間の長期化を招き、特にウォームスタート
モードのトレーニング時間の規格を満たす場合に問題と
なる。
はサンプリング位相引き込みの際にマスタークロック
（１５．３６ＭＨｚ）の１クロック幅（６５ｎｓｅｃ）
の単位でディジタル的に位相制御しているため、その位
相引き込み時間の長期化を招き、特にウォームスタート
モードのトレーニング時間の規格を満たす場合に問題と
なる。
【００１３】この位相引き込み時間の長期化は、判定帰
還形等化器の収束性と位相制御回路の引き込み特性に見
られる相互干渉に起因する。即ち、判定帰還形等化器が
収束しない限りは位相制御回路が正常に動作せず、また
判定帰還形等化器が収束するためにはある限られた範囲
の位相で動作しなければならない。
還形等化器の収束性と位相制御回路の引き込み特性に見
られる相互干渉に起因する。即ち、判定帰還形等化器が
収束しない限りは位相制御回路が正常に動作せず、また
判定帰還形等化器が収束するためにはある限られた範囲
の位相で動作しなければならない。
【００１４】図４に、トレーニング時の判定帰還形等化
器の収束特性をシミュレーションした結果を示す。判定
帰還形等化器として、２２タップのＦＩＲフィルタを用
いており、図４において横軸は時間、縦軸は２２タップ
の係数２乗総和を表す。同図は判定帰還形等化器の係数
の成長過程を表すものであり、判定帰還形等化器が収束
すると係数２乗総和の平方根は平坦な特性となる。同図
より、判定帰還形等化器の収束に約３２００Ｔ（４０ｍ
ｓｅｃ）程度を要していることが判る。
器の収束特性をシミュレーションした結果を示す。判定
帰還形等化器として、２２タップのＦＩＲフィルタを用
いており、図４において横軸は時間、縦軸は２２タップ
の係数２乗総和を表す。同図は判定帰還形等化器の係数
の成長過程を表すものであり、判定帰還形等化器が収束
すると係数２乗総和の平方根は平坦な特性となる。同図
より、判定帰還形等化器の収束に約３２００Ｔ（４０ｍ
ｓｅｃ）程度を要していることが判る。
【００１５】本発明は、この判定帰還形等化器の高速収
束を実現するためサンプリング位相の収束を高速化する
ものである。
束を実現するためサンプリング位相の収束を高速化する
ものである。
【００１６】
【課題を解決するための手段】本発明のサンプリング位
相抽出回路は、伝送路から所定の符号化方式で符号化さ
れた信号を受信する手段と、受信信号の符号レベルを識
別する識別手段と、受信信号を符号毎にサンプリングし
た信号の符号間干渉を除去する等化手段とを含む伝送装
置に使用され、受信信号のサンプリング位相を検出する
ものである。
相抽出回路は、伝送路から所定の符号化方式で符号化さ
れた信号を受信する手段と、受信信号の符号レベルを識
別する識別手段と、受信信号を符号毎にサンプリングし
た信号の符号間干渉を除去する等化手段とを含む伝送装
置に使用され、受信信号のサンプリング位相を検出する
ものである。
【００１７】その構成は、識別手段で識別される符号の
符号間干渉成分を検出し累積する第１の手段と、この第
１の手段からの累積出力をサンプリングするサンプリン
グ手段と、該サンプリング手段の出力である第１のサン
プル出力とその一定時間前の第２のサンプル出力に応じ
て受信信号のサンプリング位相を変化させてサンプリン
グ信号を発生する位相制御手段とを含む。
符号間干渉成分を検出し累積する第１の手段と、この第
１の手段からの累積出力をサンプリングするサンプリン
グ手段と、該サンプリング手段の出力である第１のサン
プル出力とその一定時間前の第２のサンプル出力に応じ
て受信信号のサンプリング位相を変化させてサンプリン
グ信号を発生する位相制御手段とを含む。
【００１８】位相制御手段は、第１のサンプル出力の振
幅が第２のサンプル出力の振幅より大きいときにサンプ
リング位相の変化量を、第１のサンプル出力の振幅が第
２のサンプル出力の振幅より小さいときのサンプル位相
の変化量より大きくすることを特徴とする。
幅が第２のサンプル出力の振幅より大きいときにサンプ
リング位相の変化量を、第１のサンプル出力の振幅が第
２のサンプル出力の振幅より小さいときのサンプル位相
の変化量より大きくすることを特徴とする。
【００１９】前述した本発明の構成において、第１の手
段は、識別手段の入力信号と出力信号の差分信号である
残留符号間干渉を発生する差分手段と、差分信号と識別
手段の出力信号との相関信号を発生する手段と、相関信
号を前記サンプリング位相毎に積分する手段とを有す
る。
段は、識別手段の入力信号と出力信号の差分信号である
残留符号間干渉を発生する差分手段と、差分信号と識別
手段の出力信号との相関信号を発生する手段と、相関信
号を前記サンプリング位相毎に積分する手段とを有す
る。
【００２０】また、位相制御手段は、第１のサンプル出
力を一定時間遅延して前記第２のサンプル出力を出力す
る遅延手段と、第１のサンプル出力から第２のサンプル
出力の差し引く引算手段と、第１のサンプル出力と引算
手段の出力に応じてサンプリング位相を変化させてサン
プリング信号を発生する位相制御回路とを含み、位相制
御回路が第１のサンプル出力と引算手段と出力がともに
正または負のときにサンプリング位相の変化量を、第１
のサンプル出力と引算手段の出力の極性が異なるときの
サンプリング位相変化量より大きくすることを特徴とす
る。
力を一定時間遅延して前記第２のサンプル出力を出力す
る遅延手段と、第１のサンプル出力から第２のサンプル
出力の差し引く引算手段と、第１のサンプル出力と引算
手段の出力に応じてサンプリング位相を変化させてサン
プリング信号を発生する位相制御回路とを含み、位相制
御回路が第１のサンプル出力と引算手段と出力がともに
正または負のときにサンプリング位相の変化量を、第１
のサンプル出力と引算手段の出力の極性が異なるときの
サンプリング位相変化量より大きくすることを特徴とす
る。
【００２１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２２】図１は本発明の実施例を示すブロック図で
ある。図において、サンプリング位相制御回路１００以
外は図２の回路の各ブロックと同じである。すなわち、
図１，図２において、加入者線路１０１と３０５、ハイ
ブリッドトランス１０２と３０４、アナログ・ディジタ
ル変換器１０３と３０６、エコーキャンセラ１０４と３
０３、加算器１０５ａ、１０５ｂと３０８ａ，３０８
ｂ、線路等化器１０６と３００、識別判定器１０７と３
０７、加算器１０８と２０８、遅延器１０９と２０９、
掛け算器１１０と２１０、加算器１１１と２１１、遅延
器１１２と２１２、判定帰還形等化器１１８と３１０お
よび伝送符号はそれぞれ同一である。
ある。図において、サンプリング位相制御回路１００以
外は図２の回路の各ブロックと同じである。すなわち、
図１，図２において、加入者線路１０１と３０５、ハイ
ブリッドトランス１０２と３０４、アナログ・ディジタ
ル変換器１０３と３０６、エコーキャンセラ１０４と３
０３、加算器１０５ａ、１０５ｂと３０８ａ，３０８
ｂ、線路等化器１０６と３００、識別判定器１０７と３
０７、加算器１０８と２０８、遅延器１０９と２０９、
掛け算器１１０と２１０、加算器１１１と２１１、遅延
器１１２と２１２、判定帰還形等化器１１８と３１０お
よび伝送符号はそれぞれ同一である。
【００２３】ここで、加算器１０８と、遅延器１０９
と、掛け算器１１０と、加算器１１１と遅延器１１２と
は、識別判定器１０７で識別される符号の符号間干渉成
分を検出し累積（積分）する第１の回路を構成する。ま
たサンプリング位相制御回路１００には本発明のサンプ
リング手段と位相制御手段が含まれる。
と、掛け算器１１０と、加算器１１１と遅延器１１２と
は、識別判定器１０７で識別される符号の符号間干渉成
分を検出し累積（積分）する第１の回路を構成する。ま
たサンプリング位相制御回路１００には本発明のサンプ
リング手段と位相制御手段が含まれる。
【００２４】以下、動作について説明するが、ハイブリ
ッドトランス１０２から識別判定器１０７までの動作は
図２および図３の従来技術と同じなので、説明を省略す
る。
ッドトランス１０２から識別判定器１０７までの動作は
図２および図３の従来技術と同じなので、説明を省略す
る。
【００２５】従来法と同様に識別等化器１０７の入出力
信号の差分信号である残留符号間干渉を遅延器１０９で
ボーレートクロック（８０ｋＨｚ）の１タイムスロット
分（Ｔ＝１２．５μｓｅｃ）遅延させて、乗算器１１０
で識別判定器１０７の出力信号との相関をとる。相関信
号１２０は、加算器１１１と遅延器１１２からなる積分
器によって累積加算される。累積加算された信号１２１
は、サンプリング位相制御回路１００に供給されサンプ
ラー１１３によってＮＴ毎にサンプリングされる。ま
た、ＮＴ毎のサンプリングと同時に遅延器１１２に累積
加算された信号もリセットされる。ここで、Ｎは積分回
数を表し、従来法と同様に６４に設定している。サンプ
ラー１１３でサンプリングされた信号１２２は、ＮＴ時
間の遅延器１１４に入力される。加算器１１５は、信号
１２２と遅延器１１４でＮＴ時間だけ遅延された信号と
の差分信号１２３を出力する。信号１２２と信号１２３
は、位相制御回路１１６に入力され、この位相制御回路
１１６は外部発振器１１７の出力信号である１５．３６
ＭＨｚのマスタークロックに基づいてボーレートクロッ
クの位相を制御する。
信号の差分信号である残留符号間干渉を遅延器１０９で
ボーレートクロック（８０ｋＨｚ）の１タイムスロット
分（Ｔ＝１２．５μｓｅｃ）遅延させて、乗算器１１０
で識別判定器１０７の出力信号との相関をとる。相関信
号１２０は、加算器１１１と遅延器１１２からなる積分
器によって累積加算される。累積加算された信号１２１
は、サンプリング位相制御回路１００に供給されサンプ
ラー１１３によってＮＴ毎にサンプリングされる。ま
た、ＮＴ毎のサンプリングと同時に遅延器１１２に累積
加算された信号もリセットされる。ここで、Ｎは積分回
数を表し、従来法と同様に６４に設定している。サンプ
ラー１１３でサンプリングされた信号１２２は、ＮＴ時
間の遅延器１１４に入力される。加算器１１５は、信号
１２２と遅延器１１４でＮＴ時間だけ遅延された信号と
の差分信号１２３を出力する。信号１２２と信号１２３
は、位相制御回路１１６に入力され、この位相制御回路
１１６は外部発振器１１７の出力信号である１５．３６
ＭＨｚのマスタークロックに基づいてボーレートクロッ
クの位相を制御する。
【００２６】即ち、従来法ではボーレートクロックの位
相を信号１２２の符号のみを用いて制御しているが、本
発明では信号１２２と、前回（ＮＴ時間前）の位相制御
信号との差分信号１２３を用いて位相制御を行ってい
る。
相を信号１２２の符号のみを用いて制御しているが、本
発明では信号１２２と、前回（ＮＴ時間前）の位相制御
信号との差分信号１２３を用いて位相制御を行ってい
る。
【００２７】ここで、サンプリング位相が最適位相より
大きくずれているとき、信号１２２の振幅がそのＮＴ時
間前の値よりも大きくなる。この場合、信号１２２≧０
且つ信号１２３≧０、又は、信号１２２＜０且つ信号１
２３＜０となる。一方、サンプリング位相のずれが小さ
くなると、信号１２２≧０且つ信号１２３＜０、又は信
号１２２＜０且つ信号１２３≧０となる。したがって、
本実施例の位相制御アルゴリズムは、１回の位相制御量
をΔτとすると以下のようになる。
大きくずれているとき、信号１２２の振幅がそのＮＴ時
間前の値よりも大きくなる。この場合、信号１２２≧０
且つ信号１２３≧０、又は、信号１２２＜０且つ信号１
２３＜０となる。一方、サンプリング位相のずれが小さ
くなると、信号１２２≧０且つ信号１２３＜０、又は信
号１２２＜０且つ信号１２３≧０となる。したがって、
本実施例の位相制御アルゴリズムは、１回の位相制御量
をΔτとすると以下のようになる。
【００２８】 信号１２２≧０且つ、信号１２３≧０のとき、Δτ＝−２Ｔ／１９２…（１） 信号１２２≧０且つ、信号１２３＜０のとき、Δτ＝−Ｔ／１９２…（２） 信号１２２＜０且つ、信号１２３≧０のとき、Δτ＝Ｔ／１９２…（３） 信号１２２＜０且つ、信号１２３＜０のとき、Δτ＝２Ｔ／１９２…（４） ここでＴはボーレート周期（１／８０ｋＨｚ）を表し、
システムクロック（１５．３６ＭＨｚ）に対して１９２
倍の周期を持つ。上記アルゴリズムによって、Δτを信
号１２２と信号１２３を用いて適応制御することで最適
位相への引き込み、及び判定帰還形等化器の収束を高速
化することが可能となる。
システムクロック（１５．３６ＭＨｚ）に対して１９２
倍の周期を持つ。上記アルゴリズムによって、Δτを信
号１２２と信号１２３を用いて適応制御することで最適
位相への引き込み、及び判定帰還形等化器の収束を高速
化することが可能となる。
【００２９】図４にはシミュレーション結果を示す。図
４より、従来法に比べて判定帰還形等化器の収束時間が
約１／２の１６００Ｔ（２０ｍｓｅｃ）に低減されてい
ることが判る。
４より、従来法に比べて判定帰還形等化器の収束時間が
約１／２の１６００Ｔ（２０ｍｓｅｃ）に低減されてい
ることが判る。
【００３０】図６は図１に示す加入者線伝送システムの
位相制御回路１１６の詳細ブロック図である。
位相制御回路１１６の詳細ブロック図である。
【００３１】１ビット識別器５０１，５０２は各々位相
制御信号１２２，１２３の符号を判定し、その符号を表
す出力信号５０５，５０６を発生する。たとえば、１ビ
ット識別器としては零レベル比較器が適当である。分周
器制御回路５０３は出力信号５０５，５０６に応じて制
御信号５０７を発生し分周器５０４に対して位相制御を
かける。その位相制御アルゴリズムは前述の式（１）〜
（４）に示す通りである。
制御信号１２２，１２３の符号を判定し、その符号を表
す出力信号５０５，５０６を発生する。たとえば、１ビ
ット識別器としては零レベル比較器が適当である。分周
器制御回路５０３は出力信号５０５，５０６に応じて制
御信号５０７を発生し分周器５０４に対して位相制御を
かける。その位相制御アルゴリズムは前述の式（１）〜
（４）に示す通りである。
【００３２】図７は水晶発振器１１７からの１５．３６
ＭＨｚのクロック信号と分周器５０４の分周出力信号を
示すタイミングチャートである。分周器５０４は分周周
期を決めるカウンタと出力パルス幅を決める単安定マル
チバイブレータから成り、カウンタが１５．３６ＭＨｚ
のクロック信号を１９２個計数することにより分周パル
スを発生し８０ｋＨｚのボーレートのサンプリングクロ
ック信号５０９を生成する。カウンタは定常動作時には
１９２分周するが、制御信号５０７が発生するとき、す
なわち判定帰還形等化器１１８が収束せずサンプリング
位相が適正値からずれている時には、信号５０７に応じ
て１９０，１９１，１９３，１９４のいずれかを計数す
る。これによって、クロック信号５０９のクロック周期
は２Ｔ／１９２，Ｔ／１９２，−Ｔ／１９２，−２Ｔ／
１９２でそれぞれ変化し、サンプリング位相を補正す
る。
ＭＨｚのクロック信号と分周器５０４の分周出力信号を
示すタイミングチャートである。分周器５０４は分周周
期を決めるカウンタと出力パルス幅を決める単安定マル
チバイブレータから成り、カウンタが１５．３６ＭＨｚ
のクロック信号を１９２個計数することにより分周パル
スを発生し８０ｋＨｚのボーレートのサンプリングクロ
ック信号５０９を生成する。カウンタは定常動作時には
１９２分周するが、制御信号５０７が発生するとき、す
なわち判定帰還形等化器１１８が収束せずサンプリング
位相が適正値からずれている時には、信号５０７に応じ
て１９０，１９１，１９３，１９４のいずれかを計数す
る。これによって、クロック信号５０９のクロック周期
は２Ｔ／１９２，Ｔ／１９２，−Ｔ／１９２，−２Ｔ／
１９２でそれぞれ変化し、サンプリング位相を補正す
る。
【００３３】
【発明の効果】以上説明したように、本発明はトレーニ
ング中のボーレートクロックの位相引き込みの際に、判
定帰還形等化器が収束する過程の位相制御量を、残留符
号間干渉量を用いて適応制御することによって、判定帰
還形等化器の収束、及びボーレートクロックの位相引き
込みの高速化を図ることができる。
ング中のボーレートクロックの位相引き込みの際に、判
定帰還形等化器が収束する過程の位相制御量を、残留符
号間干渉量を用いて適応制御することによって、判定帰
還形等化器の収束、及びボーレートクロックの位相引き
込みの高速化を図ることができる。
【図１】本発明の一実施例のブロック図
【図２】従来構成のブロック図
【図３】エコーキャンセラを用いた従来のディジタル加
入者線伝送システムの構成を表すブロック図
入者線伝送システムの構成を表すブロック図
【図４】従来法、及び本発明による構成法による判定帰
還形等化器の内部構成要素である２２タップＦＩＲフィ
ルタの各係数２乗総和のシミュレーション結果を示す特
性図
還形等化器の内部構成要素である２２タップＦＩＲフィ
ルタの各係数２乗総和のシミュレーション結果を示す特
性図
【図５】等化後の理想孤立波とプリカーソル０クロス付
近の波形の拡大波形を示す波形図
近の波形の拡大波形を示す波形図
【図６】位相制御回路のブロック図
【図７】図６のブロック図のタイミングチャート
Claims (5)
- 【請求項１】 伝送路から所定の符号化方式で符号化さ
れた信号を受信する手段と、前記受信信号の符号レベル
を識別する識別手段と、前記受信信号を符号毎にサンプ
リングした信号の符号間干渉を除去する等化手段とを含
む伝送装置における前記受信信号のサンプリング位相を
検出するサンプリング位相抽出回路において、前記伝送
装置のトレーニング時間中に、 前記識別手段で識別される符号の符号間干渉成分を検出
し累積する第１の手段と、 前記第１の手段からの累積出力をサンプリングするサン
プリング手段と、 前記サンプリング手段の出力である第１のサンプル出力
とその一定時間前の第２のサンプル出力に応じて前記サ
ンプリング位相を変化させてサンプリング信号を発生す
る位相制御手段とを含み、 前記位相制御手段は、前記第１のサンプル出力の振幅が
前記第２のサンプル出力の振幅より大きいときに前記サ
ンプリング位相の変化量を、前記第１のサンプル出力の
振幅が前記第２のサンプル出力の振幅より小さいときの
前記サンプル位相の変化量より大きくすることを特徴と
するサンプリング位相抽出回路。 - 【請求項２】 前記第１の手段は、前記識別手段の入力
信号と出力信号の差分信号である残留符号間干渉を発生
する差分手段と、 前記差分信号と前記識別手段の出力信号との相関信号を
発生する手段と、 前記相関信号を前記サンプリング位相毎に積分する手段
とを有する請求項１に記載されたサンプリング位相抽出
回路。 - 【請求項３】 前記位相制御手段は、前記第１のサンプ
ル出力を一定時間遅延して前記第２のサンプル出力を出
力する遅延手段と、 前記第１のサンプル出力から前記第２のサンプル出力を
差し引く引算手段と、 前記第１のサンプル出力と前記引算手段の出力に応じて
前記サンプリング位相を変化させて前記サンプリング信
号を発生する位相制御回路とを含み、 前記位相制御回路は、前記第１のサンプル出力と前記引
算手段の出力がともに正または負のときに前記サンプリ
ング位相の変化量を、前記第１のサンプル出力と前記引
算手段の出力の極性が異なるときのサンプリング位相変
化量より大きくすることを特徴とする請求項１に記載さ
れたサンプリング位相抽出回路。 - 【請求項４】 前記位相制御回路は、前記第１のサンプ
ル出力と前記引算手段の出力の極性を識別する識別手段
と、 高速クロック信号を発生する手段と、 前記クロック信号を分周する手段と、 前記識別手段の出力に応じて前記クロック信号の分周比
を可変する手段とを含む請求項３に記載されたサンプリ
ング位相抽出回路。 - 【請求項５】 伝送路から所定の符号化方式で符号化さ
れた信号を受信し、該受信信号の符号レベルを識別する
識別判定器と、前記受信信号をサンプリングした信号の
符号間干渉を除去する等化器とを含む伝送システムにお
ける前記受信信号のサンプリング位相を決定するサンプ
リング位相抽出回路において、前記伝送システムのトレ
ーニング時間内に、 前記識別判定器の入力信号と出力信号の差分信号である
残留符号間干渉と、前記識別判定器の出力信号との相関
信号を積分した信号をサンプリングするサンプラーと、 前記サンプラーによりサンプリングされた第１の信号を
入力とする遅延器と、 前記第１の信号から前記遅延器の出力信号を差し引く引
算器と、 前記第１の信号と前記引算器からの第２の信号に応じて
サンプリング位相を変化させる位相制御回路とを備え、 前記位相制御回路は、前記第１の信号と前記第２の信号
が共に正又は負の値であるときにサンプリング位相変化
量を、前記第１の信号と前記第２の信号のいずれか一方
のみが正又は負の値のときのサンプリング位相変化量よ
りも大きくすることを特徴とするサンプリング位相抽出
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24246692A JPH0817375B2 (ja) | 1992-09-11 | 1992-09-11 | サンプリング位相抽出回路 |
| US08/119,396 US5450457A (en) | 1992-09-11 | 1993-09-13 | Sampling phase extracting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24246692A JPH0817375B2 (ja) | 1992-09-11 | 1992-09-11 | サンプリング位相抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06181466A JPH06181466A (ja) | 1994-06-28 |
| JPH0817375B2 true JPH0817375B2 (ja) | 1996-02-21 |
Family
ID=17089506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24246692A Expired - Lifetime JPH0817375B2 (ja) | 1992-09-11 | 1992-09-11 | サンプリング位相抽出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5450457A (ja) |
| JP (1) | JPH0817375B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675612A (en) * | 1995-07-13 | 1997-10-07 | Telefonaktiebolaget Lm Ericsson | Method and apparatus for timing recovery |
| KR100393198B1 (ko) * | 1996-12-13 | 2003-11-28 | 삼성전자주식회사 | E2pr4ml방식의등화기를이용한타이밍복원장치,그에따른타이밍복원방법및최종데이터판정장치 |
| US5940442A (en) * | 1997-01-30 | 1999-08-17 | National Semioonductor Corporation | High speed data receiver |
| US6928106B1 (en) * | 1998-08-28 | 2005-08-09 | Broadcom Corporation | Phy control module for a multi-pair gigabit transceiver |
| US6647070B1 (en) * | 1998-09-10 | 2003-11-11 | Texas Instruments Incorporated | Method and apparatus for combating impulse noise in digital communications channels |
| DE10139779C2 (de) * | 2001-08-03 | 2003-06-26 | Infineon Technologies Ag | Verfahren zum Übertragen von Datenströmen und Warmstart-Sequenz für S(H)DSL-Sendeempfangseinrichtungen |
| JP4455015B2 (ja) * | 2003-11-07 | 2010-04-21 | Ｎｅｃエレクトロニクス株式会社 | キャンセラ回路及び制御方法 |
| JP4607496B2 (ja) * | 2004-06-10 | 2011-01-05 | 富士通株式会社 | 信号波形モニタ回路 |
| US9893871B2 (en) * | 2014-10-31 | 2018-02-13 | Electronics And Telecommunications Research Institute | In-band full duplex transceiver |
| WO2021090466A1 (ja) * | 2019-11-08 | 2021-05-14 | 三菱電機株式会社 | 位相同期回路及び同相分配回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247544A (en) * | 1992-03-26 | 1993-09-21 | Motorola, Inc. | Phase adjustment method and apparatus for use in a clock recovery circuit |
-
1992
- 1992-09-11 JP JP24246692A patent/JPH0817375B2/ja not_active Expired - Lifetime
-
1993
- 1993-09-13 US US08/119,396 patent/US5450457A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06181466A (ja) | 1994-06-28 |
| US5450457A (en) | 1995-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960813 |