JPH0817375B2 - サンプリング位相抽出回路 - Google Patents
サンプリング位相抽出回路Info
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- JPH0817375B2 JPH0817375B2 JP24246692A JP24246692A JPH0817375B2 JP H0817375 B2 JPH0817375 B2 JP H0817375B2 JP 24246692 A JP24246692 A JP 24246692A JP 24246692 A JP24246692 A JP 24246692A JP H0817375 B2 JPH0817375 B2 JP H0817375B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【0001】
【産業上の利用分野】本発明は、伝送路の端末システ
ム、特にディジタル加入者線伝送システムにおいてトレ
ーニング中の位相引き込みの高速化、及び判定帰還形等
化器の収束の高速化技術に関する。
ム、特にディジタル加入者線伝送システムにおいてトレ
ーニング中の位相引き込みの高速化、及び判定帰還形等
化器の収束の高速化技術に関する。
【0002】
【従来の技術】従来、双方向通信を行うためのディジタ
ル加入者線伝送システムでは、加入者線端末側の送信部
からのエコー信号を同じ端末側の受信部で除去するため
のエコーキャンセラと符号間干渉を等化するための等化
器を備えている。図3はエコーキャンセラを用いたディ
ジタル加入者線伝送システムの概略を示すブロック図で
ある。図3に示すように本システムは、送信回路301
と、ディジタル・アナログ(D/A)変換器302と、
ハイブリッドトランス304と、加入者線路305と、
アナログ・ディジタル(A/D)変換器306と、エコ
ーキャンセラ303と、加算器308と、識別判定器3
07と、サンプリング位相抽出回路309と、判定帰還
形等化器310とを有している。
ル加入者線伝送システムでは、加入者線端末側の送信部
からのエコー信号を同じ端末側の受信部で除去するため
のエコーキャンセラと符号間干渉を等化するための等化
器を備えている。図3はエコーキャンセラを用いたディ
ジタル加入者線伝送システムの概略を示すブロック図で
ある。図3に示すように本システムは、送信回路301
と、ディジタル・アナログ(D/A)変換器302と、
ハイブリッドトランス304と、加入者線路305と、
アナログ・ディジタル(A/D)変換器306と、エコ
ーキャンセラ303と、加算器308と、識別判定器3
07と、サンプリング位相抽出回路309と、判定帰還
形等化器310とを有している。
【0003】送信回路301からのディジタル送信信号
はD/A変換器302でアナログ信号に変換され、加入
者線路305に送出される。一方、加入者線路305か
らの受信信号はハイブリッドトランス304を介してA
/D変換器306に供給され、ここでディジタル信号に
変換される。このディジタル信号には、送信回路301
からの漏れ信号であるエコー成分と受信信号の歪や符号
間干渉の成分が含まれているので、これらをエコーキャ
ンセラ303とFIRフィルタで構成される判定帰還形
等化器310の出力とによって除去する。すなわち、加
算器308がA/D変換器306の出力とこれら出力と
を加算(実際は減算)することによってエコーと符号間
干渉のない信号を出力し、識別判定器307で判定値を
出力する。なお、サンプリング位相抽出回路309は識
別判定器307の入力及び出力信号を利用してサンプリ
ング位相を検出する。
はD/A変換器302でアナログ信号に変換され、加入
者線路305に送出される。一方、加入者線路305か
らの受信信号はハイブリッドトランス304を介してA
/D変換器306に供給され、ここでディジタル信号に
変換される。このディジタル信号には、送信回路301
からの漏れ信号であるエコー成分と受信信号の歪や符号
間干渉の成分が含まれているので、これらをエコーキャ
ンセラ303とFIRフィルタで構成される判定帰還形
等化器310の出力とによって除去する。すなわち、加
算器308がA/D変換器306の出力とこれら出力と
を加算(実際は減算)することによってエコーと符号間
干渉のない信号を出力し、識別判定器307で判定値を
出力する。なお、サンプリング位相抽出回路309は識
別判定器307の入力及び出力信号を利用してサンプリ
ング位相を検出する。
【0004】加入者線路305で伝送されるアナログ信
号にはISDNのUインタフェースに使用される4値信
号(2BIQ符号の信号)が良く使われる。この信号は
160kb/sの2値2ビット10,11,01,00
をそれぞれ+3,+1,−1,−3レベルに対応させた
80Kボーの信号である。この場合、識別判定器307
は、ボーレート周期(1/80kHz)で+3,+1,
−1,−3の判定値を出力することになる。
号にはISDNのUインタフェースに使用される4値信
号(2BIQ符号の信号)が良く使われる。この信号は
160kb/sの2値2ビット10,11,01,00
をそれぞれ+3,+1,−1,−3レベルに対応させた
80Kボーの信号である。この場合、識別判定器307
は、ボーレート周期(1/80kHz)で+3,+1,
−1,−3の判定値を出力することになる。
【0005】図2は図3のシステムの一部を詳細に示し
たブロック図である。図において、線路損失を等化する
ための√f線路等化器300が新たに追加されている。
サンプリング位相抽出回路309は識別判定器307の
入力信号と出力信号の差分信号である残留符号間干渉
と、識別判定器307の出力信号である識別結果との相
関信号220を発生する乗算器210と、その相関信号
を累積加算した積分結果221を入力とするサンプラー
213と、サンプラー213によってサンプリングされ
た信号222と外部発振器217からの出力信号を入力
し、図2の各部へのサンプリング信号を発生する位相制
御回路216とを含んで構成される。
たブロック図である。図において、線路損失を等化する
ための√f線路等化器300が新たに追加されている。
サンプリング位相抽出回路309は識別判定器307の
入力信号と出力信号の差分信号である残留符号間干渉
と、識別判定器307の出力信号である識別結果との相
関信号220を発生する乗算器210と、その相関信号
を累積加算した積分結果221を入力とするサンプラー
213と、サンプラー213によってサンプリングされ
た信号222と外部発振器217からの出力信号を入力
し、図2の各部へのサンプリング信号を発生する位相制
御回路216とを含んで構成される。
【0006】残留符号間干渉と識別結果との相関をとっ
た信号220は、加算器211とボーレート周期(T=
1/80kHz)の遅延器212からなる積分器によっ
てN回累積加算された信号221となる。このN回の累
積加算処理は相関信号220を平均化することになる。
信号221は、サンプラー213によってNT毎にサン
プリングされる。ここで遅延器212の内部結果はNT
毎にリセット(初期化)されるものとする。サンプラー
213によってNT毎にサンプリングされた信号222
は位相制御回路216に入力される。この位相制御回路
はサンプリングされた信号222の符号をもとに、シス
テムの動作クロックであるボーレートクロック(80k
Hz)の位相を、システムのマスタークロックである外
部発振器(15.36MHz)の1周期単位(約65n
sec)でディジタル制御する。ここでN(積分回数)
は、位相引き込みの追従性、さらにはジッタの発生量等
を考慮して、64に設定している。
た信号220は、加算器211とボーレート周期(T=
1/80kHz)の遅延器212からなる積分器によっ
てN回累積加算された信号221となる。このN回の累
積加算処理は相関信号220を平均化することになる。
信号221は、サンプラー213によってNT毎にサン
プリングされる。ここで遅延器212の内部結果はNT
毎にリセット(初期化)されるものとする。サンプラー
213によってNT毎にサンプリングされた信号222
は位相制御回路216に入力される。この位相制御回路
はサンプリングされた信号222の符号をもとに、シス
テムの動作クロックであるボーレートクロック(80k
Hz)の位相を、システムのマスタークロックである外
部発振器(15.36MHz)の1周期単位(約65n
sec)でディジタル制御する。ここでN(積分回数)
は、位相引き込みの追従性、さらにはジッタの発生量等
を考慮して、64に設定している。
【0007】図5(a)は図2(図3)の中の各等化器
によって等化された理想孤立波の波形図である。位相制
御回路216はその出力であるサンプリング信号の位相
(各等化器でのサンプリング位相)が図5(a)の−2
T,T,0,T,2Tの位置にくるように調整されてい
れば最適である。しかし、図5(b)のA点の位置にサ
ンプリング信号の位相がくる場合、すなわち、サンプリ
ング位相が進んでいる場合、信号222は正になり、一
方図5(b)にB点のようにサンプリング位相が遅れて
いる場合、信号222は負になる。したがって、位相制
御回路216は信号222の正,負に応じてサンプリン
グ位相をC点に近づけるよう調整する。
によって等化された理想孤立波の波形図である。位相制
御回路216はその出力であるサンプリング信号の位相
(各等化器でのサンプリング位相)が図5(a)の−2
T,T,0,T,2Tの位置にくるように調整されてい
れば最適である。しかし、図5(b)のA点の位置にサ
ンプリング信号の位相がくる場合、すなわち、サンプリ
ング位相が進んでいる場合、信号222は正になり、一
方図5(b)にB点のようにサンプリング位相が遅れて
いる場合、信号222は負になる。したがって、位相制
御回路216は信号222の正,負に応じてサンプリン
グ位相をC点に近づけるよう調整する。
【0008】サンプリング位相の1回の位相更新量をΔ
τとし、位相制御のアルゴリズム以下に示す。
τとし、位相制御のアルゴリズム以下に示す。
【0009】1) 信号222≧0のとき、Δτ=−T
/192(位相を65nsecだけ遅らせる) 2) 信号222<0のとき、Δτ=T/192(位相
を65nsecだけ進める) 即ち、サンプリング位相引き込み時の位相更新量をボー
レートクロック(80kHz)の192倍のシステムク
ロック(15.36MHz)の1位相幅(65nse
c)とし、信号222の符号によってその制御(進める
か遅らせるか)を行う。前述の動作をトレーニング中、
及び通常動作中に行うことによって受信データより最適
なサンプリング位相の抽出が可能となる。
/192(位相を65nsecだけ遅らせる) 2) 信号222<0のとき、Δτ=T/192(位相
を65nsecだけ進める) 即ち、サンプリング位相引き込み時の位相更新量をボー
レートクロック(80kHz)の192倍のシステムク
ロック(15.36MHz)の1位相幅(65nse
c)とし、信号222の符号によってその制御(進める
か遅らせるか)を行う。前述の動作をトレーニング中、
及び通常動作中に行うことによって受信データより最適
なサンプリング位相の抽出が可能となる。
【0010】トレーニング期間は、全2重通信状態にな
る前にシステムのセットアップモードとして設けられて
おり、システムのフルリセット状態からの立ち上げであ
るコールドスタートと、加入者線路の状態を保持した状
態からの立ち上げであるウォームスタートの2つに分け
られる。これら2モードのトレーニング時間は独立に規
定されており北米標準であるANSI(America
n NationalStandards Insti
tute)規格ではコールドスタートを15sec以
内、ウォームスタートを300msec以内に決めてい
る。
る前にシステムのセットアップモードとして設けられて
おり、システムのフルリセット状態からの立ち上げであ
るコールドスタートと、加入者線路の状態を保持した状
態からの立ち上げであるウォームスタートの2つに分け
られる。これら2モードのトレーニング時間は独立に規
定されており北米標準であるANSI(America
n NationalStandards Insti
tute)規格ではコールドスタートを15sec以
内、ウォームスタートを300msec以内に決めてい
る。
【0011】トレーニング期間中は、エコーキャンセラ
303の収束や、判定帰還形等化器310の収束、さら
にはサンプリング位相抽出回路309によるシステムの
サンプリング位相の引き込み等が行われる。特に判定帰
還形等化器310の収束とサンプリング位相の引き込み
は相互干渉し、トレーニング時間の長期化を招く。
303の収束や、判定帰還形等化器310の収束、さら
にはサンプリング位相抽出回路309によるシステムの
サンプリング位相の引き込み等が行われる。特に判定帰
還形等化器310の収束とサンプリング位相の引き込み
は相互干渉し、トレーニング時間の長期化を招く。
【0012】
【発明が解決しようとする課題】従来の位相制御方式で
はサンプリング位相引き込みの際にマスタークロック
(15.36MHz)の1クロック幅(65nsec)
の単位でディジタル的に位相制御しているため、その位
相引き込み時間の長期化を招き、特にウォームスタート
モードのトレーニング時間の規格を満たす場合に問題と
なる。
はサンプリング位相引き込みの際にマスタークロック
(15.36MHz)の1クロック幅(65nsec)
の単位でディジタル的に位相制御しているため、その位
相引き込み時間の長期化を招き、特にウォームスタート
モードのトレーニング時間の規格を満たす場合に問題と
なる。
【0013】この位相引き込み時間の長期化は、判定帰
還形等化器の収束性と位相制御回路の引き込み特性に見
られる相互干渉に起因する。即ち、判定帰還形等化器が
収束しない限りは位相制御回路が正常に動作せず、また
判定帰還形等化器が収束するためにはある限られた範囲
の位相で動作しなければならない。
還形等化器の収束性と位相制御回路の引き込み特性に見
られる相互干渉に起因する。即ち、判定帰還形等化器が
収束しない限りは位相制御回路が正常に動作せず、また
判定帰還形等化器が収束するためにはある限られた範囲
の位相で動作しなければならない。
【0014】図4に、トレーニング時の判定帰還形等化
器の収束特性をシミュレーションした結果を示す。判定
帰還形等化器として、22タップのFIRフィルタを用
いており、図4において横軸は時間、縦軸は22タップ
の係数2乗総和を表す。同図は判定帰還形等化器の係数
の成長過程を表すものであり、判定帰還形等化器が収束
すると係数2乗総和の平方根は平坦な特性となる。同図
より、判定帰還形等化器の収束に約3200T(40m
sec)程度を要していることが判る。
器の収束特性をシミュレーションした結果を示す。判定
帰還形等化器として、22タップのFIRフィルタを用
いており、図4において横軸は時間、縦軸は22タップ
の係数2乗総和を表す。同図は判定帰還形等化器の係数
の成長過程を表すものであり、判定帰還形等化器が収束
すると係数2乗総和の平方根は平坦な特性となる。同図
より、判定帰還形等化器の収束に約3200T(40m
sec)程度を要していることが判る。
【0015】本発明は、この判定帰還形等化器の高速収
束を実現するためサンプリング位相の収束を高速化する
ものである。
束を実現するためサンプリング位相の収束を高速化する
ものである。
【0016】
【課題を解決するための手段】本発明のサンプリング位
相抽出回路は、伝送路から所定の符号化方式で符号化さ
れた信号を受信する手段と、受信信号の符号レベルを識
別する識別手段と、受信信号を符号毎にサンプリングし
た信号の符号間干渉を除去する等化手段とを含む伝送装
置に使用され、受信信号のサンプリング位相を検出する
ものである。
相抽出回路は、伝送路から所定の符号化方式で符号化さ
れた信号を受信する手段と、受信信号の符号レベルを識
別する識別手段と、受信信号を符号毎にサンプリングし
た信号の符号間干渉を除去する等化手段とを含む伝送装
置に使用され、受信信号のサンプリング位相を検出する
ものである。
【0017】その構成は、識別手段で識別される符号の
符号間干渉成分を検出し累積する第1の手段と、この第
1の手段からの累積出力をサンプリングするサンプリン
グ手段と、該サンプリング手段の出力である第1のサン
プル出力とその一定時間前の第2のサンプル出力に応じ
て受信信号のサンプリング位相を変化させてサンプリン
グ信号を発生する位相制御手段とを含む。
符号間干渉成分を検出し累積する第1の手段と、この第
1の手段からの累積出力をサンプリングするサンプリン
グ手段と、該サンプリング手段の出力である第1のサン
プル出力とその一定時間前の第2のサンプル出力に応じ
て受信信号のサンプリング位相を変化させてサンプリン
グ信号を発生する位相制御手段とを含む。
【0018】位相制御手段は、第1のサンプル出力の振
幅が第2のサンプル出力の振幅より大きいときにサンプ
リング位相の変化量を、第1のサンプル出力の振幅が第
2のサンプル出力の振幅より小さいときのサンプル位相
の変化量より大きくすることを特徴とする。
幅が第2のサンプル出力の振幅より大きいときにサンプ
リング位相の変化量を、第1のサンプル出力の振幅が第
2のサンプル出力の振幅より小さいときのサンプル位相
の変化量より大きくすることを特徴とする。
【0019】前述した本発明の構成において、第1の手
段は、識別手段の入力信号と出力信号の差分信号である
残留符号間干渉を発生する差分手段と、差分信号と識別
手段の出力信号との相関信号を発生する手段と、相関信
号を前記サンプリング位相毎に積分する手段とを有す
る。
段は、識別手段の入力信号と出力信号の差分信号である
残留符号間干渉を発生する差分手段と、差分信号と識別
手段の出力信号との相関信号を発生する手段と、相関信
号を前記サンプリング位相毎に積分する手段とを有す
る。
【0020】また、位相制御手段は、第1のサンプル出
力を一定時間遅延して前記第2のサンプル出力を出力す
る遅延手段と、第1のサンプル出力から第2のサンプル
出力の差し引く引算手段と、第1のサンプル出力と引算
手段の出力に応じてサンプリング位相を変化させてサン
プリング信号を発生する位相制御回路とを含み、位相制
御回路が第1のサンプル出力と引算手段と出力がともに
正または負のときにサンプリング位相の変化量を、第1
のサンプル出力と引算手段の出力の極性が異なるときの
サンプリング位相変化量より大きくすることを特徴とす
る。
力を一定時間遅延して前記第2のサンプル出力を出力す
る遅延手段と、第1のサンプル出力から第2のサンプル
出力の差し引く引算手段と、第1のサンプル出力と引算
手段の出力に応じてサンプリング位相を変化させてサン
プリング信号を発生する位相制御回路とを含み、位相制
御回路が第1のサンプル出力と引算手段と出力がともに
正または負のときにサンプリング位相の変化量を、第1
のサンプル出力と引算手段の出力の極性が異なるときの
サンプリング位相変化量より大きくすることを特徴とす
る。
【0021】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0022】図1は本発明の実施例を示すブロック図で
ある。図において、サンプリング位相制御回路100以
外は図2の回路の各ブロックと同じである。すなわち、
図1,図2において、加入者線路101と305、ハイ
ブリッドトランス102と304、アナログ・ディジタ
ル変換器103と306、エコーキャンセラ104と3
03、加算器105a、105bと308a,308
b、線路等化器106と300、識別判定器107と3
07、加算器108と208、遅延器109と209、
掛け算器110と210、加算器111と211、遅延
器112と212、判定帰還形等化器118と310お
よび伝送符号はそれぞれ同一である。
ある。図において、サンプリング位相制御回路100以
外は図2の回路の各ブロックと同じである。すなわち、
図1,図2において、加入者線路101と305、ハイ
ブリッドトランス102と304、アナログ・ディジタ
ル変換器103と306、エコーキャンセラ104と3
03、加算器105a、105bと308a,308
b、線路等化器106と300、識別判定器107と3
07、加算器108と208、遅延器109と209、
掛け算器110と210、加算器111と211、遅延
器112と212、判定帰還形等化器118と310お
よび伝送符号はそれぞれ同一である。
【0023】ここで、加算器108と、遅延器109
と、掛け算器110と、加算器111と遅延器112と
は、識別判定器107で識別される符号の符号間干渉成
分を検出し累積(積分)する第1の回路を構成する。ま
たサンプリング位相制御回路100には本発明のサンプ
リング手段と位相制御手段が含まれる。
と、掛け算器110と、加算器111と遅延器112と
は、識別判定器107で識別される符号の符号間干渉成
分を検出し累積(積分)する第1の回路を構成する。ま
たサンプリング位相制御回路100には本発明のサンプ
リング手段と位相制御手段が含まれる。
【0024】以下、動作について説明するが、ハイブリ
ッドトランス102から識別判定器107までの動作は
図2および図3の従来技術と同じなので、説明を省略す
る。
ッドトランス102から識別判定器107までの動作は
図2および図3の従来技術と同じなので、説明を省略す
る。
【0025】従来法と同様に識別等化器107の入出力
信号の差分信号である残留符号間干渉を遅延器109で
ボーレートクロック(80kHz)の1タイムスロット
分(T=12.5μsec)遅延させて、乗算器110
で識別判定器107の出力信号との相関をとる。相関信
号120は、加算器111と遅延器112からなる積分
器によって累積加算される。累積加算された信号121
は、サンプリング位相制御回路100に供給されサンプ
ラー113によってNT毎にサンプリングされる。ま
た、NT毎のサンプリングと同時に遅延器112に累積
加算された信号もリセットされる。ここで、Nは積分回
数を表し、従来法と同様に64に設定している。サンプ
ラー113でサンプリングされた信号122は、NT時
間の遅延器114に入力される。加算器115は、信号
122と遅延器114でNT時間だけ遅延された信号と
の差分信号123を出力する。信号122と信号123
は、位相制御回路116に入力され、この位相制御回路
116は外部発振器117の出力信号である15.36
MHzのマスタークロックに基づいてボーレートクロッ
クの位相を制御する。
信号の差分信号である残留符号間干渉を遅延器109で
ボーレートクロック(80kHz)の1タイムスロット
分(T=12.5μsec)遅延させて、乗算器110
で識別判定器107の出力信号との相関をとる。相関信
号120は、加算器111と遅延器112からなる積分
器によって累積加算される。累積加算された信号121
は、サンプリング位相制御回路100に供給されサンプ
ラー113によってNT毎にサンプリングされる。ま
た、NT毎のサンプリングと同時に遅延器112に累積
加算された信号もリセットされる。ここで、Nは積分回
数を表し、従来法と同様に64に設定している。サンプ
ラー113でサンプリングされた信号122は、NT時
間の遅延器114に入力される。加算器115は、信号
122と遅延器114でNT時間だけ遅延された信号と
の差分信号123を出力する。信号122と信号123
は、位相制御回路116に入力され、この位相制御回路
116は外部発振器117の出力信号である15.36
MHzのマスタークロックに基づいてボーレートクロッ
クの位相を制御する。
【0026】即ち、従来法ではボーレートクロックの位
相を信号122の符号のみを用いて制御しているが、本
発明では信号122と、前回(NT時間前)の位相制御
信号との差分信号123を用いて位相制御を行ってい
る。
相を信号122の符号のみを用いて制御しているが、本
発明では信号122と、前回(NT時間前)の位相制御
信号との差分信号123を用いて位相制御を行ってい
る。
【0027】ここで、サンプリング位相が最適位相より
大きくずれているとき、信号122の振幅がそのNT時
間前の値よりも大きくなる。この場合、信号122≧0
且つ信号123≧0、又は、信号122<0且つ信号1
23<0となる。一方、サンプリング位相のずれが小さ
くなると、信号122≧0且つ信号123<0、又は信
号122<0且つ信号123≧0となる。したがって、
本実施例の位相制御アルゴリズムは、1回の位相制御量
をΔτとすると以下のようになる。
大きくずれているとき、信号122の振幅がそのNT時
間前の値よりも大きくなる。この場合、信号122≧0
且つ信号123≧0、又は、信号122<0且つ信号1
23<0となる。一方、サンプリング位相のずれが小さ
くなると、信号122≧0且つ信号123<0、又は信
号122<0且つ信号123≧0となる。したがって、
本実施例の位相制御アルゴリズムは、1回の位相制御量
をΔτとすると以下のようになる。
【0028】 信号122≧0且つ、信号123≧0のとき、Δτ=−2T/192…(1) 信号122≧0且つ、信号123<0のとき、Δτ=−T/192…(2) 信号122<0且つ、信号123≧0のとき、Δτ=T/192…(3) 信号122<0且つ、信号123<0のとき、Δτ=2T/192…(4) ここでTはボーレート周期(1/80kHz)を表し、
システムクロック(15.36MHz)に対して192
倍の周期を持つ。上記アルゴリズムによって、Δτを信
号122と信号123を用いて適応制御することで最適
位相への引き込み、及び判定帰還形等化器の収束を高速
化することが可能となる。
システムクロック(15.36MHz)に対して192
倍の周期を持つ。上記アルゴリズムによって、Δτを信
号122と信号123を用いて適応制御することで最適
位相への引き込み、及び判定帰還形等化器の収束を高速
化することが可能となる。
【0029】図4にはシミュレーション結果を示す。図
4より、従来法に比べて判定帰還形等化器の収束時間が
約1/2の1600T(20msec)に低減されてい
ることが判る。
4より、従来法に比べて判定帰還形等化器の収束時間が
約1/2の1600T(20msec)に低減されてい
ることが判る。
【0030】図6は図1に示す加入者線伝送システムの
位相制御回路116の詳細ブロック図である。
位相制御回路116の詳細ブロック図である。
【0031】1ビット識別器501,502は各々位相
制御信号122,123の符号を判定し、その符号を表
す出力信号505,506を発生する。たとえば、1ビ
ット識別器としては零レベル比較器が適当である。分周
器制御回路503は出力信号505,506に応じて制
御信号507を発生し分周器504に対して位相制御を
かける。その位相制御アルゴリズムは前述の式(1)〜
(4)に示す通りである。
制御信号122,123の符号を判定し、その符号を表
す出力信号505,506を発生する。たとえば、1ビ
ット識別器としては零レベル比較器が適当である。分周
器制御回路503は出力信号505,506に応じて制
御信号507を発生し分周器504に対して位相制御を
かける。その位相制御アルゴリズムは前述の式(1)〜
(4)に示す通りである。
【0032】図7は水晶発振器117からの15.36
MHzのクロック信号と分周器504の分周出力信号を
示すタイミングチャートである。分周器504は分周周
期を決めるカウンタと出力パルス幅を決める単安定マル
チバイブレータから成り、カウンタが15.36MHz
のクロック信号を192個計数することにより分周パル
スを発生し80kHzのボーレートのサンプリングクロ
ック信号509を生成する。カウンタは定常動作時には
192分周するが、制御信号507が発生するとき、す
なわち判定帰還形等化器118が収束せずサンプリング
位相が適正値からずれている時には、信号507に応じ
て190,191,193,194のいずれかを計数す
る。これによって、クロック信号509のクロック周期
は2T/192,T/192,−T/192,−2T/
192でそれぞれ変化し、サンプリング位相を補正す
る。
MHzのクロック信号と分周器504の分周出力信号を
示すタイミングチャートである。分周器504は分周周
期を決めるカウンタと出力パルス幅を決める単安定マル
チバイブレータから成り、カウンタが15.36MHz
のクロック信号を192個計数することにより分周パル
スを発生し80kHzのボーレートのサンプリングクロ
ック信号509を生成する。カウンタは定常動作時には
192分周するが、制御信号507が発生するとき、す
なわち判定帰還形等化器118が収束せずサンプリング
位相が適正値からずれている時には、信号507に応じ
て190,191,193,194のいずれかを計数す
る。これによって、クロック信号509のクロック周期
は2T/192,T/192,−T/192,−2T/
192でそれぞれ変化し、サンプリング位相を補正す
る。
【0033】
【発明の効果】以上説明したように、本発明はトレーニ
ング中のボーレートクロックの位相引き込みの際に、判
定帰還形等化器が収束する過程の位相制御量を、残留符
号間干渉量を用いて適応制御することによって、判定帰
還形等化器の収束、及びボーレートクロックの位相引き
込みの高速化を図ることができる。
ング中のボーレートクロックの位相引き込みの際に、判
定帰還形等化器が収束する過程の位相制御量を、残留符
号間干渉量を用いて適応制御することによって、判定帰
還形等化器の収束、及びボーレートクロックの位相引き
込みの高速化を図ることができる。
【図1】本発明の一実施例のブロック図
【図2】従来構成のブロック図
【図3】エコーキャンセラを用いた従来のディジタル加
入者線伝送システムの構成を表すブロック図
入者線伝送システムの構成を表すブロック図
【図4】従来法、及び本発明による構成法による判定帰
還形等化器の内部構成要素である22タップFIRフィ
ルタの各係数2乗総和のシミュレーション結果を示す特
性図
還形等化器の内部構成要素である22タップFIRフィ
ルタの各係数2乗総和のシミュレーション結果を示す特
性図
【図5】等化後の理想孤立波とプリカーソル0クロス付
近の波形の拡大波形を示す波形図
近の波形の拡大波形を示す波形図
【図6】位相制御回路のブロック図
【図7】図6のブロック図のタイミングチャート
Claims (5)
- 【請求項1】 伝送路から所定の符号化方式で符号化さ
れた信号を受信する手段と、前記受信信号の符号レベル
を識別する識別手段と、前記受信信号を符号毎にサンプ
リングした信号の符号間干渉を除去する等化手段とを含
む伝送装置における前記受信信号のサンプリング位相を
検出するサンプリング位相抽出回路において、前記伝送
装置のトレーニング時間中に、 前記識別手段で識別される符号の符号間干渉成分を検出
し累積する第1の手段と、 前記第1の手段からの累積出力をサンプリングするサン
プリング手段と、 前記サンプリング手段の出力である第1のサンプル出力
とその一定時間前の第2のサンプル出力に応じて前記サ
ンプリング位相を変化させてサンプリング信号を発生す
る位相制御手段とを含み、 前記位相制御手段は、前記第1のサンプル出力の振幅が
前記第2のサンプル出力の振幅より大きいときに前記サ
ンプリング位相の変化量を、前記第1のサンプル出力の
振幅が前記第2のサンプル出力の振幅より小さいときの
前記サンプル位相の変化量より大きくすることを特徴と
するサンプリング位相抽出回路。 - 【請求項2】 前記第1の手段は、前記識別手段の入力
信号と出力信号の差分信号である残留符号間干渉を発生
する差分手段と、 前記差分信号と前記識別手段の出力信号との相関信号を
発生する手段と、 前記相関信号を前記サンプリング位相毎に積分する手段
とを有する請求項1に記載されたサンプリング位相抽出
回路。 - 【請求項3】 前記位相制御手段は、前記第1のサンプ
ル出力を一定時間遅延して前記第2のサンプル出力を出
力する遅延手段と、 前記第1のサンプル出力から前記第2のサンプル出力を
差し引く引算手段と、 前記第1のサンプル出力と前記引算手段の出力に応じて
前記サンプリング位相を変化させて前記サンプリング信
号を発生する位相制御回路とを含み、 前記位相制御回路は、前記第1のサンプル出力と前記引
算手段の出力がともに正または負のときに前記サンプリ
ング位相の変化量を、前記第1のサンプル出力と前記引
算手段の出力の極性が異なるときのサンプリング位相変
化量より大きくすることを特徴とする請求項1に記載さ
れたサンプリング位相抽出回路。 - 【請求項4】 前記位相制御回路は、前記第1のサンプ
ル出力と前記引算手段の出力の極性を識別する識別手段
と、 高速クロック信号を発生する手段と、 前記クロック信号を分周する手段と、 前記識別手段の出力に応じて前記クロック信号の分周比
を可変する手段とを含む請求項3に記載されたサンプリ
ング位相抽出回路。 - 【請求項5】 伝送路から所定の符号化方式で符号化さ
れた信号を受信し、該受信信号の符号レベルを識別する
識別判定器と、前記受信信号をサンプリングした信号の
符号間干渉を除去する等化器とを含む伝送システムにお
ける前記受信信号のサンプリング位相を決定するサンプ
リング位相抽出回路において、前記伝送システムのトレ
ーニング時間内に、 前記識別判定器の入力信号と出力信号の差分信号である
残留符号間干渉と、前記識別判定器の出力信号との相関
信号を積分した信号をサンプリングするサンプラーと、 前記サンプラーによりサンプリングされた第1の信号を
入力とする遅延器と、 前記第1の信号から前記遅延器の出力信号を差し引く引
算器と、 前記第1の信号と前記引算器からの第2の信号に応じて
サンプリング位相を変化させる位相制御回路とを備え、 前記位相制御回路は、前記第1の信号と前記第2の信号
が共に正又は負の値であるときにサンプリング位相変化
量を、前記第1の信号と前記第2の信号のいずれか一方
のみが正又は負の値のときのサンプリング位相変化量よ
りも大きくすることを特徴とするサンプリング位相抽出
回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24246692A JPH0817375B2 (ja) | 1992-09-11 | 1992-09-11 | サンプリング位相抽出回路 |
US08/119,396 US5450457A (en) | 1992-09-11 | 1993-09-13 | Sampling phase extracting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24246692A JPH0817375B2 (ja) | 1992-09-11 | 1992-09-11 | サンプリング位相抽出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06181466A JPH06181466A (ja) | 1994-06-28 |
JPH0817375B2 true JPH0817375B2 (ja) | 1996-02-21 |
Family
ID=17089506
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24246692A Expired - Lifetime JPH0817375B2 (ja) | 1992-09-11 | 1992-09-11 | サンプリング位相抽出回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5450457A (ja) |
JP (1) | JPH0817375B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5675612A (en) * | 1995-07-13 | 1997-10-07 | Telefonaktiebolaget Lm Ericsson | Method and apparatus for timing recovery |
KR100393198B1 (ko) * | 1996-12-13 | 2003-11-28 | 삼성전자주식회사 | E2pr4ml방식의등화기를이용한타이밍복원장치,그에따른타이밍복원방법및최종데이터판정장치 |
US5940442A (en) * | 1997-01-30 | 1999-08-17 | National Semioonductor Corporation | High speed data receiver |
US6928106B1 (en) * | 1998-08-28 | 2005-08-09 | Broadcom Corporation | Phy control module for a multi-pair gigabit transceiver |
US6647070B1 (en) * | 1998-09-10 | 2003-11-11 | Texas Instruments Incorporated | Method and apparatus for combating impulse noise in digital communications channels |
DE10139779C2 (de) * | 2001-08-03 | 2003-06-26 | Infineon Technologies Ag | Verfahren zum Übertragen von Datenströmen und Warmstart-Sequenz für S(H)DSL-Sendeempfangseinrichtungen |
JP4455015B2 (ja) * | 2003-11-07 | 2010-04-21 | Necエレクトロニクス株式会社 | キャンセラ回路及び制御方法 |
JP4607496B2 (ja) * | 2004-06-10 | 2011-01-05 | 富士通株式会社 | 信号波形モニタ回路 |
US9893871B2 (en) * | 2014-10-31 | 2018-02-13 | Electronics And Telecommunications Research Institute | In-band full duplex transceiver |
WO2021090466A1 (ja) * | 2019-11-08 | 2021-05-14 | 三菱電機株式会社 | 位相同期回路及び同相分配回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5247544A (en) * | 1992-03-26 | 1993-09-21 | Motorola, Inc. | Phase adjustment method and apparatus for use in a clock recovery circuit |
-
1992
- 1992-09-11 JP JP24246692A patent/JPH0817375B2/ja not_active Expired - Lifetime
-
1993
- 1993-09-13 US US08/119,396 patent/US5450457A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06181466A (ja) | 1994-06-28 |
US5450457A (en) | 1995-09-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960813 |