JP4455015B2 - キャンセラ回路及び制御方法 - Google Patents

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Description

本発明は、ノイズをキャンセルする回路及び方法に関し、特に、エコー／クロストークをキャンセルするキャンセラ回路及び制御方法に関する。
ケーブル等を介し信号を送受信する通信システム、特に、同一ケーブルにて全二重同時双方向通信を行うシステムでは、伝送線路のインピーダンス不整合によって生じる、自装置から送信信号の反射信号であるエコーや、他のケーブルからの空間容量結合に起因するクロストークが、トランシーバの性能、特に、受信回路の性能を劣化させる。このため、エコー／クロストークの影響をキャンセルし、真の受信信号を再生するキャンセラ機能が必要とされる。
従来のキャンセラ機能では、一般に、連続時間（continuous time）のアナログ信号波形を、一旦、アナログ・デジタル変換器（「ＡＤコンバータ」という）で、離散時間的に振幅を量子化したデジタル信号に変換し（離散時間（discrete time）の周期は、ＡＤコンバータの変換周波数の逆数に対応し、量子化の単位はＡＤコンバータの分解能で規定される）、デジタル適応フィルタによるデジタル信号処理にて、エコー及びクロストークの影響をキャンセルしている（例えば後記特許文献１参照）。ここで、本発明の背景技術をなす通信システムの一例として、図１１に、ハイブリッド、キャンセラを有し全二重双方向動作を行うギガビット・イーサネット（登録商標）（Gigabit Ethernet（登録商標））システムを示す（後記特許文献１参照）。図１１において、コンピュータ１４とハブ１２間の通信は、２５０Ｍｂ／秒で動作するワイヤ又はケーブル（銅製）のＵＴＰ（Unshielded Twisted Pair；無シールド撚り線対）１８と、ＵＴＰ１８の各端部に位置される８個のトランシーバ２０を用いて行われる。ギガビット・メディア・インディペンデント・インタフェース（ＧＭＩＩ）２８は、例えば１２５ＭＨｚでバイト形式のデータを受け取り、物理層をなす物理コーディング・サブ・レイヤ（ＰＣＳ）３０に出力する。ＰＣＳ３０は、ＧＭＩＩ２８からのビットデータを５レベルのパルス振幅変調（ＰＡＭ）信号に符号化する。５つの信号レベルは、−２，−１，０，＋１，＋２である。全二重双方向動作の必要性から、各ＵＴＰ１８の両端には、それぞれハイブリッド２６が設けられている。ハイブリッド２６は、通信線のアクセスを制御し、通信線１６の各端部でのトランシーバ２０間の全二重双方向動作を可能としており、また、対応するトランシーバ２０の送信回路（ＴＸ）２２と受信回路（ＲＸ）２４を互いに分離するように機能する。なお、この特許文献１には、トランシーバ２０において、ハイブリッド２６からの信号をＡＤコンバータ（不図示）で１２５ＭＨｚでデジタル信号に変換し、ＡＤコンバータの出力信号を、不図示のＦＩＦＯ（First In First Out；先入れ先出し方式の記憶回路）が受信して先入れ先出し方式で格納して、不図示の適応フィルタ（フィードフォアワードイコライザ（ＦＦＥ））に出力し、ＦＦＥは、ＬＭＳ（Least Mean Square；最小平均二乗）アルゴリズムに基づく適応フィルタ処理を行うことで、チャネル等化及びシンボル間干渉（ＩＳＩ）キャンセレーションを行って歪を補正し、いずれも不図示のＦＦＥの出力とエコーキャンセラの出力、ＮＥＸＴキャンセレーションシステムの出力の和が、ディテクタに供給され、ディテクタの出力とデテクタへの入力とから生成されるエラーと、ディテクタの出力を入力とするタイミングリカバリ回路を有し、ＦＩＦＯ、ＡＤコンバータにクロックを供給する構成が開示されている。
また、ＩＳＤＮ（Integrated Service Digital Network）システムのエコー・キャンセラとして、修正２相符号（modified biphase code）の信号帯域をカバーするために、データレートの４倍速度で動作するように構成されたエコー・キャンセラも知られている（例えば後記非特許文献２参照）。
米国特許第６２３６６４５号明細書（第２図、第６図） AKIRA KANEMASA, AKIHIKO SYGIYAMA, SHIN'ICHI KOIKE, and TETSU KOYAMA," An ISDN Subscriber Loop Transmission System Based on Echo Cancellation Technique," IEEE JOURNAL ON SELCTED AREAS IN COMMUNICATIONS, pp.1359-1366, VOL. SAC-4, NO.8, NOVEMBER 1986. KURT H. MUELLER AND MARKUS MULLER, "Timing Recovery in Digital Synchronous Data Receivers," IEEE TRANSACTIONS ON COMMUNICATIONS, pp.516-531, VOL. COM-24, NO.5, MAY 1976
図１１に示したようなギガビットイーサネット（登録商標）システム等では、信号速度の高速化、及び、量子化の高分解能化が要求されている。このため、ハイブリッドからの信号をＡＤコンバータで変換する場合、ＡＤコンバータに入力される信号振幅、必要とされる動作周波数（変換周波数）の高速化等の点で、回路の実現性、経済性に問題があるほか、デジタル信号処理部の回路規模の増大、高速動作実現性の問題が顕在化しており、価格の高騰等、経済的な観点からも集積化が困難とされる。
このような問題を解消する対策として、例えば、ＡＤコンバータの前段の離散処理の前の連続領域で、エコー／クロストークをキャンセルし、受信信号からエコー／クロストークをキャンセルした信号をＡＤコンバータに供給するという案について、以下に検討してみる。図１２は、検討対象の構成の一例を図式化したものである。
図１２に示すように、デジタル・アナログ変換器（「ＤＡコンバータ」という）２０４を用いて、受信点でのエコー／クロストーク信号と等価な、連続時間のアナログ・レプリカ信号を生成し、アナログ減算器２０１で、エコー／クロストークを含む受信信号（サンプリング周波数の１／２の周波数以上の周波数成分はカットされている）からレプリカ信号をアナログ信号波形同士で減算してキャンセルし、エコー／クロストークをキャンセルした受信信号を、ＡＤコンバータ２０２のアナログ入力端子に供給している。
ＡＤコンバータ２０２からの出力（離散時間量子化デジタル信号は、適応フィルタ２０３に入力され、適応フィルタ２０３は、フィルタ出力としてデジタル信号をＤＡコンバータ２０４のデジタル入力端子に供給し、ＤＡコンバータ２０４は、入力されたデジタル信号を、サンプリングクロックに基づき、離散時間のアナログ信号（例えば０次ホールド）に変換し、ほぼ、サンプリング周波数の１／２のカットオフ周波数の、線形時不変アナログ・ローパスフィルタ（「ポストフィルタ」又は「再生フィルタ」ともいう）を通して、連続時間アナログ信号を生成し、エコー／クロストークのレプリカ信号として、減算器２０１に出力する。なお、適応フィルタ２０３は、ＡＤコンバータ２０２の出力信号を誤差信号ｅjとして入力し、エコー／クロストーク参照信号を入力信号ｘ(j)として入力し、有限インパルス応答（ＦＩＲ；Finite Impulse Response）型のトランスバーサルフィルタの場合、入力信号とフィルタ係数hi（インパルス応答）の畳み込み演算結果を出力し、ＬＭＳ又はＲＬＳ（Recursive Least Squares；逐次最小二乗)アルゴリズム等に基づき、誤差信号（所望のエコー／クロストークとフィルタ出力（レプリカ信号）との誤差）が減少するように、フィルタ係数を可変させる。なお、ＤＡコンバータ２０４の入力の前段に、マグニチュードが｜Ｇ（ｅｊω）｜＝ω／２sin(ωT)（ただし、Ｔはサンプリング周期）のフィルタ処理を行い、Ｇ（ｅｊω）とポストフィルタの伝達関数Ｈ(ω)（ただし、｜Ｈ(ω)｜＝２sin(ωT)／ω）とのケスケード接続により平坦なマグニチュード特性を有するようにも、構成される。
受信信号から、レプリカ信号によりエコー／クロストークがキャンセルされている場合、ＡＤコンバータ２０２の入力振幅レンジは、真の受信信号のレンジでよいことになる。なお、図１２において、対向する相手装置（不図示）から、伝送線路を送信される受信信号とエコー／クロストーク信号の間に、位相の相関はないものとする。
さらに、図１２に示す構成において、エコー／クロストークレプリカ信号波形を生成するために、適応フィルタ２０３と、適応フィルタ２０３の出力信号をアナログ信号に変換するＤＡコンバータ２０４と、ＡＤコンバータ２０２のサンプリング周波数（変換速度）とを、いずれもボーレート（baud rate）の２倍以上の速度で処理する構成とされている。
しかしながら、オーバーサンプル構成の場合、ＡＤコンバータの高速設計が必要とされ、高速信号処理システムの経済的な実現が困難となる。
したがって、本発明は、上記問題点に鑑みて創案されたものであって、その目的は、デジタル型の適応フィルタ、ＤＡコンバータ、ＡＤコンバータのオーバーサンプリングを不要とし、例えば、ボーレートにて、連続時間アナログ信号波形のエコー／クロストークのキャンセルを実現する回路及び方法を提供することにある。
前記目的を達成する本発明の１つのアスペクトに係るキャンセル回路は、アナログ信号をデジタル信号に変換するアナログ・デジタル変換器の前段の受信端に、入力される受信信号とエコー／クロストークのレプリカ信号との減算を、連続時間のアナログ領域で行う減算器が配設され、入力されるエコー／クロストーク参照信号と前記アナログ・デジタル変換器の出力信号とに基づき、エコー／クロストークのレプリカ信号をデジタル信号にて出力する適応フィルタと、前記適応フィルタから出力されるデジタル信号を入力してアナログ信号に変換し前記減算器に対して前記エコー／クロストークのレプリカ信号として供給するデジタル・アナログ変換器と、を有するキャンセラ回路が、さらに、前記デジタル・アナログ変換器でのサンプリング位相を、前記アナログ・デジタル変換器側のサンプリング位相とは独立に可変に制御する制御回路を備え、前記デジタル・アナログ変換器から出力される前記エコー／クロストークのレプリカ信号の信号波形の位相を、受信したエコー／クロストークの位相に一致させる制御が行われる、構成とされている。
本発明に係る前記キャンセル回路において、前記適応フィルタから出力されるデジタル信号を受け、前記アナログ・デジタル変換器側のサンプリングクロック信号から、前記デジタル・アナログ変換器側のサンプリングクロック信号へクロックの乗せ換えを行って前記デジタル・アナログ変換器に供給する回路を備えた構成としてもよい。
本発明に係るキャンセル回路は、第１の入力端子に供給されるアナログ信号から第２の入力端子に供給されるアナログ信号を減算してなるアナログ信号を出力する減算器と、前記減算器から出力されるアナログ信号をアナログ入力端子から入力し、入力したアナログ信号をデジタル信号に変換してデジタル出力端子より出力するアナログ・デジタル変換器と、前記アナログ・デジタル変換器から出力されるデジタル出力信号と、入力されるエコー／クロストーク参照信号とをそれぞれに入力するための入力端子と、フィルタ出力をデジタル信号にて出力する出力端子とを少なくとも有する適応フィルタと、前記適応フィルタから出力されるデジタル信号を受け、書き込み用クロック信号に基づき書き込み、読み出し用クロック信号に基づき読み出して出力することで、クロックの乗せ換えを行う先入れ先出し型の記憶装置と、前記先入れ先出し型の記憶装置から出力されるデジタル信号をデジタル入力端子より入力し、入力したデジタル信号をアナログ信号に変換してアナログ出力端子より出力するデジタル・アナログ変換器と、入力クロック信号を共通に受け、前記入力クロック信号をそれぞれ可変に遅延させて第１及び第２のクロック信号として出力する第１及び第２の可変遅延回路と、を備え、前記第１の可変遅延回路から出力される前記第１のクロック信号は、前記アナログ・デジタル変換器及び前記適応フィルタにはそれぞれのサンプリングクロックとして供給されるとともに、前記先入れ先出し型の記憶装置には前記書き込み用クロック信号として供給され、前記第２の可変遅延回路から出力される前記第２のクロック信号は、前記先入れ先出し型の記憶装置には前記読み出し用クロック信号として供給されるとともに、前記デジタル・アナログ変換器のサンプリングクロックとして供給され、受信信号が前記減算器の前記第１の入力端子に供給され、前記デジタル・アナログ変換器から出力されるアナログ信号は、エコー／クロストークのレプリカ信号として、前記減算器の前記第２の入力端子に供給され、前記アナログ・デジタル変換器のアナログ入力端子には、対向装置からの受信信号からエコー／クロストークがキャンセルされた信号が供給される。
本発明に係るキャンセル回路において、前記第１及び第２のクロック信号の周波数は１秒あたりの変調回数（baud rate）に等しい。
本発明の他のアスペクトに係る方法は、アナログ信号をデジタル信号に変換するアナログ・デジタル変換器の前段の受信端に、入力される受信信号とエコー／クロストークのレプリカ信号との減算を、連続時間のアナログ領域で行う減算器を設け、入力されるエコー／クロストーク参照信号と前記アナログ・デジタル変換器の出力信号とに基づき、エコー／クロストークのレプリカ信号をデジタル信号にて出力する適応フィルタと、前記適応フィルタから出力されるデジタル信号を入力してアナログ信号に変換し前記減算器に対して前記エコー／クロストークのレプリカ信号として供給するデジタル・アナログ変換器と、を有するキャンセラ回路の制御方法であって、
前記デジタル・アナログ変換器でのサンプリング位相を、前記アナログ・デジタル変換器側のサンプリング位相とは独立に可変に制御するステップと、
前記デジタル・アナログ変換器から出力される前記エコー／クロストークのレプリカ信号の信号波形の位相を、受信したエコー／クロストークの位相に一致させるよに制御するステップと、を含む。
本発明のさらに他のアスペクトに係るキャンセル回路によれば、位相制御トレーニングモードにおいて、
（ａ）前記適応フィルタへの前記エコー／クロストーク参照信号を与えず、前記減算器に対して対向装置からの受信信号を与えず、且つ、前記デジタル・アナログ変換器からの前記レプリカ信号を与えない状態で、
前記減算器の第１の入力端子に、エコー／クロストークのみの信号を入力し、前記アナログ・デジタル変換器からの出力信号に基づき、前記第１の可変遅延回路の遅延を可変制御し、前記第１のクロック信号の位相が可変制御され、前記第２の可変遅延回路の遅延の制御は行わず、前記アナログ・デジタル変換器での前記エコー／クロストークのサンプリング位置の検出を行い、
（ｂ）前記減算器の第１の入力端子は、前記対向装置からの受信信号とエコー／クロストークが無い信号無しの状態とされ、且つ、前記適応フィルタに前記エコー／クロストーク参照信号を入力し、前記減算器の第２の入力端子には、前記デジタル・アナログ変換器からのレプリカ信号が供給される状態で、
前記アナログ・デジタル変換器からの出力信号に基づき、前記第２の可変遅延回路の遅延を可変制御し、前記第２のクロック信号の位相が制御され、前記第１の可変遅延回路の遅延の制御は行わず、前記アナログ・デジタル変換器の前記検出されたサンプリング位置において、前記レプリカ信号の位相が、前記エコー／クロストークの位相と一致するように制御され、
（ｃ）前記第１及び第２のクロック信号の位相は制御せずそのままとし、前記減算器の第１及び第２の入力端子には、エコー／クロストークと前記レプリカ信号をそれぞれ入力し、
前記アナログ・デジタル変換器は、前記減算器から出力される、前記エコー／クロストークと前記レプリカ信号の差信号を入力とし、
前記適応フィルタは、前記アナログ・デジタル変換器からの出力信号を誤差として入力し、前記エコー／クロストーク参照信号を入力し、フィルタの出力信号と、目標信号であるエコー／クロストークとの誤差が減少するように、フィルタ係数を適応的に可変させることで等化引き込みを行い、前記減算器の出力からエコー／クロストークのキャンセルが行われる。
本発明の別のアスペクトによれば、上記キャンセラ回路を有する送受信装置が提供される。あるいは、本発明のさらに別のアスペクトによれば、ケーブル又はワイヤよりなる通信路の両端部に、それぞれ、ハイブリッド回路及び送受信装置を有し、前記送受信装置が上記した本発明に係るキャンセラ回路を有し、全二重双方向通信が行われる通信システムが提供される。
本発明によれば、適応フィルタ、デジタル・アナログ変換器、アナログ・デジタル変換器のオーバーサンプリングを不要とし、アナログ減算器において、エコー／クロストーク信号とレプリカ信号とを一致させることができ、アナログ・デジタル変換器の入力信号からエコー／クロストーク信号の影響をキャンセルすることができる。本発明によれば、集積化を、技術的にも、経済的にも容易化しており、高速通信システムに適用して好適とされる。
本発明についてより詳細に説述するため、添付図面を参照して以下に説明する。本発明の好適な一実施の形態は、エコー／クロストークのレプリカ信号波形を生成するデジタル・アナログ変換器には、クロック信号を可変に遅延させて供給し、受信信号からデジタル・アナログ変換器の出力信号を減算する減算器の出力信号の位相を、アナログ・デジタル変換器、適応フィルタのクロックとは独立に、制御可能としている。より詳細には、本発明の一実施の形態のキャンセラ回路は、第１の入力端子のアナログ信号から第２の入力端子のアナログ信号を減算した信号を出力する減算器（１０１）と、減算器（１０１）から出力されるアナログ信号をアナログ入力端子に入力し、入力したアナログ信号をデジタル信号に変換してデジタル出力端子から出力するアナログ・デジタル変換器と（１０２）、アナログ・デジタル変換器から出力されるデジタル出力信号（３）と、エコー／クロストーク参照信号（４）を入力とし、フィルタ係数が適応的に可変とさせる適応フィルタ（１０３）と、適応フィルタ（１０３）から出力されるデジタル出力信号を書き込み用クロック信号に基づき書き込み、読み出し用クロック信号に基づき読み出すことでクロックの乗せ換えを行う先入れ先出し型の記憶装置（１０４）と、先入れ先出し型の記憶装置（１０４）から出力されるデジタル信号をデジタル入力端子に入力し、入力したデジタル信号をアナログ信号に変換してアナログ出力端子から出力するデジタル・アナログ変換器（１０５）と、入力クロック信号（５）を共通に受け、前記入力クロック信号をそれぞれ可変に遅延させ第１及び第２のクロック信号として出力する第１及び第２の可変遅延回路（１０６、１０７）を備えている。
第１の可変遅延回路（１０６）から出力される１のクロック信号（６）は、アナログ・デジタル変換器（１０２）及び適応フィルタ（１０３）を駆動するサンプリングクロックとして供給されるとともに、先入れ先出し型の記憶装置（１０４）に対して前記書き込み用クロック信号として供給される。なお、アナログ・デジタル変換器（１０２）の変換速度は入力されるサンプリングクロックで規定される。
また、第２の可変遅延回路から出力される前記第２のクロック信号（７）は、先入れ先出し型の記憶装置（１０４）に対して前記読み出し用クロック信号として供給されるとともに、デジタル・アナログ変換器（１０５）にサンプリングクロックとして供給される。デジタル・アナログ変換器（１０５）の変換速度は入力されるサンプリングクロックで規定される。
エコー／クロストークを含む受信信号（１）は、減算器（１０１）の第１の入力端子に供給され、デジタル・アナログ変換器（１０５）から出力されるアナログ信号は、エコー／クロストークのレプリカ信号として、減算器（１０１）の第２の入力端子（−）に供給され、アナログ・デジタル変換器（１０２）のアナログ入力端子には、対向装置からの受信信号よりエコー／クロストークがキャンセルされた信号である、真の受信信号が供給される。
本実施の形態において、入力クロック信号（５）の周波数は、好ましくは、ボーレート（１秒間当りの変調回数）と等しく設定される。
本実施の形態において、デジタル・アナログ変換器（１０５）は、入力したデジタル信号を変換したアナログ信号（例えば０次ホールド）に対して、サンプリング周波数の半分以上の周波数成分をカットし、連続時間アナログ信号を出力するフィルタ（カットオフ周波数がサンプリング周波数の半分の低域通過フィルタ）を有する。
本実施の形態において、キャンセラ回路は、位相制御トレーニングモードにおいて、少なくとも以下の手順（処理ステップ）を実行する。
［ステップＡ］：不図示の対向装置からの受信信号、エコー／クロストーク参照信号、及び、レプリカ信号を供給しない状態で、減算器（１０１）の第１の入力端子に、エコー／クロストークのみの信号を入力し、アナログ・デジタル変換器（１０２）からの出力信号に基づき、第１の可変遅延回路（１０６）の遅延を可変制御し、第１のクロック信号（６）の位相が可変制御され、アナログ・デジタル変換器（１０２）での前記エコー／クロストークの最適サンプル位置の検出が行われる。
［ステップＢ］：不図示の対向装置からの受信信号とエコー／クロストークが無い信号無し状態とし、且つ、適応フィルタ（１０３）にはエコー／クロストーク参照信号（４）を入力し、減算器（１０１）の第２の入力端子（−）には、デジタル・アナログ変換器（１０５）からのレプリカ信号（８）を入力し、アナログ・デジタル変換器（１０２）からの出力信号に基づき、第２の可変遅延回路（１０７）の遅延を可変制御し、一方、第１の可変遅延回路（１０６）の遅延は制御せず、第２のクロック信号（７）の位相が可変制御され、アナログ・デジタル変換器（１０２）の前記第１のクロック信号（６）による最適サンプル位置において、デジタル・アナログ変換器（１０５）からの前記レプリカ信号（８）の位相が、エコー／クロストークの位相と一致するように制御される。
［ステップＣ］：次に、第１及び第２のクロック信号（６、７）の位相はそのままとし（第１、第２の可変遅延回路は制御せず、それぞれの遅延を固定する）、エコー／クロストークと、レプリカ信号（８）を、減算器（１０１）の第１及び第２の入力端子に入力し、アナログ・デジタル変換器（１０２）は、減算器（１０１）から出力される、前記エコー／クロストークと前記レプリカ信号の差信号を入力し、適応フィルタ（１０３）は、アナログ・デジタル変換器（１０２）からの出力信号を誤差信号として入力し、前記エコー／クロストーク参照信号（４）を入力信号として入力し、フィルタ出力をデジタル・アナログ変換器（１０５）でアナログ信号に変換したレプリカ信号と、目標信号（所望信号）であるエコー／クロストークとの差が減少するように、フィルタ係数を適応的に可変させることで、等化引き込み処理を行い、減算器（１０１）の出力からは、エコー／クロストークがキャンセルされる。
本実施の形態において、前記アナログ・デジタル変換器（１０２）から出力されるデジタル信号を入力し第１及び第２の可変遅延回路の遅延時間をそれぞれ可変制御するタイミング制御部（１０８）をキャンセラ回路内部に備えた構成としてもよい。
上記実施の形態によれば、レプリカ信号波形を生成するデジタル・アナログ変換器（１０５）に対して、入力クロック信号（５）を、第２の可変遅延回路（１０７）を介して遅延させたクロック信号（７）を供給し、アナログ・デジタル変換器（１０２）、適応フィルタ（１０３）に供給されるクロック信号（６）とは、独立に、エコー／クロストークのレプリカ信号（８）の位相を最適に制御可能としている。本実施の形態では、レプリカ信号を生成するデジタル・アナログ変換器（１０５）、適応フィルタ（１０３）、アナログ・デジタル変換器（１０２）は、ボーレートで動作し、オーバーサンプル動作させることを不要とし、ボーレートサンプルでの動作が行われる。かかる構成により、次世代１０Ｇｂｐｓ（１０ギガビット／秒）銅ケーブル伝送を実現する際等において、回路の高速動作を実現でき、回路規模を１／２以下に抑えることが可能である。すなわち、図１２等に示したオーバーサンプル構成に比べ、消費電力／面積を大幅に削減可能である。
以下、本発明を実施例に即して詳細に説明する。図１は、本発明の一実施例の構成を示す図である。図１を参照すると、連続時間のアナログ信号を減算するアナログ減算器（「減算器」という）１０１と、アナログ・デジタル変換器（「ＡＤコンバータ」という）１０２と、デジタル適応フィルタ（「適応フィルタ」という）１０３と、クロック乗り換え用の先入れ先出し（First In First Out）型記憶装置（「ＦＩＦＯ」という）１０４と、デジタル・アナログ変換器（「ＤＡコンバータ」という）１０５と、第１の可変遅延回路１０６と、第２の可変遅延回路１０７と、を備えている。減算器１０１の前段は、図示されないハイブリッド（例えば図１１の２６参照）が設けられており、また、減算器１０１の第１の入力端子に入力される、ハイブリッドからの受信信号は、不図示の低域通過フィルタにより、サンプリング周波数の１／２以上の周波数成分がカットされている。
減算器１０１は、図示されないハイブリッドからの出力であるエコー／クロストークを含む受信信号１と、ＤＡコンバータ１０５で生成されたレプリカ信号８とを入力し、アナログ連続時間領域（analog continuous time domain）にて、波形減算処理を行い、エコー／クロストークをキャンセル（減算）した信号を出力する。減算器１０１は、任意のアナログ減算器から構成されるが、例えば受信信号１とレプリカ信号８を、それぞれ非反転入力端子と反転入力端子に入力するＯＴＡ（オペレーショナル・トランスコンダクタンス・アンプ）を有し、ＯＴＡの出力対の出力電流の差電流を電圧に変換して出力する差動回路で構成することができる。
ＡＤコンバータ１０２は、アナログ減算器１０１からの出力であるキャンセル後のアナログ信号を入力し、入力されるサンプリングクロック信号６のタイミングにて、離散時間的に振幅方向に量子化したディジタル信号に変換し出力する。ＡＤコンバータ１０２は、要求される変換速度に応じて、例えば、フラッシュ型（並列型）のＡＤ変換器から構成される。
適応フィルタ１０３は、ＡＤコンバータ１０２からのディジタル変換後の離散時間量子化デジタル出力信号（「出力信号」とも略記する）３と、エコー／クロストークのソースである参照信号（「エコー／クロストーク参照信号」という）４とを入力し、ＡＤコンバータ１０２からの出力信号３（減算器１０１からの出力信号に対応）を誤差信号として用い、受信したエコー／クロストークを目標信号（所望信号）ｄとして、フィルタ出力（ＤＡコンバータ１０５によるアナログレプリカ信号８）が該目標信号に一致するように、エコー／クロストーク参照信号４に対して、フィルタ処理を、クロック信号に同期して行う。適応フィルタ１０３は、例えばＦＩＲ（Finite Impulse Response）型のタップの係数が可変に設定自在とされるトランスバーサルフィルタを有し、入力ｘｊ（エコー／クロストーク参照信号４）に対して、フィルタ出力ｙｊ（レプリカ信号）と、目標値ｄｊ（減算器１０１に入力される受信エコー／クロストーク）との誤差eｊ（減算器１０１の出力）を減少させるように、フィルタ係数を適応的に決定している。誤差信号に関する評価関数を最小とする最適係数の算出には、ＬＭＳ、ＲＬＳ等のアルゴリズムが用いられる。なお、適応フィルタ１０３は、無限インパルス応答（ＩＩＲ；Infinite Impulse Response）フィルタで構成してもよいことは勿論である。
適応フィルタ１０３からの出力信号は、クロック信号の乗せ換えを行うＦＩＦＯ１０４に、書き込みアドレスポインタ（不図示）が示すアドレスに、クロック信号６を書き込みクロックとして書き込まれ、読み出しアドレスポインタ（不図示）が示すアドレスから、クロック信号７を読み出しクロックとして、書き込みのタイミングから、所定の位相（時間）分、遅延されて出力されＤＡコンバータ１０５のデジタル入力端子に入力される。このＦＩＦＯ１０４は、いわゆるエラスティックストアバッファと同一の機能を果たしている。
ＤＡコンバータ１０５は、ＦＩＦＯ１０４からのディジタル信号を入力し、クロック信号７を変換クロックとしてアナログ信号に変換し、ナイキスト周波数（ボーレート周波数の１／２）をカットオフ周波数とする、ローパスフィルタ処理を施したアナログ信号（連続時間のアナログ信号）を出力する。
第１の可変遅延回路１０６は、ＡＤコンバータ１０２に供給するクロック信号６の位相が、減算器１０１からのキャンセル後の受信信号２にとって、最適なサンプリング位相（電力が最大となる位相）となるように、クロック信号５の遅延時間を制御する。適応フィルタ１０３及びＦＩＦＯ１０４にも、ＡＤコンバータ１０２に供給されるクロック信号６と同一の位相のクロック信号が供給される。
第２の可変遅延回路１０７は、レプリカ信号８の位相が、受信したエコー／クロストークの位相と、減算器１０１にて一致するように、ＤＡコンバータ１０５に供給するクロック信号７の位相を制御する。本実施例において、第１の可変遅延回路１０６及び第２の可変遅延回路１０７の遅延は、ＡＤコンバータ１０２の出力信号３を入力とする図示されないコントローラから行われる。第１の可変遅延回路１０６、第２の可変遅延回路１０７は、制御信号によって遅延時間を可変させる任意の可変遅延回路から構成され、例えば、入力信号の立ち上がり又は立ち下がりエッジを、制御信号に基づき、遅延させて出力する補間器（インターポレータ）、あるいは、単位遅延素子を複数段配設し、単位遅延素子の接続点（タップ）をセレクタに入力し、セレクタが制御信号に基づき、信号を取り出すタップを選択する構成よりなる。また、ＤＬＬ（遅延同期ループ）構成としてもよいことは勿論である。
第１の可変遅延回路１０６及び第２の可変遅延回路１０７の遅延制御において、ボーレートでサンプルした信号（ＡＤコンバータ１０２の出力信号３）に基づき、最適タイミング位相に調整を行う手法としては、公知の任意の手法が用いられる。例えばバイナリ値又は多値ＰＡＭ信号の同期型のデータレシーバのタイミングリカバリ回路において、最適なタイミング位相を求める方法として、ボーレート（変調速度）でサンプルされた信号から、タイミング・オフセットの分散をほぼ最小とする推定値を得ることで、最適なタイミング位相を求める手法が知られている（例えば前記非特許文献２参照）。前記非特許文献２には、入力信号をボーレートでサンプルし、サンプルした信号を処理してタイミング位相を調整するための制御信号を生成するための手法が記載されている。本実施例では、Nyquist処理済のサンプル信号のみからタイミング位相の調整を可能とした前記非特許文献２に記載される手法が適用可能である。なお、この手法の概略を述べれば、サンプル信号ベクトルｘｋと、データシンボルの関数を要素として持つ重みベクトルｇｋの内積である推定値ｚｋ＝ｇｋ Ｔｘｋに基づきタイミング位相の修正を行うものであり、推定値の期待値Ｅ｛ｚｋ｝は、制御ループの伝達関数と定常状態でのサンプル位相に重要なタイミング関数ｆ（τ）を規定する。タイミング関数ｆ（τ）＝Σｕｉｈｉ（ｕｉは無次元正規化用係数）は、インパルスレスポンスｈｉ（サンプルデータから推定される）、及びボーレートでサンプルされた信号から計算される。全体のインパルスレスポンスをｈ（ｔ）とした同期型ベースバンド伝送系において、ａｋをシンボル、ｎ（ｔ）をGaussianノイズとすると、ｘ（ｔ）＝Σｋａｋｈ（ｔ−ｋＴ）＋ｎ（ｔ）と表される。ｚｋの分散を最小化する重みを求め、タイミング位相（本実施例の第１、第２の可変遅延回路１０６、１０７の遅延を制御）を調整する。タイミング関数ｆ（τ）やアルゴリズムの詳細は、前記非特許文献２が参照される。
本実施例において、受信信号に混入するエコー及びクロストーク信号について、図２及び図３を参照して説明しておく。図２に示すように、エコーとは、全二重双方通信を行う系において、自装置（図２は１０Ｃ）の送信回路（ＴＸ）からの送信信号が、自装置の受信回路（ＲＸ）で受信される受信信号に回り込む現象である。クロストーク（遠端及び近端クロストーク）は、複数伝送路にて送受信を行う系において、異なる伝送路（図２の装置１０Ｂと１０Ｄ間の伝送路）から信号が、自装置（図２の装置１０Ｃ）の受信回路（ＲＸ）で受信される信号に回り込む現象である。図１のキャンセラは、図２のキャンセラ回路１３に対応する。なお、図２では、図示されないが、送信回路（ＴＸ）と受信回路（ＲＸ）の接続部に、ハイブリッド回路が設けられている。
図３は、エコー／クロストークの受信信号への影響を説明するための模式図である。エコー／クロストークが無い場合には、ＡＤコンバータ１０２へのアナログ入力信号の振幅としては、Ａになるが、エコー／クロストークの影響を受けると、ＡＤコンバータ１０２へのアナログ入力信号の振幅はＢとなる。このため、ＡＤコンバータ１０２の入力レンジとして振幅Ｂに対応する必要がある。すなわち、ＡＤコンバータ１０２の量子化ステップの精度をレンジＡに対応したものとすれば、レンジＢに対応するためには、分解能が余分に必要とされる。これに対して、本実施例によれば、ＡＤコンバータ１０２へのアナログ入力信号は、受信信号からエコー／クロストークがキャンセルされ、ＡＤコンバータ１０２の入力振幅はＡであるため、かかる問題（ＡＤコンバータの分解能の増大等）は回避される。しかも、本実施例によれば、ＡＤコンバータ１０２のサンプリングレートはボーレートに抑えられており、オーバーサンプルを不要としている。
次に、本実施例における、第１及び第２の可変遅延回路１０６、１０７の位相制御について説明する。図４乃至図７は、本実施例における、位相制御トレーニングの過程の一例、過程順に示す図である。
まず、図４に示すように、エコー／クロストークのみの系にて、ＡＤコンバータ１０２で検出した情報を用いて、第１の可変遅延回路１０６の遅延を可変に制御し、ＡＤコンバータ１０２によるエコー／クロストークの最適な受信位相（サンプリング位相）の検出を行う。このとき、第２の可変遅延回路１０７の遅延の制御は行わない（第２のクロック信号７の遅延は固定）。すなわち、減算器１０１には、エコー／クロストーク１Ａのみが入力され、対向する相手からの受信信号は与えられず、また、ＤＡコンバータ１０５からのレプリカ信号も与えられない。ＡＤコンバータ１０２には、受信したエコー／クロストーク（キャンセル無し）２Ａが与えられる。適応フィルタ１０３には、エコー／クロストーク参照信号は与えられず、例えばトランスバーサルフィルタの場合、入力信号とインパルス応答との畳み込み演算結果である出力値は零とされ、ＤＡコンバータ１０５からも零値に対応するアナログ信号が出力される。エコー／クロストークの最適なサンプル位相の検出は、エコー／クロストーク（キャンセル無し）２Ａを入力してデジタル信号に変換するＡＤコンバータ１０２の出力信号３Ａに基づき行われる。例えば、サンプルされた出力信号３Ａの所定期間の電力が最大となるような位相の検出が行われる。あるいは、前記非特許文献２に記載された手法を用いてタイミング位相を制御してもよい。
次に、図５に示すように、減算器１０１の第１の入力端子への信号の入力を無くし、減算器１０１の第２の入力端子（−）にレプリカ信号８を与える。減算器１０１の出力は、レプリカ信号のみの信号２Ｂ（対向する相手からの受信信号及びエコー／クロストーク無し）となり、レプリカ信号のみの信号２Ｂを入力してデジタル信号に変換するＡＤコンバータ１０２から出力される出力信号３Ｂを用いて、第２の可変遅延回路１０７の遅延を最適位相に制御する。このとき、第１の可変遅延回路１０６の遅延制御は行わない。これにより、図４に示した手順で検出されたＡＤコンバータ１０２のサンプリング位置において、ＤＡコンバータ１０５から減算器１０１に出力されるレプリカ信号８の位相を、受信エコー／クロストークの位相に一致させることができる。
次に、図６に示すように、実際に受信するエコー／クロストーク１Ｂとレプリカ信号８を減算器１０１の第１及び第２の入力端子に入力し、適応フィルタ１０３の適応等化処理を行う。なお、エコー／クロストーク１Ｂは、サンプリング周波数の１／２以上の周波数成分がカットされている。
これにより、理想的には、キャンセル後の信号、すなわち減算器１０１の出力信号２Ｃはなくなることになる。このとき、第１、第２の可変遅延回路１０６、１０７の遅延の制御は行わない。すなわち、第１、第２のクロック信号６、７の位相は、図４、図５で示した手順で設定された最適位相に保持される。
図７は、本実施例における通常状態を示す図である。不図示の対向装置からの受信信号（エコー／クロストークを含む）１に、最適なサンプリング位相となるように第１の可変遅延回路１０６の遅延が制御される。第２の可変遅延回路１０７の遅延制御は行わない。
図８及び図９は、制御システムやＤＳＰ（Digital Signal Processing）のシミュレーション等に用いられるＭＡＴＬＡＢを用いて、本実施例を検証したシミュレーション結果を示す図である。信号源として、１６値振幅変調信号（ＰＡＭ）を用いて、図１に示したシステムにおける適応フィルタ１０３の引き込み過程を示す図である。図８及び図９には、上から順に、受信エコー／クロストーク、ＤＡコンバータ１０５からのレプリカ信号８、減算器１０１の出力（アナログ減算器後）、ＡＤコンバータ１０２の出力信号３が示されている。
図８は、図１に示したボーレート・サンプリングを行うキャンセル回路において、レプリカ信号８に対して、サンプリング位相の制御（すなわち第２の可変遅延回路１０７の遅延制御）を行わない場合の比較例を示す図である。離散時間サンプリング処理を行ったＡＤコンバータ１０２での変換後、及び、減算器１０１の後の連続時間領域ともに、エコー／クロストークのキャンセルがなされていない。このため、ＡＤコンバータ１０２への入力振幅が増幅されてしまっている。
図９は、上記した本実施例に従い、レプリカ信号８に対して、サンプリング位相の制御（すなわち第２の可変遅延回路１０７の遅延制御）を行った場合を示す図である。図９に示すように、減算器１０１で減算後の連続時間領域、及び、ＡＤコンバータ１０２による変換後において、エコー／クロストークはキャンセルされている。
これは、本実施例においては、アナログ時間連続領域のレプリカ信号８の生成を行うＤＡコンバータ１０５において、第２の可変遅延回路１０７により、レプリカ信号波形の位相を制御可能としたことにより、エコー／クロストーク信号とレプリカ信号とを、アナログ波形の演算にてキャンセル処理を行う減算器１０１において、一致されることを可能としていることによる。かかる本実施例によれば、適応フィルタ１０３、ＤＡコンバータ１０５及びＡＤコンバータ１０２のオーバーサンプル構成を不要とし、ボーレート処理構成にて、アナログ連続波形でのエコー／クロストークのキャンセラを実現する。
図１０は、本発明の別の実施例の構成を示す図である。本実施例のキャンセラ回路は、ＡＤコンバータ１０２の離散時間量子化出力信号３を受けて、第１、第２の可変遅延回路１０６、１０７の遅延を制御するタイミング制御回路１０８を、回路内部に備えている。タイミング制御回路１０８は、位相制御トレーニングモードにおいて、図４乃至図６を参照して説明したような、第１、第２の可変遅延回路１０６、１０７の遅延制御を行い、通常動作時は、図７を参照して説明したように、第１の可変遅延回路１０６の遅延制御を行う。遅延制御としては、ボーレートでサンプルされた信号に基づき、タイミング位相の制御を行い、例えば、サンプルされた出力信号３の所定期間の電力が最大となるような位相の検出が行われる。あるいは、前記非特許文献２に記載された手法を用いてタイミング位相を制御してもよい。
上記実施例のキャンセル回路は、図１１等に示したギガビットイーサネット（登録商標）システムのみならず、次世代１０Ｇｂｐｓ（１０ギガビット／秒）銅ケーブルの１０Ｇビットイーサネット（登録商標）システム等に用いて好適とされる。以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の一実施例の構成を示す図である。 本発明の一実施例におけるエコー／クロストークを説明するための模式図である。 本発明の一実施例におけるエコー／クロストークと受信信号の関係を説明するための模式図である。 本発明の一実施例のトレーニング過程を説明するための図である。 本発明の一実施例のトレーニング過程を説明するための図である。 本発明の一実施例のトレーニング過程を説明するための図である。 本発明の一実施例の通常動作を説明するための図である。 比較例のシミュレーション結果を示す図である。 本発明の一実施例のシミュレーション結果を示す図である。 本発明の別の実施例の構成を示す図である。 ハイブリッド、キャンセラを有する全二重双方向伝送システムの一例を示す図である。 比較対象のキャンセラ回路の構成を説明するための図である。
符号の説明
１ 受信信号
２ 減算器の出力
３ 出力信号
４ エコー／クロストーク参照信号
５ クロック信号
６ 第１のクロック信号
７ 第２のクロック信号
１１ ケーブル
１２ ハブ
１３ キャンセラ回路
１４ コンピュータ
１６ 通信線
１８ ＵＴＰ
２０ トランシーバ
２２ 送信回路（ＴＸ）
２４ 受信回路（ＲＸ）
２６ ハイブリッド
２８ ＧＭＩＩ
３０ ＰＣＳ
１０１ 減算器
１０２ アナログ・デジタル変換器（ＡＤコンバータ）
１０３ デジタル適応フィルタ
１０４ ＦＩＦＯ記憶装置
１０５ デジタル・アナログ変換器（ＤＡコンバータ）
１０６ 可変遅延回路
１０７ 可変遅延回路
１０８ タイミング制御回路
２０１ 減算器
２０２ アナログ・デジタル変換器（ＡＤコンバータ）
２０３ デジタル適応フィルタ
２０４ デジタル・アナログ変換器（ＤＡコンバータ）

Claims (13)

  1. アナログ信号をデジタル信号に変換するアナログ・デジタル変換器の前段に、入力される受信信号とエコー／クロストークのレプリカ信号との減算を、連続時間アナログ領域で行う減算器が配設され、
    入力されるエコー／クロストーク参照信号と前記アナログ・デジタル変換器の出力信号とに基づき、エコー／クロストークのレプリカ信号をデジタル信号にて出力する適応フィルタと、
    前記適応フィルタから出力されるデジタル信号を入力してアナログ信号に変換し前記減算器に対して前記エコー／クロストークのレプリカ信号として供給するデジタル・アナログ変換器と、
    を有するキャンセラ回路が、さらに、
    周波数が１秒あたりの変調回数（baud rate）に等しい第１及び第２のクロック信号を入力クロック信号から、個別に可変に遅延させて生成し、前記第１のクロック信号を、前記デジタル・アナログ変換器及び前記適応フィルタのサンプリングクロックとして供給し、前記第２のクロック信号を前記アナログ・デジタル変換器のサンプリングクロックとして供給し、前記デジタル・アナログ変換器側のサンプリング位相を前記アナログ・デジタル変換器側のサンプリング位相とは独立に可変に制御する制御回路と、
    前記適応フィルタから出力されるデジタル信号を受け、前記第１のクロック信号から、前記第２のクロック信号へクロックの乗せ換えを行って前記デジタル・アナログ変換器に供給する回路と、
    を備え、
    前記デジタル・アナログ変換器から出力される前記エコー／クロストークのレプリカ信号の信号波形の位相を、受信したエコー／クロストークの位相に一致させる制御が行われる、ことを特徴とするキャンセラ回路。
  2. 第１の入力端子に供給されるアナログ信号から第２の入力端子に供給されるアナログ信号を減算してなるアナログ信号を出力する減算器と、
    前記減算器から出力されるアナログ信号をアナログ入力端子から入力し、入力したアナログ信号をデジタル信号に変換してデジタル出力端子より出力するアナログ・デジタル変換器と、
    前記アナログ・デジタル変換器から出力されるデジタル出力信号と、入力されるエコー／クロストーク参照信号とをそれぞれに入力するための入力端子と、フィルタ出力をデジタル信号にて出力する出力端子とを少なくとも有する適応フィルタと、
    前記適応フィルタから出力されるデジタル信号を受け、書き込み用クロック信号に基づき書き込み、読み出し用クロック信号に基づき読み出して出力することで、クロックの乗せ換えを行う先入れ先出し型の記憶装置と、
    前記先入れ先出し型の記憶装置から出力されるデジタル信号をデジタル入力端子より入力し、入力したデジタル信号をアナログ信号に変換してアナログ出力端子より出力するデジタル・アナログ変換器と、
    入力クロック信号を共通に受け、前記入力クロック信号をそれぞれ可変に遅延させて第１及び第２のクロック信号として出力する第１及び第２の可変遅延回路と、
    を備え、
    前記第１の可変遅延回路から出力される前記第１のクロック信号は、前記アナログ・デジタル変換器及び前記適応フィルタにはそれぞれのサンプリングクロックとして供給されるとともに、前記先入れ先出し型の記憶装置には前記書き込み用クロック信号として供給され、
    前記第２の可変遅延回路から出力される前記第２のクロック信号は、前記先入れ先出し型の記憶装置には前記読み出し用クロック信号として供給されるとともに、前記デジタル・アナログ変換器のサンプリングクロックとして供給され、
    受信信号が前記減算器の前記第１の入力端子に供給され、
    前記デジタル・アナログ変換器から出力されるアナログ信号は、エコー／クロストークのレプリカ信号として、前記減算器の前記第２の入力端子に供給され、
    前記アナログ・デジタル変換器のアナログ入力端子には、対向装置からの受信信号からエコー／クロストークがキャンセルされた信号が供給され、前記第１及び第２のクロック信号の周波数は１秒あたりの変調回数（baud rate）に等しい、ことを特徴とするキャンセラ回路。
  3. 前記デジタル・アナログ変換器は、入力した離散時間のデジタル信号をサンプルしてアナログ信号に変換してなる離散時間アナログ信号から、サンプリング周波数の半分以上の周波数成分をカットしてなる、連続時間アナログ信号を出力するフィルタを有する、ことを特徴とする請求項１又は２に記載のキャンセラ回路。
  4. 前記減算器に供給される受信信号は、サンプリング周波数の半分以上の周波数成分がカットされている、ことを特徴とする請求項１又は２に記載のキャンセラ回路。
  5. 位相制御のトレーニングモードにおいて、
    （ａ）前記適応フィルタへの前記エコー／クロストーク参照信号を与えず、前記減算器に対して対向装置からの受信信号を与えず、且つ、前記デジタル・アナログ変換器からの前記レプリカ信号を与えない状態で、
    前記減算器の第１の入力端子に、エコー／クロストークのみの信号を入力し、前記アナログ・デジタル変換器からの出力信号に基づき、前記第１の可変遅延回路の遅延を可変制御し、前記第１のクロック信号の位相が可変制御され、前記第２の可変遅延回路の遅延の制御は行わず、前記アナログ・デジタル変換器での前記エコー／クロストークの最適なサンプリング位置の検出が行われ、
    （ｂ）前記減算器の第１の入力端子は、前記対向装置からの受信信号とエコー／クロストークが無い信号無しの状態とされ、且つ、前記適応フィルタに前記エコー／クロストーク参照信号を入力し、前記減算器の第２の入力端子には、前記デジタル・アナログ変換器からのレプリカ信号が供給される状態で、
    前記アナログ・デジタル変換器からの出力信号に基づき、前記第２の可変遅延回路の遅延を可変制御し、前記第２のクロック信号の位相が制御され、前記第１の可変遅延回路の遅延の制御は行わず、前記アナログ・デジタル変換器の前記検出されたサンプリング位置において、前記デジタル・アナログ変換器から出力されるレプリカ信号の位相が、受信したエコー／クロストークの位相と一致するように制御され、
    （ｃ）前記第１及び第２のクロック信号の位相は制御せずそのままとし、前記減算器の第１及び第２の入力端子には、エコー／クロストークと前記レプリカ信号をそれぞれ入力し、
    前記アナログ・デジタル変換器は、前記減算器から出力される、前記エコー／クロストークと前記レプリカ信号の差信号を入力とし、
    前記適応フィルタは、前記アナログ・デジタル変換器からの出力信号を誤差として入力し、前記エコー／クロストーク参照信号を入力し、フィルタの出力信号と、目標信号であるエコー／クロストークとの誤差が減少するように、フィルタ係数を適応的に可変させることで等化引き込みを行い、前記減算器の出力からエコー／クロストークをキャンセルする、
    ことを特徴とする請求項２記載のキャンセラ回路。
  6. 前記位相制御のトレーニングモード後の通常動作モードにおいて、前記減算器の第１の入力端子にエコー／クロストークを含む受信信号が入力され、前記適応フィルタに前記エコー／クロストーク参照信号を入力し、前記減算器の第２の入力端子には、前記デジタル・アナログ変換器からのレプリカ信号が供給され、
    前記アナログ・デジタル変換器からの出力信号に基づき、前記第２の可変遅延回路の遅延を可変制御することで、前記第２のクロック信号の位相が可変に制御される、ことを特徴とする請求項５記載のキャンセラ回路。
  7. 前記アナログ・デジタル変換器から１秒当りの変調回数（baud rate）に等しい周波数でサンプル出力されるデジタル信号を入力し、前記入力したデジタル信号に基づき、前記第１及び第２の可変遅延回路の遅延時間をそれぞれ可変制御するタイミング制御部を備えている、ことを特徴とする請求項２記載のキャンセラ回路。
  8. 前記タイミング制御部は、前記アナログ・デジタル変換器からのデジタル信号に基づき、前記デジタル信号の電力を最大化するように、前記第１及び/又は第２の可変遅延回路の遅延を可変制御する、ことを特徴とする請求項７記載のキャンセラ回路。
  9. 請求項１乃至８のいずれか一に記載の前記キャンセラ回路を有する、ことを特徴とする送受信装置。
  10. ケーブル又はワイヤよりなる通信路の両端部に、それぞれ、ハイブリッド回路及び送受信装置を有し、
    前記送受信装置が、請求項１乃至８のいずれか一に記載の前記キャンセラ回路を有し、全二重双方向通信が行われる、ことを特徴とする通信システム。
  11. アナログ信号をデジタル信号に変換するアナログ・デジタル変換器の前段に、入力される受信信号とエコー／クロストークのレプリカ信号との減算を、連続時間アナログ領域で行う減算器を設け、
    入力されるエコー／クロストーク参照信号と前記アナログ・デジタル変換器の出力信号とに基づき、エコー／クロストークのレプリカ信号をデジタル信号にて出力する適応フィルタと、
    前記適応フィルタから出力されるデジタル信号を入力してアナログ信号に変換し前記減算器に対して前記エコー／クロストークのレプリカ信号として供給するデジタル・アナログ変換器と、を有するキャンセラ回路の制御方法であって、
    周波数が１秒あたりの変調回数（baud rate）に等しい第１及び第２のクロック信号を、入力クロック信号から、個別に可変に遅延させて生成し、前記第１のクロック信号を、前記デジタル・アナログ変換器及び前記適応フィルタのサンプリングクロックとして供給し、前記第２のクロック信号を前記アナログ・デジタル変換器のサンプリングクロックとして供給し、前記デジタル・アナログ変換器側のサンプリング位相を前記アナログ・デジタル変換器側のサンプリング位相とは独立に可変に制御するステップと
    前記適応フィルタから出力されるデジタル信号を受け、前記第１のクロック信号から、前記第２のクロック信号へクロックの乗せ換えを行って前記デジタル・アナログ変換器に供給するステップと、
    前記デジタル・アナログ変換器から出力される前記エコー／クロストークのレプリカ信号の信号波形の位相を、受信したエコー／クロストークの位相に一致させるように制御するステップと、
    を含む、ことを特徴とする、キャンセラ回路の制御方法。
  12. アナログ信号をデジタル信号に変換するアナログ・デジタル変換器の前段に、連続時間アナログ領域で、受信信号とエコー／クロストークのレプリカ信号との減算を行う減算器を設け、
    入力されるエコー／クロストーク参照信号及び前記アナログ・デジタル変換器の出力信号に基づき、フィルタ出力をデジタル信号にて出力する適応フィルタからの出力信号を、前記アナログ・デジタル変換器側の第１のサンプリングクロック信号からデジタル・アナログ変換器側の第２のサンプリングクロック信号へ乗せ換えてデジタル・アナログ変換器に入力してアナログ信号に変換して、前記レプリカ信号として前記減算器に出力し、
    前記デジタル・アナログ変換器側の第２のサンプリングクロック信号の位相を、前記アナログ・デジタル変換器側の第１のサンプリングクロック信号の位相とは、独立に、可変制御するキャンセラ回路の制御方法であって、
    位相制御のトレーニングにあたり、
    （ａ）前記適応フィルタへの前記エコー／クロストーク参照信号を与えず、前記減算器に対して、対向装置からの受信信号を与えず、且つ、前記デジタル・アナログ変換器からの前記レプリカ信号を与えない状態で、
    前記減算器には、エコー／クロストークのみの信号を入力し、前記アナログ・デジタル変換器からの出力信号に基づき、前記第１のサンプリングクロック信号の位相を可変制御し、前記アナログ・デジタル変換器での前記エコー／クロストークのサンプリング位置を検出するステップと、
    （ｂ）前記減算器において、前記対向装置からの受信信号とエコー／クロストークが無い信号無しの状態とされ、且つ、前記適応フィルタには前記エコー／クロストーク参照信号を入力し、前記減算器には前記デジタル・アナログ変換器からのレプリカ信号が供給される状態で、
    前記アナログ・デジタル変換器からの出力信号に基づき、前記第２のサンプリングクロック信号の位相を可変制御することで、前記アナログ・デジタル変換器での前記第１のサンプリング位置において、前記デジタル・アナログ変換器からのレプリカ信号の位相が、受信したエコー／クロストークの位相と一致するように制御するステップと、
    （ｃ）前記第１及び第２のサンプリングクロック信号の位相は可変制御せずそのままとし、前記減算器にエコー／クロストークと前記レプリカ信号を入力し、前記アナログ・デジタル変換器は、前記減算器から出力される、前記エコー／クロストークと前記レプリカ信号の差信号を入力とし、
    前記適応フィルタは、前記アナログ・デジタル変換器からの出力信号を誤差として入力し、前記エコー／クロストーク参照信号を入力信号として入力し、フィルタの出力信号と、目標信号であるエコー／クロストークとの誤差が減少するように、フィルタ係数を適応的に可変させることで等化引き込みを行い、前記減算器の出力からエコー／クロストークをキャンセルするステップと、
    を含み、
    前記第１及び第２のサンプリングクロック信号の周波数は１秒あたりの変調回数（baud rate）に等しい、ことを特徴とする、キャンセラ回路の制御方法。
  13. 前記位相制御のトレーニング後の通常動作時において、前記減算器の第１の入力端子にエコー／クロストークを含む受信信号が入力され、前記適応フィルタに前記エコー／クロストーク参照信号を入力し、前記減算器の第２の入力端子には、前記デジタル・アナログ変換器からのレプリカ信号が供給され、前記アナログ・デジタル変換器からの出力信号に基づき、前記第２のサンプリングクロック信号の位相を制御するステップを含む、ことを特徴とする請求項１２記載のキャンセラ回路の制御方法。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7570685B2 (en) * 2003-10-06 2009-08-04 Hiroshi Takatori System, method and apparatus for crosstalk cancellation
WO2005057801A2 (en) * 2003-12-05 2005-06-23 Plexus Networks, Inc. Low-power mixed-mode echo/crosstalk cancellation in wireline communications
CA2582957C (en) * 2004-10-11 2013-09-03 2Wire Inc. Periodic impulse noise mitigation in a dsl system
US7953163B2 (en) * 2004-11-30 2011-05-31 Broadcom Corporation Block linear equalization in a multicarrier communication system
DE102005004369B4 (de) * 2005-01-31 2010-09-16 Infineon Technologies Ag Verfahren und Vorrichtung zur Echokompensation eines Empfangssignals
US7852950B2 (en) * 2005-02-25 2010-12-14 Broadcom Corporation Methods and apparatuses for canceling correlated noise in a multi-carrier communication system
US9374257B2 (en) * 2005-03-18 2016-06-21 Broadcom Corporation Methods and apparatuses of measuring impulse noise parameters in multi-carrier communication systems
US8290027B2 (en) 2005-12-21 2012-10-16 Broadcom Corporation Transceiver with automatic detection of unshielded twisted pair or shielded twisted pair cabling
JP4771532B2 (ja) * 2006-02-01 2011-09-14 オンセミコンダクター・トレーディング・リミテッド エコー防止回路及びデジタル信号処理回路
US7813439B2 (en) * 2006-02-06 2010-10-12 Broadcom Corporation Various methods and apparatuses for impulse noise detection
US7720457B2 (en) * 2006-10-19 2010-05-18 Motorola, Inc. Method and apparatus for minimizing noise on a power supply line of a mobile radio
CN101197592B (zh) * 2006-12-07 2011-09-14 华为技术有限公司 远端串扰抵消方法、装置及信号发送装置和信号处理***
CN101197798B (zh) * 2006-12-07 2011-11-02 华为技术有限公司 信号处理***、芯片、外接卡、滤波、收发装置及方法
CN101202552B (zh) * 2006-12-15 2012-01-25 华为技术有限公司 串扰抵消装置、信号处理***及串扰抵消方法
US20080159448A1 (en) * 2006-12-29 2008-07-03 Texas Instruments, Incorporated System and method for crosstalk cancellation
US7983373B2 (en) 2007-02-07 2011-07-19 Vintomie Networks B.V., Llc Clock distribution for 10GBase-T analog front end
US8027279B2 (en) * 2007-09-17 2011-09-27 Lantiq Deutschland Gmbh Echo cancellation
US8605837B2 (en) * 2008-10-10 2013-12-10 Broadcom Corporation Adaptive frequency-domain reference noise canceller for multicarrier communications systems
US8488657B2 (en) * 2010-06-04 2013-07-16 Maxim Integrated Products, Inc. Data interface with delay locked loop for high speed digital to analog converters and analog to digital converters
JP2012002666A (ja) * 2010-06-17 2012-01-05 Advantest Corp 試験装置用の電源装置およびそれを用いた試験装置
US8995520B2 (en) * 2011-02-14 2015-03-31 Fujitsu Limited Analog continuous-time phase equalizer for data transmission
EP2798759A4 (en) * 2011-12-20 2015-08-19 Intel Corp TECHNIQUES FOR TRANSMITTING AND RECEIVING SIMULTANEOUSLY ON THE SAME RADIO FREQUENCY CARRIER
US9307318B2 (en) * 2013-03-07 2016-04-05 Silicon Laboratories Inc. Audio processor circuits for acoustic echo cancellation and method therefor
US10560244B2 (en) 2013-07-24 2020-02-11 At&T Intellectual Property I, L.P. System and method for reducing inter-cellsite interference in full-duplex communications
US10044527B2 (en) 2014-02-25 2018-08-07 Intel Corporation Apparatus, system and method of simultaneous transmit and receive (STR) wireless communication
TWI671737B (zh) * 2015-08-07 2019-09-11 圓剛科技股份有限公司 回音消除裝置以及回音消除方法
US9923592B2 (en) 2015-12-26 2018-03-20 Intel Corporation Echo cancellation using minimal complexity in a device
KR20180000199A (ko) * 2016-06-22 2018-01-02 에스케이하이닉스 주식회사 크로스 토크를 보상할 수 있는 인터페이스 회로, 이를 포함하는 반도체 장치 및 시스템
DE102017101497B4 (de) * 2017-01-26 2020-08-27 Infineon Technologies Ag Mikro-Elektro-Mechanisches-System (MEMS) -Schaltkreis und Verfahren zum Rekonstruieren einer Störgröße
TWI730422B (zh) * 2019-09-23 2021-06-11 瑞昱半導體股份有限公司 接收器及相關的訊號處理方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0817375B2 (ja) * 1992-09-11 1996-02-21 日本電気株式会社 サンプリング位相抽出回路
US5675612A (en) * 1995-07-13 1997-10-07 Telefonaktiebolaget Lm Ericsson Method and apparatus for timing recovery
JP3404228B2 (ja) * 1996-09-10 2003-05-06 富士通株式会社 クロック位相検出回路
US6236645B1 (en) 1998-03-09 2001-05-22 Broadcom Corporation Apparatus for, and method of, reducing noise in a communications system

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