JPH08172459A - Spread spectrum communication equipment - Google Patents
Spread spectrum communication equipmentInfo
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- JPH08172459A JPH08172459A JP6317338A JP31733894A JPH08172459A JP H08172459 A JPH08172459 A JP H08172459A JP 6317338 A JP6317338 A JP 6317338A JP 31733894 A JP31733894 A JP 31733894A JP H08172459 A JPH08172459 A JP H08172459A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スペクトラム拡散通信
装置に係わり、特に、ＢＰＳＫ変調とＯＱＰＳＫ変調を
切り換えて出力するスペクトラム拡散送信装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a spread spectrum communication apparatus, and more particularly to a spread spectrum transmission apparatus for switching between BPSK modulation and OQPSK modulation for output.
【０００２】[0002]
【従来の技術】従来、スペクトラム拡散通信の特性を損
なうことなく無線周波数帶域の有効利用に寄与できるス
ペクトラム拡散通信装置としては、例えば、特開平６−
２５２８８１に示すように、ビット誤り率を測定し、測
定結果から伝搬路状況を判定し、伝搬路状況によってＢ
ＰＳＫとＱＰＳＫを切り換えて使用するスペクトラム拡
散通信装置は提案されている。しかし、ＢＰＳＫとＯＱ
ＰＳＫを切り換えて使用するスペクトラム拡散通信装置
は提案されておらず、また、その具体的回路も提案され
ていない。2. Description of the Related Art Conventionally, as a spread spectrum communication apparatus which can contribute to effective use of a radio frequency band without deteriorating the characteristics of spread spectrum communication, for example, Japanese Patent Laid-Open No.
As shown in 252881, the bit error rate is measured, the propagation path condition is determined from the measurement result, and B is determined according to the propagation path condition.
A spread spectrum communication device that switches between PSK and QPSK to use is proposed. However, BPSK and OQ
A spread spectrum communication device that switches and uses PSK has not been proposed, nor has its specific circuit been proposed.
【０００３】[0003]
【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、通信環境の善し悪しにより、一つの装置
で、ＢＰＳＫ変調またはＯＱＰＳＫ変調に切り換えて使
用できるスペクトラム拡散通信装置を提供することを目
的としている。SUMMARY OF THE INVENTION The present invention solves the above problems and provides a spread spectrum communication device which can be used by switching to BPSK modulation or OQPSK modulation by one device depending on the communication environment. It is an object.
【０００４】[0004]
【課題を解決するための手段】本発明は上述の課題を解
決するため、ビットレートがＮまたは２Ｎのシリアルデ
ータを入力し、１／２Ｎの位相の異なる信号に分割する
データ分割部と、該データ分割部よりの位相の進んでい
る信号をそのまま、若しくは位相を１／２Ｎ遅延するよ
うに切り換えて出力するデータオフセット切り換え部
と、該データオフセット切り換え部よりの切り換えて出
力する信号と前記データ分割部よりの１／２Ｎ遅延して
いる信号とを入力し、各々の信号を差動符号化する差動
符号化部と、Ｐ／Ｎ符号を発生するＰ／Ｎ符号発生部
と、該Ｐ／Ｎ符号発生部よりの信号を入力し、該Ｐ／Ｎ
符号の位相を半周期遅延した信号と前記Ｐ／Ｎ符号発生
部よりのＰＮ信号を切り換えて出力するＰＮオフセット
切り換え部と、該ＰＮオフセット切り換え部よりの信号
で前記差動符号化部よりの信号を各々変調するスペクト
ルスプリット（ＳＳ）変調部と、該ＳＳ変調部よりの信
号を４相位相シフトキーイング（ＱＰＳＫ）変調するＱ
ＰＳＫ変調部とで構成し、通信環境により２相位相シフ
トキーイング（ＢＰＳＫ）変調または、オフセット４相
位相シフトキーイング（ＯＱＰＳＫ）変調して送出して
いる。In order to solve the above-mentioned problems, the present invention provides a data dividing section for inputting serial data having a bit rate of N or 2N and dividing it into signals having different phases of 1 / 2N. A data offset switching unit for outputting a signal in phase from the data dividing unit as it is or for switching the phase so as to delay the phase by 1 / 2N, and a signal output by switching from the data offset switching unit and the data division. And a P / N code generation unit for generating a P / N code, and a P / N code generation unit for generating a P / N code. The signal from the N code generator is input and the P / N
A signal obtained by delaying the phase of the code by half a cycle, a PN offset switching unit for switching and outputting the PN signal from the P / N code generating unit, and a signal from the differential encoding unit using the signal from the PN offset switching unit. And a spectrum split (SS) modulator that modulates the respective signals and a Q that modulates the signal from the SS modulator by four-phase phase shift keying (QPSK).
It is composed of a PSK modulator, and is transmitted after being subjected to 2-phase phase shift keying (BPSK) modulation or offset 4-phase phase shift keying (OQPSK) modulation depending on the communication environment.
【０００５】また、前記データ分割部は、入力するデー
タを２Ｎクロックでラッチする２Ｎラッチ回路と、２Ｎ
クロック信号を１／２に分周してＮクロックを出力する
１／２分周回路と、該Ｎクロック信号でラッチする第１
のＮラッチ回路と、前記Ｎクロックの逆位相の−Ｎクロ
ック信号でラッチする第１の−Ｎラッチ回路とで構成し
ている。Further, the data division unit includes a 2N latch circuit for latching input data with a 2N clock and a 2N latch circuit.
A 1/2 divider circuit that divides a clock signal into 1/2 and outputs an N clock, and a first divider that latches with the N clock signal
Of N latch circuits and a first -N latch circuit for latching with a -N clock signal having a phase opposite to that of the N clock.
【０００６】また、前記データオフセット切り換え部
は、前記データ分割部よりのラッチ信号をＮクロック信
号でラッチする第２のＮラッチ回路と、該Ｎラッチ回路
よりの信号および切り換え制御信号を反転するインバー
タ回路を通して入力する第１のＡＮＤ回路と、前記デー
タ分割部よりのラッチ信号および、切り換え制御信号を
入力する第２のＡＮＤ回路と、該第１のＡＮＤ回路およ
び第２のＡＮＤ回路よりの信号を入力する第１のＯＲ回
路とで構成している。The data offset switching section latches a latch signal from the data dividing section with an N clock signal, and an inverter for inverting the signal and switching control signal from the N latch circuit. A first AND circuit for inputting through the circuit, a second AND circuit for inputting a latch signal and a switching control signal from the data dividing unit, and a signal from the first AND circuit and the second AND circuit. It is composed of a first OR circuit for input.
【０００７】また、前記差動符号化部は、前記データ分
割部よりの第１のＮラッチ信号を一方の入力回路に入力
する、第１の排他的論理和（ＥＸ−ＯＲ）回路と、該第
１のＥＸ−ＯＲ回路よりの信号をＮクロック信号でラッ
チする第３のＮラッチ回路とでなり、該Ｎラッチ回路よ
りの信号を出力するとともに、前記第１のＥＸ−ＯＲ回
路のもう一方の入力回路に入力し、また、前記データオ
フセット切り換え部によりの切り換えた信号を一方の入
力回路に入力する、第２のＥＸ−ＯＲ回路と、該第２の
ＥＸ−ＯＲ回路よりの信号を−Ｎクロック信号でラッチ
する第２の−Ｎラッチ回路とでなり、該第２の−Ｎラッ
チ回路よりの信号を出力するとともに、前記第２のＥＸ
−ＯＲ回路のもう一方の入力回路に入力している。Further, the differential encoding section inputs a first N latch signal from the data dividing section to one input circuit, and a first exclusive OR (EX-OR) circuit, A third N latch circuit for latching the signal from the first EX-OR circuit with an N clock signal, outputting the signal from the N latch circuit, and the other of the first EX-OR circuits. Of the second EX-OR circuit, which inputs the signal switched by the data offset switching section to one of the input circuits, and the signal from the second EX-OR circuit. A second -N latch circuit that latches with an N clock signal, outputs a signal from the second -N latch circuit, and outputs the second EX
-Input to the other input circuit of the OR circuit.
【０００８】また、前記ＰＮ符号発生部は、第５のＥＸ
−ＯＲ回路と、該ＥＸ−ＯＲ回路よりの信号を１４Ｎク
ロック信号でラッチする第１の１４Ｎラッチ回路と、該
第１の１４Ｎラッチ回路よりの信号を１４Ｎクロック信
号でラッチする第２の１４Ｎラッチ回路と、該第２の１
４Ｎラッチ回路よりの信号を１４Ｎクロック信号でラッ
チする第３の１４Ｎラッチ回路と、該第３の１４Ｎラッ
チ回路よりの信号を１４Ｎクロック信号でラッチする第
４の１４Ｎラッチ回路とでなり、前記ＥＸ−ＯＲ回路の
入力回路には、前記第１の１４Ｎラッチ回路および、第
３の１４Ｎラッチ回路よりの信号を入力し、第４の１４
Ｎラッチ回路より出力している。Further, the PN code generator is provided with a fifth EX
An OR circuit, a first 14N latch circuit that latches a signal from the EX-OR circuit with a 14N clock signal, and a second 14N latch that latches a signal from the first 14N latch circuit with a 14N clock signal Circuit and the second one
A third 14N latch circuit for latching a signal from a 4N latch circuit with a 14N clock signal, and a fourth 14N latch circuit for latching a signal from the third 14N latch circuit with a 14N clock signal. The signals from the first 14N latch circuit and the third 14N latch circuit are input to the input circuit of the OR circuit, and the fourth 14N latch circuit is input.
It is output from the N latch circuit.
【０００９】また、前記ＰＮオフセット切り換え部は、
前記ＰＮ符号発生部よりの信号を入力し、１４Ｎクロッ
ク信号でラッチする１４Ｎラッチ回路を第５〜第１１ま
で直列に７個配置し、該７個目の第１１の１４Ｎラッチ
回路よりの信号と切り換え制御信号を入力する第３のＡ
ＮＤ回路と、前記ＰＮ符号発生部よりの信号と切り換え
制御信号を反転するインバータ回路を通して入力する第
４のＡＮＤ回路と、該第３，第４のＡＮＤ回路よりの信
号を入力する第２のＯＲ回路とで構成している。Further, the PN offset switching unit is
Seven 14N latch circuits that receive the signal from the PN code generator and latch with a 14N clock signal are arranged in series from the fifth to eleventh, and the seventh signal from the eleventh 14N latch circuit is used. Third A for inputting switching control signal
An ND circuit, a fourth AND circuit input through an inverter circuit that inverts a signal from the PN code generator and a switching control signal, and a second OR inputting signals from the third and fourth AND circuits. It is composed of a circuit.
【００１０】また、前記ＳＳ変調部は、前記差動符号化
部よりの信号を各々入力し、１４Ｎクロック信号で、ラ
ッチする第１２，第１３の１４Ｎラッチ回路と、該２つ
のラッチ回路よりの信号と前記ＰＮオフセット切り換え
部よりの信号を各々入力する第３，第４のＥＸ−ＯＲ回
路とで構成している。Further, the SS modulation section includes a twelfth and a thirteenth 14N latch circuits which respectively receive the signals from the differential encoding section and latch them with a 14N clock signal, and the two latch circuits. And a third and a fourth EX-OR circuit for respectively inputting a signal and a signal from the PN offset switching section.
【００１１】[0011]
【作用】以上のように構成したので、本発明のスペクト
ラム拡散通信装置によれば、通信環境の善い場合は、送
信データをボーレート２Ｎｂｐｓでデータ分割部に入力
し、データ分割した信号を、データオフセット切り換え
部に入力し、データオフセット切り換え部に入力する切
り換え制御信号をＯＱＰＳＫに切り換えることにより、
ＯＱＰＳＫ変調用信号に生成し、差動符号化部にて差動
符号化してＳＳ変調部に入力し、一方Ｐ／Ｎ符号発生部
で発生したＰ／Ｎ符号は、ＰＮオフセット切り換え部に
入力し、ＰＮオフセット切り換え部に入力する切り換え
制御信号をＯＱＰＳＫに切り換えることにより、ＯＱＰ
ＳＫ変調用信号に生成し、ＳＳ変調部に入力し、先に入
力する差動化符号化信号でスペクトラム変調し、ＱＰＳ
Ｋ変調部を介してＯＱＰＳＫ変調信号として送出してい
る。According to the spread spectrum communication apparatus of the present invention having the above-described configuration, when the communication environment is good, the transmission data is input to the data division unit at the baud rate of 2 Nbps and the data division signal is subjected to the data offset. By inputting to the switching unit and switching the switching control signal input to the data offset switching unit to OQPSK,
The signal for OQPSK modulation is generated, differentially encoded by the differential encoding unit and input to the SS modulation unit, while the P / N code generated by the P / N code generation unit is input to the PN offset switching unit. , PN offset switching unit, by inputting a switching control signal to OQPSK,
A signal for SK modulation is generated, input to the SS modulation unit, spectrum-modulated by the differentially encoded signal input first, and the QPS
It is transmitted as an OQPSK modulated signal via the K modulator.
【００１２】また、通信環境の悪い場合は、送信データ
をボーレートＮｂｐｓでデータ分割部に入力し、データ
分割した信号を、データオフセット切り換え部に入力
し、データオフセット切り換え部に入力する切り換え制
御信号をＢＰＳＫに切り換えることにより、ＢＰＳＫ変
調用信号に生成し、差動符号化部にて差動符号化してＳ
Ｓ変調部に入力し、一方Ｐ／Ｎ符号発生部で発生したＰ
／Ｎ符号は、ＰＮオフセット切り換え部に入力し、ＰＮ
オフセット切り換え部に入力する切り換え制御信号をＢ
ＰＳＫに切り換えることにより、ＢＰＳＫ変調用信号に
生成し、ＳＳ変調部に入力し、先に入力する差動化符号
化信号でスペクトラム変調し、ＱＰＳＫ変調部を介して
ＢＰＳＫ変調信号として送出している。When the communication environment is bad, the transmission data is input to the data division unit at the baud rate Nbps, the data-divided signal is input to the data offset switching unit, and the switching control signal to be input to the data offset switching unit is input. By switching to BPSK, a signal for BPSK modulation is generated, which is differentially encoded by the differential encoding unit to obtain S.
Input to the S modulator, while P generated by the P / N code generator
The / N code is input to the PN offset switching unit, and the PN
The switching control signal input to the offset switching unit is set to B
By switching to PSK, a signal for BPSK modulation is generated, input to the SS modulation unit, spectrum-modulated by the differentially encoded signal input first, and transmitted as a BPSK modulation signal via the QPSK modulation unit. .
【００１３】[0013]
【実施例】以下、図面に基づいて本発明によるスペクト
ラム拡散通信装置を詳細に説明する。図１は本発明によ
るスペクトラム拡散通信装置の一実施例を示すブロック
図である。図において、１はデータ分割部で、端子
（０）より入力するシリアルデータのボーレートはＯＱ
ＰＳＫ変調の場合は２Ｎｂｐｓ、ＢＰＳＫの場合はＮｂ
ｐｓとし、クロックＮ毎に２つの信号に分割し、相対位
相を１／２Ｎとし、端子（１），端子（２）より出力し
ている。２はデータオフセット切り換え部で、データ分
割部よりの２つのデータ信号をそのまま、若しくは位相
を１／２Ｎ遅延するように切り換え、端子（３），端子
（４）より出力している。３は差動符号化部で、データ
オフセット切り換え部２よりの２つの信号を各々差動符
号化し、端子（５），端子（６）より出力している。４
はＳＳ変調部で、差動符号化部３よりの差動符号化した
２つの信号により、Ｐ／Ｎオフセット切り換え部６より
の切り換え出力した２つのＰ／Ｎ符号を変調し、スぺク
トラム拡散し、端子（７），端子（８）より出力してい
る。５はＰ／Ｎ符号発生部で、７ビット構成のＰ／Ｎ符
号を発生し、これをさらに２分割し、１４ビット構成の
Ｐ／Ｎ符号とし、端子（９）より出力している。６は前
記Ｐ／Ｎオフセット切り換え部で、１つは、Ｐ／Ｎ符号
発生部５よりのＰ／Ｎ符号をそのまま端子（１１）より
出力し、他の１つは、Ｐ／Ｎ符号発生部５よりのＰ／Ｎ
符号をそのまま、若しくはその位相を１／２Ｎ遅延する
ように切り換え、端子（１０）より出力している。７は
ＱＰＳＫ変調部で、前記ＳＳ変調部４よりのＳＳ変調さ
れた２つの信号にて、９０度位相の異なる搬送波を各々
変調し、端子（１２）より出力している。８は、１／２
分周回路で、クロック２Ｎを１／２分周してクロックＮ
を出力している。９は、７逓倍回路で、クロック２Ｎを
７倍してクロック１４Ｎを出力している。DESCRIPTION OF THE PREFERRED EMBODIMENTS A spread spectrum communication device according to the present invention will be described in detail below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a spread spectrum communication device according to the present invention. In the figure, 1 is a data division unit, and the baud rate of serial data input from the terminal (0) is OQ.
2 Nbps for PSK modulation, Nb for BPSK
ps, divided into two signals for each clock N, the relative phase is 1 / 2N, and output from the terminals (1) and (2). A data offset switching unit 2 switches the two data signals from the data dividing unit as they are or switches them so as to delay the phase by 1 / 2N and outputs them from the terminals (3) and (4). A differential encoding unit 3 differentially encodes the two signals from the data offset switching unit 2 and outputs the signals from a terminal (5) and a terminal (6). Four
Is an SS modulator which modulates the two P / N codes switched and output from the P / N offset switching unit 6 by the two differentially encoded signals from the differential encoding unit 3 to spread the spectrum. Then, it outputs from the terminal (7) and the terminal (8). A P / N code generation unit 5 generates a 7-bit P / N code, and further divides this into a 14-bit P / N code, which is output from a terminal (9). The P / N offset switching unit 6 outputs the P / N code from the P / N code generation unit 5 as it is from the terminal (11), and the other one is the P / N code generation unit. P / N from 5
The code is output as it is or from the terminal (10) by switching it so that its phase is delayed by 1 / 2N. Reference numeral 7 denotes a QPSK modulator, which modulates two SS-modulated signals from the SS modulator 4 into carriers having different phases by 90 degrees and outputs the modulated carriers from a terminal (12). 8 is 1/2
The frequency divider circuit divides clock 2N by 1/2 to generate clock N
Is output. Reference numeral 9 denotes a 7-multiplier circuit which outputs a clock 14N by multiplying the clock 2N by 7.
【００１４】図２〜図８は、上述の各ブロックの詳細回
路またはブロックを示している。図２はデータ分割部１
の一回路例を示しており、１１はクロック２Ｎでラッチ
する２Ｎラッチ回路、１２はクロックＮでラッチする第
１のＮラッチ回路、１３はクロック−Ｎでラッチする第
１の−Ｎラッチ回路である。図３はデータオフセット切
り換え部２の一回路例を示しており、２１はクロックＮ
でラッチする第２のＮラッチ回路、２２はインバータ、
２３は第１のＡＮＤ回路、２４は第２のＡＮＤ回路、２
５は第１のＯＲ回路である。図４は差動符号化部３の一
回路例を示しており、３１は第１のＥＸ−ＯＲ回路、３
２は第３のＮラッチ回路、３３は第２のＥＸ−ＯＲ回
路、３４は第２の−Ｎラッチ回路である。図５はＳＳ変
調部４の一回路例を示しており、４１は第１２の１４Ｎ
ラッチ回路、４２は第３のＥＸ−ＯＲ回路、４３は第１
３の１４Ｎラッチ回路、４４は第４のＥＸ−ＯＲ回路で
ある。図６はＰＮ符号発生部５の一回路例を示してお
り、５１は第５のＥＸ−ＯＲ回路、５２〜５５は第１〜
第４の１４Ｎラッチ回路である。図７はＰＮオフセット
切り換え部６の一回路例を示しており、６１ａ〜６１ｇ
は第５〜第１１の１４Ｎラッチ回路、６２は第３のＡＮ
Ｄ回路、６３はインバータ、６４は第４のＡＮＤ回路、
６５は第２のＯＲ回路である。図８はＱＰＳＫ変調部７
の一実施例を示しており、７１は搬送波発生器、７２
ａ，７２ｂは乗算器、７３は９０度遅延回路、７４は加
算器である。2 to 8 show detailed circuits or blocks of each block described above. FIG. 2 shows the data division unit 1
11 shows a circuit example, 11 is a 2N latch circuit which latches with a clock 2N, 12 is a first N latch circuit which is latched with a clock N, and 13 is a first -N latch circuit which is latched with a clock -N. is there. FIG. 3 shows an example of a circuit of the data offset switching unit 2, and 21 is a clock N.
Second N latch circuit for latching with, 22 is an inverter,
23 is a first AND circuit, 24 is a second AND circuit, 2
Reference numeral 5 is a first OR circuit. FIG. 4 shows an example of a circuit of the differential encoding unit 3, and 31 is a first EX-OR circuit, 3
2 is a third N latch circuit, 33 is a second EX-OR circuit, and 34 is a second -N latch circuit. FIG. 5 shows an example of a circuit of the SS modulator 4, where 41 is a twelfth 14N
Latch circuit, 42 is the third EX-OR circuit, and 43 is the first
3 is a 14N latch circuit, and 44 is a fourth EX-OR circuit. FIG. 6 shows an example of a circuit of the PN code generation unit 5, 51 is a fifth EX-OR circuit, and 52-55 are first to first circuits.
It is a fourth 14N latch circuit. FIG. 7 shows a circuit example of the PN offset switching unit 6, which includes 61a to 61g.
Is a fifth to eleventh 14N latch circuit, and 62 is a third AN
D circuit, 63 is an inverter, 64 is a fourth AND circuit,
65 is a second OR circuit. FIG. 8 shows the QPSK modulator 7
7 shows an embodiment of the present invention, where 71 is a carrier wave generator and 72
Reference numerals a and 72b are multipliers, 73 is a 90-degree delay circuit, and 74 is an adder.
【００１５】以上の構成において、つぎにその動作を説
明する。図９，図１０は上述のブロック図及び回路図に
おける各部の信号例を示しており、以下図９，図１０を
参照して説明するが、まず、ＯＱＰＳＫ変調を送信する
場合について説明する。ＯＱＰＳＫ変調でデータを送信
する場合、データ分割部１には、周波数が２Ｎのクロッ
クＳ１に同期したクロックレート２Ｎのシリアルデータ
Ｓ４を端子（０）に入力する。該シリアルデータＳ４は
２Ｎラッチ回路１１で２ＮクロックＳ１の立ち上がりで
ラッチしてＳ５とし、該Ｓ５は第１のＮラッチ１２及び
第１の−Ｎラッチ１３に入力し、第１のＮラッチ１２で
は、ＮクロックＳ２の立ち上がりでＳ５をラッチするこ
とにより、Ｓ５のデータＤ１，Ｄ３，Ｄ５・・をラッチ
してＳ６を端子（１）より出力し、第１の−Ｎラッチ１
３では、−ＮクロックＳ３の立ち上がりでＳ５をラッチ
することにより、Ｓ５のデータＤ０，Ｄ２，Ｄ４・・を
ラッチしてＳ７を端子（２）より出力している。データ
オフセット切り換え部２には、前記Ｓ６及び、Ｓ７が入
力され、Ｓ６はそのまま端子（３）より出力して差動符
号化部３に入力される。一方、切り換え制御信号Ｓｃは
Ｈレベルとしているので、Ｓ７は第２のＡＮＤ回路２
４，第１のＯＲ回路２５を通って、端子（４）より出力
している。差動符号化部３に入力したＳ６及びＳ７は、
各々差動符号化し、端子（５），端子（６）より出力し
てＳＳ変調部４に入力している。The operation of the above arrangement will be described below. 9 and 10 show examples of signals of the respective parts in the above block diagram and circuit diagram, which will be described below with reference to FIGS. 9 and 10, but first, the case of transmitting OQPSK modulation will be described. When transmitting data by OQPSK modulation, the data division unit 1 inputs serial data S4 having a clock rate of 2N synchronized with the clock S1 having a frequency of 2N to the terminal (0). The serial data S4 is latched by the 2N latch circuit 11 at the rising edge of the 2N clock S1 to be S5, and the S5 is input to the first N latch 12 and the first −N latch 13, and in the first N latch 12. , N clock S2 is latched at the rising edge of N clock S2 to latch the data D1, D3, D5 ... Of S5 and output S6 from the terminal (1), and the first -N latch 1
3 latches S5 at the rising edge of the −N clock S3 to latch the data D0, D2, D4 ... Of S5 and output S7 from the terminal (2). The S6 and S7 are input to the data offset switching unit 2, and S6 is directly output from the terminal (3) and input to the differential encoding unit 3. On the other hand, since the switching control signal Sc is at H level, S7 is the second AND circuit 2
4, through the first OR circuit 25, and output from the terminal (4). S6 and S7 input to the differential encoding unit 3 are
The signals are differentially encoded, output from terminals (5) and (6), and input to the SS modulator 4.
【００１６】一方ＰＮ符号発生部５では第３の１４Ｎラ
ッチ回路５４より７Ｎクロックに同期したＰＮ符号Ｓ１
３を発生し、第４の１４Ｎラッチ回路５５で１４Ｎクロ
ックＳ１４に同期したＰＮ符号Ｓ１５を端子（９）より
出力している。ＰＮオフセット切り換え部６に入力した
ＰＮ符号Ｓ１５の一つはそのまま端子（１１）より出力
してＳＳ変調部４に入力している。一方、切り換え制御
信号ＳｃはＨレベルとしているので、ＰＮ符号Ｓ１５の
他の一つは第５〜第１１の１４Ｎラッチ６１ａ〜６１ｇ
を経て７Ｎクロック即ち、ＰＮ符号の半周期分遅延した
ＰＮ符号Ｓ１６とし、第３のＡＮＤ回路６２，第２のＯ
Ｒ回路６５を通って端子（１０）より出力してＳＳ変調
部４に入力している。On the other hand, in the PN code generator 5, the PN code S1 synchronized with the 7N clock is supplied from the third 14N latch circuit 54.
3 is generated, and the PN code S15 synchronized with the 14N clock S14 is output from the terminal (9) by the fourth 14N latch circuit 55. One of the PN codes S15 input to the PN offset switching unit 6 is directly output from the terminal (11) and input to the SS modulation unit 4. On the other hand, since the switching control signal Sc is set to the H level, the other one of the PN codes S15 is the fifth to eleventh 14N latches 61a to 61g.
7N clocks, that is, a PN code S16 delayed by a half cycle of the PN code, and the third AND circuit 62, the second O
The signal is output from the terminal (10) through the R circuit 65 and input to the SS modulator 4.
【００１７】ＳＳ変調部では、入力するＳ６及びＳ７を
差動符号化した差動符号化信号を各々第１２及び、第１
３の１４Ｎラッチ回路で１４Ｎクロックでラッチした信
号と前記ＰＮオフセット切り換え部６よりのＰＮ符号Ｓ
１６及び、Ｓ１５との排他的論理和（ＥＸ−ＯＲ）が取
られ、拡散変調ＱデータＳ１８，拡散変調ＩデータＳ１
７とし、端子（７），端子（８）より出力してＱＰＳＫ
変調部７に入力している。ＱＰＳＫ変調部７で発生した
搬送波を乗算器７２ａで前記拡散変調ＱデータＳ１８に
て変調し、また９０度遅延した搬送波を前記拡散変調Ｉ
データＳ１７にて変調して、加算器７４で加算し、ＯＱ
ＰＳＫ変調波として端子（１２）より送出している。In the SS modulator, differentially encoded signals obtained by differentially encoding S6 and S7 to be input are twelfth and first respectively.
The signal latched at 14N clock by the 14N latch circuit 3 and the PN code S from the PN offset switching unit 6
16 and an exclusive OR (EX-OR) with S15 are taken, and spread modulation Q data S18 and spread modulation I data S1
7 and outputs from terminal (7) and terminal (8) to QPSK
It is input to the modulator 7. The carrier generated in the QPSK modulator 7 is modulated by the spread modulation Q data S18 in the multiplier 72a, and the carrier delayed by 90 degrees is spread in the modulation I.
Modulate with data S17, add with adder 74, OQ
It is transmitted from the terminal (12) as a PSK modulated wave.
【００１８】次ぎに、ＢＰＳＫ変調して送信する場合を
説明する。ＢＰＳＫ変調でデータを送信する場合、デー
タ分割部１には、周波数がＮのクロックＳ２に同期した
クロックレートＮのシリアルデータＳ８が端子（０）に
入力される。該シリアルデータＳ８は２Ｎラッチ回路１
１で２ＮクロックＳ１の立ち上がりでラッチしてＳ９と
し、該Ｓ９は第１のＮラッチ１２及び第１の−Ｎラッチ
１３に入力し、第１のＮラッチ１２では、ＮクロックＳ
２の立ち上がりでＳ９をラッチすることにより、Ｓ９の
データＤ０ａ，Ｄ１ａ，Ｄ２ａ・・をラッチしてＳ１０
を端子（１）より出力し、第１の−Ｎラッチ１３では、
−ＮクロックＳ３の立ち上がりでＳ９をラッチすること
により、Ｓ９のデータＤ０ｂ，Ｄ１ｂ，Ｄ２ｂ・・をラ
ッチしてＳ１１を端子（２）より出力している。データ
オフセット切り換え部２には、前記Ｓ１０及び、Ｓ１１
が入力され、Ｓ１０はそのまま端子（３）より出力して
差動符号化部３に入力される。一方、切り換え制御信号
ＳｃはＬレベルとしているので、Ｓ１１は第２のＮラッ
チ回路２１にてクロックＮの立ち上がりでラッチしたＳ
１０と同じ信号Ｓ１２とし、第１のＡＮＤ回路２３，第
１のＯＲ回路２５を通って、Ｓ１２を端子（４）より出
力している。差動符号化部３に入力したＳ１０及びＳ１
２は、各々差動符号化し、端子（５），端子（６）より
出力してＳＳ変調部４に入力している。Next, the case of BPSK modulation and transmission will be described. When transmitting data by BPSK modulation, serial data S8 having a clock rate N synchronized with a clock S2 having a frequency N is input to the terminal (0) of the data division unit 1. The serial data S8 is a 2N latch circuit 1
1 latches at the rising edge of 2N clock S1 to S9, and this S9 is input to the first N latch 12 and the first −N latch 13, and at the first N latch 12, the N clock S
By latching S9 at the rising edge of 2, the data D0a, D1a, D2a, ...
Is output from the terminal (1), and the first -N latch 13 outputs
By latching S9 at the rising edge of the -N clock S3, the data D0b, D1b, D2b ... Of S9 are latched and S11 is output from the terminal (2). The data offset switching unit 2 includes the above S10 and S11.
Is input, and S10 is directly output from the terminal (3) and input to the differential encoding unit 3. On the other hand, since the switching control signal Sc is at the L level, S11 is the S latched by the second N latch circuit 21 at the rising edge of the clock N.
The same signal S12 as that of S10 is output, S12 is output from the terminal (4) through the first AND circuit 23 and the first OR circuit 25. S10 and S1 input to the differential encoding unit 3
2 is differentially encoded, output from the terminals (5) and (6), and input to the SS modulator 4.
【００１９】一方ＰＮオフセット切り換え部６に端子
（９）より入力したＰＮ符号Ｓ１５の一つはそのまま端
子（１１）より出力してＳＳ変調部４に入力している
が、切り換え制御信号ＳｃはＬレベルとしているので、
第３のＡＮＤ回路６２は閉じられ、第４のＡＮＤ回路６
３が開いて、Ｓ１５を第４のＡＮＤ回路６３，第２のＯ
Ｒ回路６５を通って端子（１０）より出力してＳＳ変調
部４に入力している。ＳＳ変調部４では、入力される同
じデータ信号Ｓ１０とＳ１２を差動符号化した信号を１
４Ｎクロックでラッチした信号と、同じＰＮ符号Ｓ１５
との排他的論理和を取って、拡散変調Ｑデータ，拡散変
調ＩデータとしてＱＰＳＫ変調部７に入力している。Ｑ
ＰＳＫ変調部７で発生した搬送波を乗算器７２ａで前記
拡散変調Ｑデータにて変調し、また９０度遅延した搬送
波を前記拡散変調Ｉデータにて変調して、加算器７４で
加算し、ＢＰＳＫ変調波として送出している。以上、Ｂ
ＰＳＫ変調または、ＯＱＰＳＫ変調に切り換えた場合の
動作を説明したが、実際の使用に際しては、通信環境の
善し悪しを人間、または、通信環境判別手段が判別し、
ＯＱＰＳＫ変調またはＢＰＳＫ変調に切り換えている。
前記通信環境判別手段は、例えば、ビット誤り率測定装
置を使用し、受信した信号を復調してビット誤り率を測
定し、測定結果を所定の閾値により切り分けし、所定の
閾値より大きい場合は、ＢＰＳＫ変調に、小さい場合は
ＯＱＰＳＫ変調に切り換える用、制御信号を出力するよ
うにしている。On the other hand, one of the PN codes S15 input to the PN offset switching unit 6 from the terminal (9) is directly output from the terminal (11) and input to the SS modulation unit 4, but the switching control signal Sc is L. Since it is a level,
The third AND circuit 62 is closed, and the fourth AND circuit 6
3 opens, and S15 is changed to the fourth AND circuit 63, the second O
The signal is output from the terminal (10) through the R circuit 65 and input to the SS modulator 4. In the SS modulator 4, the same input data signals S10 and S12 are differentially encoded to 1
The same PN code S15 as the signal latched with 4N clock
And is input to the QPSK modulator 7 as spread modulation Q data and spread modulation I data. Q
The carrier generated in the PSK modulator 7 is modulated by the spread modulation Q data by the multiplier 72a, and the carrier delayed by 90 degrees is modulated by the spread modulation I data, and added by the adder 74 to obtain the BPSK modulation. It is sending out as waves. Above, B
The operation when switching to PSK modulation or OQPSK modulation has been described, but in actual use, a human or communication environment determination means determines whether the communication environment is good or bad,
Switching to OQPSK modulation or BPSK modulation.
The communication environment determining means, for example, using a bit error rate measuring device, to demodulate the received signal to measure the bit error rate, the measurement result is divided by a predetermined threshold value, if larger than a predetermined threshold value, A control signal is output to switch to BPSK modulation and to OQPSK modulation when it is small.
【００２０】[0020]
【発明の効果】以上説明したように、本発明によるスペ
クトラム拡散通信装置によれば、通信環境の善い場合
は、送信データをボーレート２Ｎｂｐｓでデータ分割部
に入力し、データ分割した信号を、データオフセット切
り換え部に入力し、データオフセット切り換え部に入力
する切り換え制御信号をＯＱＰＳＫに切り換えることに
より、ＯＱＰＳＫ変調用信号に生成し、差動符号化部に
て差動符号化してＳＳ変調部に入力し、一方Ｐ／Ｎ符号
発生部で発生したＰ／Ｎ符号は、ＰＮオフセット切り換
え部に入力し、ＰＮオフセット切り換え部に入力する切
り換え制御信号をＯＱＰＳＫに切り換えることにより、
ＯＱＰＳＫ変調用信号に生成し、ＳＳ変調部に入力し、
先に入力する差動化符号化信号でスペクトラム変調し、
ＱＰＳＫ変調部を介してＯＱＰＳＫ変調信号として送出
しており、また、通信環境の悪い場合は、送信データを
ボーレートＮｂｐｓでデータ分割部に入力し、データ分
割した信号を、データオフセット切り換え部に入力し、
データオフセット切り換え部に入力する切り換え制御信
号をＢＰＳＫに切り換えることにより、ＢＰＳＫ変調用
信号に生成し、差動符号化部にて差動符号化してＳＳ変
調部に入力し、一方Ｐ／Ｎ符号発生部で発生したＰ／Ｎ
符号は、ＰＮオフセット切り換え部に入力し、ＰＮオフ
セット切り換え部に入力する切り換え制御信号をＢＰＳ
Ｋに切り換えることにより、ＢＰＳＫ変調用信号に生成
し、ＳＳ変調部に入力し、先に入力する差動化符号化信
号でスペクトラム変調し、ＱＰＳＫ変調部を介してＢＰ
ＳＫ変調信号として送出しているので、１つの装置で、
通信環境の善し悪しを人間、または、通信環境判別手段
が判別し、ＯＱＰＳＫ変調またはＢＰＳＫ変調に切り換
えて使用でき、効率的なデータの通信ができる。As described above, according to the spread spectrum communication apparatus of the present invention, when the communication environment is good, the transmission data is input to the data division unit at the baud rate of 2 Nbps and the data division signal is subjected to the data offset. An OQPSK modulation signal is generated by switching the switching control signal input to the switching unit and input to the data offset switching unit to OQPSK, differentially encoded by the differential encoding unit, and input to the SS modulation unit. On the other hand, the P / N code generated by the P / N code generation unit is input to the PN offset switching unit, and the switching control signal input to the PN offset switching unit is switched to OQPSK,
Generated as a signal for OQPSK modulation and input to the SS modulator,
The spectrum is modulated by the differential coded signal input first,
It is sent out as an OQPSK modulated signal via the QPSK modulating section, and if the communication environment is bad, the transmission data is input to the data dividing section at the baud rate Nbps, and the data-divided signal is input to the data offset switching section. ,
By switching the switching control signal input to the data offset switching unit to BPSK, a signal for BPSK modulation is generated, which is differentially encoded by the differential encoding unit and input to the SS modulation unit, while P / N code generation is performed. P / N generated in the department
The code is input to the PN offset switching unit, and the switching control signal input to the PN offset switching unit is BPS.
By switching to K, a signal for BPSK modulation is generated, input to the SS modulator, spectrum-modulated by the differentially encoded signal input earlier, and BP is transmitted via the QPSK modulator.
Since it is transmitted as an SK modulated signal, one device
A person or a communication environment discriminating unit discriminates whether the communication environment is good or bad, and it can be used by switching to OQPSK modulation or BPSK modulation, and efficient data communication can be performed.
【図１】本発明によるスペクトラム拡散通信装置の一実
施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a spread spectrum communication device according to the present invention.
【図２】データ分割部の一回路例を示す回路図である。FIG. 2 is a circuit diagram showing a circuit example of a data division unit.
【図３】データオフセット切り換え部の一回路例を示す
回路図である。FIG. 3 is a circuit diagram showing a circuit example of a data offset switching unit.
【図４】差動符号化部の一回路例を示す回路図である。FIG. 4 is a circuit diagram showing a circuit example of a differential encoding unit.
【図５】ＳＳ変調部の一回路例を示す回路図である。FIG. 5 is a circuit diagram showing an example of a circuit of an SS modulator.
【図６】ＰＮ符号発生部の一回路例を示す回路図であ
る。FIG. 6 is a circuit diagram showing an example of a circuit of a PN code generator.
【図７】ＰＮオフセット切り換え部の一回路例を示す回
路図である。FIG. 7 is a circuit diagram showing a circuit example of a PN offset switching unit.
【図８】ＱＰＳＫ変調部の一実施例を示すブロック図で
ある。FIG. 8 is a block diagram showing an embodiment of a QPSK modulator.
【図９】各部の信号例を示すタイミング図である。FIG. 9 is a timing chart showing a signal example of each unit.
【図１０】各部の信号例を示すタイミング図である。FIG. 10 is a timing chart showing an example of signals of each unit.
１ データ分割部 ２ データオフセット切り換え部 ３ 差動符号化部 ４ ＳＳ変調部 ５ ＰＮ符号発生部 ６ ＰＮオフセット切り換え部 ７ ＱＰＳＫ変調部 ８ １／２分周器 ９ ７逓倍器 １１ ２Ｎラッチ回路 １２ Ｎラッチ回路 １３ −Ｎラッチ回路 ２１ Ｎラッチ回路 ２２ インバータ ２３ ＡＮＤ回路 ２４ ＡＮＤ回路 ２５ ＯＲ回路 ３１ ＥＸ−ＯＲ回路 ３２ Ｎラッチ回路 ３３ ＥＸ−ＯＲ回路 ３４ −Ｎラッチ回路 ３５ ＥＸ−ＯＲ回路 ４１ １４Ｎラッチ回路 ４２ ＥＸ−ＯＲ回路 ４３ １４Ｎラッチ回路 ４４ ＥＸ−ＯＲ回路 ５１ ＥＸ−ＯＲ回路 ５２ １４Ｎラッチ回路 ５３ １４Ｎラッチ回路 ５４ １４Ｎラッチ回路 ５５ １４Ｎラッチ回路 ６１ａ〜６１ｇ １４Ｎラッチ回路 ６２ ＡＮＤ回路 ６３ インバータ ６４ ＡＮＤ回路 ６５ ＯＲ回路 ７１ 搬送波発生器 ７２ａ乗算器 ７２ｂ乗算器 ７３ ９０度遅延回路 ７４ 加算器 1 data division unit 2 data offset switching unit 3 differential encoding unit 4 SS modulation unit 5 PN code generation unit 6 PN offset switching unit 7 QPSK modulation unit 8 1/2 frequency divider 9 7 multiplier 11 2N latch circuit 12 N Latch circuit 13 -N latch circuit 21 N latch circuit 22 Inverter 23 AND circuit 24 AND circuit 25 OR circuit 31 EX-OR circuit 32 N latch circuit 33 EX-OR circuit 34 -N latch circuit 35 EX-OR circuit 41 14 N latch circuit 42 EX-OR circuit 43 14N latch circuit 44 EX-OR circuit 51 EX-OR circuit 52 14N latch circuit 53 14N latch circuit 54 14N latch circuit 55 14N latch circuit 61a to 61g 14N latch circuit 62 AND circuit 63 inverter 64 AND circuit 65 OR circuit 1 carrier generator 72a multiplier 72b multiplier 73 90 degree delay circuit 74 an adder
Claims (7)
データを入力し、１／２Ｎの位相の異なる信号に分割す
るデータ分割部と、該データ分割部よりの位相の進んで
いる信号をそのまま、若しくは位相を１／２Ｎ遅延する
ように切り換えて出力するデータオフセット切り換え部
と、該データオフセット切り換え部よりの切り換えて出
力する信号と前記データ分割部よりの１／２Ｎ遅延して
いる信号とを入力し、各々の信号を差動符号化する差動
符号化部と、Ｐ／Ｎ符号を発生するＰ／Ｎ符号発生部
と、該Ｐ／Ｎ符号発生部よりの信号を入力し、該Ｐ／Ｎ
符号の位相を半周期遅延した信号と前記Ｐ／Ｎ符号発生
部よりのＰＮ信号を切り換えて出力するＰＮオフセット
切り換え部と、該ＰＮオフセット切り換え部よりの信号
で前記差動符号化部よりの信号を各々変調するスペクト
ルスプリット（ＳＳ）変調部と、該ＳＳ変調部よりの信
号を４相位相シフトキーイング（ＱＰＳＫ）変調するＱ
ＰＳＫ変調部とで構成し、通信環境により２相位相シフ
トキーイング（ＢＰＳＫ）変調または、オフセット４相
位相シフトキーイング（ＯＱＰＳＫ）変調して送出して
いることを特徴とするスペクトラム拡散通信装置。1. A data dividing unit for inputting serial data having a bit rate of N or 2N and dividing it into signals having a phase difference of 1 / 2N, and a signal whose phase is advanced from the data dividing unit, or A data offset switching unit for switching and outputting the phase to be delayed by 1 / 2N, a signal switched and output from the data offset switching unit, and a signal delayed by 1 / 2N from the data dividing unit are input. , A differential encoder for differentially encoding each signal, a P / N code generator for generating a P / N code, and the signals from the P / N code generator are input to the P / N
A signal obtained by delaying the phase of the code by half a cycle, a PN offset switching unit for switching and outputting the PN signal from the P / N code generating unit, and a signal from the differential encoding unit using the signal from the PN offset switching unit. And a spectrum split (SS) modulator that modulates the respective signals and a Q that modulates the signal from the SS modulator by four-phase phase shift keying (QPSK).
A spread spectrum communication device comprising a PSK modulation section, and transmitting by two-phase phase shift keying (BPSK) modulation or offset four-phase phase shift keying (OQPSK) modulation depending on a communication environment.
２Ｎクロックでラッチする２Ｎラッチ回路と、２Ｎクロ
ック信号を１／２に分周してＮクロックを出力する１／
２分周回路と、該Ｎクロック信号でラッチする第１のＮ
ラッチ回路と、前記Ｎクロックの逆位相の−Ｎクロック
信号でラッチする第１の−Ｎラッチ回路とでなることを
特徴とする請求項１記載のスペクトラム拡散通信装置。2. The data dividing unit is a 2N latch circuit that latches input data with a 2N clock and a 2N clock signal that is divided in half to output an N clock.
A divide-by-2 circuit and a first N latched by the N clock signal
The spread spectrum communication device according to claim 1, comprising a latch circuit and a first -N latch circuit which latches with a -N clock signal having a reverse phase of the N clock.
記データ分割部よりのラッチ信号をＮクロック信号でラ
ッチする第２のＮラッチ回路と、該Ｎラッチ回路よりの
信号および切り換え制御信号を反転するインバータ回路
を通して入力する第１のＡＮＤ回路と、前記データ分割
部よりのラッチ信号および、切り換え制御信号を入力す
る第２のＡＮＤ回路と、該第１のＡＮＤ回路および第２
のＡＮＤ回路よりの信号を入力する第１のＯＲ回路とで
なることを特徴とする請求項１記載のスペクトラム拡散
通信装置。3. The data offset switching unit includes a second N latch circuit that latches a latch signal from the data dividing unit with an N clock signal, and an inverter that inverts a signal from the N latch circuit and a switching control signal. A first AND circuit for inputting through the circuit, a second AND circuit for inputting a latch signal and a switching control signal from the data dividing unit, the first AND circuit and the second AND circuit
2. The spread spectrum communication device according to claim 1, further comprising a first OR circuit for inputting a signal from the AND circuit.
よりの第１のＮラッチ信号を一方の入力回路に入力す
る、第１の排他的論理和（ＥＸ−ＯＲ）回路と、該第１
のＥＸ−ＯＲ回路よりの信号をＮクロック信号でラッチ
する第３のＮラッチ回路とでなり、該Ｎラッチ回路より
の信号を出力するとともに、前記第１のＥＸ−ＯＲ回路
のもう一方の入力回路に入力し、また、前記データオフ
セット切り換え部によりの切り換えた信号を一方の入力
回路に入力する、第２のＥＸ−ＯＲ回路と、該第２のＥ
Ｘ−ＯＲ回路よりの信号を−Ｎクロック信号でラッチす
る第２の−Ｎラッチ回路とでなり、該第２の−Ｎラッチ
回路よりの信号を出力するとともに、前記第２のＥＸ−
ＯＲ回路のもう一方の入力回路に入力してなることを特
徴とする請求項１記載のスペクトラム拡散通信装置。4. The differential encoding unit inputs a first N latch signal from the data division unit to one input circuit, and a first exclusive OR (EX-OR) circuit, First
A third N-latch circuit for latching a signal from the EX-OR circuit with the N-clock signal, and outputting the signal from the N-latch circuit and the other input of the first EX-OR circuit. A second EX-OR circuit for inputting to the circuit, and to one of the input circuits the signal switched by the data offset switching section; and the second E-OR circuit.
A second -N latch circuit for latching a signal from the X-OR circuit with a -N clock signal, outputting a signal from the second -N latch circuit, and at the same time the second EX-
2. The spread spectrum communication device according to claim 1, wherein the spread signal is input to the other input circuit of the OR circuit.
Ｒ回路と、該ＥＸ−ＯＲ回路よりの信号を１４Ｎクロッ
ク信号でラッチする第１の１４Ｎラッチ回路と、該第１
の１４Ｎラッチ回路よりの信号を１４Ｎクロック信号で
ラッチする第２の１４Ｎラッチ回路と、該第２の１４Ｎ
ラッチ回路よりの信号を１４Ｎクロック信号でラッチす
る第３の１４Ｎラッチ回路と、該第３の１４Ｎラッチ回
路よりの信号を１４Ｎクロック信号でラッチする第４の
１４Ｎラッチ回路とでなり、前記ＥＸ−ＯＲ回路の入力
回路には、前記第１の１４Ｎラッチ回路および、第３の
１４Ｎラッチ回路よりの信号を入力し、第４の１４Ｎラ
ッチ回路より出力していることを特徴とする請求項１記
載のスペクトラム拡散通信装置。5. The fifth PN code generator is a fifth EX-O.
An R circuit, a first 14N latch circuit that latches a signal from the EX-OR circuit with a 14N clock signal, and the first 14N latch circuit.
Second 14N latch circuit for latching a signal from the 14N latch circuit of FIG.
A third 14N latch circuit for latching a signal from the latch circuit with a 14N clock signal, and a fourth 14N latch circuit for latching a signal from the third 14N clock signal with a 14N clock signal. 2. The input circuit of the OR circuit receives the signals from the first 14N latch circuit and the third 14N latch circuit, and outputs the signals from the fourth 14N latch circuit. Spread spectrum communication device.
ＰＮ符号発生部よりの信号を入力し、１４Ｎクロック信
号でラッチする１４Ｎラッチ回路を第５〜第１１まで直
列に７個配置し、該７個目の第１１の１４Ｎラッチ回路
よりの信号と切り換え制御信号を入力する第３のＡＮＤ
回路と、前記ＰＮ符号発生部よりの信号と切り換え制御
信号を反転するインバータ回路を通して入力する第４の
ＡＮＤ回路と、該第３，第４のＡＮＤ回路よりの信号を
入力する第２のＯＲ回路とでなることを特徴とする請求
項１記載のスペクトラム拡散通信装置。6. The PN offset switching unit receives the signal from the PN code generating unit and arranges seven 14N latch circuits in series from the fifth to eleventh for latching with a 14N clock signal. Third AND for inputting the signal from the eleventh 14N latch circuit and the switching control signal
Circuit, a fourth AND circuit input through an inverter circuit that inverts the signal from the PN code generator and the switching control signal, and a second OR circuit inputting signals from the third and fourth AND circuits The spread spectrum communication device according to claim 1, wherein:
りの信号を各々入力し、１４Ｎクロック信号で、ラッチ
する第１２，第１３の１４Ｎラッチ回路と、該２つのラ
ッチ回路よりの信号と前記ＰＮオフセット切り換え部よ
りの信号を各々入力する第３，第４のＥＸ−ＯＲ回路と
でなることを特徴とする請求項１記載のスペクトラム拡
散通信装置。7. The SS modulator receives the signals from the differential encoder and latches them with a 14N clock signal, and a twelfth and a thirteenth 14N latch circuits, and the two latch circuits, respectively. 2. The spread spectrum communication device according to claim 1, comprising a signal and a third and fourth EX-OR circuit for respectively inputting a signal from the PN offset switching unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6317338A JPH08172459A (en) | 1994-12-20 | 1994-12-20 | Spread spectrum communication equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6317338A JPH08172459A (en) | 1994-12-20 | 1994-12-20 | Spread spectrum communication equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172459A true JPH08172459A (en) | 1996-07-02 |
Family
ID=18087107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6317338A Pending JPH08172459A (en) | 1994-12-20 | 1994-12-20 | Spread spectrum communication equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08172459A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09261124A (en) * | 1996-03-19 | 1997-10-03 | Y R P Ido Tsushin Kiban Gijutsu Kenkyusho:Kk | Variable capacitance spread spectrum transmitter |
-
1994
- 1994-12-20 JP JP6317338A patent/JPH08172459A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09261124A (en) * | 1996-03-19 | 1997-10-03 | Y R P Ido Tsushin Kiban Gijutsu Kenkyusho:Kk | Variable capacitance spread spectrum transmitter |
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