JPH08172413A - Stuff multiplex/demultiplex circuit - Google Patents

Abstract

PURPOSE: To improve the reliability of a stuff multiplex function, to simplify circuit constitution and to reduce parts by using timing control signals based on generated clocks at the time of reading stored digital signals and performing multiplexing. CONSTITUTION: First-order group data 1 which are inputted 16 lines of bipolar signals are converted into unipolar in a B/U part 4 and written in a memory 5. In a first multiplex part 7, so as to assemble data to a stipulated second-order group frame format, required bit data are added and four lines of the first-order group data are time division multiplexed by each bit. Similarly, four lines of the second-order group data are time division multiplexed by each bit in a second multiplex part 8 and one line of third-order group data is generated, outputted as unipolar signals and converted into the bipolar signals in a U/B part 41. Also, required bits are added in the multiplex part 8, and at the time of the addition, a first-order group data read operation is stopped. The basic timing of the stoppage control is based on enable signals 12 generated in a third-order group counter 10.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、スタッフ多重分離回
路に関し、特に、ＣＥＰＴ系ハイアラーキの１次群（２
０４８ｋｂ／ｓ）から３次群（３４３６８ｋｂ／ｓ）へ
のスタッフ多重変換、及び３次群から１次群へのスタッ
フ分離変換を実現するスタッフ多重分離回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a stuff demultiplexing circuit, and more particularly to a primary group (2) of a CEPT system hierarchy.
The present invention relates to a stuff demultiplexing circuit that realizes stuff demultiplexing conversion from 048 kb / s) to a third order group (34368 kb / s) and stuff demultiplexing conversion from a third order group to a first order group.

【０００２】[0002]

【従来の技術】デジタル伝送方式においては、送信側で
は複数のデジタル信号を時間的に多重化し高速のデジタ
ル信号に変換して送り、受信側では逆に多重化された信
号を分離して元のデジタル信号を得ている。2. Description of the Related Art In a digital transmission system, a transmitting side temporally multiplexes a plurality of digital signals, converts them into a high-speed digital signal and sends it, and a receiving side reversely separates the multiplexed signals to obtain the original signal. You are getting a digital signal.

【０００３】この多重化をするためには、複数のデジタ
ル信号の速度を一致すなわち同期化させる必要があり、
従来から網同期及びスタッフ同期の二つの方法が利用さ
れている。このうち、この発明が関係する高速のデジタ
ル伝送の多重化には、スタッフ同期を用いたスタッフ多
重化方式が用いられている。In order to carry out this multiplexing, it is necessary to match or synchronize the speeds of a plurality of digital signals,
Conventionally, two methods, network synchronization and stuff synchronization, have been used. Among them, the stuff multiplexing method using the stuff synchronization is used for the multiplexing of high-speed digital transmission to which the present invention is related.

【０００４】図６に、従来のスタッフ多重分離回路の構
成ブロック図を示す。同図において、多重分離ユニット
Ａは、１次群と２次群のデジタル信号間の多重化又は分
離を行うものであり、多重分離ユニットＢは、２次群と
３次群のデジタル信号間の多重化又は分離を行うもので
ある。FIG. 6 shows a block diagram of a conventional stuff demultiplexing circuit. In the figure, a demultiplexing unit A performs multiplexing or demultiplexing between the primary and secondary digital signals, and a demultiplexing unit B between the secondary and tertiary digital signals. It is for multiplexing or demultiplexing.

【０００５】多重・分離ユニットＡ及びＢは、低次群の
デジタル信号を高次群のデジタル信号へ多重化するスタ
ッフ多重回路Ａ及びＢと、高次群のデジタル信号から低
次群のデジタル信号を分離するスタッフ分離回路Ａ及び
Ｂとから構成される。ここで、デジタル伝送方式では、
伝送の効率化のため多重化の段階を示すデジタルハイア
ラーキが規定されており、１次群、２次群、３次群とい
うふうに区分されている。The multiplexing / demultiplexing units A and B include stuff multiplexing circuits A and B for multiplexing low order digital signals into high order digital signals and stuff separating circuits for separating low order digital signals from high order digital signals. It is composed of separation circuits A and B. Here, in the digital transmission method,
A digital hierarchy indicating the stage of multiplexing is defined in order to improve transmission efficiency, and is divided into a primary group, a secondary group, and a tertiary group.

【０００６】たとえばＣＥＰＴ（ヨーロッパ郵便電気通
信主管庁会議）加盟の欧州諸国は、１次群のデジタル伝
送速度として２０４８ｋｂ／ｓを持つ、いわゆる３０ｃ
ｈＰＣＭ方式を基礎したデジタルハイアラーキを規定し
ている。また、このＣＥＰＴ系デジタルハイアラーキで
は、２次群の伝送速度は８４４８ｋｂ／ｓであり、３次
群の伝送速度は３４３６８ｋｂ／ｓである。[0006] For example, European countries that are members of CEPT (European Union of Telecommunications and Telecommunications) have a so-called 30c, which has a digital transmission rate of 2048 kb / s for the primary group.
It defines a digital hierarchy based on the hPCM method. Further, in this CEPT type digital hierarchy, the transmission rate of the secondary group is 8448 kb / s and the transmission rate of the tertiary group is 34368 kb / s.

【０００７】図６において、１次群から２次群への多重
化が１つの多重分離ユニットＡで行われ、さらに、４つ
の多重分離ユニットＡから出力される合計４つの２次群
のデジタル信号が、多重分離ユニットＢへ入力されて３
次群のデジタル信号に多重化されるようすを示してい
る。In FIG. 6, the multiplexing from the primary group to the secondary group is performed by one demultiplexing unit A, and further, a total of four secondary group digital signals output from the four demultiplexing units A. Is input to the demultiplexing unit B and 3
It shows how the signals are multiplexed into the digital signal of the next group.

【０００８】図７に、従来における１次群から３次群へ
のスタッフ多重回路を示す。同図において、１０１は、
１次群から２次群へのスタッフ多重回路であり、図６の
スタッフ多重回路Ａに相当する。また、１１４は、２次
群から３次群へのスタッフ多重回路であり、図６のスタ
ッフ多重回路Ｂに相当する。ここで、スタッフ多重回路
１０１は、１次群入力信号の４本分（１０２）を２次群
信号１本（１０７）にメモリ１０４を介してＭＵＸ１０
５においてスタッフ多重するものである。FIG. 7 shows a conventional stuff multiplex circuit from a primary group to a tertiary group. In the figure, 101 is
It is a stuff multiplex circuit from the primary group to the secondary group, and corresponds to the stuff multiplex circuit A in FIG. Further, 114 is a stuff multiplex circuit from the secondary group to the tertiary group, and corresponds to the stuff multiplex circuit B in FIG. Here, the stuff multiplex circuit 101 converts four primary group input signals (102) into one secondary group signal (107) via the memory 104.
In 5 the staff is multiplexed.

【０００９】Ｂ／Ｕ１０３は、Ｂｉｐｏｌａｒ信号から
Ｕｎｉｐｏｌａｒ信号への変換回路であり、Ｕ／Ｂ１０
６は、ＵｎｉｐｏｌａｒからＢｉｐｏｌａｒ信号への変
換回路である。１０８はメモリ１０４への書込みをカウ
ントするＷＲＩＴＥカウンタ、１０９はメモリ１０４か
らの読み出しをカウントするＲＥＡＤカウンタ、１１０
はこれらのカウンタの位相差を比較する位相比較回路で
ある。１１１は、スタッフ判定回路であり、位相比較回
路１１０からの比較結果を用いてスタッフパルスを挿入
してスタッフ同期をとるための制御を行うものである。The B / U 103 is a conversion circuit for converting a Bipolar signal into a Unipolar signal, and is a U / B 10
Reference numeral 6 is a conversion circuit for converting a Unipolar signal into a Bipolar signal. Reference numeral 108 denotes a WRITE counter that counts writing to the memory 104, 109 denotes a READ counter that counts reading from the memory 104, and 110.
Is a phase comparison circuit that compares the phase differences of these counters. Reference numeral 111 denotes a stuffing determination circuit, which uses the comparison result from the phase comparison circuit 110 to insert a stuffing pulse and perform control for stuffing synchronization.

【００１０】１１２は、８４８進カウンタ、すなわち２
次群用の周波数を持つクロックを発生する固定発振器１
１３から与えられるクロックを基準として動作する２次
群のフレームカウンタである。スタッフ多重回路１１４
は、２次群入力信号の４本分（１０７）を３次群信号１
本（１１６）にメモリ１２１を介してＭＵＸ１１５にお
いてスタッフ多重するものである。ここで、基本的な構
成及び動作は、スタッフ多重回路１０１と同様である
が、３次群用の周波数を持つクロックを発生する固定発
振器１１８と、３次群フレームカウンタとしての１５３
６進カウンタ１１７を備える点が異なる。112 is an 848 base counter, that is, 2
Fixed oscillator that generates a clock with a frequency for the next group 1
It is a frame counter of the secondary group that operates based on the clock given from 13. Staff multiplex circuit 114
Is a third-order group signal 1 for four (107) second-order group input signals.
The stuff is multiplexed on the book (116) in the MUX 115 via the memory 121. Here, the basic configuration and operation are the same as those of the stuff multiplex circuit 101, but a fixed oscillator 118 that generates a clock having a frequency for the tertiary group and 153 as a tertiary group frame counter.
The difference is that a hexadecimal counter 117 is provided.

【００１１】このスタッフ多重回路間の信号の授受はＢ
ｉｐｏｌａｒ信号で行われるが、スタッフ多重回路の入
力部分Ｂ／Ｕ１０３及び１１９においてＵｎｉｐｏｌａ
ｒ信号に変換され、同時にそのクロックが抽出される。
以上が１次群信号を３次群信号へスタッフ多重するため
のスタッフ多重回路の構成である。The transfer of signals between the stuff multiplex circuits is B
It is performed by the ipolar signal, but Unipolar at the input parts B / U 103 and 119 of the stuff multiplexing circuit.
It is converted into an r signal and its clock is extracted at the same time.
The above is the configuration of the stuff multiplexing circuit for stuff-multiplexing the primary group signal into the tertiary group signal.

【００１２】図８に、従来における３次群から１次群へ
のスタッフ分離回路を示す。スタッフ多重回路と同様
に、３次群から２次群へのスタッフ分離回路１３０と、
２次群から１次群へのスタッフ分離回路１３２とから構
成される。スタッフ分離回路１３０では、フレーム周期
保護回路１２３において３次群入力信号１２２の周期監
視を行い、さらにＤＭＵＸ１２４においてＢ／Ｕ回路で
Ｕｎｉｐｏｌａｒ化された３次群信号を２次群信号４本
に分離する。ＤＭＵＸ１２４で３次群フレーム用に付加
されていた余剰ビット成分を取り除いた信号がメモリ１
２５に書き込まれる。FIG. 8 shows a conventional stuff separation circuit from the third-order group to the first-order group. As with the stuff multiplex circuit, a stuff separation circuit 130 from the third order group to the second order group,
It is composed of a stuff separation circuit 132 from the secondary group to the primary group. In the stuff separation circuit 130, the frame cycle protection circuit 123 monitors the cycle of the tertiary group input signal 122, and further the DMUX 124 separates the unipolarized tertiary group signal in the B / U circuit into four secondary group signals. . The signal obtained by removing the surplus bit component added for the third-order group frame by the DMUX 124 is the memory 1
25.

【００１３】１２９は、フィルタ及びＶＣＯ（デスタッ
フ用電圧制御発振器）から構成されるＰＬＬ回路であ
る、位相差比較回路１２８で比較されたメモリの書込み
カウンタ１２６と読み出しカウンタ１２７との位相差を
もとに読み出しクロックのタイミングを調整するもので
ある。そして、このように調整された読み出しクロック
を用いてメモリから平滑化された２次群信号が読み出さ
れる。また、スタッフ分離回路１３２は、スタッフ分離
回路１３０と同様の構成を備えるものであり、２次群信
号を４本の１次群信号１３１へ分離する。Reference numeral 129 is a PLL circuit composed of a filter and a VCO (voltage control oscillator for destuffing). The phase difference between the write counter 126 and the read counter 127 of the memory compared by the phase difference comparison circuit 128 is also stored. In addition, the timing of the read clock is adjusted. Then, the smoothed secondary group signal is read from the memory by using the read clock adjusted in this way. The stuff separation circuit 132 has the same configuration as the stuff separation circuit 130, and separates the secondary group signal into four primary group signals 131.

【００１４】以上のように従来のスタッフ多重分離回路
では、規定されたデジタル伝送方式のデジタルハイアラ
ーキに基づいて、１次群から２次群への多重化、２次群
から３次群への多重化、あるいは３次群から２次群への
分離化、２次群から１次群への分離化をそれぞれ機能ブ
ロック化された回路構成を組合せて実現していた。As described above, in the conventional stuff demultiplexing circuit, the multiplexing from the primary group to the secondary group and the multiplexing from the secondary group to the tertiary group are performed based on the digital hierarchy of the defined digital transmission system. Or the separation from the third-order group to the second-order group and the separation from the second-order group to the first-order group have been realized by combining circuit configurations each having a functional block.

【００１５】[0015]

【発明が解決しようとする課題】前記したような従来の
スタッフ多重分離回路の構成は、２次群信号をとり出し
て、この２次群信号レベルでの遠隔の装置へのデジタル
伝送をも行う場合には、有効な構成であるが、ある１つ
の交換局内において１次群から３次群へのスタッフ多重
を行って３次群信号のみを用いて遠隔伝送を行う場合に
は、中間的に生成される２次群信号は必要のないもので
ある。The configuration of the conventional stuff demultiplexing circuit as described above takes out the secondary group signal and also performs digital transmission to the remote device at the secondary group signal level. In this case, the configuration is effective, but in the case where stuff multiplexing from the primary group to the tertiary group is performed in one switching center and remote transmission is performed using only the tertiary group signal, The generated secondary group signal is unnecessary.

【００１６】また、２次群信号を生成するために、２次
群の基準クロックを発生させる固定発振器１１３等が必
要となるが、２次群基準クロックを生成する回路部分の
故障によって伝送回路の断状態が発生するおそれもあ
り、２次群信号を利用する必要のないデジタル伝送にお
いては、かえって伝送の信頼性を低下させる原因となる
場合もある。Further, in order to generate the secondary group signal, a fixed oscillator 113 or the like for generating the reference clock of the secondary group is required. In a digital transmission that does not require the use of the secondary group signal, there is a possibility that a disconnection state may occur, which may rather cause a reduction in the reliability of transmission.

【００１７】また、近年、デジタル伝送用の回線数の増
加に伴い、２次群レベルでの多重伝送の必要性が減少し
てきている。したがって図７、図８で示したように２次
群信号を生成して、１次群から３次群への多重化のため
には、位相比較回路やスタッフ判定回路などを２つ備え
る必要があったが、近年のデジタル伝送形態に合わせ
て、スタッフ多重分離回路のコストダウン及び品質向上
をはかる必要がある。In addition, in recent years, with the increase in the number of lines for digital transmission, the need for multiplex transmission at the secondary group level has decreased. Therefore, in order to generate the secondary group signal as shown in FIGS. 7 and 8 and multiplex from the primary group to the tertiary group, it is necessary to provide two phase comparison circuits and stuff determination circuits. However, it is necessary to reduce the cost and improve the quality of the stuff demultiplexing circuit according to the recent digital transmission form.

【００１８】そこで、この発明は、以上のような事情を
考慮してなされたものであり、スタッフ多重分離回路の
部品点数及び回路規模を削減して、スタッフ多重分離回
路のコストダウン及び品質向上を図ることを目的とする
ものである。Therefore, the present invention has been made in consideration of the above circumstances and reduces the number of components and the circuit scale of the stuff demultiplexing circuit to reduce the cost and improve the quality of the stuff demultiplexing circuit. This is intended to be achieved.

【００１９】[0019]

【課題を解決するための手段】図１に、この発明の基本
構成ブロック図を示す。同図において、この発明は、ス
タッフ多重機能部とスタッフ分離機能部とから構成され
るスタッフ多重分離回路において、スタッフ多重機能部
が、複数本：ｎの第１の伝送速度を持つデジタル信号を
入力する第１入力部５１と、第１入力部に入力されたデ
ジタル信号を順次記憶する第１記憶部５２と、第１記憶
部から読み出した複数本：ｎのデジタル信号を第２の伝
送速度を持つ複数本：ｍ（ｍ＜ｎ）のデジタル信号に多
重化する第１多重部５３と、第２の伝送速度を持つ複数
本：ｍのデジタル信号を第３の伝送速度を持つ１本のデ
ジタル信号に多重化する第２多重部５４と、第３の伝送
速度を持つデジタル信号を出力する第１出力部５５と、
第１出力部５５における第３の伝送速度を持つデジタル
信号を出力するタイミングの基礎となるクロックを生成
する多重用クロック生成部５９とを備え、前記第１記憶
部５２からのデジタル信号の読み出し、前記第１多重部
５３における多重化及び前記第２多重部５４における多
重化を、前記多重用クロック生成部５９が生成したクロ
ックを基礎とするタイミング制御信号に基づいて行うこ
とを特徴とするスタッフ多重分離回路を提供するもので
ある。FIG. 1 shows a basic block diagram of the present invention. In the figure, according to the present invention, in a stuff demultiplexing circuit composed of a stuff demultiplexing functional unit and a stuff demultiplexing functional unit, the stuff demultiplexing functional unit inputs a digital signal having a first transmission rate of a plurality of lines: n. A first input section 51, a first storage section 52 for sequentially storing digital signals input to the first input section, and a plurality of: n digital signals read from the first storage section at a second transmission rate. A plurality of: A first multiplexing unit 53 that multiplexes m (m <n) digital signals, and a plurality of: A second digital having a second transmission rate: One digital signal having a third transmission of an m digital signal. A second multiplexing unit 54 for multiplexing the signal, and a first output unit 55 for outputting a digital signal having a third transmission rate,
A multiplexing clock generation unit 59 that generates a clock that serves as a basis for the timing of outputting the digital signal having the third transmission rate in the first output unit 55, and reads the digital signal from the first storage unit 52. Staff multiplexing, wherein the multiplexing in the first multiplexer 53 and the multiplexing in the second multiplexer 54 are performed based on a timing control signal based on the clock generated by the clock generator 59 for multiplexing. A separation circuit is provided.

【００２０】この発明は、スタッフ多重機能部とスタッ
フ分離機能部とから構成されるスタッフ多重分離回路に
おいて、スタッフ多重機能部が、第１記憶部５２に記憶
されたデジタル信号の書込み速度と読出し速度の位相差
を調整し第１記憶部５２に記憶されたデジタル信号を読
出すタイミングを生成する第１の位相差調整部５６と、
前記多重用クロック生成部５９からのクロックを基礎に
して、前記第２多重部５４の多重化タイミング及び前記
第１多重部５３での多重化に必要なスタッフタイミング
と多重化タイミングを持つ制御信号を生成するタイミン
グ制御部５８と、前記タイミング制御部５８から与えら
れる制御信号と前記第１の位相調整部５６の位相差を監
視することによってスタッフの有無を判定し、スタッフ
の有無に応じて第１の伝送速度を持つデジタル信号を第
１記憶部５２から読み出すための制御信号を前記位相調
整部５６に与えると共に第１多重部５３に第２の伝送速
度を持つデジタル信号を生成するための制御信号を与え
るスタッフ判定制御部５７とをさらに備えることを特徴
とするスタッフ多重分離回路を提供するものである。According to the present invention, in the stuff multiplex demultiplexing circuit composed of the stuff multiplex functional unit and the stuff multiplex functional unit, the stuff multiplex functional unit writes and reads the digital signal stored in the first storage unit 52. A first phase difference adjusting unit 56 that adjusts the phase difference between the first storage unit 52 and the timing for reading the digital signal stored in the first storage unit 52;
Based on the clock from the multiplexing clock generation unit 59, a control signal having a multiplexing timing of the second multiplexing unit 54 and a stuff timing and a multiplexing timing necessary for multiplexing in the first multiplexing unit 53 is generated. The presence / absence of staff is determined by monitoring the phase difference between the timing control unit 58 for generating, the control signal given from the timing control unit 58 and the first phase adjusting unit 56, and the first presence / absence is determined according to the presence / absence of staff. A control signal for reading a digital signal having a transmission rate of 1 from the first storage section 52 to the phase adjusting section 56 and generating a digital signal having a second transmission rate to the first multiplexing section 53. The stuff demultiplexing circuit is further provided with a staff determination control unit 57 for providing the above.

【００２１】また、この発明は、スタッフ多重機能部と
スタッフ分離機能部とから構成されるスタッフ多重分離
回路において、スタッフ分離機能部が、１本の第３の伝
送速度を持つデジタル信号を入力する第２入力部７１
と、第２入力部７１に入力されたデジタル信号から多重
化に用いられた制御ビットを空白ビットとして複数本：
ｍの第２の伝送速度を持つデジタル信号に対応する部分
の信号を抽出する第１分離部７２と、前記複数本：ｍの
第２の伝送速度を持つデジタル信号に対応する部分の信
号から多重化に用いられた制御ビットを空白ビットとし
て複数本：ｎ（ｎ＞ｍ）の第１の伝送速度を持つデジタ
ル信号に対応する部分の信号を抽出する第２分離部７３
と、第２分離部７３によって抽出された信号を順次記憶
する第２記憶部７４と、前記第２入力部７１に入力され
たデジタル信号からそのデジタル信号の１フレームの先
頭位置を検出し、前記第１分離部７２が前記第２の伝送
速度を持つデジタル信号に対応する部分の信号を抽出す
るための、第１制御信号を生成する第１のフレーム検出
制御部７６と、前記第１分離部７２が抽出した第２の伝
送速度を持つデジタル信号に対応する部分からそのデジ
タル信号の、１フレームの先頭位置を検出し、前記第１
のフレーム検出制御部７２から与えられる前記第１制御
信号を基準として、前記第２分離部７３が前記第１の伝
送速度を持つデジタル信号に対応する部分の信号を抽出
するための、第２制御信号を生成する第２のフレーム検
出制御部７７と、前記第２のフレーム検出制御部７７か
ら与えられる第２制御信号を基準として、前記第２記憶
部７４に記憶された信号を第１の伝送速度を持つデジタ
ル信号に平滑化して読み出すための、第３制御信号を生
成する平滑制御部７８と、前記第２記憶部７４から読み
出された第１の伝送速度を持つデジタル信号を出力する
第２出力部７５とを備えることを特徴とするスタッフ多
重分離回路を提供するものである。According to the present invention, in the stuff demultiplexing circuit composed of the stuff multiplex function unit and the stuff multiplex function unit, the stuff multiplex function unit inputs one digital signal having the third transmission rate. Second input unit 71
And a plurality of control bits used for multiplexing from the digital signal input to the second input unit 71 as blank bits:
a first demultiplexer 72 for extracting a signal of a portion corresponding to a digital signal having a second transmission rate of m, and a plurality of: a plurality of lines: multiplexing from a signal of a portion corresponding to a digital signal having a second transmission rate of m A second separation unit 73 for extracting a signal of a portion corresponding to a digital signal having a first transmission rate of n (n> m) with a plurality of control bits used for the conversion as blank bits.
And a second storage unit 74 for sequentially storing the signals extracted by the second separation unit 73, and detecting the start position of one frame of the digital signal from the digital signal input to the second input unit 71, A first frame detection control unit 76 for generating a first control signal for the first separation unit 72 to extract a signal of a portion corresponding to the digital signal having the second transmission rate; and the first separation unit. The first position of one frame of the digital signal is detected from the portion corresponding to the digital signal having the second transmission speed extracted by 72, and the first position
Second control for extracting the signal of the portion corresponding to the digital signal having the first transmission rate by the second separation unit 73 with reference to the first control signal provided from the frame detection control unit 72. A second frame detection control section 77 for generating a signal, and a signal stored in the second storage section 74 for the first transmission based on a second control signal given from the second frame detection control section 77. A smoothing control unit 78 for generating a third control signal for smoothing and reading a digital signal having a speed; and a first outputting a digital signal having a first transmission speed read from the second storage unit 74. The present invention provides a stuff demultiplexing circuit having two output sections 75.

【００２２】ここで、第１入力部５１は、ｎ本のデジタ
ル信号を入力する端子を備えていることが好ましい。ま
た、入力されるデジタル信号としてＢｉｐｏｌａｒ信号
が用いられる場合には、Ｂｉｐｏｌａｒ信号をＵｎｉｐ
ｏｌａｒ信号に変換するＢ／Ｕ変換回路を備えているこ
とが好ましい。このＢ／Ｕ変換回路は、入力されるデジ
タル信号の数と等しい数だけ備えられる。またＢ／Ｕ変
換回路から抽出された送信クロック成分は第１の位相差
調整部５６へ入力される。Here, it is preferable that the first input section 51 has a terminal for inputting n digital signals. When a Bipolar signal is used as the input digital signal, the Bipolar signal is
It is preferable to include a B / U conversion circuit for converting the signal into an polar signal. The B / U conversion circuits are provided in the same number as the number of input digital signals. The transmission clock component extracted from the B / U conversion circuit is input to the first phase difference adjustment unit 56.

【００２３】第１記憶部５２は、通常書き換え可能なメ
モリが用いられ、たとえばＲＡＭを用いることが好まし
い。第１の位相差調整部５６は、前記ＲＡＭ５２に書込
みクロック及び読出しクロックを与えて、ＲＡＭ５２に
書き込まれたデータの読出しと書込みタイミングを調整
するものであり、ＲＥＡＤカウンタ、ＷＲＩＴＥカウン
タ及び位相比較回路から構成されることが好ましい。こ
の位相比較回路において、ＲＡＭ５２に対する書込み速
度と読出し速度の位相差を検出し、この位相差が所定値
を超えた場合にスタッフ操作を行わせる監視信号をスタ
ッフ判定制御部５７へ送ることが好ましい。As the first storage unit 52, a rewritable memory is usually used, and for example, a RAM is preferably used. The first phase difference adjusting unit 56 applies a write clock and a read clock to the RAM 52 to adjust the read and write timings of the data written in the RAM 52, and includes a READ counter, a WRITE counter, and a phase comparison circuit. It is preferably configured. In this phase comparison circuit, it is preferable to detect a phase difference between the writing speed and the reading speed with respect to the RAM 52, and send a monitoring signal to the stuff determination control unit 57 to perform a stuff operation when the phase difference exceeds a predetermined value.

【００２４】第１多重部５３及び第２多重部５４では、
それぞれ入力される低速度のデジタル信号を複数本ずつ
まとめて、少ない本数の高速度デジタル信号に多重化す
るが、この多重化に必要なタイミングはそれぞれスタッ
フ判定制御部５６及びタイミング制御部５８からの制御
信号によって与えられる。In the first multiplexing section 53 and the second multiplexing section 54,
A plurality of low-speed digital signals input respectively are collected and multiplexed into a small number of high-speed digital signals. The timing required for this multiplexing is from the stuff determination control section 56 and the timing control section 58, respectively. Given by the control signal.

【００２５】第１出力部５５は多重化されたデジタル信
号を外部へ出力するが、Ｂｉｐｏｌａｒ信号として出力
する場合には、Ｕｎｉｐｏｌａｒ信号からＢｉｐｏｌａ
ｒ信号へ変換するＵ／Ｂ変換回路を備えることが好まし
い。The first output section 55 outputs the multiplexed digital signal to the outside, but when outputting it as a Bipolar signal, it outputs from the Unipolar signal to the Bipolar signal.
It is preferable to include a U / B conversion circuit for converting to an r signal.

【００２６】多重用クロック生成部５９は、このスタッ
フ多重機能部の各部の動作基準となる基準クロックを生
成するものであり、固定発振器を用いることが好まし
い。たとえば、ＣＥＰＴ系ハイアラーキの３次群レベル
の信号を送信するためには３４３６８ｋｂ／ｓのクロッ
クを発生する発振器が用いられる。The multiplexing clock generator 59 generates a reference clock which serves as an operation reference for each section of the stuff multiplexing function section, and it is preferable to use a fixed oscillator. For example, an oscillator that generates a clock of 34368 kb / s is used to transmit a signal of the third group level of the CEPT system hierarchy.

【００２７】タイミング制御部５８は、この多重用クロ
ック生成部５９から出力される基準クロックを基準とし
て、第２多重部５４の多重化タイミングを生成するため
のカウンタと、第１多重部５３での多重化に必要なスタ
ッフタイミングと多重化タイミングを持つ制御信号を生
成するスタッフ率制御回路とから構成されることが好ま
しい。The timing control unit 58 includes a counter for generating the multiplexing timing of the second multiplexing unit 54 with the reference clock output from the multiplexing clock generating unit 59 as a reference, and the first multiplexing unit 53. It is preferably composed of a stuffing timing control circuit that generates a stuff timing required for multiplexing and a control signal having the multiplexing timing.

【００２８】ここで、スタッフ率制御回路において、た
とえばＣＥＰＴ系ハイアラーキの３次群レベルの信号を
送信するために、３次群フレームの１６フレーム中の７
フレームにスタッフ操作がされるようなスタッフタイミ
ングを生成するようにすることが好ましい。Here, in the stuff ratio control circuit, in order to transmit a signal of the third group level of the CEPT system hierarchy, for example, 7 out of 16 frames of the third group frame are used.
It is preferable to generate the stuffing timing such that the stuffing operation is performed on the frame.

【００２９】スタッフ判定制御部５７は、タイミング制
御部５８から与えられる制御信号を基準として第１多重
部５３に第２の伝送速度を持つデジタル信号を生成する
ためのタイミングを与えるカウンタと、第１の位相差調
整部５６から得られる位相差からスタッフの有無を判定
するスタッフ判定回路とから構成されることが好まし
い。The stuffing judgment control section 57 has a counter for giving a timing for generating a digital signal having a second transmission rate to the first multiplexing section 53 with reference to the control signal given from the timing control section 58, and a first counter. It is preferable that the stuff determination circuit determines the presence or absence of stuff from the phase difference obtained from the phase difference adjusting unit 56.

【００３０】また、第１入力部５１に入力されるデータ
が複数本：ｎのＣＥＰＴ系ハイアラーキの１次群データ
である場合には、前記多重用クロック生成部５９として
は、ＣＥＰＴ系ハイアラーキの３次群用クロックを生成
する固定発振器を用いることが好ましい。When the data input to the first input unit 51 is the primary group data of a plurality of: n CEPT system hierarchies, the multiplexing clock generation unit 59 includes 3 of the CEPT system hierarchies. It is preferable to use a fixed oscillator that generates a clock for the next group.

【００３１】このとき、第１多重部５３は、前記複数
本：ｎの１次群データに２次群用制御ビットを付加して
前記３次群用クロックに同期した複数本：ｍ（ｍ＜ｎ）
の疑似的２次群データに多重変換するように、カウン
タ、バッファ、論理回路等を適宜組み合わせたハードウ
ェアロジック回路で構成されることが好ましい。At this time, the first multiplexing unit 53 adds a secondary group control bit to the primary group data of the plurality: n and synchronizes with the tertiary group clock: m (m <m < n)
It is preferable that the hardware logic circuit is configured by appropriately combining a counter, a buffer, a logic circuit and the like so as to multiplex-convert into the pseudo secondary group data.

【００３２】さらに、前記第２多重部５４は、複数本：
ｍ（ｍ＜ｎ）の疑似的２次群データに３次群用制御ビッ
トを付加して１本の３次群データに多重変換するよう
に、前記第１多重部５３と同様なハードウェアロジック
回路で構成されることが好ましい。また、スタッフ分離
機能部において、第２入力部７１は、１本のデジタル信
号を入力する端子を備えていることが好ましく、Ｂｉｐ
ｏｌａｒ信号が用いられる場合はＢ／Ｕ変換回路を備え
ていることが好ましい。また、Ｂ／Ｕ変換回路から抽出
された受信クロック成分は、第１のフレーム検出制御部
７６へ入力される。Further, the second multiplexing unit 54 has a plurality of lines:
A hardware logic similar to that of the first multiplexing unit 53 so as to add a tertiary group control bit to m (m <n) pseudo secondary group data and multiplex-convert into one tertiary group data. It is preferably composed of a circuit. Further, in the stuff separation function section, it is preferable that the second input section 71 has a terminal for inputting one digital signal.
It is preferable to include a B / U conversion circuit when the polar signal is used. Further, the reception clock component extracted from the B / U conversion circuit is input to the first frame detection control unit 76.

【００３３】第１分離部７２は、多重化に用いられた制
御ビットを空白ビットとして、１本の第３の伝送速度を
持つデジタル信号から、第２の伝送速度を持つデジタル
信号に対応する部分の信号を抽出するために、カウン
タ、バッファ、論理回路等を組合せたハードウェアロジ
ックによって構成されることが好ましい。The first demultiplexing section 72 uses a control bit used for multiplexing as a blank bit, and corresponds to a digital signal having a second transmission rate from one digital signal having a third transmission rate. In order to extract the signal of, the counter, the buffer, the logic circuit and the like are preferably combined with hardware logic.

【００３４】第２分離部７３も、第２の伝送速度を持つ
デジタル信号に対応する部分の信号から、第１の伝送速
度を持つデジタル信号に対応する信号を抽出するため
に、第１分離部７２と同様なハードウェアロジックによ
って実現されることが好ましい。第２記憶部７４は、書
き換え可能なメモリが用いられ、たとえばＲＡＭを用い
ることが好ましい。第２出力部７５は、第１の伝送速度
を持つデジタル信号を外部へ出力するが、Ｂｉｐｏｌａ
ｒ信号として出力する場合には、Ｕｎｉｐｏｌａｒ信号
からＢｉｐｏｌａｒ信号へ変換するＵ／Ｂ変換回路を備
えることが好ましい。The second separating unit 73 also extracts the signal corresponding to the digital signal having the first transmission rate from the signal of the portion corresponding to the digital signal having the second transmission rate. It is preferably implemented by hardware logic similar to 72. A rewritable memory is used for the second storage unit 74, and for example, a RAM is preferably used. The second output unit 75 outputs the digital signal having the first transmission rate to the outside,
When outputting as an r signal, it is preferable to include a U / B conversion circuit that converts a Unipolar signal into a Bipolar signal.

【００３５】第１のフレーム検出制御部７６及び第２の
フレーム検出制御部７７は、入力されたデジタル信号の
フレームの先頭位置を検出し、より低速度のデジタル信
号に相当する部分の信号を抽出するための制御信号を生
成するために、カウンタ、バッファ、及びその他の論理
回路等を組み合わせたハードウェアロジックにより構成
されることが好ましい。The first frame detection control unit 76 and the second frame detection control unit 77 detect the head position of the frame of the input digital signal and extract the signal of the portion corresponding to the lower speed digital signal. In order to generate a control signal for performing the above, it is preferable that the counter is configured by a hardware logic that combines a counter, a buffer, and other logic circuits.

【００３６】平滑制御部７８は、前記第１の位相差調整
部５６と同様に、読出しカウンタ、書込みカウンタ及び
位相比較回路から構成され、さらに、ＰＬＬ回路を備え
ることが好ましい。ＰＬＬ回路は、位相比較回路から得
られる位相差をもとに、第２記憶部７４に記憶された信
号を平滑化して読み出すように読出しカウンタのタイミ
ングを調整するものである。Similar to the first phase difference adjusting section 56, the smoothing control section 78 is composed of a read counter, a write counter and a phase comparison circuit, and preferably further comprises a PLL circuit. The PLL circuit adjusts the timing of the read counter so that the signal stored in the second storage unit 74 is smoothed and read based on the phase difference obtained from the phase comparison circuit.

【００３７】また、ＰＬＬ回路（ＤＰＬＬ）を動作させ
るために、専用の固定発振器を備えていることが好まし
い。また、第２入力部７１に入力されるデータがＣＥＰ
Ｔ系ハイアラーキの３次群データである場合には、第１
分離部７２は、３次群データの中の３次群用制御ビット
を空白ビットに変換して複数本：ｍの疑似的２次群デー
タに分離するように、バッファ、カウンタ、論理回路等
を適宜組み合わせたハードウェアロジック回路で構成さ
れることが好ましい。Further, it is preferable to provide a dedicated fixed oscillator for operating the PLL circuit (DPLL). In addition, the data input to the second input unit 71 is CEP.
If it is the third group data of T system hierarchy,
The separation unit 72 converts buffers, counters, logic circuits, etc. so as to convert the control bits for the tertiary group in the tertiary group data into blank bits and separate them into a plurality of pseudo secondary group data of m. It is preferable that the hardware logic circuit is appropriately combined.

【００３８】また、第２分離部７３は、疑似的２次群デ
ータの中の２次群用制御ビットを空白ビットに変換して
複数本：ｎ（ｎ＞ｍ）の疑似的１次群データを分離する
ように第１分離部７２と同様なハードウェアロジック回
路で構成されることが好ましい。さらに、この場合は、
第２記憶部７４に記憶されている疑似的１次群データが
平滑化されて読み出され、第２出力部７５から出力され
る。The second separating unit 73 also converts the secondary group control bits in the pseudo secondary group data into blank bits to generate a plurality of: n (n> m) pseudo primary group data. It is preferable that the same hardware logic circuit as the first separating unit 72 is used to separate the two. Furthermore, in this case,
The pseudo primary group data stored in the second storage unit 74 is smoothed and read, and is output from the second output unit 75.

【００３９】また、前記したＰＬＬ回路用の専用固定発
振器は１次群速度に対して２４倍の４９．１５２ＭＨｚ
のものを用い、生成されるクロック周期（２０．３４ｎ
ｓ）の１／２周期（１０．１７ｎｓ）単位で調整するこ
とが好ましい。平滑制御部７８で、１次群データに平滑
化する際には、メモリの読み出し速度が平均２０４８ｋ
ｂ／ｓとなるように調整される。これは、ＰＬＬ回路に
おいて前記ＰＬＬ回路用のクロックを２４分周し、さら
に調整幅分を遅らせたり早めたりすることによって実現
させることができる。The dedicated fixed oscillator for the PLL circuit is 49.152 MHz which is 24 times the primary group velocity.
The clock cycle generated (20.34n
It is preferable to adjust in units of 1/2 cycle (10.17 ns). When the smoothing control unit 78 smoothes the primary group data, the reading speed of the memory is 2048k on average.
It is adjusted to be b / s. This can be realized in the PLL circuit by dividing the clock for the PLL circuit by 24, and further delaying or advancing the adjustment width.

【００４０】また、この発明は、前記第１分離部７２に
よって抽出された複数本：ｍの第２の伝送速度を持つデ
ジタル信号に対応する部分の信号を順次記憶する第３記
憶部９１と、タイミング制御部５８から与えられる制御
信号を基準として第３記憶部９１に記憶される信号の書
込み速度と読み出し速度の位相差を調整し第３記憶部に
記憶された信号を読出すタイミングを生成する第２の位
相差調整部９２と、前記第３記憶部９１から読み出され
た信号を第２多重部５４へ与えるための切替え制御を行
う信号選択部９３とをさらに備え、第２の伝送速度を持
つデジタル信号レベルでの折り返し試験の機能を有する
スタッフ多重分離回路を提供するものである。Further, according to the present invention, a third storage unit 91 for sequentially storing signals of a portion corresponding to a digital signal having a second transmission rate of a plurality of lines: m extracted by the first separation unit 72, The phase difference between the writing speed and the reading speed of the signal stored in the third storage unit 91 is adjusted on the basis of the control signal given from the timing control unit 58, and the timing for reading the signal stored in the third storage unit is generated. A second phase difference adjusting unit 92 and a signal selecting unit 93 for performing switching control for giving the signal read from the third storage unit 91 to the second multiplexing unit 54 are further provided, and the second transmission rate is provided. The present invention provides a stuff demultiplexing circuit having a folding test function at a digital signal level with the above.

【００４１】ここで、第３記憶部９１は、前記第２記憶
部７４と同様にＲＡＭを用いることが好ましい。また、
第２の位相差調整部９２は、前記第１の位相差調整部５
６と同様の構成を持つことが好ましい。さらに信号選択
部９３は、２つの入力の切り換え制御ができるセレクタ
を用いることが好ましい。ここで、２つの入力とは、第
１多重部５３から与えられる第２の伝送速度を持つデジ
タル信号と、第３記憶部９１から読み出された信号を意
味する。Here, it is preferable that a RAM is used for the third storage unit 91 as in the case of the second storage unit 74. Also,
The second phase difference adjusting unit 92 includes the first phase difference adjusting unit 5
It is preferable to have a configuration similar to that of No. 6. Furthermore, it is preferable that the signal selection unit 93 uses a selector capable of controlling switching between two inputs. Here, the two inputs mean a digital signal having the second transmission rate provided from the first multiplexing unit 53 and a signal read from the third storage unit 91.

【００４２】[0042]

【作用】この発明によれば、上記のような構成を備えて
いるので、第１の伝送速度を持つデジタル信号を第３の
伝送速度を持つデジタル信号に多重化するスタッフ多重
機能部の回路構成の簡略化及び部品点数の削減ができ、
さらにスタッフ多重機能の信頼性の向上を図ることがで
きる。According to the present invention, since it has the above-mentioned configuration, the circuit configuration of the stuff multiplex function unit for multiplexing the digital signal having the first transmission rate with the digital signal having the third transmission rate. Can be simplified and the number of parts can be reduced,
Further, the reliability of the staff multiple function can be improved.

【００４３】同様に第３の伝送速度を持つデジタル信号
から第１の伝送速度を持つデジタル信号を分離するスタ
ッフ分離機能部においても、回路構成の簡略化及び部品
点数の削減ができ、スタッフ分離機能の信頼性の向上を
図ることができる。Similarly, in the stuff separation function section for separating the digital signal having the first transmission rate from the digital signal having the third transmission rate, the circuit configuration can be simplified and the number of parts can be reduced, and the stuff separation function can be achieved. The reliability of can be improved.

【００４４】また、スタッフ多重機能部とスタッフ分離
機能部の間に、第２の位相差調整部９２と第３記憶部９
１を設けているので、第２の伝送速度を持つデジタル信
号レベルでの折り返し試験が可能となる。The second phase difference adjusting unit 92 and the third storage unit 9 are provided between the stuff multiplexing function unit and the stuff separation function unit.
Since 1 is provided, the loopback test can be performed at the digital signal level having the second transmission speed.

【００４５】[0045]

【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。以下の実施例ではＣＣＩＴＴ勧告Ｇ７３
１，Ｇ７４１，Ｇ７５１等に準拠したＣＥＰＴ系ハイア
ラーキに対応する１次群と３次群間のスタッフ多重分離
について説明するが、ＣＥＰＴ系のハイアラーキに限定
されるものではなく、また１次群及び３次群間に限定さ
れるものではない。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the embodiments shown in the drawings. The present invention is not limited to this. In the example below, CCITT Recommendation G73
The stuff demultiplexing between the primary group and the tertiary group corresponding to the CEPT system hierarchy conforming to 1, G741, G751, etc. will be described, but the invention is not limited to the CEPT system hierarchy, and the primary group and 3 It is not limited to the next group.

【００４６】このスタッフ多重分離回路は、図中に示す
スタッフ多重機能部、スタッフ分離機能部及び信号
折り返し機能部から構成される。スタッフ多重機能部
は、入力される１６本の１次群データ１を多重化して
１本の３次群データ３を生成する部分である。スタッフ
分離機能部は、入力される１本の３次群データ２１を
分離して１６本の１次群データ２４を生成する部分であ
る。This stuff demultiplexing circuit is composed of a stuff demultiplexing function unit, a stuff demultiplexing function unit and a signal folding function unit shown in the figure. The stuff multiplex function unit is a part that multiplexes 16 primary group data 1 to be input and generates one tertiary group data 3. The stuff separation functional unit is a part that separates one input tertiary group data 21 to generate 16 primary group data 24.

【００４７】信号折り返し機能部は、対向局から入力
される３次群データ２１を一旦２次群レベルの信号に分
離してこれをすぐさま多重化して３次群データ３として
対向局に折り返す部分である。この信号折り返し機能部
は、２次群レベルの終端機能を備える対向局との間
で、２次群レベルでの信号の折り返し試験を行うための
ものである。The signal loopback function section is a section that temporarily separates the tertiary group data 21 input from the opposite station into secondary group level signals, immediately multiplexes them, and returns them to the opposite station as the third group data 3. is there. The signal folding function section is for performing a signal folding test at the secondary group level with an opposite station having a secondary group level termination function.

【００４８】図３に、１次群及び２次群のフレームフォ
ーマットの構成を示す。ここで、４本すなわち４チャネ
ル（ＣＨ１〜ＣＨ４）の１次群データが、１本の２次群
データに時分割多重されていることを示している。２次
群データの１フレームは、ＳＥＴＩ〜ＳＥＴIVまでの合
計８４８ｂｉｔからなり、１次群のデータビット（♯１
〜♯２０５）の他に、２次群用の制御ビットとして、Ｆ
ｒａｍｅ ｓｙｎｃ ｗｏｒｄ，Ｘビット、Ｙビット、
Ｃ１、Ｃ２及びＣ３ビット、さらにＶビットが付加され
る。FIG. 3 shows the structure of the frame formats of the primary group and the secondary group. Here, it is shown that four groups, that is, four-channel (CH1 to CH4) primary group data are time-division multiplexed into one secondary group data. One frame of the secondary group data has a total of 848 bits from SETI to SETIV, and is composed of data bits (# 1 of the primary group).
~ # 205), the control bit for the secondary group is F
frame sync word, X bit, Y bit,
C1, C2 and C3 bits, and V bit are added.

【００４９】Ｆｒａｍｅ ｓｙｎｃ ｗｏｒｄは１０ビ
ットで構成されフレームの開始を示すものであり、たと
えば“１１１１０１００００”が用いられる。Ｘビット
はｒｅｍｏｔｅ ａｌａｒｍ ｂｉｔと呼ばれ、ｎｏｒ
ｍａｌ状態では“０”、ａｌａｒｍ状態では“１”とさ
れる。ＹビットはＣＣＩＴＴ勧告によって規定されるｂ
ｉｔで通常“１”とされる。The frame sync word is composed of 10 bits and indicates the start of a frame. For example, "1111010000" is used. The X bit is called a remote alarm bit, and the nor
It is set to "0" in the mal state and "1" in the alarm state. Y bit is b specified by CCITT recommendation
It is usually set to "1".

【００５０】Ｃｎ（ｎ＝１，２，３）はｓｔｕｆｆ ｃ
ｏｎｔｒｏｌ ｂｉｔであり、スタッフをする場合には
“１”とされ、スタッフをしない場合は“０”とされ
る。Ｖビットはｂａｒｉａｂｌｅ ｓｌｏｔと呼ばれ、
スタッフをする場合はスタッフビットが挿入され、スタ
ッフをしない場合は通常の一次群データが挿入される。Cn (n = 1, 2, 3) is stuff c
It is an on-bit, and is set to "1" when staffing is performed, and is set to "0" when not staffing. The V bit is called a variable slot,
When stuffing, stuff bits are inserted, and when not stuffing, normal primary group data is inserted.

【００５１】図４は１次群データが４チャネルごとにま
とめられて１チャネルの２次群データとなり、１６チャ
ネルの１次群データ（ＣＨ１〜ＣＨ１６）が合計４チャ
ネル分の２次群データとなることを示している。各２次
群データは、いずれも、図３に示したようなＳＥＴＩか
らＳＥＴIVに示したフレーム構成を持ち、２次群用の制
御ビットが付加される。In FIG. 4, the primary group data is grouped into four channels to form one-channel secondary group data, and the 16-channel primary group data (CH1 to CH16) is the secondary group data for a total of four channels. It has become. Each of the secondary group data has the frame structure shown in SETI to SETIV as shown in FIG. 3, and a control bit for the secondary group is added.

【００５２】図５は、３次群フレームフォーマットの構
成を示す。ここで、図４に示した４チャネル分の２次群
データが時分割多重されて１本の３次群データを形成す
る。３次群データは、ＳＥＴＩからＳＥＴIVまでの合計
１５３６ｂｉｔからなり、３次群用の制御ビットとして
前記した２次群用制御ビットと同様のものが付加され
る。以上がＣＥＰＴ系ハイアラーキの１次群から３次群
のフレームフォーマットの構成である。FIG. 5 shows the structure of the third-order group frame format. Here, the secondary group data for four channels shown in FIG. 4 are time-division multiplexed to form one tertiary group data. The tertiary group data has a total of 1536 bits from SETI to SETIV, and the same control bits as those for the secondary group described above are added as control bits for the tertiary group. The above is the configuration of the frame format of the primary group to the tertiary group of the CEPT system hierarchy.

【００５３】次に、前記した３つの機能部の動作を説明
する。 １．スタッフ多重機能部 この実施例のスタッフ多重機能部は、図７の従来のス
タッフ多重分離回路と異なり、２次群クロック生成用の
発振器（図７の１１３に相当）を備えていないこと、２
次群データを３次群データに多重化するために２次群デ
ータを一時記憶するメモリ（図７の１２１に相当）を備
えていないこと、３次群信号生成用の固定発振器９を用
いて２次群データの生成の基準となるタイミングを発生
する２次群カウンタ１３等を動作させることを特徴とす
る。Next, the operation of the above-mentioned three functional units will be described. 1. Stuff Multiplexing Function Unit The stuffing multiplex function unit of this embodiment does not include an oscillator (corresponding to 113 in FIG. 7) for generating a secondary group clock, unlike the conventional stuff multiplex separation circuit in FIG.
No memory (corresponding to 121 in FIG. 7) for temporarily storing the secondary group data for multiplexing the secondary group data with the tertiary group data is used. It is characterized in that the secondary group counter 13 and the like that generate the timing that is the reference for generating the secondary group data are operated.

【００５４】さらに、この２次群カウンタ１３からのク
ロックに基づいてメモリ５からデータの読出しが行われ
る。すなわち、メモリ５からのデータ読出し動作以降の
多重化処理はすべて３次群用のクロックが基準となって
動作させられる。Further, data is read from the memory 5 based on the clock from the secondary group counter 13. That is, all the multiplexing processes after the data read operation from the memory 5 are operated with the clock for the tertiary group as a reference.

【００５５】このスタッフ多重機能部では、入力され
る１６本の１次群データ１を、４本の２次群データ２に
多重し、さらにこれを１本の３次群データ３に多重す
る。まず、Ｂ／Ｕ部４では、Ｂｉｐｏｌａｒ信号である
１次群データをＵｎｉｐｏｌａｒ信号に変換しメモリ５
に書込むと共に、１次群データの送信クロックを抽出す
る。The stuff multiplexing function unit multiplexes 16 input primary group data 1 into four secondary group data 2 and further multiplexes this into one tertiary group data 3. First, the B / U unit 4 converts the primary group data, which is a Bipolar signal, into a Unipolar signal and converts the data into the memory 5
And the transmission clock of the primary group data is extracted.

【００５６】ＷＲＩＴＥカウンタ６は、Ｂ／Ｕ部４で抽
出されたクロックのタイミングに基づいて動作し、メモ
リ５への書込みを制御するものである。ＲＥＡＤカウン
タ１７は、メモリ５からデータを読出すタイミングをメ
モリ５に与えるものであるが、このタイミングは後述す
る３次群用のクロックをもとに生成される。The WRITE counter 6 operates based on the timing of the clock extracted by the B / U section 4 and controls writing to the memory 5. The READ counter 17 gives a timing for reading data from the memory 5 to the memory 5, and this timing is generated based on a clock for a tertiary group described later.

【００５７】第１多重部７は、１６本の１次群データを
４本ごとに多重化し、４本の２次群データを生成するも
のである。ここでは、ＣＣＩＴＴ勧告Ｇ７３１等に準拠
した１次群から２次群へのスタッフ多重が行われる。す
なわち、規定された２次群フレームフォーマットにデー
タを組立てるために、必要なビットデータを付加し、４
本の１次群データを１ビットずつ時分割多重化する。The first multiplexing unit 7 multiplexes 16 primary group data for every 4 primary group data to generate 4 secondary group data. Here, stuff multiplexing from the primary group to the secondary group based on CCITT Recommendation G731 etc. is performed. That is, in order to assemble the data into the specified secondary group frame format, necessary bit data is added, and
The primary group data of the book is time-division multiplexed one bit at a time.

【００５８】ここで必要なビットデータとは、１０ビッ
トからなる所定のＦｒａｍｅ ｓｙｎｃ ｗｏｒｄ，ｒ
ｅｍｏｔｅ ａｌａｒｍ ｂｉｔ，ｓｔｕｆｆ ｃｏｎ
ｔｒｏｌ ｂｉｔ，及びｖａｒｉａｂｌｅ ｓｌｏｔ
ｂｉｔ等である。The bit data required here is a predetermined Frame sync word, r consisting of 10 bits.
emote alarm bit, stuff con
control bit, and variable slot
bit, etc.

【００５９】同様に第２多重部８でも規定された３次群
フレームフォーマットにデータを組立てるために、必要
なビットデータを付加し、４本の２次群データを１ビッ
トずつ時分割に多重化して１本の３次群データを生成す
る。Ｕ／Ｂ部４１は、第２多重部８から出力されるＵｎ
ｉｐｏｌａｒ信号である３次群データをＢｉｐｏｌａｒ
信号に変換するものである。Similarly, the second multiplexing unit 8 also adds necessary bit data in order to assemble the data into the specified third-order group frame format and multiplexes the four second-order group data bit by bit in a time division manner. To generate one third group data. The U / B unit 41 outputs the Un output from the second multiplexing unit 8.
The third-order group data, which is an ipolar signal, is converted into Bipolar
It is converted into a signal.

【００６０】メモリ５から１次群データの読出しを行う
場合、第１多重部７において前記したような必要なビッ
トを付加するために、このビット付加時に１次群データ
の読出し動作が停止されるが、この読出し動作の停止制
御は、スタッフ率制御部１１及び２次群カウンタ１３に
よって行われる。When reading the primary group data from the memory 5, in order to add the necessary bits as described above in the first multiplexing unit 7, the reading operation of the primary group data is stopped when the bits are added. However, the stop control of the read operation is performed by the stuff rate control unit 11 and the secondary group counter 13.

【００６１】また、第２多重部８においても必要なビッ
トが付加されるが、このビット付加時にも１次群データ
の読出し動作が停止される。この読出し動作の停止制御
の基本タイミングは、すべて３次群カウンタ１０から生
成されるイネーブル信号１２を基本としている点が、こ
の発明の特徴である。この点については後述する。Although the necessary bits are added also in the second multiplexing section 8, the reading operation of the primary group data is stopped when this bit is added. It is a feature of the present invention that the basic timing of the stop control of the read operation is based on the enable signal 12 generated from the tertiary group counter 10. This point will be described later.

【００６２】９は３次群用のクロックを生成する固定発
振器であり、ここで生成されたクロックタイミングで３
次群カウンタ１０を動作させる。この３次群カウンタ１
０は３次群データを組立てるための基準クロックを第２
多重部８へ与えるためのものであり、具体的には３次群
データの１フレームのビット数、すなわち、１５３６ビ
ットをカウントし、そのカウントタイミングを第２多重
部８へ与えるものである。第２多重部８では、この与え
られたタイミングによって、入力される４本の２次群デ
ータと３次群用に必要な付加ビットとを順次時分割多重
して１つの３次群データを組立てる。Reference numeral 9 is a fixed oscillator for generating a clock for the third-order group, which is 3 at the clock timing generated here.
The next group counter 10 is operated. This third group counter 1
0 is the second reference clock for assembling the third group data
It is provided to the multiplexing unit 8, and specifically, the number of bits of one frame of the tertiary group data, that is, 1536 bits is counted, and the count timing is provided to the second multiplexing unit 8. The second multiplexing unit 8 sequentially time-division-multiplexes the input four secondary group data and the additional bits required for the tertiary group at the given timing to assemble one tertiary group data. .

【００６３】また、３次群カウンタ１０からスタッフ率
制御部１１に対して、イネーブル信号１２が与えられ
る。このイネーブル信号１２は、規定された３次群フレ
ームフォーマットの中で、２次群データが存在する領域
と３次群用Ｖビットが存在する位置の時間的タイミング
を示す信号である。Further, the enable signal 12 is given from the tertiary group counter 10 to the stuff rate control unit 11. The enable signal 12 is a signal indicating the temporal timing of the area where the secondary group data exists and the position where the V bit for the tertiary group exists in the defined tertiary group frame format.

【００６４】ここでＶビットとは、３次群フレームフォ
ーマットの中でｖａｒｉａｂｌｅｓｌｏｔと呼ばれる部
分のビットのことを意味し、２次群データが入る場合と
スタッフコントロール用のビットが入る場合がある。す
なわち、イネーブル信号１２は、このＶビット以外の３
次群用に必要な付加ビットを除外した信号である。言い
かえれば、イネーブル信号１２は、２次群データを挿入
すべき位置を示す信号であり、この信号を基準にして第
１多重部７において２次群レベルのデータの多重化が行
われる。Here, the V bit means a bit of a portion called variable slot in the tertiary group frame format, and may include secondary group data and stuff control bits. That is, the enable signal 12 is 3 bits other than the V bit.
This signal excludes the additional bits required for the next group. In other words, the enable signal 12 is a signal indicating the position at which the secondary group data should be inserted, and the first group multiplexing unit 7 multiplexes the secondary group level data based on this signal.

【００６５】スタッフ率制御部１１は、前記した３次群
フレームフォーマットの中のＶビットの部分に対してス
タッフ操作をするためのタイミングを生成するものであ
り、スタッフ操作を行う場合には２次群カウンタ７に、
前記したイネーブル信号１２から３次群Ｖビットを示す
信号部分を取り除いた２次群データ領域を示す制御信号
１４を出力する。The stuffing rate control unit 11 generates a timing for performing a stuffing operation on the V-bit portion in the above-mentioned third-order group frame format. In the group counter 7,
The control signal 14 indicating the secondary group data area is output by removing the signal portion indicating the tertiary group V bit from the enable signal 12 described above.

【００６６】スタッフ操作とは、フレームフォーマット
中のスタッフビット、すなわちＶビットに実際の送信デ
ータを挿入するかしないかの制御を意味し、スタッフを
行う場合はこのＶビットには実際の送信データは挿入さ
れないが、スタッフを行わない場合には実際の送信デー
タが挿入される。The stuffing operation means a control as to whether or not the actual transmission data is inserted into the stuff bit in the frame format, that is, the V bit. When stuffing is performed, the actual transmission data is not included in this V bit. Although not inserted, the actual transmission data is inserted when stuffing is not performed.

【００６７】このスタッフ率制御部１１は、具体的に
は、３次群データの１６フレームを数えるカウンタを備
え、さらに、この１６フレーム中の所定の７フレームに
対して３次群レベルのスタッフ操作を行うために必要な
タイミングを生成する。２次群カウンタ１３は、３次群
用の固定発振器から出力されるクロック（３４３６８Ｋ
ｂｉｔ／ｓ）の４倍同期の遅いクロック（８４４８Ｋｂ
ｉｔ／ｓ）で動作する２次群用フレームカウンタであ
り、これは、図７に示した従来のスタッフ多重回路の中
の８４８進カウンタに対応するものである。The stuff ratio control section 11 is specifically provided with a counter for counting 16 frames of the tertiary group data, and further, for a predetermined 7 frames of the 16 frames, the stuffing operation at the tertiary group level is performed. Generate the timing needed to do The secondary group counter 13 outputs the clock (34368K) output from the fixed oscillator for the third group.
4 times the bit / s) slow clock (8448 Kb)
It is a frame counter for the secondary group which operates at it / s) and corresponds to the 848-ary counter in the conventional stuff multiplex circuit shown in FIG.

【００６８】ただし、従来の８４８進カウンタは独自の
２次群用の固定発振器１１３から出力されるクロックを
基準として動作していたが、この発明の２次群カウンタ
１３は、前記したスタッフ率制御部１１から出力される
制御信号１４及び固定発振器９から出力されるクロック
を基準として動作する点が異なる。However, the conventional 848-base counter operates based on the clock output from the unique fixed oscillator 113 for the secondary group. However, the secondary group counter 13 of the present invention uses the stuff ratio control described above. The difference is that the control signal 14 output from the unit 11 and the clock output from the fixed oscillator 9 are used as a reference.

【００６９】すなわち、１次群レベルから２次群レベル
の多重化の基準となるタイミングも３次群の基本クロッ
ク（固定発振器９によって生成されるクロック）を基準
として動作する。したがって、従来に比べて、この発明
では、２次群用の固定発振器１１３及びその周辺回路が
削減されるため、スタッフ多重回路の簡単化及び調整の
簡略化を図ることができる。That is, the timing as the reference for multiplexing from the primary group level to the secondary group level also operates on the basis of the basic clock of the tertiary group (clock generated by the fixed oscillator 9). Therefore, in the present invention, the fixed oscillator 113 for the secondary group and its peripheral circuits are reduced as compared with the related art, so that the stuff multiplex circuit and the adjustment can be simplified.

【００７０】また、２次群カウンタ１３は、第１多重部
７に対して、１次群から２次群レベルの多重化をするた
めのタイミングを与え、さらにスタッフ判定部１５にイ
ネーブル信号１６を与える。第１多重部７では、従来と
同様にして、２次群カウンタ１３から与えられたタイミ
ングで４本の１次群データを順次時分割多重し、さらに
所定のタイミングで２次群フレームフォーマットの必要
な付加ビットを挿入して１本の２次群データを生成す
る。Further, the secondary group counter 13 gives a timing for multiplexing from the primary group to the secondary group level to the first multiplexing section 7, and further sends the enable signal 16 to the stuff judging section 15. give. In the first multiplexing unit 7, four primary group data are sequentially time-division multiplexed at the timing given by the secondary group counter 13 in the same manner as in the conventional case, and the secondary group frame format is required at a predetermined timing. By inserting such additional bits, one secondary group data is generated.

【００７１】スタッフ判定部１５に入力されるイネーブ
ル信号１６は、前記した制御信号１４から、さらにＶビ
ット以外の２次群用に必要な付加ビットを除外した信号
であり、規定された２次群フレームフォーマットの中で
１次群データが存在する領域と２次群用のＶビットが存
在する位置の時間的タイミングを示す信号である。The enable signal 16 input to the stuff determination section 15 is a signal obtained by removing the additional bits required for the secondary group other than the V bit from the control signal 14 described above, and the defined secondary group. In the frame format, this is a signal indicating the temporal timing of the area where the primary group data exists and the position where the V bit for the secondary group exists.

【００７２】スタッフ判定部１５は、前記したスタッフ
率制御部１１とは異なり、メモリ５に対するＷＲＩＴＥ
カウンタ６とＲＥＡＤカウンタ１７との位相差を比較す
る位相比較部１９から出力される監視信号２０を基準と
して、前記したイネーブル信号１６から２次群レベルの
スタッフ操作を行うか否かを示す制御信号１８を生成す
る。Unlike the staff ratio control unit 11 described above, the staff determination unit 15 performs a WRITE on the memory 5.
A control signal indicating whether or not the stuff operation at the secondary group level is performed from the enable signal 16 based on the monitor signal 20 output from the phase comparison unit 19 that compares the phase difference between the counter 6 and the READ counter 17. 18 is generated.

【００７３】このスタッフ判定部１５の制御信号１８の
生成動作は、従来に示した方法と同様であるが、制御信
号１８の基準となるイネーブル信号１６が３次群用の固
定発振器を源として生成されたものである点が従来とは
異なり、前記した第２多重部８及び第１多重部７ととも
に、すべて同じ基準クロックから生成されたタイミング
信号で動作しているため、より信頼性の高い動作が得ら
れる。The operation of generating the control signal 18 of the stuff judging section 15 is similar to that of the conventional method, but the enable signal 16 which is the reference of the control signal 18 is generated by using the fixed oscillator for the third group as a source. Different from the prior art in that the operation is performed with a timing signal generated from the same reference clock, together with the above-described second multiplexing unit 8 and the first multiplexing unit 7, a more reliable operation is possible. Is obtained.

【００７４】制御信号１８は、１次群データ領域を示す
信号であるが、スタッフ操作を行う場合は、前記したイ
ネーブル信号１６から２次群Ｖビットを示す信号部分を
取り除いた１次群データ領域を示す信号である。スタッ
フ操作を行わない場合は、２次群Ｖビット部分にも１次
群データを挿入するため、制御信号１８は２次群Ｖビッ
トの部分も含んだタイミングを示す信号、すなわちイネ
ーブル信号１６と同じ信号である。The control signal 18 is a signal indicating the primary group data area, but in the case of performing the stuffing operation, the primary group data area obtained by removing the signal portion indicating the secondary group V bit from the enable signal 16 described above. Is a signal indicating. When the stuffing operation is not performed, the primary group data is also inserted in the secondary group V bit portion, so that the control signal 18 is the same as the signal indicating the timing including the secondary group V bit portion, that is, the enable signal 16. It is a signal.

【００７５】このような制御信号１８において、２次群
Ｖビットに相当する位置の部分を含んだタイミング信号
とするか、又はこの部分を取り除いたタイミング信号と
するかの制御は、前記した監視信号２０によって行われ
る。すなわち、位相比較１９において、ＷＲＩＴＥカウ
ンタ６とＲＥＡＤカウンタ１７との位相が所定値以上ず
れた場合にスタッフ操作を必要とすることを示す監視信
号２０を出力し、スタッフ判定部１５では、この監視信
号２０の有無に基づいて、前記した制御信号１８のタイ
ミングが決定される。In the control signal 18, the control as to whether to use the timing signal including the portion at the position corresponding to the secondary group V bit or the timing signal with this portion removed is performed by the above-mentioned supervisory signal. Twenty. That is, in the phase comparison 19, when the phases of the WRITE counter 6 and the READ counter 17 deviate from each other by a predetermined value or more, the monitor signal 20 indicating that the stuff operation is necessary is output, and the stuff determination unit 15 outputs this monitor signal. Based on the presence or absence of 20, the timing of the control signal 18 is determined.

【００７６】制御信号１８は、ＲＥＡＤカウンタ１７に
与えられ、制御信号１８が示すタイミングの位置に１次
群データが読み出される。このとき読み出される１次群
データは、２次群及び３次群レベルで付加されるビット
の位置が予め時間的に空けられたデータ構成となってい
る。The control signal 18 is given to the READ counter 17, and the primary group data is read at the position of the timing indicated by the control signal 18. The primary group data read at this time has a data structure in which the positions of the bits added at the secondary group and tertiary group levels are preliminarily vacated in time.

【００７７】したがって、第１多重部７で多重された２
次群レベルのデータは、規定された２次群フレームフォ
ーマットで必要なビットをすべて備えているが、後で３
次群用の付加ビットが挿入される位置が空けられている
ので、厳密には規定に合致した２次群データとは異な
る。すなわち、この第１多重部７で生成されるデータ
は、３次群用の付加ビットを挿入するための時間的な空
白領域が予め確保されていることから、疑似的な２次群
データということができる。Therefore, the two signals multiplexed by the first multiplexing unit 7
The next group level data has all the required bits in the specified second group frame format, but is
Strictly speaking, it is different from the secondary group data that conforms to the regulation because the position where the additional bit for the next group is inserted is vacant. That is, the data generated by the first multiplexing unit 7 is pseudo secondary group data because the temporal blank area for inserting the additional bits for the tertiary group is secured in advance. You can

【００７８】前記した第２多重部８では、以上のような
３次群用付加ビットを挿入するための時間的な空白領域
を持つ疑似的な２次群データが与えられるので、この空
白領域に３次群用付加ビットを挿入すると共に、４本の
疑似的な２次群データの多重化が行われる。In the above-mentioned second multiplexing section 8, since pseudo secondary group data having a temporal blank area for inserting the additional bits for the tertiary group as described above is given, this blank area is provided. An additional bit for the tertiary group is inserted, and four pseudo secondary group data are multiplexed.

【００７９】以上が、この発明のスタッフ多重回路部分
の一実施例であるが、従来のような１次群データから規
定どおりの２次群データを生成し、さらに２次群データ
から３次群データを生成する構成に比べて、３次群デー
タ生成のためのメモリ、及び２次群用固定発振器とその
周辺回路が省略できるため、回路構成の簡略化、部品点
数の削減、回路調整の簡略化と共に、信頼性の向上を図
ることができる。The above is one embodiment of the stuff multiplex circuit portion of the present invention. The conventional secondary group data is generated from the primary group data as in the prior art, and the secondary group data is further converted to the tertiary group data. Compared to the configuration for generating data, the memory for generating the tertiary group data, the secondary group fixed oscillator and its peripheral circuits can be omitted, so that the circuit configuration is simplified, the number of parts is reduced, and the circuit adjustment is simplified. As a result, reliability can be improved.

【００８０】２．スタッフ分離機能部 スタッフ分離機能部では、入力される３次群データ２
１を４本の２次群データ２２に分離し、さらに１６本の
１次群データ２４に分離する。この実施例のスタッフ分
離機能部は、次の点で図８に示した従来のスタッフ分
離回路と異なり、回路構成の簡略化が図られている。2. Staff separation function section In the staff separation function section, the input tertiary group data 2
1 is separated into four secondary group data 22 and further separated into 16 primary group data 24. The stuff separation function unit of this embodiment is different from the conventional stuff separation circuit shown in FIG. 8 in the following points, and the circuit configuration is simplified.

【００８１】すなわち、入力された３次群データを２次
群データに分離した後のデータが書込まれるメモリ（図
８のＭＥＭ１２５）及びそのメモリに対して書込み・読
出しの制御を行う周辺回路（図８のＷＲＩＴＥカウンタ
１２６、ＲＥＡＤカウンタ１２７、及び位相比較回路１
２８、ＰＬＬ回路１２９等）を備えていないこと、及び
Ｂｉｐｏｌａｒ信号としての２次群信号を生成するため
のＵ／Ｂ回路とＢ／Ｕ回路を備えていないことが相違す
る。That is, the memory (MEM 125 in FIG. 8) into which the data after separating the input tertiary group data into the secondary group data is written, and the peripheral circuit for controlling writing / reading to / from the memory (MEM125) The WRITE counter 126, the READ counter 127, and the phase comparison circuit 1 of FIG.
28, the PLL circuit 129, etc.) and the U / B circuit and the B / U circuit for generating the secondary group signal as the Bipolar signal are not provided.

【００８２】したがって、２次群レベルでの信号の平滑
化は行わず、１次群レベルの信号を生成する最終段階で
のみＰＬＬ回路による平滑化を行うことを特徴とする。
ここでの平滑化とは、高次群用の付加ビットが存在して
いた位置の時間間隔をつめて、低次群レベルのデータフ
ォーマットに準拠した信号を得ることを意味する。Therefore, the smoothing of the signal at the secondary group level is not performed, and the smoothing by the PLL circuit is performed only at the final stage of generating the primary group level signal.
The smoothing here means to obtain a signal conforming to the data format of the low-order group level by closing the time intervals of the positions where the additional bits for the high-order group existed.

【００８３】以下、図２を用いて各処理の動作について
説明する。入力されたＢｉｐｏｌａｒ信号の３次群信号
２１は、Ｂ／Ｕ部３８においてＵｎｉｐｏｌａｒ信号に
変換される。また、Ｂ／Ｕ部３８で抽出されたクロック
２５は、後述する第１及び第２のフレーム同期保護部２
６、２９とＷＲＩＴＥカウンタ３２の基準クロックとし
て用いられる。The operation of each process will be described below with reference to FIG. The B-U unit 38 converts the input third-order group signal 21 of the Bipolar signal into a Unipolar signal. The clock 25 extracted by the B / U unit 38 is used for the first and second frame synchronization protection units 2 to be described later.
6, 29 and WRITE counter 32 are used as reference clocks.

【００８４】第１のフレーム同期保護部２６は、前記し
たクロック２５に基づいて３次群データフォーマットの
同期監視を行い、２次群データフォーマットの領域の信
号を切り出すための基準信号を生成するものであり、主
として３次群データの１フレーム分、すなわち１５３６
ｂｉｔを数えるカウンタと、３次群フレームフォーマッ
トのＦｒａｍｅ ｓｙｎｃ ｗｏｒｄを検出する同期検
出回路とから構成される。The first frame synchronization protection section 26 monitors the synchronization of the tertiary group data format based on the clock 25 and generates a reference signal for cutting out the signal in the area of the secondary group data format. And mainly for one frame of the third-order group data, that is, 1536
It is composed of a counter that counts bits and a synchronization detection circuit that detects a frame sync word of the third group frame format.

【００８５】具体的には、この同期検出回路によってＦ
ｒａｍｅ ｓｙｎｃ ｗｏｒｄを検出した後、そのＦｒ
ａｍｅ ｓｙｎｃ ｗｏｒｄの位置を先頭と判断してこ
の位置のタイミングでカウンタを初期化し、このＦｒａ
ｍｅ ｓｙｎｃ ｗｏｒｄに続く２次群データの領域の
部分のみを示すイネーブル信号２７を生成する。このイ
ネーブル信号２７は第１分離部２８と第２のフレーム同
期保護部２９に与えられる。第１分離部２８では、Ｂ／
Ｕ部３８から与えられるＵｎｉｐｏｌａｒ信号である３
次群データから、前記イネーブル信号２７に基づいて４
本分の２次群データの部分を分離して取り出す。Specifically, the synchronization detection circuit F
After detecting the frame sync word, its Fr
The position of the "ame sync word" is judged to be the head, and the counter is initialized at the timing of this position.
The enable signal 27 indicating only the part of the area of the secondary group data following the me sync word is generated. The enable signal 27 is given to the first separation unit 28 and the second frame synchronization protection unit 29. In the first separating unit 28, B /
Unipolar signal given from U section 38 is 3
4 from the next group data based on the enable signal 27
The part of the secondary group data for this line is separated and taken out.

【００８６】すなわち、ここで分離されたデータ２２
は、入力された３次群データから３次群用の付加ビット
であるＦｒａｍｅ ｓｙｎｃ ｗｏｒｄ，ｒｅｍｏｔｅ
ａｌａｒｍ ｂｉｔ，ｓｔｕｆｆ ｃｏｎｔｒｏｌ
ｂｉｔ、及びｖａｒｉａｂｌｅｓｌｏｔ ｂｉｔ等を除
いたデータであり、３次群用の付加ビットが存在してい
た位置を空きビットとしたものである。したがってこの
分離されたデータ２２は２次群フレームフォーマットの
構成を備えてはいるものの、３次群用付加ビットが存在
していた位置に空白ビットが存在する時間的に見て不完
全な２次群データである。この段階では、完全な２次群
フレームフォーマットに規定するデータに変換するため
の平滑化はまだ行われていない。That is, the data 22 separated here
Is an additional bit for the third-order group from the input third-order group data, Frame sync word, remote
alarm bit, stuff control
It is the data excluding the bit and variable slot bit, etc., and the position where the additional bit for the tertiary group existed is set as an empty bit. Therefore, although the separated data 22 has the structure of the secondary group frame format, there is a blank bit at the position where the additional bit for the tertiary group was present. It is group data. At this stage, smoothing has not yet been performed to convert the data into the data of the secondary group frame format.

【００８７】図８に示した従来の方法では、この段階で
分離したデータを平滑化して所定の２次群データを得る
ために、メモリ、カウンタ、位相比較回路及びＰＬＬ回
路等を備えていたが、この実施例では不要となり、回路
規模を縮小することができる。The conventional method shown in FIG. 8 is provided with a memory, a counter, a phase comparison circuit, a PLL circuit and the like in order to smooth the data separated at this stage and obtain a predetermined secondary group data. In this embodiment, it is unnecessary and the circuit scale can be reduced.

【００８８】次に、この分離された４本分の２次群デー
タ２２は、第２分離部３１へ送られる。第２のフレーム
同期保護部２９は、２次群データ１フレーム分、すなわ
ち８４８ｂｉｔを数えるカウンタと、２次群フレームフ
ォーマットのＦｒａｍｅ ｓｙｎｃ ｗｏｒｄを検出す
る同期検出回路とから構成される。Next, the separated four groups of secondary group data 22 are sent to the second separating section 31. The second frame synchronization protection unit 29 includes a counter that counts one secondary group data frame, that is, 848 bits, and a synchronization detection circuit that detects a frame sync word of the secondary group frame format.

【００８９】この第２のフレーム同期保護部２９は、前
記した第１のフレーム同期保護部２６から与えられたイ
ネーブル信号２７と抽出されたクロック２５とから１６
本の１次群データの領域を示すイネーブル信号３０を生
成する。このとき、同期検出回路によって２次群フレー
ムフォーマットの先頭であるＦｒａｍｅ ｓｙｎｃ ｗ
ｏｒｄを検出し、この位置から８４８ｂｉｔカウンタの
計数が開始される。The second frame synchronization protection unit 29 uses the enable signal 27 supplied from the first frame synchronization protection unit 26 and the clock 25 extracted from the first frame synchronization protection unit 26.
An enable signal 30 indicating the area of the primary group data of the book is generated. At this time, the frame sync w that is the head of the secondary group frame format is detected by the synchronization detection circuit.
ord is detected, and the 848-bit counter starts counting from this position.

【００９０】イネーブル信号３０は、第２分離部３１と
ＷＲＩＴＥカウンタ３２に与えられる。第２分離部３１
は、入力される４本分の２次群データ２２から、１次群
データが存在する領域を示すイネーブル信号３０を基準
として２次群用付加ビット部分を取り除いた１６本の１
次群データ２３を生成する。ここで、生成された１次群
データ２３は、３次群用及び２次群用の付加ビットが存
在していた位置の部分を空きビットとしたものであるの
で、時間的なタイミングも考慮すると、厳密には規定さ
れた１次群データとは異なる。The enable signal 30 is given to the second separating section 31 and the WRITE counter 32. Second separation unit 31
Are 16 1's obtained by removing the additional bit portion for the secondary group from the input 4 secondary group data 22 with the enable signal 30 indicating the area where the primary group data exists as a reference.
Next group data 23 is generated. Here, since the generated primary group data 23 has empty bits at the positions where the additional bits for the tertiary group and the secondary group were present, considering temporal timing as well. , Strictly speaking, it is different from the defined primary group data.

【００９１】この１次群データ２３は、ＷＲＩＴＥカウ
ンタ３２によって与えられるタイミングでメモリ３３へ
書き込まれる。さらに、メモリ３３に書き込まれたデー
タはＲＥＡＤカウンタ３５によって平均２０４８ｋｂ／
ｓのクロック速度で読み出されて、前記した空きビット
分を平滑化した通常の１６本分の１次群データが生成さ
れる。この平滑化された１６本分の１次群データは、Ｕ
／Ｂ部を通してｂｉｐｏｌａｒ信号に変換されて出力さ
れる。The primary group data 23 is written in the memory 33 at the timing given by the WRITE counter 32. Furthermore, the data written in the memory 33 is 2048 kb / average on average by the READ counter 35.
The data is read out at the clock speed of s, and the above-mentioned empty bits are smoothed to generate 16 normal primary group data. The smoothed 16-group primary group data is U
It is converted into a bipolar signal through the / B section and output.

【００９２】上記の平滑化は、従来と同様に、位相比較
回路２８及びＰＬＬ回路（ＤＰＬＬ）３４によってＲＥ
ＡＤカウンタ３５の読み出しタイミングを調整すること
によって実現される。ここで、ＤＰＬＬ３４の基準とな
るクロックは、ＤＰＬＬ用の固定発振器３７によって与
えられる。The smoothing described above is performed by the phase comparison circuit 28 and the PLL circuit (DPLL) 34 as in the conventional case.
It is realized by adjusting the read timing of the AD counter 35. Here, the reference clock of the DPLL 34 is given by the fixed oscillator 37 for the DPLL.

【００９３】また、位相比較部３６は、ＷＲＩＴＥカウ
ンタ３２とＲＥＡＤカウンタ３５との位相差を比較し
て、ＲＥＡＤタイミングが早ければＤＰＬＬ３４に対し
てクロックを遅らせる指示を出し、ＲＥＡＤタイミング
が遅ければクロックを早める指示を出す。The phase comparator 36 compares the phase difference between the WRITE counter 32 and the READ counter 35, issues an instruction to delay the clock to the DPLL 34 if the READ timing is early, and delays the clock if the READ timing is late. Give instructions to speed up.

【００９４】ＤＰＬＬ３４は、位相比較部３６からの指
示によりＲＥＡＤカウンタの読出しタイミングを調整す
るものであるが、このクロックの調整間隔は±１０ｎｓ
程度できることが好ましい。The DPLL 34 adjusts the read timing of the READ counter according to an instruction from the phase comparator 36. The adjustment interval of this clock is ± 10 ns.
It is preferable that the degree can be increased.

【００９５】以上が、この発明のスタッフ分離回路部分
の一実施例であるが、従来のように３次群データから規
定どおりの２次群データを生成し、さらに２次群データ
から１次群データを生成する構成に比べて、規定どおり
の２次群データ生成のためのメモリ、ＷＲＩＴＥカウン
タ、ＲＥＡＤカウンタ、位相比較回路、及びＰＬＬ回路
が省略でき、さらに２次群データ用のＵ／Ｂ回路及びＢ
／Ｕ回路を省略できるため、回路構成の簡略化及び部品
点数の削減を図ることができる。The above is one embodiment of the stuff separation circuit portion of the present invention. As in the conventional case, the secondary group data as specified is generated from the tertiary group data, and the primary group data is further converted from the secondary group data. Compared to the configuration for generating data, the memory for generating the secondary group data as specified, the WRITE counter, the READ counter, the phase comparator circuit, and the PLL circuit can be omitted, and the U / B circuit for the secondary group data can be omitted. And B
Since the / U circuit can be omitted, the circuit configuration can be simplified and the number of parts can be reduced.

【００９６】３．信号折り返し機能部 前記に説明してきたように、この発明のスタッフ多重分
離回路では、１次群から３次群、逆に３次群から１次群
への信号の多重又は分離を行うものであるので、２次群
レベルでの終端機能を備えていない。しかし、対向局が
２次群レベルでの終端機能を備えている場合には、２次
群レベルでの折り返しの回線試験が要求され得る。そこ
で、この発明のスタッフ分離機能部とスタッフ多重機能
部の間に、２次群レベルの信号の折り返しができるイン
タフェース構成を付加する必要がある。3. Signal Folding Function Unit As described above, the stuff demultiplexing circuit of the present invention multiplexes or demultiplexes signals from the primary group to the tertiary group, and conversely from the tertiary group to the primary group. Therefore, it does not have a termination function at the secondary group level. However, if the opposite station has a terminating function at the secondary group level, a loopback line test at the secondary group level may be required. Therefore, it is necessary to add an interface structure capable of folding back the signal of the secondary group level between the stuff separation function unit and the stuff multiplexing function unit of the present invention.

【００９７】図２のの部分が、この折り返し機能部の
構成ブロックであり、メモリ４２、ＷＲＩＴＥカウンタ
４３、ＲＥＡＤカウンタ４４、及び位相比較部４０から
構成される。The part shown in FIG. 2 is a constituent block of this folding function section, and is composed of a memory 42, a WRITE counter 43, a READ counter 44, and a phase comparison section 40.

【００９８】ここで、折り返し動作とは、スタッフ分離
側へ入力された３次群データ２１を２次群データ２２に
分離した後、スタッフ分離側のクロック２５に同期して
いるこの２次群データ２２を一旦メモリ４２へ書き込ん
で、さらにスタッフ多重側のクロック４２に乗せかえて
読み出すことを意味する。この実施例におけるクロック
の乗せ換えに関して、スタッフ分離側のクロックとスタ
ッフ多重側のクロックとは位相は異なるが、どちらも速
度は同一（３４ＭＨｚ）であるため、比較的小さなメモ
リで対応可能である。Here, the folding operation means that after separating the tertiary group data 21 input to the stuff separation side into the secondary group data 22, the secondary group data synchronized with the stuff separation side clock 25. This means that 22 is once written in the memory 42, and then read by replacing it with the clock 42 on the stuff multiplexing side. Regarding clock replacement in this embodiment, the stuff separation side clock and the stuff multiplexing side clock have different phases, but both have the same speed (34 MHz), so a relatively small memory can be used.

【００９９】位相比較部４０は、メモリの読出しが書込
みを飛びこすことがないように監視するものであり、位
相接近時には、３次群カウンタ１０へスタッフ操作をす
る指示を出す。また、セレクタ４５は、折り返し試験時
に、メモリ４２からの２次群データを選択するためのも
のである。The phase comparison section 40 monitors the reading of the memory so as not to skip the writing, and issues an instruction to perform the stuff operation to the tertiary group counter 10 when the phases approach. Further, the selector 45 is for selecting the secondary group data from the memory 42 at the time of the loopback test.

【０１００】以上のように、メモリ、カウンタ、位相比
較回路、及びその周辺回路をスタッフ分離機能部とスタ
ッフ多重機能部との間に設けるだけで、容易に対向局と
の間で２次群レベルでの折り返し試験を実施することが
できる。As described above, only by providing the memory, the counter, the phase comparison circuit, and the peripheral circuits between the stuff separation function section and the stuff multiplexing function section, the secondary group level can be easily established with the opposite station. It is possible to carry out the folding back test in.

【０１０１】[0101]

【発明の効果】この発明によれば、上記のような構成を
備えているので、第１の伝送速度を持つデジタル信号を
第３の伝送速度を持つデジタル信号に多重化するスタッ
フ多重機能部の回路構成の簡略化及び部品点数の削減が
でき、さらにスタッフ多重機能の信頼性の向上を図るこ
とができる。According to the present invention, since it has the above-mentioned structure, the stuff multiplexing function unit for multiplexing the digital signal having the first transmission rate with the digital signal having the third transmission rate. The circuit configuration can be simplified, the number of parts can be reduced, and the reliability of the staff multiplexing function can be improved.

【０１０２】同様に第３の伝送速度を持つデジタル信号
から第１の伝送速度を持つデジタル信号を分離するスタ
ッフ分離機能部においても、回路構成の簡略化及び部品
点数の削減ができ、スタッフ分離機能の信頼性の向上を
図ることができる。Similarly, also in the stuff separation function unit for separating the digital signal having the first transmission rate from the digital signal having the third transmission rate, the circuit configuration can be simplified and the number of parts can be reduced. The reliability of can be improved.

【０１０３】また、スタッフ多重機能部とスタッフ分離
機能部の間に位相差調整部と記憶部を設けているので、
第２の伝送速度を持つデジタル信号レベルでの折り返し
試験が可能となる。Since the phase difference adjusting unit and the storage unit are provided between the stuff multiplex function unit and the stuff separation function unit,
The folding test can be performed at the digital signal level having the second transmission speed.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の基本構成を示すブロック図である。FIG. 1 is a block diagram showing a basic configuration of the present invention.

【図２】この発明の一実施例の構成ブロック図である。FIG. 2 is a configuration block diagram of an embodiment of the present invention.

【図３】ＣＥＰＴ系の１次群及び２次群のフレーム構成
図である。FIG. 3 is a frame configuration diagram of a primary group and a secondary group of a CEPT system.

【図４】ＣＥＰＴ系の１次群及び２次群のフレーム構成
図である。FIG. 4 is a frame configuration diagram of a primary group and a secondary group of the CEPT system.

【図５】ＣＥＰＴ系の２次群及び３次群のフレーム構成
図である。FIG. 5 is a frame configuration diagram of a secondary group and a tertiary group of the CEPT system.

【図６】従来の１次群から３次群へのスタッフ多重分離
回路の概略図である。FIG. 6 is a schematic diagram of a conventional stuff demultiplexing circuit from a primary group to a tertiary group.

【図７】従来の１次群から３次群へのスタッフ多重回路
図である。FIG. 7 is a conventional stuff multiplex circuit diagram from a primary group to a tertiary group.

【図８】従来の３次群から１次群へのスタッフ多重回路
図である。FIG. 8 is a stuff multiplex circuit diagram from a conventional third-order group to a first-order group.

【符号の説明】[Explanation of symbols]

１ １次群データ ２ ２次群データ ３ ３次群データ ４ Ｂ／Ｕ部 ５ メモリ ６ ＷＲＩＴＥカウンタ ７ 第１多重部 ８ 第２多重部 ９ 送信用固定発振器 １０ ３次群カウンタ １１ スタッフ率制御部 １２ イネーブル信号 １３ ２次群カウンタ １４ 制御信号 １５ スタッフ判定部 １６ イネーブル信号 １７ ＲＥＡＤカウンタ １８ 制御信号 １９ 位相比較回路 ２０ 監視信号 ２１ ３次群データ ２２ 分離されたデータ ２３ １次群データ ２４ １次群データ ２５ クロック ２６ フレーム保護同期 ２７ イネーブル信号 ２８ 第１分離部 ２９ フレーム保護同期 ３０ イネーブル信号 ３１ 第２分離部 ３２ ＷＲＩＴＥカウンタ ３３ メモリ ３４ ＰＬＬ回路（ＤＰＬＬ） ３５ ＲＥＡＤカウンタ ３６ 位相比較回路 ３７ ＤＰＬＬ用固定発振器 ３８ Ｂ／Ｕ部 ３９ Ｕ／Ｂ部 ４０ 位相比較回路 ４１ Ｕ／Ｂ部 ４２ メモリ ４３ ＷＲＩＴＥカウンタ ４４ ＲＥＡＤカウンタ ４５ セレクタ 1 1st group data 2 2nd group data 3 3rd group data 4 B / U section 5 Memory 6 WRITE counter 7 1st multiplexing section 8 2nd multiplexing section 9 Fixed oscillator for transmission 10 3rd group counter 11 Stuff rate control section 12 enable signal 13 secondary group counter 14 control signal 15 stuff determination section 16 enable signal 17 READ counter 18 control signal 19 phase comparison circuit 20 monitoring signal 21 tertiary group data 22 separated data 23 primary group data 24 primary group Data 25 Clock 26 Frame protection synchronization 27 Enable signal 28 First separation unit 29 Frame protection synchronization 30 Enable signal 31 Second separation unit 32 WRITE counter 33 Memory 34 PLL circuit (DPLL) 35 READ counter 36 Phase comparison circuit 37 Fixed oscillator for DPLL 38 B / U 39 U / B unit 40 phase comparator 41 U / B unit 42 memory 43 WRITE counter 44 READ counter 45 Selector

───────────────────────────────────────────────────── フロントページの続き (72)発明者 嘉田 和久 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kazuhisa Kada 2-2-6 Jomi, Chuo-ku, Osaka-shi, Osaka Fujitsu Kansai Digital Technology Stock Company In-house

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 スタッフ多重機能部とスタッフ分離機能
部とから構成されるスタッフ多重分離回路において、 スタッフ多重機能部が、複数本：ｎの第１の伝送速度を
持つデジタル信号を入力する第１入力部と、 第１入力部に入力されたデジタル信号を順次記憶する第
１記憶部と、 第１記憶部から読み出した複数本：ｎのデジタル信号を
第２の伝送速度を持つ複数本：ｍ（ｍ＜ｎ）のデジタル
信号に多重化する第１多重部と、 第２の伝送速度を持つ複数本：ｍのデジタル信号を第３
の伝送速度を持つ１本のデジタル信号に多重化する第２
多重部と、 第３の伝送速度を持つデジタル信号を出力する第１出力
部と、 第１出力部における第３の伝送速度を持つデジタル信号
を出力するタイミングの基礎となるクロックを生成する
多重用クロック生成部とを備え、 前記第１記憶部からのデジタル信号の読み出し、前記第
１多重部における多重化及び前記第２多重部における多
重化を、前記多重用クロック生成部が生成したクロック
を基礎とするタイミング制御信号に基づいて行うことを
特徴とするスタッフ多重分離回路。1. A stuff demultiplexing circuit composed of a stuff multiplex function unit and a stuff multiplex function unit, wherein the stuff multiplex function unit inputs a digital signal having a first transmission speed of a plurality of lines: n. An input unit, a first storage unit that sequentially stores the digital signals input to the first input unit, and a plurality of: n digital signals read from the first storage unit: a plurality of digital signals having a second transmission rate: m A first multiplexing unit for multiplexing (m <n) digital signals, and a plurality of digital signals having a second transmission rate: a third digital signal of m
The second to multiplex into one digital signal with a transmission rate of
A multiplexing unit, a first output unit that outputs a digital signal having a third transmission speed, and a multiplexing unit that generates a clock that is a basis of timing for outputting the digital signal having the third transmission speed in the first output unit A clock generation unit, based on a clock generated by the multiplexing clock generation unit for reading a digital signal from the first storage unit, multiplexing in the first multiplexing unit and multiplexing in the second multiplexing unit. A stuff demultiplexing circuit, characterized in that it is performed based on a timing control signal. 【請求項２】 スタッフ多重機能部とスタッフ分離機能
部とから構成されるスタッフ多重分離回路において、 スタッフ多重機能部が、第１記憶部に記憶されたデジタ
ル信号の書込み速度と読出し速度の位相差を調整し第１
記憶部に記憶されたデジタル信号を読出すタイミングを
生成する第１の位相差調整部と、 前記多重用クロック生成部からのクロックを基礎にし
て、前記第２多重部の多重化タイミング及び前記第１多
重部での多重化に必要なスタッフタイミングと多重化タ
イミングを持つ制御信号を生成するタイミング制御部
と、 前記タイミング制御部から与えられる制御信号と前記第
１の位相調整部の位相差を監視することによってスタッ
フの有無を判定し、スタッフの有無に応じて第１の伝送
速度を持つデジタル信号を第１記憶部から読み出すため
の制御信号を前記位相調整部に与えると共に第１多重部
に第２の伝送速度を持つデジタル信号を生成するための
制御信号を与えるスタッフ判定制御部とをさらに備える
ことを特徴とする請求項１記載のスタッフ多重分離回
路。2. A stuff demultiplexing circuit comprising a stuff multiplex function unit and a stuff multiplex function unit, wherein the stuff multiplex function unit has a phase difference between a writing speed and a reading speed of a digital signal stored in a first storage unit. Adjust the first
A first phase difference adjusting unit that generates timing for reading the digital signal stored in the storage unit; and a multiplexing timing of the second multiplexing unit and the first phase difference adjusting unit based on the clock from the multiplexing clock generating unit. A timing control unit for generating a control signal having a stuffing timing and a multiplexing timing required for multiplexing in one multiplexing unit, and a phase difference between the control signal given from the timing control unit and the first phase adjusting unit. The presence / absence of the stuff is determined by performing the operation, and a control signal for reading the digital signal having the first transmission rate from the first storage unit is given to the phase adjustment unit and the The stuff determination control unit for providing a control signal for generating a digital signal having a transmission rate of 2 is further provided. Full demultiplexing circuit. 【請求項３】 ＣＥＰＴ系ハイアラーキの複数本：ｎの
１次群データが前記第１入力部に入力され、 前記多重用クロック生成部が、ＣＥＰＴ系ハイアラーキ
の３次群用クロックを生成し、 第１多重部が、２次群用制御ビットを付加して前記複数
本：ｎの１次群データを前記３次群用クロックに同期し
た複数本：ｍ（ｍ＜ｎ）の疑似的２次群データに多重化
し、 さらに、第２多重部が３次群用制御ビットを付加して複
数本：ｍの疑似的２次群データを１本の３次群データに
多重化することを特徴とする請求項１または２記載のス
タッフ多重分離回路。3. A plurality of CEPT system hierarchies: n first order group data is input to the first input unit, and the multiplexing clock generation unit generates a third order group clock of the CEPT system hierarchy. A multiplex unit: a plurality of m: m (m <n) pseudo secondary groups in which the primary group data of the plurality: n is synchronized with the clock for the tertiary group by adding a secondary group control bit It is characterized in that it is multiplexed with data, and further, the second multiplexing unit adds a control bit for a third-order group to multiplex pseudo secondary group data of a plurality of: m into one third-order group data. The stuff demultiplexing circuit according to claim 1 or 2. 【請求項４】 スタッフ多重機能部とスタッフ分離機能
部とから構成されるスタッフ多重分離回路において、 スタッフ分離機能部が、１本の第３の伝送速度を持つデ
ジタル信号を入力する第２入力部と、 第２入力部に入力されたデジタル信号から多重化に用い
られた制御ビットを空白ビットとして複数本：ｍの第２
の伝送速度を持つデジタル信号に対応する部分の信号を
抽出する第１分離部と、 前記複数本：ｍの第２の伝送速度を持つデジタル信号に
対応する部分の信号から多重化に用いられた制御ビット
を空白ビットとして複数本：ｎ（ｎ＞ｍ）の第１の伝送
速度を持つデジタル信号に対応する部分の信号を抽出す
る第２分離部と、 第２分離部によって抽出された信号を順次記憶する第２
記憶部と、 前記第２入力部に入力されたデジタル信号からそのデジ
タル信号の１フレームの先頭位置を検出し、前記第１分
離部が前記第２の伝送速度を持つデジタル信号に対応す
る部分の信号を抽出するための、第１制御信号を生成す
る第１のフレーム検出制御部と、 前記第１分離部が抽出した第２の伝送速度を持つデジタ
ル信号に対応する部分からそのデジタル信号の１フレー
ムの先頭位置を検出し、前記第１のフレーム検出制御部
から与えられる前記第１制御信号を基準として、前記第
２分離部が前記第１の伝送速度を持つデジタル信号に対
応する部分の信号を抽出するための、第２制御信号を生
成する第２のフレーム検出制御部と、 前記第２のフレーム検出制御部から与えられる第２制御
信号を基準として、前記第２記憶部に記憶された信号を
第１の伝送速度を持つデジタル信号に平滑化して読み出
すための第３制御信号を生成する平滑制御部と、 前記第２記憶部から読み出された第１の伝送速度を持つ
デジタル信号を出力する第２出力部とを備えることを特
徴とするスタッフ多重分離回路。4. A stuff demultiplexing circuit comprising a stuff demultiplexing functional unit and a stuff demultiplexing functional unit, wherein the stuff demultiplexing functional unit inputs a single digital signal having a third transmission rate. And a plurality of control bits used for multiplexing from the digital signal input to the second input unit as blank bits: the second of m
A first demultiplexer for extracting a signal of a portion corresponding to a digital signal having a transmission speed of, and a plurality of: m used for multiplexing from a signal of a portion corresponding to a digital signal having a second transmission speed of m A plurality of control bits are used as blank bits: a second separation unit for extracting a signal of a portion corresponding to a digital signal having a first transmission rate of n (n> m), and a signal extracted by the second separation unit. Second to store sequentially
A storage unit, and a first position of one frame of the digital signal is detected from the digital signal input to the second input unit, and the first separation unit detects a position corresponding to the digital signal having the second transmission rate. A first frame detection control unit for generating a first control signal for extracting a signal, and a portion of the digital signal from the portion corresponding to the digital signal having the second transmission rate extracted by the first separation unit. A signal of a portion corresponding to the digital signal having the first transmission rate, which is detected based on the first control signal provided from the first frame detection control section and which detects the head position of the frame. And a second frame detection control section for generating a second control signal for extracting the second control signal, and a second control signal given from the second frame detection control section stored in the second storage section as a reference. A smoothing control unit for generating a third control signal for smoothing the read signal to a digital signal having a first transmission rate and reading the digital signal; and a digital signal having the first transmission rate read from the second storage unit. And a second output section for outputting the stuff demultiplexing circuit. 【請求項５】 ＣＥＰＴ系ハイアラーキの３次群データ
が前記第２入力部に入力され、 前記第１分離部が、前記３次群データの中の３次群用制
御ビットを空白ビットに変換して複数本：ｍの疑似的２
次群データを分離し、 前記第２分離部が、前記疑似的２次群データの中の２次
群用制御ビットを空白ビットに変換して複数本：ｎ（ｎ
＞ｍ）の疑似的１次群データを分離し、 さらに平滑制御部からの第３の制御信号により前記第２
記憶部に記憶される疑似的１次群データを平滑化して読
み出すことを特徴とする請求項３記載のスタッフ多重分
離回路。5. The third group data of the CEPT system hierarchy is input to the second input unit, and the first separating unit converts the third group control bits in the third group data into blank bits. And multiple: m pseudo 2
The second group data is separated, and the second separation unit converts the secondary group control bits in the pseudo secondary group data into blank bits and a plurality of them: n (n
> M) the pseudo primary group data is separated, and the second control signal from the smoothing control unit is used for the second control.
4. The stuff demultiplexing circuit according to claim 3, wherein the pseudo primary group data stored in the storage unit is smoothed and read. 【請求項６】 請求項２記載のスタッフ多重機能部と請
求項４記載のスタッフ分離機能部とから構成されること
を特徴とするスタッフ多重分離回路。6. A stuff demultiplexing circuit comprising a stuff multiplex function unit according to claim 2 and a stuff multiplex function unit according to claim 4. 【請求項７】 請求項３記載のスタッフ多重機能部と請
求項５記載のスタッフ分離機能部とから構成されること
を特徴とするＣＥＰＴ系ハイアラーキにおける１次群及
び３次群間のスタッフ多重分離回路。7. A stuff multiplex separation between a primary group and a tertiary group in a CEPT system hierarchy, comprising a stuff multiplex function unit according to claim 3 and a stuff separation functional unit according to claim 5. circuit. 【請求項８】 前記第１分離部によって抽出された複数
本：ｍの第２の伝送速度を持つデジタル信号に対応する
部分の信号を順次記憶する第３記憶部と、 タイミング制御部から与えられる制御信号を基準として
第３記憶部に記憶される信号の書込み速度と読み出し速
度の位相差を調整し第３記憶部に記憶された信号を読出
すタイミングを生成する第２の位相差調整部と、 前記第３記憶部から読み出された信号を第２多重部へ与
えるための切替え制御を行う信号選択部とをさらに備
え、 第２の伝送速度を持つデジタル信号レベルでの折り返し
試験の機能を有する前記請求項６に記載したスタッフ多
重分離回路。8. A third storage unit for sequentially storing signals of a portion corresponding to a digital signal having a second transmission rate of a plurality of: m extracted by the first separation unit, and a timing control unit. A second phase difference adjusting unit that adjusts a phase difference between a writing speed and a reading speed of a signal stored in the third storage unit with reference to the control signal, and generates timing for reading the signal stored in the third storage unit; Further comprising a signal selection unit for performing switching control for giving a signal read from the third storage unit to the second multiplexing unit, and having a function of a loopback test at a digital signal level having a second transmission speed. The stuff demultiplexing circuit according to claim 6, comprising.