JPH0817183A - 半導体回路及びｍｏｓ−ｄｒａｍ - Google Patents
半導体回路及びｍｏｓ−ｄｒａｍInfo
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- JPH0817183A JPH0817183A JP6282306A JP28230694A JPH0817183A JP H0817183 A JPH0817183 A JP H0817183A JP 6282306 A JP6282306 A JP 6282306A JP 28230694 A JP28230694 A JP 28230694A JP H0817183 A JPH0817183 A JP H0817183A
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Abstract
(57)【要約】
【目的】 高速のスイッチング特性と小サブスレッショ
ルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構成され
る半導体回路を提供する。 【構成】 ＭＯＳ−ＦＥＴＱ１，Ｑ２により構成される
論理回路１を有した半導体回路において、ＭＯＳ−ＦＥ
ＴＱ１，Ｑ２のバックゲートバイアス電圧Ｖcc，ＶSSと
は異なる電圧Ｖpp，Ｖbbを供給する電圧供給手段１５，
１３と、ＭＯＳ−ＦＥＴＱ１，Ｑ２のバックゲートバイ
アス電圧を、電圧Ｖcc，ＶSSと電圧Ｖcc，ＶSSとは異な
る電圧Ｖpp，Ｖbbとに切り換えるスイッチング手段１０
とを備えた構成となっている。
ルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構成され
る半導体回路を提供する。 【構成】 ＭＯＳ−ＦＥＴＱ１，Ｑ２により構成される
論理回路１を有した半導体回路において、ＭＯＳ−ＦＥ
ＴＱ１，Ｑ２のバックゲートバイアス電圧Ｖcc，ＶSSと
は異なる電圧Ｖpp，Ｖbbを供給する電圧供給手段１５，
１３と、ＭＯＳ−ＦＥＴＱ１，Ｑ２のバックゲートバイ
アス電圧を、電圧Ｖcc，ＶSSと電圧Ｖcc，ＶSSとは異な
る電圧Ｖpp，Ｖbbとに切り換えるスイッチング手段１０
とを備えた構成となっている。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ−ＦＥＴを使用
した半導体回路及びＭＯＳ−ＤＲＡＭの改良に関するも
のである。
した半導体回路及びＭＯＳ−ＤＲＡＭの改良に関するも
のである。
【０００２】
【従来の技術】図23は、従来の半導体回路に使用される
コンプリメンタリＭＯＳインバータを示す回路図であ
る。ｐＭＯＳのＦＥＴＱ１のソースとバックゲート（基
板）とに電源電位Ｖccを印加し、ｎＭＯＳのＦＥＴＱ２
のソースとバックゲートとに接地電位Ｖssを印加してお
り、ＦＥＴＱ１及びＦＥＴＱ２の各々のゲートを接続し
て、その接続点を入力節点ＩＮとし、各々のドレインを
接続して、その接続点を出力節点ＯＵＴとしている。こ
のようなコンプリメンタリＭＯＳインバータの動作を、
以下に説明する。入力節点ＩＮからＨレベル（電源電位
Ｖcc）の論理信号が入力されるとき、ＦＥＴＱ１はオ
フ、ＦＥＴＱ２はオンとなり、ＦＥＴＱ２を介してＬレ
ベル（接地電位Ｖss＝０Ｖ）の論理信号が出力節点ＯＵ
Ｔから出力される。一方、入力節点ＩＮからＬレベル
（接地電位Ｖss＝０Ｖ）の論理信号が入力されるとき、
ＦＥＴＱ１はオン、ＦＥＴＱ２はオフとなり、ＦＥＴＱ
１を介してＨレベル（電源電位ＶCC）の論理信号が出力
節点ＯＵＴから出力される。
コンプリメンタリＭＯＳインバータを示す回路図であ
る。ｐＭＯＳのＦＥＴＱ１のソースとバックゲート（基
板）とに電源電位Ｖccを印加し、ｎＭＯＳのＦＥＴＱ２
のソースとバックゲートとに接地電位Ｖssを印加してお
り、ＦＥＴＱ１及びＦＥＴＱ２の各々のゲートを接続し
て、その接続点を入力節点ＩＮとし、各々のドレインを
接続して、その接続点を出力節点ＯＵＴとしている。こ
のようなコンプリメンタリＭＯＳインバータの動作を、
以下に説明する。入力節点ＩＮからＨレベル（電源電位
Ｖcc）の論理信号が入力されるとき、ＦＥＴＱ１はオ
フ、ＦＥＴＱ２はオンとなり、ＦＥＴＱ２を介してＬレ
ベル（接地電位Ｖss＝０Ｖ）の論理信号が出力節点ＯＵ
Ｔから出力される。一方、入力節点ＩＮからＬレベル
（接地電位Ｖss＝０Ｖ）の論理信号が入力されるとき、
ＦＥＴＱ１はオン、ＦＥＴＱ２はオフとなり、ＦＥＴＱ
１を介してＨレベル（電源電位ＶCC）の論理信号が出力
節点ＯＵＴから出力される。
【０００３】ところで、半導体回路の微細化が進み、半
導体回路内のＭＯＳ−ＦＥＴのサイズがスケールダウン
される都度、ＭＯＳ−ＦＥＴは高性能になっている。具
体的には、チャネル長を短くし、ゲート酸化膜を薄く
し、閾値電位の絶対値を小さくすることで、より高速の
スイッチング特性を得ている。ところが、ＭＯＳ−ＦＥ
Ｔの高速のスイッチング特性を得る為に、閾値を低くし
たり、チャネル長を短くしたりする場合、ドレイン空乏
層とソース空乏層とが繋がることにより、チャネルが形
成されていないときでも、ソース−ドレイン間に電流が
流れるパンチスルーが起こり易くなり、閾値電位近傍の
閾値に達しないゲート電位のときに流れる弱反転状態で
のサブスレッショルド電流が増加する問題が生じる。
導体回路内のＭＯＳ−ＦＥＴのサイズがスケールダウン
される都度、ＭＯＳ−ＦＥＴは高性能になっている。具
体的には、チャネル長を短くし、ゲート酸化膜を薄く
し、閾値電位の絶対値を小さくすることで、より高速の
スイッチング特性を得ている。ところが、ＭＯＳ−ＦＥ
Ｔの高速のスイッチング特性を得る為に、閾値を低くし
たり、チャネル長を短くしたりする場合、ドレイン空乏
層とソース空乏層とが繋がることにより、チャネルが形
成されていないときでも、ソース−ドレイン間に電流が
流れるパンチスルーが起こり易くなり、閾値電位近傍の
閾値に達しないゲート電位のときに流れる弱反転状態で
のサブスレッショルド電流が増加する問題が生じる。
【０００４】図24は、ＭＯＳ−ＤＲＡＭに使用される従
来のメモリセルの一例の構造を模式的に示した断面構造
図である。ｐウエル５２上にｎＭＯＳのＦＥＴ５３とキ
ャパシタ５０とを設け、ＦＥＴ５３のゲート５４にワー
ド線ＷＬを、ドレイン５６にビット線ＢＬを、ソース５
５にキャパシタ５０の一方の電極を、キャパシタ５０の
他方の電極にセルプレート５１を各々接続している。こ
のような構成のメモリセル５７では、ワード線ＷＬから
ゲート５４へＨレベル信号が与えられてＦＥＴ５３が導
通するときに、キャパシタ５０の電荷を、ソース５５、
ドレイン５６、ビット線ＢＬを介して、充電／放電する
ことにより書き込み又はリフレッシュ／読み出しを行う
ようになっている。ところで、メモリセル５７では、キ
ャパシタ５０の電荷が絶えずリ─クしており、このリー
クには、矢符５８に示すＦＥＴ５３のチャネル部を介す
るサブスレッショルドリークと、矢符５９に示すｐ−ｎ
接合部での接合リークとがある。この内、周辺回路とビ
ット線ＢＬとがスタンドバイ状態のときは、接合リーク
が主となり、周辺回路とビット線ＢＬとがアクティブ状
態のときは、サブスレッショルドリークが主となる。
来のメモリセルの一例の構造を模式的に示した断面構造
図である。ｐウエル５２上にｎＭＯＳのＦＥＴ５３とキ
ャパシタ５０とを設け、ＦＥＴ５３のゲート５４にワー
ド線ＷＬを、ドレイン５６にビット線ＢＬを、ソース５
５にキャパシタ５０の一方の電極を、キャパシタ５０の
他方の電極にセルプレート５１を各々接続している。こ
のような構成のメモリセル５７では、ワード線ＷＬから
ゲート５４へＨレベル信号が与えられてＦＥＴ５３が導
通するときに、キャパシタ５０の電荷を、ソース５５、
ドレイン５６、ビット線ＢＬを介して、充電／放電する
ことにより書き込み又はリフレッシュ／読み出しを行う
ようになっている。ところで、メモリセル５７では、キ
ャパシタ５０の電荷が絶えずリ─クしており、このリー
クには、矢符５８に示すＦＥＴ５３のチャネル部を介す
るサブスレッショルドリークと、矢符５９に示すｐ−ｎ
接合部での接合リークとがある。この内、周辺回路とビ
ット線ＢＬとがスタンドバイ状態のときは、接合リーク
が主となり、周辺回路とビット線ＢＬとがアクティブ状
態のときは、サブスレッショルドリークが主となる。
【０００５】また、ＭＯＳ−ＤＲＡＭでは、メモリセル
５７の上述のリークの損失分を補う為に記憶内容を周期
的に更新するリフレッシュ（再書き込み）を行っている
が、このリフレッシュには、周辺回路とビット線ＢＬと
がスタンドバイ状態のときのポーズリフレッシュと、周
辺回路とビット線ＢＬとがアクティブ状態のときのディ
スターブリフレッシュとがあり、リークが大きい程、リ
フレッシュの周期を短くして、頻度を上げなければなら
ない。そこで、接合リークを減らす為に、ＦＥＴ５３の
通常負電位であるバックゲートバイアス電位（ｐウエル
電位）の絶対値を小さくするときは、ＦＥＴ５３の閾値
電位の絶対値が小さくなり、接合リークは減少するが、
逆にサブスレッショルドリークが増加すると言う問題が
生じる。
５７の上述のリークの損失分を補う為に記憶内容を周期
的に更新するリフレッシュ（再書き込み）を行っている
が、このリフレッシュには、周辺回路とビット線ＢＬと
がスタンドバイ状態のときのポーズリフレッシュと、周
辺回路とビット線ＢＬとがアクティブ状態のときのディ
スターブリフレッシュとがあり、リークが大きい程、リ
フレッシュの周期を短くして、頻度を上げなければなら
ない。そこで、接合リークを減らす為に、ＦＥＴ５３の
通常負電位であるバックゲートバイアス電位（ｐウエル
電位）の絶対値を小さくするときは、ＦＥＴ５３の閾値
電位の絶対値が小さくなり、接合リークは減少するが、
逆にサブスレッショルドリークが増加すると言う問題が
生じる。
【０００６】“MT（Ｍulti−Ｔhreshold）-CMOS:１Ｖ高
速CMOSディジタル回路技術, 1994年電子情報通信学会春
季大会,C-627,5-195”及び“１Ｖ High-speed Digital
Circuit Technology with 0.5 μm Multi-Threshold(M
T) CMOS,(Proc.IEEE ASIC Conf.,1993,pp186-189)”に
は、高，低２種類の閾値電圧を有するｐＭＯＳ，ｎＭＯ
ＳのＦＥＴを用いたＣＭＯＳ回路が記載されている。Ｍ
Ｔ−ＭＯＳを使用したＣＭＯＳ回路は、スタンバイ時に
流れるサブスレッショルド電流の低減、及びアクティブ
時の動作の高速化を図るものであり、以下のように構成
される。即ち論理回路は低閾値電圧(0.3〜0.4V) のＦＥ
Ｔで構成する。そしてリークパス遮断用である高閾値電
圧(0.7V)のＦＥＴを介して電源線と副電源線とを接続す
る。また高閾値電圧(0.7V)のＦＥＴを介して接地線と副
接地線とを接続する。これら副電源線，副接地線間に論
理回路を接続する。
速CMOSディジタル回路技術, 1994年電子情報通信学会春
季大会,C-627,5-195”及び“１Ｖ High-speed Digital
Circuit Technology with 0.5 μm Multi-Threshold(M
T) CMOS,(Proc.IEEE ASIC Conf.,1993,pp186-189)”に
は、高，低２種類の閾値電圧を有するｐＭＯＳ，ｎＭＯ
ＳのＦＥＴを用いたＣＭＯＳ回路が記載されている。Ｍ
Ｔ−ＭＯＳを使用したＣＭＯＳ回路は、スタンバイ時に
流れるサブスレッショルド電流の低減、及びアクティブ
時の動作の高速化を図るものであり、以下のように構成
される。即ち論理回路は低閾値電圧(0.3〜0.4V) のＦＥ
Ｔで構成する。そしてリークパス遮断用である高閾値電
圧(0.7V)のＦＥＴを介して電源線と副電源線とを接続す
る。また高閾値電圧(0.7V)のＦＥＴを介して接地線と副
接地線とを接続する。これら副電源線，副接地線間に論
理回路を接続する。
【０００７】図25は、論理回路がインバータ列である場
合にＭＴ−ＭＯＳを使用した従来のＣＭＯＳ回路を示す
回路図である。インバータＩ5 のｐＭＯＳのＦＥＴＱ5
1, ｎＭＯＳのＦＥＴＱ52のゲートの接続点を入力節点
ＩＮとしており、ｐＭＯＳのＦＥＴＱ51，ｎＭＯＳのＦ
ＥＴＱ52のドレインの接続点は、インバータＩ6 のｐＭ
ＯＳのＦＥＴＱ53及びｎＭＯＳのＦＥＴＱ54のゲートの
接続点と接続されている。同様にｐＭＯＳのＦＥＴＱ53
及びｎＭＯＳのＦＥＴＱ54のドレインの接続点は、イン
バータＩ7 のｐＭＯＳのＦＥＴＱ55及びｎＭＯＳのＦＥ
ＴＱ56のゲートの接続点と接続されており、ｐＭＯＳの
ＦＥＴＱ55及びｎＭＯＳのＦＥＴＱ56のドレインの接続
点は、インバータＩ8 のｐＭＯＳのＦＥＴＱ57及びｎＭ
ＯＳのＦＥＴＱ58のゲートの接続点と接続されている。
ｐＭＯＳのＦＥＴＱ57及びｎＭＯＳのＦＥＴＱ58のドレ
インの接続点は出力節点ＯＵＴとなしてある。
合にＭＴ−ＭＯＳを使用した従来のＣＭＯＳ回路を示す
回路図である。インバータＩ5 のｐＭＯＳのＦＥＴＱ5
1, ｎＭＯＳのＦＥＴＱ52のゲートの接続点を入力節点
ＩＮとしており、ｐＭＯＳのＦＥＴＱ51，ｎＭＯＳのＦ
ＥＴＱ52のドレインの接続点は、インバータＩ6 のｐＭ
ＯＳのＦＥＴＱ53及びｎＭＯＳのＦＥＴＱ54のゲートの
接続点と接続されている。同様にｐＭＯＳのＦＥＴＱ53
及びｎＭＯＳのＦＥＴＱ54のドレインの接続点は、イン
バータＩ7 のｐＭＯＳのＦＥＴＱ55及びｎＭＯＳのＦＥ
ＴＱ56のゲートの接続点と接続されており、ｐＭＯＳの
ＦＥＴＱ55及びｎＭＯＳのＦＥＴＱ56のドレインの接続
点は、インバータＩ8 のｐＭＯＳのＦＥＴＱ57及びｎＭ
ＯＳのＦＥＴＱ58のゲートの接続点と接続されている。
ｐＭＯＳのＦＥＴＱ57及びｎＭＯＳのＦＥＴＱ58のドレ
インの接続点は出力節点ＯＵＴとなしてある。
【０００８】ｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57
のソースは副電源線Ｖcc1 に接続されており、ｎＭＯＳ
のＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のソースは副接地線Ｖ
ss1に接続されている。副電源線Ｖcc1 は、反転クロッ
ク信号バーφがゲートに与えられるｐＭＯＳのＦＥＴＱ
59を介して電源線Ｖcc（電源電位：Ｖcc）と接続されて
いる。副接地線Ｖss1 は、クロック信号φがゲートに与
えられるｎＭＯＳのＦＥＴＱ60を介して接地線Ｖss（接
地電位：Ｖss）と接続されている。ＦＥＴＱ59, 60の閾
値電圧は、インバータＩ5 ，Ｉ6 ，Ｉ7 ，Ｉ8 を構成す
るＦＥＴＱ51,Ｑ52, Ｑ53, Ｑ54, Ｑ55, Ｑ56, Ｑ57,
Ｑ58の閾値電圧より高い。
のソースは副電源線Ｖcc1 に接続されており、ｎＭＯＳ
のＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のソースは副接地線Ｖ
ss1に接続されている。副電源線Ｖcc1 は、反転クロッ
ク信号バーφがゲートに与えられるｐＭＯＳのＦＥＴＱ
59を介して電源線Ｖcc（電源電位：Ｖcc）と接続されて
いる。副接地線Ｖss1 は、クロック信号φがゲートに与
えられるｎＭＯＳのＦＥＴＱ60を介して接地線Ｖss（接
地電位：Ｖss）と接続されている。ＦＥＴＱ59, 60の閾
値電圧は、インバータＩ5 ，Ｉ6 ，Ｉ7 ，Ｉ8 を構成す
るＦＥＴＱ51,Ｑ52, Ｑ53, Ｑ54, Ｑ55, Ｑ56, Ｑ57,
Ｑ58の閾値電圧より高い。
【０００９】ＭＴ−ＭＯＳのＦＥＴを使用したインバー
タ列では、アクティブ時にはＦＥＴＱ59, 60をオンさせ
る。これによりｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ
57のソースには副電源線Ｖcc1 を介して電源電位Ｖccが
与えられ、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58の
ソースには副接地線Ｖss1 を介して接地電位Ｖssが与え
られる。
タ列では、アクティブ時にはＦＥＴＱ59, 60をオンさせ
る。これによりｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ
57のソースには副電源線Ｖcc1 を介して電源電位Ｖccが
与えられ、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58の
ソースには副接地線Ｖss1 を介して接地電位Ｖssが与え
られる。
【００１０】またスタンバイ時にはＦＥＴＱ59, 60をオ
フさせる。これにより副電源線Ｖcc 1 には電源電位Ｖcc
が与えられなくなり、副接地線Ｖss1 には接地電位Ｖss
が与えられなくなる。従って電源, 接地間の電流パスが
切断され、サブスレッショルド電流も低減される。
フさせる。これにより副電源線Ｖcc 1 には電源電位Ｖcc
が与えられなくなり、副接地線Ｖss1 には接地電位Ｖss
が与えられなくなる。従って電源, 接地間の電流パスが
切断され、サブスレッショルド電流も低減される。
【００１１】インバータＩ5 ，Ｉ6 ，Ｉ7 ，Ｉ8 を構成
するＦＥＴＱ51, Ｑ52, Ｑ53, Ｑ54, Ｑ55, Ｑ56, Ｑ5
7, Ｑ58の閾値電圧が小さいため、アクティブ時におけ
る高速動作が可能である。しかしながら、スタンバイ時
にインバータ列でサブスレッショルド電流が流れるとと
により、副電源線Ｖcc1 の電位が降下したり、副接地線
Ｖss1 の電位が上昇したりすることがある。そうすると
スタンバイ状態からアクティブ状態への移行時に、この
ような副電源線Ｖcc1 の電位，副接地線Ｖss1 の電位の
へたりによってスイッチングに大きな遅延が生じたり、
最悪の場合は論理が変わる可能性がある。このような現
象はアクティブ時の期間が長い場合に顕著である。
するＦＥＴＱ51, Ｑ52, Ｑ53, Ｑ54, Ｑ55, Ｑ56, Ｑ5
7, Ｑ58の閾値電圧が小さいため、アクティブ時におけ
る高速動作が可能である。しかしながら、スタンバイ時
にインバータ列でサブスレッショルド電流が流れるとと
により、副電源線Ｖcc1 の電位が降下したり、副接地線
Ｖss1 の電位が上昇したりすることがある。そうすると
スタンバイ状態からアクティブ状態への移行時に、この
ような副電源線Ｖcc1 の電位，副接地線Ｖss1 の電位の
へたりによってスイッチングに大きな遅延が生じたり、
最悪の場合は論理が変わる可能性がある。このような現
象はアクティブ時の期間が長い場合に顕著である。
【００１２】図26は、従来のワードドライバを示す回路
図である。ワードドライバＷＤは、昇圧電源に接続され
た電源線Ｖpp，接地間にｐＭＯＳのＦＥＴＱ61, ｎＭＯ
ＳのＦＥＴＱ62が直列に接続されており、ｐＭＯＳのＦ
ＥＴＱ61, ｎＭＯＳのＦＥＴＱ62のゲートにデコーダ信
号Ｘが入力され、ｐＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦ
ＥＴＱ62のドレインの接続点にワード線ＷＬが接続され
ている。このような構成のワードドライバＷＤが縦方向
にｎ個，横方向にｍ列並設されている（ＷＤ11〜Ｗ
Ｄmn）。そして選択されたワードドライバＷＤ（例えば
ワードドライバＷＤ11）にデコーダ信号Ｘ11が入力され
ることにより、ワード線ＷＬがアクティブ状態になる。
図である。ワードドライバＷＤは、昇圧電源に接続され
た電源線Ｖpp，接地間にｐＭＯＳのＦＥＴＱ61, ｎＭＯ
ＳのＦＥＴＱ62が直列に接続されており、ｐＭＯＳのＦ
ＥＴＱ61, ｎＭＯＳのＦＥＴＱ62のゲートにデコーダ信
号Ｘが入力され、ｐＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦ
ＥＴＱ62のドレインの接続点にワード線ＷＬが接続され
ている。このような構成のワードドライバＷＤが縦方向
にｎ個，横方向にｍ列並設されている（ＷＤ11〜Ｗ
Ｄmn）。そして選択されたワードドライバＷＤ（例えば
ワードドライバＷＤ11）にデコーダ信号Ｘ11が入力され
ることにより、ワード線ＷＬがアクティブ状態になる。
【００１３】このような構成ではスタンバイ状態にある
ワードドライバＷＤにおいてサブスレッショルド電流が
流れ、低消費電力化を実現する上で問題である。そこで
特開平５−210976号公報には、ワードドライバＷＤのｐ
ＭＯＳのＦＥＴＱ61への電源電位供給をスイッチングす
るスイッチング手段（ＦＥＴ）を備えて、サブスレッシ
ョルド電流が流れないようにしたワードドライバが開示
されている。
ワードドライバＷＤにおいてサブスレッショルド電流が
流れ、低消費電力化を実現する上で問題である。そこで
特開平５−210976号公報には、ワードドライバＷＤのｐ
ＭＯＳのＦＥＴＱ61への電源電位供給をスイッチングす
るスイッチング手段（ＦＥＴ）を備えて、サブスレッシ
ョルド電流が流れないようにしたワードドライバが開示
されている。
【００１４】さらに“Subthreshold-Current Reduction
Circuits for Multi-Gigabit DRAM's,Symposium on VL
SI Circuit Dig. of Tech. Papers,pp.45-46”には、ワ
ードドライバＷＤのｐＭＯＳのＦＥＴＱ61の電源電位供
給を列単位でスイッチングするスイッチング手段（ＦＥ
Ｔ）を前記スイッチング手段とワードドライバとの間に
備えた階層構成のワードドライバが記載されている。図
27はこのワードドライバを示す回路図である。電源線Ｖ
ppは、ｐＭＯＳのＦＥＴＱ70を介して、各ワードドライ
バ列Ｂ1,Ｂ2,…Ｂm に夫々接続されたｐＭＯＳのＦＥＴ
Ｑ71, Ｑ72, …Ｑ7mに接続されている。ＦＥＴＱ71, Ｑ
72, 〜Ｑ7mのゲートには、対応するワードドライバ列Ｂ
1,Ｂ2,…Ｂm が、選択されるべきワードドライバＷＤを
含む場合にのみＬレベルとなる列選択信号Ｋ1,Ｋ2,…Ｋ
m が与えられる。
Circuits for Multi-Gigabit DRAM's,Symposium on VL
SI Circuit Dig. of Tech. Papers,pp.45-46”には、ワ
ードドライバＷＤのｐＭＯＳのＦＥＴＱ61の電源電位供
給を列単位でスイッチングするスイッチング手段（ＦＥ
Ｔ）を前記スイッチング手段とワードドライバとの間に
備えた階層構成のワードドライバが記載されている。図
27はこのワードドライバを示す回路図である。電源線Ｖ
ppは、ｐＭＯＳのＦＥＴＱ70を介して、各ワードドライ
バ列Ｂ1,Ｂ2,…Ｂm に夫々接続されたｐＭＯＳのＦＥＴ
Ｑ71, Ｑ72, …Ｑ7mに接続されている。ＦＥＴＱ71, Ｑ
72, 〜Ｑ7mのゲートには、対応するワードドライバ列Ｂ
1,Ｂ2,…Ｂm が、選択されるべきワードドライバＷＤを
含む場合にのみＬレベルとなる列選択信号Ｋ1,Ｋ2,…Ｋ
m が与えられる。
【００１５】これによりｐＭＯＳのＦＥＴＱ61のソース
電位がやや低下しているスタンバイ状態からアクティブ
状態への移行時に、全てのワードドライバＷＤのｐＭＯ
ＳのＦＥＴＱ61のソース電位を上げる必要がなく、選択
されたワードドライバが含まれるワードドライバ列のソ
ース電位を上げればよいので、このときの消費電流を低
減することができる。
電位がやや低下しているスタンバイ状態からアクティブ
状態への移行時に、全てのワードドライバＷＤのｐＭＯ
ＳのＦＥＴＱ61のソース電位を上げる必要がなく、選択
されたワードドライバが含まれるワードドライバ列のソ
ース電位を上げればよいので、このときの消費電流を低
減することができる。
【００１６】図27に示すワードドライバでは、スタンバ
イ状態からアクティブ状態への移行時に、ｐＭＯＳＦＥ
ＴＱ61のソース電位をやや低下している電位から電源電
位まで上げる必要があるので、選択されたワード線の立
ち上がりが遅延するという問題がある。
イ状態からアクティブ状態への移行時に、ｐＭＯＳＦＥ
ＴＱ61のソース電位をやや低下している電位から電源電
位まで上げる必要があるので、選択されたワード線の立
ち上がりが遅延するという問題がある。
【００１７】
【発明が解決しようとする課題】本発明は、以上のよう
な事情に鑑みてなされたものであり、第１〜４発明で
は、ＭＯＳ−ＦＥＴのバックゲートバイアス電位を切り
換える手段を設けることにより、高速のスイッチング特
性と小サブスレッショルド電流特性とが両立可能なＭＯ
Ｓ−ＦＥＴで構成される半導体回路を提供することを目
的とする。
な事情に鑑みてなされたものであり、第１〜４発明で
は、ＭＯＳ−ＦＥＴのバックゲートバイアス電位を切り
換える手段を設けることにより、高速のスイッチング特
性と小サブスレッショルド電流特性とが両立可能なＭＯ
Ｓ−ＦＥＴで構成される半導体回路を提供することを目
的とする。
【００１８】第６，７発明では、ＭＯＳ−ＦＥＴのバッ
クゲートバイアス電位を切り換える手段を設けることに
より、高速のスイッチング特性と小サブスレッショルド
電流特性とが両立可能なＭＯＳ−ＦＥＴで構成されるＭ
ＯＳ−ＤＲＡＭを提供することを目的とする。
クゲートバイアス電位を切り換える手段を設けることに
より、高速のスイッチング特性と小サブスレッショルド
電流特性とが両立可能なＭＯＳ−ＦＥＴで構成されるＭ
ＯＳ−ＤＲＡＭを提供することを目的とする。
【００１９】第８，９発明では、メモリセルを構成する
ＭＯＳ−ＦＥＴのバックゲートバイアス電位を切り換え
る手段を設けることにより、リークの少ないメモリセル
で構成されるＭＯＳ−ＤＲＡＭを提供することを目的と
する。
ＭＯＳ−ＦＥＴのバックゲートバイアス電位を切り換え
る手段を設けることにより、リークの少ないメモリセル
で構成されるＭＯＳ−ＤＲＡＭを提供することを目的と
する。
【００２０】第１０〜１３発明では、ＳＯＩ構造のＭＯ
Ｓ−ＦＥＴのボディバイアス電位を切り換える手段を設
けることにより、高速のスイッチング特性と小サブスレ
ッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構
成される半導体回路を提供することを目的とする。
Ｓ−ＦＥＴのボディバイアス電位を切り換える手段を設
けることにより、高速のスイッチング特性と小サブスレ
ッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構
成される半導体回路を提供することを目的とする。
【００２１】第１５〜１８発明では、ＳＯＩ構造のＭＯ
Ｓ−ＦＥＴ間がＬＯＣＯＳ法及び／又はＦＳ法にて素子
分離されている場合に、高速のスイッチング特性と小サ
ブスレッショルド電流特性とが両立可能なＭＯＳ−ＦＥ
Ｔで構成される半導体回路を提供することを目的とす
る。
Ｓ−ＦＥＴ間がＬＯＣＯＳ法及び／又はＦＳ法にて素子
分離されている場合に、高速のスイッチング特性と小サ
ブスレッショルド電流特性とが両立可能なＭＯＳ−ＦＥ
Ｔで構成される半導体回路を提供することを目的とす
る。
【００２２】第１９，２０発明では、ＳＯＩ構造のＭＯ
Ｓ−ＦＥＴのボディバイアス電位を切り換える手段を設
けることにより、高速のスイッチング特性と小サブスレ
ッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構
成されるＭＯＳ−ＤＲＡＭを提供することを目的とす
る。
Ｓ−ＦＥＴのボディバイアス電位を切り換える手段を設
けることにより、高速のスイッチング特性と小サブスレ
ッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構
成されるＭＯＳ−ＤＲＡＭを提供することを目的とす
る。
【００２３】第２１，２２発明では、メモリセルを構成
するＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電位
を切り換える手段を設けることにより、リークの少ない
メモリセルで構成されるＭＯＳ−ＤＲＡＭを提供するこ
とを目的とする。
するＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電位
を切り換える手段を設けることにより、リークの少ない
メモリセルで構成されるＭＯＳ−ＤＲＡＭを提供するこ
とを目的とする。
【００２４】第２３〜２８発明では、インバータ列又は
ワードドライバを構成するバックゲートバイアス電位又
はボディバイアス電位をを切り換える手段を設けること
により、高速のスイッチング特性と小サブスレッショル
ド電流特性とが両立可能な半導体回路又はＭＯＳ−ＤＲ
ＡＭを提供することを目的とする。
ワードドライバを構成するバックゲートバイアス電位又
はボディバイアス電位をを切り換える手段を設けること
により、高速のスイッチング特性と小サブスレッショル
ド電流特性とが両立可能な半導体回路又はＭＯＳ−ＤＲ
ＡＭを提供することを目的とする。
【００２５】
【課題を解決するための手段】本発明の第１発明に係る
半導体回路は、第１の電位又は第２の電位がバックゲー
トバイアス電位として与えられるべきＭＯＳ−ＦＥＴ
と、第１の電位又は第２の電位をＭＯＳ−ＦＥＴへ選択
的に与えるスイッチング手段とを備えることを特徴す
る。
半導体回路は、第１の電位又は第２の電位がバックゲー
トバイアス電位として与えられるべきＭＯＳ−ＦＥＴ
と、第１の電位又は第２の電位をＭＯＳ−ＦＥＴへ選択
的に与えるスイッチング手段とを備えることを特徴す
る。
【００２６】第２発明に係る半導体回路は、第１の電位
又は第２の電位がバックゲートバイアス電位として与え
られるべきＭＯＳ−ＦＥＴと、該ＭＯＳ−ＦＥＴの動作
態様に従って、第１の電位又は第２の電位をＭＯＳ−Ｆ
ＥＴへ選択的に与えるスイッチング手段とを備えること
を特徴する。
又は第２の電位がバックゲートバイアス電位として与え
られるべきＭＯＳ−ＦＥＴと、該ＭＯＳ−ＦＥＴの動作
態様に従って、第１の電位又は第２の電位をＭＯＳ−Ｆ
ＥＴへ選択的に与えるスイッチング手段とを備えること
を特徴する。
【００２７】第３発明に係る半導体回路は、第１の電位
又は第２の電位がバックゲートバイアス電位として与え
られるべきＭＯＳ−ＦＥＴと、該ＭＯＳ−ＦＥＴを活性
化するコントロールクロック信号を発生するクロック信
号発生手段と、該コントロールクロック信号に従って、
第１の電位又は第２の電位をＭＯＳ−ＦＥＴへ選択的に
与えるスイッチング手段とを備えることを特徴とする。
又は第２の電位がバックゲートバイアス電位として与え
られるべきＭＯＳ−ＦＥＴと、該ＭＯＳ−ＦＥＴを活性
化するコントロールクロック信号を発生するクロック信
号発生手段と、該コントロールクロック信号に従って、
第１の電位又は第２の電位をＭＯＳ−ＦＥＴへ選択的に
与えるスイッチング手段とを備えることを特徴とする。
【００２８】第４発明に係る半導体回路は、第１，２，
又は３発明において、スイッチング手段は、第１の電位
又は第２の電位へ変換するための信号を出力するレベル
シフト回路と、該レベルシフト回路からの出力信号に従
って、第１の電位又は第２の電位をＭＯＳ−ＦＥＴへ選
択的に与えるスイッチ回路とを備えることを特徴する。
又は３発明において、スイッチング手段は、第１の電位
又は第２の電位へ変換するための信号を出力するレベル
シフト回路と、該レベルシフト回路からの出力信号に従
って、第１の電位又は第２の電位をＭＯＳ−ＦＥＴへ選
択的に与えるスイッチ回路とを備えることを特徴する。
【００２９】第５発明に係る半導体回路は、第１，２，
又は３発明において、ＭＯＳ−ＦＥＴにより構成される
論理回路を有することを特徴する。
又は３発明において、ＭＯＳ−ＦＥＴにより構成される
論理回路を有することを特徴する。
【００３０】第６発明に係るＭＯＳ−ＤＲＡＭは、第１
の電位又は第２の電位がバックゲートバイアス電位とし
て与えられるべきＭＯＳ−ＦＥＴにより構成され、行系
の動作回路及び列系の動作回路に使用される論理回路
と、該論理回路の動作態様に従って、第１の電位又は第
２の電位をＭＯＳ−ＦＥＴへ選択的に与えるスイッチン
グ手段とを備えることを特徴とする。
の電位又は第２の電位がバックゲートバイアス電位とし
て与えられるべきＭＯＳ−ＦＥＴにより構成され、行系
の動作回路及び列系の動作回路に使用される論理回路
と、該論理回路の動作態様に従って、第１の電位又は第
２の電位をＭＯＳ−ＦＥＴへ選択的に与えるスイッチン
グ手段とを備えることを特徴とする。
【００３１】第７発明に係るＭＯＳ−ＤＲＡＭは、第１
の電位又は第２の電位がバックゲートバイアス電位とし
て与えられるべきＭＯＳ−ＦＥＴにより構成され、行系
の動作回路及び列系の動作回路に使用される論理回路
と、該論理回路を活性化するコントロールクロック信号
を発生するクロック信号発生手段と、該コントロールク
ロック信号に従って、第１の電位又は第２の電位をバッ
クゲートバイアス電位として前記ＭＯＳ−ＦＥＴへ選択
的に与えるスイッチング手段とを備えることを特徴とす
る。
の電位又は第２の電位がバックゲートバイアス電位とし
て与えられるべきＭＯＳ−ＦＥＴにより構成され、行系
の動作回路及び列系の動作回路に使用される論理回路
と、該論理回路を活性化するコントロールクロック信号
を発生するクロック信号発生手段と、該コントロールク
ロック信号に従って、第１の電位又は第２の電位をバッ
クゲートバイアス電位として前記ＭＯＳ−ＦＥＴへ選択
的に与えるスイッチング手段とを備えることを特徴とす
る。
【００３２】第８発明に係るＭＯＳ−ＤＲＡＭは、第１
の電位又は第２の電位がバックゲートバイアス電位とし
て与えられるべきＭＯＳ−ＦＥＴにより構成されるメモ
リセルと、該メモリセルの動作態様に従って、第１の電
位又は第２の電位をバックゲートバイアス電位として前
記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段と
を備えることを特徴とする。
の電位又は第２の電位がバックゲートバイアス電位とし
て与えられるべきＭＯＳ−ＦＥＴにより構成されるメモ
リセルと、該メモリセルの動作態様に従って、第１の電
位又は第２の電位をバックゲートバイアス電位として前
記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段と
を備えることを特徴とする。
【００３３】第９発明に係るＭＯＳ−ＤＲＡＭは、第１
の電位又は第２の電位がバックゲートバイアス電位とし
て与えられるべきＭＯＳ−ＦＥＴにより構成されるメモ
リセルと、該メモリセルを活性化させる信号に従って、
第１の電位又は第２の電位をバックゲートバイアス電位
として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチン
グ手段とを備えることを特徴とする。
の電位又は第２の電位がバックゲートバイアス電位とし
て与えられるべきＭＯＳ−ＦＥＴにより構成されるメモ
リセルと、該メモリセルを活性化させる信号に従って、
第１の電位又は第２の電位をバックゲートバイアス電位
として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチン
グ手段とを備えることを特徴とする。
【００３４】第１０発明に係る半導体回路は、第１の電
位又は第２の電位がボディバイアス電位として与えられ
るべきＭＯＳ−ＦＥＴと、第１の電位又は第２の電位を
ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段とを
備えることを特徴とする。
位又は第２の電位がボディバイアス電位として与えられ
るべきＭＯＳ−ＦＥＴと、第１の電位又は第２の電位を
ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段とを
備えることを特徴とする。
【００３５】第１１発明に係る半導体回路は、第１の電
位又は第２の電位がボディバイアス電位として与えられ
るべきＭＯＳ−ＦＥＴと、該ＭＯＳ−ＦＥＴの動作態様
に従って、第１の電位又は第２の電位をＭＯＳ−ＦＥＴ
へ選択的に与えるスイッチング手段とを備えることを特
徴とする。
位又は第２の電位がボディバイアス電位として与えられ
るべきＭＯＳ−ＦＥＴと、該ＭＯＳ−ＦＥＴの動作態様
に従って、第１の電位又は第２の電位をＭＯＳ−ＦＥＴ
へ選択的に与えるスイッチング手段とを備えることを特
徴とする。
【００３６】第１２発明に係る半導体回路は、第１の電
位又は第２の電位がボディバイアス電位として与えられ
るべきＭＯＳ−ＦＥＴと、該ＭＯＳ−ＦＥＴを活性化す
るコントロールクロック信号を発生するクロック信号発
生手段と、該コントロールクロック信号に従って、第１
の電位又は第２の電位をＭＯＳ−ＦＥＴへ選択的に与え
るスイッチング手段とを備えることを特徴とする。
位又は第２の電位がボディバイアス電位として与えられ
るべきＭＯＳ−ＦＥＴと、該ＭＯＳ−ＦＥＴを活性化す
るコントロールクロック信号を発生するクロック信号発
生手段と、該コントロールクロック信号に従って、第１
の電位又は第２の電位をＭＯＳ−ＦＥＴへ選択的に与え
るスイッチング手段とを備えることを特徴とする。
【００３７】第１３発明に係る半導体回路は、第１０，
１１，又は１２発明において、スイッチング手段は、第
１の電位又は第２の電位へ変換するための信号を出力す
るレベルシフト回路と、該レベルシフト回路からの出力
信号に従って、第１の電位又は第２の電位をＭＯＳ−Ｆ
ＥＴへ選択的に与えるスイッチ回路とを備えることを特
徴とする。
１１，又は１２発明において、スイッチング手段は、第
１の電位又は第２の電位へ変換するための信号を出力す
るレベルシフト回路と、該レベルシフト回路からの出力
信号に従って、第１の電位又は第２の電位をＭＯＳ−Ｆ
ＥＴへ選択的に与えるスイッチ回路とを備えることを特
徴とする。
【００３８】第１４発明に係る半導体回路は、第１０，
１１，又は１２発明において、ＳＯＩ構造のＭＯＳ−Ｆ
ＥＴにより構成される論理回路を有することを特徴とす
る。
１１，又は１２発明において、ＳＯＩ構造のＭＯＳ−Ｆ
ＥＴにより構成される論理回路を有することを特徴とす
る。
【００３９】第１５発明に係る半導体回路は、第１０，
１１，１２，又は１３発明において、ＳＯＩ構造のＭＯ
Ｓ−ＦＥＴ間は分離酸化膜にて素子分離されていること
を特徴とする。
１１，１２，又は１３発明において、ＳＯＩ構造のＭＯ
Ｓ−ＦＥＴ間は分離酸化膜にて素子分離されていること
を特徴とする。
【００４０】第１６発明に係る半導体回路は、第１０，
１１，１２，又は１３発明において、ＳＯＩ構造のＭＯ
Ｓ−ＦＥＴ間は、チャネル層を部分的にチャネルオフし
て形成されたＦＳ分離層にて素子分離されており、前記
ＦＳ分離層はスイッチング手段に接続されていることを
特徴とする。
１１，１２，又は１３発明において、ＳＯＩ構造のＭＯ
Ｓ−ＦＥＴ間は、チャネル層を部分的にチャネルオフし
て形成されたＦＳ分離層にて素子分離されており、前記
ＦＳ分離層はスイッチング手段に接続されていることを
特徴とする。
【００４１】第１７発明に係る半導体回路は、第１０，
１１，１２，又は１３発明において、ＳＯＩ構造のＭＯ
Ｓ−ＦＥＴ間は、分離酸化膜及びチャネル層を部分的に
チャネルオフして形成されたＦＳ分離層にて素子分離さ
れており、ＦＳ分離層はスイッチング手段に接続されて
いることを特徴とする。
１１，１２，又は１３発明において、ＳＯＩ構造のＭＯ
Ｓ−ＦＥＴ間は、分離酸化膜及びチャネル層を部分的に
チャネルオフして形成されたＦＳ分離層にて素子分離さ
れており、ＦＳ分離層はスイッチング手段に接続されて
いることを特徴とする。
【００４２】第１８発明に係る半導体回路は、第１０，
１１，１２，又は１３発明において、ＳＯＩ構造の一導
電型ＭＯＳ−ＦＥＴ間は、チャネル層を部分的にチャネ
ルオフして形成されたＦＳ分離層にて素子分離されてお
り、１つの一導電型ＭＯＳ−ＦＥＴの両側のＦＳ分離層
は前記スイッチング手段に接続されており、他の一導電
型ＭＯＳ−ＦＥＴの両側のＦＳ分離層は所定電位に接続
されており、ＦＳ分離層間の分離層は他の所定電位が印
加されていることを特徴とする。
１１，１２，又は１３発明において、ＳＯＩ構造の一導
電型ＭＯＳ−ＦＥＴ間は、チャネル層を部分的にチャネ
ルオフして形成されたＦＳ分離層にて素子分離されてお
り、１つの一導電型ＭＯＳ−ＦＥＴの両側のＦＳ分離層
は前記スイッチング手段に接続されており、他の一導電
型ＭＯＳ−ＦＥＴの両側のＦＳ分離層は所定電位に接続
されており、ＦＳ分離層間の分離層は他の所定電位が印
加されていることを特徴とする。
【００４３】第１９発明に係るＭＯＳ−ＤＲＡＭは、第
１の電位又は第２の電位がボディバイアス電位として与
えられるべきＳＯＩ構造のＭＯＳ−ＦＥＴにより構成さ
れ、行系の動作回路及び列系の動作回路に使用される論
理回路と、該論理回路の動作態様に従って、第１の電位
又は第２の電位をＭＯＳ−ＦＥＴへ選択的に与えるスイ
ッチング手段とを備えることを特徴とする。
１の電位又は第２の電位がボディバイアス電位として与
えられるべきＳＯＩ構造のＭＯＳ−ＦＥＴにより構成さ
れ、行系の動作回路及び列系の動作回路に使用される論
理回路と、該論理回路の動作態様に従って、第１の電位
又は第２の電位をＭＯＳ−ＦＥＴへ選択的に与えるスイ
ッチング手段とを備えることを特徴とする。
【００４４】第２０発明に係るＭＯＳ−ＤＲＡＭは、第
１の電位又は第２の電位がボディバイアス電位として与
えられるべきＳＯＩ構造のＭＯＳ−ＦＥＴにより構成さ
れ、行系の動作回路及び列系の動作回路に使用される論
理回路と、該論理回路を活性化するコントロールクロッ
ク信号を発生するクロック信号発生手段と、該コントロ
ールクロック信号に従って、第１の電位又は第２の電位
をＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段と
を備えることを特徴とする。
１の電位又は第２の電位がボディバイアス電位として与
えられるべきＳＯＩ構造のＭＯＳ−ＦＥＴにより構成さ
れ、行系の動作回路及び列系の動作回路に使用される論
理回路と、該論理回路を活性化するコントロールクロッ
ク信号を発生するクロック信号発生手段と、該コントロ
ールクロック信号に従って、第１の電位又は第２の電位
をＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段と
を備えることを特徴とする。
【００４５】第２１発明に係るＭＯＳ−ＤＲＡＭは、第
１の電位又は第２の電位がボディバイアス電位として与
えられるべきＳＯＩ構造のＭＯＳ−ＦＥＴにより構成さ
れるメモリセルと、ＭＯＳ−ＤＲＡＭの動作態様に従っ
て、第１の電位又は第２の電位をＭＯＳ−ＦＥＴへ選択
的に与えるスイッチング手段とを備えることを特徴とす
る。
１の電位又は第２の電位がボディバイアス電位として与
えられるべきＳＯＩ構造のＭＯＳ−ＦＥＴにより構成さ
れるメモリセルと、ＭＯＳ−ＤＲＡＭの動作態様に従っ
て、第１の電位又は第２の電位をＭＯＳ−ＦＥＴへ選択
的に与えるスイッチング手段とを備えることを特徴とす
る。
【００４６】第２２発明に係るＭＯＳ−ＤＲＡＭは、第
１の電位又は第２の電位がボディバイアス電位として与
えられるべきＳＯＩ構造のＭＯＳ−ＦＥＴにより構成さ
れるメモリセルと、ＭＯＳ−ＤＲＡＭを活性化させる信
号に従って、第１の電位又は第２の電位をＭＯＳ−ＦＥ
Ｔへ選択的に与えるスイッチング手段とを備えることを
特徴とする。
１の電位又は第２の電位がボディバイアス電位として与
えられるべきＳＯＩ構造のＭＯＳ−ＦＥＴにより構成さ
れるメモリセルと、ＭＯＳ−ＤＲＡＭを活性化させる信
号に従って、第１の電位又は第２の電位をＭＯＳ−ＦＥ
Ｔへ選択的に与えるスイッチング手段とを備えることを
特徴とする。
【００４７】第２３発明に係る半導体回路は、第５又は
１４発明において、論理回路は、一導電型ＭＯＳ−ＦＥ
Ｔ及び他導電型ＭＯＳ−ＦＥＴにて構成されたインバー
タが直列に接続されたインバータ列であり、スタンバイ
時にオフするＭＯＳ−ＦＥＴのバックゲートが前記スイ
ッチング手段に接続されていることを特徴とする。
１４発明において、論理回路は、一導電型ＭＯＳ−ＦＥ
Ｔ及び他導電型ＭＯＳ−ＦＥＴにて構成されたインバー
タが直列に接続されたインバータ列であり、スタンバイ
時にオフするＭＯＳ−ＦＥＴのバックゲートが前記スイ
ッチング手段に接続されていることを特徴とする。
【００４８】第２４発明に係る半導体回路は、第５又は
１４発明において、論理回路は、一導電型ＭＯＳ−ＦＥ
Ｔ及び他導電型ＭＯＳ−ＦＥＴにて構成されたインバー
タが直列に接続されたインバータ列であり、インバータ
列は、スイッチング素子を介して電源に接続された副電
源線とスイッチング素子を介して接地された副接地線と
の間に配されていることを特徴とする。
１４発明において、論理回路は、一導電型ＭＯＳ−ＦＥ
Ｔ及び他導電型ＭＯＳ−ＦＥＴにて構成されたインバー
タが直列に接続されたインバータ列であり、インバータ
列は、スイッチング素子を介して電源に接続された副電
源線とスイッチング素子を介して接地された副接地線と
の間に配されていることを特徴とする。
【００４９】第２５発明に係る半導体回路は、第２４発
明において、スイッチング素子は、前記論理回路を構成
するＭＯＳ−ＦＥＴより閾値電圧が大きいＭＯＳ−ＦＥ
Ｔであり、アクティブ時にオンすることを特徴とする。
明において、スイッチング素子は、前記論理回路を構成
するＭＯＳ−ＦＥＴより閾値電圧が大きいＭＯＳ−ＦＥ
Ｔであり、アクティブ時にオンすることを特徴とする。
【００５０】第２６発明に係る半導体回路は、第２３又
は２５発明において、インバータ列を構成するＭＯＳ−
ＦＥＴのうち、アクティブ時にオンするＭＯＳ−ＦＥＴ
の閾値電圧は、アクティブ時にオフするＭＯＳ−ＦＥＴ
の閾値電圧より小さいことを特徴とする。
は２５発明において、インバータ列を構成するＭＯＳ−
ＦＥＴのうち、アクティブ時にオンするＭＯＳ−ＦＥＴ
の閾値電圧は、アクティブ時にオフするＭＯＳ−ＦＥＴ
の閾値電圧より小さいことを特徴とする。
【００５１】第２７発明に係るＭＯＳ−ＤＲＡＭは、第
６，７，１９，又は２０発明において、前記動作回路
は、ワードドライバであることを特徴とする。
６，７，１９，又は２０発明において、前記動作回路
は、ワードドライバであることを特徴とする。
【００５２】第２８発明に係るＭＯＳ−ＤＲＡＭは、第
２７発明において、ワードドライバを構成するＭＯＳ−
ＦＥＴは列単位でスイッチング手段と接続されているこ
とを特徴とする。
２７発明において、ワードドライバを構成するＭＯＳ−
ＦＥＴは列単位でスイッチング手段と接続されているこ
とを特徴とする。
【００５３】
【作用】本発明の第１発明に係る半導体回路では、スイ
ッチング手段が、ＭＯＳ−ＦＥＴのバックゲートバイア
ス電位を第１の電位又は第２の電位に切り換えて、ＭＯ
Ｓ−ＦＥＴの閾値電位の絶対値を切り換えるので、スイ
ッチング特性及びサブスレッショルド電流特性が切り換
え可能となる。
ッチング手段が、ＭＯＳ−ＦＥＴのバックゲートバイア
ス電位を第１の電位又は第２の電位に切り換えて、ＭＯ
Ｓ−ＦＥＴの閾値電位の絶対値を切り換えるので、スイ
ッチング特性及びサブスレッショルド電流特性が切り換
え可能となる。
【００５４】第２発明に係る半導体回路では、ＭＯＳ−
ＦＥＴの動作態様に従って、スイッチング手段が、ＭＯ
Ｓ−ＦＥＴのバックゲートバイアス電位を第１の電位又
は第２の電位に切り換えて、ＭＯＳ−ＦＥＴが作動する
ときは、閾値電位の絶対値を小さくし、ＭＯＳ−ＦＥＴ
が作動しないときは、閾値電位の絶対値を大きくする。
ＦＥＴの動作態様に従って、スイッチング手段が、ＭＯ
Ｓ−ＦＥＴのバックゲートバイアス電位を第１の電位又
は第２の電位に切り換えて、ＭＯＳ−ＦＥＴが作動する
ときは、閾値電位の絶対値を小さくし、ＭＯＳ−ＦＥＴ
が作動しないときは、閾値電位の絶対値を大きくする。
【００５５】第３発明に係る半導体回路では、クロック
信号発生手段が発生するコントロールクロック信号に従
って、ＭＯＳ−ＦＥＴのバックゲートバイアス電位を第
１の電位又は第２の電位に切り換えて、ＭＯＳ−ＦＥＴ
が作動するときは、閾値電位の絶対値を小さくし、ＭＯ
Ｓ−ＦＥＴが作動しないときは、閾値電位の絶対値を大
きくする。
信号発生手段が発生するコントロールクロック信号に従
って、ＭＯＳ−ＦＥＴのバックゲートバイアス電位を第
１の電位又は第２の電位に切り換えて、ＭＯＳ−ＦＥＴ
が作動するときは、閾値電位の絶対値を小さくし、ＭＯ
Ｓ−ＦＥＴが作動しないときは、閾値電位の絶対値を大
きくする。
【００５６】第４発明に係る半導体回路では、レベルシ
フト回路が、論理レベルの電位に基づいて論理回路を構
成するＭＯＳ−ＦＥＴのバックゲートバイアス電位へ変
換し、このレベルシフト回路からの出力に従って、スイ
ッチ回路が、論理回路を構成するＭＯＳ−ＦＥＴのバッ
クゲートバイアス電位を、第１の電位又は第２の電位に
切り換えるので、スイッチング手段は、ＭＯＳ−ＦＥＴ
のバックゲートバイアス電位を第１の電位又は第２の電
位へ変換することができる。
フト回路が、論理レベルの電位に基づいて論理回路を構
成するＭＯＳ−ＦＥＴのバックゲートバイアス電位へ変
換し、このレベルシフト回路からの出力に従って、スイ
ッチ回路が、論理回路を構成するＭＯＳ−ＦＥＴのバッ
クゲートバイアス電位を、第１の電位又は第２の電位に
切り換えるので、スイッチング手段は、ＭＯＳ−ＦＥＴ
のバックゲートバイアス電位を第１の電位又は第２の電
位へ変換することができる。
【００５７】第５発明に係る半導体回路では、ＭＯＳ−
ＦＥＴにより構成される論理回路を有する場合も第１，
２，又は３発明の作用を実現することができる。
ＦＥＴにより構成される論理回路を有する場合も第１，
２，又は３発明の作用を実現することができる。
【００５８】第６発明に係るＭＯＳ−ＤＲＡＭでは、ス
イッチング手段が、ＭＯＳ−ＤＲＡＭの行系の動作回路
及び列系の動作回路に使用される各論理回路を構成する
ＭＯＳ−ＦＥＴのバックゲートバイアス電位を、各論理
回路の動作態様に従って、第１の電位又は第２の電位に
切り換えるので、ＭＯＳ−ＦＥＴが構成する論理回路の
アクティブ時のみ、そのＭＯＳ−ＦＥＴの閾値電位の絶
対値を小さくすることができる。
イッチング手段が、ＭＯＳ−ＤＲＡＭの行系の動作回路
及び列系の動作回路に使用される各論理回路を構成する
ＭＯＳ−ＦＥＴのバックゲートバイアス電位を、各論理
回路の動作態様に従って、第１の電位又は第２の電位に
切り換えるので、ＭＯＳ−ＦＥＴが構成する論理回路の
アクティブ時のみ、そのＭＯＳ−ＦＥＴの閾値電位の絶
対値を小さくすることができる。
【００５９】第７発明に係るＭＯＳ−ＤＲＡＭでは、ス
イッチング手段が、ＭＯＳ−ＤＲＡＭの行系の動作回路
及び列系の動作回路に使用される各論理回路を構成する
ＭＯＳ−ＦＥＴのバックゲートバイアス電位を、クロッ
ク信号発生手段が発生する各論理回路を活性化するコン
トロールクロック信号に従って、第１の電位又は第２の
電位に切り換えるので、ＭＯＳ−ＦＥＴが構成する論理
回路のアクティブ時のみ、そのＭＯＳ−ＦＥＴの閾値電
位の絶対値を小さくすることができる。
イッチング手段が、ＭＯＳ−ＤＲＡＭの行系の動作回路
及び列系の動作回路に使用される各論理回路を構成する
ＭＯＳ−ＦＥＴのバックゲートバイアス電位を、クロッ
ク信号発生手段が発生する各論理回路を活性化するコン
トロールクロック信号に従って、第１の電位又は第２の
電位に切り換えるので、ＭＯＳ−ＦＥＴが構成する論理
回路のアクティブ時のみ、そのＭＯＳ−ＦＥＴの閾値電
位の絶対値を小さくすることができる。
【００６０】第８発明に係るＭＯＳ−ＤＲＡＭでは、ス
イッチング手段が、ＭＯＳ−ＤＲＡＭのメモリセルを構
成するＭＯＳ−ＦＥＴのバックゲートバイアス電位を、
ＭＯＳ−ＤＲＡＭの動作態様に従って、第１の電位又は
第２の電位に切り換えるので、メモリセルのポーズリフ
レッシュ時には、ＭＯＳ−ＦＥＴの閾値電位の絶対値を
小さくして、接合リークを減らすと共に、メモリセルの
ディスターブリフレッシュ時には、ＭＯＳ−ＦＥＴの閾
値電位の絶対値を大きくして、サブスレッショルドリー
クを減少させることができる。
イッチング手段が、ＭＯＳ−ＤＲＡＭのメモリセルを構
成するＭＯＳ−ＦＥＴのバックゲートバイアス電位を、
ＭＯＳ−ＤＲＡＭの動作態様に従って、第１の電位又は
第２の電位に切り換えるので、メモリセルのポーズリフ
レッシュ時には、ＭＯＳ−ＦＥＴの閾値電位の絶対値を
小さくして、接合リークを減らすと共に、メモリセルの
ディスターブリフレッシュ時には、ＭＯＳ−ＦＥＴの閾
値電位の絶対値を大きくして、サブスレッショルドリー
クを減少させることができる。
【００６１】第９発明に係るＭＯＳ−ＤＲＡＭでは、ス
イッチング手段が、ＭＯＳ−ＤＲＡＭのメモリセルを構
成するＭＯＳ−ＦＥＴのバックゲートバイアス電位を、
ＭＯＳ−ＤＲＡＭを活性化させる信号に従って、第１の
電位又は第２の電位に切り換えるので、メモリセルのポ
ーズリフレッシュ時には、ＭＯＳ−ＦＥＴの閾値電位の
絶対値を小さくして、接合リークを減らすと共に、メモ
リセルのディスターブリフレッシュ時には、ＭＯＳ−Ｆ
ＥＴの閾値電位の絶対値を大きくして、サブスレッショ
ルドリークを減少させることができる。
イッチング手段が、ＭＯＳ−ＤＲＡＭのメモリセルを構
成するＭＯＳ−ＦＥＴのバックゲートバイアス電位を、
ＭＯＳ−ＤＲＡＭを活性化させる信号に従って、第１の
電位又は第２の電位に切り換えるので、メモリセルのポ
ーズリフレッシュ時には、ＭＯＳ−ＦＥＴの閾値電位の
絶対値を小さくして、接合リークを減らすと共に、メモ
リセルのディスターブリフレッシュ時には、ＭＯＳ−Ｆ
ＥＴの閾値電位の絶対値を大きくして、サブスレッショ
ルドリークを減少させることができる。
【００６２】第１０発明に係る半導体回路は、スイッチ
ング手段が、ＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイ
アス電位を第１の電位又は第２の電位に切り換えて、Ｍ
ＯＳ−ＦＥＴの閾値電位の絶対値を切り換えるので、ス
イッチング特性及びサブスレッショルド電流特性が切り
換え可能となる。
ング手段が、ＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイ
アス電位を第１の電位又は第２の電位に切り換えて、Ｍ
ＯＳ−ＦＥＴの閾値電位の絶対値を切り換えるので、ス
イッチング特性及びサブスレッショルド電流特性が切り
換え可能となる。
【００６３】第１１発明に係る半導体回路は、ＳＯＩ構
造のＭＯＳ−ＦＥＴの動作態様に従って、スイッチング
手段が、ＭＯＳ−ＦＥＴのボディバイアス電位を第１の
電位又は第２の電位に切り換えて、ＭＯＳ−ＦＥＴが作
動するときは、閾値電位の絶対値を小さくし、ＭＯＳ−
ＦＥＴが作動しないときは、閾値電位の絶対値を大きく
する。
造のＭＯＳ−ＦＥＴの動作態様に従って、スイッチング
手段が、ＭＯＳ−ＦＥＴのボディバイアス電位を第１の
電位又は第２の電位に切り換えて、ＭＯＳ−ＦＥＴが作
動するときは、閾値電位の絶対値を小さくし、ＭＯＳ−
ＦＥＴが作動しないときは、閾値電位の絶対値を大きく
する。
【００６４】第１２発明に係る半導体回路は、クロック
信号発生手段が発生するコントロールクロック信号に従
って、ＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電
位を第１の電位又は第２の電位に切り換えて、ＭＯＳ−
ＦＥＴが作動するときは、閾値電位の絶対値を小さく
し、ＭＯＳ−ＦＥＴが作動しないときは、閾値電位の絶
対値を大きくする。
信号発生手段が発生するコントロールクロック信号に従
って、ＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電
位を第１の電位又は第２の電位に切り換えて、ＭＯＳ−
ＦＥＴが作動するときは、閾値電位の絶対値を小さく
し、ＭＯＳ−ＦＥＴが作動しないときは、閾値電位の絶
対値を大きくする。
【００６５】第１３発明に係る半導体回路は、レベルシ
フト回路が、論理レベルの電位に基づいて論理回路を構
成するＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電
位へ変換し、このレベルシフト回路からの出力に従っ
て、スイッチ回路が、論理回路を構成するＭＯＳ−ＦＥ
Ｔのボディバイアス電位を、第１の電位又は第２の電位
に切り換えるので、スイッチング手段は、ＭＯＳ−ＦＥ
Ｔのボディバイアス電位を第１の電位又は第２の電位へ
変換することができる。
フト回路が、論理レベルの電位に基づいて論理回路を構
成するＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電
位へ変換し、このレベルシフト回路からの出力に従っ
て、スイッチ回路が、論理回路を構成するＭＯＳ−ＦＥ
Ｔのボディバイアス電位を、第１の電位又は第２の電位
に切り換えるので、スイッチング手段は、ＭＯＳ−ＦＥ
Ｔのボディバイアス電位を第１の電位又は第２の電位へ
変換することができる。
【００６６】第１４発明に係る半導体回路は、ＳＯＩ構
造のＭＯＳ−ＦＥＴにより構成される論理回路を有する
場合も第１０，１１，又は１２発明の作用を実現するこ
とができる。
造のＭＯＳ−ＦＥＴにより構成される論理回路を有する
場合も第１０，１１，又は１２発明の作用を実現するこ
とができる。
【００６７】第１５発明に係る半導体回路は、第１０，
１１，１２，又は１３発明における作用を、ＬＯＣＯＳ
法にて素子分離されているＳＯＩ構造のＭＯＳ−ＦＥＴ
において実現することができる。
１１，１２，又は１３発明における作用を、ＬＯＣＯＳ
法にて素子分離されているＳＯＩ構造のＭＯＳ−ＦＥＴ
において実現することができる。
【００６８】第１６発明に係る半導体回路は、第１０，
１１，１２，又は１３発明における作用を、ＦＳ法にて
素子分離されているＳＯＩ構造のＭＯＳ−ＦＥＴにおい
て実現することができる。
１１，１２，又は１３発明における作用を、ＦＳ法にて
素子分離されているＳＯＩ構造のＭＯＳ−ＦＥＴにおい
て実現することができる。
【００６９】第１７発明に係る半導体回路は、第１０，
１１，１２，又は１３発明における作用を、ＬＯＣＯＳ
法及びＦＳ法にて素子分離されているＳＯＩ構造のＭＯ
Ｓ−ＦＥＴにおいて実現することができる。
１１，１２，又は１３発明における作用を、ＬＯＣＯＳ
法及びＦＳ法にて素子分離されているＳＯＩ構造のＭＯ
Ｓ−ＦＥＴにおいて実現することができる。
【００７０】第１８発明に係る半導体回路は、第１０，
１１，１２，又は１３発明における作用を、ＦＳ法にて
素子分離されているＳＯＩ構造の複数の一型ＭＯＳ−Ｆ
ＥＴにおいて実現することができる。
１１，１２，又は１３発明における作用を、ＦＳ法にて
素子分離されているＳＯＩ構造の複数の一型ＭＯＳ−Ｆ
ＥＴにおいて実現することができる。
【００７１】第１９発明に係るＭＯＳ−ＤＲＡＭは、ス
イッチング手段が、ＭＯＳ−ＤＲＡＭの行系の動作回路
及び列系の動作回路に使用される各論理回路を構成する
ＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電位を、
各論理回路の動作態様に従って、第１の電位又は第２の
電位に切り換えるので、ＭＯＳ−ＦＥＴが構成する論理
回路のアクティブ時のみ、そのＭＯＳ−ＦＥＴの閾値電
位の絶対値を小さくすることができる。
イッチング手段が、ＭＯＳ−ＤＲＡＭの行系の動作回路
及び列系の動作回路に使用される各論理回路を構成する
ＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電位を、
各論理回路の動作態様に従って、第１の電位又は第２の
電位に切り換えるので、ＭＯＳ−ＦＥＴが構成する論理
回路のアクティブ時のみ、そのＭＯＳ−ＦＥＴの閾値電
位の絶対値を小さくすることができる。
【００７２】第２０発明に係るＭＯＳ−ＤＲＡＭは、ス
イッチング手段が、ＭＯＳ−ＤＲＡＭの行系の動作回路
及び列系の動作回路に使用される各論理回路を構成する
ＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電位を、
クロック信号発生手段が発生する各論理回路を活性化す
るコントロールクロック信号に従って、第１の電位又は
第２の電位に切り換えるので、ＭＯＳ−ＦＥＴが構成す
る論理回路のアクティブ時のみ、そのＭＯＳ−ＦＥＴの
閾値電位の絶対値を小さくすることができる。
イッチング手段が、ＭＯＳ−ＤＲＡＭの行系の動作回路
及び列系の動作回路に使用される各論理回路を構成する
ＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電位を、
クロック信号発生手段が発生する各論理回路を活性化す
るコントロールクロック信号に従って、第１の電位又は
第２の電位に切り換えるので、ＭＯＳ−ＦＥＴが構成す
る論理回路のアクティブ時のみ、そのＭＯＳ−ＦＥＴの
閾値電位の絶対値を小さくすることができる。
【００７３】第２１発明に係るＭＯＳ−ＤＲＡＭは、ス
イッチング手段が、ＭＯＳ−ＤＲＡＭのメモリセルを構
成するＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電
位を、ＭＯＳ−ＤＲＡＭの動作態様に従って、第１の電
位又は第２の電位に切り換えるので、メモリセルのポー
ズリフレッシュ時には、ＭＯＳ−ＦＥＴの閾値電位の絶
対値を小さくして、接合リークを減らすと共に、メモリ
セルのディスターブリフレッシュ時には、ＭＯＳ−ＦＥ
Ｔの閾値電位の絶対値を大きくして、サブスレッショル
ドリークを減少させることができる。
イッチング手段が、ＭＯＳ−ＤＲＡＭのメモリセルを構
成するＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電
位を、ＭＯＳ−ＤＲＡＭの動作態様に従って、第１の電
位又は第２の電位に切り換えるので、メモリセルのポー
ズリフレッシュ時には、ＭＯＳ−ＦＥＴの閾値電位の絶
対値を小さくして、接合リークを減らすと共に、メモリ
セルのディスターブリフレッシュ時には、ＭＯＳ−ＦＥ
Ｔの閾値電位の絶対値を大きくして、サブスレッショル
ドリークを減少させることができる。
【００７４】第２２発明に係るＭＯＳ−ＤＲＡＭは、ス
イッチング手段が、ＭＯＳ−ＤＲＡＭのメモリセルを構
成するＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電
位を、ＭＯＳ−ＤＲＡＭを活性化させる信号に従って、
第１の電位又は第２の電位に切り換えるので、メモリセ
ルのポーズリフレッシュ時には、ＭＯＳ−ＦＥＴの閾値
電位の絶対値を小さくして、接合リークを減らすと共
に、メモリセルのディスターブリフレッシュ時には、Ｍ
ＯＳ−ＦＥＴの閾値電位の絶対値を大きくして、サブス
レッショルドリークを減少させることができる。
イッチング手段が、ＭＯＳ−ＤＲＡＭのメモリセルを構
成するＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電
位を、ＭＯＳ−ＤＲＡＭを活性化させる信号に従って、
第１の電位又は第２の電位に切り換えるので、メモリセ
ルのポーズリフレッシュ時には、ＭＯＳ−ＦＥＴの閾値
電位の絶対値を小さくして、接合リークを減らすと共
に、メモリセルのディスターブリフレッシュ時には、Ｍ
ＯＳ−ＦＥＴの閾値電位の絶対値を大きくして、サブス
レッショルドリークを減少させることができる。
【００７５】第２３発明に係る半導体回路は、第５又は
１４発明の作用に加えて、ＭＯＳ−ＦＥＴがインバータ
列を構成する場合に、全てのＭＯＳ−ＦＥＴのバックゲ
ートバイアス電位又はボディバイアス電位を切り換える
構成よりも、切り換えに要する電力が半分でよい。
１４発明の作用に加えて、ＭＯＳ−ＦＥＴがインバータ
列を構成する場合に、全てのＭＯＳ−ＦＥＴのバックゲ
ートバイアス電位又はボディバイアス電位を切り換える
構成よりも、切り換えに要する電力が半分でよい。
【００７６】第２４，２５発明に係る半導体回路は、第
５又は１４発明の作用に加えて、インバータ列は、スイ
ッチング素子（例えば閾値電圧が高いＭＯＳ−ＦＥＴ）
を介して電源に接続され、スイッチング素子（例えば閾
値電圧が高いＭＯＳ−ＦＥＴ）を介して接地されている
ので、スタンバイ時にスイッチング素子をオフしておけ
ば、電源，接地間の電流パスを遮断することができる。
５又は１４発明の作用に加えて、インバータ列は、スイ
ッチング素子（例えば閾値電圧が高いＭＯＳ−ＦＥＴ）
を介して電源に接続され、スイッチング素子（例えば閾
値電圧が高いＭＯＳ−ＦＥＴ）を介して接地されている
ので、スタンバイ時にスイッチング素子をオフしておけ
ば、電源，接地間の電流パスを遮断することができる。
【００７７】第２６発明に係る半導体回路は、第２５発
明の作用に加えて、インバータ列を構成するＭＯＳ−Ｆ
ＥＴのうち、アクティブ時にオンするＭＯＳ−ＦＥＴの
閾値電圧を、アクティブ時にオフするＭＯＳ−ＦＥＴの
閾値電圧より小さくなしてあるので、スタンバイ状態か
らアクティブ状態へ移行するときにこれらＭＯＳ−ＦＥ
Ｔにおける電流の増加が速く行える。これにより動作速
度が向上する。
明の作用に加えて、インバータ列を構成するＭＯＳ−Ｆ
ＥＴのうち、アクティブ時にオンするＭＯＳ−ＦＥＴの
閾値電圧を、アクティブ時にオフするＭＯＳ−ＦＥＴの
閾値電圧より小さくなしてあるので、スタンバイ状態か
らアクティブ状態へ移行するときにこれらＭＯＳ−ＦＥ
Ｔにおける電流の増加が速く行える。これにより動作速
度が向上する。
【００７８】第２７発明に係るにＭＯＳ−ＤＲＡＭは、
ワードドライバにおいて第６，７，１９，又は２０発明
の作用で記載したサブスレッショルド電流の低減及び高
速動作を実現することができる。
ワードドライバにおいて第６，７，１９，又は２０発明
の作用で記載したサブスレッショルド電流の低減及び高
速動作を実現することができる。
【００７９】第２８発明に係るにＭＯＳ−ＤＲＡＭは、
第２７発明の作用に加えて、ワードドライバを構成する
ＭＯＳ−ＦＥＴのバックゲートバイアス電位又はボディ
バイアス電位を列単位に制御するので、切り換えに要す
る電力を低減することができる。
第２７発明の作用に加えて、ワードドライバを構成する
ＭＯＳ−ＦＥＴのバックゲートバイアス電位又はボディ
バイアス電位を列単位に制御するので、切り換えに要す
る電力を低減することができる。
【００８０】
【実施例】以下に、本発明をその実施例を示す図面に基
づき説明する。 実施例１．図１は、第１〜４発明に係る半導体回路を構
成する論理回路の一例を示すコンプリメンタリＭＯＳイ
ンバータの回路図である。ＦＥＴＱ１のソースに電源電
位Ｖccを印加し、ＦＥＴＱ２のソースに接地電位Ｖssを
印加しており、ＦＥＴＱ１とＦＥＴＱ２の各々のゲート
を接続して、その接続点を入力節点ＩＮとし、各々のド
レインを接続して、その接続点を出力節点ＯＵＴとして
いる。また、ＦＥＴＱ２のバックゲートは、接地電位Ｖ
ss（＝０Ｖ）と接地電位Ｖssより低い電位Ｖ bb（＜０
Ｖ）とを切り換えるスイッチ回路１０へ接続され、ＦＥ
ＴＱ１のバックゲートは、電源電位Ｖccと電源電位Ｖcc
より高い電位Ｖppとを切り換えるスイッチ回路１１に接
続されている。
づき説明する。 実施例１．図１は、第１〜４発明に係る半導体回路を構
成する論理回路の一例を示すコンプリメンタリＭＯＳイ
ンバータの回路図である。ＦＥＴＱ１のソースに電源電
位Ｖccを印加し、ＦＥＴＱ２のソースに接地電位Ｖssを
印加しており、ＦＥＴＱ１とＦＥＴＱ２の各々のゲート
を接続して、その接続点を入力節点ＩＮとし、各々のド
レインを接続して、その接続点を出力節点ＯＵＴとして
いる。また、ＦＥＴＱ２のバックゲートは、接地電位Ｖ
ss（＝０Ｖ）と接地電位Ｖssより低い電位Ｖ bb（＜０
Ｖ）とを切り換えるスイッチ回路１０へ接続され、ＦＥ
ＴＱ１のバックゲートは、電源電位Ｖccと電源電位Ｖcc
より高い電位Ｖppとを切り換えるスイッチ回路１１に接
続されている。
【００８１】ここで、ＦＥＴＱ１及びＦＥＴＱ２は、電
源電位Ｖccより高い電位Ｖpp及び接地電位Ｖssより低い
電位Ｖbbが各々のバックゲートへ印加されるときに、例
えば従来と同程度のサブスレッショルド電流となるよう
にする。そうすると、電源電位Ｖcc及び接地電位Ｖssが
各々のバックゲートへ印加されるとき、閾値電位の絶対
値が従来より小さくなるので、サブスレッショルド電流
は増加するが、スイッチング速度は従来より高速にする
ことができる。そこで、コンプリメンタリＭＯＳインバ
ータ１が作動するときに、このように閾値電位の絶対値
が小さくなるようにしておくと、コンプリメンタリＭＯ
Ｓインバータ１が作動する時間の割合に応じて、サブス
レッショルド電流は増加するが、作動する時間の割合が
大きくなければ、僅かな電流増加を伴うだけで、スイッ
チング速度を従来より高速にすることができる。
源電位Ｖccより高い電位Ｖpp及び接地電位Ｖssより低い
電位Ｖbbが各々のバックゲートへ印加されるときに、例
えば従来と同程度のサブスレッショルド電流となるよう
にする。そうすると、電源電位Ｖcc及び接地電位Ｖssが
各々のバックゲートへ印加されるとき、閾値電位の絶対
値が従来より小さくなるので、サブスレッショルド電流
は増加するが、スイッチング速度は従来より高速にする
ことができる。そこで、コンプリメンタリＭＯＳインバ
ータ１が作動するときに、このように閾値電位の絶対値
が小さくなるようにしておくと、コンプリメンタリＭＯ
Ｓインバータ１が作動する時間の割合に応じて、サブス
レッショルド電流は増加するが、作動する時間の割合が
大きくなければ、僅かな電流増加を伴うだけで、スイッ
チング速度を従来より高速にすることができる。
【００８２】図２は、図１に示した接地電位Ｖssと電位
Ｖbbとを切り換えるスイッチ回路１０の一例を示す回路
図である。ｐＭＯＳのＦＥＴＱ３，Ｑ４、ｎＭＯＳのＦ
ＥＴＱ５，Ｑ６及びインバータ１２とでレベルシフト回
路１０ａが構成されており、ＦＥＴＱ３及びＦＥＴＱ５
のドレイン同士、ＦＥＴＱ４及びＦＥＴＱ６のドレイン
同士、ＦＥＴＱ５，Ｑ６の各々のドレインとゲートとが
接続されている。レベルシフト回路１０ａの入力節点
は、ＦＥＴＱ３のゲートに設けられ、インバータ１２を
介してＦＥＴＱ４のゲートに接続されており、クロック
信号発生器１４から入力信号バーφを受けるようになっ
ている。ＦＥＴＱ３，Ｑ４のソース及びバックゲートに
は電源電位Ｖccが印加され、ＦＥＴＱ５，Ｑ６のソース
及びバックゲートには、電圧供給手段１３から供給され
る接地電位Ｖssより低い電位Ｖbbが印加されている。レ
ベルシフト回路１０ａの出力節点は、ＦＥＴＱ４及びＦ
ＥＴＱ６のドレイン同士の接続点に設けられ、この出力
節点は切り換えスイッチ１０ｂの入力節点と接続されて
いる。
Ｖbbとを切り換えるスイッチ回路１０の一例を示す回路
図である。ｐＭＯＳのＦＥＴＱ３，Ｑ４、ｎＭＯＳのＦ
ＥＴＱ５，Ｑ６及びインバータ１２とでレベルシフト回
路１０ａが構成されており、ＦＥＴＱ３及びＦＥＴＱ５
のドレイン同士、ＦＥＴＱ４及びＦＥＴＱ６のドレイン
同士、ＦＥＴＱ５，Ｑ６の各々のドレインとゲートとが
接続されている。レベルシフト回路１０ａの入力節点
は、ＦＥＴＱ３のゲートに設けられ、インバータ１２を
介してＦＥＴＱ４のゲートに接続されており、クロック
信号発生器１４から入力信号バーφを受けるようになっ
ている。ＦＥＴＱ３，Ｑ４のソース及びバックゲートに
は電源電位Ｖccが印加され、ＦＥＴＱ５，Ｑ６のソース
及びバックゲートには、電圧供給手段１３から供給され
る接地電位Ｖssより低い電位Ｖbbが印加されている。レ
ベルシフト回路１０ａの出力節点は、ＦＥＴＱ４及びＦ
ＥＴＱ６のドレイン同士の接続点に設けられ、この出力
節点は切り換えスイッチ１０ｂの入力節点と接続されて
いる。
【００８３】切り換えスイッチ１０ｂは、ｎＭＯＳのＦ
ＥＴＱ７とｐＭＯＳのＦＥＴＱ８とで構成され、ＦＥＴ
Ｑ７及びＦＥＴＱ８のゲート同士を接続して切り換えス
イッチ１０ｂの入力節点とし、ドレイン同士を接続して
出力節点としている。ＦＥＴＱ７のソース及びバックゲ
ートには、電圧供給手段１３から供給される接地電位Ｖ
ssより低い電位Ｖbbが印加され、ＦＥＴＱ８のソースに
は接地電位Ｖssが印加されている。
ＥＴＱ７とｐＭＯＳのＦＥＴＱ８とで構成され、ＦＥＴ
Ｑ７及びＦＥＴＱ８のゲート同士を接続して切り換えス
イッチ１０ｂの入力節点とし、ドレイン同士を接続して
出力節点としている。ＦＥＴＱ７のソース及びバックゲ
ートには、電圧供給手段１３から供給される接地電位Ｖ
ssより低い電位Ｖbbが印加され、ＦＥＴＱ８のソースに
は接地電位Ｖssが印加されている。
【００８４】図３は、図１に示した電源電位Ｖccと電位
Ｖppとを切り換えるスイッチ回路１１の一例を示す回路
図である。ｐＭＯＳのＦＥＴＱ９，Ｑ１０、ｎＭＯＳの
ＦＥＴＱ１１，Ｑ１２及びインバータ１４とでレベルシ
フト回路１１ａが構成されており、ＦＥＴＱ９及びＦＥ
ＴＱ１１のドレイン同士、ＦＥＴＱ１０及びＦＥＴＱ１
２のドレイン同士、ＦＥＴＱ１１，Ｑ１２の各々のドレ
イン及びゲートが接続されている。レベルシフト回路１
１ａの入力節点は、ＦＥＴＱ９のゲートに設けられ、イ
ンバータ１２を介してＦＥＴＱ１０のゲートに接続され
ており、クロック信号発生器１４から入力信号バーφを
受けるようになっている。ＦＥＴＱ９，Ｑ１０のソース
及びバックゲートには、電圧供給手段１５から供給され
る電源電位Ｖccより高い電位Ｖppが印加され、ＦＥＴＱ
１１，Ｑ１２のソースには、接地電位Ｖssが印加されて
いる。レベルシフト回路１１ａの出力節点は、ＦＥＴＱ
９及びＦＥＴＱ１１のドレイン同士の接続点に設けら
れ、この出力節点は切り換えスイッチ１１ｂの入力節点
と接続されている。
Ｖppとを切り換えるスイッチ回路１１の一例を示す回路
図である。ｐＭＯＳのＦＥＴＱ９，Ｑ１０、ｎＭＯＳの
ＦＥＴＱ１１，Ｑ１２及びインバータ１４とでレベルシ
フト回路１１ａが構成されており、ＦＥＴＱ９及びＦＥ
ＴＱ１１のドレイン同士、ＦＥＴＱ１０及びＦＥＴＱ１
２のドレイン同士、ＦＥＴＱ１１，Ｑ１２の各々のドレ
イン及びゲートが接続されている。レベルシフト回路１
１ａの入力節点は、ＦＥＴＱ９のゲートに設けられ、イ
ンバータ１２を介してＦＥＴＱ１０のゲートに接続され
ており、クロック信号発生器１４から入力信号バーφを
受けるようになっている。ＦＥＴＱ９，Ｑ１０のソース
及びバックゲートには、電圧供給手段１５から供給され
る電源電位Ｖccより高い電位Ｖppが印加され、ＦＥＴＱ
１１，Ｑ１２のソースには、接地電位Ｖssが印加されて
いる。レベルシフト回路１１ａの出力節点は、ＦＥＴＱ
９及びＦＥＴＱ１１のドレイン同士の接続点に設けら
れ、この出力節点は切り換えスイッチ１１ｂの入力節点
と接続されている。
【００８５】切り換えスイッチ１１ｂは、ｐＭＯＳのＦ
ＥＴＱ１３とｎＭＯＳのＦＥＴＱ１４とで構成され、Ｆ
ＥＴＱ１３及びＦＥＴＱ１４のゲート同士を接続して切
り換えスイッチ１１ｂの入力節点とし、ドレイン同士を
接続して出力節点としている。ＦＥＴＱ１３のソース及
びバックゲートには、電圧供給手段１５から供給される
電源電位Ｖccより高い電位Ｖppが印加され、ＦＥＴＱ１
４のソースには電源電位Ｖccが印加されている。
ＥＴＱ１３とｎＭＯＳのＦＥＴＱ１４とで構成され、Ｆ
ＥＴＱ１３及びＦＥＴＱ１４のゲート同士を接続して切
り換えスイッチ１１ｂの入力節点とし、ドレイン同士を
接続して出力節点としている。ＦＥＴＱ１３のソース及
びバックゲートには、電圧供給手段１５から供給される
電源電位Ｖccより高い電位Ｖppが印加され、ＦＥＴＱ１
４のソースには電源電位Ｖccが印加されている。
【００８６】図４は、図１に示したコンプリメンタリＭ
ＯＳインバータ１のウエル構造を示す断面構造図であ
る。ｐ基板２１内の上部に電源ライン用のｎウエル１９
とＦＥＴＱ１用のｎウエル２０とが形成され、さらにｎ
ウエル１９内の上部にＦＥＴＱ２用のｐウエル１８が形
成されて、トリプルウエル構造になっている。また、ｎ
ウエル２０内の上部には、バックゲート、ソース、ドレ
インの各電極の為の不純物拡散層１１ｄ，２５，２３
が、ｐウエル１８内の上部には、バックゲート、ソー
ス、ドレインの各電極の為の不純物拡散層１０ｄ，２
４，２２が各々形成され、ｎウエル２０及びｐウエル１
８の上部には、絶縁層（図示せず）を挟んで、各々のゲ
ート１７，１６が形成されている。スイッチ回路１０，
１１は、電位が固定された図示されないウエルに形成さ
れる。
ＯＳインバータ１のウエル構造を示す断面構造図であ
る。ｐ基板２１内の上部に電源ライン用のｎウエル１９
とＦＥＴＱ１用のｎウエル２０とが形成され、さらにｎ
ウエル１９内の上部にＦＥＴＱ２用のｐウエル１８が形
成されて、トリプルウエル構造になっている。また、ｎ
ウエル２０内の上部には、バックゲート、ソース、ドレ
インの各電極の為の不純物拡散層１１ｄ，２５，２３
が、ｐウエル１８内の上部には、バックゲート、ソー
ス、ドレインの各電極の為の不純物拡散層１０ｄ，２
４，２２が各々形成され、ｎウエル２０及びｐウエル１
８の上部には、絶縁層（図示せず）を挟んで、各々のゲ
ート１７，１６が形成されている。スイッチ回路１０，
１１は、電位が固定された図示されないウエルに形成さ
れる。
【００８７】以下に、このようなコンプリメンタリＭＯ
Ｓインバータ１の動作を説明する。コンプリメンタリＭ
ＯＳインバータ１が作動しないときには、クロック信号
発生器１４からコントロールクロック信号バーφのＨレ
ベル信号がスイッチ回路１０，１１へ入力されており、
スイッチ回路１０からは接地電位Ｖssより低い電位Ｖbb
（＜０）が、スイッチ回路１１からは電源電位Ｖccより
高い電位Ｖppが出力され、各々ＦＥＴＱ２、ＦＥＴＱ１
のバックゲートへ印加される。このとき、ＦＥＴＱ２、
ＦＥＴＱ１は、各々のバックゲートへ接地電位Ｖss、電
源電位Ｖccが印加されているときよりも、絶対値の大き
な閾値電位になっており、サブスレッショルド電流は小
さくなっている。
Ｓインバータ１の動作を説明する。コンプリメンタリＭ
ＯＳインバータ１が作動しないときには、クロック信号
発生器１４からコントロールクロック信号バーφのＨレ
ベル信号がスイッチ回路１０，１１へ入力されており、
スイッチ回路１０からは接地電位Ｖssより低い電位Ｖbb
（＜０）が、スイッチ回路１１からは電源電位Ｖccより
高い電位Ｖppが出力され、各々ＦＥＴＱ２、ＦＥＴＱ１
のバックゲートへ印加される。このとき、ＦＥＴＱ２、
ＦＥＴＱ１は、各々のバックゲートへ接地電位Ｖss、電
源電位Ｖccが印加されているときよりも、絶対値の大き
な閾値電位になっており、サブスレッショルド電流は小
さくなっている。
【００８８】コンプリメンタリＭＯＳインバータ１が作
動するときには、クロック信号発生器１４からコントロ
ールクロック信号バーφのＬレベル信号がスイッチ回路
１０，１１へ入力されており、スイッチ回路１０からは
接地電位Ｖssが、スイッチ回路１１からは電源電位Ｖcc
が出力され、各々ＦＥＴＱ２、ＦＥＴＱ１のバックゲー
トへ印加される。このとき、ＦＥＴＱ２及びＦＥＴＱ１
は、各々のバックゲートへ接地電位Ｖssより低い電位Ｖ
bb及び電源電位Ｖccより高い電位Ｖppが印加されている
ときよりも、絶対値の小さな閾値電位になっており、サ
ブスレッショルド電流は増加するが、スイッチング速度
はより高速になる。
動するときには、クロック信号発生器１４からコントロ
ールクロック信号バーφのＬレベル信号がスイッチ回路
１０，１１へ入力されており、スイッチ回路１０からは
接地電位Ｖssが、スイッチ回路１１からは電源電位Ｖcc
が出力され、各々ＦＥＴＱ２、ＦＥＴＱ１のバックゲー
トへ印加される。このとき、ＦＥＴＱ２及びＦＥＴＱ１
は、各々のバックゲートへ接地電位Ｖssより低い電位Ｖ
bb及び電源電位Ｖccより高い電位Ｖppが印加されている
ときよりも、絶対値の小さな閾値電位になっており、サ
ブスレッショルド電流は増加するが、スイッチング速度
はより高速になる。
【００８９】入力節点ＩＮからＨレベル（電源電位
Ｖcc）の論理信号が入力されるとき、ＦＥＴＱ１はオ
フ、ＦＥＴＱ２はオンとなり、ＦＥＴＱ２を介してＬレ
ベル（接地電位Ｖss＝０Ｖ）の論理信号が出力節点ＯＵ
Ｔから出力される。一方、入力節点ＩＮからＬレベル
（接地電位Ｖss＝０Ｖ）の論理信号が入力されるとき、
ＦＥＴＱ１はオン、ＦＥＴＱ２はオフとなり、ＦＥＴＱ
１を介してＨレベル（電源電位Ｖcc）の論理信号が出力
節点ＯＵＴから出力される。
Ｖcc）の論理信号が入力されるとき、ＦＥＴＱ１はオ
フ、ＦＥＴＱ２はオンとなり、ＦＥＴＱ２を介してＬレ
ベル（接地電位Ｖss＝０Ｖ）の論理信号が出力節点ＯＵ
Ｔから出力される。一方、入力節点ＩＮからＬレベル
（接地電位Ｖss＝０Ｖ）の論理信号が入力されるとき、
ＦＥＴＱ１はオン、ＦＥＴＱ２はオフとなり、ＦＥＴＱ
１を介してＨレベル（電源電位Ｖcc）の論理信号が出力
節点ＯＵＴから出力される。
【００９０】以下に、図２に示したスイッチ回路１０の
動作を説明する。上述のように、コンプリメンタリＭＯ
Ｓインバータ１が作動しないときには、クロック信号発
生器１４からコントロールクロック信号バーφのＨレベ
ル信号が入力されており、このとき、ＦＥＴＱ４がオ
ン、ＦＥＴＱ５がオンになり、ＦＥＴＱ４を介して、電
源電位Ｖccがレベルシフト回路１０ａから出力される。
このとき、ＦＥＴＱ３及びＦＥＴＱ６はオフになり、Ｆ
ＥＴＱ５及びＦＥＴＱ４においてショートすることはな
い。電源電位Ｖccがレベルシフト回路１０ａから入力さ
れるとき、切り換えスイッチ１０ｂでは、ＦＥＴＱ７が
オン、ＦＥＴＱ８がオフとなって、ＦＥＴＱ７を介し
て、接地電位Ｖssより低い電位Ｖbbが出力される。
動作を説明する。上述のように、コンプリメンタリＭＯ
Ｓインバータ１が作動しないときには、クロック信号発
生器１４からコントロールクロック信号バーφのＨレベ
ル信号が入力されており、このとき、ＦＥＴＱ４がオ
ン、ＦＥＴＱ５がオンになり、ＦＥＴＱ４を介して、電
源電位Ｖccがレベルシフト回路１０ａから出力される。
このとき、ＦＥＴＱ３及びＦＥＴＱ６はオフになり、Ｆ
ＥＴＱ５及びＦＥＴＱ４においてショートすることはな
い。電源電位Ｖccがレベルシフト回路１０ａから入力さ
れるとき、切り換えスイッチ１０ｂでは、ＦＥＴＱ７が
オン、ＦＥＴＱ８がオフとなって、ＦＥＴＱ７を介し
て、接地電位Ｖssより低い電位Ｖbbが出力される。
【００９１】一方、上述のように、コンプリメンタリＭ
ＯＳインバータ１が作動するときには、クロック信号発
生器１４からコントロールクロック信号バーφのＬレベ
ル信号が入力されており、このとき、ＦＥＴＱ３がオ
ン、ＦＥＴＱ６がオンになり、このＦＥＴＱ６を介し
て、接地電位Ｖssより低い電位Ｖbbがレベルシフト回路
１０ａから出力される。このとき、ＦＥＴＱ４及びＦＥ
ＴＱ５はオフになり、ＦＥＴＱ６及びＦＥＴＱ３におい
てショートすることはない。電位Ｖbbがレベルシフト回
路１０ａから入力されるとき、切り換えスイッチ１０ｂ
では、ＦＥＴＱ８がオン、ＦＥＴＱ７がオフとなってＦ
ＥＴＱ８を介して、出力節点が接地電位Ｖssとなる。
ＯＳインバータ１が作動するときには、クロック信号発
生器１４からコントロールクロック信号バーφのＬレベ
ル信号が入力されており、このとき、ＦＥＴＱ３がオ
ン、ＦＥＴＱ６がオンになり、このＦＥＴＱ６を介し
て、接地電位Ｖssより低い電位Ｖbbがレベルシフト回路
１０ａから出力される。このとき、ＦＥＴＱ４及びＦＥ
ＴＱ５はオフになり、ＦＥＴＱ６及びＦＥＴＱ３におい
てショートすることはない。電位Ｖbbがレベルシフト回
路１０ａから入力されるとき、切り換えスイッチ１０ｂ
では、ＦＥＴＱ８がオン、ＦＥＴＱ７がオフとなってＦ
ＥＴＱ８を介して、出力節点が接地電位Ｖssとなる。
【００９２】以下に、図３に示したスイッチ回路１１の
動作を説明する。上述のように、コンプリメンタリＭＯ
Ｓインバータ１が作動しないときには、クロック信号発
生器１４からコントロールクロック信号バーφのＨレベ
ル信号が入力されており、このとき、ＦＥＴＱ１０がオ
ン、ＦＥＴＱ１１がオンになり、ＦＥＴＱ１１を介し
て、レベルシフト回路１１ａの出力節点は接地電位Ｖss
になる。このとき、ＦＥＴＱ９及びＦＥＴＱ１２はオフ
になり、ＦＥＴＱ１１及びＦＥＴＱ１０においてショー
トすることはない。接地電位Ｖssがレベルシフト回路１
１ａから入力されるとき、切り換えスイッチ１１ｂで
は、ＦＥＴＱ１３がオン、ＦＥＴＱ１４がオフとなっ
て、ＦＥＴＱ１３を介して、電源電位Ｖccより高い電位
Ｖppが出力される。
動作を説明する。上述のように、コンプリメンタリＭＯ
Ｓインバータ１が作動しないときには、クロック信号発
生器１４からコントロールクロック信号バーφのＨレベ
ル信号が入力されており、このとき、ＦＥＴＱ１０がオ
ン、ＦＥＴＱ１１がオンになり、ＦＥＴＱ１１を介し
て、レベルシフト回路１１ａの出力節点は接地電位Ｖss
になる。このとき、ＦＥＴＱ９及びＦＥＴＱ１２はオフ
になり、ＦＥＴＱ１１及びＦＥＴＱ１０においてショー
トすることはない。接地電位Ｖssがレベルシフト回路１
１ａから入力されるとき、切り換えスイッチ１１ｂで
は、ＦＥＴＱ１３がオン、ＦＥＴＱ１４がオフとなっ
て、ＦＥＴＱ１３を介して、電源電位Ｖccより高い電位
Ｖppが出力される。
【００９３】一方、上述のように、コンプリメンタリＭ
ＯＳインバータ１が作動するときには、クロック信号発
生器１４からコントロールクロック信号バーφのＬレベ
ル信号が入力されており、このとき、ＦＥＴＱ９がオ
ン、ＦＥＴＱ１２がオンになり、ＦＥＴＱ９を介して、
電源電位Ｖccより高い電位Ｖppがレベルシフト回路１１
ａから出力される。このとき、ＦＥＴＱ１０とＦＥＴＱ
１１はオフになり、ＦＥＴＱ１２とＦＥＴＱ９でショー
トすることはない。電位Ｖppがレベルシフト回路１１ａ
から入力されるとき、切り換えスイッチ１１ｂでは、Ｆ
ＥＴＱ１３がオフ、ＦＥＴＱ１４がオンとなってＦＥＴ
Ｑ１４を介して、電源電位Ｖccが出力される。
ＯＳインバータ１が作動するときには、クロック信号発
生器１４からコントロールクロック信号バーφのＬレベ
ル信号が入力されており、このとき、ＦＥＴＱ９がオ
ン、ＦＥＴＱ１２がオンになり、ＦＥＴＱ９を介して、
電源電位Ｖccより高い電位Ｖppがレベルシフト回路１１
ａから出力される。このとき、ＦＥＴＱ１０とＦＥＴＱ
１１はオフになり、ＦＥＴＱ１２とＦＥＴＱ９でショー
トすることはない。電位Ｖppがレベルシフト回路１１ａ
から入力されるとき、切り換えスイッチ１１ｂでは、Ｆ
ＥＴＱ１３がオフ、ＦＥＴＱ１４がオンとなってＦＥＴ
Ｑ１４を介して、電源電位Ｖccが出力される。
【００９４】なお、上述の説明においては、ｐＭＯＳ−
ＦＥＴ、ｎＭＯＳ−ＦＥＴ共にバックゲートバイアスの
切り換え可能な構成の例を示したが、ｐＭＯＳ−ＦＥＴ
のみ、又はｎＭＯＳ−ＦＥＴのみバックゲートバイアス
の切り換え可能な構成にすることもできる。その場合、
ｐＭＯＳ−ＦＥＴのみバックゲートバイアスの切り換え
可能な構成は、ｐ基板のツインウエル構造で、ｎＭＯＳ
−ＦＥＴのみ切り換え可能な構成は、ｎ基板のツインウ
エル構造で各々実現でき、図４に示したようなトリプル
ウエル構造にしなくてもよい。また、電圧供給手段１
３，１５は、当該半導体回路の内部に備えられた回路で
ある必要は無く、当該半導体回路の外部から与えられる
電位を当該半導体回路内部へ中継する端子であってもよ
い。
ＦＥＴ、ｎＭＯＳ−ＦＥＴ共にバックゲートバイアスの
切り換え可能な構成の例を示したが、ｐＭＯＳ−ＦＥＴ
のみ、又はｎＭＯＳ−ＦＥＴのみバックゲートバイアス
の切り換え可能な構成にすることもできる。その場合、
ｐＭＯＳ−ＦＥＴのみバックゲートバイアスの切り換え
可能な構成は、ｐ基板のツインウエル構造で、ｎＭＯＳ
−ＦＥＴのみ切り換え可能な構成は、ｎ基板のツインウ
エル構造で各々実現でき、図４に示したようなトリプル
ウエル構造にしなくてもよい。また、電圧供給手段１
３，１５は、当該半導体回路の内部に備えられた回路で
ある必要は無く、当該半導体回路の外部から与えられる
電位を当該半導体回路内部へ中継する端子であってもよ
い。
【００９５】実施例２．図５、図６は、第５，６発明に
係るＭＯＳ−ＤＲＡＭの一例の構成を示すブロック図で
ある。外部行アドレス信号は、入力端子ｅｘ．Ａ0 〜ｅ
ｘ．Ａn から入力バッファ２６へ入力され、ラッチ回路
２７にラッチされた後、バッファゲート列３９を介して
行デコーダ２９へ送られる。行デコーダ２９ではワード
線ＷＬ0〜ＷＬm を選択し、選択されたワード線ＷＬ0
〜ＷＬm はワードドライバ３０により駆動されて、メモ
リセルアレイ３３内の当該ワード線上のメモリセル５７
をアクセスする。アクセスされたメモリセル５７の内容
はビット線ＢＬ0 〜ＢＬk に転送され、センスアンプＳ
Ａ0 〜ＳＡk において増幅されると同時に、元のメモリ
セル５７へ再書き込みされる。
係るＭＯＳ−ＤＲＡＭの一例の構成を示すブロック図で
ある。外部行アドレス信号は、入力端子ｅｘ．Ａ0 〜ｅ
ｘ．Ａn から入力バッファ２６へ入力され、ラッチ回路
２７にラッチされた後、バッファゲート列３９を介して
行デコーダ２９へ送られる。行デコーダ２９ではワード
線ＷＬ0〜ＷＬm を選択し、選択されたワード線ＷＬ0
〜ＷＬm はワードドライバ３０により駆動されて、メモ
リセルアレイ３３内の当該ワード線上のメモリセル５７
をアクセスする。アクセスされたメモリセル５７の内容
はビット線ＢＬ0 〜ＢＬk に転送され、センスアンプＳ
Ａ0 〜ＳＡk において増幅されると同時に、元のメモリ
セル５７へ再書き込みされる。
【００９６】一方、図示されない入力端子、入力バッフ
ァ、ラッチ回路、バッファゲート列を経て入力された外
部列アドレス信号は、列デコーダ３１へ送られ、列デコ
ーダ３１ではセンスアンプＳＡ0 〜ＳＡk を選択し、こ
の選択されたセンスアンプＳＡ0 〜ＳＡk の上述におい
て増幅された出力が、Ｉ／Ｏゲート４０、Ｉ／Ｏバス４
１を経て、プリアンプ３４にて増幅され、出力バッファ
３５から出力される。
ァ、ラッチ回路、バッファゲート列を経て入力された外
部列アドレス信号は、列デコーダ３１へ送られ、列デコ
ーダ３１ではセンスアンプＳＡ0 〜ＳＡk を選択し、こ
の選択されたセンスアンプＳＡ0 〜ＳＡk の上述におい
て増幅された出力が、Ｉ／Ｏゲート４０、Ｉ／Ｏバス４
１を経て、プリアンプ３４にて増幅され、出力バッファ
３５から出力される。
【００９７】また、ＭＯＳ−ＤＲＡＭ４２の行系の動作
回路である入力バッファ２６、ラッチ回路２７、Ｎ段の
バッファゲート３９、行デコーダ２９、ワードドライバ
３０の論理回路が作動するとき、当該論理回路を構成す
るｐＭＯＳ−ＦＥＴのバックゲートバイアス電位は、後
述されるコントロールクロック信号バーφ1 を受けたス
イッチ回路４３Ｒにより、電圧供給手段４４Ｒからの電
位Ｖppから電源電位Ｖ ccへ切り換えられる。同様に、当
該論理回路を構成するｎＭＯＳ−ＦＥＴのバックゲート
バイアス電位は、コントロールクロック信号バーφ1 を
受けたスイッチ回路４５Ｒにより、電圧供給手段４６Ｒ
からの電位Ｖbbから接地電位Ｖssへ切り換えられる。
回路である入力バッファ２６、ラッチ回路２７、Ｎ段の
バッファゲート３９、行デコーダ２９、ワードドライバ
３０の論理回路が作動するとき、当該論理回路を構成す
るｐＭＯＳ−ＦＥＴのバックゲートバイアス電位は、後
述されるコントロールクロック信号バーφ1 を受けたス
イッチ回路４３Ｒにより、電圧供給手段４４Ｒからの電
位Ｖppから電源電位Ｖ ccへ切り換えられる。同様に、当
該論理回路を構成するｎＭＯＳ−ＦＥＴのバックゲート
バイアス電位は、コントロールクロック信号バーφ1 を
受けたスイッチ回路４５Ｒにより、電圧供給手段４６Ｒ
からの電位Ｖbbから接地電位Ｖssへ切り換えられる。
【００９８】一方、ＭＯＳ−ＤＲＡＭ４２の列系の動作
回路であるＩ／Ｏゲート４０、プリアンプ３４、列デコ
ーダ３１、Ｍ段のバッファゲート（図示せず）、出力バ
ッファ３５の論理回路が作動するとき、当該論理回路を
構成するｐＭＯＳ−ＦＥＴのバックゲートバイアス電位
は、後述されるコントロールクロック信号バーφ2 を受
けたスイッチ回路４３Ｃにより、電圧供給手段４４Ｃか
らの電位Ｖppから電源電位Ｖccへ切り換えられる。同様
に、当該論理回路を構成するｎＭＯＳ−ＦＥＴのバック
ゲートバイアス電位は、コントロールクロック信号バー
φ2 を受けたスイッチ回路４５Ｃにより、電圧供給手段
４６Ｃからの電位Ｖbbから電源電位Ｖssへ切り換えられ
る。なお、スイッチ回路４３Ｒ，４３Ｃは図３に示され
たスイッチ回路１１と同様のものであり、スイッチ回路
４５Ｒ，４５Ｃは図２に示されたスイッチ回路１０と同
様のものである。
回路であるＩ／Ｏゲート４０、プリアンプ３４、列デコ
ーダ３１、Ｍ段のバッファゲート（図示せず）、出力バ
ッファ３５の論理回路が作動するとき、当該論理回路を
構成するｐＭＯＳ−ＦＥＴのバックゲートバイアス電位
は、後述されるコントロールクロック信号バーφ2 を受
けたスイッチ回路４３Ｃにより、電圧供給手段４４Ｃか
らの電位Ｖppから電源電位Ｖccへ切り換えられる。同様
に、当該論理回路を構成するｎＭＯＳ−ＦＥＴのバック
ゲートバイアス電位は、コントロールクロック信号バー
φ2 を受けたスイッチ回路４５Ｃにより、電圧供給手段
４６Ｃからの電位Ｖbbから電源電位Ｖssへ切り換えられ
る。なお、スイッチ回路４３Ｒ，４３Ｃは図３に示され
たスイッチ回路１１と同様のものであり、スイッチ回路
４５Ｒ，４５Ｃは図２に示されたスイッチ回路１０と同
様のものである。
【００９９】上述の一連の動作は、クロック信号発生器
４９が、イネーブル信号の反転信号バーＷＥ、外部ＲＡ
Ｓ（Row Address Strobe）信号（外部行選択信号）の反
転信号バーｅｘ．ＲＡＳ等を受けて出力するコントロー
ルクロック信号バーφ1 ，バーφ2 、ワードドライバ３
０の活性化信号φW 、センスアンプＳＡ0 〜ＳＡk の活
性化信号φS 等により制御される。
４９が、イネーブル信号の反転信号バーＷＥ、外部ＲＡ
Ｓ（Row Address Strobe）信号（外部行選択信号）の反
転信号バーｅｘ．ＲＡＳ等を受けて出力するコントロー
ルクロック信号バーφ1 ，バーφ2 、ワードドライバ３
０の活性化信号φW 、センスアンプＳＡ0 〜ＳＡk の活
性化信号φS 等により制御される。
【０１００】図７は、このようなＭＯＳ−ＤＲＡＭ４２
の内部各部における外部ＲＡＳ信号の伝達時間の内訳を
示したタイミングチャートである。図において、Ｔ0 は
入力バッファ２６におけるＴＴＬ回路の電位からＭＯＳ
回路の電位への変換時間、Ｔ1 はラッチ回路２７におけ
る外部行アドレスラッチ時間、Ｔd1は行デコーダ２９及
びワードドライバ３０からなるブロック２８における行
デコーダセットアップ時間、ＴS ，Ｔb はセンスアンプ
ＳＡ0 〜ＳＡk 及びプリアンプ３４からなるブロック３
２におけるメモリセル選択時間及びセンス時間、Ｔd2は
プリアンプ３４から出力バッファ３５迄の遅延時間であ
る。
の内部各部における外部ＲＡＳ信号の伝達時間の内訳を
示したタイミングチャートである。図において、Ｔ0 は
入力バッファ２６におけるＴＴＬ回路の電位からＭＯＳ
回路の電位への変換時間、Ｔ1 はラッチ回路２７におけ
る外部行アドレスラッチ時間、Ｔd1は行デコーダ２９及
びワードドライバ３０からなるブロック２８における行
デコーダセットアップ時間、ＴS ，Ｔb はセンスアンプ
ＳＡ0 〜ＳＡk 及びプリアンプ３４からなるブロック３
２におけるメモリセル選択時間及びセンス時間、Ｔd2は
プリアンプ３４から出力バッファ３５迄の遅延時間であ
る。
【０１０１】ここで、ＭＯＳ−ＤＲＡＭ４２の行系の動
作回路である入力バッファ２６、ラッチ回路２７、Ｎ段
のバッファゲート３９、行デコーダ２９、ワードドライ
バ３０の論理回路を構成するＭＯＳ−ＦＥＴのバックゲ
ートバイアス電位を切り換える為のコントロールクロッ
ク信号をバーφ1 、列系の動作回路であるプリアンプ３
４、出力バッファ３５の論理回路を構成するＭＯＳ−Ｆ
ＥＴのバックゲートバイアス電位を切り換える為のコン
トロールクロック信号をバーφ2 とする。この場合、例
えば、クロック信号発生器４９において、コントロール
クロック信号バーφ1 は、外部ＲＡＳ信号の反転信号バ
ーｅｘ．ＲＡＳの立ち下がりと、ワードドライバ３０の
活性化信号φW の立ち上がりとで作成し、コントロール
クロック信号バーφ2 は、センスアンプＳＡ0 〜ＳＡk
の活性化信号φS の立ち上がりと、外部ＲＡＳ信号の反
転信号バーｅｘ．ＲＡＳの立ち上がりとで作成する。
作回路である入力バッファ２６、ラッチ回路２７、Ｎ段
のバッファゲート３９、行デコーダ２９、ワードドライ
バ３０の論理回路を構成するＭＯＳ−ＦＥＴのバックゲ
ートバイアス電位を切り換える為のコントロールクロッ
ク信号をバーφ1 、列系の動作回路であるプリアンプ３
４、出力バッファ３５の論理回路を構成するＭＯＳ−Ｆ
ＥＴのバックゲートバイアス電位を切り換える為のコン
トロールクロック信号をバーφ2 とする。この場合、例
えば、クロック信号発生器４９において、コントロール
クロック信号バーφ1 は、外部ＲＡＳ信号の反転信号バ
ーｅｘ．ＲＡＳの立ち下がりと、ワードドライバ３０の
活性化信号φW の立ち上がりとで作成し、コントロール
クロック信号バーφ2 は、センスアンプＳＡ0 〜ＳＡk
の活性化信号φS の立ち上がりと、外部ＲＡＳ信号の反
転信号バーｅｘ．ＲＡＳの立ち上がりとで作成する。
【０１０２】図８（ａ）〜（ｃ）は、ＭＯＳ−ＤＲＡＭ
４２において、上述のように作成されたコントロールク
ロック信号バーφ1 ，バーφ2 及び外部ＲＡＳ信号の反
転信号バーｅｘ．ＲＡＳの関係を示したタイミングチャ
ートである。ＭＯＳ−ＤＲＡＭ４２の行系の動作回路で
ある入力バッファ２６、ラッチ回路２７、Ｎ段のバッフ
ァゲート３９、行デコーダ２９、ワードドライバ３０に
おいて消費される時間Ｔ0 ，Ｔ1 ，Ｔd1、つまり、入力
バッファ２６、ラッチ回路２７、Ｎ段のバッファゲート
３９、行デコーダ２９、ワードドライバ３０が作動する
時間Ｔ0 ，Ｔ1，Ｔd1の間（図８（ａ））は、コントロ
ールクロック信号バーφ1 のＬレベル信号がスイッチ回
路４３Ｒとスイッチ回路４５Ｒとへ入力される（図８
（ｂ））。一方、ＭＯＳ−ＤＲＡＭ４２の列系の動作回
路であるプリアンプ３４、出力バッファ３５において消
費される時間Ｔｂ，Ｔd2、つまり、プリアンプ３４、出
力バッファ３５の動作時間Ｔｂ，Ｔd2の間（図８
（ａ））は、コントロールクロック信号バーφ2 のＬレ
ベル信号がスイッチ回路４３Ｃとスイッチ回路４５Ｃと
へ入力される（図８（ｃ））。
４２において、上述のように作成されたコントロールク
ロック信号バーφ1 ，バーφ2 及び外部ＲＡＳ信号の反
転信号バーｅｘ．ＲＡＳの関係を示したタイミングチャ
ートである。ＭＯＳ−ＤＲＡＭ４２の行系の動作回路で
ある入力バッファ２６、ラッチ回路２７、Ｎ段のバッフ
ァゲート３９、行デコーダ２９、ワードドライバ３０に
おいて消費される時間Ｔ0 ，Ｔ1 ，Ｔd1、つまり、入力
バッファ２６、ラッチ回路２７、Ｎ段のバッファゲート
３９、行デコーダ２９、ワードドライバ３０が作動する
時間Ｔ0 ，Ｔ1，Ｔd1の間（図８（ａ））は、コントロ
ールクロック信号バーφ1 のＬレベル信号がスイッチ回
路４３Ｒとスイッチ回路４５Ｒとへ入力される（図８
（ｂ））。一方、ＭＯＳ−ＤＲＡＭ４２の列系の動作回
路であるプリアンプ３４、出力バッファ３５において消
費される時間Ｔｂ，Ｔd2、つまり、プリアンプ３４、出
力バッファ３５の動作時間Ｔｂ，Ｔd2の間（図８
（ａ））は、コントロールクロック信号バーφ2 のＬレ
ベル信号がスイッチ回路４３Ｃとスイッチ回路４５Ｃと
へ入力される（図８（ｃ））。
【０１０３】従って、ＭＯＳ−ＤＲＡＭ４２の行系の動
作回路である入力バッファ２６、ラッチ回路２７、Ｎ段
のバッファゲート３９、行デコーダ２９、ワードドライ
バ３０が作動するときには、スイッチ回路４３Ｒ及びス
イッチ回路４５Ｒからは電源電位Ｖcc及び接地電位Ｖss
が出力され、各々上述の動作回路の各ｐＭＯＳ−ＦＥＴ
と各ｎＭＯＳ−ＦＥＴのバックゲートへ印加される。こ
のとき、各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴ
は、各々のバックゲートへ電源電位Ｖccより高い電位Ｖ
pp及び接地電位Ｖssより低い電位Ｖbbが印加されている
ときよりも、絶対値の小さな閾値電位になっており、サ
ブスレッショルド電流は増加するが、スイッチング速度
はより高速になる。
作回路である入力バッファ２６、ラッチ回路２７、Ｎ段
のバッファゲート３９、行デコーダ２９、ワードドライ
バ３０が作動するときには、スイッチ回路４３Ｒ及びス
イッチ回路４５Ｒからは電源電位Ｖcc及び接地電位Ｖss
が出力され、各々上述の動作回路の各ｐＭＯＳ−ＦＥＴ
と各ｎＭＯＳ−ＦＥＴのバックゲートへ印加される。こ
のとき、各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴ
は、各々のバックゲートへ電源電位Ｖccより高い電位Ｖ
pp及び接地電位Ｖssより低い電位Ｖbbが印加されている
ときよりも、絶対値の小さな閾値電位になっており、サ
ブスレッショルド電流は増加するが、スイッチング速度
はより高速になる。
【０１０４】一方、入力バッファ２６、ラッチ回路２
７、Ｎ段のバッファゲート３９、行デコーダ２９、ワー
ドドライバ３０が作動しないときには、スイッチ回路４
３Ｒ及びスイッチ回路４５Ｒからは電源電位Ｖccより高
い電位Ｖpp及び接地電位Ｖssより低い電位Ｖbbが出力さ
れ、各々上述の動作回路の各ｐＭＯＳ−ＦＥＴ及び各ｎ
ＭＯＳ−ＦＥＴのバックゲートへ印加される。このと
き、各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴは、各
々のバックゲートへ電源電位Ｖcc及び接地電位Ｖssが印
加されているときよりも、絶対値の大きな閾値電位にな
っており、サブスレッショルド電流は小さくなってい
る。
７、Ｎ段のバッファゲート３９、行デコーダ２９、ワー
ドドライバ３０が作動しないときには、スイッチ回路４
３Ｒ及びスイッチ回路４５Ｒからは電源電位Ｖccより高
い電位Ｖpp及び接地電位Ｖssより低い電位Ｖbbが出力さ
れ、各々上述の動作回路の各ｐＭＯＳ−ＦＥＴ及び各ｎ
ＭＯＳ−ＦＥＴのバックゲートへ印加される。このと
き、各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴは、各
々のバックゲートへ電源電位Ｖcc及び接地電位Ｖssが印
加されているときよりも、絶対値の大きな閾値電位にな
っており、サブスレッショルド電流は小さくなってい
る。
【０１０５】同様に、ＭＯＳ−ＤＲＡＭ４２の列系の動
作回路であるプリアンプ３４、出力バッファ３５が作動
するときには、スイッチ回路４３Ｃ及びスイッチ回路４
５Ｃからは電源電位Ｖcc及び接地電位Ｖssが出力され、
各々上述の動作回路の各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯ
Ｓ−ＦＥＴのバックゲートへ印加される。このとき、各
ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴは、各々のバ
ックゲートへ電源電位Ｖccより高い電位Ｖpp及び接地電
位Ｖssより低い電位Ｖbbが印加されているときよりも、
絶対値の小さな閾値電位になっており、サブスレッショ
ルド電流は増加するが、スイッチング速度はより高速に
なる。
作回路であるプリアンプ３４、出力バッファ３５が作動
するときには、スイッチ回路４３Ｃ及びスイッチ回路４
５Ｃからは電源電位Ｖcc及び接地電位Ｖssが出力され、
各々上述の動作回路の各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯ
Ｓ−ＦＥＴのバックゲートへ印加される。このとき、各
ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴは、各々のバ
ックゲートへ電源電位Ｖccより高い電位Ｖpp及び接地電
位Ｖssより低い電位Ｖbbが印加されているときよりも、
絶対値の小さな閾値電位になっており、サブスレッショ
ルド電流は増加するが、スイッチング速度はより高速に
なる。
【０１０６】一方、出力バッファ３５が作動しないとき
には、スイッチ回路４３Ｃとスイッチ回路４５Ｃからは
電源電位Ｖccより高い電位Ｖpp及び接地電位Ｖssより低
い電位Ｖbbが出力され、各々上述の動作回路の各ｐＭＯ
Ｓ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴのバックゲートへ印
加される。このとき、各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯ
Ｓ−ＦＥＴは、各々のバックゲートへ電源電位Ｖcc及び
接地電位Ｖssが印加されているときよりも、絶対値の大
きな閾値電位になっており、サブスレッショルド電流は
小さくなっている。
には、スイッチ回路４３Ｃとスイッチ回路４５Ｃからは
電源電位Ｖccより高い電位Ｖpp及び接地電位Ｖssより低
い電位Ｖbbが出力され、各々上述の動作回路の各ｐＭＯ
Ｓ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴのバックゲートへ印
加される。このとき、各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯ
Ｓ−ＦＥＴは、各々のバックゲートへ電源電位Ｖcc及び
接地電位Ｖssが印加されているときよりも、絶対値の大
きな閾値電位になっており、サブスレッショルド電流は
小さくなっている。
【０１０７】実施例３．図９は、第７，８発明に係るＭ
ＯＳ−ＤＲＡＭを構成するメモリセルの１実施例の構成
を示すブロック図である。ｎＭＯＳのＦＥＴ３７とキャ
パシタ５０とはＦＥＴ３７のソースとキャパシタ５０の
一方の電極とで接続され、ＦＥＴ３７のゲートにワード
線ＷＬが、ドレインにビット線ＢＬが、キャパシタ５０
の他方の電極にセルプレート５１が各々接続されてい
る。ＦＥＴ３７のバックゲートには、電圧供給手段４８
ｂからのバックゲートバイアス電位Ｖbb2 又は電圧供給
手段４８ａからの電位Ｖbb1 （Ｖbb1 ＜Ｖbb2 とす
る。）に切り換えるスイッチ回路３６が接続されてい
る。
ＯＳ−ＤＲＡＭを構成するメモリセルの１実施例の構成
を示すブロック図である。ｎＭＯＳのＦＥＴ３７とキャ
パシタ５０とはＦＥＴ３７のソースとキャパシタ５０の
一方の電極とで接続され、ＦＥＴ３７のゲートにワード
線ＷＬが、ドレインにビット線ＢＬが、キャパシタ５０
の他方の電極にセルプレート５１が各々接続されてい
る。ＦＥＴ３７のバックゲートには、電圧供給手段４８
ｂからのバックゲートバイアス電位Ｖbb2 又は電圧供給
手段４８ａからの電位Ｖbb1 （Ｖbb1 ＜Ｖbb2 とす
る。）に切り換えるスイッチ回路３６が接続されてい
る。
【０１０８】図１０は、スイッチ回路３６の構成例を示
す回路図であり、図２に示したスイッチ回路１０の回路
図と略同様である。図２における電圧供給手段１３、接
地電位ＶSS、クロック信号発生器１４、コントロールク
ロック信号バーφ、レベルシフト回路１０ａ、切り換え
スイッチ１０ｂが、各々図１０における電圧供給手段４
８ａ、電圧供給手段４８ｂの出力電位Ｖbb2 、クロック
信号発生器４９、外部ＲＡＳ（Row Address Strobe）信
号（外部行選択信号）のｅｘ．ＲＡＳ、レベルシフト回
路３６ａ、切り換えスイッチ３６ｂに相当し、図１０に
は電圧供給手段４８ｂが追加されている。スイッチ回路
３６においては、外部ＲＡＳ信号のｅｘ．ＲＡＳのＨレ
ベル信号がクロック信号発生器４９から入力されたと
き、電位Ｖbb1 が出力され、外部ＲＡＳ信号のｅｘ．Ｒ
ＡＳのＬレベル信号が入力されたとき、電位Ｖbb2 が出
力される。その他の動作については、図２に示したスイ
ッチ回路１０と同様なので説明を省略する。
す回路図であり、図２に示したスイッチ回路１０の回路
図と略同様である。図２における電圧供給手段１３、接
地電位ＶSS、クロック信号発生器１４、コントロールク
ロック信号バーφ、レベルシフト回路１０ａ、切り換え
スイッチ１０ｂが、各々図１０における電圧供給手段４
８ａ、電圧供給手段４８ｂの出力電位Ｖbb2 、クロック
信号発生器４９、外部ＲＡＳ（Row Address Strobe）信
号（外部行選択信号）のｅｘ．ＲＡＳ、レベルシフト回
路３６ａ、切り換えスイッチ３６ｂに相当し、図１０に
は電圧供給手段４８ｂが追加されている。スイッチ回路
３６においては、外部ＲＡＳ信号のｅｘ．ＲＡＳのＨレ
ベル信号がクロック信号発生器４９から入力されたと
き、電位Ｖbb1 が出力され、外部ＲＡＳ信号のｅｘ．Ｒ
ＡＳのＬレベル信号が入力されたとき、電位Ｖbb2 が出
力される。その他の動作については、図２に示したスイ
ッチ回路１０と同様なので説明を省略する。
【０１０９】このような構成のメモリセル３８を使用す
るＭＯＳ−ＤＲＡＭの１実施例の構成は、図５、図６に
示した第５，６発明に係る半導体回路のＭＯＳ−ＤＲＡ
Ｍの構成を示すブロック図と略同様である。第７，８発
明においては、上述の第５，６発明の実施例の構成に加
えて、スイッチ回路３６、電圧供給手段４８ａ、電圧供
給手段４８ｂが付加された構成になっている。このよう
な構成のＭＯＳ−ＤＲＡＭ４２では、外部行アドレス信
号及び外部ＲＡＳ信号（外部行選択信号）の反転信号バ
ーｅｘ．ＲＡＳのＬレベル信号が入力バッファ２６へ入
力された後、行デコーダ２９でワード線ＷＬ0 〜ＷＬm
が選択される。選択されたワード線ＷＬ0 〜ＷＬm がワ
ードドライバ３０によりＨレベル信号を与えられ、ワー
ド線ＷＬ0 〜ＷＬm 上のＦＥＴ３７が導通するときに、
キャパシタ５０の電荷がビット線ＢＬを介して充電／放
電されることにより書き込み又はリフレッシュ／読み出
しが行われる。
るＭＯＳ−ＤＲＡＭの１実施例の構成は、図５、図６に
示した第５，６発明に係る半導体回路のＭＯＳ−ＤＲＡ
Ｍの構成を示すブロック図と略同様である。第７，８発
明においては、上述の第５，６発明の実施例の構成に加
えて、スイッチ回路３６、電圧供給手段４８ａ、電圧供
給手段４８ｂが付加された構成になっている。このよう
な構成のＭＯＳ−ＤＲＡＭ４２では、外部行アドレス信
号及び外部ＲＡＳ信号（外部行選択信号）の反転信号バ
ーｅｘ．ＲＡＳのＬレベル信号が入力バッファ２６へ入
力された後、行デコーダ２９でワード線ＷＬ0 〜ＷＬm
が選択される。選択されたワード線ＷＬ0 〜ＷＬm がワ
ードドライバ３０によりＨレベル信号を与えられ、ワー
ド線ＷＬ0 〜ＷＬm 上のＦＥＴ３７が導通するときに、
キャパシタ５０の電荷がビット線ＢＬを介して充電／放
電されることにより書き込み又はリフレッシュ／読み出
しが行われる。
【０１１０】一方、外部ＲＡＳ信号の反転信号バーｅ
ｘ．ＲＡＳのＬレベル信号がクロック信号発生器４９へ
入力されるとき、クロック信号発生器４９は、外部ＲＡ
Ｓ信号ｅｘ．ＲＡＳのＨレベル信号をスイッチ回路３６
へ出力する。スイッチ回路３６は、この外部ＲＡＳ信号
ｅｘ．ＲＡＳのＨレベル信号が入力されたとき、出力を
電位Ｖbb2 （Ｖbb2 ＜０）からそれより低い電位Ｖbb1
に切り換え、メモリセルアレイ３３の全メモリセル３８
を構成するＦＥＴ３７のバックゲートバイアス電位を電
位Ｖbb2 （Ｖbb2 ＜０）からそれより低い電位Ｖbb1 に
切り換える。このとき、全メモリセル３８を構成するＦ
ＥＴ３７の閾値電位の絶対値は、電位Ｖbb2 がバックゲ
ートに印加されているときより大きくなり、サブスレッ
ショルドリークが減少する。従って、ＤＲＡＭ４２が活
性状態にあり、周辺回路とビット線ＢＬとがアクティブ
状態のときに、そのときの主たるリークであるサブスレ
ッショルドリークを減少させることができるので、ディ
スターブリフレッシュの周期を長くして、頻度を下げる
ことができる。
ｘ．ＲＡＳのＬレベル信号がクロック信号発生器４９へ
入力されるとき、クロック信号発生器４９は、外部ＲＡ
Ｓ信号ｅｘ．ＲＡＳのＨレベル信号をスイッチ回路３６
へ出力する。スイッチ回路３６は、この外部ＲＡＳ信号
ｅｘ．ＲＡＳのＨレベル信号が入力されたとき、出力を
電位Ｖbb2 （Ｖbb2 ＜０）からそれより低い電位Ｖbb1
に切り換え、メモリセルアレイ３３の全メモリセル３８
を構成するＦＥＴ３７のバックゲートバイアス電位を電
位Ｖbb2 （Ｖbb2 ＜０）からそれより低い電位Ｖbb1 に
切り換える。このとき、全メモリセル３８を構成するＦ
ＥＴ３７の閾値電位の絶対値は、電位Ｖbb2 がバックゲ
ートに印加されているときより大きくなり、サブスレッ
ショルドリークが減少する。従って、ＤＲＡＭ４２が活
性状態にあり、周辺回路とビット線ＢＬとがアクティブ
状態のときに、そのときの主たるリークであるサブスレ
ッショルドリークを減少させることができるので、ディ
スターブリフレッシュの周期を長くして、頻度を下げる
ことができる。
【０１１１】ＤＲＡＭ４２へ外部ＲＡＳ信号（外部行選
択信号）の反転信号バーｅｘ．ＲＡＳのＨレベル信号が
入力バッファ２６へ入力されるとき、ＤＲＡＭ４２は不
活性となる。一方、外部ＲＡＳ信号の反転信号バーｅ
ｘ．ＲＡＳのＨレベル信号がクロック信号発生器４９へ
入力されるとき、クロック信号発生器４９は、外部ＲＡ
Ｓ信号ｅｘ．ＲＡＳのＬレベル信号をスイッチ回路３６
へ出力する。スイッチ回路３６は、この外部ＲＡＳ信号
ｅｘ．ＲＡＳのＬレベル信号が入力されたとき、出力を
電位Ｖbb1 から電位Ｖbb2 へ切り換え、メモリセルアレ
イ３３の全メモリセル３８を構成するＦＥＴ３７のバッ
クゲートバイアス電位を電位Ｖbb1 から電位Ｖbb 2 へ切
り換える。
択信号）の反転信号バーｅｘ．ＲＡＳのＨレベル信号が
入力バッファ２６へ入力されるとき、ＤＲＡＭ４２は不
活性となる。一方、外部ＲＡＳ信号の反転信号バーｅ
ｘ．ＲＡＳのＨレベル信号がクロック信号発生器４９へ
入力されるとき、クロック信号発生器４９は、外部ＲＡ
Ｓ信号ｅｘ．ＲＡＳのＬレベル信号をスイッチ回路３６
へ出力する。スイッチ回路３６は、この外部ＲＡＳ信号
ｅｘ．ＲＡＳのＬレベル信号が入力されたとき、出力を
電位Ｖbb1 から電位Ｖbb2 へ切り換え、メモリセルアレ
イ３３の全メモリセル３８を構成するＦＥＴ３７のバッ
クゲートバイアス電位を電位Ｖbb1 から電位Ｖbb 2 へ切
り換える。
【０１１２】このとき、全メモリセル３８を構成するＦ
ＥＴ３７の閾値電位の絶対値は、電位Ｖbb2 より低い電
位Ｖbb1 がバックゲートに印加されているときより小さ
くなり、接合リークが減少する。従って、ＤＲＡＭ４２
が不活性状態にあり、周辺回路とビット線ＢＬとがスタ
ンドバイ状態のときに、そのときの主たるリークである
接合リークを減少させることができるので、ポーズリフ
レッシュの周期を長くして、頻度を下げることができ
る。
ＥＴ３７の閾値電位の絶対値は、電位Ｖbb2 より低い電
位Ｖbb1 がバックゲートに印加されているときより小さ
くなり、接合リークが減少する。従って、ＤＲＡＭ４２
が不活性状態にあり、周辺回路とビット線ＢＬとがスタ
ンドバイ状態のときに、そのときの主たるリークである
接合リークを減少させることができるので、ポーズリフ
レッシュの周期を長くして、頻度を下げることができ
る。
【０１１３】なお、メモリセル内でリフレッシュできる
セルフリフレッシュ形メモリセルを使用したＤＲＡＭの
場合も、セルフリフレッシュ時はポーズリフレッシュと
同様の状態であるので、上述と同様に行うことにより、
セルフリフレッシュの周期を長くすることができる。ま
た、上述の第５〜８発明に係るＭＯＳ−ＤＲＡＭにおけ
る電圧供給手段は、当該ＭＯＳ−ＤＲＡＭの内部に備え
られた回路である必要は無く、当該ＭＯＳ−ＤＲＡＭの
外部から与えられる電位を当該ＭＯＳ−ＤＲＡＭ内部へ
中継する端子であってもよい。
セルフリフレッシュ形メモリセルを使用したＤＲＡＭの
場合も、セルフリフレッシュ時はポーズリフレッシュと
同様の状態であるので、上述と同様に行うことにより、
セルフリフレッシュの周期を長くすることができる。ま
た、上述の第５〜８発明に係るＭＯＳ−ＤＲＡＭにおけ
る電圧供給手段は、当該ＭＯＳ−ＤＲＡＭの内部に備え
られた回路である必要は無く、当該ＭＯＳ−ＤＲＡＭの
外部から与えられる電位を当該ＭＯＳ−ＤＲＡＭ内部へ
中継する端子であってもよい。
【０１１４】実施例４．図11は、本発明に係る半導体回
路を構成する論理回路の他の実施例を示す断面構造図で
あり、図４に相当するものである。図12はこの平面図で
ある。本実施例ではＳｉ基板上にＳＯＩ構造のｎＭＯ
Ｓ，ｐＭＯＳ−ＦＥＴが並設された場合を示す。Ｓｉ基
板61上にＳｉＯ2 層62が形成されている。ｐＭＯＳ−Ｆ
ＥＴＱ21のソース・ドレイン領域にはｐ+ 層63, 64が形
成されており、この間にはｎ- チャネル層65が形成され
ている。ｐＭＯＳ−ＦＥＴＱ21，ｎＭＯＳ−ＦＥＴＱ22
間はＳｉＯ2 層71が形成されており、ＬＯＣＯＳ法にて
素子分離されている。ｎＭＯＳ−ＦＥＴＱ22のソース・
ドレイン領域にはｎ+ 層66, 67が形成されており、この
間にはｐ- チャネル層68が形成されている。ｐＭＯＳ−
ＦＥＴＱ21のソースへは電源電位Ｖccが印加され、ｎＭ
ＯＳ−ＦＥＴＱ22のソースへは接地電位Ｖssが印加され
るようになっている。
路を構成する論理回路の他の実施例を示す断面構造図で
あり、図４に相当するものである。図12はこの平面図で
ある。本実施例ではＳｉ基板上にＳＯＩ構造のｎＭＯ
Ｓ，ｐＭＯＳ−ＦＥＴが並設された場合を示す。Ｓｉ基
板61上にＳｉＯ2 層62が形成されている。ｐＭＯＳ−Ｆ
ＥＴＱ21のソース・ドレイン領域にはｐ+ 層63, 64が形
成されており、この間にはｎ- チャネル層65が形成され
ている。ｐＭＯＳ−ＦＥＴＱ21，ｎＭＯＳ−ＦＥＴＱ22
間はＳｉＯ2 層71が形成されており、ＬＯＣＯＳ法にて
素子分離されている。ｎＭＯＳ−ＦＥＴＱ22のソース・
ドレイン領域にはｎ+ 層66, 67が形成されており、この
間にはｐ- チャネル層68が形成されている。ｐＭＯＳ−
ＦＥＴＱ21のソースへは電源電位Ｖccが印加され、ｎＭ
ＯＳ−ＦＥＴＱ22のソースへは接地電位Ｖssが印加され
るようになっている。
【０１１５】図12に示す如くゲート電極69によってソー
ス・ドレインから分離されたｎ- チャネル層65は、図
１，図３に示すものと同様のスイッチ回路11に接続され
ており、スイッチ回路11からボディバイアス電位Ｖbody
-nが印加される。スイッチ回路11は、ボディバイアス電
位Ｖbody-nを電源電位Ｖcc又は昇圧電位Ｖppに切り替え
ることができる。またゲート電極70によってソース・ド
レインから分離されたｐ - チャネル層68は、図１，図２
に示すものと同様のスイッチ回路10に接続されており、
スイッチ回路10からボディバイアス電位Ｖbody-pが印加
される。スイッチ回路10は、ボディバイアス電位Ｖbody
-pを接地電位Ｖss又は負電位Ｖbbに切り替えることがで
きる。
ス・ドレインから分離されたｎ- チャネル層65は、図
１，図３に示すものと同様のスイッチ回路11に接続され
ており、スイッチ回路11からボディバイアス電位Ｖbody
-nが印加される。スイッチ回路11は、ボディバイアス電
位Ｖbody-nを電源電位Ｖcc又は昇圧電位Ｖppに切り替え
ることができる。またゲート電極70によってソース・ド
レインから分離されたｐ - チャネル層68は、図１，図２
に示すものと同様のスイッチ回路10に接続されており、
スイッチ回路10からボディバイアス電位Ｖbody-pが印加
される。スイッチ回路10は、ボディバイアス電位Ｖbody
-pを接地電位Ｖss又は負電位Ｖbbに切り替えることがで
きる。
【０１１６】さらにｎ- チャネル層65上に形成されたｐ
ＭＯＳ−ＦＥＴＱ21のゲート電極69及びｐ- チャネル層
68上に形成されたｎＭＯＳ−ＦＥＴＱ22のゲート電極70
へは入力信号が与えられるようになっている。そしてｐ
ＭＯＳ−ＦＥＴＱ21のドレイン及びｎＭＯＳ−ＦＥＴＱ
22のドレインから出力信号が出力されるようになってい
る。
ＭＯＳ−ＦＥＴＱ21のゲート電極69及びｐ- チャネル層
68上に形成されたｎＭＯＳ−ＦＥＴＱ22のゲート電極70
へは入力信号が与えられるようになっている。そしてｐ
ＭＯＳ−ＦＥＴＱ21のドレイン及びｎＭＯＳ−ＦＥＴＱ
22のドレインから出力信号が出力されるようになってい
る。
【０１１７】以上の如き構成の論理回路の動作について
説明する。この論理回路が作動しないときは、クロック
信号発生器１４から反転コントロールクロック信号バー
φのＨレベル信号がスイッチ回路１０，１１へ入力され
ており、スイッチ回路１０からは接地電位Ｖssより低い
電位Ｖbb（＜０）が、スイッチ回路１１からは電源電位
Ｖccより高い電位Ｖppが出力され、各々ｎＭＯＳ−ＦＥ
ＴＱ22、ｐＭＯＳ−ＦＥＴＱ21のボディバイアス電位Ｖ
body-p, ボディバイアス電位Ｖbody-nとされている。こ
のとき、ｎＭＯＳ−ＦＥＴＱ22、ｐＭＯＳ−ＦＥＴＱ21
は、各々のチャネル層へ接地電位Ｖss、電源電位Ｖccが
印加されているときよりも、絶対値の大きな閾値電位に
なっており、サブスレッショルド電流は小さくなってい
る。
説明する。この論理回路が作動しないときは、クロック
信号発生器１４から反転コントロールクロック信号バー
φのＨレベル信号がスイッチ回路１０，１１へ入力され
ており、スイッチ回路１０からは接地電位Ｖssより低い
電位Ｖbb（＜０）が、スイッチ回路１１からは電源電位
Ｖccより高い電位Ｖppが出力され、各々ｎＭＯＳ−ＦＥ
ＴＱ22、ｐＭＯＳ−ＦＥＴＱ21のボディバイアス電位Ｖ
body-p, ボディバイアス電位Ｖbody-nとされている。こ
のとき、ｎＭＯＳ−ＦＥＴＱ22、ｐＭＯＳ−ＦＥＴＱ21
は、各々のチャネル層へ接地電位Ｖss、電源電位Ｖccが
印加されているときよりも、絶対値の大きな閾値電位に
なっており、サブスレッショルド電流は小さくなってい
る。
【０１１８】逆に論理回路が作動するときには、クロッ
ク信号発生器１４から反転コントロールクロック信号バ
ーφのＬレベル信号がスイッチ回路１０，１１へ入力さ
れており、スイッチ回路１０からは接地電位Ｖssが、ス
イッチ回路１１からは電源電位Ｖccが出力され、各々ｎ
ＭＯＳ−ＦＥＴＱ22、ｐＭＯＳ−ＦＥＴＱ21のボディバ
イアス電位Ｖbody-p, ボディバイアス電位Ｖbody-nとさ
れている。このとき、ｎＭＯＳ−ＦＥＴＱ22及びｐＭＯ
Ｓ−ＦＥＴＱ21は、各々のチャネル層へ接地電位Ｖssよ
り低い電位Ｖbb及び電源電位Ｖccより高い電位Ｖppが印
加されているときよりも、絶対値の小さな閾値電位にな
っており、サブスレッショルド電流は増加するが、スイ
ッチング速度はより高速になる。
ク信号発生器１４から反転コントロールクロック信号バ
ーφのＬレベル信号がスイッチ回路１０，１１へ入力さ
れており、スイッチ回路１０からは接地電位Ｖssが、ス
イッチ回路１１からは電源電位Ｖccが出力され、各々ｎ
ＭＯＳ−ＦＥＴＱ22、ｐＭＯＳ−ＦＥＴＱ21のボディバ
イアス電位Ｖbody-p, ボディバイアス電位Ｖbody-nとさ
れている。このとき、ｎＭＯＳ−ＦＥＴＱ22及びｐＭＯ
Ｓ−ＦＥＴＱ21は、各々のチャネル層へ接地電位Ｖssよ
り低い電位Ｖbb及び電源電位Ｖccより高い電位Ｖppが印
加されているときよりも、絶対値の小さな閾値電位にな
っており、サブスレッショルド電流は増加するが、スイ
ッチング速度はより高速になる。
【０１１９】入力節点ＩＮからＨレベル（電源電位
Ｖcc）の論理信号が入力されるとき、ｐＭＯＳ−ＦＥＴ
Ｑ21はオフ、ｎＭＯＳ−ＦＥＴＱ22はオンとなり、ｎＭ
ＯＳ−ＦＥＴＱ22を介してＬレベル（接地電位Ｖss＝０
Ｖ）の論理信号が出力節点ＯＵＴから出力される。一
方、入力節点ＩＮからＬレベル（接地電位Ｖss＝０Ｖ）
の論理信号が入力されるとき、ｐＭＯＳ−ＦＥＴＱ21は
オン、ｎＭＯＳ−ＦＥＴＱ22はオフとなり、ｐＭＯＳ−
ＦＥＴＱ21を介してＨレベル（電源電位Ｖcc）の論理信
号が出力節点ＯＵＴから出力される。
Ｖcc）の論理信号が入力されるとき、ｐＭＯＳ−ＦＥＴ
Ｑ21はオフ、ｎＭＯＳ−ＦＥＴＱ22はオンとなり、ｎＭ
ＯＳ−ＦＥＴＱ22を介してＬレベル（接地電位Ｖss＝０
Ｖ）の論理信号が出力節点ＯＵＴから出力される。一
方、入力節点ＩＮからＬレベル（接地電位Ｖss＝０Ｖ）
の論理信号が入力されるとき、ｐＭＯＳ−ＦＥＴＱ21は
オン、ｎＭＯＳ−ＦＥＴＱ22はオフとなり、ｐＭＯＳ−
ＦＥＴＱ21を介してＨレベル（電源電位Ｖcc）の論理信
号が出力節点ＯＵＴから出力される。
【０１２０】以上のように本実施例においては、高速の
スイッチング特性と小サブスレッショルド電流特性とが
両立可能である。また図４に示す素子構成では、容量が
比較的大きいバルク構造のウエルのバイアス電圧を変更
するため、スイッチング時間が比較的長く、それに伴う
充放電電流が比較的大きい。しかしながら図11に示す素
子構成では、ｎ- チャネル層65及びｐ- チャネル層68の
容量は上述のウエルの容量より小さいのでスイッチング
時間を短縮することができ、それに伴う充放電電流も比
較的小さくすることができる。さらにボディ電圧の固定
によりＳＯＩトランジスタのキンクが無くなり、耐圧性
が向上する。
スイッチング特性と小サブスレッショルド電流特性とが
両立可能である。また図４に示す素子構成では、容量が
比較的大きいバルク構造のウエルのバイアス電圧を変更
するため、スイッチング時間が比較的長く、それに伴う
充放電電流が比較的大きい。しかしながら図11に示す素
子構成では、ｎ- チャネル層65及びｐ- チャネル層68の
容量は上述のウエルの容量より小さいのでスイッチング
時間を短縮することができ、それに伴う充放電電流も比
較的小さくすることができる。さらにボディ電圧の固定
によりＳＯＩトランジスタのキンクが無くなり、耐圧性
が向上する。
【０１２１】実施例５．図13は、本発明に係る半導体回
路を構成する論理回路のさらに他の実施例を示す断面構
造図である。本実施例では、ｐＭＯＳ−ＦＥＴＱ21，ｎ
ＭＯＳ−ＦＥＴＱ22間の素子分離をＬＯＣＯＳ法にかえ
てフィールドシールド（ＦＳ）法にて行ってある。即ち
ｐＭＯＳ−ＦＥＴＱ21のｐ+ 層63, 64の両外側は、ポリ
シリコンからなるＦＳ層74, 74を形成して０Ｖを印加す
ることにより、チャネルをＯＦＦしてｎ- 層72, 73が形
成されている。またｎＭＯＳ−ＦＥＴＱ22のｎ+ 層66,
67の両外側は、ＦＳ層74, 74を形成して負バイアスを印
加することにより、チャネルをＯＦＦしてｐ- 層75, 76
が形成されている。ｎ- 層73, ｐ- 層75間にはｐ+層77
が形成されている。
路を構成する論理回路のさらに他の実施例を示す断面構
造図である。本実施例では、ｐＭＯＳ−ＦＥＴＱ21，ｎ
ＭＯＳ−ＦＥＴＱ22間の素子分離をＬＯＣＯＳ法にかえ
てフィールドシールド（ＦＳ）法にて行ってある。即ち
ｐＭＯＳ−ＦＥＴＱ21のｐ+ 層63, 64の両外側は、ポリ
シリコンからなるＦＳ層74, 74を形成して０Ｖを印加す
ることにより、チャネルをＯＦＦしてｎ- 層72, 73が形
成されている。またｎＭＯＳ−ＦＥＴＱ22のｎ+ 層66,
67の両外側は、ＦＳ層74, 74を形成して負バイアスを印
加することにより、チャネルをＯＦＦしてｐ- 層75, 76
が形成されている。ｎ- 層73, ｐ- 層75間にはｐ+層77
が形成されている。
【０１２２】ｎ- チャネル層65及びｎ- 層72, 73へはス
イッチ回路11からボディバイアス電位Ｖbody-nが印加さ
れるようになっている。またｐ+ 層77, ｐ- チャネル層
68及びｐ- 層75, 76へはスイッチ回路10からボディバイ
アス電位Ｖbody-pが印加されるようになっている。ｐＭ
ＯＳ−ＦＥＴＱ21のＦＳ層74, 74には電源電位Ｖccが印
加され、ｎＭＯＳ−ＦＥＴＱ22のＦＳ層74, 74には接地
電位Ｖssが印加されるようになっている。その他の構成
は図11に示すものと同様であり、同符号を付して説明を
省略する。
イッチ回路11からボディバイアス電位Ｖbody-nが印加さ
れるようになっている。またｐ+ 層77, ｐ- チャネル層
68及びｐ- 層75, 76へはスイッチ回路10からボディバイ
アス電位Ｖbody-pが印加されるようになっている。ｐＭ
ＯＳ−ＦＥＴＱ21のＦＳ層74, 74には電源電位Ｖccが印
加され、ｎＭＯＳ−ＦＥＴＱ22のＦＳ層74, 74には接地
電位Ｖssが印加されるようになっている。その他の構成
は図11に示すものと同様であり、同符号を付して説明を
省略する。
【０１２３】本実施例においても上述の実施例と同様の
効果が得られる。また本実施例では図12に示す如きボデ
ィバイアス電位用のレイアウトを必要とせず、ＦＳ層74
の下のｎ- 層72, 73又はｐ- 層75, 76にて電位固定を行
うことができる。なおｎ- 層73, ｐ- 層75間にｎ+ 層を
形成し、このｎ+ 層にボディバイアス電位Ｖbody-nが印
加される構成としてもよい。
効果が得られる。また本実施例では図12に示す如きボデ
ィバイアス電位用のレイアウトを必要とせず、ＦＳ層74
の下のｎ- 層72, 73又はｐ- 層75, 76にて電位固定を行
うことができる。なおｎ- 層73, ｐ- 層75間にｎ+ 層を
形成し、このｎ+ 層にボディバイアス電位Ｖbody-nが印
加される構成としてもよい。
【０１２４】実施例６．図14は、本発明に係る半導体回
路を構成する論理回路のさらに他の実施例を示す断面構
造図である。本実施例では、ＦＳ法及びＬＯＣＯＳ法に
て素子分離を行ってある。即ち図13に示すｐ+ 層77にか
えてＳｉＯ2 層71を形成してある。そしてｎ- チャネル
層65及びｎ- 層72, 73へはスイッチ回路11からボディバ
イアス電位Ｖbody-nが印加されるようになっている。ま
たｐ- チャネル層68及びｐ- 層75, 76へはスイッチ回路
10からボディバイアス電位Ｖbody-pが印加されるように
なっている。その他の構成は図13に示すものと同様であ
り、同符号を付して説明を省略する。本発明は、このよ
うにＦＳ法及びＬＯＣＯＳ法にて素子分離を行ってある
場合にも適用することができ、前述の実施例と同様の効
果が得られる。
路を構成する論理回路のさらに他の実施例を示す断面構
造図である。本実施例では、ＦＳ法及びＬＯＣＯＳ法に
て素子分離を行ってある。即ち図13に示すｐ+ 層77にか
えてＳｉＯ2 層71を形成してある。そしてｎ- チャネル
層65及びｎ- 層72, 73へはスイッチ回路11からボディバ
イアス電位Ｖbody-nが印加されるようになっている。ま
たｐ- チャネル層68及びｐ- 層75, 76へはスイッチ回路
10からボディバイアス電位Ｖbody-pが印加されるように
なっている。その他の構成は図13に示すものと同様であ
り、同符号を付して説明を省略する。本発明は、このよ
うにＦＳ法及びＬＯＣＯＳ法にて素子分離を行ってある
場合にも適用することができ、前述の実施例と同様の効
果が得られる。
【０１２５】実施例７．図15は、本発明に係る半導体回
路を構成する論理回路のさらに他の実施例を示す断面構
造図である。本実施例では、ｐＭＯＳ−ＦＥＴＱ21にか
えてｎＭＯＳ−ＦＥＴＱ22と同じ構成のｎＭＯＳ−ＦＥ
ＴＱ23を形成し、ｎＭＯＳ−ＦＥＴが併置された場合を
示している。ｎＭＯＳ−ＦＥＴＱ22, Ｑ23間にはｎ+ 層
78が形成してある。ｎＭＯＳ−ＦＥＴＱ22, Ｑ23のＦＳ
層74, 74, 74, 74とｎＭＯＳ−ＦＥＴＱ22のｐ- 層75,
76及びｐ- チャネル層68とには接地電位Ｖssが印加さ
れ、ｎ+ 層78には電源電位Ｖccが印加されるようになっ
ている。ｎＭＯＳ−ＦＥＴＱ23のｐ- 層75, 76及びｐ-
チャネル層68にはスイッチ回路10が接続されている。そ
の他の構成は図13に示すものと同様であり、同符号を付
して説明を省略する。本発明は、このようなｎＭＯＳ−
ＦＥＴが併置された場合にも適用することができ、前述
の実施例と同様の効果が得られる。
路を構成する論理回路のさらに他の実施例を示す断面構
造図である。本実施例では、ｐＭＯＳ−ＦＥＴＱ21にか
えてｎＭＯＳ−ＦＥＴＱ22と同じ構成のｎＭＯＳ−ＦＥ
ＴＱ23を形成し、ｎＭＯＳ−ＦＥＴが併置された場合を
示している。ｎＭＯＳ−ＦＥＴＱ22, Ｑ23間にはｎ+ 層
78が形成してある。ｎＭＯＳ−ＦＥＴＱ22, Ｑ23のＦＳ
層74, 74, 74, 74とｎＭＯＳ−ＦＥＴＱ22のｐ- 層75,
76及びｐ- チャネル層68とには接地電位Ｖssが印加さ
れ、ｎ+ 層78には電源電位Ｖccが印加されるようになっ
ている。ｎＭＯＳ−ＦＥＴＱ23のｐ- 層75, 76及びｐ-
チャネル層68にはスイッチ回路10が接続されている。そ
の他の構成は図13に示すものと同様であり、同符号を付
して説明を省略する。本発明は、このようなｎＭＯＳ−
ＦＥＴが併置された場合にも適用することができ、前述
の実施例と同様の効果が得られる。
【０１２６】また、上述の各実施例においては、電源電
位Ｖcc＜電位Ｖpp、電位Ｖbb＜接地電位Ｖss、電位Ｖ
bb1 ＜電位Ｖbb2 として記述したが、各々相対的のもの
であり、電源電位Ｖcc＞電位Ｖpp、電位Ｖbb＞接地電位
Ｖss、電位Ｖbb1 ＞電位Ｖbb2としても、各々同様のこ
とを記述することができる。
位Ｖcc＜電位Ｖpp、電位Ｖbb＜接地電位Ｖss、電位Ｖ
bb1 ＜電位Ｖbb2 として記述したが、各々相対的のもの
であり、電源電位Ｖcc＞電位Ｖpp、電位Ｖbb＞接地電位
Ｖss、電位Ｖbb1 ＞電位Ｖbb2としても、各々同様のこ
とを記述することができる。
【０１２７】実施例８．図16は、本発明（第２３発明）
に係る半導体回路の実施例８を示す回路図である。図16
では、ウエルを形成したバルク構造のＦＥＴにより構成
した３つのインバータＩ11，Ｉ12，Ｉ13が直列に接続さ
れている場合を示している。インバータＩ11は、電源線
Ｖcc（電源電位：Ｖcc），接地線Ｖss（接地電位：
Ｖss）間にｐＭＯＳのＦＥＴＱ81と、ｎＭＯＳのＦＥＴ
Ｑ82とが直列に接続されている。同様にインバータＩ12
（Ｉ13）は、電源線Ｖcc，接地線Ｖss間にｐＭＯＳのＦ
ＥＴＱ83（Ｑ85）と、ｎＭＯＳのＦＥＴＱ84（Ｑ86）と
が直列に接続されている。
に係る半導体回路の実施例８を示す回路図である。図16
では、ウエルを形成したバルク構造のＦＥＴにより構成
した３つのインバータＩ11，Ｉ12，Ｉ13が直列に接続さ
れている場合を示している。インバータＩ11は、電源線
Ｖcc（電源電位：Ｖcc），接地線Ｖss（接地電位：
Ｖss）間にｐＭＯＳのＦＥＴＱ81と、ｎＭＯＳのＦＥＴ
Ｑ82とが直列に接続されている。同様にインバータＩ12
（Ｉ13）は、電源線Ｖcc，接地線Ｖss間にｐＭＯＳのＦ
ＥＴＱ83（Ｑ85）と、ｎＭＯＳのＦＥＴＱ84（Ｑ86）と
が直列に接続されている。
【０１２８】そしてｐＭＯＳのＦＥＴＱ81及びｎＭＯＳ
のＦＥＴＱ82のゲートが接続されており、この接続点を
入力節点ＩＮとしている。またｐＭＯＳのＦＥＴＱ81，
ｎＭＯＳのＦＥＴＱ82のドレインが接続され、その接続
点は、インバータＩ12のｐＭＯＳのＦＥＴＱ83及びｎＭ
ＯＳのＦＥＴＱ84のゲートの接続点と接続されている。
同様にｐＭＯＳのＦＥＴＱ83及びｎＭＯＳのＦＥＴＱ84
のドレインの接続点は、インバータＩ13のｐＭＯＳのＦ
ＥＴＱ85及びｎＭＯＳのＦＥＴＱ86のゲートの接続点と
接続されており、ｐＭＯＳのＦＥＴＱ85及びｎＭＯＳの
ＦＥＴＱ86のドレインの接続点は出力節点ＯＵＴとなし
てある。
のＦＥＴＱ82のゲートが接続されており、この接続点を
入力節点ＩＮとしている。またｐＭＯＳのＦＥＴＱ81，
ｎＭＯＳのＦＥＴＱ82のドレインが接続され、その接続
点は、インバータＩ12のｐＭＯＳのＦＥＴＱ83及びｎＭ
ＯＳのＦＥＴＱ84のゲートの接続点と接続されている。
同様にｐＭＯＳのＦＥＴＱ83及びｎＭＯＳのＦＥＴＱ84
のドレインの接続点は、インバータＩ13のｐＭＯＳのＦ
ＥＴＱ85及びｎＭＯＳのＦＥＴＱ86のゲートの接続点と
接続されており、ｐＭＯＳのＦＥＴＱ85及びｎＭＯＳの
ＦＥＴＱ86のドレインの接続点は出力節点ＯＵＴとなし
てある。
【０１２９】ｐＭＯＳのＦＥＴＱ81，Ｑ85のバックゲー
トは、電源電位Ｖccと電位Ｖppとを切り換えるスイッチ
回路11と接続されており、ＦＥＴＱ83のバックゲートは
ソースと同じ電源線Ｖccに接続されている。ｎＭＯＳの
ＦＥＴＱ82，Ｑ86のバックゲートはソースと同じ接地線
Ｖssに接続されており、ＦＥＴＱ84のバックゲートは、
接地電位Ｖssと電位Ｖbbとを切り換えるスイッチ回路10
と接続されている。
トは、電源電位Ｖccと電位Ｖppとを切り換えるスイッチ
回路11と接続されており、ＦＥＴＱ83のバックゲートは
ソースと同じ電源線Ｖccに接続されている。ｎＭＯＳの
ＦＥＴＱ82，Ｑ86のバックゲートはソースと同じ接地線
Ｖssに接続されており、ＦＥＴＱ84のバックゲートは、
接地電位Ｖssと電位Ｖbbとを切り換えるスイッチ回路10
と接続されている。
【０１３０】本実施例では、スタンバイ時、入力節点Ｉ
ＮへはＨレベルであるクロック信号が入力される。ｐＭ
ＯＳのＦＥＴＱ81，Ｑ85のバックゲートへはスイッチ回
路11から電位Ｖppが印加され、ＦＥＴＱ83のバックゲー
トへは電源電位Ｖccが印加される。またｎＭＯＳのＦＥ
ＴＱ82，Ｑ86のバックゲートへは接地電位Ｖssが印加さ
れ、ＦＥＴＱ84のバックゲートへはスイッチ回路10から
電位Ｖbbが印加される。
ＮへはＨレベルであるクロック信号が入力される。ｐＭ
ＯＳのＦＥＴＱ81，Ｑ85のバックゲートへはスイッチ回
路11から電位Ｖppが印加され、ＦＥＴＱ83のバックゲー
トへは電源電位Ｖccが印加される。またｎＭＯＳのＦＥ
ＴＱ82，Ｑ86のバックゲートへは接地電位Ｖssが印加さ
れ、ＦＥＴＱ84のバックゲートへはスイッチ回路10から
電位Ｖbbが印加される。
【０１３１】一方アクティブ時には、入力節点ＩＮへは
Ｌレベルであるクロック信号が入力される。ＦＥＴＱ8
1，Ｑ85のバックゲートへはスイッチ回路11から電源電
位Ｖccが印加され、ＦＥＴＱ83のバックゲートへはソー
ス電位と同じ電源電位Ｖccが印加される。またＦＥＴＱ
82，Ｑ86のバックゲートへはソース電位と同じ接地電位
Ｖssが印加され、ＦＥＴＱ84のバックゲートへはスイッ
チ回路10から接地電位Ｖ ssが印加される。
Ｌレベルであるクロック信号が入力される。ＦＥＴＱ8
1，Ｑ85のバックゲートへはスイッチ回路11から電源電
位Ｖccが印加され、ＦＥＴＱ83のバックゲートへはソー
ス電位と同じ電源電位Ｖccが印加される。またＦＥＴＱ
82，Ｑ86のバックゲートへはソース電位と同じ接地電位
Ｖssが印加され、ＦＥＴＱ84のバックゲートへはスイッ
チ回路10から接地電位Ｖ ssが印加される。
【０１３２】このようにバックゲートへ印加する電位を
制御することにより、スタンバイ時はオフしているｐＭ
ＯＳのＦＥＴＱ81，Ｑ85の閾値電圧が、アクティブ時の
閾値電圧よりも大きくなり、またスタンバイ時はオフし
ているｎＭＯＳのＦＥＴＱ84の閾値電圧が、アクティブ
時の閾値電圧よりも大きくなる。従ってスタンバイ時に
オフしているＦＥＴにおいて流れるサブスレッショルド
電流を低減することができる。低電圧回路に対しても閾
値スケーリングを行ってインバータ列における高速動作
を実現することができる。
制御することにより、スタンバイ時はオフしているｐＭ
ＯＳのＦＥＴＱ81，Ｑ85の閾値電圧が、アクティブ時の
閾値電圧よりも大きくなり、またスタンバイ時はオフし
ているｎＭＯＳのＦＥＴＱ84の閾値電圧が、アクティブ
時の閾値電圧よりも大きくなる。従ってスタンバイ時に
オフしているＦＥＴにおいて流れるサブスレッショルド
電流を低減することができる。低電圧回路に対しても閾
値スケーリングを行ってインバータ列における高速動作
を実現することができる。
【０１３３】実施例９．図17は、本発明（第２３発明）
に係る半導体回路の実施例９を示す回路図である。図17
では、ＳＯＩ構造のＦＥＴにより構成した４つのインバ
ータＩ1 ，Ｉ2，Ｉ3 ，Ｉ4 が直列に接続されている場
合を示している。インバータＩ1 は、電源線Ｖcc（電源
電位：Ｖcc），接地線Ｖss（接地電位：Ｖss）間にｐＭ
ＯＳのＦＥＴＱ31と、ｎＭＯＳのＦＥＴＱ32とが直列に
接続されている。同様にインバータＩ2 （Ｉ3 ，Ｉ4 ）
は、電源線Ｖcc，接地線Ｖss間にｐＭＯＳのＦＥＴＱ33
（Ｑ35，Ｑ37）と、ｎＭＯＳのＦＥＴＱ34（Ｑ36，Ｑ3
8）とが直列に接続されている。
に係る半導体回路の実施例９を示す回路図である。図17
では、ＳＯＩ構造のＦＥＴにより構成した４つのインバ
ータＩ1 ，Ｉ2，Ｉ3 ，Ｉ4 が直列に接続されている場
合を示している。インバータＩ1 は、電源線Ｖcc（電源
電位：Ｖcc），接地線Ｖss（接地電位：Ｖss）間にｐＭ
ＯＳのＦＥＴＱ31と、ｎＭＯＳのＦＥＴＱ32とが直列に
接続されている。同様にインバータＩ2 （Ｉ3 ，Ｉ4 ）
は、電源線Ｖcc，接地線Ｖss間にｐＭＯＳのＦＥＴＱ33
（Ｑ35，Ｑ37）と、ｎＭＯＳのＦＥＴＱ34（Ｑ36，Ｑ3
8）とが直列に接続されている。
【０１３４】そしてｐＭＯＳのＦＥＴＱ31及びｎＭＯＳ
のＦＥＴＱ32のゲートが接続されており、この接続点を
入力節点ＩＮとしている。またｐＭＯＳのＦＥＴＱ31，
ｎＭＯＳのＦＥＴＱ32のドレインが接続され、その接続
点は、インバータＩ2 のｐＭＯＳのＦＥＴＱ33及びｎＭ
ＯＳのＦＥＴＱ34のゲートの接続点と接続されている。
同様にｐＭＯＳのＦＥＴＱ33及びｎＭＯＳのＦＥＴＱ34
のドレインの接続点は、インバータＩ3 のｐＭＯＳのＦ
ＥＴＱ35及びｎＭＯＳのＦＥＴＱ36のゲートの接続点と
接続されており、ｐＭＯＳのＦＥＴＱ35及びｎＭＯＳの
ＦＥＴＱ36のドレインの接続点は、インバータＩ4 のｐ
ＭＯＳのＦＥＴＱ37及びｎＭＯＳのＦＥＴＱ38のゲート
の接続点と接続されている。ｐＭＯＳのＦＥＴＱ37及び
ｎＭＯＳのＦＥＴＱ38のドレインの接続点は出力節点Ｏ
ＵＴとなしてある。
のＦＥＴＱ32のゲートが接続されており、この接続点を
入力節点ＩＮとしている。またｐＭＯＳのＦＥＴＱ31，
ｎＭＯＳのＦＥＴＱ32のドレインが接続され、その接続
点は、インバータＩ2 のｐＭＯＳのＦＥＴＱ33及びｎＭ
ＯＳのＦＥＴＱ34のゲートの接続点と接続されている。
同様にｐＭＯＳのＦＥＴＱ33及びｎＭＯＳのＦＥＴＱ34
のドレインの接続点は、インバータＩ3 のｐＭＯＳのＦ
ＥＴＱ35及びｎＭＯＳのＦＥＴＱ36のゲートの接続点と
接続されており、ｐＭＯＳのＦＥＴＱ35及びｎＭＯＳの
ＦＥＴＱ36のドレインの接続点は、インバータＩ4 のｐ
ＭＯＳのＦＥＴＱ37及びｎＭＯＳのＦＥＴＱ38のゲート
の接続点と接続されている。ｐＭＯＳのＦＥＴＱ37及び
ｎＭＯＳのＦＥＴＱ38のドレインの接続点は出力節点Ｏ
ＵＴとなしてある。
【０１３５】ｐＭＯＳのＦＥＴＱ31，Ｑ35のボディ（チ
ャネル層，ＦＳ層下のチャネルオフ層を含む）はソース
と同じ電源線Ｖccに接続されており、ｎＭＯＳのＦＥＴ
Ｑ34，Ｑ38のボディはソースと同じ接地線Ｖssに接続さ
れている。またｐＭＯＳのＦＥＴＱ33，Ｑ37のボディ
は、電位Ｖpp1 又は電位Ｖpp2 （Ｖpp1 ＞Ｖpp2 ）を選
択的に与えるスイッチ回路81と接続されており、ｎＭＯ
ＳのＦＥＴＱ32，Ｑ36のボディは、電位Ｖbb1 又は電位
Ｖbb2 （Ｖbb1 ＜Ｖbb2 ）を選択的に与えるスイッチ回
路82と接続されている。
ャネル層，ＦＳ層下のチャネルオフ層を含む）はソース
と同じ電源線Ｖccに接続されており、ｎＭＯＳのＦＥＴ
Ｑ34，Ｑ38のボディはソースと同じ接地線Ｖssに接続さ
れている。またｐＭＯＳのＦＥＴＱ33，Ｑ37のボディ
は、電位Ｖpp1 又は電位Ｖpp2 （Ｖpp1 ＞Ｖpp2 ）を選
択的に与えるスイッチ回路81と接続されており、ｎＭＯ
ＳのＦＥＴＱ32，Ｑ36のボディは、電位Ｖbb1 又は電位
Ｖbb2 （Ｖbb1 ＜Ｖbb2 ）を選択的に与えるスイッチ回
路82と接続されている。
【０１３６】スイッチ回路81へは、電圧供給手段83によ
って電位Ｖpp1 が与えられ、電圧供給手段84によって電
位Ｖpp2 が与えられ、さらにクロック信号発生回路85か
ら反転クロック信号バーφが与えられるようになってい
る。またスイッチ回路82へは、電圧供給手段86によって
電位Ｖbb1 が与えられ、電圧供給手段87によって電位Ｖ
bb2 が与えられ、さらにクロック信号発生回路85から反
転クロック信号バーφが与えられるようになっている。
以上、スイッチ回路81, 82, 電圧供給手段83,84,86,87
及びクロック信号発生回路85を含む回路を基板（ボデ
ィ）バイアス切換回路88とする。
って電位Ｖpp1 が与えられ、電圧供給手段84によって電
位Ｖpp2 が与えられ、さらにクロック信号発生回路85か
ら反転クロック信号バーφが与えられるようになってい
る。またスイッチ回路82へは、電圧供給手段86によって
電位Ｖbb1 が与えられ、電圧供給手段87によって電位Ｖ
bb2 が与えられ、さらにクロック信号発生回路85から反
転クロック信号バーφが与えられるようになっている。
以上、スイッチ回路81, 82, 電圧供給手段83,84,86,87
及びクロック信号発生回路85を含む回路を基板（ボデ
ィ）バイアス切換回路88とする。
【０１３７】スイッチ回路82は、図10に示す外部ＲＡＳ
信号ｅｘ．ＲＡＳをクロック信号発生回路85にて発生さ
れるクロック信号（φまたはバーφ）としたものと同様
である。そして切り換えスイッチ（３６ｂ）の出力側を
ｎＭＯＳのＦＥＴＱ34，Ｑ38のボディと接続しておく。
なお電位Ｖbb1 又は電位Ｖbb2 のいずれかを接地電位Ｖ
ssとすることができ、電位Ｖbb2 を接地電位Ｖssとすれ
ば図２に示す構成と同様になる。このときＶbb1 ＜Ｖ
bb2 でなければならない。
信号ｅｘ．ＲＡＳをクロック信号発生回路85にて発生さ
れるクロック信号（φまたはバーφ）としたものと同様
である。そして切り換えスイッチ（３６ｂ）の出力側を
ｎＭＯＳのＦＥＴＱ34，Ｑ38のボディと接続しておく。
なお電位Ｖbb1 又は電位Ｖbb2 のいずれかを接地電位Ｖ
ssとすることができ、電位Ｖbb2 を接地電位Ｖssとすれ
ば図２に示す構成と同様になる。このときＶbb1 ＜Ｖ
bb2 でなければならない。
【０１３８】またスイッチ回路81は、図３に示す電圧供
給手段15を電圧供給手段83にかえて電位Ｖppを電位Ｖ
pp1 とし、電源電位Ｖccを電圧供給手段84から得られる
電位Ｖ pp2 すればよい。なおなお電位Ｖpp1 又は電位Ｖ
pp2 のいずれかを電源電位Ｖccとすることができ、電位
Ｖpp2 を電源電位Ｖccとすれば図３に示す構成と同様に
なる。このときＶpp1 ＞Ｖpp2 でなければならない。
給手段15を電圧供給手段83にかえて電位Ｖppを電位Ｖ
pp1 とし、電源電位Ｖccを電圧供給手段84から得られる
電位Ｖ pp2 すればよい。なおなお電位Ｖpp1 又は電位Ｖ
pp2 のいずれかを電源電位Ｖccとすることができ、電位
Ｖpp2 を電源電位Ｖccとすれば図３に示す構成と同様に
なる。このときＶpp1 ＞Ｖpp2 でなければならない。
【０１３９】以上の如く構成された半導体回路の動作に
ついて説明する。スタンバイ時に入力節点ＩＮより入力
される入力信号はＬレベルであり、スタンバイ時にオン
しているＦＥＴＱ31, Ｑ34, Ｑ35, Ｑ38のボディバイア
ス電位はソース電位と同じである。またスタンバイ時に
オフしているｎＭＯＳのＦＥＴＱ32, Ｑ36のボディバイ
アス電位は電位Ｖbb1 であり、ｐＭＯＳのＦＥＴＱ33,
Ｑ37のボディバイアス電位は電位Ｖpp1 である。
ついて説明する。スタンバイ時に入力節点ＩＮより入力
される入力信号はＬレベルであり、スタンバイ時にオン
しているＦＥＴＱ31, Ｑ34, Ｑ35, Ｑ38のボディバイア
ス電位はソース電位と同じである。またスタンバイ時に
オフしているｎＭＯＳのＦＥＴＱ32, Ｑ36のボディバイ
アス電位は電位Ｖbb1 であり、ｐＭＯＳのＦＥＴＱ33,
Ｑ37のボディバイアス電位は電位Ｖpp1 である。
【０１４０】アクティブ時には入力節点ＩＮより入力さ
れる入力信号はＨレベルとなり、ＦＥＴＱ32, Ｑ33, Ｑ
36, Ｑ37がオンする。このときｎＭＯＳのＦＥＴＱ32,
Ｑ36のボディには基板（ボディ）バイアス切換回路88に
て電位Ｖbb2 が印加され、ｐＭＯＳのＦＥＴＱ33, Ｑ37
のボディには基板（ボディ）バイアス切換回路88にて電
位Ｖpp2 が印加される。またオフしているＦＥＴＱ31,
Ｑ34, Ｑ35, Ｑ38のボディバイアス電位はソース電位と
同じである。
れる入力信号はＨレベルとなり、ＦＥＴＱ32, Ｑ33, Ｑ
36, Ｑ37がオンする。このときｎＭＯＳのＦＥＴＱ32,
Ｑ36のボディには基板（ボディ）バイアス切換回路88に
て電位Ｖbb2 が印加され、ｐＭＯＳのＦＥＴＱ33, Ｑ37
のボディには基板（ボディ）バイアス切換回路88にて電
位Ｖpp2 が印加される。またオフしているＦＥＴＱ31,
Ｑ34, Ｑ35, Ｑ38のボディバイアス電位はソース電位と
同じである。
【０１４１】実施例１と同様に、スタンバイ時にはｎＭ
ＯＳのＦＥＴのボディバイアス電位はアクティブ時より
低くし、ｐＭＯＳのＦＥＴのボディバイアス電位はアク
ティブ時より高くして閾値電圧を大きくしている。これ
によりサブスレショールド電流を低減することができ
る。またアクティブ時には閾値電圧を小さくしているの
でインバータ列のスイッチング速度を上昇させることが
できる。
ＯＳのＦＥＴのボディバイアス電位はアクティブ時より
低くし、ｐＭＯＳのＦＥＴのボディバイアス電位はアク
ティブ時より高くして閾値電圧を大きくしている。これ
によりサブスレショールド電流を低減することができ
る。またアクティブ時には閾値電圧を小さくしているの
でインバータ列のスイッチング速度を上昇させることが
できる。
【０１４２】本実施例では、インバータを構成する全て
のＦＥＴのボディバイアス電位を制御するのではなく、
スタンバイ時にオフするＦＥＴＱ32, Ｑ33, Ｑ36, Ｑ37
のみ基板（ボディ）バイアス切換回路88に接続してボデ
ィバイアス電位を制御している。従ってボディバイアス
電位の切り換えに要する消費電流は、全てのＦＥＴのボ
ディバイアス電位を制御する場合の半分である。またボ
ディバイアス電位の切り換え速度も高い。
のＦＥＴのボディバイアス電位を制御するのではなく、
スタンバイ時にオフするＦＥＴＱ32, Ｑ33, Ｑ36, Ｑ37
のみ基板（ボディ）バイアス切換回路88に接続してボデ
ィバイアス電位を制御している。従ってボディバイアス
電位の切り換えに要する消費電流は、全てのＦＥＴのボ
ディバイアス電位を制御する場合の半分である。またボ
ディバイアス電位の切り換え速度も高い。
【０１４３】なおインバータ列を図４に示す如く、ウエ
ルを形成したバルク構造にて作製すると、基板電位が４
種類あるので４つのウエルが必要である。この場合はウ
エル間分離等の理由でレイアウト面積が大きくなった
り、ウエルの寄生容量に対する充放電が大きいという問
題がある。しかしながら図11に示す如きＳＯＩ構造のＭ
ＯＳＦＥＴでインバータ列を作製すると、このような問
題は生じない。従って本実施例はＳＯＩ構造のＭＯＳＦ
ＥＴで構成されたインバータ列に適用すると良好な効果
が得られる。以上より、低閾値電圧であり且つスタンバ
イ電流（サブスレッショルド電流）が小さく、高速動作
が可能な論理回路を実現することができる。
ルを形成したバルク構造にて作製すると、基板電位が４
種類あるので４つのウエルが必要である。この場合はウ
エル間分離等の理由でレイアウト面積が大きくなった
り、ウエルの寄生容量に対する充放電が大きいという問
題がある。しかしながら図11に示す如きＳＯＩ構造のＭ
ＯＳＦＥＴでインバータ列を作製すると、このような問
題は生じない。従って本実施例はＳＯＩ構造のＭＯＳＦ
ＥＴで構成されたインバータ列に適用すると良好な効果
が得られる。以上より、低閾値電圧であり且つスタンバ
イ電流（サブスレッショルド電流）が小さく、高速動作
が可能な論理回路を実現することができる。
【０１４４】実施例10．図18は、本発明（第２３，２６
発明）に係る半導体回路の実施例10を示す回路図であ
る。本実施例では実施例９におけるｐＭＯＳのＦＥＴＱ
31, Ｑ35（例えば閾値電圧：0.7V）にかえてこれらより
閾値電圧が小さい（例えば 0.3〜0.4V）ｐＭＯＳのＦＥ
ＴＱ41, Ｑ45を使用している。また実施例９におけるｎ
ＭＯＳのＦＥＴＱ34, Ｑ38（例えば閾値電圧：0.7V）に
かえてこれらより閾値電圧が小さい（例えば 0.3〜0.4
V）ｎＭＯＳのＦＥＴＱ44, Ｑ48を使用している。その
他の構成は図17に示す構成と同様であり同符号を付して
説明を省略する。なおバルク構造のＦＥＴを使用しても
よい。
発明）に係る半導体回路の実施例10を示す回路図であ
る。本実施例では実施例９におけるｐＭＯＳのＦＥＴＱ
31, Ｑ35（例えば閾値電圧：0.7V）にかえてこれらより
閾値電圧が小さい（例えば 0.3〜0.4V）ｐＭＯＳのＦＥ
ＴＱ41, Ｑ45を使用している。また実施例９におけるｎ
ＭＯＳのＦＥＴＱ34, Ｑ38（例えば閾値電圧：0.7V）に
かえてこれらより閾値電圧が小さい（例えば 0.3〜0.4
V）ｎＭＯＳのＦＥＴＱ44, Ｑ48を使用している。その
他の構成は図17に示す構成と同様であり同符号を付して
説明を省略する。なおバルク構造のＦＥＴを使用しても
よい。
【０１４５】本実施例においては、アクティブ時にオン
するＦＥＴＱ41, Ｑ44, Ｑ45, Ｑ48の閾値電圧が小さく
なしてあることにより、スタンバイ時からアクティブ時
への移行時において瞬時に電流が流れる。従って実施例
９よりも高速なスイッチング動作が可能となる。
するＦＥＴＱ41, Ｑ44, Ｑ45, Ｑ48の閾値電圧が小さく
なしてあることにより、スタンバイ時からアクティブ時
への移行時において瞬時に電流が流れる。従って実施例
９よりも高速なスイッチング動作が可能となる。
【０１４６】実施例11.図19は、本発明（第２４，２５
発明）に係る半導体回路の実施例11を示す回路図であ
る。本実施例では、ＭＴ−ＭＯＳ構造を使用した４つの
インバータＩ5 ，Ｉ6 ，Ｉ7 ，Ｉ8 を示す。インバータ
Ｉ5 のｐＭＯＳのＦＥＴＱ51, ｎＭＯＳのＦＥＴＱ52の
ゲートの接続点を入力節点ＩＮとしており、ｐＭＯＳの
ＦＥＴＱ51，ｎＭＯＳのＦＥＴＱ52のドレインの接続点
は、インバータＩ6 のｐＭＯＳのＦＥＴＱ53及びｎＭＯ
ＳのＦＥＴＱ54のゲートの接続点と接続されている。同
様にｐＭＯＳのＦＥＴＱ53及びｎＭＯＳのＦＥＴＱ54の
ドレインの接続点は、インバータＩ7 のｐＭＯＳのＦＥ
ＴＱ55及びｎＭＯＳのＦＥＴＱ56のゲートの接続点と接
続されており、ｐＭＯＳのＦＥＴＱ55及びｎＭＯＳのＦ
ＥＴＱ56のドレインの接続点は、インバータＩ8 のｐＭ
ＯＳのＦＥＴＱ57及びｎＭＯＳのＦＥＴＱ58のゲートの
接続点と接続されている。ｐＭＯＳのＦＥＴＱ57及びｎ
ＭＯＳのＦＥＴＱ58のドレインの接続点は出力節点ＯＵ
Ｔとなしてある。
発明）に係る半導体回路の実施例11を示す回路図であ
る。本実施例では、ＭＴ−ＭＯＳ構造を使用した４つの
インバータＩ5 ，Ｉ6 ，Ｉ7 ，Ｉ8 を示す。インバータ
Ｉ5 のｐＭＯＳのＦＥＴＱ51, ｎＭＯＳのＦＥＴＱ52の
ゲートの接続点を入力節点ＩＮとしており、ｐＭＯＳの
ＦＥＴＱ51，ｎＭＯＳのＦＥＴＱ52のドレインの接続点
は、インバータＩ6 のｐＭＯＳのＦＥＴＱ53及びｎＭＯ
ＳのＦＥＴＱ54のゲートの接続点と接続されている。同
様にｐＭＯＳのＦＥＴＱ53及びｎＭＯＳのＦＥＴＱ54の
ドレインの接続点は、インバータＩ7 のｐＭＯＳのＦＥ
ＴＱ55及びｎＭＯＳのＦＥＴＱ56のゲートの接続点と接
続されており、ｐＭＯＳのＦＥＴＱ55及びｎＭＯＳのＦ
ＥＴＱ56のドレインの接続点は、インバータＩ8 のｐＭ
ＯＳのＦＥＴＱ57及びｎＭＯＳのＦＥＴＱ58のゲートの
接続点と接続されている。ｐＭＯＳのＦＥＴＱ57及びｎ
ＭＯＳのＦＥＴＱ58のドレインの接続点は出力節点ＯＵ
Ｔとなしてある。
【０１４７】ｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57
のソースは副電源線Ｖcc1 に接続されており、ｎＭＯＳ
のＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のソースは副接地線Ｖ
ss1に接続されている。副電源線Ｖcc1 は、反転クロッ
ク信号バーφがゲートに与えられ、電源電位Ｖccがボデ
ィ（バックゲート）に与えられるｐＭＯＳのＦＥＴＱ59
を介して電源線Ｖccと接続されている。副接地線Ｖss1
は、クロック信号φがゲートに与えられ、接地電位Ｖss
がボディ（バックゲート）に与えられるｎＭＯＳのＦＥ
ＴＱ60を介して接地線Ｖssと接続されている。ＦＥＴＱ
59, Ｑ60の閾値電圧は、インバータＩ5 ，Ｉ6 ，Ｉ7 ，
Ｉ8 を構成するＦＥＴＱ51, Ｑ52, Ｑ53, Ｑ54, Ｑ55,
Ｑ56, Ｑ57, Ｑ58の閾値電圧より大きい。
のソースは副電源線Ｖcc1 に接続されており、ｎＭＯＳ
のＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のソースは副接地線Ｖ
ss1に接続されている。副電源線Ｖcc1 は、反転クロッ
ク信号バーφがゲートに与えられ、電源電位Ｖccがボデ
ィ（バックゲート）に与えられるｐＭＯＳのＦＥＴＱ59
を介して電源線Ｖccと接続されている。副接地線Ｖss1
は、クロック信号φがゲートに与えられ、接地電位Ｖss
がボディ（バックゲート）に与えられるｎＭＯＳのＦＥ
ＴＱ60を介して接地線Ｖssと接続されている。ＦＥＴＱ
59, Ｑ60の閾値電圧は、インバータＩ5 ，Ｉ6 ，Ｉ7 ，
Ｉ8 を構成するＦＥＴＱ51, Ｑ52, Ｑ53, Ｑ54, Ｑ55,
Ｑ56, Ｑ57, Ｑ58の閾値電圧より大きい。
【０１４８】ｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57
のボディ（バックゲート）は、基板（ボディ）バイアス
切換回路88のスイッチ回路(81)に接続されており、ｎＭ
ＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のボディ（バック
ゲート）は、基板（ボディ）バイアス切換回路88のスイ
ッチ回路(82)に接続されている。
のボディ（バックゲート）は、基板（ボディ）バイアス
切換回路88のスイッチ回路(81)に接続されており、ｎＭ
ＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のボディ（バック
ゲート）は、基板（ボディ）バイアス切換回路88のスイ
ッチ回路(82)に接続されている。
【０１４９】以上の如き構成の半導体回路では、スタン
バイ時にはＦＥＴＱ59, 60をオフさせる。これにより副
電源線Ｖcc1 には電源電位Ｖccが与えられなくなり、副
接地線Ｖss1 には接地電位Ｖssが与えられなくなる。さ
らにｐＭＯＳのＦＥＴＱ51,Ｑ53, Ｑ55, Ｑ57のボディ
（バックゲート）には電位Ｖpp1 が印加され、ｎＭＯＳ
のＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のボディ（バックゲー
ト）には電位Ｖbb1 が印加される。
バイ時にはＦＥＴＱ59, 60をオフさせる。これにより副
電源線Ｖcc1 には電源電位Ｖccが与えられなくなり、副
接地線Ｖss1 には接地電位Ｖssが与えられなくなる。さ
らにｐＭＯＳのＦＥＴＱ51,Ｑ53, Ｑ55, Ｑ57のボディ
（バックゲート）には電位Ｖpp1 が印加され、ｎＭＯＳ
のＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のボディ（バックゲー
ト）には電位Ｖbb1 が印加される。
【０１５０】またアクティブ時にはＦＥＴＱ59, 60をオ
ンさせる。これによりｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ
55, Ｑ57のソースには副電源線Ｖcc1 を介して電源電位
Ｖccが与えられ、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56,
Ｑ58のソースには副接地線Ｖ ss1 を介して接地電位Ｖss
が与えられる。さらにｐＭＯＳのＦＥＴＱ51, Ｑ53,Ｑ5
5, Ｑ57のボディ（バックゲート）には電位Ｖpp2 が印
加され、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のボ
ディ（バックゲート）には電位Ｖbb2 が印加される。
ンさせる。これによりｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ
55, Ｑ57のソースには副電源線Ｖcc1 を介して電源電位
Ｖccが与えられ、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56,
Ｑ58のソースには副接地線Ｖ ss1 を介して接地電位Ｖss
が与えられる。さらにｐＭＯＳのＦＥＴＱ51, Ｑ53,Ｑ5
5, Ｑ57のボディ（バックゲート）には電位Ｖpp2 が印
加され、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のボ
ディ（バックゲート）には電位Ｖbb2 が印加される。
【０１５１】本発明ではインバータ列で電流が流れて副
電源線Ｖcc1 の電位，副接地線Ｖss 1 の電位のへたりが
生じても、スタンバイ時の閾値電圧を高くするようにＦ
ＥＴのボディ（バックゲート）バイアス電位を制御する
ので、スイッチングに遅延が生じたり、論理が変わった
りすることを防止することができる。
電源線Ｖcc1 の電位，副接地線Ｖss 1 の電位のへたりが
生じても、スタンバイ時の閾値電圧を高くするようにＦ
ＥＴのボディ（バックゲート）バイアス電位を制御する
ので、スイッチングに遅延が生じたり、論理が変わった
りすることを防止することができる。
【０１５２】実施例12.図20は、本発明（第２３，２
５）に係る半導体回路の実施例12を示す回路図である。
本実施例では図19に示すｐＭＯＳのＦＥＴＱ51, Ｑ55の
ボディ（バックゲート）を電源線Ｖccに接続し、ｐＭＯ
ＳのＦＥＴＱ53, Ｑ57のみのボディ（バックゲート）を
基板（ボディ）バイアス切換回路88に接続している。ま
た図19に示すｎＭＯＳのＦＥＴＱ54, Ｑ58のボディ（バ
ックゲート）を接地線Ｖssに接続し、ｎＭＯＳのＦＥＴ
Ｑ52, Ｑ56のみのボディ（バックゲート）を基板（ボデ
ィ）バイアス切換回路88に接続している。その他の構成
は図19に示すものと同様であり、同符号を付して説明を
省略する。
５）に係る半導体回路の実施例12を示す回路図である。
本実施例では図19に示すｐＭＯＳのＦＥＴＱ51, Ｑ55の
ボディ（バックゲート）を電源線Ｖccに接続し、ｐＭＯ
ＳのＦＥＴＱ53, Ｑ57のみのボディ（バックゲート）を
基板（ボディ）バイアス切換回路88に接続している。ま
た図19に示すｎＭＯＳのＦＥＴＱ54, Ｑ58のボディ（バ
ックゲート）を接地線Ｖssに接続し、ｎＭＯＳのＦＥＴ
Ｑ52, Ｑ56のみのボディ（バックゲート）を基板（ボデ
ィ）バイアス切換回路88に接続している。その他の構成
は図19に示すものと同様であり、同符号を付して説明を
省略する。
【０１５３】本実施例では、スタンバイ時にオフするＦ
ＥＴＱ52, Ｑ53, Ｑ56, Ｑ57のみの基板バイアス電位を
可変としている。これにより基板（ボディ）バイアス切
換回路88によって基板バイアス電位を変更するＦＥＴの
数が実施例11の場合の半分となるので、基板バイアス電
位の切換に要する消費電力を１／２に低減することがで
き、また高速にて切り換えることができる。
ＥＴＱ52, Ｑ53, Ｑ56, Ｑ57のみの基板バイアス電位を
可変としている。これにより基板（ボディ）バイアス切
換回路88によって基板バイアス電位を変更するＦＥＴの
数が実施例11の場合の半分となるので、基板バイアス電
位の切換に要する消費電力を１／２に低減することがで
き、また高速にて切り換えることができる。
【０１５４】実施例13.図21は、本発明（第２７発明）
に係る半導体回路の実施例13を示す回路図であり、図26
に示すワードドライバに本発明を適用した場合を示す。
ワードドライバＷＤは、昇圧電源に接続された電源線Ｖ
pp2 （電位：Ｖpp2 ），接地間にｐＭＯＳのＦＥＴＱ6
1, ｎＭＯＳのＦＥＴＱ62が直列に接続されており、ｐ
ＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦＥＴＱ62のゲートに
デコーダ信号Ｘが入力され、ｐＭＯＳのＦＥＴＱ61, ｎ
ＭＯＳのＦＥＴＱ62のドレインの接続点にワード線ＷＬ
が接続されている。このような構成のワードドライバＷ
Ｄが縦方向にｎ個，横方向にｍ列並設されている（ＷＤ
11〜ＷＤmn）。そして各ワードドライバＷＤのｐＭＯＳ
のＦＥＴＱ61のボディ（バックゲート）は、上述の実施
例と同様のスイッチ回路81に接続されている。
に係る半導体回路の実施例13を示す回路図であり、図26
に示すワードドライバに本発明を適用した場合を示す。
ワードドライバＷＤは、昇圧電源に接続された電源線Ｖ
pp2 （電位：Ｖpp2 ），接地間にｐＭＯＳのＦＥＴＱ6
1, ｎＭＯＳのＦＥＴＱ62が直列に接続されており、ｐ
ＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦＥＴＱ62のゲートに
デコーダ信号Ｘが入力され、ｐＭＯＳのＦＥＴＱ61, ｎ
ＭＯＳのＦＥＴＱ62のドレインの接続点にワード線ＷＬ
が接続されている。このような構成のワードドライバＷ
Ｄが縦方向にｎ個，横方向にｍ列並設されている（ＷＤ
11〜ＷＤmn）。そして各ワードドライバＷＤのｐＭＯＳ
のＦＥＴＱ61のボディ（バックゲート）は、上述の実施
例と同様のスイッチ回路81に接続されている。
【０１５５】このような構成の半導体回路においては、
ｐＭＯＳのＦＥＴＱ61のボディ（バックゲート）バイア
ス電位を、スイッチ回路81によりスタンバイ時に電位Ｖ
pp1とする。そしてアクティブ時には電位Ｖpp2 （Ｖ
pp1 ＞Ｖpp2 ）とし、選択されたワードドライバＷＤ
（例えばワードドライバＷＤ11）にデコーダ信号Ｘ1 が
入力されることにより、ワード線ＷＬがアクティブ状態
になる。本実施例においてもスタンバイ時に流れるスタ
ンバイ電流（サブスレッショルド電流）が少ないＤＲＡ
Ｍを実現することができる。
ｐＭＯＳのＦＥＴＱ61のボディ（バックゲート）バイア
ス電位を、スイッチ回路81によりスタンバイ時に電位Ｖ
pp1とする。そしてアクティブ時には電位Ｖpp2 （Ｖ
pp1 ＞Ｖpp2 ）とし、選択されたワードドライバＷＤ
（例えばワードドライバＷＤ11）にデコーダ信号Ｘ1 が
入力されることにより、ワード線ＷＬがアクティブ状態
になる。本実施例においてもスタンバイ時に流れるスタ
ンバイ電流（サブスレッショルド電流）が少ないＤＲＡ
Ｍを実現することができる。
【０１５６】実施例14.図22は、本発明（第２８発明）
に係る半導体回路の実施例14を示す回路図であり、階層
構造のワードドライバを本発明を利用して実現した場合
を示す。図21に示す縦方向に配置されたワードドライバ
ＷＤを列単位にワードドライバ列Ｂ1,Ｂ2,…Ｂm とす
る。ｐＭＯＳのＦＥＴＱ61のボディ（バックゲート）
は、ワードドライバ列Ｂ毎にスイッチ回路81と接続され
ている。各スイッチ回路81へは電圧供給手段83, 84から
電位Ｖpp1 , Ｖpp2 が与えられる。またアクティブ時に
Ｌレベルとなるクロック信号φとワードドライバ列Ｂを
選択するための列選択信号Ｋとを入力とする NOR回路Ｎ
1,Ｎ2,…Ｎm の出力信号が各スイッチ回路81へ与えられ
るようになしてある。その他の構成は図21に示すものと
同様であり、同符号を付して説明を省略する。
に係る半導体回路の実施例14を示す回路図であり、階層
構造のワードドライバを本発明を利用して実現した場合
を示す。図21に示す縦方向に配置されたワードドライバ
ＷＤを列単位にワードドライバ列Ｂ1,Ｂ2,…Ｂm とす
る。ｐＭＯＳのＦＥＴＱ61のボディ（バックゲート）
は、ワードドライバ列Ｂ毎にスイッチ回路81と接続され
ている。各スイッチ回路81へは電圧供給手段83, 84から
電位Ｖpp1 , Ｖpp2 が与えられる。またアクティブ時に
Ｌレベルとなるクロック信号φとワードドライバ列Ｂを
選択するための列選択信号Ｋとを入力とする NOR回路Ｎ
1,Ｎ2,…Ｎm の出力信号が各スイッチ回路81へ与えられ
るようになしてある。その他の構成は図21に示すものと
同様であり、同符号を付して説明を省略する。
【０１５７】このような構成の半導体回路においては、
スタンバイ時には、クロック信号φ及び列選択信号Ｋ1
，Ｋ2 ，…Ｋm はＨレベルであり、ｐＭＯＳのＦＥＴ
Ｑ61のボディ（バックゲート）へ電位Ｖpp1 を印加す
る。これによりｐＭＯＳのＦＥＴＱ61の閾値電圧が高く
なり、ほとんどサブスレッショルド電流は流れない。
スタンバイ時には、クロック信号φ及び列選択信号Ｋ1
，Ｋ2 ，…Ｋm はＨレベルであり、ｐＭＯＳのＦＥＴ
Ｑ61のボディ（バックゲート）へ電位Ｖpp1 を印加す
る。これによりｐＭＯＳのＦＥＴＱ61の閾値電圧が高く
なり、ほとんどサブスレッショルド電流は流れない。
【０１５８】そしてアクティブ時には、クロック信号が
Ｌレベルとなり、選択されたワードドライバＷＤ（例え
ばワードドライバＷＤ11）に接続されたスイッチ回路81
へ与えられる列選択信号Ｋ1 がＬレベルとなる。その他
の列選択信号Ｋ2 ，…Ｋm はＨレベルである。そしてｐ
ＭＯＳのＦＥＴＱ61にデコーダ信号Ｘ1 が入力されるこ
とによりワード線ＷＬが立ち上がる。アクティブ時には
選択されたワードドライバＷＤのｐＭＯＳのＦＥＴＱ61
の閾値電圧が小さくなるので、ワード線ＷＬは高速にて
立ち上がる。
Ｌレベルとなり、選択されたワードドライバＷＤ（例え
ばワードドライバＷＤ11）に接続されたスイッチ回路81
へ与えられる列選択信号Ｋ1 がＬレベルとなる。その他
の列選択信号Ｋ2 ，…Ｋm はＨレベルである。そしてｐ
ＭＯＳのＦＥＴＱ61にデコーダ信号Ｘ1 が入力されるこ
とによりワード線ＷＬが立ち上がる。アクティブ時には
選択されたワードドライバＷＤのｐＭＯＳのＦＥＴＱ61
の閾値電圧が小さくなるので、ワード線ＷＬは高速にて
立ち上がる。
【０１５９】本実施例においては、選択されたワードド
ライバＷＤを含むワードドライバ列Ｂのみのソース電位
を上昇させるだけでよいので、実施例12よりもワード線
ＷＬの立ち上がり時間を短縮することができる。
ライバＷＤを含むワードドライバ列Ｂのみのソース電位
を上昇させるだけでよいので、実施例12よりもワード線
ＷＬの立ち上がり時間を短縮することができる。
【０１６０】実施例10〜14は、バルク構造又はＳＯＩ構
造のいずれに適用してもよい。但しバルク構造の場合は
制御する電位をバックゲートバイアス電位とし、ＳＯＩ
構造の場合はボディバイアス電位とする。
造のいずれに適用してもよい。但しバルク構造の場合は
制御する電位をバックゲートバイアス電位とし、ＳＯＩ
構造の場合はボディバイアス電位とする。
【０１６１】
【発明の効果】本発明の第１発明に係る半導体回路によ
れば、ＭＯＳ−ＦＥＴの閾値電位の絶対値を切り換え
て、ＭＯＳ−ＦＥＴのスイッチング特性とサブスレッシ
ョルド電流特性とを可変にすることができるので、高速
のスイッチング特性と小サブスレッショルド電流特性と
が両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を
実現することができる。
れば、ＭＯＳ−ＦＥＴの閾値電位の絶対値を切り換え
て、ＭＯＳ−ＦＥＴのスイッチング特性とサブスレッシ
ョルド電流特性とを可変にすることができるので、高速
のスイッチング特性と小サブスレッショルド電流特性と
が両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を
実現することができる。
【０１６２】第２発明に係る半導体回路によれば、論理
回路の動作態様に従って、論理回路を構成するＭＯＳ−
ＦＥＴの閾値電位の絶対値を切り換えるので、ＭＯＳ−
ＦＥＴが作動しないときは、ＭＯＳ−ＦＥＴを小サブス
レッショルド電流特性とし、ＭＯＳ−ＦＥＴが作動する
ときは、ＭＯＳ−ＦＥＴを高速のスイッチング特性とす
ることができる。
回路の動作態様に従って、論理回路を構成するＭＯＳ−
ＦＥＴの閾値電位の絶対値を切り換えるので、ＭＯＳ−
ＦＥＴが作動しないときは、ＭＯＳ−ＦＥＴを小サブス
レッショルド電流特性とし、ＭＯＳ−ＦＥＴが作動する
ときは、ＭＯＳ−ＦＥＴを高速のスイッチング特性とす
ることができる。
【０１６３】第３，４発明に係る半導体回路によれば、
ＭＯＳ−ＦＥＴが作動するときは、閾値電位の絶対値を
小さくし、ＭＯＳ−ＦＥＴが作動しないときは、閾値電
位の絶対値を大きくするので、高速のスイッチング特性
と小サブスレッショルド電流特性とが両立可能なＭＯＳ
−ＦＥＴで構成される半導体回路を実現することができ
る。
ＭＯＳ−ＦＥＴが作動するときは、閾値電位の絶対値を
小さくし、ＭＯＳ−ＦＥＴが作動しないときは、閾値電
位の絶対値を大きくするので、高速のスイッチング特性
と小サブスレッショルド電流特性とが両立可能なＭＯＳ
−ＦＥＴで構成される半導体回路を実現することができ
る。
【０１６４】第６，７発明に係るＭＯＳ−ＤＲＡＭによ
れば、ＭＯＳ−ＦＥＴが作動するときは、閾値電位の絶
対値を小さくし、ＭＯＳ−ＦＥＴが作動しないときは、
閾値電位の絶対値を大きくするので、高速のスイッチン
グ特性と小サブスレッショルド電流特性とが両立可能な
ＭＯＳ−ＦＥＴで構成されるＭＯＳ−ＤＲＡＭを実現す
ることができる。
れば、ＭＯＳ−ＦＥＴが作動するときは、閾値電位の絶
対値を小さくし、ＭＯＳ−ＦＥＴが作動しないときは、
閾値電位の絶対値を大きくするので、高速のスイッチン
グ特性と小サブスレッショルド電流特性とが両立可能な
ＭＯＳ−ＦＥＴで構成されるＭＯＳ−ＤＲＡＭを実現す
ることができる。
【０１６５】第８，９発明に係るＭＯＳ−ＤＲＡＭによ
れば、メモリセルのポーズリフレッシュ時には、メモリ
セルを構成するＭＯＳ−ＦＥＴの閾値電位の絶対値を小
さくして、接合リークを減らすと共に、メモリセルのデ
ィスターブリフレッシュ時には、メモリセルを構成する
ＭＯＳ−ＦＥＴの閾値電位の絶対値を大きくして、サブ
スレッショルドリークを減少させることができるので、
リークの少ないメモリセルで構成されるＯＳ−ＤＲＡＭ
を実現することができる。また、それに伴って、ポーズ
リフレッシュ、ディスターブリフレッシュ各々の周期の
長いメモリセルで構成されるＭＯＳ−ＤＲＡＭを実現す
ることができる。
れば、メモリセルのポーズリフレッシュ時には、メモリ
セルを構成するＭＯＳ−ＦＥＴの閾値電位の絶対値を小
さくして、接合リークを減らすと共に、メモリセルのデ
ィスターブリフレッシュ時には、メモリセルを構成する
ＭＯＳ−ＦＥＴの閾値電位の絶対値を大きくして、サブ
スレッショルドリークを減少させることができるので、
リークの少ないメモリセルで構成されるＯＳ−ＤＲＡＭ
を実現することができる。また、それに伴って、ポーズ
リフレッシュ、ディスターブリフレッシュ各々の周期の
長いメモリセルで構成されるＭＯＳ−ＤＲＡＭを実現す
ることができる。
【０１６６】第１０発明に係る半導体回路によれば、Ｓ
ＯＩ構造のＭＯＳ−ＦＥＴの閾値電位の絶対値を切り換
えて、ＭＯＳ−ＦＥＴのスイッチング特性とサブスレッ
ショルド電流特性とを可変にすることができるので、高
速のスイッチング特性と小サブスレッショルド電流特性
とが両立可能なＭＯＳ−ＦＥＴで構成される半導体回路
を実現することができる。
ＯＩ構造のＭＯＳ−ＦＥＴの閾値電位の絶対値を切り換
えて、ＭＯＳ−ＦＥＴのスイッチング特性とサブスレッ
ショルド電流特性とを可変にすることができるので、高
速のスイッチング特性と小サブスレッショルド電流特性
とが両立可能なＭＯＳ−ＦＥＴで構成される半導体回路
を実現することができる。
【０１６７】第１１発明に係る半導体回路によれば、論
理回路の動作態様に従って、論理回路を構成するＳＯＩ
構造のＭＯＳ−ＦＥＴの閾値電位の絶対値を切り換える
ので、ＭＯＳ−ＦＥＴが作動しないときは、ＭＯＳ−Ｆ
ＥＴを小サブスレッショルド電流特性とし、ＭＯＳ−Ｆ
ＥＴが作動するときは、ＭＯＳ−ＦＥＴを高速のスイッ
チング特性とすることができる。
理回路の動作態様に従って、論理回路を構成するＳＯＩ
構造のＭＯＳ−ＦＥＴの閾値電位の絶対値を切り換える
ので、ＭＯＳ−ＦＥＴが作動しないときは、ＭＯＳ−Ｆ
ＥＴを小サブスレッショルド電流特性とし、ＭＯＳ−Ｆ
ＥＴが作動するときは、ＭＯＳ−ＦＥＴを高速のスイッ
チング特性とすることができる。
【０１６８】第１２，１３発明に係る半導体回路によれ
ば、ＳＯＩ構造のＭＯＳ−ＦＥＴが作動するときは、閾
値電位の絶対値を小さくし、ＭＯＳ−ＦＥＴが作動しな
いときは、閾値電位の絶対値を大きくするので、高速の
スイッチング特性と小サブスレッショルド電流特性とが
両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を実
現することができる。
ば、ＳＯＩ構造のＭＯＳ−ＦＥＴが作動するときは、閾
値電位の絶対値を小さくし、ＭＯＳ−ＦＥＴが作動しな
いときは、閾値電位の絶対値を大きくするので、高速の
スイッチング特性と小サブスレッショルド電流特性とが
両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を実
現することができる。
【０１６９】第１５〜１８発明に係る半導体回路によれ
ば、ＬＯＣＯＳ法及び／又はＦＳ法にて素子分離された
ＳＯＩ構造のＭＯＳ−ＦＥＴにおいて、高速スイッチン
グ特性及び小サブスレッショルド電流特性を実現するこ
とができる。
ば、ＬＯＣＯＳ法及び／又はＦＳ法にて素子分離された
ＳＯＩ構造のＭＯＳ−ＦＥＴにおいて、高速スイッチン
グ特性及び小サブスレッショルド電流特性を実現するこ
とができる。
【０１７０】第１９，２０発明に係るＭＯＳ−ＤＲＡＭ
によれば、ＳＯＩ構造のＭＯＳ−ＦＥＴが作動するとき
は、閾値電位の絶対値を小さくし、ＭＯＳ−ＦＥＴが作
動しないときは、閾値電位の絶対値を大きくするので、
高速のスイッチング特性と小サブスレッショルド電流特
性とが両立可能なＭＯＳ−ＦＥＴで構成されるＭＯＳ−
ＤＲＡＭを実現することができる。
によれば、ＳＯＩ構造のＭＯＳ−ＦＥＴが作動するとき
は、閾値電位の絶対値を小さくし、ＭＯＳ−ＦＥＴが作
動しないときは、閾値電位の絶対値を大きくするので、
高速のスイッチング特性と小サブスレッショルド電流特
性とが両立可能なＭＯＳ−ＦＥＴで構成されるＭＯＳ−
ＤＲＡＭを実現することができる。
【０１７１】第２１，２２発明に係るＭＯＳ−ＤＲＡＭ
によれば、メモリセルのポーズリフレッシュ時には、メ
モリセルを構成するＳＯＩ構造のＭＯＳ−ＦＥＴの閾値
電位の絶対値を小さくして、接合リークを減らすと共
に、メモリセルのディスターブリフレッシュ時には、メ
モリセルを構成するＭＯＳ−ＦＥＴの閾値電位の絶対値
を大きくして、サブスレッショルドリークを減少させる
ことができるので、リークの少ないメモリセルで構成さ
れるＯＳ−ＤＲＡＭを実現することができる。また、そ
れに伴って、ポーズリフレッシュ、ディスターブリフレ
ッシュ各々の周期の長いメモリセルで構成されるＭＯＳ
−ＤＲＡＭを実現することができる。
によれば、メモリセルのポーズリフレッシュ時には、メ
モリセルを構成するＳＯＩ構造のＭＯＳ−ＦＥＴの閾値
電位の絶対値を小さくして、接合リークを減らすと共
に、メモリセルのディスターブリフレッシュ時には、メ
モリセルを構成するＭＯＳ−ＦＥＴの閾値電位の絶対値
を大きくして、サブスレッショルドリークを減少させる
ことができるので、リークの少ないメモリセルで構成さ
れるＯＳ−ＤＲＡＭを実現することができる。また、そ
れに伴って、ポーズリフレッシュ、ディスターブリフレ
ッシュ各々の周期の長いメモリセルで構成されるＭＯＳ
−ＤＲＡＭを実現することができる。
【０１７２】第２３発明に係る半導体回路によれば、Ｍ
ＯＳ−ＦＥＴがインバータ列を構成する場合に、全ての
ＭＯＳ−ＦＥＴのバックゲートバイアス電位又はボディ
バイアス電位を切り換える構成よりも、半分の電力で高
速のスイッチング特性と小サブスレッショルド電流特性
とが両立可能である。
ＯＳ−ＦＥＴがインバータ列を構成する場合に、全ての
ＭＯＳ−ＦＥＴのバックゲートバイアス電位又はボディ
バイアス電位を切り換える構成よりも、半分の電力で高
速のスイッチング特性と小サブスレッショルド電流特性
とが両立可能である。
【０１７３】第２４，２５発明に係る半導体回路によれ
ば、インバータ列は、スイッチング素子、例えば閾値電
圧が高いＭＯＳ−ＦＥＴを介して電源に接続され、スイ
ッチング素子（例えば閾値電圧が高いＭＯＳ−ＦＥＴ）
を介して接地されているので、スタンバイ時にスイッチ
ング素子をオフしておけば、電源，接地間の電流パスを
遮断することができる。サブスレッショルド電流の低減
が実現される。
ば、インバータ列は、スイッチング素子、例えば閾値電
圧が高いＭＯＳ−ＦＥＴを介して電源に接続され、スイ
ッチング素子（例えば閾値電圧が高いＭＯＳ−ＦＥＴ）
を介して接地されているので、スタンバイ時にスイッチ
ング素子をオフしておけば、電源，接地間の電流パスを
遮断することができる。サブスレッショルド電流の低減
が実現される。
【０１７４】第２６発明に係る半導体回路によれば、イ
ンバータ列を構成するＭＯＳ−ＦＥＴのうち、スタンバ
イ時にオンするＭＯＳ−ＦＥＴの閾値電圧を、スタンバ
イ時にオンするＭＯＳ−ＦＥＴの閾値電圧より小さくな
してあるので、スタンバイ状態からアクティブ状態へ移
行するときにこれらＭＯＳ−ＦＥＴにおける電流の増加
が速く行え、スイッチング特性が向上する。
ンバータ列を構成するＭＯＳ−ＦＥＴのうち、スタンバ
イ時にオンするＭＯＳ−ＦＥＴの閾値電圧を、スタンバ
イ時にオンするＭＯＳ−ＦＥＴの閾値電圧より小さくな
してあるので、スタンバイ状態からアクティブ状態へ移
行するときにこれらＭＯＳ−ＦＥＴにおける電流の増加
が速く行え、スイッチング特性が向上する。
【０１７５】第２７，２８発明に係るにＭＯＳ−ＤＲＡ
Ｍによれば、ワードドライバにおいてサブスレッショル
ド電流の低減及び高速動作を実現することができ、バッ
クゲートバイアス電位又はボディバイアス電位を列単位
に制御する構成とすれば、切り換えに要する電力を低減
することができる等、本発明は優れた効果を奏する。
Ｍによれば、ワードドライバにおいてサブスレッショル
ド電流の低減及び高速動作を実現することができ、バッ
クゲートバイアス電位又はボディバイアス電位を列単位
に制御する構成とすれば、切り換えに要する電力を低減
することができる等、本発明は優れた効果を奏する。
【図１】 第１〜４発明に係る半導体回路を構成する論
理回路の一例を示すコンプリメンタリＭＯＳインバータ
の回路図である。
理回路の一例を示すコンプリメンタリＭＯＳインバータ
の回路図である。
【図２】 図１に示したスイッチ回路の一例を示す回路
図である。
図である。
【図３】 図１に示したスイッチ回路の一例を示す回路
図である。
図である。
【図４】 図１に示したコンプリメンタリＭＯＳインバ
ータのウエル構造を示す断面構造図である。
ータのウエル構造を示す断面構造図である。
【図５】 第５，６発明に係るＭＯＳ−ＤＲＡＭの一例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図６】 第５，６発明に係るＭＯＳ−ＤＲＡＭの一例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図７】 図５、図６に示したＭＯＳ−ＤＲＡＭの内部
各部における外部ＲＡＳ信号の伝達時間の内訳を示した
タイミングチャートである。
各部における外部ＲＡＳ信号の伝達時間の内訳を示した
タイミングチャートである。
【図８】 ＭＯＳ−ＤＲＡＭ内におけるコントロールク
ロック信号と外部ＲＡＳ信号との関係を示したタイミン
グチャートである。
ロック信号と外部ＲＡＳ信号との関係を示したタイミン
グチャートである。
【図９】 第７，８発明に係るＭＯＳ−ＤＲＡＭを構成
するメモリセルの１実施例の構成を示すブロック図であ
る。
するメモリセルの１実施例の構成を示すブロック図であ
る。
【図１０】 図９に示したスイッチ回路の構成例を示す
回路図である。
回路図である。
【図１１】 本発明に係る半導体回路を構成する論理回
路の他の実施例を示す断面構造図である。
路の他の実施例を示す断面構造図である。
【図１２】 図11に示す半導体回路の要部のレイアウト
を示す図である。
を示す図である。
【図１３】 本発明に係る半導体回路を構成する論理回
路のさらに他の実施例を示す断面構造図である。
路のさらに他の実施例を示す断面構造図である。
【図１４】 本発明に係る半導体回路を構成する論理回
路のさらに他の実施例を示す断面構造図である。
路のさらに他の実施例を示す断面構造図である。
【図１５】 本発明に係る半導体回路を構成する論理回
路のさらに他の実施例を示す断面構造図である。
路のさらに他の実施例を示す断面構造図である。
【図１６】 第２３発明に係る半導体回路を示す回路図
である。
である。
【図１７】 第２３発明に係る半導体回路の他の実施例
を示す回路図である。
を示す回路図である。
【図１８】 第２６発明に係る半導体回路を示す回路図
である。
である。
【図１９】 第２４発明に係る半導体回路を示す回路図
である。
である。
【図２０】 第２３，２４発明に係る半導体回路を示す
回路図である。
回路図である。
【図２１】 第２７発明に係る半導体回路を示す回路図
である。
である。
【図２２】 第２８発明に係る半導体回路を示す回路図
である。
である。
【図２３】 従来の半導体回路に使用されるコンプリメ
ンタリＭＯＳインバータを示す回路図である。
ンタリＭＯＳインバータを示す回路図である。
【図２４】 ＤＲＡＭに使用される従来のメモリセルの
構造例を模式的に示した断面構造図である。
構造例を模式的に示した断面構造図である。
【図２５】 論理回路がインバータ列である場合にＭＴ
−ＭＯＳを使用した従来のＣＭＯＳ回路を示す回路図で
ある。
−ＭＯＳを使用した従来のＣＭＯＳ回路を示す回路図で
ある。
【図２６】 従来のワードドライバを示す回路図であ
る。
る。
【図２７】 従来の階層構成のワードドライバを示す回
路図である。
路図である。
１ コンプリメンタリＭＯＳインバータ、１０，１１，
３６，４３Ｃ，４３Ｒ，４５Ｃ，４５Ｒ，８１，８２
スイッチ回路、１０ａ，１１ａ レベルシフト回路、１
０ｂ，１１ｂ 切り換えスイッチ、１３，１５，４４
Ｃ，４４Ｒ，４６Ｃ，４６Ｒ，４８ａ，４８ｂ，８３，
８４，８６，８７ 電圧供給手段、１４ クロック信号
発生器、５７ メモリセル、４２ ＭＯＳ−ＤＲＡＭ、
８５ クロック信号発生回路、８８ 基板バイアス切換
回路、φ，φ1 ，φ2 コントロールクロック信号、Ｖ
cc 電源電位（通常のバックゲートバイアス電位）、Ｖ
ss 接地電位（通常のバックゲートバイアス電位）、Ｖ
pp，Ｖbb，Ｖbb1 ，Ｖbb2 電圧供給手段からの電位、
ｅｘ．ＲＡＳ 外部行選択信号、Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ
4 ，Ｉ5 ，Ｉ6 ，Ｉ7 ，Ｉ8 ，Ｉ11，Ｉ12，Ｉ13 イン
バータ、ＷＤ ワードドライバ、Ｂ ワードドライバ
列。
３６，４３Ｃ，４３Ｒ，４５Ｃ，４５Ｒ，８１，８２
スイッチ回路、１０ａ，１１ａ レベルシフト回路、１
０ｂ，１１ｂ 切り換えスイッチ、１３，１５，４４
Ｃ，４４Ｒ，４６Ｃ，４６Ｒ，４８ａ，４８ｂ，８３，
８４，８６，８７ 電圧供給手段、１４ クロック信号
発生器、５７ メモリセル、４２ ＭＯＳ−ＤＲＡＭ、
８５ クロック信号発生回路、８８ 基板バイアス切換
回路、φ，φ1 ，φ2 コントロールクロック信号、Ｖ
cc 電源電位（通常のバックゲートバイアス電位）、Ｖ
ss 接地電位（通常のバックゲートバイアス電位）、Ｖ
pp，Ｖbb，Ｖbb1 ，Ｖbb2 電圧供給手段からの電位、
ｅｘ．ＲＡＳ 外部行選択信号、Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ
4 ，Ｉ5 ，Ｉ6 ，Ｉ7 ，Ｉ8 ，Ｉ11，Ｉ12，Ｉ13 イン
バータ、ＷＤ ワードドライバ、Ｂ ワードドライバ
列。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/04 Ｅ 9184−5Ｋ 17/30 Ｋ 9184−5Ｋ 17/687 19/094 9184−5Ｋ Ｈ０３Ｋ 17/687 Ｆ 19/094 Ｄ
Claims (28)
- 【請求項１】 ＭＯＳ−ＦＥＴを有した半導体回路にお
いて、第１の電位又は第２の電位がバックゲートバイア
ス電位として与えられるべきＭＯＳ−ＦＥＴと、第１の
電位又は第２の電位をバックゲートバイアス電位として
前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段
とを備えることを特徴とする半導体回路。 - 【請求項２】 ＭＯＳ−ＦＥＴを有した半導体回路にお
いて、第１の電位又は第２の電位がバックゲートバイア
ス電位として与えられるべきＭＯＳ−ＦＥＴと、該ＭＯ
Ｓ−ＦＥＴの動作態様に従って、第１の電位又は第２の
電位をバックゲートバイアス電位として前記ＭＯＳ−Ｆ
ＥＴへ選択的に与えるスイッチング手段とを備えること
を特徴とする半導体回路。 - 【請求項３】 ＭＯＳ−ＦＥＴを有した半導体回路にお
いて、第１の電位又は第２の電位がバックゲートバイア
ス電位として与えられるべきＭＯＳ−ＦＥＴと、該ＭＯ
Ｓ−ＦＥＴを活性化するコントロールクロック信号を発
生するクロック信号発生手段と、該コントロールクロッ
ク信号に従って、第１の電位又は第２の電位をバックゲ
ートバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に
与えるスイッチング手段とを備えることを特徴とする半
導体回路。 - 【請求項４】 スイッチング手段は、第１の電位又は第
２の電位へ変換するための信号を出力するレベルシフト
回路と、該レベルシフト回路からの出力信号に従って、
第１の電位又は第２の電位をバックゲートバイアス電位
として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチ回
路とを備えることを特徴とする請求項１，２，又は３記
載の半導体回路。 - 【請求項５】 ＭＯＳ−ＦＥＴにより構成される論理回
路を有することを特徴とする請求項１，２，又は３記載
の半導体回路。 - 【請求項６】 第１の電位又は第２の電位がバックゲー
トバイアス電位として与えられるべきＭＯＳ−ＦＥＴに
より構成され、行系の動作回路及び列系の動作回路に使
用される論理回路と、該論理回路の動作態様に従って、
第１の電位又は第２の電位をバックゲートバイアス電位
として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチン
グ手段とを備えることを特徴とするＭＯＳ−ＤＲＡＭ。 - 【請求項７】 第１の電位又は第２の電位がバックゲー
トバイアス電位として与えられるべきＭＯＳ−ＦＥＴに
より構成され、行系の動作回路及び列系の動作回路に使
用される論理回路と、該論理回路を活性化するコントロ
ールクロック信号を発生するクロック信号発生手段と、
該コントロールクロック信号に従って、第１の電位又は
第２の電位をバックゲートバイアス電位として前記ＭＯ
Ｓ−ＦＥＴへ選択的に与えるスイッチング手段とを備え
ることを特徴とするＭＯＳ−ＤＲＡＭ。 - 【請求項８】 第１の電位又は第２の電位がバックゲー
トバイアス電位として与えられるべきＭＯＳ−ＦＥＴに
より構成されるメモリセルと、該メモリセルの動作態様
に従って、第１の電位又は第２の電位をバックゲートバ
イアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与える
スイッチング手段とを備えることを特徴とするＭＯＳ−
ＤＲＡＭ。 - 【請求項９】 第１の電位又は第２の電位がバックゲー
トバイアス電位として与えられるべきＭＯＳ−ＦＥＴに
より構成されるメモリセルと、該メモリセルを活性化さ
せる信号に従って、第１の電位又は第２の電位をバック
ゲートバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的
に与えるスイッチング手段とを備えることを特徴とする
ＭＯＳ−ＤＲＡＭ。 - 【請求項１０】 ＳＯＩ構造のＭＯＳ−ＦＥＴを有した
半導体回路において、第１の電位又は第２の電位がボデ
ィバイアス電位として与えられるべきＭＯＳ−ＦＥＴ
と、第１の電位又は第２の電位をボディバイアス電位と
して前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング
手段とを備えることを特徴とする半導体回路。 - 【請求項１１】 ＳＯＩ構造のＭＯＳ−ＦＥＴを有した
半導体回路において、第１の電位又は第２の電位がボデ
ィバイアス電位として与えられるべきＭＯＳ−ＦＥＴ
と、該ＭＯＳ−ＦＥＴの動作態様に従って、第１の電位
又は第２の電位をボディバイアス電位として前記ＭＯＳ
−ＦＥＴへ選択的に与えるスイッチング手段とを備える
ことを特徴とする半導体回路。 - 【請求項１２】 ＳＯＩ構造のＭＯＳ−ＦＥＴを有した
半導体回路において、第１の電位又は第２の電位がボデ
ィバイアス電位として与えられるべきＭＯＳ−ＦＥＴ
と、該ＭＯＳ−ＦＥＴを活性化するコントロールクロッ
ク信号を発生するクロック信号発生手段と、該コントロ
ールクロック信号に従って、第１の電位又は第２の電位
をボディバイアス電位として前記ＭＯＳ−ＦＥＴへ選択
的に与えるスイッチング手段とを備えることを特徴とす
る半導体回路。 - 【請求項１３】 スイッチング手段は、第１の電位又は
第２の電位へ変換するための信号を出力するレベルシフ
ト回路と、該レベルシフト回路からの出力信号に従っ
て、第１の電位又は第２の電位をボディバイアス電位と
して前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチ回路
とを備えることを特徴とする請求項１０，１１，又は１
２記載の半導体回路。 - 【請求項１４】 ＳＯＩ構造のＭＯＳ−ＦＥＴにより構
成される論理回路を有することを特徴とする請求項１
０，１１，又は１２記載の半導体回路。 - 【請求項１５】 ＳＯＩ構造のＭＯＳ−ＦＥＴを複数有
しており、これらＭＯＳ−ＦＥＴ間は分離酸化膜にて素
子分離されていることを特徴とする請求項１０，１１，
１２，又は１３記載の半導体回路。 - 【請求項１６】 ＳＯＩ構造のＭＯＳ−ＦＥＴを複数有
しており、これらＭＯＳ−ＦＥＴ間は、チャネル層を部
分的にチャネルオフして形成されたＦＳ分離層にて素子
分離されており、前記ＦＳ分離層はスイッチング手段に
接続されていることを特徴とする請求項１０，１１，１
２，又は１３記載の半導体回路。 - 【請求項１７】 ＳＯＩ構造のＭＯＳ−ＦＥＴを複数有
しており、これらＭＯＳ−ＦＥＴ間は、分離酸化膜及び
チャネル層を部分的にチャネルオフして形成されたＦＳ
分離層にて素子分離されており、ＦＳ分離層はスイッチ
ング手段に接続されていることを特徴とする請求項１
０，１１，１２，又は１３記載の半導体回路。 - 【請求項１８】 ＳＯＩ構造の一導電型ＭＯＳ−ＦＥＴ
を複数有しており、これら一導電型ＭＯＳ−ＦＥＴ間
は、チャネル層を部分的にチャネルオフして形成された
ＦＳ分離層にて素子分離されており、１つの一導電型Ｍ
ＯＳ−ＦＥＴの両側のＦＳ分離層は前記スイッチング手
段に接続されており、他の一導電型ＭＯＳ−ＦＥＴの両
側のＦＳ分離層は所定電位に接続されており、ＦＳ分離
層間の分離層は他の所定電位が印加されていることを特
徴とする請求項１０，１１，１２，又は１３記載の半導
体回路。 - 【請求項１９】 第１の電位又は第２の電位がボディバ
イアス電位として与えられるべきＳＯＩ構造のＭＯＳ−
ＦＥＴにより構成され、行系の動作回路及び列系の動作
回路に使用される論理回路と、該論理回路の動作態様に
従って、第１の電位又は第２の電位をボディバイアス電
位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチ
ング手段とを備えることを特徴とするＭＯＳ−ＤＲＡ
Ｍ。 - 【請求項２０】 第１の電位又は第２の電位がボディバ
イアス電位として与えられるべきＳＯＩ構造のＭＯＳ−
ＦＥＴにより構成され、行系の動作回路及び列系の動作
回路に使用される論理回路と、該論理回路を活性化する
コントロールクロック信号を発生するクロック信号発生
手段と、該コントロールクロック信号に従って、第１の
電位又は第２の電位をボディバイアス電位として前記Ｍ
ＯＳ−ＦＥＴへ選択的に与えるスイッチング手段とを備
えることを特徴とするＭＯＳ−ＤＲＡＭ。 - 【請求項２１】 第１の電位又は第２の電位がボディバ
イアス電位として与えられるべきＳＯＩ構造のＭＯＳ−
ＦＥＴにより構成されるメモリセルと、ＭＯＳ−ＤＲＡ
Ｍの動作態様に従って、第１の電位又は第２の電位をボ
ディバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に
与えるスイッチング手段とを備えることを特徴とするＭ
ＯＳ−ＤＲＡＭ。 - 【請求項２２】 第１の電位又は第２の電位がボディバ
イアス電位として与えられるべきＳＯＩ構造のＭＯＳ−
ＦＥＴにより構成されるメモリセルと、ＭＯＳ−ＤＲＡ
Ｍを活性化させる信号に従って、第１の電位又は第２の
電位をボディバイアス電位として前記ＭＯＳ−ＦＥＴへ
選択的に与えるスイッチング手段とを備えることを特徴
とするＭＯＳ−ＤＲＡＭ。 - 【請求項２３】 論理回路は、一導電型ＭＯＳ−ＦＥＴ
及び他導電型ＭＯＳ−ＦＥＴにて構成されたインバータ
が直列に接続されたインバータ列であり、スタンバイ時
にオフするＭＯＳ−ＦＥＴのバックゲートが前記スイッ
チング手段に接続されていることを特徴とする請求項５
又は１４記載の半導体回路。 - 【請求項２４】 論理回路は、一導電型ＭＯＳ−ＦＥＴ
及び他導電型ＭＯＳ−ＦＥＴにて構成されたインバータ
が直列に接続されたインバータ列であり、インバータ列
は、スイッチング素子を介して電源に接続された副電源
線とスイッチング素子を介して接地された副接地線との
間に配されていることを特徴とする請求項５又は１４記
載の半導体回路。 - 【請求項２５】 スイッチング素子は、前記論理回路を
構成するＭＯＳ−ＦＥＴより閾値電圧が大きいＭＯＳ−
ＦＥＴであり、アクティブ時にオンすることを特徴とす
る請求項２４記載の半導体回路。 - 【請求項２６】 インバータ列を構成するＭＯＳ−ＦＥ
Ｔのうち、アクティブ時にオンするＭＯＳ−ＦＥＴの閾
値電圧は、アクティブ時にオフするＭＯＳ−ＦＥＴの閾
値電圧より小さいことを特徴とする請求項２３又は２５
のいずれかに記載の半導体回路。 - 【請求項２７】 前記動作回路は、ワードドライバであ
ることを特徴とする請求項６，７，１９，又は２０に記
載のＭＯＳ−ＤＲＡＭ。 - 【請求項２８】 ワードドライバを構成するＭＯＳ−Ｆ
ＥＴは列単位でスイッチング手段と接続されていること
を特徴とする請求項２７記載のＭＯＳ−ＤＲＡＭ。
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