JPH0817145A - Phase synchronizing circuit - Google Patents
Phase synchronizing circuitInfo
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- JPH0817145A JPH0817145A JP26359494A JP26359494A JPH0817145A JP H0817145 A JPH0817145 A JP H0817145A JP 26359494 A JP26359494 A JP 26359494A JP 26359494 A JP26359494 A JP 26359494A JP H0817145 A JPH0817145 A JP H0817145A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、デジタルオーディオテ
ープレコーダ、特に近年発表されたデジタルコンパクト
カセットレコーダ（以下、ＤＣＣという。）に適用す
る、位相同期回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital audio tape recorder, and more particularly to a phase synchronization circuit applied to a recently announced digital compact cassette recorder (hereinafter referred to as DCC).
【０００２】[0002]
【従来の技術】ＤＣＣについての公知技術は特開平２−
２３２８０２号公報、及び解説記事として日経エレクト
ロニクス誌Ｎｏ．５３５，１９９１．９．２号１２７頁
〜１４１頁に掲載されているので、ここでは本発明に関
係する再生系について説明する。ＤＣＣの再生系を示す
概要のブロック図を図９に示す。2. Description of the Related Art A known technique for DCC is disclosed in JP-A-2-
232802 and Nikkei Electronics magazine No. No. 535, 1991.9.2, pp. 127-141, the reproducing system relating to the present invention will be described here. FIG. 9 is a schematic block diagram showing the reproduction system of the DCC.
【０００３】図９において、ヘッド５１は磁気テープに
記録された自己同期信号を再生する。増幅等化器５２は
自己同期信号の符号間干渉を補正し位相同期回路５３に
出力する。位相同期回路５３は増幅等化器５２の出力よ
りクロックを抽出し復調回路５４へ出力する。復調回路
５４では自己同期信号をクロックで打ち抜いた後、記録
変調の復調処理を行い誤り訂正回路５５へ出力する。誤
り訂正回路５５では誤り訂正符号を用いて誤り訂正を行
う。誤り訂正回路５５の出力５６は、その後図示してい
ない圧縮伸長プロセッサ、Ｄ／Ａコンバータを経由し再
生オーディオ信号として出力される。In FIG. 9, a head 51 reproduces a self-synchronization signal recorded on a magnetic tape. The amplification equalizer 52 corrects the intersymbol interference of the self-synchronization signal and outputs it to the phase synchronization circuit 53. The phase synchronization circuit 53 extracts a clock from the output of the amplification equalizer 52 and outputs it to the demodulation circuit 54. The demodulation circuit 54 punches out the self-synchronization signal with a clock, then performs demodulation processing of recording modulation and outputs it to the error correction circuit 55. The error correction circuit 55 performs error correction using the error correction code. The output 56 of the error correction circuit 55 is then output as a reproduced audio signal via a compression / expansion processor and a D / A converter (not shown).
【０００４】従来の位相同期回路５３の例を示すブロッ
ク図を図１０に示す。図１０において、７１は自己同期
信号ＥＱＤＴの入力端子、７２はクロックＰＢＣＫの出
力端子、７３は自己同期信号ＥＱＤＴのゼロクロス情報
を検出するゼロクロス検出部、７４はクロックＰＢＣＫ
と自己同期信号ＥＱＤＴとの位相誤差情報を出力する位
相比較部、７５は位相誤差情報の高域減衰および低域増
幅を行うループフィルタ、７６はクロックＰＢＣＫの発
振部である。A block diagram showing an example of a conventional phase locked loop 53 is shown in FIG. In FIG. 10, reference numeral 71 is an input terminal of the self-synchronization signal EQDT, 72 is an output terminal of the clock PBCK, 73 is a zero-cross detector for detecting zero-cross information of the self-synchronization signal EQDT, and 74 is a clock PBCK.
Is a phase comparison unit that outputs phase error information between the self-synchronization signal EQDT and the self-synchronization signal EQDT. Reference numeral 75 is a loop filter that performs high-frequency attenuation and low-frequency amplification of the phase error information.
【０００５】このように構成することで、発振部７６の
出力であるクロックＰＢＣＫとゼロクロス検出部７３の
出力であるゼロクロス情報との位相誤差情報が負帰還さ
れ、位相誤差情報が０になるように動作し位相同期を実
現する。ＤＣＣではテープ幅方向に８チャンネルの自己
同期信号ＥＱＤＴを同時に記録，再生しているので、位
相同期回路５３はそれぞれのチャンネルに対応して８個
用意する。With this configuration, the phase error information between the clock PBCK output from the oscillator 76 and the zero cross information output from the zero cross detector 73 is negatively fed back so that the phase error information becomes zero. Operates and achieves phase synchronization. Since the DCC simultaneously records and reproduces the 8-channel self-synchronization signal EQDT in the tape width direction, eight phase synchronization circuits 53 are prepared for each channel.
【０００６】[0006]
【発明が解決しようとする課題】ＤＣＣはテープとヘッ
ドの相対速度が遅いため、ミクロンオーダのメカニズム
の振動が±数十％の非常に大きなビットレート変動とな
る。例えば車載用途を考えた場合、振動によるビットレ
ート変動は±３０％を越える。In the DCC, since the relative speed of the tape and the head is slow, the vibration of the micron-order mechanism causes a very large bit rate fluctuation of ± several tens%. For example, when considering in-vehicle use, the bit rate fluctuation due to vibration exceeds ± 30%.
【０００７】一方、上記の従来の位相同期回路の構成で
は、位相誤差情報のみで位相同期を実現するため、±３
０％を越えるビットレート変動があると大きな位相誤差
情報が生じ誤動作する。よって従来の位相同期回路は数
％のキャプチャレンジが限界であり、メカニズムに振動
を与えた場合、位相同期が不可能となり、再生音の音切
れ等重大な欠陥を招くという問題点を有していた。On the other hand, in the configuration of the conventional phase locked loop circuit described above, since phase lock is realized only by phase error information, ± 3
If there is a bit rate fluctuation exceeding 0%, a large amount of phase error information is generated and malfunction occurs. Therefore, the conventional phase synchronization circuit has a problem that the capture range of several% is the limit, and when the mechanism is vibrated, the phase synchronization becomes impossible and a serious defect such as sound break of reproduced sound is caused. It was
【０００８】本発明は上記従来の問題点を解決するもの
で、キャプチャレンジが広くかつ応答が早く、振動環境
下であっても、常に良好な再生音が得られ、かつ振動の
ない状態では、ノイズに強い安定したクロック抽出が可
能な位相同期回路を提供することを目的とする。The present invention solves the above-mentioned problems of the prior art, and has a wide capture range and a quick response, and even in a vibrating environment, a good reproduced sound is always obtained, and in a state without vibration, An object of the present invention is to provide a phase locked loop circuit that is stable against noise and capable of stable clock extraction.
【０００９】[0009]
【課題を解決するための手段】この目的を達成するため
に本発明の位相同期回路は、自己同期信号を入力してゼ
ロクロス情報を検出するゼロクロス検出部と、クロック
のエッジとゼロクロス情報との位相誤差情報を出力する
位相比較部と、ゼロクロス情報より第１の周期情報を出
力する周期検出部と、第１の周期情報をフィルタリング
し、第２の周期情報を出力するローパスフィルタと、第
２の周期情報の値が所定の値より大きいか否かを判定
し、モード切り換え信号を出力する比較部と、モード切
り換え信号に基づいて、第２の周期情報と、第３の周期
情報のうちいずれか１方を選択し、第４の周期情報を出
力するセレクタと、第４の周期情報に合致した周期で発
振するクロックを出力する発振部とを備え、発振部は位
相誤差情報に応じてクロックの位相を遅相あるいは進相
することを特徴とする、という構成を有している。In order to achieve this object, a phase locked loop circuit of the present invention is provided with a zero crossing detector for inputting a self-sync signal and detecting zero crossing information, and a phase between a clock edge and zero crossing information. A phase comparison unit that outputs error information, a period detection unit that outputs first period information based on zero-cross information, a low-pass filter that filters the first period information, and outputs second period information, and a second It is determined whether the value of the cycle information is larger than a predetermined value, and a comparison unit that outputs a mode switching signal, and one of the second cycle information and the third cycle information based on the mode switching signal. A selector that selects one and outputs the fourth cycle information, and an oscillator that outputs a clock that oscillates at a cycle that matches the fourth cycle information are provided. Characterized by lagging phase or phase advance the lock phase, and has a configuration that.
【００１０】[0010]
【作用】本発明は上記した構成により、ビットレートが
高いとき、周期検出部の出力である周期情報は小さくな
り、発振部はそれを受けてクロックの発振周波数を上げ
る。逆に低いときは下げる。よって、大幅なビットレー
ト変動に対しても、位相比較部の出力であるクロックの
エッジとゼロクロス情報との位相誤差情報は大きな値を
とらない。According to the present invention, with the above configuration, when the bit rate is high, the period information output from the period detecting unit becomes small, and the oscillating unit receives it and raises the oscillation frequency of the clock. Conversely, when it is low, lower it. Therefore, even if the bit rate fluctuates significantly, the phase error information between the clock edge output from the phase comparison unit and the zero-cross information does not take a large value.
【００１１】また、セレクタによって、ビットレート変
動が小さいときは、標準ビットレートに相当する第３の
周期情報を発振部に与え、ビットレート変動が大きいと
きは、周期検出部の出力する第２の周期情報を発振部に
与えるようにする。その結果、ビットレート変動が大き
いときには、広いキャプチャレンジを確保し、逆にビッ
トレート変動が小さいときには、キャプチャレンジは狭
いが、ノイズに強い安定したクロック抽出が可能とな
る。When the bit rate fluctuation is small, the selector gives the oscillation section the third cycle information corresponding to the standard bit rate, and when the bit rate fluctuation is large, the second cycle information output from the cycle detection section is provided. The period information is given to the oscillator. As a result, when the bit rate fluctuation is large, a wide capture range is secured, and conversely, when the bit rate fluctuation is small, the capture range is narrow, but stable clock extraction resistant to noise becomes possible.
【００１２】[0012]
【実施例】以下、本発明の第１の実施例について、図面
を参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to the drawings.
【００１３】図１は本発明の第１の実施例における位相
同期回路のブロック図を示すものである。ＤＣＣに適用
する場合は、ここで説明する位相同期回路が８チャンネ
ル分必要である。FIG. 1 is a block diagram of a phase locked loop circuit according to a first embodiment of the present invention. When applied to the DCC, the phase synchronization circuit described here requires eight channels.
【００１４】図１において、１００は自己同期信号ＥＱ
ＤＴの入力端子、１０９はクロックＰＢＣＫの出力端子
である。In FIG. 1, 100 is a self-synchronization signal EQ.
An input terminal of DT and an output terminal 109 of the clock PBCK.
【００１５】自己同期信号ＥＱＤＴはアナログ−ディジ
タル変換された後入力されるものとする。The self-synchronization signal EQDT is assumed to be input after being analog-digital converted.
【００１６】ゼロクロス検出部１０１は自己同期信号Ｅ
ＱＤＴのゼロクロス情報ＺＣを検出する。The zero-cross detector 101 uses the self-synchronization signal E
The zero cross information ZC of QDT is detected.
【００１７】位相比較部１０２はクロックＰＢＣＫのエ
ッジとゼロクロス情報ＺＣとの位相誤差情報ＰＥを出力
する。The phase comparator 102 outputs phase error information PE between the edge of the clock PBCK and the zero-cross information ZC.
【００１８】発振部１０７は周期情報ＴＳに合致した周
波数で発振するクロックＰＢＣＫを出力する。The oscillator 107 outputs a clock PBCK that oscillates at a frequency matching the cycle information TS.
【００１９】周期検出部１０３はゼロクロス情報ＺＣよ
り周期情報ＴＥＶを出力する。ローパスフィルタ１０４
は周期情報ＴＥＶを複数個平均し周期情報ＴＣとして出
力する。The cycle detector 103 outputs cycle information TEV from the zero-cross information ZC. Low-pass filter 104
Averages a plurality of period information TEV and outputs it as period information TC.
【００２０】比較部１０５は、ローパスフィルタ１０４
から出力される周期情報ＴＣの値が、７Ｄ〜８３（いず
れも１６進数）の間のときモード切り換え信号ＳＦをロ
ーレベルとし、そうでないときモード切り換え信号ＳＦ
をハイレベルとして出力する。The comparison section 105 includes a low-pass filter 104.
When the value of the cycle information TC output from is between 7D and 83 (hexadecimal number), the mode switching signal SF is set to the low level, and when it is not, the mode switching signal SF is set.
Is output as a high level.
【００２１】セレクタ１０６は、比較部１０５から送出
されるモード切り換え信号ＳＦがハイレベルのとき、ロ
ーパスフィルタ１０４から出力される周期情報ＴＣを、
ローレベルの時、標準ビットレートに相当する周期情報
ＣＴＣ＝８０を周期情報ＴＳとして出力する。The selector 106 outputs the cycle information TC output from the low pass filter 104 when the mode switching signal SF sent from the comparison section 105 is at a high level.
At the low level, the cycle information CTC = 80 corresponding to the standard bit rate is output as the cycle information TS.
【００２２】また、図２は周期検出部１０３の内部の構
成例を示すブロック図である。図２において、２００は
ゼロクロス情報ＺＣの入力端子である。２０３は周期情
報ＴＥＶの出力端子、エッジ周期計測部２０１はゼロク
ロス情報ＺＣよりゼロクロスの時間間隔を計時しエッジ
周期として出力する。FIG. 2 is a block diagram showing an example of the internal structure of the cycle detector 103. In FIG. 2, reference numeral 200 is an input terminal for the zero-cross information ZC. Reference numeral 203 is an output terminal of the cycle information TEV, and the edge cycle measuring unit 201 measures the time interval of the zero cross from the zero cross information ZC and outputs it as an edge cycle.
【００２３】有効エッジ周期検出部２０２は、エッジ周
期の内、所定の周期のみを弁別し、周期情報ＴＥＶとし
て出力する。The effective edge period detecting section 202 discriminates only a predetermined period among the edge periods and outputs it as period information TEV.
【００２４】図３はローパスフィルタ１０４の構成例を
示すブロック図である。図３において、３１０〜３２４
は、シリアルに接続された１５個の遅延素子である。加
算器３０１は、入力ＴＥＶと遅延素子３１０〜３２４の
出力を加算する。シフタ３０２は、加算器３０１の出力
を下位ビット方向に４ビットシフトする（１６で除算す
る）。 遅延素子はレジスタで構成できる。FIG. 3 is a block diagram showing a configuration example of the low-pass filter 104. In FIG. 3, 310 to 324
Are 15 delay elements connected in series. The adder 301 adds the input TEV and the outputs of the delay elements 310 to 324. The shifter 302 shifts the output of the adder 301 by 4 bits in the lower bit direction (divides by 16). The delay element can be composed of a register.
【００２５】以上のように構成された本実施例の位相同
期回路について、以下その動作について説明する。The operation of the phase locked loop circuit of this embodiment having the above-described structure will be described below.
【００２６】図４は本実施例の位相同期回路の動作を示
すタイミングチャートであり、（ａ）は入力端子１００
に与えられる自己同期信号ＥＱＤＴの波形、（ｂ）は発
振部１０７の出力するクロックＰＢＣＫのもととなるク
ロックデータの波形、（ｃ）はクロックデータの値、
（ｄ）はゼロクロス検出部１０１の出力であるゼロクロ
ス情報ＺＣ、（ｅ）は位相比較部１０２の出力である位
相誤差情報ＰＥ、（ｆ）はエッジ周期計測部２０１の出
力であるエッジ周期ＴＥ、（ｇ）は有効エッジ周期検出
部２０２の出力である周期情報ＴＥＶ、（ｈ）はローパ
スフィルタ１０４の出力である周期情報ＴＣ、（ｉ）は
セレクタ１０６の出力する周期情報ＴＳ、（ｊ）は出力
端子１０９より出力されるクロックＰＢＣＫである。FIG. 4 is a timing chart showing the operation of the phase locked loop circuit according to the present embodiment, where (a) is the input terminal 100.
Waveform of the self-synchronization signal EQDT given to the clock signal, (b) the waveform of the clock data which is the source of the clock PBCK output from the oscillator 107, (c) the value of the clock data,
(D) is the zero-cross information ZC which is the output of the zero-cross detection unit 101, (e) is the phase error information PE which is the output of the phase comparison unit 102, (f) is the edge period TE which is the output of the edge period measurement unit 201, (G) is the period information TEV output from the effective edge period detection unit 202, (h) is the period information TC output from the low-pass filter 104, (i) is the period information TS output from the selector 106, and (j) is It is a clock PBCK output from the output terminal 109.
【００２７】ここで、図４の（ａ）に示すような自己同
期信号ＥＱＤＴが入力端子１００に与えられる。ＤＣＣ
のチャンネル当たりの標準ビットレートは９６ｋｂｐｓ
（キロビットパーセカンド）であり、これを倍のｆｓ＝
１９２ｋＨｚでサンプリングしたものである。Here, the self-synchronous signal EQDT as shown in FIG. 4A is applied to the input terminal 100. DCC
The standard bit rate per channel is 96 kbps
(Kilobits per second), which is doubled by fs =
It is sampled at 192 kHz.
【００２８】ゼロクロス検出部１０１では、図４（ｄ）
に示すように、サンプリングされた自己同期信号ＥＱＤ
Ｔの符号の反転によりゼロクロスの有無を検出し、前後
のサンプルの直線近似により６ｂｉｔのゼロクロス情報
ＺＣを出力する。The zero-cross detector 101 is shown in FIG.
, The sampled self-sync signal EQD
The inversion of the sign of T is used to detect the presence or absence of zero cross, and linear approximation of the preceding and following samples is performed to output 6-bit zero cross information ZC.
【００２９】以下、値は全て１６進数で表示する。周期
検出部１０３は現在のゼロクロス情報ＺＣより１つ前の
ゼロクロス情報ＺＣを差し引いて、図４の（ｆ）に示す
ようなエッジ周期ＴＥを出力する。例えば時刻t2では、
現在時刻t2でのゼロクロス情報ＺＣ＝“１Ｅ”、１つ前
すなわち時刻t1でのゼロクロス情報ＺＣ＝“１Ａ”よ
り、エッジ周期ＴＥ＝１Ｅ−１Ａ＋２＊４０＝８４とな
る。Hereinafter, all values are displayed in hexadecimal. The cycle detection unit 103 subtracts the previous zero-cross information ZC from the current zero-cross information ZC, and outputs the edge cycle TE as shown in (f) of FIG. For example, at time t2,
The edge period TE = 1E-1A + 2 * 40 = 84 from the zero-cross information ZC = “1E” at the current time t2 and the previous zero-cross information ZC = “1A” at the time t1.
【００３０】有効エッジ周期検出部２０２では図４の
（ｆ）のエッジ周期の内１Ｔ（自己同期信号ＥＱＤＴの
最小反転間隔の時間幅）、２Ｔ（自己同期信号ＥＱＤＴ
の最小反転間隔の２倍の時間幅）に相当するもののみを
選択し、２Ｔに相当するものは２で割り、図４の（ｇ）
に示すような周期情報ＴＥＶを出力する。In the effective edge period detecting section 202, 1T (the time width of the minimum inversion interval of the self-synchronization signal EQDT) of the edge period of FIG. 4 (f), 2T (self-synchronization signal EQDT)
(Time width of twice the minimum inversion interval of 2) is selected, and the one corresponding to 2T is divided by 2, and the result of (g) in FIG.
The period information TEV as shown in is output.
【００３１】ローパスフィルタ１０４は周期情報ＴＥＶ
を所定回数相加平均し、周期情報ＴＣとして図４の
（ｈ）の如く出力する。The low pass filter 104 uses the period information TEV.
Are arithmetically averaged a predetermined number of times and output as cycle information TC as shown in FIG.
【００３２】所定回数はランダムノイズジッタの量、必
要な応答速度等を考慮して決定する。ＤＣＣの場合１６
回程度が妥当である。The predetermined number of times is determined in consideration of the amount of random noise jitter and the required response speed. In case of DCC 16
The number of times is appropriate.
【００３３】一方比較部１０５は、周期情報ＴＣの値が
７Ｄ〜８３の間のとき、モード切り換え信号ＳＦ＝０を
出力するので（通常モード）、セレクタ１０６の出力Ｔ
Ｓは固定値ＣＴＣ＝８０となり、そうでないときＳＦ＝
１を出力するので、セレクタ１０６の出力ＴＳは周期情
報ＴＣとなる（図４の（ｉ）参照）。On the other hand, the comparison unit 105 outputs the mode switching signal SF = 0 when the value of the cycle information TC is between 7D and 83 (normal mode), so that the output T of the selector 106 is output.
S has a fixed value CTC = 80, otherwise SF =
Since 1 is output, the output TS of the selector 106 becomes the cycle information TC (see (i) in FIG. 4).
【００３４】発振部１０７はセレクタ１０６より供給さ
れる周期情報ＴＳを１周期とするクロックＰＢＣＫを発
振する。具体的には図４の（ｂ）及び（ｃ）に示すよう
に、７ｂｉｔのクロックデータへｆｓ＝１９２ｋＨｚ毎
に周期情報ＴＳを２で割った値を加算する。時刻t3以前
はｆｓ毎に“４２”以降は“４０”を加算している。出
力端子１０９には、図４の（ｉ）に示すようにクロック
データが中間値“４０”となるポイントが打ち抜き位相
であるクロックＰＢＣＫが出力される。The oscillator 107 oscillates a clock PBCK having one cycle of the cycle information TS supplied from the selector 106. Specifically, as shown in (b) and (c) of FIG. 4, a value obtained by dividing the period information TS by 2 is added to 7-bit clock data at every fs = 192 kHz. Before time t3, "40" is added after "42" for each fs. As shown in (i) of FIG. 4, a clock PBCK having a punching phase at a point where the clock data has an intermediate value “40” is output to the output terminal 109.
【００３５】一方、位相比較部１０２は、図４の（ｃ）
に示すクロックデータと図４の（ｄ）に示すゼロクロス
情報ＺＣとの位相誤差情報を求め、図４の（ｅ）の如く
出力する。位相比較部１０２は引算器で構成する。時刻
t4においては“２４−２０＝４”である。発振部１０７
は図４の（ｅ）を受けて位相誤差情報の値だけクロック
ＰＢＣＫの位相を遅相あるいは進相する。時刻t4におい
てはゼロクロス情報ＺＣがクロックデータに比べ“４”
進んでいるので、クロックデータより“４”を差引き、
クロックＰＢＣＫを４／４０＊π遅相する。On the other hand, the phase comparison unit 102 is shown in FIG.
Phase error information between the clock data shown in FIG. 4 and the zero-cross information ZC shown in FIG. 4D is obtained and output as shown in FIG. The phase comparison unit 102 is composed of a subtractor. Times of Day
At t4, it is "24-20 = 4". Oscillator 107
Receives (e) of FIG. 4 and delays or advances the phase of the clock PBCK by the value of the phase error information. At time t4, the zero-cross information ZC is "4" as compared with the clock data.
Since it is progressing, subtract "4" from the clock data,
The clock PBCK is delayed by 4/40 * π.
【００３６】以上のように本実施例によれば、ビットレ
ート変動が大きいとき、発振部１０７に入力される周期
情報ＴＳは、ローパスフィルタ１０４の出力する周期情
報ＴＣが選択される（この状態を高速モードと呼ぶこと
にする）ので、ビットレートが高ければ、周期情報ＴＳ
は小さくなり、発振部１０７はそれを受けてクロックＰ
ＢＣＫの発振周波数を上げる。逆に低ければ下げる。よ
って、大幅なビットレート変動に対しても、位相比較部
４の出力である、クロックＰＢＣＫのエッジとゼロクロ
ス情報ＺＣとの位相誤差情報は大きな値をとらない。As described above, according to this embodiment, when the bit rate fluctuation is large, the cycle information TS input to the oscillating unit 107 is the cycle information TC output from the low-pass filter 104 (in this state). Since it is called a high speed mode), if the bit rate is high, the cycle information TS
Becomes smaller, and the oscillating unit 107 receives the clock P
Increase the BCK oscillation frequency. Conversely, if it is low, lower it. Therefore, the phase error information between the edge of the clock PBCK and the zero-cross information ZC, which is the output of the phase comparison unit 4, does not take a large value even if the bit rate changes significantly.
【００３７】さらに、ビットレート変動が小さいときは
発振部１０７に入力される周期情報ＴＳは、固定値ＣＴ
Ｃとなる（この状態を通常モードと呼ぶことにする）の
で、従来の位相同期回路と同等のノイズに強い安定した
クロック抽出が可能である。Further, when the bit rate fluctuation is small, the period information TS input to the oscillating unit 107 is a fixed value CT.
Since it becomes C (this state will be referred to as a normal mode), stable clock extraction resistant to noise equivalent to that of the conventional phase locked loop is possible.
【００３８】その結果、振動が発生し、大きくビットレ
ートが変動したときには、高速モードになり、キャプチ
ャレンジが広くかつ応答の速い位相同期が可能となり、
振動がなく、ビットレート変動が小さいときには、通常
モードとなり、安定したクロック抽出が可能となる。As a result, when vibration occurs and the bit rate fluctuates greatly, the high-speed mode is set, and phase synchronization with a wide capture range and fast response becomes possible.
When there is no vibration and the bit rate fluctuation is small, the normal mode is set and stable clock extraction becomes possible.
【００３９】また、本発明をＤＣＣに適用する場合、８
チャンネル分の周期情報ＴＥＶは、同一時刻では、ほぼ
同じ値をとるので、８チャンネル分の周期検出部の出力
の平均値を求めた結果をローパスフィルタに供給するこ
とによって、より正確な、安定した周期情報を得ること
ができる。さらに、８チャンネル分の周期情報の平均か
ら求めた周期情報をローパスフィルタとセレクタを介し
て、８チャンネル分の発振部１０７に共通に供給するよ
うにすれば、１０４，１０５，１０６は１組で構成でき
るので回路規模を小さくすることができる。When the present invention is applied to DCC, 8
Since the cycle information TEV for channels has almost the same value at the same time, the result obtained by calculating the average value of the outputs of the cycle detectors for 8 channels is supplied to the low-pass filter, which is more accurate and stable. Period information can be obtained. Further, if the period information obtained from the average of the period information for 8 channels is commonly supplied to the oscillating unit 107 for 8 channels via the low-pass filter and the selector, 104, 105, and 106 are one set. Since it can be configured, the circuit scale can be reduced.
【００４０】また、ローパスフィルタ１０４は周期検出
部１０３の出力が安定している場合には必要ない場合も
ある。The low-pass filter 104 may not be necessary when the output of the cycle detector 103 is stable.
【００４１】次に、本発明の第２の実施例について、図
面を参照しながら説明する。本発明の第２の実施例は、
本発明の第１の実施例の以下のような２つの課題を解決
するものである。Next, a second embodiment of the present invention will be described with reference to the drawings. The second embodiment of the present invention is
The following two problems of the first embodiment of the present invention are solved.
【００４２】（１）入力された自己同期信号ＥＱＤＴの
ノイズ等によって、周期検出部１０３の出力する周期情
報ＴＥＶにノイズが乗り、さらにローパスフィルタ１０
４の出力する周期情報ＴＣにノイズが残ることによっ
て、誤って高速モードに入ってしまい、位相同期回路の
ノイズ耐性が低下する。(1) Noise is added to the cycle information TEV output from the cycle detection unit 103 due to noise of the input self-synchronization signal EQDT, and the low-pass filter 10
Since noise remains in the cycle information TC output from the signal No. 4, the high-speed mode is mistakenly entered, and the noise resistance of the phase locked loop is reduced.
【００４３】（２）通常モードから高速モードに切り換
わるとき周期情報ＴＳの値が標準値８０から±４以上に
不連続に大きく変化するので、変化点でクロックＰＢＣ
Ｋの位相誤差情報が増大し、データ検出ができなくなる
可能性がある。(2) When switching from the normal mode to the high speed mode, the value of the period information TS discontinuously greatly changes from the standard value 80 to ± 4 or more. Therefore, the clock PBC is changed at the change point.
There is a possibility that the phase error information of K increases and it becomes impossible to detect data.
【００４４】特に断続的な振動が想定される再生機にこ
の位相同期回路を適用する場合には、モード切り換えが
頻繁に発生する可能性がある。Especially when the phase locked loop circuit is applied to a regenerator which is expected to have intermittent vibration, mode switching may occur frequently.
【００４５】図５は本発明の第２の実施例における位相
同期回路のブロック図を示すものである。FIG. 5 is a block diagram of a phase locked loop circuit according to the second embodiment of the present invention.
【００４６】図５において、１００〜１０７と１０９は
図１と同様なので説明を省略する。モード遷移制御部１
０８は、比較部１０５から送出されるモード切り換え信
号ＳＦのハイレベルが所定時間Ｔ１続いたとき立ち上が
り、ローレベルが所定時間Ｔ２続いたとき立ち下がる。In FIG. 5, reference numerals 100 to 107 and 109 are the same as those in FIG. Mode transition control unit 1
08 rises when the high level of the mode switching signal SF sent from the comparison unit 105 continues for a predetermined time T1, and falls when the low level continues for a predetermined time T2.
【００４７】図６にモード遷移制御部の構成を示す。図
６において、カウンタ６０１は、モード切り換え信号Ｓ
Ｆがハイレベルのとき、クロックＣＫによって、カウン
トアップし、モード切り換え信号ＳＦがローレベルの時
クリアされる。FIG. 6 shows the configuration of the mode transition control section. In FIG. 6, the counter 601 has a mode switching signal S
When F is at high level, it is counted up by the clock CK, and when the mode switching signal SF is at low level, it is cleared.
【００４８】比較器６０２は、カウンタ６０１のカウン
ト数が２以上になったとき出力がハイレベルに、それ以
外のときローレベルになる。カウンタ６０３は、モード
切り換え信号ＳＦがローレベルのとき、クロックＣＫに
よって、カウントアップし、モード切り換え信号ＳＦが
ハイレベルのときクリアされる。The output of the comparator 602 becomes high level when the count number of the counter 601 becomes 2 or more, and becomes low level otherwise. The counter 603 counts up with the clock CK when the mode switching signal SF is low level, and is cleared when the mode switching signal SF is high level.
【００４９】比較器６０４は、カウンタ６０３のカウン
ト数が８以上になったとき出力がハイレベルに、それ以
外のときローレベルになる。ＲＳフリップフロップ６０
５は比較器６０２の出力がハイレベルのときセットさ
れ、比較器６０４の出力がハイレベルのときリセットさ
れる。ＲＳフリップフロップ６０５の出力はモード切り
換え信号ＤＳＦである。The output of the comparator 604 becomes high level when the count number of the counter 603 becomes 8 or more, and becomes low level otherwise. RS flip-flop 60
5 is set when the output of the comparator 602 is high level, and is reset when the output of the comparator 604 is high level. The output of the RS flip-flop 605 is the mode switching signal DSF.
【００５０】クロック生成部６０６は、９６ｋＨｚのク
ロックを発生する。以上のように、モード遷移制御部１
０８によって、所定の時間モード切り換え信号ＳＦがハ
イレベルにならないとモード切り換え信号ＤＳＦが立ち
上がらないようにすることによって、入力された自己同
期信号ＥＱＤＴのノイズ等によって、周期検出部１０３
の出力する周期情報ＴＥＶにノイズが乗り、さらにロー
パスフィルタ１０４の出力する周期情報ＴＣにノイズが
残ることによって、あやまって高速モードに入ってしま
い位相同期回路のノイズ耐性が低下することを防ぐこと
ができる。The clock generator 606 generates a clock of 96 kHz. As described above, the mode transition control unit 1
08, the mode switching signal DSF is prevented from rising until the mode switching signal SF becomes high level for a predetermined time, and the cycle detecting unit 103 is caused by noise or the like of the input self-synchronization signal EQDT.
Of the cycle information TEV output from the low-pass filter 104 and noise remaining in the cycle information TC output from the low-pass filter 104, it is possible to prevent the high-speed mode from being accidentally entered and the noise resistance of the phase locked loop from being lowered. it can.
【００５１】さらに、モード遷移制御部１０８によっ
て、所定の時間、モード切り換え信号ＳＦがローレベル
にならないとモード切り換え信号ＤＳＦが立ち下がらな
いようにすることによって、振動が断続的に発生したと
きに高速モードと通常モードが頻繁に切り換わることを
防ぐことができる。Furthermore, the mode transition control unit 108 prevents the mode switching signal DSF from falling until the mode switching signal SF is at a low level for a predetermined time, so that high speed is achieved when the vibration occurs intermittently. It is possible to prevent frequent switching between the mode and the normal mode.
【００５２】また、上記のようにモード切り換え信号Ｄ
ＳＦの立ち上がりと立ち下がり条件の最適値は、異なる
要因によって決まるため本実施例のように独立に制御す
るのが好ましい。Further, as described above, the mode switching signal D
Since the optimum values of the rising and falling conditions of SF are determined by different factors, it is preferable to control them independently as in this embodiment.
【００５３】なお本実施例では、ローパスフィルタ１０
４を平均化処理回路で実現したが、一般的なＦＩＲフィ
ルタ、ＩＩＲフィルタ等を用いて実現することが可能で
あることはいうまでもない。In this embodiment, the low pass filter 10 is used.
4 is realized by the averaging processing circuit, but it goes without saying that it can be realized by using a general FIR filter, IIR filter, or the like.
【００５４】次に、本発明の第３の実施例について、図
面を参照しながら説明する。本発明の第３の実施例は、
本発明の第１の実施例と第２の実施例の以下のような課
題を解決するものである。Next, a third embodiment of the present invention will be described with reference to the drawings. The third embodiment of the present invention is
The present invention solves the following problems of the first and second embodiments of the present invention.
【００５５】通常モードと高速モードの切り換えを判定
するための周期情報ＴＣと、高速モードで、発振部１０
７に供給する周期情報ＴＣが同一の応答性をもつため、
通常モードから高速モードへの遷移を容易に発生させな
いように、周期情報ＴＣの応答を遅くすると、高速モー
ドでの発振部の応答が遅くなるトレードオフの関係とな
り、モード切り換えの安定性と、発振部１０７の高速応
答性が両立しない。なお、モード切り換えの安定性が重
要である理由は本発明の第２の実施例の説明ですでに述
べた。The cycle information TC for determining the switching between the normal mode and the high speed mode, and the oscillation unit 10 in the high speed mode.
Since the cycle information TC supplied to 7 has the same responsiveness,
If the response of the period information TC is delayed so that the transition from the normal mode to the high-speed mode is not easily generated, there is a trade-off relationship that the response of the oscillation unit in the high-speed mode is delayed, which results in stability of mode switching and oscillation. The high-speed response of the part 107 is not compatible. The reason why the stability of mode switching is important has already been described in the description of the second embodiment of the present invention.
【００５６】図７は本発明の第３の実施例における位相
同期回路のブロック図を示すものである。FIG. 7 is a block diagram of a phase locked loop circuit according to the third embodiment of the present invention.
【００５７】図７において、１００〜１０３と１０５〜
１０９は図５と同様なので説明を省略する。In FIG. 7, 100 to 103 and 105 to 105
The description of 109 is omitted because it is similar to that of FIG.
【００５８】ローパスフィルタ１１０はモード遷移制御
部１０８の出力するモード切り換え信号ＤＳＦによっ
て、特性が切り換えられる。The characteristics of the low-pass filter 110 are switched by the mode switching signal DSF output from the mode transition control unit 108.
【００５９】図８はローパスフィルタ１１０の構成を示
すブロック図である。図８において、８１０〜８４０
は、シリアルに接続された３１組の８ビット遅延素子で
ある。ゲートモジュール８０３は遅延素子８２５〜８４
０までの出力信号をゲートするゲートモジュールであ
り、１６×８個のアンドゲートで構成される。FIG. 8 is a block diagram showing the structure of the low-pass filter 110. In FIG. 8, 810 to 840
Are 31 sets of 8-bit delay elements connected in series. The gate module 803 has delay elements 825-84.
It is a gate module that gates output signals up to 0, and is composed of 16 × 8 AND gates.
【００６０】ゲートモジュール８０３はモード切り換え
信号ＤＳＦがハイレベルのとき、遅延素子８２５〜８４
０までの出力信号をゲートし、ゲート８０３出力信号の
値はすべてゼロになる。また、ローレベルのとき、遅延
素子８２５〜８４０までの出力信号はそのままゲート８
０３より出力する。The gate module 803 has delay elements 825-84 when the mode switching signal DSF is at a high level.
The output signals up to 0 are gated, and the values of the output signals of the gate 803 are all zero. Further, when it is at the low level, the output signals from the delay elements 825 to 840 remain unchanged in the gate 8
It outputs from 03.
【００６１】加算器８０１は、入力ＴＥＶと遅延素子８
１０〜８２４の出力と、ゲートモジュール８０３の１６
組の８ビット出力信号を加算する。The adder 801 includes an input TEV and a delay element 8
10 to 824 outputs and 16 of the gate module 803
Add the 8-bit output signals of the set.
【００６２】シフタ８０２は、モード切り換え信号ＤＳ
Ｆがハイレベルのとき、加算器３０１の出力を下位ビッ
ト方向に４ビットシフト（１６で除算）し、ローレベル
のとき、加算器３０１の出力を下位ビット方向に５ビッ
トシフト（３２で除算）する。遅延素子はレジスタで構
成できる。The shifter 802 has a mode switching signal DS.
When F is high level, the output of the adder 301 is shifted by 4 bits in the lower bit direction (divided by 16), and when F is low level, the output of the adder 301 is shifted by 5 bits in the lower bit direction (divided by 32). To do. The delay element can be composed of a register.
【００６３】以上のようにローパスフィルタ１１０を構
成することによって、モード遷移制御部１０８が出力す
るモード切り換え信号ＤＳＦがハイレベルのとき（高速
モードのとき）、ローパスフィルタ１１０は１６個の周
期情報ＴＥＶの平均化処理を行い、ＤＳＦがローレベル
のとき（通常モードのとき）、３２回の平均化処理を行
う。By configuring the low-pass filter 110 as described above, when the mode switching signal DSF output by the mode transition control unit 108 is at a high level (in the high speed mode), the low-pass filter 110 has 16 pieces of period information TEV. When the DSF is at the low level (in the normal mode), the averaging process of 32 times is performed.
【００６４】その結果、高速モードのときは、通常モー
ドのときに比べてローパスフィルタ１１０のカットオフ
周波数が高くなる。したがって、高速モードでは、発振
部１０７に供給される周期情報ＴＣの応答が速くなり位
相同期回路として高い応答性が確保でき、広いキャプチ
ャレンジが得られる。通常モードでは、比較部１０５に
供給される周期情報ＴＣの応答が遅くなり容易に高速モ
ードに遷移しない安定した判定が可能となる。As a result, the cutoff frequency of the low-pass filter 110 in the high speed mode is higher than that in the normal mode. Therefore, in the high speed mode, the response of the period information TC supplied to the oscillating unit 107 becomes fast, high responsiveness can be secured as the phase locked loop, and a wide capture range can be obtained. In the normal mode, the response of the cycle information TC supplied to the comparison unit 105 is delayed, and stable determination that does not easily transition to the high speed mode is possible.
【００６５】なお本実施例では、ローパスフィルタ１１
０を平均化処理回路で実現したが、一般的なＦＩＲフィ
ルタ、ＩＩＲフィルタ等を用いて、係数を切り換えるこ
とによって、複数の特性を実現することは可能であるこ
とはいうまでもない。In this embodiment, the low pass filter 11 is used.
Although 0 is realized by the averaging processing circuit, it goes without saying that a plurality of characteristics can be realized by switching the coefficient using a general FIR filter, IIR filter, or the like.
【００６６】なお、以上の実施例ではループフィルタを
もたない１次の位相同期回路を例に説明したが位相比較
部と発振部の間にループフィルタを挿入した２次以上の
位相同期回路の構成でも同様の効果が得られることは言
うまでもない。In the above embodiments, the first-order phase locked loop circuit without the loop filter has been described as an example. However, a second-order or higher order phase locked loop circuit in which the loop filter is inserted between the phase comparator and the oscillator is used. It goes without saying that the same effect can be obtained with the configuration.
【００６７】次に、本発明の第４の実施例について、図
面を参照しながら説明する。本発明の第４の実施例は、
本発明の第１，第２及び第３の実施例の以下のような課
題を解決するものである。Next, a fourth embodiment of the present invention will be described with reference to the drawings. The fourth embodiment of the present invention is
The following problems of the first, second and third embodiments of the present invention are solved.
【００６８】本発明の第１，第２及び第３の実施例にお
いて、位相比較部１０２と発振部１０７の間にループフ
ィルタを挿入した場合、ループフィルタの群遅延により
ループ遅延が生じる。これにより、特にビットレートの
変動周波数が高い場合、周期情報ＴＣでクロック周期を
ビットレートに追従させているにもかかわらず結局応答
限界がループ遅延で決まってしまい、高域の応答特性が
劣化する。In the first, second and third embodiments of the present invention, when a loop filter is inserted between the phase comparing section 102 and the oscillating section 107, a loop delay occurs due to the group delay of the loop filter. As a result, especially when the fluctuating frequency of the bit rate is high, the response limit is eventually determined by the loop delay even though the clock period is made to follow the bit rate by the period information TC, and the response characteristic in the high frequency range is deteriorated. .
【００６９】図１１は本発明の第４の実施例における位
相同期回路のブロック図を示すものである。図１１にお
いて、１００〜１０３と１０５〜１０９は図５と同様な
ので説明を省略する。１１００は位相誤差情報の周波数
特性を変更するループフィルタである。図１２はループ
フィルタ１１００の構成を示すものであり、１２００は
位相誤差情報の入力端子、１２０１はモード切り換え信
号ＤＳＦの入力端子、１２０２は周波数特性を変更した
後の位相誤差情報の出力端子、１２０３はセレクタ、１
２０４は積分回路、１２０５は高域カットフィルタであ
る。積分回路１２０４、および高域カットフィルタ１２
０５を構成する。１２０６ａ〜１２０６ｄは乗算器、１
２０７ａ〜１２０７ｃは加算器、１２０８ａ〜１２０８
ｂはフリップフロップ等で構成された記憶手段である。FIG. 11 is a block diagram of a phase locked loop circuit according to the fourth embodiment of the present invention. In FIG. 11, 100 to 103 and 105 to 109 are the same as those in FIG. Reference numeral 1100 is a loop filter that changes the frequency characteristic of the phase error information. FIG. 12 shows the configuration of the loop filter 1100. Reference numeral 1200 is an input terminal for phase error information, 1201 is an input terminal for a mode switching signal DSF, 1202 is an output terminal for phase error information after changing frequency characteristics, 1203. Is a selector, 1
Reference numeral 204 is an integrating circuit, and 1205 is a high frequency cut filter. Integration circuit 1204 and high-frequency cut filter 12
Configure 05. 1206a to 1206d are multipliers, 1
207a to 1207c are adders, 1208a to 1208
Reference numeral b is a storage means composed of a flip-flop or the like.
【００７０】以上のように構成された本実施例の位相同
期回路について、以下その動作について説明する。The operation of the phase locked loop circuit of this embodiment having the above-described structure will be described below.
【００７１】モード切り換え信号ＤＳＦがローレベル、
すなわち通常モードの時、セレクタ１２０３はＡ入力を
選択し、ループフィルタ１１００は積分回路１２０４と
高域カットフィルタ１２０５の直列構成となる。The mode switching signal DSF is low level,
That is, in the normal mode, the selector 1203 selects the A input, and the loop filter 1100 has an integrator circuit 1204 and a high frequency cut filter 1205 in series.
【００７２】モード切り換え信号ＤＳＦがハイレベル、
すなわち高速モードの時、セレクタ１２０３はＢ入力を
選択し、ループフィルタ１１００は高域カットフィルタ
１２０５のみの構成となる。The mode switching signal DSF is high level,
That is, in the high speed mode, the selector 1203 selects the B input, and the loop filter 1100 has only the high frequency cut filter 1205.
【００７３】図１３は通常モード時のループフィルタ１
１００の伝達関数を示すものであり、また図１４は高速
モード時のループフィルタ１１００の伝達関数を示すも
のである。ここで、ループフィルタ１１００の動作クロ
ックは１９２ｋＨｚである。また、乗算器１２０６ａ，
１２０６ｂ，１２０６ｃ及び１２０６ｄの乗数はそれぞ
れ、２-2＋２-5，２-9，２-2＋２-4，−（２-1＋２-3＋
２-5）である。FIG. 13 shows the loop filter 1 in the normal mode.
100 shows the transfer function of the loop filter 1100, and FIG. 14 shows the transfer function of the loop filter 1100 in the high speed mode. Here, the operation clock of the loop filter 1100 is 192 kHz. In addition, the multiplier 1206a,
The multipliers of 1206b, 1206c, and 1206d are 2 -2 +2 -5 , 2 -9 , 2 -2 +2 -4 ,-(2 -1 +2 -3 +), respectively.
2-5 ).
【００７４】図１３および図１４に示すように、通常モ
ード時は通過域（本実施例では２１０Ｈｚ〜１３ｋＨ
ｚ）のゲインを下げてノイズによる影響を防ぎ、高速モ
ード時は積分要素をなくし通過域のゲインを上げて群遅
延による高域の応答特性の劣化を回避している。As shown in FIGS. 13 and 14, in the normal mode, the pass band (210 Hz to 13 kHz in this embodiment) is used.
The gain of z) is reduced to prevent the influence of noise, and in the high speed mode, the integral element is eliminated and the gain of the pass band is increased to avoid the deterioration of the response characteristic in the high band due to the group delay.
【００７５】なお本実施例では、高速モード時に積分回
路１２０４をパスする構成としたが、簡易なビットシフ
ト等を用いて通過域ゲインを上げるだけでもほぼ同様の
特性を実現できる。In the present embodiment, the integrating circuit 1204 is passed in the high speed mode, but almost the same characteristics can be realized by simply increasing the pass band gain by using a simple bit shift or the like.
【００７６】次に、本発明の第５の実施例について、図
面を参照しながら説明する。本発明の第５の実施例は、
本発明の第４の実施例の以下のような課題を解決するも
のである。Next, a fifth embodiment of the present invention will be described with reference to the drawings. The fifth embodiment of the present invention is
The following problems of the fourth embodiment of the present invention are solved.
【００７７】本発明の第４の実施例において、高速モー
ド時は積分回路１２０４はループから切り放された状態
にあり、記憶手段１２０８ａには不要な情報が記憶され
る。この値が大きい場合、高速モードから通常モードに
切り換わる際、記憶手段１２０８ａに記憶されていた不
要な情報が混入し、位相誤差情報が誤る危険性がある。In the fourth embodiment of the present invention, in the high speed mode, the integrating circuit 1204 is cut off from the loop, and unnecessary information is stored in the storage means 1208a. When this value is large, when switching from the high speed mode to the normal mode, there is a risk that unnecessary information stored in the storage unit 1208a is mixed and the phase error information is erroneous.
【００７８】図１５は本発明の第５の実施例における位
相同期回路を構成するループフィルタのブロック図を示
すものである。図１５において、１２００〜１２０３，
１２０５〜１２０７および１２０８ｂは図１２と同様な
ので説明を省略する。１２０８ｃはモード切り換え信号
ＤＳＦがハイレベルのとき記憶内容を０クリアする記憶
手段である。FIG. 15 is a block diagram of a loop filter which constitutes a phase locked loop circuit according to the fifth embodiment of the present invention. In FIG. 15, 1200 to 1203
Since 1205-1207 and 1208b are the same as those in FIG. 12, description thereof will be omitted. A storage unit 1208c clears the stored contents to 0 when the mode switching signal DSF is at a high level.
【００７９】以上のように構成することによって、通常
モード時、記憶手段１２０８ｃの記憶内容は０となる。
高速モードから通常モードに切り換わる際は位相誤差情
報はほぼ０付近にあるので、位相誤差情報はスムーズに
切り換わる。With the above configuration, the storage content of the storage means 1208c becomes 0 in the normal mode.
When switching from the high speed mode to the normal mode, since the phase error information is near 0, the phase error information switches smoothly.
【００８０】なお本実施例では、高速モード時に積分回
路１２０９を構成する記憶手段１２０８ｃを０クリアす
る構成としたが、通常モードから高速モードに切り換わ
る時点での値を保持する構成としてもほぼ同様の特性を
実現できる。In the present embodiment, the storage means 1208c constituting the integrating circuit 1209 is cleared to 0 in the high speed mode, but the value at the time of switching from the normal mode to the high speed mode is held in substantially the same manner. The characteristics of can be realized.
【００８１】次に、本発明の第６の実施例について、図
面を参照しながら説明する。本発明の第６の実施例は、
本発明の第１，第２及び第３の実施例の以下のような課
題を解決するものである。Next, a sixth embodiment of the present invention will be described with reference to the drawings. The sixth embodiment of the present invention is
The following problems of the first, second and third embodiments of the present invention are solved.
【００８２】本発明の第１，第２及び第３の実施例にお
いて、高速モード動作時は、発振部１０７は周期情報Ｔ
Ｓと位相誤差情報の両方で制御される。よって、通常モ
ード動作時よりノイズに弱いことは明白である。本実施
例は高速モード動作時におけるノイズ耐性を改善するも
のである。In the first, second and third embodiments of the present invention, during the high speed mode operation, the oscillating section 107 causes the period information T
It is controlled by both S and phase error information. Therefore, it is obvious that it is more susceptible to noise than in the normal mode operation. The present embodiment improves noise resistance during high speed mode operation.
【００８３】図１６は本発明の第６の実施例における位
相同期回路のブロック図を示すものである。図１６にお
いて、１００〜１０３と１０５〜１０９は図５と同様な
ので説明を省略する。１６００は位相誤差情報の絶対値
が所定値以上の場合位相誤差情報を所定値に置き換える
リミッタ手段である。また図１７はリミッタ手段１６０
０のブロック図であり、１７００は位相誤差情報の入力
端子、１７０１は位相誤差情報の出力端子、１７０２は
ＥＸＮＯＲゲート、１７０３ａ〜ｈはＡＮＤゲート、１
７０４はＯＲゲート、１７０５はモード切り換え信号Ｄ
ＳＦの入力端子、１７０６はＮＯＴゲートである。ま
た、図１８はリミッタ手段１６００の入力と出力の関係
を示す特性図である。FIG. 16 is a block diagram of a phase locked loop circuit according to the sixth embodiment of the present invention. In FIG. 16, 100 to 103 and 105 to 109 are the same as those in FIG. 1600 is a limiter means for replacing the phase error information with a predetermined value when the absolute value of the phase error information is equal to or larger than a predetermined value. Further, FIG. 17 shows a limiter means 160.
1 is a block diagram of 0, 1700 is an input terminal for phase error information, 1701 is an output terminal for phase error information, 1702 is an EXNOR gate, 1703a to h are AND gates, 1
704 is an OR gate, 1705 is a mode switching signal D
An SF input terminal 1706 is a NOT gate. 18 is a characteristic diagram showing the relationship between the input and output of the limiter means 1600.
【００８４】高速モード動作時、すでに説明したように
発振部１０７はビットレートに追従した周期情報ＴＳに
対応した周期のクロックＰＢＣＫを発振するので、正常
に動作しているときは、位相誤差情報は大きな値をとら
ない。すなわち位相誤差情報が大きな値を示した場合は
なんらかの不具合によるノイズである可能性が高い。In the high-speed mode operation, the oscillator 107 oscillates the clock PBCK having the period corresponding to the period information TS which follows the bit rate as described above. Therefore, when operating normally, the phase error information is Do not take big value. That is, when the phase error information shows a large value, it is highly likely that it is noise due to some trouble.
【００８５】高速モード動作時、モード切り換え信号Ｄ
ＳＦはハイレベルであり、リミッタ手段１６００は、図
１８に示すように絶対値がπ／２以上の場合は位相誤差
情報を０に置き換えることで、発振部１０７で発振する
クロックＰＢＣＫはノイズの影響を受けることなく安定
に動作する。During high speed mode operation, mode switching signal D
SF is at a high level, and the limiter unit 1600 replaces the phase error information with 0 when the absolute value is π / 2 or more as shown in FIG. 18, so that the clock PBCK oscillated by the oscillating unit 107 is affected by noise. Stable operation without receiving.
【００８６】[0086]
【発明の効果】以上のように本発明の位相同期回路は、
発振部の出力するクロック周期が周期情報により制御さ
れる高速モードと、発振部の出力するクロック周期が標
準ビットレートに相当する周期である通常モードの２状
態を持ち、自己同期信号のビットレート変動が大きい場
合には高速モードになり、ビットレート変動が小さい場
合は通常モードになるので、振動環境下ではキャプチャ
レンジが広くかつ応答の速いクロック抽出が可能であ
り、かつ振動環境下にない場合はノイズに強い安定した
クロック抽出が可能である。結果誤りのないデータ再生
が実現でき、良好な再生音が得られる。As described above, the phase locked loop circuit of the present invention is
There are two states, a high-speed mode in which the clock cycle output by the oscillator is controlled by cycle information, and a normal mode in which the clock cycle output by the oscillator is a cycle corresponding to the standard bit rate. When the value is large, the mode is high-speed, and when the bit rate fluctuation is small, it is the normal mode. Therefore, in a vibration environment, a wide capture range and fast response clock extraction are possible. Stable clock extraction that is strong against noise is possible. As a result, error-free data reproduction can be realized and good reproduced sound can be obtained.
【００８７】さらに本発明の位相同期回路は、ビットレ
ート変動が所定の値を超えている時間が所定時間以上の
とき通常モードから高速モードへの切り換えを行うよう
に構成することによって、自己同期信号のノイズにより
誤って高速モードに入り、エラーレートが劣化すること
がない。Furthermore, the phase locked loop circuit of the present invention is configured to switch from the normal mode to the high speed mode when the time during which the bit rate fluctuation exceeds the predetermined value is longer than the predetermined time, thereby providing the self-sync signal. The noise will not accidentally enter the high speed mode and the error rate will not deteriorate.
【００８８】さらに本発明の位相同期回路は、ビットレ
ート変動が所定の値以下になっている時間が所定の時間
を越えたとき、高速モードから通常モードへの切り換え
を行うように構成することによって、断続的な振動が加
わって、断続的なビットレート変動が発生した際にも、
モード切り換えが頻発しないようにし、モード切り換え
によるエラーレートの劣化を最小限に抑えることができ
る。Further, the phase locked loop circuit of the present invention is configured to switch from the high speed mode to the normal mode when the time during which the bit rate fluctuation is below a predetermined value exceeds a predetermined time. , When intermittent vibration is added and intermittent bit rate fluctuation occurs,
It is possible to prevent frequent mode switching and to minimize the deterioration of the error rate due to the mode switching.
【００８９】さらに本発明の位相同期回路は、有効エッ
ジ周期検出部で検出された周期情報を通常モードのとき
は、カットオフ周波数の低いローパスフィルタでフィル
タリングし、一旦高速モードにはいれば、カットオフ周
波数を上げるように構成することによって、比較部によ
る高速モードへの切り換えの判定を安定させ、かつ高速
モード時に発振部に供給する周期情報の応答性を高め広
いキャプチャレンジを確保することができる。Further, in the phase locked loop circuit of the present invention, the period information detected by the effective edge period detector is filtered by the low pass filter having a low cutoff frequency in the normal mode, and is cut once in the high speed mode. By configuring to increase the off frequency, it is possible to stabilize the determination of switching to the high-speed mode by the comparison unit, improve the responsiveness of the period information supplied to the oscillation unit in the high-speed mode, and secure a wide capture range. .
【００９０】さらに本発明の位相同期回路は、通常モー
ド時はループゲインを下げてノイズによる影響を防ぎ、
高速モード時は積分要素をなくし、かつループゲインを
上げることによって、群遅延による高域の応答特性の劣
化を回避できる。また、高速モード時は、積分要素を構
成する記憶手段の記憶内容をクリアすることによって、
高速モードから通常モードに切り換わる際、記憶手段１
２０８ａに記憶されていた不要な情報が混入せず、位相
誤差情報が誤ることなく安定に動作する。Further, in the phase locked loop circuit of the present invention, the loop gain is lowered in the normal mode to prevent the influence of noise,
In the high speed mode, by eliminating the integral element and increasing the loop gain, it is possible to avoid the deterioration of the response characteristic in the high frequency range due to the group delay. Further, in the high speed mode, by clearing the stored contents of the storage means forming the integral element,
When switching from the high speed mode to the normal mode, the storage means 1
Unnecessary information stored in 208a is not mixed, and the phase error information does not become erroneous and operates stably.
【００９１】さらに本発明の位相同期回路は、高速モー
ド時、位相誤差情報の絶対値が所定値以上の場合、位相
誤差情報を所定値に置き換えるリミッタ手段を備えるこ
とにより、高速モード時のノイズ耐性を向上することが
出来る。Further, in the high speed mode, the phase locked loop circuit of the present invention is provided with limiter means for replacing the phase error information with a predetermined value when the absolute value of the phase error information is equal to or larger than the predetermined value. Can be improved.
【図１】本発明の第１の実施例における位相同期回路の
構成を示すブロック図FIG. 1 is a block diagram showing a configuration of a phase locked loop circuit according to a first embodiment of the present invention.
【図２】本発明の第１の実施例における位相同期回路の
周期検出部の構成を示すブロック図FIG. 2 is a block diagram showing a configuration of a cycle detection unit of the phase locked loop circuit according to the first embodiment of the present invention.
【図３】本発明の第１の実施例における位相同期回路の
ローパスフィルタの構成を示すブロック図FIG. 3 is a block diagram showing a configuration of a low-pass filter of the phase locked loop circuit according to the first embodiment of the present invention.
【図４】本発明の第１の実施例における位相同期回路の
動作を示すタイミングチャートFIG. 4 is a timing chart showing the operation of the phase locked loop circuit according to the first embodiment of the present invention.
【図５】本発明の第２の実施例における位相同期回路の
構成を示すブロック図FIG. 5 is a block diagram showing a configuration of a phase locked loop circuit according to a second embodiment of the present invention.
【図６】本発明の第２の実施例における位相同期回路の
モード遷移制御部の構成を示すブロック図FIG. 6 is a block diagram showing the configuration of a mode transition control unit of a phase locked loop circuit according to a second embodiment of the present invention.
【図７】本発明の第３の実施例における位相同期回路の
構成を示すブロック図FIG. 7 is a block diagram showing a configuration of a phase locked loop circuit according to a third embodiment of the present invention.
【図８】本発明の第３の実施例における位相同期回路の
ローパスフィルタの構成を示すブロック図FIG. 8 is a block diagram showing the configuration of a low pass filter of a phase locked loop circuit according to a third embodiment of the present invention.
【図９】ＤＣＣの再生系を示す概要のブロック図FIG. 9 is a schematic block diagram showing a reproduction system of a DCC.
【図１０】従来の位相同期回路の構成を示すブロック図FIG. 10 is a block diagram showing a configuration of a conventional phase locked loop circuit.
【図１１】本発明の第４の実施例における位相同期回路
の構成を示すブロック図FIG. 11 is a block diagram showing the configuration of a phase locked loop circuit according to a fourth embodiment of the present invention.
【図１２】本発明の第４の実施例における位相同期回路
のループフィルタの構成を示すブロック図FIG. 12 is a block diagram showing a configuration of a loop filter of a phase locked loop according to a fourth embodiment of the present invention.
【図１３】本発明の第４の実施例における位相同期回路
のループフィルタの特性を示す特性図FIG. 13 is a characteristic diagram showing characteristics of a loop filter of a phase locked loop according to a fourth embodiment of the present invention.
【図１４】本発明の第４の実施例における位相同期回路
のループフィルタの特性を示す特性図FIG. 14 is a characteristic diagram showing characteristics of a loop filter of a phase locked loop according to a fourth embodiment of the present invention.
【図１５】本発明の第５の実施例における位相同期回路
のループフィルタの構成を示すブロック図FIG. 15 is a block diagram showing a configuration of a loop filter of a phase locked loop circuit according to a fifth embodiment of the present invention.
【図１６】本発明の第６の実施例における位相同期回路
の構成を示すブロック図FIG. 16 is a block diagram showing a configuration of a phase locked loop circuit according to a sixth embodiment of the present invention.
【図１７】本発明の第６の実施例における位相同期回路
のリミッタ手段の構成を示すブロック図FIG. 17 is a block diagram showing a configuration of limiter means of a phase locked loop circuit according to a sixth embodiment of the present invention.
【図１８】本発明の第６の実施例における位相同期回路
のリミッタ手段の特性を示す特性図FIG. 18 is a characteristic diagram showing characteristics of limiter means of the phase locked loop circuit according to the sixth embodiment of the present invention.
１０１ ゼロクロス検出部 １０２ 位相比較部 １０３ 周期検出部 １０４，１１０ ローパスフィルタ １０５ 比較部 １０６ セレクタ １０７ 発振部 １０８ モード遷移制御部 １１００ ループフィルタ １６００ リミッタ手段 101 Zero Cross Detection Unit 102 Phase Comparison Unit 103 Cycle Detection Unit 104, 110 Low Pass Filter 105 Comparison Unit 106 Selector 107 Oscillation Unit 108 Mode Transition Control Unit 1100 Loop Filter 1600 Limiter Means
フロントページの続き (72)発明者 江島 直樹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 江間 則之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 高馬 和夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内Front page continued (72) Inventor Naoki Ejima, 1006 Kadoma, Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Noriyuki Ema, 1006 Kadoma, Kadoma City, Osaka Matsushita Electric Industrial (72) Inventor Kazuo Takama 1006 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd.
Claims (10)
を検出するゼロクロス検出部と、 クロックのエッジと上記ゼロクロス情報との位相誤差情
報を出力する位相比較部と、 上記ゼロクロス情報より第１の周期情報を出力する周期
検出部と、 上記第１の周期情報をフィルタリングし、第２の周期情
報を出力するローパスフィルタと、 上記第２の周期情報の値が所定の値より大きいか否かを
判定し、モード切り換え信号を出力する比較部と、 上記モード切り換え信号に基づいて、上記第２の周期情
報と、第３の周期情報のうちいずれか１方を選択し、第
４の周期情報を出力するセレクタと、 上記第４の周期情報に合致した周期で発振する上記クロ
ックを出力する発振部とを備え、 上記発振部は上記位相誤差情報に応じて上記クロックの
位相を遅相あるいは進相することを特徴とする位相同期
回路。1. A zero-cross detector for inputting a self-synchronization signal to detect zero-cross information, a phase comparator for outputting phase error information between a clock edge and the zero-cross information, and a first cycle based on the zero-cross information. A cycle detector that outputs information, a low-pass filter that filters the first cycle information and outputs second cycle information, and determines whether the value of the second cycle information is greater than a predetermined value. Then, the comparing unit that outputs the mode switching signal, and based on the mode switching signal, selects one of the second period information and the third period information, and outputs the fourth period information. And a oscillating section that outputs the clock that oscillates in a cycle that matches the fourth cycle information, the oscillating section responsive to the phase error information. Phase locked loop circuit characterized by lagging or leading phase.
たせるモード遷移制御部を備えた請求項１記載の位相同
期回路。2. The phase-locked loop circuit according to claim 1, further comprising a mode transition control unit that gives a mode switching signal a predetermined time constant.
号に基づいて、周波数特性を切り換える要素を含む請求
項１記載の位相同期回路。3. The phase-locked loop circuit according to claim 1, wherein the low-pass filter includes an element that switches frequency characteristics based on a mode switching signal.
周期を平均し、周期情報として出力する平均化処理部で
構成されることを特徴とした請求項１記載の位相同期回
路。4. The phase-locked loop circuit according to claim 1, wherein the low-pass filter is composed of an averaging processing unit that averages a plurality of effective edge periods and outputs the averaged period as period information.
号に基づいて、平均処理回数を変更する要素を含む請求
項４記載の位相同期回路。5. The phase-locked loop circuit according to claim 4, wherein the low-pass filter includes an element that changes the average number of times of processing based on the mode switching signal.
報の周波数特性を可変して出力するループフィルタを備
えた請求項１記載の位相同期回路。6. The phase locked loop circuit according to claim 1, further comprising a loop filter for varying and outputting the frequency characteristic of the phase error information based on the mode switching signal.
含み、モード切り換え信号に基づき記憶手段の記憶内容
を０とすることを特徴とする請求項６記載の位相同期回
路。7. The phase locked loop circuit according to claim 6, wherein the loop filter includes one or more storage means and sets the storage content of the storage means to 0 based on the mode switching signal.
合位相誤差情報を所定値に置き換えるリミッタ手段を備
えた請求項１記載の位相同期回路。8. The phase locked loop circuit according to claim 1, further comprising limiter means for replacing the phase error information with a predetermined value when the absolute value of the phase error information is equal to or larger than a predetermined value.
り制御される請求項８記載の位相同期回路。9. The phase locked loop circuit according to claim 8, wherein the limiter means is controlled by a mode switching signal.
ロクロスの時間間隔を計時しエッジ周期として出力する
エッジ周期検出部と、上記エッジ周期のうち所定の周期
のみを弁別し有効エッジ周期として出力する有効エッジ
周期検出部とで構成されることを特徴とする請求項１記
載の位相同期回路。10. The cycle detecting section measures the time interval of the zero cross from the zero cross information and outputs it as an edge cycle, and the cycle detecting section discriminates only a predetermined cycle of the edge cycles and outputs it as an effective edge cycle. The phase locked loop circuit according to claim 1, wherein the phase locked loop circuit comprises an edge period detector.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26359494A JPH0817145A (en) | 1994-04-27 | 1994-10-27 | Phase synchronizing circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8957094 | 1994-04-27 | ||
| JP6-89570 | 1994-04-27 | ||
| JP26359494A JPH0817145A (en) | 1994-04-27 | 1994-10-27 | Phase synchronizing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817145A true JPH0817145A (en) | 1996-01-19 |
Family
ID=26430995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26359494A Pending JPH0817145A (en) | 1994-04-27 | 1994-10-27 | Phase synchronizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817145A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001054125A1 (en) * | 2000-01-17 | 2001-07-26 | Matsushita Electric Industrial Co., Ltd. | Digital recording/data reproducing apparatus |
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| JP2007505515A (en) * | 2003-06-30 | 2007-03-08 | アイスファイア セミコンダクター コーポレーション | Method and apparatus for receiving antenna diversity switching |
| WO2012099245A1 (en) * | 2011-01-21 | 2012-07-26 | 株式会社Ｊｖｃケンウッド | Reproduction device, recording device, method of reproduction, program, and information recording medium |
-
1994
- 1994-10-27 JP JP26359494A patent/JPH0817145A/en active Pending
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