JPH07296520A - Phase synchronizing circuit - Google Patents

Abstract

PURPOSE:To provide a phase synchronizing circuit with a wide capture range and high speed response and capable of always providing an excellent reproducing sound even under vibrational environment. CONSTITUTION:A frequency of a clock generated by an oscillation part 6 is decided by bit rate information being an output of a bit rate detection part 7, and the phase of the generated clock is delayed or advanced according to phase error information between the edge of the generated clock being the output of a phase comparison part 4 and zero cross information. By such a manner, the phase error information takes no large value even for remarkable bit rate fluctuation. Further, since the bit rate detection part 7 calculates the common bit rate information from (n) pieces of self synchronizing signals, the number of samples are much, and the precise bit rate information is obtained.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、固定ヘッド方式による
再生ないしは記録再生を行うデジタルオーディオテープ
レコーダ、特に近年発表されたデジタルコンパクトカセ
ットレコーダ（以下、ＤＣＣという。）に適用する、位
相同期回路に係わる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase synchronizing circuit applied to a digital audio tape recorder for reproducing or recording / reproducing by a fixed head system, and particularly to a recently announced digital compact cassette recorder (hereinafter referred to as DCC). Involve

【０００２】[0002]

【従来の技術】ＤＣＣについての公知技術は特開平２−
２３２８０２号公報、及び解説記事として日経エレクト
ロニクス誌Ｎｏ．５３５，１９９１．９．２号１２７頁
〜１４１頁に掲載されているので、ここでは本発明に関
係する再生系について説明する。ＤＣＣの再生系を示す
概要のブロック図を図６に示す。2. Description of the Related Art A known technique for DCC is disclosed in JP-A-2-
232802 and Nikkei Electronics magazine No. No. 535, 1991.9.2, pp. 127-141, the reproducing system relating to the present invention will be described here. FIG. 6 is a schematic block diagram showing the reproduction system of the DCC.

【０００３】図６において、ヘッド５１は磁気テープに
記録された自己同期信号を再生する。増幅等化器５２は
自己同期信号の符号間干渉を補正し位相同期回路５３に
出力する。位相同期回路５３は増幅等化器５２の出力よ
りクロックを抽出し復調回路５４へ出力する。復調回路
５４では自己同期信号をクロックで打ち抜いた後、記録
変調の復調処理を行い誤り訂正回路５５へ出力する。誤
り訂正回路５５では誤り訂正符号を用いて誤り訂正を行
う。誤り訂正回路５５の出力５６は、その後図示してい
ない圧縮伸長プロセッサ、Ｄ／Ａコンバータを経由し再
生オーディオ信号として出力される。In FIG. 6, a head 51 reproduces a self-synchronization signal recorded on a magnetic tape. The amplification equalizer 52 corrects the intersymbol interference of the self-synchronization signal and outputs it to the phase synchronization circuit 53. The phase synchronization circuit 53 extracts a clock from the output of the amplification equalizer 52 and outputs it to the demodulation circuit 54. The demodulation circuit 54 punches out the self-synchronization signal with a clock, then performs demodulation processing of recording modulation and outputs it to the error correction circuit 55. The error correction circuit 55 performs error correction using the error correction code. The output 56 of the error correction circuit 55 is then output as a reproduced audio signal via a compression / expansion processor and a D / A converter (not shown).

【０００４】従来の位相同期回路５３の例を示すブロッ
ク図を図７に示す。図７において、７１は自己同期信号
の入力端子、７２は抽出クロックの出力端子、７３は自
己同期信号のゼロクロス情報を検出するゼロクロス検出
部、７４は抽出クロックのエッジとゼロクロス情報との
位相誤差情報を出力する位相比較部、７５は位相誤差情
報の高域減衰および低域増幅を行うループフィルタ、７
６は抽出クロックの発振部である。A block diagram showing an example of a conventional phase locked loop 53 is shown in FIG. In FIG. 7, reference numeral 71 is an input terminal for the self-synchronous signal, 72 is an output terminal for the extracted clock, 73 is a zero-cross detector for detecting zero-cross information of the self-synchronized signal, and 74 is phase error information between the edge of the extracted clock and the zero-cross information. , 75 is a loop filter for high-frequency attenuation and low-frequency amplification of phase error information, 7
Reference numeral 6 is an oscillating unit for the extracted clock.

【０００５】このように構成することで、発振部７６の
出力であるクロックとゼロクロス検出部７３の出力であ
るゼロクロス情報との位相誤差情報が負帰還され、位相
誤差情報が０になるように動作し位相同期を実現する。
ＤＣＣではテープ幅方向に８チャンネルの自己同期信号
を同時に記録，再生しているので、位相同期回路５３は
それぞれのチャンネルに対応して８個用意する。With this configuration, the phase error information between the clock output from the oscillator 76 and the zero-cross information output from the zero-cross detector 73 is negatively fed back, and the phase error information becomes zero. To achieve phase synchronization.
Since the DCC simultaneously records and reproduces eight channels of self-synchronization signals in the tape width direction, eight phase synchronization circuits 53 are prepared for each channel.

【０００６】[0006]

【発明が解決しようとする課題】ＤＣＣはテープとヘッ
ドの相対速度が遅いため、ミクロンオーダのメカニズム
の振動が±数十％の非常に大きなビットレート変動とな
る。例えば車載用途を考えた場合、振動によるビットレ
ート変動は±３０％を越える。In the DCC, since the relative speed of the tape and the head is slow, the vibration of the micron-order mechanism causes a very large bit rate fluctuation of ± several tens%. For example, when considering in-vehicle use, the bit rate fluctuation due to vibration exceeds ± 30%.

【０００７】一方、従来の位相同期回路は位相誤差情報
のみで位相同期を実現するため、±３０％を越えるビッ
トレート変動があると大きな位相誤差情報が生じ、誤動
作する。よって、従来の位相同期回路は数％のキャプチ
ャレンジが限界であり、メカニズムに振動を与えた場
合、位相同期が不可能となり、再生音の音切れ等重大な
欠陥を招くという問題点を有していた。On the other hand, since the conventional phase synchronization circuit realizes the phase synchronization only with the phase error information, if the bit rate fluctuation exceeds ± 30%, a large amount of phase error information is generated and malfunctions. Therefore, the conventional phase-locked loop has a problem that the capture range of several percent is the limit, and when the mechanism is vibrated, the phase-locked loop becomes impossible, which causes a serious defect such as a break in the reproduced sound. Was there.

【０００８】本発明は上記従来の問題点を解決するもの
で、キャプチャレンジが広くかつ応答が早く、振動環境
下であっても、常に良好な再生音が得られる位相同期回
路を提供することを目的とする。The present invention solves the above-mentioned conventional problems, and provides a phase locked loop circuit which has a wide capture range and a quick response and can always obtain a good reproduced sound even in a vibrating environment. To aim.

【０００９】[0009]

【課題を解決するための手段】この目的を達成するため
に本発明の位相同期回路は、ｎ個の自己同期信号を入力
してそれぞれのゼロクロス情報を検出するｎ個のゼロク
ロス検出部と、それぞれのゼロクロス情報よりｎ個の自
己同期信号共通のビットレート情報を出力するビットレ
ート検出部と、ビットレート情報に合致した周波数で発
振するクロックを出力するｎ個の発振部と、クロックの
エッジとゼロクロス情報との位相誤差情報を出力するｎ
個の位相比較部と、位相誤差情報の周波数特性を変更し
て出力するｎ個のループフィルタとで構成する。In order to achieve this object, a phase locked loop circuit of the present invention is provided with n zero cross detectors for receiving n self sync signals and detecting respective zero cross information. The bit rate detection unit that outputs the bit rate information common to the n self-synchronous signals based on the zero cross information of n, the n oscillation unit that outputs the clock that oscillates at the frequency that matches the bit rate information, the edge of the clock and the zero cross N which outputs the phase error information with the information
It is composed of a number of phase comparators and n number of loop filters that change and output the frequency characteristic of the phase error information.

【００１０】また、上記発振部は位相誤差情報に応じて
クロックの位相を遅相あるいは進相する要素を含む。The oscillating section includes an element for delaying or advancing the phase of the clock according to the phase error information.

【００１１】[0011]

【作用】ビットレートが高いとき、ビットレート検出部
の出力であるビットレート情報は大きくなり、発振部は
それを受けてクロックの発振周波数を上げる。逆に低い
ときは下げる。よって、大幅なビットレート変動に対し
ても、位相比較部の出力であるクロックのエッジとゼロ
クロス情報との位相誤差情報は大きな値をとらない。When the bit rate is high, the bit rate information output from the bit rate detecting section becomes large, and the oscillating section receives it and raises the oscillation frequency of the clock. Conversely, when it is low, lower it. Therefore, even if the bit rate fluctuates significantly, the phase error information between the clock edge output from the phase comparison unit and the zero-cross information does not take a large value.

【００１２】また、ビットレート検出部はｎ個の自己同
期信号より共通のビットレート情報を計算するのでサン
プル数が多く正確なビットレート情報が得られる。Further, since the bit rate detector calculates common bit rate information from the n self-synchronous signals, the number of samples is large and accurate bit rate information can be obtained.

【００１３】結果、キャプチャレンジが広くかつ応答の
速い位相同期が可能となる。As a result, phase synchronization with a wide capture range and fast response is possible.

【００１４】[0014]

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.

【００１５】図１は本発明の第１の実施例における位相
同期回路のブロック図を示すものであり、ＤＣＣに適用
した８チャンネル（ｎ＝８）の例である。図１におい
て、１は自己同期信号の入力端子、２は抽出クロックの
出力端子、３は自己同期信号のゼロクロス情報を検出す
るゼロクロス検出部、４は抽出クロックのエッジとゼロ
クロス情報との位相誤差情報を出力する位相比較部、６
はビットレート情報に合致した周波数で発振するクロッ
クを出力する発振部である。１〜６についてはチャンネ
ル数分必要であり、本実施例では(1)〜(8)の符号をつけ
ている。７はゼロクロス検出部３(1)〜３(8)の出力する
それぞれのゼロクロス情報より８チャンネル共通のビッ
トレート情報を出力するビットレート検出部である。FIG. 1 is a block diagram of a phase locked loop circuit according to the first embodiment of the present invention, which is an example of 8 channels (n = 8) applied to a DCC. In FIG. 1, 1 is an input terminal of a self-synchronous signal, 2 is an output terminal of an extracted clock, 3 is a zero-cross detector for detecting zero-cross information of the self-synchronized signal, 4 is phase error information between an edge of the extracted clock and zero-cross information. A phase comparator for outputting
Is an oscillator that outputs a clock that oscillates at a frequency that matches the bit rate information. 1 to 6 are required for the number of channels, and in this embodiment, reference numerals (1) to (8) are attached. Reference numeral 7 is a bit rate detection unit that outputs bit rate information common to eight channels from the respective zero cross information output from the zero cross detection units 3 (1) to 3 (8).

【００１６】また、図２はビットレート検出部７の内部
の構成例を示すブロック図であり、図２において、２１
はゼロクロス情報の入力端子、２３はゼロクロス情報よ
りゼロクロスの時間間隔を計時しエッジ周期として出力
する周期検出部、２４はエッジ周期の内所定の周期のみ
を弁別し有効エッジ周期として出力する比較演算部であ
る。２１，２３，２４についてはチャンネル数分必要で
あり、本実施例では(1)〜(8)の符号をつけている。２６
は８チャンネルそれぞれの有効エッジ周期を相加平均し
ビットレート情報として出力する平均処理部、２２はビ
ットレート情報の出力端子である。FIG. 2 is a block diagram showing an example of the internal structure of the bit rate detecting section 7. In FIG.
Is a zero-cross information input terminal, 23 is a period detection unit that measures a zero-cross time interval from zero-cross information and outputs it as an edge period, and 24 is a comparison calculation unit that discriminates only a predetermined period of the edge period and outputs it as an effective edge period. Is. The numbers 21, 23, and 24 are required for the number of channels, and in this embodiment, reference numerals (1) to (8) are attached. 26
Is an averaging unit that arithmetically averages the effective edge periods of each of the eight channels and outputs it as bit rate information, and 22 is an output terminal of bit rate information.

【００１７】以上のように構成された本実施例の位相同
期回路について、以下その動作について説明する。図３
は本実施例の位相同期回路の動作を示すタイミングチャ
ートであり、（ａ）は入力端子１に与えられる自己同期
信号の波形、（ｂ）は発振部６の出力する抽出クロック
のもととなるクロックデータの波形、（ｃ）はクロック
データの値、（ｄ）はゼロクロス検出部３の出力である
ゼロクロス情報、（ｅ）は位相比較部４の出力である位
相誤差情報、（ｆ）は周期検出部２３の出力であるエッ
ジ周期、（ｇ）は比較演算部２４の出力である有効エッ
ジ周期、（ｈ）はビットレート検出部７の出力であるビ
ットレート情報、（ｉ）は出力端子２より出力される抽
出クロックである。以上、値は全て１６進数で表示して
いる。The operation of the phase locked loop circuit of this embodiment having the above-described structure will be described below. Figure 3
4A is a timing chart showing the operation of the phase locked loop circuit of the present embodiment, where FIG. 4A is the waveform of the self-synchronization signal given to the input terminal 1, and FIG. Waveform of clock data, (c) value of clock data, (d) zero cross information output from the zero cross detection unit 3, (e) phase error information output from the phase comparison unit 4, and (f) cycle The edge cycle that is the output of the detection unit 23, (g) is the effective edge cycle that is the output of the comparison operation unit 24, (h) is the bit rate information that is the output of the bit rate detection unit 7, and (i) is the output terminal 2 This is the extracted clock that is output by Above, all values are displayed in hexadecimal.

【００１８】ここで、図３の（ａ）に示すような自己同
期信号が入力端子１に与えられる。ＤＣＣのチャンネル
当たりの標準ビットレートは９６ｋｂｐｓ(キロヒ゛ットハ゜ーセカ
ント゛)であり、これを倍のｆｓ＝１９２ｋＨｚでサンプリ
ングする。ゼロクロス検出部３では、図３の（ｄ）に示
すように、サンプリングされた自己同期信号の符号の反
転によりゼロクロスの有無を検出し、前後のサンプルの
直線近似により６ｂｉｔのゼロクロス情報を出力する。
周期検出部２３は現在のゼロクロス情報より１つ前のゼ
ロクロス情報を差し引いて、図３の（ｆ）に示すような
エッジ周期を出力する。例えば時刻t2では、現在時刻t2
でのゼロクロス情報”１Ｅ”、１つ前すなわち時刻t1で
のゼロクロス情報”１Ａ”より、１Ｅ−１Ａ＋２＊４０
＝８４となる。比較演算部２４では図３の（ｆ）のエッ
ジ周期の内１Ｔ，２Ｔに相当するもののみを選択し、２
Ｔに相当するものは２で割り、図３の（ｇ）に示すよう
な有効エッジ周期を出力する。平均処理部２６は有効エ
ッジ周期を所定回数相加平均し、ビットレート情報とし
て図３の（ｈ）の如く出力する。所定回数はランダムノ
イズジッタの量、必要な応答速度等を考慮して決定す
る。ＤＣＣの場合１６回程度が妥当である。発振部６は
ビットレート検出部７より供給されるビットレート情報
を１周期とするクロックを発振する。具体的には図３の
（ｂ）及び（ｃ）に示すように、７ｂｉｔのクロックデ
ータへｆｓ＝１９２ｋＨｚ毎にビットレート情報を２で
割った値を加算する。時刻t3以前はｆｓ毎に”４２”以
降は”４０”を加算している。出力端子２には、図３の
（ｉ）に示すようにクロックデータが中間値”４０”と
なるポイントが打ち抜き位相であるクロックが出力され
る。Here, a self-synchronous signal as shown in FIG. 3 (a) is given to the input terminal 1. The standard bit rate per channel of DCC is 96 kbps (kilo bit per second), which is sampled at double fs = 192 kHz. As shown in (d) of FIG. 3, the zero-cross detector 3 detects the presence or absence of zero-cross by inverting the sign of the sampled self-synchronization signal, and outputs 6-bit zero-cross information by linear approximation of the preceding and following samples.
The cycle detection unit 23 subtracts the previous zero-cross information from the current zero-cross information and outputs the edge cycle as shown in (f) of FIG. For example, at time t2, current time t2
Zero cross information “1E” at 1T, and 1E-1A + 2 * 40 from the previous zero cross information “1A” at time t1
= 84. The comparison operation unit 24 selects only the ones corresponding to 1T and 2T of the edge period shown in FIG.
Those corresponding to T are divided by 2, and the effective edge period as shown in (g) of FIG. 3 is output. The averaging unit 26 arithmetically averages the effective edge period a predetermined number of times, and outputs it as bit rate information as shown in (h) of FIG. The predetermined number of times is determined in consideration of the amount of random noise jitter and the required response speed. In the case of DCC, about 16 times is appropriate. The oscillator 6 oscillates a clock having the bit rate information supplied from the bit rate detector 7 as one cycle. Specifically, as shown in (b) and (c) of FIG. 3, a value obtained by dividing the bit rate information by 2 is added to the clock data of 7 bits every fs = 192 kHz. Before time t3, "40" is added after "42" for each fs. As shown in (i) of FIG. 3, a clock having a punching phase at a point where the clock data has an intermediate value “40” is output to the output terminal 2.

【００１９】一方、位相比較部４は、図３の（ｃ）に示
すクロックデータと図３の（ｄ）に示すゼロクロス情報
との位相誤差情報を求め、図３の（ｅ）の如く出力す
る。位相比較部４は引算器で構成する。時刻t4において
は“２４−２０＝４”である。発振部６は図３の（ｅ）
を受けて位相誤差情報の値だけクロックの位相を遅相あ
るいは進相する。時刻t4においてはゼロクロス情報がク
ロックデータに比べ“４”進んでいるので、クロックデ
ータより“４”を差引き、クロックを４／４０＊π遅相
する。On the other hand, the phase comparison unit 4 obtains phase error information between the clock data shown in FIG. 3C and the zero-cross information shown in FIG. 3D, and outputs it as shown in FIG. . The phase comparison unit 4 is composed of a subtractor. At time t4, it is "24-20 = 4". The oscillation unit 6 is shown in FIG.
In response, the phase of the clock is delayed or advanced by the value of the phase error information. At time t4, the zero-cross information is ahead of the clock data by "4", so "4" is subtracted from the clock data to delay the clock by 4/40 * π.

【００２０】以上のように本実施例によれば、ビットレ
ートが高いとき、ビットレート検出部７の出力であるビ
ットレート情報は大きくなり、発振部６はそれを受けて
クロックの発振周波数を上げる。逆に低いときは下げ
る。よって、大幅なビットレート変動に対しても、位相
比較部４の出力であるクロックのエッジとゼロクロス情
報との位相誤差情報は大きな値をとらない。また、ビッ
トレート検出部７はｎ個の自己同期信号より共通のビッ
トレート情報を計算するので、サンプル数を多くとれる
ようになり、正確なビットレート情報が得られる。結
果、キャプチャレンジが広くかつ応答の速い位相同期が
可能となる。As described above, according to the present embodiment, when the bit rate is high, the bit rate information output from the bit rate detecting section 7 becomes large, and the oscillating section 6 receives it and raises the oscillation frequency of the clock. . Conversely, when it is low, lower it. Therefore, the phase error information between the clock edge output from the phase comparison unit 4 and the zero-cross information does not take a large value even if the bit rate changes significantly. Further, since the bit rate detection unit 7 calculates common bit rate information from the n self-synchronization signals, it becomes possible to obtain a large number of samples and accurate bit rate information can be obtained. As a result, phase synchronization with a wide capture range and fast response becomes possible.

【００２１】図４は本発明の第２の実施例を示す位相同
期回路のブロック図を示すものであり、ＤＣＣに適用し
た８チャンネル（ｎ＝８）の例である。図１において、
５はループフィルタであり、それ以外の構成要素は第１
の実施例と同じものなので説明を省略する。ループフィ
ルタ５は一般的なデジタルフィルタで構成する。本実施
例によれば、ループフィルタ５に高域減衰特性を持たせ
ることでノイズ耐性を向上することができる。また、低
域増幅特性を持たせることでビットレート検出部７の直
流誤差の影響を低減できる。FIG. 4 is a block diagram of a phase locked loop circuit according to the second embodiment of the present invention, which is an example of 8 channels (n = 8) applied to a DCC. In FIG.
5 is a loop filter, and the other components are the first
The description is omitted because it is the same as the embodiment described above. The loop filter 5 is composed of a general digital filter. According to the present embodiment, noise tolerance can be improved by providing the loop filter 5 with a high-frequency attenuation characteristic. In addition, the influence of the DC error of the bit rate detection unit 7 can be reduced by providing the low frequency amplification characteristic.

【００２２】図５は本発明の第３の実施例を示す位相同
期回路のブロック図を示すものであり、ＤＣＣに適用し
た８チャンネル（ｎ＝８）の例である。図３において、
８は遅延手段であり、それ以外の構成要素は第１の実施
例と同じものなので説明を省略する。遅延手段８は一般
的なシフトレジスタで構成する。本実施例によれば、遅
延手段８の遅延量をビットレート検出部７の処理遅延量
に略等しくすることで応答限界を高めることができる。FIG. 5 is a block diagram of a phase locked loop circuit showing a third embodiment of the present invention, which is an example of 8 channels (n = 8) applied to a DCC. In FIG.
Reference numeral 8 is a delay means, and the other constituent elements are the same as those in the first embodiment, and therefore their explanations are omitted. The delay means 8 is composed of a general shift register. According to this embodiment, the response limit can be increased by making the delay amount of the delay unit 8 approximately equal to the processing delay amount of the bit rate detection unit 7.

【００２３】[0023]

【発明の効果】以上のように本発明は、ｎ個の自己同期
信号より共通のビットレート情報を得て、抽出クロック
の周波数を可変する構成としたため、キャプチャレンジ
が広くかつ応答の速い位相同期が可能となる。ＤＣＣに
適用することで、振動環境下であっても、常に安定した
高品質の再生音が得られる。As described above, according to the present invention, the common bit rate information is obtained from the n self-synchronization signals and the frequency of the extraction clock is changed. Therefore, the phase synchronization having a wide capture range and a fast response is obtained. Is possible. By applying it to the DCC, stable and high-quality reproduced sound can always be obtained even in a vibrating environment.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例における位相同期回路の
構成を示すブロック図FIG. 1 is a block diagram showing a configuration of a phase locked loop circuit according to a first embodiment of the present invention.

【図２】同第１の実施例における位相同期回路の一部の
詳細構成を示すブロック図FIG. 2 is a block diagram showing a detailed configuration of a part of the phase locked loop circuit according to the first embodiment.

【図３】同第１の実施例における位相同期回路の動作を
示すタイミングチャートFIG. 3 is a timing chart showing the operation of the phase locked loop circuit according to the first embodiment.

【図４】本発明の第２の実施例における位相同期回路の
構成を示すブロック図FIG. 4 is a block diagram showing a configuration of a phase locked loop circuit according to a second embodiment of the present invention.

【図５】本発明の第３の実施例における位相同期回路の
構成を示すブロック図FIG. 5 is a block diagram showing a configuration of a phase locked loop circuit according to a third embodiment of the present invention.

【図６】ＤＣＣの再生系を示す概要のブロック図FIG. 6 is a schematic block diagram showing a reproduction system of a DCC.

【図７】従来の位相同期回路の構成を示すブロック図FIG. 7 is a block diagram showing a configuration of a conventional phase locked loop circuit.

【符号の説明】[Explanation of symbols]

３ ゼロクロス検出部 ４ 位相比較部 ６ 発振部 ７ ビットレート検出部 3 Zero cross detector 4 Phase comparator 6 Oscillator 7 Bit rate detector

フロントページの続き (72)発明者 足立 達也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 江間 則之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 加藤 伸悦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内Front page continued (72) Inventor Tatsuya Adachi 1006 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (72) Noriyuki Ema No. 1006 Kadoma, Kadoma City, Osaka Matsushita Electric Industrial Co., Ltd. (72) Inventor Shinetsu Kato 1006 Kadoma, Kadoma-shi, Osaka Prefecture Matsushita Electric Industrial Co., Ltd.

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 ｎ個の自己同期信号を入力してそれぞれ
のゼロクロス情報を検出するｎ個のゼロクロス検出部
と、 上記ｎ個のゼロクロス情報より共通のビットレート情報
を計算し出力するビットレート検出部と、 上記ビットレート情報に合致した周波数で発振するクロ
ックを出力するｎ個の発振部と、 上記クロックのエッジと上記ゼロクロス情報との位相誤
差情報を出力するｎ個の位相比較部とを備え、 上記発振部は上記位相比較部の出力である位相誤差情報
に応じてクロックの位相を遅相あるいは進相することを
特徴とした位相同期回路。1. An n number of zero-cross detectors for inputting n number of self-synchronous signals to detect respective zero-cross information, and a bit rate detection for calculating and outputting common bit rate information from the n number of zero-cross information. Section, n oscillators that output a clock that oscillates at a frequency that matches the bit rate information, and n phase comparators that output phase error information between the edge of the clock and the zero-cross information. The phase synchronizing circuit is characterized in that the oscillating section delays or advances the phase of the clock in accordance with the phase error information output from the phase comparing section. 【請求項２】 位相比較部の出力である位相誤差情報の
周波数特性を変更して出力するｎ個のループフィルタを
備えた請求項１記載の位相同期回路。2. The phase locked loop circuit according to claim 1, further comprising n loop filters that change and output the frequency characteristic of the phase error information output from the phase comparison unit. 【請求項３】 位相比較部へ入力されるゼロクロス情報
を所定時間遅延させるｎ個の遅延手段を備えた請求項１
記載の位相同期回路。3. The n-th delay means for delaying the zero-cross information input to the phase comparator by a predetermined time.
The phase synchronization circuit described. 【請求項４】 ビットレート検出部は、ゼロクロス情報
よりゼロクロスの時間間隔を計時しエッジ周期として出
力するｎ個の周期検出部と、エッジ周期のうち所定の周
期のみを弁別し有効エッジ周期として出力するｎ個の比
較演算部と、ｎ個の有効エッジ周期を相加平均しビット
レート情報として出力する平均処理部とで構成された請
求項１記載の位相同期回路。4. The bit rate detecting unit counts zero-cross time intervals from zero-cross information and outputs them as an edge period, and n period detecting units, and discriminates only a predetermined period of the edge period and outputs it as an effective edge period. 2. The phase-locked loop circuit according to claim 1, wherein the phase-locked-loop circuit is composed of n comparison calculation units and an average processing unit that arithmetically averages n effective edge periods and outputs the result as bit rate information. 【請求項５】 ループフィルタは、高域減衰特性を有す
るフィルタである請求項２記載の位相同期回路。5. The phase locked loop circuit according to claim 2, wherein the loop filter is a filter having a high frequency attenuation characteristic. 【請求項６】 ループフィルタは、低域増幅特性を有す
るフィルタである請求項２記載の位相同期回路。6. The phase locked loop circuit according to claim 2, wherein the loop filter is a filter having a low-frequency amplification characteristic. 【請求項７】 ループフィルタは、高域減衰かつ低域増
幅特性を有するフィルタである請求項２記載の位相同期
回路。7. The phase locked loop circuit according to claim 2, wherein the loop filter is a filter having high-frequency attenuation and low-frequency amplification characteristics. 【請求項８】 遅延手段は、ビットレート検出部の処理
遅延時間に略等しい遅延量をもつ請求項３記載の位相同
期回路。8. The phase locked loop circuit according to claim 3, wherein the delay means has a delay amount substantially equal to the processing delay time of the bit rate detection unit.