JPH08167504A - Chip varistor and its manufacture - Google Patents
Chip varistor and its manufactureInfo
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- JPH08167504A JPH08167504A JP6308509A JP30850994A JPH08167504A JP H08167504 A JPH08167504 A JP H08167504A JP 6308509 A JP6308509 A JP 6308509A JP 30850994 A JP30850994 A JP 30850994A JP H08167504 A JPH08167504 A JP H08167504A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はチップ型バリスタとその
製造方法に関し、より詳細には、通信機器や事務用機
器、音響機器等に搭載される電気・電子回路において、
電気的ノイズ吸収部品として利用される電流電圧非直線
性容量磁器素子、特に、電気的ノイズに対する耐性が改
良されたＳｒＴｉＯ3 （チタン酸ストロンチウム）系チ
ップ型バリスタ、およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip type varistor and a method of manufacturing the same, and more particularly, in an electric / electronic circuit mounted on communication equipment, office equipment, audio equipment, etc.
The present invention relates to a current-voltage non-linear capacitance porcelain element used as an electrical noise absorbing component, and more particularly to a SrTiO 3 (strontium titanate) -based chip varistor having improved resistance to electrical noise, and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】近年、電子セラミックス部品メ−カ−各
社はＳｒＴｉＯ3 を主成分とする容量素子の高機能化、
高付加価値化を積極的に進めており、そのため、ＳｒＴ
ｉＯ3系容量素子の利用分野は、これまでの主な用途先
であった低周波アナログ回路以外に、電源用ノイズフィ
ルタ−、各種半導体デバイスのノイズ吸収素子等にも広
がっている。その代表的な例として、電流電圧非直線性
容量磁器素子（以下、容量性バリスタ、または単にバリ
スタという）が挙げられる。2. Description of the Related Art In recent years, manufacturers of electronic ceramics parts have been increasing the functionality of capacitive elements containing SrTiO 3 as a main component.
We are actively promoting high added value, and for that reason, SrT
The field of use of the iO 3 -based capacitive element is expanding to a noise filter for power supply, a noise absorbing element of various semiconductor devices, etc., in addition to the low frequency analog circuit which has been the main application destination until now. A typical example thereof is a current-voltage non-linear capacitance porcelain element (hereinafter referred to as a capacitive varistor or simply a varistor).
【０００３】容量性バリスタは、通常、コンデンサとし
て機能するが、数ＫＶに及ぶ高圧外来サージ（雷サー
ジ）や、急峻なスイッチングノイズが回路内で発生した
際には、これを吸収し、回路素子の誤作動や絶縁破壊を
未然に防ぐ機能（バリスタ機能）を併せもつ、いわば複
合機能素子である。吸収された電気的エネルギーは熱的
エネルギーとして系外に放散される。なお、バリスタ機
能を有する材料としては、他にＺｎＯ（酸化亜鉛）系の
素子が有名であるが、誘電率がＳｒＴｉＯ3 系の素子に
比べて著しく小さいため、素子容量値が十分に発現せ
ず、コンデンサ機能を併せもつことはできない。A capacitive varistor normally functions as a capacitor, but when a high-voltage external surge (lightning surge) of several KV or a steep switching noise occurs in the circuit, it is absorbed and the circuit element. It is, so to speak, a multi-function device that also has a function (varistor function) to prevent malfunction and dielectric breakdown of the. The absorbed electrical energy is dissipated outside the system as thermal energy. As a material having a varistor function, ZnO (zinc oxide) -based element is well known, but since the dielectric constant is remarkably smaller than that of the SrTiO 3 -based element, the element capacitance value is not sufficiently expressed. , It is not possible to combine the functions of capacitors.
【０００４】しかしながら、ＳｒＴｉＯ3 系の素子の場
合、粒界構造の乱雑さのため、電流電圧特性の安定性は
ＺｎＯ系の素子に比べて劣り、したがって、素子性能の
指標となるバリスタ電圧および電流電圧非直線係数の信
頼性に欠けるという欠点があった。このため、各種の電
気・電子機器の回路における使用が期待されている割に
は実用化が進まず、市場規模が伸び悩んでいるのが現状
である。とりわけ、回路表面への実装を目的としたチッ
プ型の部品に関しては、電極構造等が通常のリード付き
円板型等のものに比べて微細かつ複雑化する場合が多い
ため、前記電流電圧特性の安定性と電気的ノイズに対す
る性能補償が一層困難となる。However, in the case of the SrTiO 3 type element, the stability of the current-voltage characteristic is inferior to that of the ZnO type element due to the disorder of the grain boundary structure, and therefore, the varistor voltage and the current which are indicators of the element performance. There is a drawback that the voltage nonlinear coefficient is not reliable. For this reason, although it is expected to be used in circuits of various electric / electronic devices, practical use has not progressed, and the market size is currently sluggish. In particular, with regard to chip-type components intended for mounting on the circuit surface, the electrode structure and the like are often finer and more complicated than those such as a normal disc type with leads. Stability and performance compensation for electrical noise becomes more difficult.
【０００５】一方、各種電子部品の小型化に対する要請
（ニーズ）も拡大しており、メーカー各社とも、材料な
らびにプロセス技術の改良を進めているが、電流電圧特
性の安定性が良好で、回路表面への実装に供し得るＳｒ
ＴｉＯ3 系チップ型容量性バリスタはまだ得られていな
い。On the other hand, demands (needs) for miniaturization of various electronic parts are also expanding, and although manufacturers are making improvements in materials and process technology, the stability of current-voltage characteristics is good and the circuit surface is good. Sr that can be used for mounting on
No TiO 3 chip type capacitive varistor has been obtained yet.
【０００６】[0006]
【発明が解決しようとする課題】チップ型容量性バリス
タは、概ね次のような電気的特性を有していることが要
求される。すなわち、 （１）異常電圧への応答性を早めるべく、電流電圧非直
線係数（α）が十分大きく、また、回路定格電圧に合わ
せてバリスタ電圧（Ｖ1mA ）の制御が可能であること。The chip type capacitive varistor is required to have the following electrical characteristics. That is, (1) the current-voltage non-linearity coefficient (α) is sufficiently large to accelerate the response to the abnormal voltage, and the varistor voltage (V 1mA ) can be controlled according to the rated voltage of the circuit.
【０００７】（２）急峻ノイズを吸収できるように、静
電容量（Ｃ）が十分に大きいこと。(2) Capacitance (C) is sufficiently large so that steep noise can be absorbed.
【０００８】（３）急峻ノイズを吸収した後の静電容量
（Ｃ）、バリスタ電圧（Ｖ1mA ）、電流電圧非直線係数
（α）等の変化が十分に小さいこと（電気的ノイズ耐性
の補償が可能であること）。(3) Changes in capacitance (C), varistor voltage (V 1mA ), current-voltage non-linearity coefficient (α), etc. after absorbing steep noise are sufficiently small (compensation for electrical noise resistance) Is possible).
【０００９】現在のところ、従来から使用されているリ
ード付き円板型部品の焼結体材料をチップ型部品の材料
として転用することも可能なことから、前記の（１）項
についてはほぼ要求は満たされているが、（２）項と
（３）項は依然未解決の課題として残されている。At present, since it is possible to divert the conventionally used sintered body material of the disk-type component with leads to the material of the chip-type component, the above-mentioned item (1) is almost required. Although the above items are satisfied, the items (2) and (3) still remain as unsolved problems.
【００１０】このうち、（２）項については、例えば特
開平５−９００６２号公報に、チップ型容量性バリスタ
の静電容量（Ｃ）の向上を図った積層型の半導体セラミ
ックコンデンサが示されている。それによると、ＳｒＴ
ｉＯ3 系誘電体を積層化することにより、従来のＺｎＯ
系のものよりも高いＣ値を得ることができる。しかし、
従来のＳｒＴｉＯ3 系半導体コンデンサ等と比較した場
合はＣ値が依然低く、さらに誘電体積層プロセスの導入
に伴う製造コスト高は回避できない。Regarding the item (2), for example, Japanese Unexamined Patent Publication (Kokai) No. 5-90062 discloses a laminated semiconductor ceramic capacitor in which the electrostatic capacity (C) of a chip type capacitive varistor is improved. There is. According to it, SrT
By stacking iO 3 -based dielectrics, conventional ZnO
It is possible to obtain higher C values than those of the system. But,
When compared with the conventional SrTiO 3 -based semiconductor capacitor and the like, the C value is still low, and the high manufacturing cost associated with the introduction of the dielectric lamination process cannot be avoided.
【００１１】また、（３）項については、例えば特開平
６−８４６８６号あるいは特開平５−２１２１１号公報
に、電気的ノイズ耐性の改善技術が開示されている。前
者においては、セラミック磁器素子に急峻パルスを印加
して電極の界面に形成されたバリヤの一部を破壊する方
法が、また、後者では積層された内部電極のパターンを
改良して内部電極と外部電極との接触面積を広げること
により電気的ノイズ耐性が高められたチップ型バリスタ
が提案されている。しかし、前記の（２）項に係わる積
層型の半導体セラミックコンデンサの場合と同様に、工
程の追加に伴う製造コストの上昇が避けられず、さら
に、Ｃ値等の素子特性が十分ではない等の問題も予想さ
れる。With respect to the item (3), for example, Japanese Patent Application Laid-Open No. 6-84686 or Japanese Patent Application Laid-Open No. 5-21211 discloses a technique for improving electrical noise resistance. In the former method, a steep pulse is applied to the ceramic porcelain element to destroy a part of the barrier formed at the interface of the electrodes, and in the latter method, the pattern of the laminated internal electrodes is improved to improve the internal and external electrodes. A chip-type varistor has been proposed in which the electrical noise resistance is enhanced by increasing the contact area with the electrodes. However, as in the case of the laminated semiconductor ceramic capacitor according to the above item (2), an increase in manufacturing cost due to the addition of steps cannot be avoided, and further, element characteristics such as C value are not sufficient. Problems are expected.
【００１２】本発明は、上記の課題を解決するためにな
されたもので、静電容量が十分大きく、かつ電気的ノイ
ズ耐性が改善されたチップ型バリスタおよびその製造方
法を提供することを目的とする。The present invention has been made to solve the above problems, and an object of the present invention is to provide a chip type varistor having a sufficiently large electrostatic capacity and improved electrical noise resistance, and a method for manufacturing the same. To do.
【００１３】[0013]
【課題を解決するための手段】本発明の要旨は、下記
（I ）のチップ型バリスタ、および（II）のその製造方
法にある。The gist of the present invention resides in the following chip type varistor (I) and its manufacturing method (II).
【００１４】（I ）ＳｒＴｉＯ3 系材料を主成分とする
粒界絶縁型半導体セラミックスと、その両面に形成され
た内部電極と、これらの内部電極とそれぞれ接続する前
記セラミックスの両端面に形成された外部素子電極とを
有するチップ型バリスタであって、前記内部電極がセラ
ミックス表面上に舌状にパターン形成されるとともに、
その表面にほう珪酸鉛ガラスを主成分とする絶縁化合物
層が形成され、前記舌状パターンの先端部位とこの部位
と相対する位置にある外部素子電極との絶縁間隔（Ｙ）
が、両外部素子電極間距離（Ｘ）に対し、０．１５≦Ｙ
／Ｘ≦０．３８の関係を有することを特徴とするチップ
型バリスタ。(I) Grain boundary insulating semiconductor ceramics containing SrTiO 3 based material as a main component, internal electrodes formed on both surfaces thereof, and both end surfaces of the ceramics connected to these internal electrodes, respectively. A chip type varistor having an external element electrode, wherein the internal electrode is patterned in a tongue shape on a ceramic surface,
An insulating compound layer containing lead borosilicate glass as a main component is formed on the surface of the tongue-like pattern, and the insulating distance (Y) between the tip portion of the tongue-like pattern and the external element electrode at a position opposite to this portion.
However, for the distance (X) between both external element electrodes, 0.15 ≦ Y
A chip type varistor having a relationship of /X≦0.38.
【００１５】（II）ＳｒＴｉＯ3 系材料を主成分とする
粒界絶縁型半導体セラミックスの両面に下記（１）式を
満たすように内部電極を舌状にパターン形成し、それぞ
れの内部電極表面の外部素子電極接続部を除く面に、ほ
う珪酸鉛ガラスを主成分とする絶縁化合物を塗布、焼き
付けし、次いで、前記外部素子電極接続部に外部素子電
極を形成することを特徴とするチップ型バリスタの製造
方法。(II) Tongue-shaped internal electrodes are formed on both surfaces of the grain boundary insulating semiconductor ceramics containing SrTiO 3 based material as a main component so as to satisfy the following equation (1). A chip-type varistor characterized in that an insulating compound containing lead borosilicate glass as a main component is applied to a surface excluding the element electrode connecting portion and baked, and then an external element electrode is formed in the external element electrode connecting portion. Production method.
【００１６】 ０．１５≦Ｙ／Ｘ≦０．３８ ・・・（１） ただし、Ｘ：半導体セラミックスの両端部に形成された
外部素子電極間の距離 Ｙ：舌状にパターン形成された内部電極の先端部位とこ
の部位と相対する位置にある外部素子電極との絶縁間隔 なお、前記の絶縁間隔とは、ほう珪酸鉛ガラスを主成分
とする絶縁化合物を間に挟んだ状態での間隔を意味す
る。0.15 ≦ Y / X ≦ 0.38 (1) where X: distance between external element electrodes formed at both ends of the semiconductor ceramics Y: internal electrode patterned in a tongue shape Insulation distance between the tip part of and the external element electrode at a position opposite to this part The above-mentioned insulation interval means the interval in a state where an insulating compound containing lead borosilicate glass as a main component is sandwiched therebetween. To do.
【００１７】[0017]
【作用】以下、本発明のチップ型バリスタ（前記（I ）
の発明）及びその製造方法（前記（II）の発明）につい
て詳細に説明する。The operation of the chip type varistor of the present invention (the above (I))
Invention) and a method for producing the same (invention (II)) will be described in detail.
【００１８】図１は本発明のチップ型バリスタの一例
で、後述する実施例で本発明方法により得られたものの
外観を模式的に示した斜視図であり、図２は、図１に示
したチップ型バリスタ（以下、単に素子ともいう）を両
外部電極間で素子面に垂直に切断した場合の断面のイメ
ージ図である。また、図３はセラミックス表面上での内
部電極の形成状態を示す図で、（ａ）は従来の形成パタ
ーン、（ｂ）は本発明のチップ型バリスタにおける形成
パターンである。FIG. 1 is an example of the chip type varistor of the present invention, and is a perspective view schematically showing the appearance of the one obtained by the method of the present invention in an embodiment described later, and FIG. 2 is shown in FIG. It is an image figure of a section when a chip type varistor (henceforth also called an element) is cut perpendicularly to an element side between both external electrodes. 3A and 3B are views showing the formation state of the internal electrodes on the ceramic surface, where FIG. 3A is a conventional formation pattern and FIG. 3B is a formation pattern in the chip varistor of the present invention.
【００１９】図１および図２に示されるように、本発明
のチップ型バリスタは、ＳｒＴｉＯ3 系材料を主成分と
する粒界絶縁型の半導体セラミックス１の両面に内部電
極２-1、２-2が形成され、この内部電極２-1、２-2の端
面側に接続して外部素子電極３-1、３-2が取り付けら
れ、外部素子電極３-1、３-2との接続部を除く内部電極
２-1、２-2表面に絶縁化合物層４が形成された素子構造
を有している。また、図３（ｂ）に示されるように、本
発明のチップ型バリスタにおいて、内部電極２-1はセラ
ミックス１の表面上に舌状にパターン形成されており、
しかも、半導体セラミックス１の両端部に形成された外
部素子電極（図示せず）間の距離（Ｘ）に対する舌状に
パターン形成された内部電極２-1の先端部位とこの部位
と相対する位置にある外部素子電極との絶縁間隔（Ｙ）
の比、すなわちＹ／Ｘが、０．１５〜０．３８の範囲内
にある。図示していないが、半導体セラミックスの他の
面に形成される内部電極２-2についても同様である。As shown in FIGS. 1 and 2, the chip-type varistor of the present invention has internal electrodes 2-1 and 2- on both surfaces of a grain boundary insulating semiconductor ceramic 1 containing SrTiO 3 -based material as a main component. 2 is formed, and external element electrodes 3-1 and 3-2 are attached by connecting to the end surfaces of the internal electrodes 2-1 and 2-2, and connecting portions with the external element electrodes 3-1 and 3-2. The device structure has an insulating compound layer 4 formed on the surfaces of the internal electrodes 2-1 and 2-2 except for. Further, as shown in FIG. 3B, in the chip type varistor of the present invention, the internal electrode 2-1 is patterned on the surface of the ceramic 1 in a tongue shape,
Moreover, the tip portion of the internal electrode 2-1 patterned in a tongue shape with respect to the distance (X) between the external element electrodes (not shown) formed at both ends of the semiconductor ceramic 1 and the position opposite to this portion. Insulation distance (Y) from a certain external element electrode
Ratio, that is, Y / X is in the range of 0.15 to 0.38. Although not shown, the same applies to the internal electrodes 2-2 formed on the other surface of the semiconductor ceramic.
【００２０】なお、図１に示すように、半導体セラミッ
クス１の両端面ならびにその近傍の表面および側面、す
なわち、外部素子電極３-1、３-2が取り付けられた部分
を除く全ての外表面がこの絶縁化合物層４で被覆されて
いる。As shown in FIG. 1, both end surfaces of the semiconductor ceramic 1 and the surfaces and side surfaces in the vicinity thereof, that is, all the outer surfaces except the portions to which the external element electrodes 3-1 and 3-2 are attached are It is covered with this insulating compound layer 4.
【００２１】本発明のチップ型バリスタにおいて、内部
電極２-1および２-2がセラミックス表面上に舌状にパタ
ーン形成されているのは、従来の角形電極の場合、端部
（電極の角部）において電界集中が生じ、それにより外
部素子電極との間でサージ電流ストレスの増加に伴って
リーク（短絡化）が発生し易くなるので、それを防ぐた
めである。従って、前記の「舌状」とは、そのような電
界集中が生じない程度に、しかも素子の静電容量があま
り犠牲にならないように「角形電極の角部のみが削られ
た状態」を意味する。In the chip type varistor of the present invention, the internal electrodes 2-1 and 2-2 are tongue-like patterned on the surface of the ceramic. This is because the electric field concentration occurs in (1), and as a result, a leak (short circuit) easily occurs due to an increase in surge current stress with the external element electrode. Therefore, the above-mentioned "tongue shape" means "a state in which only the corners of the rectangular electrodes are cut" so that such electric field concentration does not occur and the capacitance of the element is not sacrificed so much. To do.
【００２２】また、Ｙ／Ｘが０．１５よりも小さいとサ
ージ電流印加後に絶縁破壊しやすくなり、一方、０．３
８を超えると内部電極の面積が小さくなるため静電容量
の減少を招くので、Ｙ／Ｘは０．１５〜０．３８の範囲
内にあることが必要である。If Y / X is smaller than 0.15, dielectric breakdown is likely to occur after application of surge current, while 0.3
If it exceeds 8, the area of the internal electrode becomes small and the capacitance is reduced. Therefore, it is necessary that Y / X is within the range of 0.15 to 0.38.
【００２３】なお、内部電極はＡｇを主成分とするもの
であればよく、Ａｇのみからなる電極材の他、ＡｇにＰ
ｂが添加された合金系の電極材が挙げられる。The internal electrode may be made of Ag as a main component, and in addition to the electrode material made of only Ag, P may be added to Ag.
An alloy-based electrode material to which b is added may be used.
【００２４】更に、舌状にパターン形成された内部電極
の先端部位とこの部位と相対する位置にある外部素子電
極との間には、ほう珪酸鉛ガラスを主成分とする絶縁化
合物が介在していることが必要である。つまり、ほう珪
酸鉛ガラスを主成分とする絶縁化合物を間に挟んだ絶縁
間隔（Ｙ）の外部素子電極間の距離（Ｘ）に対する比
（Ｙ／Ｘ）が０．１５〜０．３８の範囲内になければな
らない。Further, an insulating compound containing lead borosilicate glass as a main component is interposed between the tip portion of the tongue-patterned internal electrode and the external element electrode at a position opposite to this portion. Need to be present. That is, the ratio (Y / X) of the insulation interval (Y) sandwiching the insulating compound containing lead borosilicate glass as a main component to the distance (X) between the external element electrodes is in the range of 0.15 to 0.38. Must be inside.
【００２５】ほう珪酸鉛ガラスを主成分とする絶縁化合
物とは、絶縁性を最大限に補償するとともに、内部電極
の焼付温度以下でガラス形成が行われるようにＣｒ、Ｃ
ｕおよびＴｉが添加されたほう珪酸鉛ガラスである。The insulating compound containing lead borosilicate glass as a main component means Cr, C so that the insulating property is compensated to the maximum and glass is formed at the baking temperature of the internal electrode or lower.
It is a lead borosilicate glass to which u and Ti have been added.
【００２６】本発明のチップ型バリスタは上記の構成を
有しているので、静電容量が十分大きく、かつ電気的ノ
イズ耐性にも優れており、例えば、後述する実施例に示
すように、素子形状が角形３．２mm×２．５mm（□３２
２５チップ）、素子厚７００μm のもので、以下の特性
を示す。Since the chip-type varistor of the present invention has the above-mentioned structure, it has a sufficiently large electrostatic capacity and is excellent in electrical noise resistance. For example, as shown in Examples described later, the element The shape is square 3.2mm × 2.5mm (□ 32
25 chips) and an element thickness of 700 μm, the following characteristics are shown.
【００２７】初期状態（サージ電流印加前）において： Ｃ≧２２００ｐＦ、Ｖ1mA ≦１５Ｖ、α≧１０ サージ電流印加後において： △Ｃ≦＋５％、△Ｖ1mA ≦−３％、△α≦−５％ 但し、△Ｃ、△Ｖ1mA および△αは、サージ電流印加前
後におけるＣ、Ｖ1mA およびαの変化率である。In the initial state (before applying the surge current): C ≧ 2200 pF, V 1mA ≦ 15V, α ≧ 10 After applying the surge current: ΔC ≦ + 5%, ΔV 1mA ≦ -3%, Δα ≦ -5 However, ΔC, ΔV 1mA and Δα are the rates of change of C, V 1mA and α before and after applying the surge current.
【００２８】これらの素子特性は従来のチップ型容量性
バリスタにはない優れた性能であり、本発明のチップ型
バリスタは、誘電特性とバリスタ特性とを兼ね備えるだ
けではなく、電気的ノイズ吸収後においてもこれら両特
性が安定して発現されるので、回路実装に最適である。These device characteristics are excellent performances not found in the conventional chip-type capacitive varistor, and the chip-type varistor of the present invention not only has both dielectric characteristics and varistor characteristics, but also has high electrical noise absorption. Since both of these characteristics are stably expressed, it is most suitable for circuit mounting.
【００２９】前記（II）の発明は、（I ）の発明のチッ
プ型バリスタの製造方法である。以下、工程順に説明す
る。The invention (II) is a method for manufacturing the chip type varistor of the invention (I). Hereinafter, description will be made in the order of steps.
【００３０】まず、セラミックス合成のための原料と
してＳｒＣＯ3 、ＣａＣＯ3 、ＴｉＯ2 およびＮｂ2 Ｏ
5 を用意し、ＳｒＴｉＯ3 系の粒界絶縁型半導体セラミ
ックスが得られるように、各原料の所定量を秤量し、こ
れを適量の玉石、分散剤および純水とともにポットミル
内に容れ、２４時間混合（湿式混合）する。First, as raw materials for synthesizing ceramics, SrCO 3 , CaCO 3 , TiO 2 and Nb 2 O are used.
Prepare 5 and weigh a predetermined amount of each raw material so that SrTiO 3 -based grain boundary insulating semiconductor ceramics can be obtained, and put this in a pot mill with appropriate amounts of boulders, dispersant and pure water, and mix for 24 hours. (Wet mixing).
【００３１】混合されたスラリー状の原料を乾燥し、
次いで解砕し、解砕後の粉末を例えばアルミナ製の焼成
ルツボ内に移し、大気中１１５０〜１１８０℃で仮焼合
成する。なお、この仮焼合成で所定の固溶体が合成され
ていることをＸ線解析、組成分析等で確認するのが望ま
しい。The mixed slurry-like raw material is dried,
Next, the powder is crushed, and the powder after crushing is transferred into, for example, a calcining crucible made of alumina, and calcined and synthesized in the atmosphere at 1150 to 1180 ° C. In addition, it is desirable to confirm that a predetermined solid solution is synthesized by this calcination synthesis by X-ray analysis, composition analysis and the like.
【００３２】前記の工程で仮焼合成された粉末を解
砕し、これに焼結助剤として微量のＣｕＯとＳｉＯ2 を
添加して更に湿式混合を行う。The powder calcined and synthesized in the above step is crushed, a small amount of CuO and SiO 2 are added as a sintering aid to the powder, and wet mixing is further performed.
【００３３】混合されたスラリー状の仮焼原料を乾燥
し、解砕して粒径１．０μm 前後の均一粉に整粒する。
これに、有機バインダー等を添加し、例えば３．２mm×
２．５mm、厚み７００μm の直方体になるように成形す
る。The mixed slurry-like calcined raw material is dried, crushed and sized into a uniform powder having a particle size of about 1.0 μm.
Add an organic binder etc. to this, for example, 3.2 mm x
Mold into a rectangular parallelepiped with a thickness of 2.5 mm and a thickness of 700 μm.
【００３４】この成形体を1000℃で脱脂し、脱脂後、
例えばアルミナ製の焼成ルツボに充填して、還元性雰囲
気中で焼成する。焼成は、半導体化を促進するため、１
４２０〜１５５０℃の温度域で、４．０〜８．０時間行
うのが好ましい。なお、還元性雰囲気としては、例え
ば、水素：１〜２０ｖｏｌ％、窒素：８０〜９９ｖｏｌ
％の混合ガスを用いればよい。This molded body was degreased at 1000 ° C., and after degreasing,
For example, it is filled in a firing crucible made of alumina and fired in a reducing atmosphere. Since firing promotes semiconductorization, 1
It is preferably carried out in the temperature range of 420 to 1550 ° C. for 4.0 to 8.0 hours. The reducing atmosphere is, for example, hydrogen: 1 to 20 vol%, nitrogen: 80 to 99 vol.
% Mixed gas may be used.
【００３５】得られた焼結体を有機溶剤中および熱水
中で洗浄した後、例えばアルカリ金属酸化物と低融点金
属酸化物をペースト化して焼結体の表面に塗布し、これ
を大気中、１０５０〜１３５０℃で、１．０〜４．０時
間焼成する。これは、焼結体（セラミックス）の結晶粒
界を絶縁化するためである。The obtained sintered body is washed in an organic solvent and hot water, and then, for example, an alkali metal oxide and a low melting point metal oxide are made into a paste and applied to the surface of the sintered body, which is then exposed to the air. Calcination at 1050 to 1350 ° C. for 1.0 to 4.0 hours. This is to insulate the crystal grain boundaries of the sintered body (ceramics).
【００３６】粒界絶縁化された半導体セラミックスの
両面に例えば電極用銀（Ａｇ）ペーストを舌状に、しか
も前記の条件を満たすように印刷し、７８０〜８３０℃
で焼き付け、内部電極を形成する。For example, silver (Ag) paste for electrodes is printed on both sides of the grain boundary-insulated semiconductor ceramics in a tongue-like manner so as to satisfy the above conditions, and the temperature is set to 780 to 830 ° C.
To form internal electrodes.
【００３７】次に、ほう珪酸鉛ガラスを主成分とする
絶縁化合物を内部電極の端部を残して両面に塗布し、約
６００℃で焼き付け、表層部絶縁層を形成する。Next, an insulating compound containing lead borosilicate glass as a main component is applied to both surfaces of the internal electrode, leaving the end portions, and baked at about 600 ° C. to form a surface insulating layer.
【００３８】工程で絶縁化合物を塗布せずに残した
外部素子電極接続部に、内部電極と電気的導通がとれる
ように、電極用Ａｇペーストを印刷し、約６００℃で焼
き付けて外部素子電極を形成する。In the external element electrode connection portion left without applying the insulating compound in the process, Ag paste for an electrode is printed so as to be electrically connected to the internal electrode and baked at about 600 ° C. to form the external element electrode. Form.
【００３９】本発明のチップ型バリスタは上記〜の
工程を経て製造することができる。The chip type varistor of the present invention can be manufactured through the above steps (1) to (3).
【００４０】このようにして得られたチップ型バリスタ
は、誘電特性とバリスタ特性とを兼ね備え、しかも電気
的ノイズ吸収後においてもこれら両特性が安定してお
り、前述したように回路実装に最適である。The chip-type varistor thus obtained has both dielectric characteristics and varistor characteristics, and both of these characteristics are stable even after electrical noise absorption, and as described above, it is suitable for circuit mounting. is there.
【００４１】[0041]
【実施例】本発明方法を適用して、角形３．２mm×２．
５mm（□３２２５チップ）、素子厚７００μm のチップ
型バリスタを作製し、静電容量（Ｃ）、バリスタ電圧
（Ｖ1mA ）および電流電圧非直線係数（α）を測定し
た。次いで、端子間にサージ電流（８×２０μsec 、３
０００／cm2 ）を１分間隔で５回印加した後、再度、同
様の測定を行い、サージ電流印加前後における変化率
（ΔＣ、ΔＶ1mA およびΔα）を求めた。なお、比較の
ため、図３（ａ）に示した従来の角状にパターン形成し
た内部電極を有するバリスタを含め、本発明方法で規定
する条件から外れる方法で作製したバリスタについても
同様の測定を行った。EXAMPLE By applying the method of the present invention, a rectangular shape of 3.2 mm × 2.
A chip type varistor having a size of 5 mm (□ 3225 chips) and an element thickness of 700 μm was prepared, and the capacitance (C), varistor voltage (V 1mA ) and current-voltage nonlinear coefficient (α) were measured. Next, surge current (8 × 20μsec, 3
000 / cm 2 ) was applied 5 times at 1-minute intervals, and then the same measurement was performed again to determine the rate of change (ΔC, ΔV 1mA and Δα) before and after the surge current application. For comparison, the same measurement is performed on varistor manufactured by a method that deviates from the conditions specified by the method of the present invention, including the conventional varistor having internal electrodes patterned in a square shape shown in FIG. went.
【００４２】用いた半導体セラミックスは、ＳｒＣ
Ｏ3 、ＣａＣＯ3 、ＴｉＯ2 およびＮｂ2 Ｏ5 を原料と
し、通常用いられる方法に準じて作製したＳｒＴｉＯ3
系の粒界絶縁型半導体セラミックスで、角形３．２mm×
２．５mm、厚さ７００μm の素子形状を有している。The semiconductor ceramic used is SrC.
SrTiO 3 produced according to a commonly used method using O 3 , CaCO 3 , TiO 2 and Nb 2 O 5 as raw materials
Systematic grain boundary insulation type semiconductor ceramics, square 3.2 mm ×
It has an element shape of 2.5 mm and a thickness of 700 μm.
【００４３】この半導体セラミックスの両面にそれぞれ
表１に示す形状、ならびに内部／端部電極間ギャップ比
（両外部素子電極間距離に対する舌状パターンの先端部
位と外部素子電極との絶縁間隔の比、Ｙ／Ｘを意味す
る）を有する内部電極を形成し、次いで、ほう珪酸鉛ガ
ラスを主成分とする絶縁化合物を内部電極（ただし、外
部素子電極接続部を除く）表面と、半導体セラミックス
の表面（外部素子電極を取付け部を除く）に塗布し、６
００℃で焼き付けて絶縁化合物層を形成させた。On both sides of this semiconductor ceramic, the shape shown in Table 1 and the gap ratio between the inner / end electrodes (the ratio of the insulating distance between the tip portion of the tongue pattern and the outer element electrode with respect to the distance between both outer element electrodes, (Meaning Y / X) is formed, and then an insulating compound containing lead borosilicate glass as a main component is formed on the surface of the internal electrode (excluding the external element electrode connecting portion) and the surface of the semiconductor ceramic ( Apply the external element electrode to the part (excluding the mounting part), and
It baked at 00 degreeC and formed the insulating compound layer.
【００４４】その後、外部素子電極を形成してチップ型
バリスタとした。図１は、本発明方法で定める条件で作
製したチップ型バリスタの外観を模式的に示したもの
で、図２はこの素子の断面のイメージ図である。After that, an external element electrode was formed to obtain a chip type varistor. FIG. 1 schematically shows the appearance of a chip type varistor manufactured under the conditions defined by the method of the present invention, and FIG. 2 is an image view of a cross section of this element.
【００４５】上記の測定項目のうち、静電容量は１KHz
の交流を用い、１Ｖで測定した。バリスタ電圧は、電極
間に直流電圧を０Ｖから１００Ｖまで連続的に印加し、
素子に１ｍＡの電流が流れたときの端子間電圧
（Ｖ1mA ）で表した。電流電圧非直線係数は、さらに１
０ｍＡの電流が流れたときの端子間電圧（Ｖ10mA）を測
定し、次式から算出した。なお、測定はいずれも２０℃
で行った。また、試料数は上記のいずれの測定において
も、各試料毎に３０個とした。Of the above measurement items, the capacitance is 1 KHz
Was measured at 1V. For varistor voltage, apply DC voltage between electrodes continuously from 0V to 100V,
It is expressed as a voltage between terminals (V 1mA ) when a current of 1 mA flows through the device. The current-voltage nonlinear coefficient is 1
The voltage between terminals (V 10mA ) when a current of 0 mA flowed was measured and calculated from the following equation. In addition, all measurements are at 20 ℃
I went in. Further, the number of samples was set to 30 for each sample in any of the above measurements.
【００４６】α＝１／log （Ｖ10mA／Ｖ1mA ） 測定結果を表１に併せて示す。備考欄に＊印で示した素
子は本発明方法で規定する範囲外の条件で製造したもの
であることを示す。この結果から明かなように、本発明
方法により製造した素子は、サージ電流印加前の初期状
態において、Ｃ≧２２００ｐＦ、Ｖ1mA ≦１５Ｖおよび
α≧１０であり、サージ電流印加後の変化率は、△Ｃ≦
＋５％、△Ｖ1mA ≦−３％および△α≦−５％で、誘電
特性とバリスタ特性に優れるとともに、電気的ノイズ吸
収後においても両特性は良好な安定性を示した。従っ
て、この素子は回路実装に最適であるといえる。一方、
本発明方法で規定する範囲外の条件で製造した素子は、
初期状態における素子特性あるいはサージ電流印加後の
これら特性の変化率のいずれか、または両方が劣化する
等の問題があった。Α = 1 / log (V 10mA / V 1mA ) The measurement results are also shown in Table 1. The element indicated by * in the remarks column indicates that the element was manufactured under the conditions outside the range specified by the method of the present invention. As is clear from this result, the element manufactured by the method of the present invention has C ≧ 2200 pF, V 1mA ≦ 15 V and α ≧ 10 in the initial state before the application of the surge current, and the rate of change after the application of the surge current is ΔC ≦
With + 5%, ΔV 1 mA ≦ −3% and Δα ≦ −5%, both dielectric properties and varistor properties were excellent, and both properties showed good stability even after electrical noise absorption. Therefore, it can be said that this element is most suitable for circuit mounting. on the other hand,
The element manufactured under the conditions outside the range specified by the method of the present invention,
There has been a problem that either the element characteristics in the initial state or the rate of change of these characteristics after application of a surge current, or both, are deteriorated.
【００４７】[0047]
【表１】 [Table 1]
【００４８】[0048]
【発明の効果】本発明のチップ型バリスタは良好な素子
特性と電気的ノイズ耐性を有しており、従来のバリスタ
に比べさらに利便性の高い電子部品として、電子・電気
機器回路等に適用することが可能である。このチップ型
バリスタは、本発明方法により従来の製造プロセスを変
更することなく容易に製造することができる。The chip-type varistor of the present invention has good element characteristics and electrical noise resistance, and is applied to electronic / electric equipment circuits as a more convenient electronic component than conventional varistor. It is possible. This chip type varistor can be easily manufactured by the method of the present invention without changing the conventional manufacturing process.
【図１】本発明方法により作製した素子の外観を模式的
に示した斜視図である。FIG. 1 is a perspective view schematically showing the appearance of an element manufactured by the method of the present invention.
【図２】図１に示した素子を両外部素子電極間で素子面
に垂直に切断した断面のイメージ図である。FIG. 2 is an image view of a cross section of the device shown in FIG. 1 cut perpendicularly to the device surface between both external device electrodes.
【図３】チップ型バリスタにおける内部電極の形成パタ
ーン示す図で、（ａ）は従来の形成パターンであり、
（ｂ）は本発明の形成パターンである。FIG. 3 is a diagram showing a formation pattern of internal electrodes in a chip type varistor, in which (a) is a conventional formation pattern;
(B) is a formation pattern of the present invention.
１：半導体セラミックス ２-1、２-2：内部電極 ３-1、３-2：外部素子電極 ４：絶縁化合物層 1: Semiconductor ceramics 2-1, 2-2: Internal electrode 3-1, 3-2: External element electrode 4: Insulating compound layer
Claims (2)
縁型半導体セラミックスと、その両面に形成された内部
電極と、これらの内部電極とそれぞれ接続する前記セラ
ミックスの両端面に形成された外部素子電極とを有する
チップ型バリスタであって、前記内部電極がセラミック
ス表面上に舌状にパターン形成されるとともに、その表
面にほう珪酸鉛ガラスを主成分とする絶縁化合物層が形
成され、前記舌状パターンの先端部位とこの部位と相対
する位置にある外部素子電極との絶縁間隔（Ｙ）が、両
外部素子電極間距離（Ｘ）に対し、０．１５≦Ｙ／Ｘ≦
０．３８の関係を有することを特徴とするチップ型バリ
スタ。1. A grain boundary insulating semiconductor ceramic containing SrTiO 3 -based material as a main component, internal electrodes formed on both surfaces thereof, and external electrodes formed on both end surfaces of the ceramic connected to these internal electrodes, respectively. A chip type varistor having an element electrode, wherein the internal electrode is patterned in a tongue shape on a ceramic surface, and an insulating compound layer containing lead borosilicate glass as a main component is formed on the surface of the tongue. The insulation distance (Y) between the tip portion of the striped pattern and the external element electrode at a position facing this portion is 0.15 ≦ Y / X ≦ with respect to the distance (X) between both external element electrodes.
A chip type varistor having a relationship of 0.38.
縁型半導体セラミックスの両面に下記（１）式を満たす
ように内部電極を舌状にパターン形成し、それぞれの内
部電極表面の外部素子電極接続部を除く面に、ほう珪酸
鉛ガラスを主成分とする絶縁化合物を塗布、焼き付け
し、次いで、前記外部素子電極接続部に外部素子電極を
形成することを特徴とするチップ型バリスタの製造方
法。 ０．１５≦Ｙ／Ｘ≦０．３８ ・・・（１） ただし、Ｘ：半導体セラミックスの両端面に形成された
外部素子電極間の距離 Ｙ：舌状にパターン形成された内部電極の先端部位とこ
の部位と相対する位置にある外部素子電極との絶縁間隔2. Internal electrodes are formed in a tongue pattern on both surfaces of a grain boundary insulating semiconductor ceramic containing SrTiO 3 based material as a main component so as to satisfy the following expression (1), and external elements on the surface of each internal electrode are formed. Manufacturing of a chip-type varistor characterized in that an insulating compound containing lead borosilicate glass as a main component is applied to the surface excluding the electrode connection portion, baked, and then an external element electrode is formed in the external element electrode connection portion. Method. 0.15 ≦ Y / X ≦ 0.38 (1) where X: distance between external element electrodes formed on both end faces of the semiconductor ceramics Y: tip part of internal electrode patterned in a tongue shape And the insulation distance from the external element electrode at the position facing this part
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6308509A JPH08167504A (en) | 1994-12-13 | 1994-12-13 | Chip varistor and its manufacture |
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| JP6308509A JPH08167504A (en) | 1994-12-13 | 1994-12-13 | Chip varistor and its manufacture |
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|---|---|
| JPH08167504A true JPH08167504A (en) | 1996-06-25 |
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| JP6308509A Pending JPH08167504A (en) | 1994-12-13 | 1994-12-13 | Chip varistor and its manufacture |
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| Country | Link |
|---|---|
| JP (1) | JPH08167504A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252138A (en) * | 2001-02-22 | 2002-09-06 | Matsushita Electric Ind Co Ltd | Reduction-resistant dielectric ceramic, its manufacturing method, and laminated ceramic capacitor using the same |
| JP2008227101A (en) * | 2007-03-12 | 2008-09-25 | Tdk Corp | Electronic component and manufacturing method thereof, and inverter device |
| JP2008227100A (en) * | 2007-03-12 | 2008-09-25 | Tdk Corp | Electronic component and manufacturing method thereof, and inverter device |
-
1994
- 1994-12-13 JP JP6308509A patent/JPH08167504A/en active Pending
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| JP2008227101A (en) * | 2007-03-12 | 2008-09-25 | Tdk Corp | Electronic component and manufacturing method thereof, and inverter device |
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