JPH08166914A - Transmission circuit and reception circuit - Google Patents
Transmission circuit and reception circuitInfo
- Publication number
- JPH08166914A JPH08166914A JP6310637A JP31063794A JPH08166914A JP H08166914 A JPH08166914 A JP H08166914A JP 6310637 A JP6310637 A JP 6310637A JP 31063794 A JP31063794 A JP 31063794A JP H08166914 A JPH08166914 A JP H08166914A
- Authority
- JP
- Japan
- Prior art keywords
- data
- shift register
- circuit
- bit
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Computer And Data Communications (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、シリアル通信に使用さ
れる送信回路および受信回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transmission circuit and a reception circuit used for serial communication.
【０００２】[0002]
【従来の技術】図４は、従来のクロック同期式シリアル
通信回路の構成図である。ここでは送信の例について説
明する。図４に示すシフトレジスタ４１は、格納された
データを順次シフトしながら出力する８ビットのシフト
レジスタである。2. Description of the Related Art FIG. 4 is a block diagram of a conventional clock synchronous serial communication circuit. Here, an example of transmission will be described. The shift register 41 shown in FIG. 4 is an 8-bit shift register that outputs the stored data while sequentially shifting the data.
【０００３】シリアルクロックカウンタ４２は、３ビッ
トのカウンタであり、シフトレジスタ４１に格納された
データをシフトするためのシリアルクロック信号Ｂをカ
ウントし、規定数だけカウントするとその旨を制御回路
４３に出力する。制御回路４３は、送信の状態を制御す
るものであり、ここでは特に、シリアルクロックカウン
タ４２からの出力を受けてシフトレジスタ４１のシフト
動作を停止させる。The serial clock counter 42 is a 3-bit counter, counts the serial clock signal B for shifting the data stored in the shift register 41, and outputs to the control circuit 43 to that effect when a specified number has been counted. To do. The control circuit 43 controls the transmission state, and here, in particular, receives the output from the serial clock counter 42 and stops the shift operation of the shift register 41.
【０００４】図５は、図４に示すクロック同期式シリア
ル通信回路の、送信時のタイミングチャートである。図
５（ａ）には、外部から入力されるシリアルクロック信
号Ａが示されており、図５（ｂ）には、制御回路４３で
制御される待機状態および通信状態が示されている。ま
た、図５（ｃ）には、シリアルクロック信号Ａが制御回
路４３で制御された後のシリアルクロック信号Ｂが示さ
れている。さらに図５（ｄ）には、シリアルクロック信
号Ｂで順次デクリメントされるシリアルクロックカウン
タ４２のカウント値が示されており、また図５（ｅ）に
は、シフトレジスタ４１の、シリアルクロック信号Ｂの
各立下りのタイミングでシフトレジスタ４１から出力さ
れたデータが示されている。FIG. 5 is a timing chart at the time of transmission of the clock synchronous serial communication circuit shown in FIG. FIG. 5A shows a serial clock signal A input from the outside, and FIG. 5B shows a standby state and a communication state controlled by the control circuit 43. Further, FIG. 5C shows the serial clock signal B after the serial clock signal A is controlled by the control circuit 43. Further, FIG. 5D shows the count value of the serial clock counter 42 which is sequentially decremented by the serial clock signal B, and FIG. 5E shows the serial clock signal B of the shift register 41. The data output from the shift register 41 at each falling timing is shown.
【０００５】通信開始前においては、図５（ｂ）に示す
ように、制御回路４３により待機状態に制御されてお
り、制御回路４３から出力される信号ｂは‘Ｌ’レベル
となっている。またシリアルクロックカウンタ４２のカ
ウント値は‘１１１’に初期設定されている。ここで、
通信開始命令を受けると、制御回路４３により、通信状
態に設定され、制御回路４３からの出力信号ｂが‘Ｈ’
レベルとなる。この‘Ｈ’レベルの信号ｂがアンドゲー
ト４４の一方の端子に入力され、アンドゲート４４の他
方の端子から入力されているシリアルクロック信号Ａが
アンドゲート４４を経由してシリアルクロック信号Ｂと
なる。このシリアルクロック信号Ｂの各立下りのタイミ
ングを受けて、シリアルクロックカウンタ４２が１つず
つデクリメントされ、そのカウント値が順次‘１１
０’，‘１０１’，‘１００’……に変化する。またそ
れと同期してシフトレジスタ４１に格納されたシリアル
入力データが、図４の右に１つずつシフトされ、図５
（ｅ）に示す‘ＬＳＢ’，‘Ｌ＋１’，‘Ｌ＋２’，…
…のデータが外部に順次出力される。Before the start of communication, as shown in FIG. 5B, the control circuit 43 controls the standby state, and the signal b output from the control circuit 43 is at the'L 'level. The count value of the serial clock counter 42 is initially set to '111'. here,
When the communication start command is received, the control circuit 43 sets the communication state, and the output signal b from the control circuit 43 is'H '.
Level. This'H 'level signal b is input to one terminal of the AND gate 44, and the serial clock signal A input from the other terminal of the AND gate 44 becomes the serial clock signal B via the AND gate 44. . In response to each falling timing of the serial clock signal B, the serial clock counter 42 is decremented by one, and the count values are sequentially set to '11.
It changes to 0 ',' 101 ',' 100 '.... Further, in synchronization with this, the serial input data stored in the shift register 41 is shifted one by one to the right in FIG.
'LSB', 'L + 1', 'L + 2', ... Shown in (e)
The data of ... Are sequentially output to the outside.
【０００６】ここで、シリアルクロックカウンタ４２の
カウント値が‘０００’になると、シリアルクロックカ
ウンタ４２は、このカウンタ値を通信終了を示す規定数
と認識し、制御回路４３にその旨を出力する。制御回路
４３はこれを受けて、次のシリアルクロック信号Ｂの立
下りのタイミングで、信号ｂを‘Ｌ’レベルに変化させ
る。また、シリアルクロック信号Ｂの、その立ち下がり
のタイミングで、シフトレジスタ４１から‘ＭＳＢ’の
データが出力され、これを最後に、シフトレジスタ４１
のシフト動作が停止する。また、シリアルクロックカウ
ンタ４２のカウント値は初期値を示す‘１１１’にな
る。Here, when the count value of the serial clock counter 42 reaches '000', the serial clock counter 42 recognizes this counter value as a prescribed number indicating the end of communication, and outputs that to the control circuit 43. In response to this, the control circuit 43 changes the signal b to the'L 'level at the next falling timing of the serial clock signal B. Further, at the timing of the trailing edge of the serial clock signal B, the shift register 41 outputs the data of “MSB”.
Shift operation stops. In addition, the count value of the serial clock counter 42 becomes “111” indicating the initial value.
【０００７】尚、ここでは送信の場合について説明した
が、受信の場合も同様であり、ここでは説明は省略す
る。Although the case of transmission has been described here, the same applies to the case of reception, and a description thereof will be omitted here.
【０００８】[0008]
【発明が解決しようとする課題】上述した従来のクロッ
ク同期式シリアル通信回路では、通信終了を検知するた
めに、通信時のキャラクタ長（ビット長）に対応する数
だけシリアルクロック信号をカウントする必要がある。
従って、例えば８ビットのキャラクタの通信を行なう回
路には、３ビット幅のシリアルクロックカウンタを用意
する必要があり、回路規模が大きくなり問題がある。ま
た、キャラクタ長の長い通信を行なうことができるよう
に汎用化を目指すとさらに回路規模が大きくなる。In the above-mentioned conventional clock-synchronous serial communication circuit, in order to detect the end of communication, it is necessary to count the serial clock signals by the number corresponding to the character length (bit length) during communication. There is.
Therefore, for example, a circuit for performing 8-bit character communication needs to have a 3-bit width serial clock counter, which causes a problem in that the circuit scale becomes large. In addition, if a general purpose is aimed at so that communication with a long character length can be performed, the circuit scale becomes larger.
【０００９】本発明は、上記事情に鑑み、シリアルクロ
ックカウンタを使用する必要がなくこのため回路規模が
削減され、さらにキャラクタ長の増減に対して柔軟な対
応が図られた送信回路および受信回路を提供する。In view of the above circumstances, the present invention eliminates the need for using a serial clock counter, which reduces the circuit scale, and provides a transmitter circuit and a receiver circuit that flexibly deal with the increase and decrease of the character length. provide.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成する本発
明の受信回路は、 （１）シリアル入力データを順次シフトしながら格納す
るシフトレジスタ （２）そのシリアル入力データの格納に先立って、その
シフトレジスタの、そのシリアル入力データが入力され
る側の上位ビットに第１の論理のビットデータを格納す
るとともに、その上位ビットよりも下流側の複数のビッ
トにその第１の論理が反転した第２の論理のビットデー
タを格納する初期キャラクタ入力回路 （３）そのシフトレジスタの、上記上位ビットとは反対
側の、上記初期キャラクタ入力回路により上記第２の論
理のビットデータが格納された複数のビットのうちの下
位ビットの論理が上記第２の論理から上記第１の論理に
変化したことをモニタすることにより、そのシリアル入
力データの、シフトレジスタへの格納が終了したタイミ
ングを検知する入力タイミング検知回路 を備えたことを特徴とする。The receiving circuit of the present invention which achieves the above object, comprises: (1) a shift register for sequentially shifting and storing serial input data; (2) prior to storing the serial input data, Bit data of the first logic is stored in the upper bit of the shift register on the side where the serial input data is input, and the first logic is inverted to a plurality of bits downstream of the upper bit. Initial character input circuit for storing bit data of 2 logic (3) A plurality of second bit data of the second logic stored by the initial character input circuit on the opposite side of the shift register from the upper bit. By monitoring that the logic of the lower bit of the bits has changed from the second logic to the first logic, the serial The force data, stored in the shift register is characterized by comprising an input timing detection circuit for detecting a timing ended.
【００１１】また、上記目的を達成する本発明の送信回
路は、 （１）格納された出力データを順次シフトしながら出力
するシフトレジスタ （２）そのシフトレジスタの、その出力データが出力さ
れる側の下位ビットとは反対側の、上記出力データのう
ち最後に出力されるべきビットデータが格納された上位
ビットに、その出力データが１ビットシフトされたとき
に第１の論理のビットデータ、その出力データが２ビッ
ト以上の各ビット数シフトされる毎にその第１の論理が
反転した第２の論理のビットデータを格納するキャラク
タ入力回路 （３）そのシフトレジスタに格納されたビットパターン
をモニタすることにより、その出力データの、シフトレ
ジスタからの出力が終了したタイミングを検知する出力
タイミング検知回路 を備えたことを特徴とする。Further, the transmission circuit of the present invention which achieves the above object is (1) a shift register for sequentially outputting stored output data while shifting it (2) a side of the shift register to which the output data is output Bit data of the first logic, when the output data is shifted by 1 bit, to the upper bit on the opposite side of the lower bit of A character input circuit that stores bit data of a second logic in which the first logic is inverted every time the output data is shifted by each bit number of 2 bits or more (3) Monitor the bit pattern stored in the shift register By providing an output timing detection circuit that detects the timing when the output of the output data from the shift register is completed. It is characterized by.
【００１２】尚、本発明は、送信回路と受信回路とが独
立に構成されている必要はなく、それらの送信回路と受
信回路とを組合せた通信回路として構成されていてもよ
い。In the present invention, it is not necessary that the transmission circuit and the reception circuit are independently configured, and they may be configured as a communication circuit in which the transmission circuit and the reception circuit are combined.
【００１３】[0013]
【作用】本発明の受信回路では、シフトレジスタのシリ
アル入力データの格納に先立って、初期キャラクタ入力
回路により格納された論理ビットデータを入力タイミン
グ検知回路でモニタして通信終了を検知する。また、本
発明の送信回路では、キャラクタ入力回路により、送信
の進行に伴って格納されたビットパターンを出力タイミ
ング検知回路でモニタして通信終了を検知するものであ
る。したがって、本発明の送信回路および本発明の受信
回路のいずれにおいても、従来技術のようにシリアルク
ロック信号をカウントして通信終了を検知する必要がな
く、シリアルクロックカウンタは不要である。In the receiving circuit of the present invention, before the serial input data of the shift register is stored, the logical bit data stored by the initial character input circuit is monitored by the input timing detection circuit to detect the end of communication. Further, in the transmission circuit of the present invention, the character input circuit detects the end of communication by monitoring the bit pattern stored as the transmission progresses by the output timing detection circuit. Therefore, neither the transmitter circuit of the present invention nor the receiver circuit of the present invention need to count the serial clock signal to detect the end of communication as in the prior art, and the serial clock counter is unnecessary.
【００１４】また、通信時のキャラクタ長が増減して
も、そのキャラクタ長の増減に対応して通信終了判定の
ためのキャラクタ長を増減すれば済み、通信時のキャラ
クタ長の増減に容易に対応できる。Further, even if the character length during communication increases or decreases, it is sufficient to increase or decrease the character length for communication end determination in response to the increase or decrease in the character length. it can.
【００１５】[0015]
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の送信回路の一実施例と本発明の受信回路
の一実施例とが組み合わされた通信回路の構成図であ
る。この通信回路は、キャラクタ長が８ビットのクロッ
ク同期式シリアル通信回路である。Embodiments of the present invention will be described below. FIG. 1 is a configuration diagram of a communication circuit in which an embodiment of the transmission circuit of the present invention and an embodiment of the reception circuit of the present invention are combined. This communication circuit is a clock synchronous serial communication circuit having a character length of 8 bits.
【００１６】先ず、図１に示す通信回路の受信動作につ
いて説明する。マルチプレクサ１１は、受信時には、受
信端子Ｒｘから入力されるシリアル入力データをシフト
レジスタ４１に入力するように切り換えられる。シフト
レジスタ４１は、入力されたシリアル入力データを順次
シフトしながら格納する。First, the receiving operation of the communication circuit shown in FIG. 1 will be described. Upon reception, the multiplexer 11 is switched to input the serial input data input from the reception terminal Rx to the shift register 41. The shift register 41 sequentially shifts and stores the input serial input data.
【００１７】キャラクタ生成回路１２は、本発明の受信
回路にいう初期キャラクタ入力回路に対応しており、シ
フトレジスタ４１へのシリアル入力データの格納に先立
って、シフトレジスタ４１に、シリアル入力データが入
力される側のＭＳＢに論理‘１’のビットデータ、その
ＭＳＢよりも下流側の全てのビットに論理‘０’のビッ
トデータを格納する。The character generating circuit 12 corresponds to the initial character input circuit referred to as the receiving circuit of the present invention, and the serial input data is input to the shift register 41 before the serial input data is stored in the shift register 41. The bit data of logic "1" is stored in the MSB of the side to be processed, and the bit data of logic "0" is stored in all the bits downstream of the MSB.
【００１８】キャラクタ検出器１３は、本発明の受信回
路にいう入力タイミング検出回路に対応しており、キャ
ラクタ生成回路１２により論理‘０’のビットデータが
格納されたビットのうちの下位ビット、即ちＬＳＢの論
理が論理‘０’から論理‘１’に変化したことをモニタ
することにより、シリアル入力データの、シフトレジス
タ４１への格納が終了したタイミングを検知する。The character detector 13 corresponds to the input timing detection circuit referred to as the receiving circuit of the present invention, and is the lower bit of the bits in which the bit data of logic "0" is stored by the character generation circuit 12, that is, the lower bit. By monitoring the change of the logic of LSB from logic "0" to logic "1", the timing when the storage of the serial input data in the shift register 41 is completed is detected.
【００１９】制御回路１４は、受信状態を制御する。図
２は、図１に示す通信回路の、受信時のタイミングチャ
ートである。図２（ａ）には、シリアルクロック信号の
タイミングが示されている。また、図２（ｂ）には、シ
フトレジスタ４１に、シリアルクロック信号の各立上り
のタイミングで入力されたデータが示されている。さら
に、図２（ｃ）には、制御回路１４の状態が示されてい
る。The control circuit 14 controls the reception state. FIG. 2 is a timing chart of the communication circuit shown in FIG. 1 during reception. FIG. 2A shows the timing of the serial clock signal. Further, FIG. 2B shows data input to the shift register 41 at each rising timing of the serial clock signal. Further, FIG. 2C shows the state of the control circuit 14.
【００２０】また、制御回路１４から出力される信号ｂ
は、最初の待機状態では‘Ｌ’レベルとなっている。先
ず、シフトレジスタ４１へのシリアル入力データの格納
に先立って、８ビットのデータ‘１０００００００’
（８０）がキャラクタ生成回路１２で生成され、受信開
始命令を受けると、制御回路１４により通信状態に制御
され、信号ｂが‘Ｈ’レベルとなる。またキャラクタ生
成回路１２で生成されたデータがシフトレジスタ４１に
格納される。この‘Ｈ’レベルの信号ｂはアンドゲート
４４の一方の端子に入力されるため、アンドゲート４４
の他方の端子に入力されているシリアルクロック信号が
アンドゲード４４を通過し、その立上りのタイミング
で、マルチプレクサ１１の受信端子Ｒｘを経由して入力
されたシリアル入力データがシフトレジスタ４１に入力
されるとともに、シフトレジスタ４１に格納されている
データが図１の右に１つシフトされる。このときにはキ
ャラクタ検出器１３には、このときのＬＳＢの論理（こ
こでは‘０’）が入力される。この時点におけるシフト
レジスタ４１の格納データｒ１は、 ｒ１＝＊１００００００ となる。但し、＊はマルチプレクサ１１の受信端子Ｒｘ
を経由して入力されたシリアル入力データを表わす。The signal b output from the control circuit 14
Is at the'L 'level in the first standby state. First, before storing serial input data in the shift register 41, 8-bit data “10000000” is stored.
When (80) is generated by the character generation circuit 12 and the reception start command is received, the control circuit 14 controls the communication state and the signal b becomes the “H” level. Further, the data generated by the character generation circuit 12 is stored in the shift register 41. Since this “H” level signal b is input to one terminal of the AND gate 44, the AND gate 44
The serial clock signal input to the other terminal of the shift register 41 passes through the AND gate 44, and at the rising timing thereof, the serial input data input via the receiving terminal Rx of the multiplexer 11 is input to the shift register 41. The data stored in the shift register 41 is shifted to the right in FIG. At this time, the LSB logic at this time (here, “0”) is input to the character detector 13. The stored data r1 of the shift register 41 at this time point is r1 = * 1000000. However, * is the reception terminal Rx of the multiplexer 11.
Represents serial input data input via.
【００２１】以下、シリアルクロック信号の各立上りの
タイミングで、マルチプレクサ１１の受信端子Ｒｘを経
由したシリアル入力データがシフトレジスタ４１に順次
入力されるとともに、シフトレジスタ４１に格納されて
いるデータが、図１の右に１つづつシフトされ、ＬＳＢ
にシフトされたビットデータがキャラクタ検出器１３に
順次入力される。シリアルクロック信号の各立上りによ
りシフトされた後のシフトレジスタ４１の格納データｒ
２，……，ｒ７は、 ｒ２＝＊＊１０００００ ｒ３＝＊＊＊１００００ ｒ４＝＊＊＊＊１０００ ｒ５＝＊＊＊＊＊１００ ｒ６＝＊＊＊＊＊＊１０ ｒ７＝＊＊＊＊＊＊＊１ となる。Below, at each rising timing of the serial clock signal, serial input data via the receiving terminal Rx of the multiplexer 11 is sequentially input to the shift register 41, and the data stored in the shift register 41 is shown in FIG. Shifted to the right of 1 by 1, LSB
The bit data shifted to is sequentially input to the character detector 13. Data r stored in the shift register 41 after being shifted at each rising edge of the serial clock signal
2, ..., r7 is r2 = *** 100000 r3 = *** 10000 r4 = **** 1000 r5 = **** 100100 r6 = ********* 10 r7 = **** It becomes ** 1.
【００２２】ここで各格納データｒ２，……，ｒ７それ
ぞれのＬＳＢがキャラクタ検出器１３でモニタされてお
り、格納データｒ７のＬＳＢの論理‘１’を検出する
と、制御回路４３に通信終了が指示される。さらに次の
シリアルクロック信号の立上りのタイミングでシフトレ
ジスタ４１の格納データｒ８は、 ｒ８＝＊＊＊＊＊＊＊＊ となり、これにより、シフトレジスタ４１に受信データ
が８ビット全て受信されたことになる。制御回路４３
は、待機状態に制御され、信号ｂは‘Ｌ’レベルとな
り、これにより受信が停止する。Here, the LSB of each of the stored data r2, ..., R7 is monitored by the character detector 13, and when the logic ‘1’ of the LSB of the stored data r7 is detected, the control circuit 43 is instructed to terminate the communication. To be done. Further, at the next rising timing of the serial clock signal, the stored data r8 of the shift register 41 becomes r8 = *********, which indicates that the shift register 41 has received all 8 bits of received data. Become. Control circuit 43
Are controlled to be in the standby state, and the signal b becomes the “L” level, which stops the reception.
【００２３】次に、図１に示す通信回路における送信動
作について説明する。マルチプレクサ１１は、送信時に
は送信端子Ｔｘに入力されるデータをシフトレジスタ４
１に入力するように切り換えられる。シフトレジスタ４
１は、格納された出力データを順次シフトしながら出力
する。Next, the transmission operation in the communication circuit shown in FIG. 1 will be described. The multiplexer 11 shifts the data input to the transmission terminal Tx during transmission to the shift register 4
The input is switched to 1. Shift register 4
1 outputs the stored output data while sequentially shifting it.
【００２４】キャラクタ生成回路１２は、本発明の送信
回路にいうキャラクタ入力回路に対応しており、ビット
パターン‘０００００００１’を生成する。キャラクタ
検出器１３は、本発明の送信回路にいう出力タイミング
検出回路に対応しており、シフトレジスタ４１に格納さ
れたビットパターンが‘００００００１＊’（＊は
‘０’もしくは‘１’）であるか否かをモニタすること
により、出力データの、シフトレジスタ４１からの出力
が終了したタイミングを検知する。The character generation circuit 12 corresponds to the character input circuit referred to as the transmission circuit of the present invention, and generates the bit pattern '00000001'. The character detector 13 corresponds to the output timing detection circuit referred to as the transmission circuit of the present invention, and the bit pattern stored in the shift register 41 is '0000001 *' (* is '0' or '1'). By monitoring whether or not the output data is output from the shift register 41, the timing at which the output is completed is detected.
【００２５】制御回路１４は、送信状態を制御する。図
３は、図１に示す通信回路の、送信時のタイミングチャ
ートである。図３（ａ）には、シリアルクロック信号の
タイミングが示されている。また図３（ｂ）には、シフ
トレジスタ４１から、シリアルクロック信号の各立下り
のタイミングで出力されたデータが示されている。さら
に、図３（ｃ）には、制御回路１４で制御される状態が
データが示されている。The control circuit 14 controls the transmission state. FIG. 3 is a timing chart of the communication circuit shown in FIG. 1 during transmission. FIG. 3A shows the timing of the serial clock signal. Further, FIG. 3B shows data output from the shift register 41 at each falling timing of the serial clock signal. Further, in FIG. 3C, the data controlled by the control circuit 14 is shown.
【００２６】制御回路１４から出力される信号ｂは、最
初の初期状態では‘Ｌ’レベルとなっている。ここで送
信開始命令を受けると、制御回路１４により、通信状態
に制御され、信号ｂが‘Ｈ’レベルとなる。 また、こ
の‘Ｈ’レベルの信号ｂがアンドゲート４４の一方の端
子に入力され、アンドゲート４４の他方の端子に入力さ
れているシリアルクロック信号がアンドゲート４４を通
過し、その立下りのタイミングでキャラクタ生成回路１
２のデータがマルチプレクサ１１の送信端子Ｔｘからシ
フトレジスタ４１に入力されるとともに、シフトレジス
タ４１に格納されているデータが図１の右に１つシフト
される。The signal b output from the control circuit 14 is at the "L" level in the initial initial state. When the transmission start command is received here, the control circuit 14 controls the communication state and the signal b becomes the “H” level. Further, this'H 'level signal b is input to one terminal of the AND gate 44, the serial clock signal input to the other terminal of the AND gate 44 passes through the AND gate 44, and its falling timing. Character generation circuit 1
The data No. 2 is input to the shift register 41 from the transmission terminal Tx of the multiplexer 11, and the data stored in the shift register 41 is shifted to the right in FIG.
【００２７】この時点におけるシフトレジスタ４１の格
納データｔ１は、 ｔ１＝１＊＊＊＊＊＊＊ となる。但し、＊はシフトレジスタ４１にあらかじめ格
納された送信用のデータを表わす。キャラクタ検出器１
３には、この格納データｔ１が入力され、この格納デー
タｔ１のビットパターンがキャラクタ検出器１３でモニ
タされる。The data t1 stored in the shift register 41 at this time point is t1 = 1 ********. However, * represents the data for transmission previously stored in the shift register 41. Character detector 1
The stored data t1 is input to 3, and the bit pattern of the stored data t1 is monitored by the character detector 13.
【００２８】以下、シリアルクロック信号の各立下りの
タイミングで、キャラクタ生成回路１２のデータがマル
チプレクサ１１の送信端子Ｔｘを経由してシフトレジス
タ４１に順次入力されるとともに、シフトレジスタ４１
に格納されているデータが図１の右に１つづつシフトさ
れて外部に出力される。また、キャラクタ検出器１３で
はシフトレジスタ４１のデータがシフトされる毎にシフ
トレジスタ４１のデータ（ビットパターン）がモニタさ
れる。Hereinafter, at each falling timing of the serial clock signal, the data of the character generation circuit 12 is sequentially input to the shift register 41 via the transmission terminal Tx of the multiplexer 11, and the shift register 41 is also input.
The data stored in is shifted one by one to the right in FIG. 1 and output to the outside. In the character detector 13, the data (bit pattern) in the shift register 41 is monitored every time the data in the shift register 41 is shifted.
【００２９】このようにして、シリアルクロック信号の
各立下りのタイミングにおける、シフトレジスタ４１の
格納データｔ２，……，ｔ７は、 ｔ２＝０１＊＊＊＊＊＊ ｔ３＝００１＊＊＊＊＊ ｔ４＝０００１＊＊＊＊ ｔ５＝００００１＊＊＊ ｔ６＝０００００１＊＊ ｔ７＝００００００１＊ となる。In this way, the data t2, ..., T7 stored in the shift register 41 at each falling timing of the serial clock signal is as follows: t2 = 01 ****** t3 = 001 ***** t4 = 0001 **** t5 = 00001 **** t6 = 000001 ** t7 = 0000001 *.
【００３０】ここで、キャラクタ検出器１３が論理
‘１’の後に論理‘０’が６個続いたビットパターン
‘００００００１＊’、即ち格納データｔ７のビットパ
ターンを検出すると、制御回路１４に通信終了が指示さ
れる。さらに次のシリアルクロック信号の立下りのタイ
ミングで、格納データｔ８は、 ｔ８＝０００００００１ となり、これによりシフトレジスタ４１の送信データ８
ビット全てが送信されたことになる。この時点で制御回
路１４により待機状態に制御され、信号ｂは‘Ｌ’レベ
ルとなり、これにより送信が停止する。Here, when the character detector 13 detects a bit pattern "0000001 *" in which six logic "0" s follow the logic "1", that is, the bit pattern of the stored data t7, the control circuit 14 ends the communication. Is instructed. Further, at the next falling timing of the serial clock signal, the stored data t8 becomes t8 = 00000001, which causes the transmission data 8 of the shift register 41 to be 8
All bits have been transmitted. At this point, the control circuit 14 controls the standby state, and the signal b becomes the “L” level, which stops the transmission.
【００３１】ここで、従来例の、図４に示すシリアルク
ロックカウンタ４２と、本実施例のマルチプレクサ１
１、キャラクタ生成回路１２、キャラクタ検出器１３と
をゲート数に置き換えて比較すると、従来例では例えば
４０ゲート必要であるのに対し、本実施例においてはわ
ずか１５ゲートで済み、ゲート数が大幅に削減される。
尚、本実施例では、シフトレジスタとして送信，受信兼
用の８ビットのシフトレジスタを用いて説明したがこれ
に限られるものではなく、送信もしくは受信いずれか一
方を専用に行う回路を構成してもよく、またシフトレジ
スタのビット幅も８ビットに限られるものではなく任意
のビット幅でよい。 また、受信動作において、キャラ
クタ生成回路１２で、シリアル入力データが入力される
側の上位ビットに論理‘１’のビットデータ、その上位
ビットを除く全てのビットに論理‘０’のビットデータ
を格納したが、これに限られるものではなく、論理
‘０’と論理‘１’を互いに入れ替え、キャラクタ検出
回路１３でこれに対応してモニタし、受信終了を検知し
てもよい。Here, the conventional serial clock counter 42 shown in FIG. 4 and the multiplexer 1 of the present embodiment are provided.
1 and the character generation circuit 12 and the character detector 13 are replaced by the number of gates and compared, in the conventional example, for example, 40 gates are required, whereas in this embodiment, only 15 gates are required, and the number of gates is significantly increased. Be reduced.
In this embodiment, an 8-bit shift register for both transmission and reception is used as the shift register, but the present invention is not limited to this, and a circuit for performing either transmission or reception may be configured. The bit width of the shift register is not limited to 8 bits and may be any bit width. In the receiving operation, the character generation circuit 12 stores bit data of logic '1' in the upper bit on the side where serial input data is input and bit data of logic '0' in all bits except the upper bit. However, the present invention is not limited to this, and the logic “0” and the logic “1” may be replaced with each other, and the character detection circuit 13 may monitor correspondingly to detect the reception end.
【００３２】また、これと同様に、送信動作において、
キャラクタ生成回路１２でシフトレジスタ４１に、出力
データが１ビットシフトされたときに論理‘１’のビッ
トデータ、出力データが２ビット以上８ビットまでシフ
トされたときに論理‘０’のビットデータを格納した
が、これに限られるものではなく、論理‘０’と論理
‘１’を互いに入れ替え、キャラクタ検出器１３でこれ
に対応したビットパターンをモニタし、送信終了を検知
してもよい。Similarly to this, in the transmitting operation,
In the character generation circuit 12, the shift register 41 stores bit data of logical “1” when the output data is shifted by 1 bit, and bit data of logical “0” when the output data is shifted from 2 bits to 8 bits. Although it is stored, the present invention is not limited to this, and the logic “0” and the logic “1” may be replaced with each other, and the character detector 13 may monitor the bit pattern corresponding thereto to detect the end of transmission.
【００３３】また、本実施例では、送信回路および受信
回路としてクロック同期式シリアル通信回路について説
明したが、これに限られるものではなく、本発明は、非
同期式シリアル通信回路，キャラクタ同期式シリアル通
信回路等のシリアル通信回路にも適用することができ
る。Although the clock synchronous serial communication circuit has been described as the transmitting circuit and the receiving circuit in the present embodiment, the present invention is not limited to this, and the present invention is not limited to the asynchronous serial communication circuit and the character synchronous serial communication. It can also be applied to a serial communication circuit such as a circuit.
【００３４】[0034]
【発明の効果】以上説明したように、本発明の受信回路
では、初期キャラクタ入力回路により、シリアル入力デ
ータの格納に先立ってシフトレジスタに所定のキャラク
タを格納し、入力タイミング検出回路により所定の論理
の変化をモニタし、一方、送信回路では、キャラクタ入
力回路により、シフトレジスタに、所定のキャラクタを
送信とともにシリアルに格納し、出力タイミング検出回
路によりシフトレジスタに格納されたビットパターンを
モニタするものであるため、受信回路，送信回路のいず
れにおいてもシリアルクロックカウンタが不要となり、
ゲート数が削減される。また通信時のキャラクタ長の増
減にも容易に対応できる。As described above, in the receiving circuit of the present invention, the initial character input circuit stores a predetermined character in the shift register prior to the storage of serial input data, and the input timing detection circuit stores a predetermined logic. On the other hand, in the transmission circuit, the character input circuit serially stores a predetermined character in the shift register together with transmission, and the output timing detection circuit monitors the bit pattern stored in the shift register. Therefore, the serial clock counter becomes unnecessary in both the receiving circuit and the transmitting circuit,
The number of gates is reduced. Further, it is possible to easily deal with the increase or decrease of the character length during communication.
【図１】本発明の送信回路の一実施例と本発明の受信回
路の一実施例とが組み合わされた通信回路の構成図であ
る。FIG. 1 is a configuration diagram of a communication circuit in which an embodiment of a transmission circuit of the present invention and an embodiment of a reception circuit of the present invention are combined.
【図２】図１に示す通信回路の、受信時のタイミングチ
ャートである。FIG. 2 is a timing chart of the communication circuit shown in FIG. 1 during reception.
【図３】図１に示す通信回路の、送信時のタイミングチ
ャートである。FIG. 3 is a timing chart of the communication circuit shown in FIG. 1 during transmission.
【図４】従来のクロック同期式シリアル通信回路の構成
図である。FIG. 4 is a configuration diagram of a conventional clock synchronous serial communication circuit.
【図５】図４に示すクロック同期式シリアル通信回路
の、送信時のタイミングチャートである。5 is a timing chart of the clock synchronous serial communication circuit shown in FIG. 4 during transmission.
１１ マルチプレクサ １２ キャラクタ生成回路 １３ キャラクタ検出器 １４ 制御回路 ４１ シフトレジスタ ４４ アンドゲート 11 multiplexer 12 character generation circuit 13 character detector 14 control circuit 41 shift register 44 AND gate
Claims (2)
ら格納するシフトレジスタと、該シリアル入力データの
格納に先立って、該シフトレジスタの、該シリアル入力
データが入力される側の上位ビットに第１の論理のビッ
トデータを格納するとともに、該上位ビットよりも下流
側の複数のビットに該第１の論理が反転した第２の論理
のビットデータを格納する初期キャラクタ入力回路と、
該シフトレジスタの、前記上位ビットとは反対側の、前
記初期キャラクタ入力回路により前記第２の論理のビッ
トデータが格納された複数のビットのうちの下位ビット
の論理が前記第２の論理から前記第１の論理に変化した
ことをモニタすることにより、該シリアル入力データ
の、該シフトレジスタへの格納が終了したタイミングを
検知する入力タイミング検知回路とを備えたことを特徴
とする受信回路。1. A shift register for storing serial input data while sequentially shifting it, and, prior to the storage of the serial input data, a first upper bit of the shift register on the side to which the serial input data is input. An initial character input circuit that stores logical bit data, and stores second logical bit data in which the first logical is inverted in a plurality of bits on the downstream side of the upper bit,
Of the plurality of bits in which the bit data of the second logic is stored by the initial character input circuit on the opposite side of the shift register from the second logic, the logic of the lower bit is from the second logic. An input timing detection circuit for detecting the timing when the storage of the serial input data in the shift register is completed by monitoring the change to the first logic.
がら出力するシフトレジスタと、該シフトレジスタの、
該出力データが出力される側の下位ビットとは反対側
の、前記出力データのうち最後に出力されるべきビット
データが格納された上位ビットに、該出力データが１ビ
ットシフトされたときに第１の論理のビットデータ、該
出力データが２ビット以上の各ビット数シフトされる毎
に該第１の論理が反転した第２の論理のビットデータを
格納するキャラクタ入力回路と、該シフトレジスタに格
納されたビットパターンをモニタすることにより、該出
力データの、該シフトレジスタからの出力が終了したタ
イミングを検知する出力タイミング検知回路とを備えた
ことを特徴とする送信回路。2. A shift register for outputting stored output data while sequentially shifting the output data, and a shift register of the shift register,
When the output data is shifted by 1 bit, the first bit of the output data, which is opposite to the lower bit of the output data, is stored in the upper bit in which the bit data to be output last is stored. A character input circuit for storing bit data of 1 logic, bit data of second logic in which the first logic is inverted every time the output data is shifted by each bit number of 2 bits or more, and the shift register. A transmission circuit, comprising: an output timing detection circuit that detects a timing at which output of the output data from the shift register is completed by monitoring a stored bit pattern.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6310637A JPH08166914A (en) | 1994-12-14 | 1994-12-14 | Transmission circuit and reception circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6310637A JPH08166914A (en) | 1994-12-14 | 1994-12-14 | Transmission circuit and reception circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08166914A true JPH08166914A (en) | 1996-06-25 |
Family
ID=18007656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6310637A Pending JPH08166914A (en) | 1994-12-14 | 1994-12-14 | Transmission circuit and reception circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08166914A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008210358A (en) * | 2006-09-13 | 2008-09-11 | Rohm Co Ltd | Data processor, and data control circuit used therefor |
-
1994
- 1994-12-14 JP JP6310637A patent/JPH08166914A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008210358A (en) * | 2006-09-13 | 2008-09-11 | Rohm Co Ltd | Data processor, and data control circuit used therefor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6118393A (en) | EFM signal frame period detecting circuit, and system for controlling the frequency of the bit synchronizing clock signal used for reproducing the EFM signal | |
| JPH08166914A (en) | Transmission circuit and reception circuit | |
| US7079573B2 (en) | Apparatus and method for receiving and transmitting serial data | |
| EP0839424B1 (en) | Extended chip select reset apparatus and method | |
| US5208840A (en) | Method and arrangement for detecting framing bit sequence in digital data communications system | |
| US5724277A (en) | Background noise generating apparatus | |
| JP3048504B2 (en) | Signal detection circuit and frame synchronization circuit | |
| JPH0637857A (en) | Serial data receiving circuit | |
| US6545617B1 (en) | Asynchronous serial data receiving device and asynchronous serial data transmitting device | |
| JPH065831B2 (en) | Signal frame transmission method | |
| JP2593017B2 (en) | Serial data transfer device | |
| KR940008107B1 (en) | Data transmitting apparatus | |
| JP2000188591A (en) | Received data error detection circuit | |
| JPH05344115A (en) | Reception synchronizing circuit | |
| JP2941266B1 (en) | Encoder data output method for bus communication type encoder device | |
| KR100226022B1 (en) | A system for showing an action completion state of equalizer | |
| JPH04220041A (en) | Split phase signal formation rule violation detection circuit | |
| JP2508322B2 (en) | Serial I / O circuit built-in micro computer | |
| JP2684466B2 (en) | Frame synchronization judgment circuit | |
| JPH0797743B2 (en) | Majority logic circuit | |
| JP2002232402A (en) | Automatic phase inversion circuit for clock signal | |
| JPH0425240A (en) | Burst signal monitoring circuit | |
| JPH07129485A (en) | Serial transmitting device | |
| JPH02202738A (en) | Serial data receiving circuit | |
| JPH05114898A (en) | Frame synchronizing circuit for digital transmission system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991012 |