JPH02202738A - Serial data receiving circuit - Google Patents

Abstract

PURPOSE:To easily receive serial data even if a bit rate of the other party side is not known especially in a transmitting side and a receiving side by providing a clock generating part, a clock selecting part, a start bit detecting part, etc. CONSTITUTION:Plural clock groups obtained by bringing a reference clock to frequency division are always outputted from a clock generating part 1, and a clock selecting part 3 selects one clock in the clock group. On the other hand, a receiving bit inputted to a start bit detecting part 2 detects a prescribed start bit contained in receiving data, based on a clock outputted from the selecting part 3. While the detecting part 2 does not detect the start bit, the selecting part 3 selects successively from a higher clock or a lower clock in plural clocks, and when the start bit is detected, the output clock of the selecting part 3 is selected and fixed. In such a way, a data transfer part 4 transfers the receiving data by a clock of the time when the start bit is detected, therefore, even if each bit rate is not known in advance in the transmitting and receiving sides, the data can be transferred.

Description

【発明の詳細な説明】 〔概　　　要〕 非同期モードでデータ通信を行う場合のシリアルデータ
受信回路に関し、 送信側及び受信側において特に相手側のビットレートを
知らなくてもシリアルデータが容易に受信できる回路を
実現することを目的とし、基準クロックを分周した複数
のクロックを発生するクロック発生部と、該複数のクロ
ックの内の一つを選択するクロック選択部と、該クロッ
ク選択部で選択されたクロックに基づき受信データから
所定のスタートビットを検出するまで該複数のクロック
を高い方又は低い方から順次選択して行き該スタートビ
ットが検出されたときには該選択クロックを固定する制
御クロックと該スタートビットの検出信号とを発生する
スタートビット検出部と、該スタートビットの検出信号
を受けたとき該受信データを該クロック選択部からのク
ロックによって転送するデータ転送部と、基準クロック
を分周した複数のクロックを発生するクロック発生部と
で構成する。[Detailed Description of the Invention] [Summary] Regarding a serial data receiving circuit when performing data communication in asynchronous mode, serial data can be easily received on the sending and receiving sides without knowing the bit rate of the other side. The purpose of this circuit is to include a clock generation section that generates a plurality of clocks obtained by dividing a reference clock, a clock selection section that selects one of the plurality of clocks, and a clock selection section that selects one of the plurality of clocks. a control clock that sequentially selects the plurality of clocks from the highest or lowest clock until a predetermined start bit is detected from the received data based on the clock, and fixes the selected clock when the start bit is detected; a start bit detection unit that generates a bit detection signal; a data transfer unit that transfers the received data using a clock from the clock selection unit when receiving the start bit detection signal; and a plurality of frequency-divided reference clocks. It consists of a clock generation section that generates a clock.

〔産業上の利用分野〕[Industrial application field]

本発明は、シリアルデータ受信回路に関し、特に非同期
モードでデータ通信を行う場合のシリアルデータ受信回
路に関するものである。The present invention relates to a serial data receiving circuit, and particularly to a serial data receiving circuit for performing data communication in an asynchronous mode.

非同期通信は、モデム（ＭＯＤＥＭ）を介さない端末同
土間等の至近距離通信に用いられることが多いが、非同
期モードでデータ通信を行う場合、送信側で装置内のク
ロックによりデータに制御ピントを付加しておき、受信
側では送信側のクロックとは関係のない受信装置内部で
生成したクロックによりサンプリングを行ってデータの
受信を行う必要がある。Asynchronous communication is often used for close-range communication, such as between terminals on the same floor, without using a modem (MODEM), but when performing data communication in asynchronous mode, control focus is added to the data using the clock within the device on the transmitting side. In addition, on the receiving side, it is necessary to perform sampling and receive data using a clock generated within the receiving device, which is unrelated to the clock on the transmitting side.

〔従来の技術〕[Conventional technology]

従来より非同期通信を行う場合には、第４図（ａ）に示
すように、長い期間“Ｈ”レベルが続く非道信状態から
″Ｌ′″レベルに変化したときにスタートビットが検出
されたものとする。Conventionally, when performing asynchronous communication, the start bit is detected when the state changes from an unethical state in which the "H" level continues for a long period to the "L" level, as shown in Figure 4 (a). shall be.

そして、送信装置側及び受信装置側のそれぞれにビット
レート及び転送フォーマットを予め設定しておき、この
スタートビット検出時点から受信データのビットレート
の例えば２１倍のクロック（第４図（Ｃ）ではｎ＝４で
８倍のクロック）を用い、そのｎ＋１番目（第４図（ｂ
）では５番目）のクロックを用いてサンプリングクロッ
ク（第４図（ｂ））を生成してデータビットを叩いてデ
ータ受信を行っている。Then, the bit rate and transfer format are set in advance on each of the transmitting device side and the receiving device side, and from the time when this start bit is detected, the clock is set at, for example, 21 times the bit rate of the received data (n = 4, which is 8 times the clock), and its n+1th clock (Figure 4 (b)
), the sampling clock (FIG. 4(b)) is generated using the fifth clock (FIG. 4(b)), and the data is received by hitting the data bit.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

このように、従来のシリアルデータの転送では、端末同
士を接続する場合やターゲットとなる装置に端末を接続
する場合に事前にビットレートの設定をしなければなら
ず、ターゲットマシンのビットレートが不明確な場合や
、ビットレートの設定を変更する場合には、データの受
信を開始するまでに時間が掛かり過ぎるという問題点が
あった。In this way, with conventional serial data transfer, the bit rate must be set in advance when connecting terminals or when connecting a terminal to a target device, and the bit rate of the target machine may be incorrect. In clear cases or when changing the bit rate setting, there is a problem in that it takes too much time to start receiving data.

従って、本発明は、送信側及び受信側において特に相手
側のビットレートを知らなくてもシリアルデータが容易
に受信できる回路を実現することを目的とする。Therefore, it is an object of the present invention to realize a circuit that can easily receive serial data on both the transmitting and receiving sides without knowing the bit rate of the other party.

〔課題を解決するための手段〕[Means to solve the problem]

上記の目的を達成するため、本発明に係るシリアルデー
タ受信回路は、第１図に原理的に示すように、基準クロ
ックを分周した複数のクロックを発生するクロック発生
部１と、該複数のクロックの内の一つを選択するクロッ
ク選択部２と、該クロック選択部２で選択されたクロッ
クに基づき受信データから所定のスタートビットを検出
するまで該複数のクロックを高い方又は低い方から順次
選択して行き該スタートビットが検出されたときには該
選択クロックを固定する制御クロックと該スタートビッ
トの検出信号とを発生するスタートビット検出部３と、
該スタートビットの検出信号を受けたとき該受信データ
を該クロック選択部２からのクロックによって転送する
データ転送部４とを備えている。In order to achieve the above object, the serial data receiving circuit according to the present invention, as shown in principle in FIG. a clock selection section 2 that selects one of the clocks; and a clock selection section 2 that selects one of the clocks, and sequentially selects the plurality of clocks from the highest or lowest clock until a predetermined start bit is detected from the received data based on the clock selected by the clock selection section 2. a start bit detection unit 3 that selects and generates a control clock that fixes the selected clock when the start bit is detected and a detection signal of the start bit;
The data transfer unit 4 is provided with a data transfer unit 4 that transfers the received data using the clock from the clock selection unit 2 when receiving the detection signal of the start bit.

〔作　　用〕[For production]

第１図において、クロック発生部１から基準クロックを
分周した複数のクロック群が常に出力されてクロック選
択部２に与えられている。そして、クロック選択部２で
はこれらのクロック群の内から一つのクロックを選択し
ている。In FIG. 1, a plurality of clock groups obtained by frequency-dividing a reference clock are always outputted from a clock generation section 1 and given to a clock selection section 2. The clock selection unit 2 selects one clock from among these clock groups.

一方、受信データはスタートビット検出部２に人力され
、クロック選択部２から出力されたクロックに基づいて
受信データ中の所定のスタートビットを検出する。On the other hand, the received data is input to a start bit detection section 2, which detects a predetermined start bit in the received data based on the clock output from the clock selection section 2.

このスタートビット検出部２がスタートビットを検出し
ない間は制ｊ２１クロックによりクロック選択部３はそ
れらの複数のクロックの高い方又は低い方から順次選択
して行き、スタートビット検出部２がスタートビットを
検出したときにはクロック選択部３の出力クロックは制
御クロックにより受信データのクロックとなるため選択
固定される。While the start bit detection unit 2 does not detect a start bit, the clock selection unit 3 sequentially selects the higher or lower clock of the plurality of clocks using the control clock 21, and the start bit detection unit 2 selects the start bit. When detected, the output clock of the clock selector 3 becomes the clock of the received data by the control clock, and is therefore selectively fixed.

データ転送部４ではスタートビット検出部２かがスター
トビットを検出したときに上記の選択固定されたクロッ
クに基づいて受信データを次の処理部に転送する。The data transfer section 4 transfers the received data to the next processing section based on the selectively fixed clock when the start bit detection section 2 detects the start bit.

の一実施例を示したものであり、この実施例では、クロ
ック発生部ｌは基準クロック［１１と、この基準クロッ
クを分周して複数のクロックを発生する分周回路１２と
で構成されており、クロック選択部２は分周回路１２か
らの複数のクロックを入力して一つのクロックを選択す
るセレクタ２１と、このセレクタ２１に対して選択のた
めの例えば３ビツトの制御信号を出力するカウンタ２２
と、で構成されており、スタートビット検出部３はセレ
クタ２１で選択されたクロックに基づいて受信データを
入力するシフトレジスタ３１と、このシフトレジスタ３
１の並列出力を人力する負論理のＡＮＤゲート３２と、
やはりセレクタ２１で選択されたクロックに基づいて受
信データを入力するフリップフロップ（以下、ＦＦと略
称する）３３と、セレクタ２１で選択されたクロックに
基づいて各種のタイミング信号を発生するタイミング生
成回路３４と、ＡＮＤゲート３２の出力信号Ｆとタイミ
ング生成回路３４の制御クロック信号Ｅとを人力してカ
ウンタ２２にクロック入力を与え又は禁止するためのゲ
ート（負論理のＡＮＤゲート）３５とで構成されている
。尚、データ転送部５はスタートビット検出信号として
ＡＮＤゲート３２の出力を入力したときにイネーブルと
なるものである。This shows one embodiment, and in this embodiment, the clock generating section l is composed of a reference clock [11] and a frequency dividing circuit 12 that divides the frequency of this reference clock and generates a plurality of clocks. The clock selection unit 2 includes a selector 21 that inputs a plurality of clocks from the frequency dividing circuit 12 and selects one clock, and a counter that outputs, for example, a 3-bit control signal for selection to the selector 21. 22
The start bit detection unit 3 includes a shift register 31 into which received data is input based on the clock selected by the selector 21;
a negative logic AND gate 32 that manually outputs one parallel output;
A flip-flop (hereinafter abbreviated as FF) 33 which inputs received data based on the clock selected by the selector 21, and a timing generation circuit 34 which generates various timing signals based on the clock selected by the selector 21. and a gate (negative logic AND gate) 35 for manually inputting the output signal F of the AND gate 32 and the control clock signal E of the timing generation circuit 34 to provide or prohibit clock input to the counter 22. There is. Note that the data transfer section 5 is enabled when the output of the AND gate 32 is input as a start bit detection signal.

次に第２図の実施例の動作を第３図のタイムチャートを
参照して説明する。＃Ｊ、この実施例では、スタートビ
ットは「０」としその次にはｒｌ、なるデータが続くも
のとするが、これに限定されるものではない。Next, the operation of the embodiment shown in FIG. 2 will be explained with reference to the time chart shown in FIG. #J. In this embodiment, the start bit is "0" and data rl follows, but the invention is not limited to this.

まず、セレクタ２１は例えば最も周波数の低いクロック
Ｂを出力しており、このクロックから順次高い方に選択
をシフトして行くものとすると、シフトレジスタ３１及
びＦＦ３３はこのクロックＢに基づいてデータＡを受信
する。この場合、シフトレジスタ３１及びＦＦ３３はク
ロックＢの立ち上がり時点で受信データＡを打ってそれ
ぞれ出力する。但し、ＦＦ３３はＱ出力の反転出力であ
る。First, if the selector 21 outputs, for example, the clock B with the lowest frequency, and the selection is sequentially shifted from this clock to the higher clock, the shift register 31 and FF 33 output the data A based on this clock B. Receive. In this case, the shift register 31 and the FF 33 input and output the received data A at the rising edge of the clock B, respectively. However, FF33 is an inverted output of the Q output.

今、シフトレジスタ３１が図示のように８ビツト出力型
のものであるとすると、ＡＮＤゲート３２は負論理入力
型であるから、シフトレジスタ３１の出力ＱＡ−Ｑ−が
「Ｏ」でＦＦ３３の反転Ｑ出力が「Ｏ」のときにＡＮＤ
ゲート３２からはスタートビット検出信号が出力される
。Now, assuming that the shift register 31 is an 8-bit output type as shown in the figure, the AND gate 32 is a negative logic input type, so when the output QA-Q- of the shift register 31 is "O", the FF 33 is inverted. AND when Q output is “O”
A start bit detection signal is output from the gate 32.

即ち、第３図に示すように、スタートビット中に８個の
クロックが丁度発生しているときには、シフトレジスタ
３１の全出力は［ＯＪとなり、更にスタートビットの次
のデータが「ｌ」となるため、ＦＦ３３の反転Ｑ出力も
「０」となってＡＮＤゲート３２からはｒｌ、のスター
トビット検出信号Ｆが発生される。That is, as shown in FIG. 3, when exactly 8 clocks are generated during the start bit, the entire output of the shift register 31 becomes [OJ, and the data following the start bit becomes "l". Therefore, the inverted Q output of the FF 33 also becomes "0" and the start bit detection signal F of rl is generated from the AND gate 32.

このように、この実施例では受信クロックの８倍の周波
数の分周クロックがセレクタ２１で選択されてシフトレ
ジスタ３１及びＦＦ３３に与えられる時のみスタートビ
ット検出信号Ｆがｒｌ、となってＡＮＤゲート３２から
出力されるが、それまではスタートビット検出信号Ｆは
「０」であり、負論理のＡＮＤゲート３５からはタイミ
ング生成回路３４の制御クロックＥが出力されてカウン
タ２２をカウントアツプさせ、これによりカウンタ２２
の出力Ｑ、、Ｑ、、Ｑ、が歩進じてセレクタ２１の出力
Ｂのクロック周波数を順次シフトして行く。As described above, in this embodiment, the start bit detection signal F becomes rl only when the divided clock having a frequency eight times that of the received clock is selected by the selector 21 and applied to the shift register 31 and the FF 33, and the AND gate 32 However, until then, the start bit detection signal F is "0", and the control clock E of the timing generation circuit 34 is output from the negative logic AND gate 35, causing the counter 22 to count up. counter 22
The outputs Q, ,Q, ,Q, of the outputs Q, ,Q, ,Q, step forward and sequentially shift the clock frequency of the output B of the selector 21.

尚、クロックＥは、第３図に示すように、受信データＡ
がＨ”から“Ｌ”レベルに変化したことをタイミング生
成回路３４が検出した時点から選択クロックＢを９回カ
ウントした時に必ず１回だけ発生するものである。Note that, as shown in FIG. 3, the clock E is
This occurs only once when the selected clock B is counted nine times from the time when the timing generation circuit 34 detects that the signal has changed from "H" to "L" level.

そして、スタートビット検出信号Ｆが上述したように「
１」になると、タイミング生成回路３４の制御クロック
Ｅがカウンタ２２へ人力するのを禁止しカウンタ２２の
動作を停止させる。Then, the start bit detection signal F becomes "
1'', the control clock E of the timing generation circuit 34 is prohibited from being input manually to the counter 22, and the operation of the counter 22 is stopped.

これによりセレクタ２１からの出力Ｂのクロック周波数
も固定される。This also fixes the clock frequency of the output B from the selector 21.

これにより、データ転送部４ではスタートビット検出信
号Ｆが「ＩＪになった時点でイネーブル状態となり、セ
レクタ２１からの固定されたクロックＢに基づいて受信
データＡを転送する。As a result, the data transfer unit 4 becomes enabled when the start bit detection signal F reaches "IJ" and transfers the received data A based on the fixed clock B from the selector 21.

タイミング生成回路３４は上記の制御クロック信号Ｅの
他に信号ＣとＤを発生し、信号Ｃはやはり受信データＡ
が“Ｈ”→″Ｌ”に変化した時点から選択クロックＢを
カウントし１９回カウントした時点で、“Ｈ”→“Ｌ”
に変化し再び受信データＡが“Ｈ”レベルになったとき
にＨ”レベルに戻る信号であり、信号りはこの信号Ｃの
変化時点後に“Ｌ”レベルとなるクロックであり、信号
ＣはクロックＢを９回カウントする毎にシフトレジスタ
３１をディスエーブルにし、信号りは更にシフトレジス
タ３１及びＦＦ３３をクリアして初期状態に戻しておく
ことにより、その後の受信データの「Ｏｌ」パターンを
検出できるようにしている。The timing generation circuit 34 generates signals C and D in addition to the control clock signal E, and the signal C also generates the received data A.
The selection clock B is counted from the time when it changes from "H" to "L", and when it is counted 19 times, it changes from "H" to "L".
It is a signal that changes to "H" level and returns to "H" level when the received data A becomes "H" level again, and the signal C is a clock that becomes "L" level after the time when this signal C changes. By disabling the shift register 31 every time B is counted nine times, and then clearing the shift register 31 and FF 33 to return them to the initial state, the "Ol" pattern of subsequent received data can be detected. That's what I do.

尚、上記の実施例ではセレクタ２１のクロック選択をク
ロック周波数の低い方からシフトしたが、高い方からシ
フトする場合も全く同様に行うことができる。Incidentally, in the above embodiment, the clock selection of the selector 21 is shifted from the lower clock frequency, but it can be done in exactly the same way when shifting from the higher clock frequency.

また、シフトレジスタ３１は８ビツトに限らず受信クロ
ックと選択クロックとの関係においているいろなビット
数のものを用いることができることは言うまでもない。Furthermore, it goes without saying that the shift register 31 is not limited to 8 bits, but can be of any number of bits depending on the relationship between the received clock and the selected clock.

〔発明の効果〕〔Effect of the invention〕

以上のように本発明によれば、基準クロックからいくつ
かのクロックを作っておき、所定のスタートビットが検
出されるまでそのクロックの選択を順次シフトして行く
ことにより、スタートビットが検出されたときのクロッ
クで受信データを転送するように構成したので、送信側
及び受信側双方において互いのビットレートを予め知っ
ておく必要は無く、任意の装置間でデータ転送を行うこ
とができる。As described above, according to the present invention, a start bit is detected by creating several clocks from a reference clock and sequentially shifting the selection of the clocks until a predetermined start bit is detected. Since the configuration is such that the received data is transferred using the same clock, there is no need for both the transmitting side and the receiving side to know each other's bit rates in advance, and data can be transferred between any devices.

第１図は、本発明に係るシリアルデータ←回路の一実施
例を示した回路図、 第３図は、本発明の実施例の動作タイムチャート図、 第４図は、従来例を説明するためのタイムチャート図、
である。Fig. 1 is a circuit diagram showing an embodiment of the serial data ← circuit according to the present invention, Fig. 3 is an operation time chart of the embodiment of the present invention, and Fig. 4 is for explaining a conventional example. time chart diagram,
It is.

第１図において、 １・・・クロック発生部、 ２・・・スタートビット検出部、 ３・・・クロック選択部、 ４・・・データ転送部。In Figure 1, 1... Clock generation section, 2...Start bit detection section, 3...clock selection section, 4...Data transfer section.

図中、同一符号は同−又は相当部分を示す。In the figures, the same reference numerals indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】 基準クロックを分周した複数のクロックを発生するクロ
ック発生部（１）と、 該複数のクロックの内の一つを選択するクロック選択部
（２）と、 該クロック選択部（２）で選択されたクロックに基づき
受信データから所定のスタートビットを検出するまで該
複数のクロックを高い方又は低い方から順次選択して行
き該スタートビットが検出されたときには該選択クロッ
クを固定する制御クロックと該スタートビットの検出信
号とを発生するスタートビット検出部（３）と、 該スタートビットの検出信号を受けたとき該受信データ
を該クロック選択部（２）からのクロックによって転送
するデータ転送部（４）と、 を備えたことを特徴とするシリアルデータ受信回路。[Claims] A clock generation section (1) that generates a plurality of clocks obtained by frequency-dividing a reference clock, a clock selection section (2) that selects one of the plurality of clocks, and the clock selection section. Based on the clock selected in (2), the plurality of clocks are sequentially selected from the highest or lowest until a predetermined start bit is detected from the received data, and when the start bit is detected, the selected clock is fixed. a start bit detection unit (3) that generates a control clock and a detection signal of the start bit; and upon receiving the detection signal of the start bit, transfers the received data using the clock from the clock selection unit (2). A serial data receiving circuit comprising: a data transfer section (4);