JPH0816527A - Computer network device - Google Patents
Computer network deviceInfo
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- JPH0816527A JPH0816527A JP6148810A JP14881094A JPH0816527A JP H0816527 A JPH0816527 A JP H0816527A JP 6148810 A JP6148810 A JP 6148810A JP 14881094 A JP14881094 A JP 14881094A JP H0816527 A JPH0816527 A JP H0816527A
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- clock
- child
- computer
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、データ収集用のネッ
トワーク装置のごとき時刻に同期させた処理を行うコン
ピュータネットワーク装置に係わり、子コンピュータが
専有する子時計の時刻修正動作を改良したその構成に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a computer network device for performing processing synchronized with time, such as a network device for collecting data, and to a structure thereof for improving the time correction operation of a child clock exclusively used by a child computer. .
【０００２】[0002]
【従来の技術】コンピュータを用いて時刻に同期させた
処理を行うコンピュータネットワーク装置が、例えば、
データ収集用のネットワーク装置として既に広く使用さ
れている。このようなコンピュータネットワーク装置の
従来例を図５を用いて説明する。ここで図５は、従来例
のコンピュータネットワーク装置を説明するブロック図
である。図５において、９は、１台の親コンピュータ７
と、複数台の子コンピュータ８Ａ，８Ｂ・・・８Ｘとが
信号伝送路６を介して接続された、データ収集用のコン
ピュータネットワーク装置である。親コンピュータ７に
は、親時計７１が設置されており、この親時計７１から
は、親時計７１の現在時刻の情報を持つ複数ビットの２
値信号であるところの、時刻に対応する信号が出力され
ている。この親時計７１が出力する信号に基づく時刻
が、このコンピュータネットワーク装置９における基準
となる時刻であり、年，月，日，時，分および秒の特定
が可能であることが一般である。2. Description of the Related Art A computer network device for performing processing synchronized with time using a computer is, for example,
It is already widely used as a network device for data collection. A conventional example of such a computer network device will be described with reference to FIG. FIG. 5 is a block diagram for explaining a conventional computer network device. In FIG. 5, 9 is one parent computer 7
And a plurality of child computers 8A, 8B ... 8X are connected via a signal transmission line 6 to form a computer network device for data collection. A master clock 71 is installed in the master computer 7, and from this master clock 71, 2 bits of a plurality of bits having information on the current time of the master clock 71 are set.
A signal corresponding to time, which is a value signal, is output. The time based on the signal output by the master clock 71 is the reference time in the computer network device 9, and it is generally possible to specify the year, month, day, hour, minute, and second.
【０００３】親コンピュータ７からは、この親時計７１
が出力する時刻に対応する信号を基にして、一定の時間
間隔毎に時刻信号７１ａが出力されている。この時刻信
号７１ａが、コンピュータネットワーク装置９における
基準となる時刻信号であり、複数ビットの２値信号でな
る信号である。この基準となる時刻信号７１ａは、信号
伝送路６を介して、全ての子コンピュータ８（以降、子
コンピュータ８Ａ，８Ｂ・・・８Ｘを総称する場合に
は、このように言うことがある。）に供給される。From the parent computer 7, this parent clock 71
The time signal 71a is output at regular time intervals on the basis of the signal corresponding to the time output by. This time signal 71a is a reference time signal in the computer network device 9, and is a signal composed of a binary signal of a plurality of bits. The time signal 71a serving as the reference is passed through the signal transmission path 6 to all the child computers 8 (hereinafter, this may be said when the child computers 8A, 8B ... 8X are collectively referred to). Is supplied to.
【０００４】子コンピュータ８は、専用の子時計８１
と、処理手段である処理用ソフトウエア手段８２をそれ
ぞれ備えている。処理用ソフトウエア手段８２は、子時
計８１が出力する時刻信号８１ａが入力される毎に起動
されて、データの収集処理をそれぞれ実行する。ここで
時刻信号８１ａは、子時計８１の現在時刻の情報を持つ
複数ビットの２値信号である。収集対象のデータは、図
示しないデータ計測装置が出力するものであり、子コン
ピュータ８は、子コンピュータ８が備える図示しない入
力端からこのデータを受け取り、このデータにその時点
での子時計８１に従う時刻情報を付加したうえで、信号
伝送路６を介して親コンピュータ７に送り出すのが一般
である。すなわち、コンピュータネットワーク装置９に
おいては、親コンピュータ７は収集すべきデータの集計
センタの役目を担っていることになる。また、それぞれ
の子コンピュータ８が備える専用の子時計８１の歩度
は、例えば、子コンピュータ８が設置されている環境が
必ずしも同一条件では無いことも有り、親時計７１の歩
度と等しくすることは困難であるので、子コンピュータ
８では、親コンピュータ７が出力した時刻信号７１ａを
用いて、その時刻を修正するようにしている。The child computer 8 has a dedicated child clock 81.
And processing software means 82 as processing means. The processing software means 82 is activated each time the time signal 81a output from the child clock 81 is input, and executes the data collection processing. Here, the time signal 81a is a multi-bit binary signal having information on the current time of the child clock 81. The data to be collected is output by a data measuring device (not shown), and the child computer 8 receives this data from an input end (not shown) of the child computer 8 and the time according to the child clock 81 at that time. It is common to add the information and send it to the parent computer 7 via the signal transmission path 6. That is, in the computer network device 9, the parent computer 7 plays a role of an aggregation center for data to be collected. Further, the rate of the dedicated child clock 81 provided in each child computer 8 may not be equal to the rate of the parent clock 71 because the environment in which the child computer 8 is installed may not necessarily be the same condition. Therefore, the child computer 8 uses the time signal 71a output from the parent computer 7 to correct the time.
【０００５】前記の構成を備えるコンピュータネットワ
ーク装置９の動作の概要を、図６を用いて説明する。こ
こで図６は、図５に示したコンピュータネットワーク装
置の動作の概要を説明するタイミングチャートである。
図６において、図６（ａ）は、親時計７１が出力する時
刻に対応する信号の内の主要な信号を時間経過に従って
示し、図６（ｂ）は、親コンピュータ７が出力する時刻
信号７１ａを時間経過ｔに従って示し、図６（ｃ）は、
子コンピュータ８が備える子時計８１が出力する時刻信
号８１ａを時間経過ｔに従って示し、さらに図６（ｄ）
は、子コンピュータ８が実行するデータ収集処理のタイ
ミングを時間経過ｔに従って示している。なお、この図
６は、子時計８１の歩度が、親時計７１の歩度に対して
やや遅れ方向に有る場合を例示している。An outline of the operation of the computer network device 9 having the above configuration will be described with reference to FIG. Here, FIG. 6 is a timing chart for explaining the outline of the operation of the computer network device shown in FIG.
In FIG. 6, FIG. 6A shows main signals among signals corresponding to the time output by the master clock 71 according to the passage of time, and FIG. 6B shows the time signal 71a output by the master computer 7. Is shown according to the lapse of time t, and FIG.
A time signal 81a output by a child clock 81 included in the child computer 8 is shown in accordance with a lapse of time t, and further, FIG.
Shows the timing of the data collection process executed by the child computer 8 according to the elapsed time t. Note that FIG. 6 exemplifies a case where the rate of the child clock 81 is slightly behind the rate of the master clock 71.
【０００６】図６によると、コンピュータネットワーク
装置９の備える親コンピュータ７では、親時計７１が、
時間間隔Δｔ毎の時刻・・・ｔ1 ，ｔ2 ・・・におい
て、その時刻に対応する信号を出力し、親コンピュータ
７は、時間間隔Δｔの５倍の時間間隔Δｔp 毎に、・・
・７１ａ1 ，７１ａ2 ・・・の順序で基本となる時刻信
号７１ａを出力している。子コンピュータ８が備える子
時計８１は、子時計８１の時刻・・・ｔc1，ｔc2・・・
において、時刻信号８１ａを出力し、その時間間隔Δｔ
c は、親時計７１が出力する時刻に対応する信号の時間
間隔Δｔと等しい値にするべく設定されている。According to FIG. 6, in the parent computer 7 included in the computer network device 9, the parent clock 71 is
At times t 1 , t 2 ... At each time interval Δt, a signal corresponding to the time is output, and the parent computer 7 outputs each time interval Δt p that is five times the time interval Δt.
The basic time signal 71a is output in the order of 71a 1 , 71a 2 ... The child clock 81 included in the child computer 8 has the time ... t c1 , t c2, ...
At time, the time signal 81a is output, and its time interval Δt
c is set to a value equal to the time interval Δt of the signal corresponding to the time output by the master clock 71.
【０００７】ところで、子時計８１の歩度が親時計７１
の歩度に対して遅れ方向に有る場合には、時間間隔Δｔ
c は、親時計７１が出力する時刻に対応する信号の時間
間隔Δｔよりも長くなっているのであるが、基準となる
時刻信号７１ａが入力されると、子時計８１はその時刻
を親時計７１の時刻に即時に合致させるので、時刻信号
７１ａを入力した直後の時刻信号８１ａが出力される時
刻は、親時計７１が出力する時刻に対応する信号と合致
することになる。図６に例示した場合では、ｔ c2とｔc7
が時刻修正された直後の子時計８１の時刻である。この
結果、時刻信号ｔc6と時刻信号ｔc7との時間間隔が、時
間間隔Δｔc よりも短縮されていることになる。By the way, the rate of the child clock 81 is 71
If there is a delay with respect to the rate of
cIs the time of the signal corresponding to the time output by the master clock 71
Although it is longer than the interval Δt, it becomes the reference.
When the time signal 71a is input, the child clock 81 displays the time
Since it immediately matches the time of the master clock 71,
When the time signal 81a is output immediately after the input of 71a
The ticks match the signal corresponding to the time output by the master clock 71.
Will be done. In the case illustrated in FIG. 6, t c2And tc7
Is the time of the child clock 81 immediately after the time is corrected. this
As a result, the time signal tc6And time signal tc7And the time interval is
Interval ΔtcIt is shortened more than.
【０００８】以上で説明したように、子コンピュータ８
が実行するデータ収集処理は、その時間間隔は必ずしも
一定とはなっていないが、子時計８１が出力する時刻信
号８１ａに従って・・・Ｐ1 ，Ｐ2 ・・・の順序で実行
され、これにより、収集されたデータには時刻信号８１
ａに従う、子時計８１の現在時刻の情報が付加されるこ
とになる。このため親コンピュータ７に集積されるデー
タは、親時計７１が出力する時刻に対応する信号・・・
ｔ1 ，ｔ2 ・・・の順序に従う時刻の連続性を保って、
子時計８１の現在時刻の情報を付加することができてい
る。これにより、子コンピュータ８が備える専用の子時
計８１の歩度が親時計７１の歩度と異なっていても、ま
た、その歩度がそれぞれの子コンピュータ８で異なって
いても、コンピュータネットワーク装置９は、時刻の連
続性が保持されたデータの収集を行うことができるので
ある。As described above, the child computer 8
Although the time interval is not always constant, the data collection process executed by the above is executed in the order of ... P 1 , P 2 ... In accordance with the time signal 81a output from the child clock 81, whereby , The time signal 81 in the collected data
Information of the current time of the child clock 81 according to a is added. Therefore, the data accumulated in the parent computer 7 is a signal corresponding to the time output by the parent clock 71 ...
Keeping the continuity of time according to the order of t 1 , t 2, ...
Information on the current time of the child clock 81 can be added. As a result, even if the rate of the dedicated child clock 81 included in the child computer 8 is different from the rate of the parent clock 71, or if the rate is different in each child computer 8, the computer network device 9 keeps the time. It is possible to collect data that maintains the continuity of.
【０００９】それにもかかわらず、前記した構成のコン
ピュータネットワーク装置９であっても、子時計８１の
歩度と親時計７１の歩度との差が限度を越えて大きくな
ると、次記するような問題が現れることがあった。この
ことについて、まず、子時計８１の歩度が親時計７１の
歩度に対して大きく遅れている場合を例にとり、図７を
用いて、図６の場合との相異点を主体に説明することと
する。ここで図７は、図５に示したコンピュータネット
ワーク装置の，子時計の遅れが大きい場合の動作の概要
を説明するタイミングチャートである。図７において、
図７（ａ）は、親時計７１が出力する時刻に対応する信
号の内の主要な信号を時間経過ｔに従って示し、図７
（ｂ）は、親コンピュータ７が出力する時刻信号７１ａ
を時間経過ｔに従って示し、図７（ｃ）は、子コンピュ
ータ８が備える子時計８１が出力する時刻信号８１ａを
時間経過ｔに従って示し、さらに図７（ｄ）は、子コン
ピュータ８が実行するデータ収集処理のタイミングを時
間経過ｔに従って示している。なお図７では、親コンピ
ュータ７の出力する時刻信号７１ａの時間間隔を、図６
の場合よりも長くとって描いている。図７によると、子
コンピュータ８が備える子時計８１は、基準となる時刻
信号７１ａ（図７中には、７１ａ1 のみが示されてい
る。）が入力されると、その時刻を親時計７１の時刻に
即時に合致させることで、ｔc0からｔc2に跳んでしまう
ことになる。このために、ｔc0，ｔc1の時点に対応する
時刻信号８１ａが抜け落ちることになり、図６で例示し
た場合におけるＰ0 ，Ｐ1 に対応するデータ収集処理が
実行されないことになる。Nevertheless, even in the computer network device 9 having the above-mentioned configuration, if the difference between the rate of the child clock 81 and the rate of the master clock 71 exceeds the limit, the following problem will occur. There were times when it appeared. Regarding this, first, taking as an example a case where the rate of the child clock 81 is significantly behind the rate of the master clock 71, the difference from the case of FIG. 6 will be mainly described with reference to FIG. 7. And Here, FIG. 7 is a timing chart for explaining the outline of the operation of the computer network device shown in FIG. 5 when the delay of the child clock is large. In FIG.
FIG. 7A shows a main signal among the signals corresponding to the time output by the master clock 71 according to the elapsed time t.
(B) is a time signal 71a output by the parent computer 7
7C shows the time signal 81a output from the child clock 81 of the child computer 8 according to the time t, and FIG. 7C shows the data executed by the child computer 8. The timing of the collection process is shown according to the elapsed time t. In FIG. 7, the time interval of the time signal 71a output from the parent computer 7 is shown in FIG.
It is drawn longer than in the case of. According to FIG. 7, when the time signal 71a (only 71a 1 is shown in FIG. 7) serving as a reference is input, the child clock 81 included in the child computer 8 changes the time to the master clock 71. Immediately matching the time of will jump from t c0 to t c2 . Therefore, the time signal 81a corresponding to the time points of t c0 and t c1 falls out, and the data collection process corresponding to P 0 and P 1 in the case illustrated in FIG. 6 is not executed.
【００１０】次に、子時計８１の歩度が親時計７１の歩
度に対して大きく進んでいる場合について、図８を用い
て図６の場合との相異点を主体に説明することとする。
ここで図８は、図５に示したコンピュータネットワーク
装置の，子時計の進みが大きい場合の動作の概要を説明
するタイミングチャートである。図８において、図８
（ａ）は、親時計７１が出力する時刻に対応する信号の
内の主要な信号を時間経過ｔに従って示し、図８（ｂ）
は、親コンピュータ７が出力する時刻信号７１ａを時間
経過ｔに従って示し、図８（ｃ）は、子コンピュータ８
が備える子時計８１が出力する時刻信号８１ａを時間経
過ｔに従って示し、さらに図８（ｄ）は、子コンピュー
タ８が実行するデータ収集処理のタイミングを時間経過
ｔに従って示している。なお、図８では、図７の場合と
同様に、親コンピュータ７の出力する時刻信号７１ａの
時間間隔を、図６の場合よりも長くとって描いている。
図８によると、子コンピュータ８が備える子時計８１
は、基準となる時刻信号７１ａ（図８中には、７１ａ1
のみが示されている。）が入力されると、その時刻を親
時計７１の時刻に即時に合致させることで、ｔc4からｔ
c2に戻ってしまうことになる。このために、ｔc2，ｔc3
時点に対応する時刻信号８１ａがそれぞれ２回出力され
ることになり、データ収集処理もＰ2 ，Ｐ3 がそれぞれ
２回実行されることになる。Next, a case in which the rate of the child clock 81 is significantly higher than that of the master clock 71 will be described mainly with reference to FIG. 8 and the differences from the case of FIG.
Here, FIG. 8 is a timing chart for explaining the outline of the operation of the computer network device shown in FIG. 5 when the advance of the child clock is large. In FIG.
FIG. 8A shows a main signal among the signals corresponding to the time output by the master clock 71 according to the elapsed time t, and FIG.
Shows the time signal 71a output by the parent computer 7 according to the elapsed time t, and FIG.
8D shows the time signal 81a output by the child clock 81 included in the child clock 81, and FIG. 8D shows the timing of the data collection processing executed by the child computer 8 according to the time t. Note that in FIG. 8, as in the case of FIG. 7, the time interval of the time signal 71a output from the parent computer 7 is drawn longer than in the case of FIG.
According to FIG. 8, a child clock 81 included in the child computer 8
Is a reference time signal 71a (71a 1 in FIG. 8).
Only shown. ) Is input, the time instantly matches the time of the master clock 71, so that t c4 to t
It will return to c2 . For this purpose, t c2 , t c3
The time signal 81a corresponding to the time point is output twice each, and the data collection process also executes P 2 and P 3 twice each.
【００１１】従来例のコンピュータネットワーク装置９
であっては、前記したように、時刻信号７１ａを出力す
る時間間隔Δｔp を長い時間間隔に設定すると、子時計
８１の歩度と親時計７１の歩度との差が限度を越えて大
きい場合には、所定のデータ収集処理の実行が欠落した
り、多重に実行されたりするので、収集されるデータに
付加される現在時刻の情報の連続性が失われてしまうと
いう問題が生じえることになる。このために、従来例の
コンピュータネットワーク装置９では、基準となる時刻
信号７１ａを出力する時間間隔Δｔp を、子コンピュー
タ８による時刻信号８１ａを出力する時間間隔Δｔc と
同等にするかそれよりも短くすることにより、時刻修正
時に生じる時間間隔Δｔc の変化を少なくすることで、
前記したところによる，実行されるデータ収集処理の時
刻の連続性の喪失の発生を防止するようにしている。A conventional computer network device 9
However, as described above, when the time interval Δt p for outputting the time signal 71a is set to a long time interval, when the difference between the rate of the child clock 81 and the rate of the master clock 71 exceeds the limit and is large. , The predetermined data collection process may be missed or may be performed multiple times, which may cause a problem that the continuity of the current time information added to the collected data is lost. . Therefore, in the computer network device 9 of the conventional example, the time interval Δt p for outputting the reference time signal 71a is made equal to or more than the time interval Δt c for outputting the time signal 81a by the child computer 8. By shortening, by reducing the change in the time interval Δt c that occurs during time adjustment,
As described above, it is possible to prevent the occurrence of the loss of the continuity of time of the data collection processing to be executed.
【００１２】[0012]
【発明が解決しようとする課題】前述した従来技術によ
るコンピュータネットワーク装置は、実行されるデータ
収集処理の時刻の連続性の保持を図ったうえで、データ
収集用のネットワーク装置として使用されているのであ
るが、ネットワーク装置に要望される内容が増大するに
伴い、次記するような新たな問題が発生するようになっ
てきている。すなわち、ネットワーク装置で収集するべ
きデータ量が益々増大してきていること、収集データ用
のネットワーク装置を，収集データ以外用にも同時に利
用するようになってきたこと等のために、信号伝送路中
を伝送される信号量が増大してきており、これに対処す
るために、信号伝送路の通信容量，伝送速度の制約か
ら、時刻信号７１ａを出力する時間間隔Δｔp を短縮す
ることが困難になってきたことである。時刻信号７１ａ
を出力する時間間隔Δｔp を短縮できなければ、前記し
たところのより、ネットワーク装置で実行されるデータ
収集処理の時刻の連続性を保証することが不可能になる
場合が発生することになる。The computer network device according to the prior art described above is used as a network device for data collection while maintaining the continuity of the time of the data collection processing to be executed. However, as the content demanded for network devices has increased, the following new problems have come to occur. That is, because the amount of data to be collected by the network device is increasing more and more, and the network device for collecting data has come to be used for other purposes than the collecting data at the same time, The amount of signals transmitted is increasing, and in order to cope with this, it is difficult to shorten the time interval Δt p for outputting the time signal 71a due to restrictions on the communication capacity and transmission speed of the signal transmission path. It has been. Time signal 71a
If the time interval Δt p for outputting is not shortened, it may be impossible to guarantee the time continuity of the data collection process executed by the network device.
【００１３】この発明は、前述の従来技術の問題点に鑑
みなされたものであり、その目的は、基準となる時刻信
号が出力される時間間隔が子コンピュータの実行する処
理の時間間隔よりも長い場合であっても、実行する処理
の時刻の連続性を保持することが可能なコンピュータネ
ットワーク装置を提供することにある。The present invention has been made in view of the above-mentioned problems of the prior art, and an object thereof is that a time interval at which a reference time signal is output is longer than a time interval of processing executed by a child computer. Even in such a case, it is an object to provide a computer network device capable of maintaining the continuity of time of processing to be executed.
【００１４】[0014]
【課題を解決するための手段】この発明では前述の目的
は、 １）親時計を持つ親コンピュータと、親時計に基づき親
コンピュータが出力した基準となる時刻信号を信号伝送
路を介して受け取る複数の子コンピュータとを備え、そ
れぞれの子コンピュータは、専有の子時計を有すると共
にこの子時計が出力する時刻信号によって起動されて処
理を実行する処理手段を有するものであり、しかも、前
記の基準となる時刻信号を受け取る毎に，その子時計の
時刻を基準となる時刻に合致させる時刻修正動作を行う
ものであるコンピュータネットワーク装置において、そ
れぞれの子コンピュータは、その専有する子時計の歩度
を調整可能であり、親コンピュータが出力した基準とな
る時刻信号を受け取る毎に子時計の歩度を調整すること
で、子時計の時刻修正動作を行なう構成とすること、ま
たは ２）前記１項に記載の手段において、それぞれの子コン
ピュータは、一定周期の第１次クロックパルスを出力す
るクロックパルス発信器と、第１次クロックパルスを入
力してこれを分周し，第１次クロックパルスよりも長い
周期を持つ第２次クロックパルスを出力する分周回路装
置と、第２次クロックパルスを入力して子コンピュータ
における時刻信号を生成する時刻信号生成回路装置とを
備える子時計と、時刻信号生成回路装置が出力する時刻
信号と親コンピュータが出力した基準となる時刻信号と
を入力し，両時刻信号が持つ時刻の差を解消する歩度調
整信号を，子時計が持つ分周回路装置に出力する歩度調
整用ソフトウエア手段とを備え、歩度調整用ソフトウエ
ア手段が出力する歩度調整信号に基づいて分周回路装置
の分周比を変更することで、子時計の歩度を調整させて
なる構成とすること、さらにまたは ３）前記２項に記載の手段において、子時計が持つ分周
回路装置は、プログラマブルカウンタを備えるものであ
る構成とすること、により達成される。According to the present invention, the above-mentioned objects are as follows: 1) A parent computer having a master clock and a plurality of reference time signals output by the parent computer based on the master clock via a signal transmission path. Child computer, each child computer has a dedicated child clock and also has processing means that is activated by a time signal output from this child clock and executes processing, and In a computer network device that performs a time correction operation to match the time of the child clock with the reference time each time the time signal is received, each child computer can adjust the rate of its own child clock. Yes, by adjusting the rate of the child clock each time it receives the reference time signal output by the parent computer, Or 2) In the means described in the above item 1, each slave computer has a clock pulse oscillator that outputs a primary clock pulse of a constant cycle, and a primary clock pulse. And a frequency divider circuit device which divides this and outputs a secondary clock pulse having a period longer than the primary clock pulse, and a secondary clock pulse which is input to generate a time signal in the slave computer. A timepiece including a time signal generation circuit device to generate, a time signal output from the time signal generation circuit device, and a reference time signal output from the parent computer are input, and the time difference between both time signals is eliminated. And a rate adjusting software means for outputting a rate adjusting signal to a frequency dividing circuit device included in the child clock, and the rate adjusting software means outputs the rate adjusting signal. The rate of the sub timepiece is adjusted by changing the frequency division ratio of the frequency division circuit device based on the signal, or 3) In the means described in 2), The peripheral circuit device is configured to have a programmable counter.
【００１５】[0015]
【作用】この発明においては、コンピュータネットワー
ク装置において、 それぞれの子コンピュータは、例えば、前記の課題を
解決するための手段の項でのべた構成を備えており、そ
の専有する子時計の歩度を調整可能であり，しかも，親
コンピュータが出力した基準となる時刻信号を受け取る
毎に子時計の歩度を調整することで，その時刻修正動作
を行なうことにより、それぞれの子コンピュータは、前
記した両時刻信号の持つ時刻情報が不一致の場合には、
不一致の度合いに対応した歩度調整信号によって、不一
致が解消される方向にその歩度が調整されることにな
る。従って、基準となる時刻信号を受け取った際に子時
計の時刻は、即時に親時計の時刻に修正されるのではな
く、その歩度が変更されることで漸進的に修正されるこ
とになる。これにより、子時計が処理手段等に出力する
時刻信号は、時刻の連続性が保持されることになる。According to the present invention, in the computer network device, each child computer has, for example, the configuration described in the section of the means for solving the above-mentioned problems, and adjusts the rate of its own child clock. It is possible, and moreover, by adjusting the rate of the child clock every time it receives the reference time signal output by the parent computer, and by performing the time correction operation, each child computer is able to perform the above-mentioned both time signal. If the time information held by does not match,
The rate adjustment signal corresponding to the degree of mismatch will adjust the rate in the direction in which the mismatch is eliminated. Therefore, when the time signal serving as the reference is received, the time of the child clock is not immediately corrected to the time of the parent clock, but is gradually corrected by changing the rate. As a result, the time signal output from the child clock to the processing means or the like maintains the continuity of time.
【００１６】前記項において、分周回路装置は、プ
ログラマブルカウンタを備えるものである構成とするこ
とにより、プログラマブルカウンタは、よく知られてい
るように、複数ビットの２値信号を外部から与えること
により、そのカウント値を自由に設定できる半導体回路
素子である。この発明の分周回路装置は、このプログラ
マブルカウンタを備え、自由に設定できるそのカウント
値に従ってその分周を行うことになる。従って、この分
周回路装置では、歩度調整信号を用いて、プログラマブ
ルカウンタのカウント値を歩度調整信号に従う値に修正
できるので、その分周比の変更が容易に行えることとな
る。In the above item, the frequency divider circuit device is configured to include a programmable counter, so that the programmable counter is provided with a binary signal of a plurality of bits from the outside, as is well known. A semiconductor circuit element whose count value can be freely set. The frequency dividing circuit device of the present invention includes this programmable counter, and performs the frequency division according to the count value that can be set freely. Therefore, in this frequency dividing circuit device, since the count value of the programmable counter can be corrected to a value according to the rate adjusting signal by using the rate adjusting signal, the frequency dividing ratio can be easily changed.
【００１７】[0017]
【実施例】以下この発明の実施例を図面を参照して詳細
に説明する。図２は、この発明の一実施例によるコンピ
ュータネットワーク装置を説明するブロック図であり、
図１は、図２中に示した子時計のブロック図である。図
１，図２において、図５に示した従来例によるコンピュ
ータネットワーク装置と同一部分には同じ符号を付し、
その説明を省略する。Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 2 is a block diagram illustrating a computer network device according to an embodiment of the present invention.
FIG. 1 is a block diagram of the child timepiece shown in FIG. 1 and 2, the same parts as those of the conventional computer network apparatus shown in FIG.
The description is omitted.
【００１８】図１，図２において、１は、図５に示した
従来例によるコンピュータネットワーク装置９に対し
て、子コンピュータ８に替えて子コンピュータ２を用い
るようにしたコンピュータネットワーク装置である。子
コンピュータ２は、図５中に示した従来例のコンピュー
タネットワーク装置９が持つ子コンピュータ８に対し
て、子時計８１に替えて子時計２１を用いると共に、歩
度調整用ソフトウエア手段２２を追加して備えている。
子時計２１は、クロックパルス発信器３と、分周回路装
置４と、時刻信号生成回路装置５とを備えている。クロ
ックパルス発信器３は原周波数ｆ0 の一定周期の第１次
クロックパルス３ａを出力する発信器であり、公知の適
宜の発振器を用いることが可能である。分周回路装置４
は、論理集積回路の一つであるよく知られたプログラマ
ブルカウンタを備えた分周回路装置であり、常時は、例
えば、子時計２１の時刻の基本となる秒の計数に必要な
１〔Ｈｚ〕の周波数ｆを持つ第２次クロックパルス４ａ
を得るために、入力された原周波数ｆ0 の第１次クロッ
クパルス３ａを、分周する回路装置である。分周回路装
置４は、例えば、原周波数ｆ0 が１０〔ｋＨｚ〕である
場合には、１／１００００に分周することになる。回路
装置４が備えるプログラマブルカウンタは、歩度調整用
ソフトウエア手段２２が出力した歩度調整信号２２ａが
入力されており、歩度調整信号２２ａの内容に対応させ
てそのカウント値を修正して、その分周比の変更を行
う。これにより、分周回路装置４は、歩度調整信号２２
ａに対応する周波数ｆの第２次クロックパルス４ａを出
力することになる。1 and 2, reference numeral 1 denotes a computer network device in which the child computer 2 is used instead of the child computer 8 in the conventional computer network device 9 shown in FIG. The child computer 2 uses the child clock 21 instead of the child clock 81 with respect to the child computer 8 of the computer network device 9 of the conventional example shown in FIG. Are prepared.
The child clock 21 includes a clock pulse oscillator 3, a frequency dividing circuit device 4, and a time signal generating circuit device 5. The clock pulse oscillator 3 is an oscillator that outputs the primary clock pulse 3a of the constant frequency of the original frequency f 0 , and a known appropriate oscillator can be used. Frequency divider circuit 4
Is a frequency dividing circuit device equipped with a well-known programmable counter, which is one of the logic integrated circuits. For example, 1 [Hz] required for counting seconds, which is the basis of the time of the child clock 21, is always present. Secondary clock pulse 4a having a frequency f of
In order to obtain, the circuit device divides the input primary clock pulse 3a of the original frequency f 0 . When the original frequency f 0 is 10 [kHz], for example, the frequency dividing circuit device 4 divides the frequency by 1/10000. The programmable counter included in the circuit device 4 receives the rate adjustment signal 22a output from the rate adjustment software means 22, corrects the count value according to the content of the rate adjustment signal 22a, and divides the frequency. Change the ratio. As a result, the frequency dividing circuit device 4 causes the rate adjustment signal 22
The secondary clock pulse 4a having the frequency f corresponding to a is output.
【００１９】時刻信号生成回路装置５は、周波数ｆを持
つこの第２次クロックパルス４ａを入力して、これを１
／ｍの一定値に分周するなどの処理を施して、処理用ソ
フトウエア手段８２の起動等に用いる時刻信号５ａを出
力する回路装置である。従ってこの時刻信号５ａは、子
時計２１の現在時刻の情報を持つ複数ビットの２値信号
であり、子時計２１の時刻が親時計７１の時刻と一致し
ている場合には、従来例の子コンピュータ８がデータ収
集処理を実行すべき規定の時間間隔と同一値の時間間隔
Δｔc で出力される。これにより、子コンピュータ２
は、正常時の従来例のコンピュータネットワーク装置９
と同様にしてデータ収集処理を実行する。The time signal generating circuit device 5 inputs this secondary clock pulse 4a having a frequency f and outputs it to 1
/ M is a circuit device that performs processing such as frequency division to a constant value and outputs the time signal 5a used for activating the processing software means 82 and the like. Therefore, the time signal 5a is a multi-bit binary signal having information on the current time of the child clock 21, and when the time of the child clock 21 matches the time of the parent clock 71, the child signal of the conventional example. The data is output at a time interval Δt c that is the same value as the specified time interval at which the computer 8 should execute the data collection process. This allows the child computer 2
Is a computer network device 9 of a conventional example in a normal state.
The data collection process is executed in the same manner as.
【００２０】歩度調整用ソフトウエア手段２２は、親コ
ンピュータ７が出力する基本となる時刻信号７１ａと時
刻信号５ａとを入力して、歩度調整信号２２ａの値の演
算およびその出力とを、ソフトウエアによって処理を行
うものである。ここで歩度調整信号２２ａは、両時刻信
号７１ａ，５ａがそれぞれ持っている時刻の、その差に
対応する値を持つ複数ビットの２値信号である。歩度調
整用ソフトウエア手段２２で行われる歩度調整信号２２
ａの値の演算は、両時刻信号７１ａ，５ａの持つ時刻が
一致していない度合と、子時計２１の歩度が親時計７１
の歩度に対して遅れ方向であるか，進み方向であるかに
対応して実行されるものである。歩度調整用ソフトウエ
ア手段２２で行われる歩度調整信号２２ａの値の演算の
内容、子時計２１の時刻修正動作等について、以降で説
明する。The rate adjusting software means 22 inputs the basic time signal 71a and the time signal 5a output from the parent computer 7, and calculates the value of the rate adjusting signal 22a and outputs it by software. Is performed by. Here, the rate adjustment signal 22a is a multi-bit binary signal having a value corresponding to the difference between the times possessed by the time signals 71a and 5a. Rate adjustment signal 22 performed by rate adjustment software means 22
The value of a is calculated by the degree to which the times held by the time signals 71a and 5a do not match and the rate of the child clock 21 being the master clock 71.
It is executed according to whether it is in the delay direction or the advance direction with respect to the rate. The contents of the calculation of the value of the rate adjustment signal 22a performed by the rate adjusting software means 22, the time correction operation of the child clock 21, and the like will be described below.
【００２１】まず、子時計２１の歩度が親時計７１の歩
度に対して進み方向に有る図３中に例示した事例につい
て説明する。ここで図３は、図１，図２に示したコンピ
ュータネットワーク装置の，子時計の歩度が進み方向に
ある場合の，動作の概要を説明するタイミングチャート
である。図３において、図３（ａ）は、親時計７１がが
出力する時刻に対応する信号の内の主要な信号を時間経
過ｔに従って示し、図３（ｂ）は、親コンピュータ７が
出力する時刻信号７１ａを時間経過ｔに従って示し、図
３（ｃ）は、子コンピュータ２が備える子時計２１が出
力する時刻信号５ａを時間経過ｔに従って示し、さらに
図３（ｄ）は、子コンピュータ２が実行するデータ収集
処理のタイミングを時間経過ｔに従って示している。時
刻信号７１ａが出力される時間間隔Δｔp は、図６によ
る従来例のコンピュータネットワーク装置９の場合と同
一の、親時計７１が出力する時刻に対応する信号の時間
間隔Δｔの５倍としている。First, the case illustrated in FIG. 3 in which the rate of the child clock 21 is in the advancing direction with respect to the rate of the master clock 71 will be described. Here, FIG. 3 is a timing chart for explaining the outline of the operation of the computer network device shown in FIGS. 1 and 2 when the rate of the child clock is in the advancing direction. In FIG. 3, FIG. 3 (a) shows main signals among the signals corresponding to the time output by the master clock 71 according to the elapsed time t, and FIG. 3 (b) shows the time output by the parent computer 7. The signal 71a is shown according to the elapse of time t, FIG. 3C shows the time signal 5a output by the child clock 21 included in the child computer 2, according to the elapse of time t, and further, FIG. The timing of the data collection process to be performed is shown according to the elapsed time t. The time interval Δt p at which the time signal 71a is output is set to 5 times the time interval Δt of the signal corresponding to the time output by the master clock 71, which is the same as in the case of the conventional computer network device 9 shown in FIG.
【００２２】図３による事例によると、親コンピュータ
７が出力する時刻信号７１ａ1 が親時計７１の時刻ｔ2
において出力された際に、子コンピュータ２の持つ子時
計２１による時刻は、親時計７１の時刻よりも進んでい
るために、親時計７１の時刻ｔ2 よりも進んだ時刻ｔ4
に相当するｔc4となっている。この時、子時計２１の時
刻は直ちに修正されず、子時計２１からは、子時計２１
による時刻の連続性を持つ時刻ｔc4に対応する時刻信号
５ａが出力される。これ等の時刻信号７１ａ1（時刻ｔ
2 に対応），５ａ（時刻ｔc4に対応）は、歩度調整用ソ
フトウエア手段２２に入力される。歩度調整用ソフトウ
エア手段２２は、両時刻信号７１ａ，５ａを基にして、
まず、時刻信号５ａのあるべき時間間隔Δｔc の演算
が、例えば、（式１）によって実行される。According to the example shown in FIG. 3, the time signal 71a 1 output by the parent computer 7 is the time t 2 of the parent clock 71.
When the time is output at, the time by the child clock 21 of the child computer 2 is ahead of the time of the master clock 71, so that the time t 4 is ahead of the time t 2 of the master clock 71.
It is t c4 corresponding to. At this time, the time of the child clock 21 is not immediately corrected, and the child clock 21 does not adjust the time.
The time signal 5a corresponding to the time t c4 having the continuity of time is output. These time signals 71a 1 (time t
2 ) and 5a (corresponding to time t c4 ) are input to the rate adjusting software means 22. The rate adjusting software means 22 is based on both time signals 71a, 5a,
First, the calculation of the desired time interval Δt c of the time signal 5a is executed by, for example, (Equation 1).
【００２３】[0023]
【数１】 Δｔc ＝（Δｔp ・Δｔ）／〔Δｔp −（ｔB −ｔA ）〕……………（１） ここで、ｔA は、時刻信号７１ａ1 が持つ親時計７１の
時刻である。ｔB は、時刻信号５ａが持つ子時計２１の
時刻である。[Formula 1] Δt c = (Δt p · Δt) / [Δt p − (t B −t A )] ... (1) Here, t A is the master clock 71 of the time signal 71 a 1. It is the time of day. t B is the time of the child clock 21 that the time signal 5a has.
【００２４】（式１）は、子時計２１の歩度が親時計７
１の歩度と一致している場合には、ｔB ＝ｔA であるの
で、Δｔc ＝Δｔであり、子時計２１の歩度は親時計７
１の歩度に一致した値となることを意味する。また、図
３に例示する子時計２１の歩度が親時計７１の歩度より
も進み方向に有る場合には、ｔB −ｔA ＞０となり、Δ
ｔc ＞Δｔとなって子時計２１の歩度を遅らせることを
意味する。その遅らせる度合いは、Δｔp を加味する
と、次の時刻信号７１ａが出力される親時計７１の時刻
において、子時計２１の時刻を親時計７１の時刻と一致
させるように子時計２１の歩度を遅らせることを意味す
る。さらに、子時計２１の歩度が親時計７１の歩度より
も遅れ方向に有る場合には、ｔB −ｔA ＜０となるの
で、前記した進み方向に大きい場合とは全く逆の関係に
なることを意味する。In (Equation 1), the rate of the child clock 21 is 7
If it matches with the rate of 1, then t B = t A , so Δt c = Δt, and the rate of the child clock 21 is 7%.
It means that the value matches the rate of 1. Further, when the rate of the child clock 21 illustrated in FIG. 3 is in the direction ahead of the rate of the master clock 71, t B −t A > 0, and Δ
This means that t c > Δt and the rate of the child clock 21 is delayed. With regard to the degree of delay, when Δt p is added, the rate of the slave clock 21 is delayed so that the time of the slave clock 21 coincides with the time of the master clock 71 at the time of the master clock 71 at which the next time signal 71a is output. Means that. Further, when the rate of the child clock 21 is behind the rate of the master clock 71, t B −t A <0. Therefore, the relationship is completely opposite to that when the rate is large in the advance direction. Means
【００２５】ここで、歩度調整用ソフトウエア手段２２
で行われる（式１）による演算の内容を、図３に例示し
た場合について具体的に求めてみる。図３に例示した場
合においては、ｔB −ｔA ＝２・Δｔであり、また前記
したところによりΔｔp ＝５・Δｔであるので、（式
１）にこれ等の関係を代入してΔｔc の値を求めること
になる。この演算の結果は、（式２）に示すように、Δ
ｔc ＝（５／３）Δｔとして求められる。Here, the rate adjusting software means 22
The contents of the calculation according to (Equation 1) performed in (3) will be specifically obtained for the case illustrated in FIG. In the case illustrated in FIG. 3, t B −t A = 2 · Δt, and since Δt p = 5 · Δt from the above-mentioned place, these relations are substituted into (Equation 1) to obtain Δt. You will need to find the value of c . The result of this calculation is Δ
It is calculated as t c = (5/3) Δt.
【００２６】[0026]
【数２】 Δｔc ＝（５・Δｔ・Δｔ）／（５・Δｔ−２・Δｔ） ＝（５／３）Δｔ ……………（２） （式２）の示した演算結果は、子時計２１のΔｔc を、
子時計２１の歩度が親時計７１の歩度と一致している場
合に対して、（５／３）倍となるように、子時計２１の
歩度を遅らせる必要があることを意味している。[Expression 2] Δt c = (5 · Δt · Δt) / (5 · Δt−2 · Δt) = (5/3) Δt ………… (2) The calculation result shown in (Equation 2) is Δt c of the child clock 21
This means that it is necessary to delay the rate of the child clock 21 so that it is (5/3) times as high as when the rate of the child clock 21 matches the rate of the master clock 71.
【００２７】（式１）等〔図３に例示した場合には（式
２）でもある。〕により、あるべき時間間隔Δｔc の値
が求まると、歩度調整用ソフトウエア手段２２では、次
に、このΔｔc 値に対応するプログラマブルカウンタの
あるべきカウント値ｎの演算が、例えば、（式３）に従
って実行される。この結果求められたあるべきカウント
値ｎにする複数ビットの２値信号が、歩度調整信号２２
ａとして歩度調整用ソフトウエア手段２２から出力され
るのである。(Equation 1) etc. (In the case illustrated in FIG. 3, it is also (Equation 2). ], The value of the time interval Δt c should be calculated. Then, the rate adjusting software means 22 next calculates the count value n of the programmable counter corresponding to this Δt c value by, for example, It is performed according to 3). As a result, a binary signal of a plurality of bits that gives the desired count value n is the rate adjustment signal 22.
It is output from the rate adjusting software means 22 as a.
【００２８】[0028]
【数３】 ｎ＝ｆ0 ・Δｔc ／ｍ ……………（３） （式３）に従う歩度調整信号２２ａを入力した分周回路
装置４は、備えているプログラマブルカウンタに歩度調
整信号２２ａを外部信号として与えて、そのカウント値
ｎを（式３）に従う値に直ちに変更するのである。以
降、分周回路装置４は、この変更されたカウント値ｎに
従うことで、大幅に遅れた歩度となる周波数ｆを持つ第
２次クロックパルス４ａを出力し、この第２次クロック
パルス４ａを入力した時刻信号生成回路装置５では、周
波数ｆを１／ｍに分周した時間間隔Δｔc で、時刻信号
５ａを出力することになる。従って、図３に例示した場
合には、時間間隔Δｔc は、子時計２１による時刻ｔc4
において（５／３）Δｔに変更され、この時間間隔Δｔ
c で、以降の時刻信号５ａが出力されるのである。N = f 0 · Δt c / m (3) The frequency divider circuit device 4 to which the rate adjustment signal 22a according to (3) is input is input to the programmable counter provided with the rate adjustment signal 22a. Is given as an external signal, and the count value n is immediately changed to a value according to (Equation 3). After that, the frequency divider circuit device 4 outputs the secondary clock pulse 4a having the frequency f that is a significantly delayed rate by following the changed count value n, and inputs the secondary clock pulse 4a. The time signal generating circuit device 5 outputs the time signal 5a at a time interval Δt c obtained by dividing the frequency f into 1 / m. Therefore, in the case illustrated in FIG. 3, the time interval Δt c is equal to the time t c4 by the child clock 21.
Is changed to (5/3) Δt, and this time interval Δt
In c , the subsequent time signal 5a is output.
【００２９】子時計２１による時刻が時刻ｔc7に到達し
た時点では、子時計２１からは時刻ｔc7の情報を持つ時
刻信号５ａが、また、親コンピュータ７からは時刻ｔ7
の情報を持つ時刻信号７１ａ2 が出力される。この両時
刻信号７１ａ，５ａを入力した歩度調整用ソフトウエア
手段２２は、この時点でも、例えば、（式１），（式
３）による演算を行うことになるが、この場合には、こ
の両時刻信号７１ａ，５ａの持つ現在時刻の情報は一致
しているので、前記したところにより、あるべきΔｔc
の値はΔｔの値と等しくなる。従って、このΔｔc 値に
従うカウント値ｎに変更された複数ビットの２値信号
が、歩度調整信号２２ａとして歩度調整用ソフトウエア
手段２２から出力されることになる。分周回路装置４
は、この歩度調整信号２２ａを入力して、親時計７１の
歩度と等しい歩度となる周波数ｆを持つ第２次クロック
パルス４ａを、以降において出力することとなるのであ
る。[0029] At the time of time according to the slave clock 21 has reached Time t c7, time signal 5a having information of the time t c7 from atomic clock 21, also the time t 7 from the parent computer 7
The time signal 71a 2 having the information of is output. The rate adjusting software means 22 to which the both time signals 71a and 5a are input also performs the calculation according to, for example, (Equation 1) and (Equation 3) at this time. Since the current time information held by the time signals 71a and 5a match each other, according to the above description, the expected Δt c
Is equal to the value of Δt. Therefore, the multi-bit binary signal changed to the count value n according to the Δt c value is output from the rate adjusting software means 22 as the rate adjusting signal 22a. Frequency divider circuit 4
In response to the input of the rate adjustment signal 22a, the secondary clock pulse 4a having a frequency f having a rate equal to the rate of the master clock 71 is output thereafter.
【００３０】次に、子時計２１の歩度が親時計７１の歩
度に対して遅れ方向に有る図４中に例示した事例につい
て説明する。ここで図４は、図１，図２に示したコンピ
ュータネットワーク装置の，子時計の歩度が遅れ方向に
ある場合の，動作の概要を説明するタイミングチャート
である。図４において、図４（ａ）は、親時計７１がが
出力する時刻に対応する信号の内の主要な信号を時間経
過ｔに従って示し、図４（ｂ）は、親コンピュータ７が
出力する時刻信号７１ａを時間経過ｔに従って示し、図
４（ｃ）は、子コンピュータ２が備える子時計２１が出
力する時刻信号５ａを時間経過ｔに従って示し、さらに
図４（ｄ）は、子コンピュータ２が実行するデータ収集
処理のタイミングを時間経過ｔに従って示している。時
刻信号７１ａが出力される時間間隔Δｔp は、図６によ
る従来例のコンピュータネットワーク装置９の場合と同
一の、親時計７１が出力する時刻に対応する信号の時間
間隔Δｔの５倍としている。Next, the case illustrated in FIG. 4 in which the rate of the child clock 21 is behind the rate of the master clock 71 will be described. FIG. 4 is a timing chart for explaining the outline of the operation of the computer network device shown in FIGS. 1 and 2 when the rate of the child clock is in the delay direction. In FIG. 4, FIG. 4 (a) shows the main signals among the signals corresponding to the time output by the master clock 71 according to the elapsed time t, and FIG. 4 (b) shows the time output by the parent computer 7. 4C shows the signal 71a according to the elapse of time t, FIG. 4C shows the time signal 5a output by the child clock 21 included in the child computer 2 according to the elapse of time t, and FIG. The timing of the data collection process to be performed is shown according to the elapsed time t. The time interval Δt p at which the time signal 71a is output is set to 5 times the time interval Δt of the signal corresponding to the time output by the master clock 71, which is the same as in the case of the conventional computer network device 9 shown in FIG.
【００３１】図４による事例によると、親コンピュータ
７が出力する時刻信号７１ａ1 が親時計７１の時刻ｔ2
に出力された際に、子コンピュータ２の持つ子時計２１
による時刻は親時計７１の時刻よりも遅れているため
に、親時計７１の時刻ｔ2 よりも遅れた時刻ｔ0 に相当
するｔc0となっている。この時、子時計２１からは、子
時計２１による時刻の連続性を持つ時刻ｔc0に対応する
時刻信号５ａが出力される。これ等の時刻信号７１ａ1
（時刻ｔ2 に対応），５ａ（時刻ｔc0に対応）は、歩度
調整用ソフトウエア手段２２に入力され、歩度調整用ソ
フトウエア手段２２において、図３による事例による場
合と同様に、例えば、（式１），（式３）による演算が
行われる。According to the example shown in FIG. 4, the time signal 71a 1 output by the parent computer 7 is the time t 2 of the parent clock 71.
The child clock 21 of the child computer 2 when it is output to
Since the time according to is behind the time of the master clock 71, it is t c0 corresponding to the time t 0 later than the time t 2 of the master clock 71. At this time, the child clock 21 outputs a time signal 5a corresponding to the time t c0 having the time continuity of the child clock 21. These time signals 71a 1
(Corresponding to time t 2 ) and 5a (corresponding to time t c0 ) are input to the rate adjusting software means 22, and in the rate adjusting software means 22, as in the case of the example shown in FIG. Calculations according to (Equation 1) and (Equation 3) are performed.
【００３２】図４による事例の場合には、時間間隔Δｔ
c は、子時計２１による時刻ｔc0において（５／７）Δ
ｔに変更され、従って、このΔｔc 値に従うカウント値
ｎとするように変更された複数ビットの２値信号が、歩
度調整信号２２ａとして歩度調整用ソフトウエア手段２
２から出力されることになる。分周回路装置４は、この
歩度調整信号２２ａを入力して、大幅に進んだ歩度とな
る周波数ｆを持つ第２次クロックパルス４ａを出力し、
この第２次クロックパルス４ａを入力した時刻信号生成
回路装置５では、周波数ｆを１／ｍに分周した時間間隔
Δｔc で、時刻信号５ａを出力することになる。従っ
て、図４に例示した場合には、時間間隔Δｔc は、子時
計２１による時刻ｔc0において（５／７）Δｔに変更さ
れ、この時間間隔Δｔc で、以降の時刻信号５ａが出力
されるのである。In the case of the example according to FIG. 4, the time interval Δt
c is (5/7) Δ at time t c0 by the child clock 21.
The binary signal of a plurality of bits changed to t, and thus changed to the count value n according to the Δt c value, is used as the rate adjustment signal 22a as the rate adjustment software means 2
It will be output from 2. The frequency dividing circuit device 4 receives the rate adjustment signal 22a and outputs a secondary clock pulse 4a having a frequency f that is a significantly advanced rate,
The time signal generation circuit device 5 to which the secondary clock pulse 4a is input outputs the time signal 5a at a time interval Δt c obtained by dividing the frequency f into 1 / m. Therefore, in the case illustrated in FIG. 4, the time interval Δt c is changed to (5/7) Δt at the time t c0 by the child clock 21, and the subsequent time signal 5a is output at this time interval Δt c. It is.
【００３３】子時計２１による時刻が時刻ｔc7に到達し
た時点では、子時計２１からは時刻ｔc7の情報を持つ時
刻信号５ａが、また、親コンピュータ７からは時刻ｔ7
の情報を持つ時刻信号７１ａ2 が出力される。この場合
における両時刻信号７１ａ，５ａの持つ現在時刻の情報
は一致しているので、この時点で子コンピュータ２で行
われる動作は、図３による事例における時刻ｔc7の場合
と全く同一である。[0033] At the time of time according to the slave clock 21 has reached Time t c7, time signal 5a having information of the time t c7 from atomic clock 21, also the time t 7 from the parent computer 7
The time signal 71a 2 having the information of is output. In this case, since the current time information held by both time signals 71a and 5a is the same, the operation performed by the child computer 2 at this time is exactly the same as that at the time t c7 in the case shown in FIG.
【００３４】図１，図２に示した実施例では、前記構成
とこれに伴う前記の動作を行うものであるので、基準と
なる時刻信号７１ａを受け取ったそれぞれの子コンピュ
ータ２は、親コンピュータ７が出力する時刻信号７１ａ
と、子時計２１が出力する時刻信号５ａの持つそれぞれ
の時刻情報が不一致の場合には、不一致の度合いに対応
する前記した内容を持つ歩度調整信号２２ａによって、
不一致が解消される方向にその子時計２１の歩度が調整
されることになる。従って、基準となる時刻信号７１ａ
を受け取った際に子時計２１の時刻は、即時に親時計７
１の時刻に修正されるのではなく、その歩度が変更され
ることで漸進的に修正されることになる。これにより、
子時計２１が出力する時刻信号５ａは、時刻の連続性が
保持されることになるのである。In the embodiment shown in FIGS. 1 and 2, the above-mentioned configuration and the above-mentioned operation are performed, so that each child computer 2 that receives the reference time signal 71a is a parent computer 7. Time signal 71a output by
If the time information of the time signal 5a output from the child clock 21 does not match, the rate adjustment signal 22a having the above-described content corresponding to the degree of mismatch causes
The rate of the child clock 21 is adjusted in the direction in which the inconsistency is resolved. Therefore, the reference time signal 71a
The time of the child clock 21 immediately upon receipt of the
It is not corrected at the time of 1, but is gradually corrected by changing the rate. This allows
The time signal 5a output from the child clock 21 maintains the continuity of time.
【００３５】実施例における今までの説明では、子コン
ピュータ２の備える歩度調整用ソフトウエア手段２２と
処理用ソフトウエア手段８２とは、別個のものであると
してきたが、これに限定されるものではなく、例えば、
両ソフトウエア手段２２，８２は、一体のソフトウエア
手段として形成してもよいものである。In the above description of the embodiment, the rate adjusting software means 22 and the processing software means 82 included in the child computer 2 are assumed to be separate, but the present invention is not limited to this. Without, for example,
Both software means 22, 82 may be formed as an integrated software means.
【００３６】[0036]
【発明の効果】この発明によるコンピュータネットワー
ク装置においては、次記する効果が有る。 コンピュータネットワーク装置が備えるそれぞれの子
コンピュータは、例えば、一定周期の第１次クロックパ
ルスを出力するクロックパルス発信器と、第１次クロッ
クパルスを入力してこれを分周し，第１次クロックパル
スよりも長い周期を持つ第２次クロックパルスを出力す
る分周回路装置と、第２次クロックパルスを入力して子
コンピュータにおける時刻信号を生成する時刻信号生成
回路装置とを備える子時計と、時刻信号生成回路装置が
出力する時刻信号と親コンピュータが出力した基準とな
る時刻信号とを入力し，両時刻信号が持つ時刻の差を解
消する歩度調整信号を，子時計が持つ分周回路装置に出
力する歩度調整用ソフトウエア手段とを備え、歩度調整
用ソフトウエア手段が出力する歩度調整信号に基づいて
分周回路装置の分周比を変更することで、子時計の歩度
を調整するようにすることにより、その専有する子時計
の歩度を調整可能であり、親コンピュータが出力した基
準となる時刻信号を受け取る毎に子時計の歩度を調整す
ることで、その時刻修正動作を行なう構成とすることに
より、それぞれの子コンピュータは、両時刻信号の持つ
時刻情報の不一致の度合いに対応した歩度調整信号によ
って、不一致が解消される方向にその歩度が調整される
ことになる。従って、基準となる時刻信号を受け取った
際に子時計の時刻は、即時に親時計の時刻に修正される
のではなく、その歩度が変更されることで漸進的に修正
されることになるので、子時計が出力する時刻信号の時
刻の連続性を保持することが可能となる。また、 ２）前記項ににおいて、子時計が持つ分周回路装置
を、プログラマブルカウンタを備えるものである構成と
することにより、子時計の歩度調整を、歩度調整信号に
よってプログラマブルカウンタのカウント値を修正する
ことで実施できるので、子時計の歩度調整が極めて容易
に行うことが可能となる。The computer network device according to the present invention has the following effects. Each of the child computers included in the computer network device has, for example, a clock pulse oscillator that outputs a primary clock pulse of a fixed cycle, and a primary clock pulse that is input and divided to generate a primary clock pulse. A timepiece including a frequency dividing circuit device that outputs a secondary clock pulse having a longer cycle, and a time signal generating circuit device that inputs the secondary clock pulse and generates a time signal in a child computer; The time adjustment signal output from the signal generation circuit device and the reference time signal output from the parent computer are input, and the rate adjustment signal that eliminates the time difference between both time signals is input to the frequency division circuit device included in the child clock. And a rate adjusting software means for outputting the frequency dividing circuit device based on the rate adjusting signal output by the rate adjusting software means. By changing the rate of the child clock by changing the, the rate of the dedicated child clock can be adjusted, and the rate of the child clock can be adjusted each time the reference time signal output from the parent computer is received. By adjusting so that the time adjustment operation is performed, the respective child computers are directed to eliminate the disagreement by the rate adjustment signal corresponding to the degree of the disagreement of the time information of both time signals. The rate will be adjusted. Therefore, when the time signal serving as the reference is received, the time of the child clock is not immediately corrected to the time of the master clock, but is gradually corrected by changing the rate thereof. , It becomes possible to maintain the continuity of the time of the time signal output by the child clock. 2) In the above item, the frequency divider circuit device of the slave timepiece is provided with a programmable counter so that the rate of the slave timepiece is adjusted and the count value of the programmable counter is corrected by the rate adjustment signal. By doing so, it becomes possible to extremely easily adjust the rate of the child timepiece.
【図１】後記する図２中に示した子時計のブロック図FIG. 1 is a block diagram of a child timepiece shown in FIG. 2 described later.
【図２】この発明の一実施例によるコンピュータネット
ワーク装置を説明するブロック図FIG. 2 is a block diagram illustrating a computer network device according to an embodiment of the present invention.
【図３】図１，図２に示したコンピュータネットワーク
装置の，子時計の歩度が進み方向にある場合の，動作の
概要を説明するタイミングチャートFIG. 3 is a timing chart for explaining an outline of the operation of the computer network device shown in FIGS. 1 and 2 when the rate of the child clock is in the advancing direction.
【図４】図１，図２に示したコンピュータネットワーク
装置の，子時計の歩度が遅れ方向にある場合の，動作の
概要を説明するタイミングチャートFIG. 4 is a timing chart for explaining an outline of the operation of the computer network device shown in FIGS. 1 and 2 when the rate of the child clock is in the delay direction.
【図５】従来例のコンピュータネットワーク装置を説明
するブロック図FIG. 5 is a block diagram illustrating a conventional computer network device.
【図６】図５に示したコンピュータネットワーク装置の
動作の概要を説明するタイミングチャート6 is a timing chart for explaining an outline of the operation of the computer network device shown in FIG.
【図７】図５に示したコンピュータネットワーク装置
の，子時計の遅れが大きい場合の動作の概要を説明する
タイミングチャート7 is a timing chart for explaining the outline of the operation of the computer network device shown in FIG. 5 when the delay of the child clock is large.
【図８】図５に示したコンピュータネットワーク装置
の，子時計の進みが大きい場合の動作の概要を説明する
タイミングチャート8 is a timing chart for explaining an outline of the operation of the computer network device shown in FIG. 5 when the advance of the child clock is large.
１ コンピュータネットワーク装置 ２ 子コンピュータ ２１ 子時計 ２２ 歩度調整用ソフトウエア手段 ２２ａ 歩度調整信号 ３ クロックパルス発信器 ３ａ 第１次クロックパルス ４ 分周回路装置 ４ａ 第２次クロックパルス ５ 時刻信号生成回路装置 ５ａ 時刻信号 ７ 親コンピュータ ７１ａ 時刻信号 1 Computer Network Device 2 Child Computer 21 Child Clock 22 Rate Adjusting Software Means 22a Rate Adjusting Signal 3 Clock Pulse Oscillator 3a Primary Clock Pulse 4 Frequency Dividing Circuit Device 4a Secondary Clock Pulse 5 Time Signal Generating Circuit Device 5a Time signal 7 Parent computer 71a Time signal
Claims (3)
基づき親コンピュータが出力した基準となる時刻信号を
信号伝送路を介して受取る複数の子コンピュータとを備
え、それぞれの子コンピュータは、専有の子時計を有す
ると共にこの子時計が出力する時刻信号によって起動さ
れて処理を実行する処理手段を有するものであり、しか
も、前記の基準となる時刻信号を受け取る毎に，その子
時計の時刻を，この基準とする時刻信号に従う時刻に合
致させる時刻修正動作を行うものであるコンピュータネ
ットワーク装置において、 それぞれの子コンピュータは、その専有する子時計の歩
度を調整可能であり、親コンピュータが出力した基準と
なる時刻信号を受け取る毎に子時計の歩度を調整するこ
とで、子時計の時刻修正動作を行なうことを特徴とする
コンピュータネットワーク装置。1. A master computer having a master clock, and a plurality of slave computers that receive a reference time signal output by the master computer based on the master clock through a signal transmission path, each slave computer being its own And a processing unit that is activated by a time signal output by the child clock to execute processing, and each time the child time signal serving as the reference is received, the time of the child clock is In a computer network device that performs a time adjustment operation to match the time according to the time signal as the reference, each child computer can adjust the rate of its own child clock, and the reference output by the parent computer can be used. The time adjustment operation of the child clock is performed by adjusting the rate of the child clock each time it receives a time signal. Computer network equipment to collect.
ク装置において、 それぞれの子コンピュータは、 一定周期の第１次クロックパルスを出力するクロックパ
ルス発信器と、第１次クロックパルスを入力してこれを
分周し，第１次クロックパルスよりも長い周期を持つ第
２次クロックパルスを出力する分周回路装置と、第２次
クロックパルスを入力して子コンピュータにおける時刻
信号を生成する時刻信号生成回路装置とを備える子時計
と、 時刻信号生成回路装置が出力する時刻信号と親コンピュ
ータが出力した基準となる時刻信号とを入力し，両時刻
信号が持つ時刻の差を解消する歩度調整信号を，子時計
が持つ分周回路装置に出力する歩度調整用ソフトウエア
手段とを備え、 歩度調整用ソフトウエア手段が出力する歩度調整信号に
基づいて分周回路装置の分周比を変更することで、子時
計の歩度を調整させてなることを特徴とするコンピュー
タネットワーク装置。2. The computer network apparatus according to claim 1, wherein each child computer inputs a clock pulse oscillator that outputs a primary clock pulse of a constant cycle and a primary clock pulse, and outputs the primary clock pulse. A frequency dividing circuit device that divides and outputs a secondary clock pulse having a longer cycle than the primary clock pulse, and a time signal generation circuit that inputs the secondary clock pulse and generates a time signal in a slave computer And a rate adjustment signal that eliminates the difference between the times of the two time signals by inputting the time signal output from the time signal generation circuit device and the reference time signal output from the parent computer. And a rate adjusting software means for outputting to the frequency dividing circuit device of the child clock, based on the rate adjusting signal output by the rate adjusting software means. A computer network device characterized in that the rate of the child clock is adjusted by changing the frequency division ratio of the frequency dividing circuit device.
ク装置において、 子時計が持つ分周回路装置は、プログラマブルカウンタ
を備えるものであることを特徴とするコンピュータネッ
トワーク装置。3. The computer network device according to claim 2, wherein the frequency dividing circuit device included in the child clock includes a programmable counter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6148810A JPH0816527A (en) | 1994-06-30 | 1994-06-30 | Computer network device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6148810A JPH0816527A (en) | 1994-06-30 | 1994-06-30 | Computer network device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0816527A true JPH0816527A (en) | 1996-01-19 |
Family
ID=15461224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6148810A Pending JPH0816527A (en) | 1994-06-30 | 1994-06-30 | Computer network device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0816527A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6969250B1 (en) | 1998-12-01 | 2005-11-29 | Ebara Corporation | Exhaust gas treating device |
| JP2007058705A (en) * | 2005-08-26 | 2007-03-08 | Daikin Ind Ltd | Equipment management device |
-
1994
- 1994-06-30 JP JP6148810A patent/JPH0816527A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6969250B1 (en) | 1998-12-01 | 2005-11-29 | Ebara Corporation | Exhaust gas treating device |
| JP2007058705A (en) * | 2005-08-26 | 2007-03-08 | Daikin Ind Ltd | Equipment management device |
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