JPH0816478A - ベクトルデータ処理装置 - Google Patents
ベクトルデータ処理装置Info
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- JPH0816478A JPH0816478A JP6153386A JP15338694A JPH0816478A JP H0816478 A JPH0816478 A JP H0816478A JP 6153386 A JP6153386 A JP 6153386A JP 15338694 A JP15338694 A JP 15338694A JP H0816478 A JPH0816478 A JP H0816478A
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Abstract
(57)【要約】
【目的】 入出力処理におけるベクトル処理及びスカラ
処理をともに高速に処理可能とする。 【構成】 スカラ演算装置2−1〜2−lとベクトル演
算装置3−1〜3−mと入出力装置4−1〜4−nとは
夫々システム制御装置1のアドレス変換装置11を通し
て主記憶装置5の第1メモリ装置51及び第2メモリ装
置52のいずれかにデータの書込み読出しを行う。アド
レス変換装置11はスカラ演算装置2−1〜2−lとベ
クトル演算装置3−1〜3−mと入出力装置4−1〜4
−nとにおける各々の仮想メモリアドレスから主記憶装
置5の第1メモリ装置51及び第2メモリ装置52各々
の実メモリアドレスへの変換を行う。第1メモリ装置5
1は大容量メモリバンクを多バンク構成としたものであ
り、第2メモリ装置52は小容量メモリバンクを少バン
ク構成としたものである。
処理をともに高速に処理可能とする。 【構成】 スカラ演算装置2−1〜2−lとベクトル演
算装置3−1〜3−mと入出力装置4−1〜4−nとは
夫々システム制御装置1のアドレス変換装置11を通し
て主記憶装置5の第1メモリ装置51及び第2メモリ装
置52のいずれかにデータの書込み読出しを行う。アド
レス変換装置11はスカラ演算装置2−1〜2−lとベ
クトル演算装置3−1〜3−mと入出力装置4−1〜4
−nとにおける各々の仮想メモリアドレスから主記憶装
置5の第1メモリ装置51及び第2メモリ装置52各々
の実メモリアドレスへの変換を行う。第1メモリ装置5
1は大容量メモリバンクを多バンク構成としたものであ
り、第2メモリ装置52は小容量メモリバンクを少バン
ク構成としたものである。
Description
【0001】
【産業上の利用分野】本発明はベクトルデータ処理装置
に関し、特にベクトル演算装置とスカラ演算装置と入出
力装置とを含むベクトルデータ処理装置における主記憶
装置の構成及びその制御方法に関する。
に関し、特にベクトル演算装置とスカラ演算装置と入出
力装置とを含むベクトルデータ処理装置における主記憶
装置の構成及びその制御方法に関する。
【0002】
【従来の技術】科学技術分野における大規模かつ高速な
科学技術計算への要求に対応するため、一般に、ベクト
ルデータ処理装置はベクトル演算を専用に実行するベク
トル演算装置と、ベクトル演算に展開できない演算を実
行するスカラ演算装置とから構成されている。
科学技術計算への要求に対応するため、一般に、ベクト
ルデータ処理装置はベクトル演算を専用に実行するベク
トル演算装置と、ベクトル演算に展開できない演算を実
行するスカラ演算装置とから構成されている。
【0003】このベクトルデータ処理装置における計算
機資源の管理等のオペレーティングシステムの処理は、
ベクトルデータ処理装置とは全く別個のスカラ演算装置
を含むスカラデータ処理装置をベクトルデータ処理装置
に接続し、そのスカラデータ処理装置で実行されるか、
あるいはベトルデータ処理装置内のスカラ演算装置で実
行されている。
機資源の管理等のオペレーティングシステムの処理は、
ベクトルデータ処理装置とは全く別個のスカラ演算装置
を含むスカラデータ処理装置をベクトルデータ処理装置
に接続し、そのスカラデータ処理装置で実行されるか、
あるいはベトルデータ処理装置内のスカラ演算装置で実
行されている。
【0004】オペレーティングシステムの処理をスカラ
データ処理装置で実行する方法の場合、ベクトルデータ
処理装置を構成する入出力装置がその新たに接続された
スカラデータ処理装置に接続されることが多い。
データ処理装置で実行する方法の場合、ベクトルデータ
処理装置を構成する入出力装置がその新たに接続された
スカラデータ処理装置に接続されることが多い。
【0005】一方、オペレーティングシステムの処理を
ベクトルデータ処理装置のスカラ演算装置で実行する方
法の場合、ベクトルデータ処理装置を構成する入出力装
置がベクトルデータ処理装置内に接続される。
ベクトルデータ処理装置のスカラ演算装置で実行する方
法の場合、ベクトルデータ処理装置を構成する入出力装
置がベクトルデータ処理装置内に接続される。
【0006】また、現在、ベクトルデータ処理装置で演
算処理された画像データを端末にリアルタイムに表示す
るような需要が生じており、この要求に対応するために
高速な入出力装置をベクトルデータ処理装置に接続する
構成が求められている。
算処理された画像データを端末にリアルタイムに表示す
るような需要が生じており、この要求に対応するために
高速な入出力装置をベクトルデータ処理装置に接続する
構成が求められている。
【0007】このベクトルデータ処理装置に接続された
高速な入出力装置には、ベクトルデータ処理装置のベク
トル演算装置に入力されるか、または演算処理から出力
される大量の画像データを格納する主記憶装置の連続し
た領域に対して高速に読み書きする処理の実行が求めら
れる。
高速な入出力装置には、ベクトルデータ処理装置のベク
トル演算装置に入力されるか、または演算処理から出力
される大量の画像データを格納する主記憶装置の連続し
た領域に対して高速に読み書きする処理の実行が求めら
れる。
【0008】また、この入出力装置にはスカラ演算装置
が出力する入出力命令を格納する主記憶装置からの読出
し、または入出力処理の結果をスカラ演算装置に伝える
ための主記憶装置への書込み等のオペレーティングシス
テム処理に係わる主記憶装置のランダムな領域に対して
少量のデータを高速に読み書きする処理の実行も求めら
れる。
が出力する入出力命令を格納する主記憶装置からの読出
し、または入出力処理の結果をスカラ演算装置に伝える
ための主記憶装置への書込み等のオペレーティングシス
テム処理に係わる主記憶装置のランダムな領域に対して
少量のデータを高速に読み書きする処理の実行も求めら
れる。
【0009】すなわち、ベクトルデータ処理装置に接続
される入出力装置では、上記の如く、各々性質が異なる
2つの処理を実行する必要がある。
される入出力装置では、上記の如く、各々性質が異なる
2つの処理を実行する必要がある。
【0010】これに対し、主記憶装置では大量のベクト
ル演算データをベクトル演算装置に供給し、ベクトル演
算装置から大量のベクトル演算結果データを受取るた
め、数百から数千のオーダの記憶バンクから構成される
インタリーブ方式を採用するのが一般的である。
ル演算データをベクトル演算装置に供給し、ベクトル演
算装置から大量のベクトル演算結果データを受取るた
め、数百から数千のオーダの記憶バンクから構成される
インタリーブ方式を採用するのが一般的である。
【0011】
【発明が解決しようとする課題】上述した従来のベクト
ルデータ処理装置では、ベクトル演算装置との間で大量
のデータの授受を行う主記憶装置にインタリーブ方式が
採用されているので、いったん読出し書込み処理のシー
ケンスが起動すれば、連続したデータの読出し及び書込
みを高速に実行することができる。
ルデータ処理装置では、ベクトル演算装置との間で大量
のデータの授受を行う主記憶装置にインタリーブ方式が
採用されているので、いったん読出し書込み処理のシー
ケンスが起動すれば、連続したデータの読出し及び書込
みを高速に実行することができる。
【0012】しかしながら、主記憶装置に対する読出し
書込み処理のシーケンスを起動するのに時間がかかって
しまうので、比較的小さい単位のランダムなデータの読
出し書込みには比較的遅い記憶素子を使用する汎用のデ
ータ処理装置の主記憶装置と比べても性能が低くなる。
書込み処理のシーケンスを起動するのに時間がかかって
しまうので、比較的小さい単位のランダムなデータの読
出し書込みには比較的遅い記憶素子を使用する汎用のデ
ータ処理装置の主記憶装置と比べても性能が低くなる。
【0013】よって、従来のベクトルデータ処理装置で
は高速な入出力装置を接続しても、その入出力処理にお
いてベクトル処理及びスカラ処理をともに高速に処理す
ることは難しい。
は高速な入出力装置を接続しても、その入出力処理にお
いてベクトル処理及びスカラ処理をともに高速に処理す
ることは難しい。
【0014】また、従来のベクトルデータ処理装置で
は、ベクトル演算装置にアドレスリロケーション機構を
設け、それとは別にスカラ演算装置にアドレス変換機構
を設けることでベクトル演算装置及びスカラ演算装置各
々の処理を高速化する方法が提案されている。この方法
については、特開昭61−141055号公報に詳述さ
れている。
は、ベクトル演算装置にアドレスリロケーション機構を
設け、それとは別にスカラ演算装置にアドレス変換機構
を設けることでベクトル演算装置及びスカラ演算装置各
々の処理を高速化する方法が提案されている。この方法
については、特開昭61−141055号公報に詳述さ
れている。
【0015】さらに、ベクトル演算装置及びスカラ演算
装置各々に専用のメモリを設置してベクトル演算装置及
びスカラ演算装置各々の処理を高速化する方法も提案さ
れている。この方法については、特開平2−12348
1号公報に詳述されている。
装置各々に専用のメモリを設置してベクトル演算装置及
びスカラ演算装置各々の処理を高速化する方法も提案さ
れている。この方法については、特開平2−12348
1号公報に詳述されている。
【0016】これら2つの方法ではベクトル演算装置及
びスカラ演算装置各々の個別処理を高速化することはで
きるが、入出力装置の如く、性質の異なる2つの処理を
行う装置に対して適用することは難しい。
びスカラ演算装置各々の個別処理を高速化することはで
きるが、入出力装置の如く、性質の異なる2つの処理を
行う装置に対して適用することは難しい。
【0017】そこで、本発明の目的は上記の問題点を解
消し、入出力処理におけるベクトル処理及びスカラ処理
をともに高速に処理することが可能なベクトルデータ処
理装置を提供することにある。
消し、入出力処理におけるベクトル処理及びスカラ処理
をともに高速に処理することが可能なベクトルデータ処
理装置を提供することにある。
【0018】
【課題を解決するための手段】本発明によるベクトルデ
ータ処理装置は、ベクトルデータの演算を行うベクトル
演算装置と、スカラデータの演算を行うスカラ演算装置
と、前記ベクトルデータを記憶しかつ多数の大容量メモ
リバンクから構成される第1のメモリ装置と、前記スカ
ラデータを記憶しかつ少数の小容量メモリバンクから構
成される第2のメモリ装置と、前記ベクトル演算装置及
び前記スカラ演算装置各々からの仮想メモリアドレスを
前記第1及び第2のメモリ装置のうち対応するメモリ装
置のアドレスに変換する変換手段とを備えている。
ータ処理装置は、ベクトルデータの演算を行うベクトル
演算装置と、スカラデータの演算を行うスカラ演算装置
と、前記ベクトルデータを記憶しかつ多数の大容量メモ
リバンクから構成される第1のメモリ装置と、前記スカ
ラデータを記憶しかつ少数の小容量メモリバンクから構
成される第2のメモリ装置と、前記ベクトル演算装置及
び前記スカラ演算装置各々からの仮想メモリアドレスを
前記第1及び第2のメモリ装置のうち対応するメモリ装
置のアドレスに変換する変換手段とを備えている。
【0019】
【作用】スカラ演算装置とベクトル演算装置と入出力装
置とは夫々システム制御装置のアドレス変換装置を通し
て主記憶装置の第1メモリ装置及び第2メモリ装置のい
ずれかにデータの書込み読出しを行う。
置とは夫々システム制御装置のアドレス変換装置を通し
て主記憶装置の第1メモリ装置及び第2メモリ装置のい
ずれかにデータの書込み読出しを行う。
【0020】第1メモリ装置はベクトル演算装置のため
の大量の連続領域のデータの読出し書込みを高速に実行
できる大容量メモリバンクを多バンク構成としたもので
あり、第2メモリ装置はスカラ演算装置のための少量の
ランダム領域のデータの読出し書込みを高速に実行でき
る小容量メモリバンクを小バンク構成としたものであ
る。
の大量の連続領域のデータの読出し書込みを高速に実行
できる大容量メモリバンクを多バンク構成としたもので
あり、第2メモリ装置はスカラ演算装置のための少量の
ランダム領域のデータの読出し書込みを高速に実行でき
る小容量メモリバンクを小バンク構成としたものであ
る。
【0021】アドレス変換装置はスカラ演算装置とベク
トル演算装置と入出力装置とにおける各々の仮想メモリ
アドレスから主記憶装置の第1メモリ装置及び第2メモ
リ装置各々の実メモリアドレスへの変換を行う。
トル演算装置と入出力装置とにおける各々の仮想メモリ
アドレスから主記憶装置の第1メモリ装置及び第2メモ
リ装置各々の実メモリアドレスへの変換を行う。
【0022】これによって、比較的小さい単位のランダ
ムなデータの読出し書込み処理が、つまりオペレーティ
ングシステム等のスカラ処理における主記憶装置に対す
る読出し書込み処理がベクトル処理のシーケンスを用い
ることなく実行可能となる。したがって、入出力処理に
おけるベクトル処理及びスカラ処理がともに高速に処理
可能となる。
ムなデータの読出し書込み処理が、つまりオペレーティ
ングシステム等のスカラ処理における主記憶装置に対す
る読出し書込み処理がベクトル処理のシーケンスを用い
ることなく実行可能となる。したがって、入出力処理に
おけるベクトル処理及びスカラ処理がともに高速に処理
可能となる。
【0023】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0024】図1は本発明の一実施例の構成を示すブロ
ック図である。図において、スカラ演算装置2−1〜2
−l(lは正の整数)とベクトル演算装置3−1〜3−
m(mは正の整数)と入出力装置4−1〜4−n(nは
正の整数)とは夫々システム制御装置1のアドレス変換
装置11を通して主記憶装置5の第1メモリ装置51及
び第2メモリ装置52のいずれかにデータの書込み読出
しを行う。
ック図である。図において、スカラ演算装置2−1〜2
−l(lは正の整数)とベクトル演算装置3−1〜3−
m(mは正の整数)と入出力装置4−1〜4−n(nは
正の整数)とは夫々システム制御装置1のアドレス変換
装置11を通して主記憶装置5の第1メモリ装置51及
び第2メモリ装置52のいずれかにデータの書込み読出
しを行う。
【0025】アドレス変換装置11はスカラ演算装置2
−1〜2−lとベクトル演算装置3−1〜3−mと入出
力装置4−1〜4−nとにおける各々の仮想メモリアド
レスから主記憶装置5の第1メモリ装置51及び第2メ
モリ装置52各々の実メモリアドレスへの変換を行う。
−1〜2−lとベクトル演算装置3−1〜3−mと入出
力装置4−1〜4−nとにおける各々の仮想メモリアド
レスから主記憶装置5の第1メモリ装置51及び第2メ
モリ装置52各々の実メモリアドレスへの変換を行う。
【0026】第1メモリ装置51はベクトル演算装置3
−1〜3−mのための大量の連続領域のデータの読出し
書込みを高速に実行できる大容量メモリバンクを多バン
ク構成としたものである。
−1〜3−mのための大量の連続領域のデータの読出し
書込みを高速に実行できる大容量メモリバンクを多バン
ク構成としたものである。
【0027】第2メモリ装置52はスカラ演算装置2−
1〜2−lのための少量のランダム領域のデータの読出
し書込みを高速に実行できる小容量メモリバンクを少バ
ンク構成としたものである。
1〜2−lのための少量のランダム領域のデータの読出
し書込みを高速に実行できる小容量メモリバンクを少バ
ンク構成としたものである。
【0028】図2は本発明の一実施例による仮想アドレ
ス空間上の領域の割当ての一例を示す図である。図にお
いて、仮想アドレス空間上のaはオペレーティングシス
テムの処理に係わるスカラ演算装置2−1とベクトル演
算装置3−1〜3−mと入出力装置4−1〜4−nとの
間の通信領域、cは入出力装置4−1〜4−nに与えら
れる入出力命令領域であり、夫々第2メモリ装置52の
実アドレス空間に属する。
ス空間上の領域の割当ての一例を示す図である。図にお
いて、仮想アドレス空間上のaはオペレーティングシス
テムの処理に係わるスカラ演算装置2−1とベクトル演
算装置3−1〜3−mと入出力装置4−1〜4−nとの
間の通信領域、cは入出力装置4−1〜4−nに与えら
れる入出力命令領域であり、夫々第2メモリ装置52の
実アドレス空間に属する。
【0029】仮想アドレス空間上のbは演算に給される
データ領域、仮想アドレス空間上のdは演算結果のデー
タ領域であり、夫々第1メモリ装置51の実アドレス空
間に属する。
データ領域、仮想アドレス空間上のdは演算結果のデー
タ領域であり、夫々第1メモリ装置51の実アドレス空
間に属する。
【0030】第3図は本発明の一実施例による仮想アド
レス空間上のアドレスを第1メモリ装置51及び第2メ
モリ装置52各々の実アドレスに変換する動作を示す模
式図である。図において、仮想アドレスeはインデック
スフィールドe1とオフセットフィールドe2とからな
る。
レス空間上のアドレスを第1メモリ装置51及び第2メ
モリ装置52各々の実アドレスに変換する動作を示す模
式図である。図において、仮想アドレスeはインデック
スフィールドe1とオフセットフィールドe2とからな
る。
【0031】ページテーブル53は主記憶装置5内に設
けられており、インデックスフィールドe1の値に対応
付けられて設定されたメモリ装置選択ビットfと第1メ
モリ装置51または第2メモリ装置52のページアドレ
スとが格納されている。
けられており、インデックスフィールドe1の値に対応
付けられて設定されたメモリ装置選択ビットfと第1メ
モリ装置51または第2メモリ装置52のページアドレ
スとが格納されている。
【0032】この仮想アドレスeが入力されると、仮想
アドレスeのインデックスフィールドe1の値によって
ページテーブル53が索引され、メモリ装置選択ビット
fと第1メモリ装置51または第2メモリ装置52のペ
ージアドレスとが読出される。
アドレスeのインデックスフィールドe1の値によって
ページテーブル53が索引され、メモリ装置選択ビット
fと第1メモリ装置51または第2メモリ装置52のペ
ージアドレスとが読出される。
【0033】このメモリ装置選択ビットfによって第1
メモリ装置51及び第2メモリ装置52のいずれを選択
するかが決定され、ページテーブル53のページアドレ
スとオフセットフィールドe2の値とによって第1メモ
リ装置51または第2メモリ装置52内の実アドレスが
決定される。
メモリ装置51及び第2メモリ装置52のいずれを選択
するかが決定され、ページテーブル53のページアドレ
スとオフセットフィールドe2の値とによって第1メモ
リ装置51または第2メモリ装置52内の実アドレスが
決定される。
【0034】ページテーブル53の内容は通常、オペレ
ーティングシステムが決定するため、第1メモリ装置5
1または第2メモリ装置52のどちらに仮想アドレス空
間上の領域を割当てるかがオペレーティングシステムに
よって決定される。
ーティングシステムが決定するため、第1メモリ装置5
1または第2メモリ装置52のどちらに仮想アドレス空
間上の領域を割当てるかがオペレーティングシステムに
よって決定される。
【0035】これら図1〜図3を用いて本発明の一実施
例による入出力動作について説明する。
例による入出力動作について説明する。
【0036】スカラ演算装置2−1〜2−lで実行され
ているアプリケーションプログラムまたは入出力サービ
スプログラムで入出力処理を実行する必要が生ずると、
アプリケーションプログラムまたは入出力サービスプロ
グラムは主記憶装置5上に各々の入出力装置4−1〜4
−nに対応して定められたロック領域(図2の領域a)
の使用する入出力装置4−1〜4−n対応のビットをチ
ェックする。
ているアプリケーションプログラムまたは入出力サービ
スプログラムで入出力処理を実行する必要が生ずると、
アプリケーションプログラムまたは入出力サービスプロ
グラムは主記憶装置5上に各々の入出力装置4−1〜4
−nに対応して定められたロック領域(図2の領域a)
の使用する入出力装置4−1〜4−n対応のビットをチ
ェックする。
【0037】アプリケーションプログラムまたは入出力
サービスプログラムは他のプログラムによって使用され
ていない状態、つまりそのビットが“0”であれば、そ
のビットを“1”として使用状態とする。この処理動作
は通常、Test&Set命令と呼ばれる一つの命令で
実行される。
サービスプログラムは他のプログラムによって使用され
ていない状態、つまりそのビットが“0”であれば、そ
のビットを“1”として使用状態とする。この処理動作
は通常、Test&Set命令と呼ばれる一つの命令で
実行される。
【0038】次に、アプリケーションプログラムまたは
入出力サービスプログラムは使用する入出力装置4−1
〜4−nに与える入出力命令列を作成し、主記憶装置5
上の入出力命令領域(図2の領域c)に格納する。
入出力サービスプログラムは使用する入出力装置4−1
〜4−nに与える入出力命令列を作成し、主記憶装置5
上の入出力命令領域(図2の領域c)に格納する。
【0039】アプリケーションプログラムまたは入出力
サービスプログラムはこの入出力命令列を格納した主記
憶装置5上の先頭アドレスを入出力装置4−1〜4−n
各々に対応して設けられた主記憶装置5上の通信領域
(図2の領域a)に格納し、使用する入出力装置4−1
〜4−nに割込みを発生する。
サービスプログラムはこの入出力命令列を格納した主記
憶装置5上の先頭アドレスを入出力装置4−1〜4−n
各々に対応して設けられた主記憶装置5上の通信領域
(図2の領域a)に格納し、使用する入出力装置4−1
〜4−nに割込みを発生する。
【0040】割込みを受けた入出力装置4−1〜4−n
は主記憶装置5上の通信領域から入出力命令列が格納さ
れた主記憶装置5上の入出力命令領域の先頭アドレスを
読出し、そのアドレスに基づいて入出力命令を順次読出
してデータの入出力を行う。
は主記憶装置5上の通信領域から入出力命令列が格納さ
れた主記憶装置5上の入出力命令領域の先頭アドレスを
読出し、そのアドレスに基づいて入出力命令を順次読出
してデータの入出力を行う。
【0041】これら入出力命令による入出力処理動作が
完了した入出力装置4−1〜4−nは主記憶装置5上の
通信領域に入出力処理動作が正常に完了したか、あるい
は何らかの不正が生じたか等を示すステータスを格納す
る。
完了した入出力装置4−1〜4−nは主記憶装置5上の
通信領域に入出力処理動作が正常に完了したか、あるい
は何らかの不正が生じたか等を示すステータスを格納す
る。
【0042】この後、入出力装置4−1〜4−nは先に
割込みを発生したアプリケーションプログラムまたは入
出力サービスプログラムを実行していたスカラ装置2−
1〜2−lに割込みを発生する。
割込みを発生したアプリケーションプログラムまたは入
出力サービスプログラムを実行していたスカラ装置2−
1〜2−lに割込みを発生する。
【0043】割込みを受けたスカラ演算装置2−1〜2
−lは先に実行していたアプリケーションプログラムま
たは入出力サービスプログラムを再開し、主記憶装置5
上の通信領域からその入出力処理動作のステータスを読
出し、先に“1”としたロック領域のビットを“0”に
戻して入出力装置4−1〜4−nの使用状態を解除し、
次のアプリケーションプログラムまたは入出力サービス
プログラムの処理を行う。
−lは先に実行していたアプリケーションプログラムま
たは入出力サービスプログラムを再開し、主記憶装置5
上の通信領域からその入出力処理動作のステータスを読
出し、先に“1”としたロック領域のビットを“0”に
戻して入出力装置4−1〜4−nの使用状態を解除し、
次のアプリケーションプログラムまたは入出力サービス
プログラムの処理を行う。
【0044】上記の一連の処理動作において、データの
入出力処理動作以外の主記憶装置5に対する読出し及び
書込みはワードやバイト、またはビット単位の読出しま
たは書込みである。
入出力処理動作以外の主記憶装置5に対する読出し及び
書込みはワードやバイト、またはビット単位の読出しま
たは書込みである。
【0045】したがって、ベクトルデータのような大量
の連続領域のデータの読出しや書込みに適するよう構成
された第1のメモリ装置51を使用して上記一連の処理
動作を実行すると、入出力処理動作のオーバヘッドの増
加を招き、ひいてはベクトルデータ処理装置全体の性能
低下を招くことになる。
の連続領域のデータの読出しや書込みに適するよう構成
された第1のメモリ装置51を使用して上記一連の処理
動作を実行すると、入出力処理動作のオーバヘッドの増
加を招き、ひいてはベクトルデータ処理装置全体の性能
低下を招くことになる。
【0046】それに対して、本発明の一実施例ではワー
ドやバイト、またはビット単位の読出し及び書込みを多
用する領域(ロック領域や通信領域、あるいは入出力命
令領域)として第2メモリ装置52を使用することによ
って、入出力処理動作のオーバヘッドを最低まで抑える
ことができ、この第1メモリ装置または第2メモリ装置
の選択をオペレーティングシステムによるページテーブ
ルfの設定という単純な方法で実行することができる。
ドやバイト、またはビット単位の読出し及び書込みを多
用する領域(ロック領域や通信領域、あるいは入出力命
令領域)として第2メモリ装置52を使用することによ
って、入出力処理動作のオーバヘッドを最低まで抑える
ことができ、この第1メモリ装置または第2メモリ装置
の選択をオペレーティングシステムによるページテーブ
ルfの設定という単純な方法で実行することができる。
【0047】第4図は本発明の他の実施例による仮想ア
ドレス空間上のアドレスを第1メモリ装置51及び第2
メモリ装置52各々の実アドレスに変換する動作を示す
模式図である。図において、仮想アドレスgはメモリ装
置選択ビットg1とインデックスフィールドg2とオフ
セットフィールドg3とからなる。
ドレス空間上のアドレスを第1メモリ装置51及び第2
メモリ装置52各々の実アドレスに変換する動作を示す
模式図である。図において、仮想アドレスgはメモリ装
置選択ビットg1とインデックスフィールドg2とオフ
セットフィールドg3とからなる。
【0048】ページテーブル54は主記憶装置5内に設
けられており、インデックスフィールドg2の値に対応
付けられて設定された第1メモリ装置51のページアド
レスが格納されている。
けられており、インデックスフィールドg2の値に対応
付けられて設定された第1メモリ装置51のページアド
レスが格納されている。
【0049】ページテーブル55は主記憶装置5内に設
けられており、インデックスフィールドg2の値に対応
付けられて設定された第2メモリ装置52のページアド
レスが格納されている。
けられており、インデックスフィールドg2の値に対応
付けられて設定された第2メモリ装置52のページアド
レスが格納されている。
【0050】この仮想アドレスgが入力されると、仮想
アドレスgのメモリ装置選択ビットg1によって第1メ
モリ装置51及び第2メモリ装置52のいずれを使用す
るかが決定され、それによってページテーブル54,5
5のいずれを使用するかが決定される。
アドレスgのメモリ装置選択ビットg1によって第1メ
モリ装置51及び第2メモリ装置52のいずれを使用す
るかが決定され、それによってページテーブル54,5
5のいずれを使用するかが決定される。
【0051】次に、仮想アドレスgのインデックスフィ
ールドg2の値によってページテーブル54,55が索
引され、第1メモリ装置51または第2メモリ装置52
のページアドレスが読出される。
ールドg2の値によってページテーブル54,55が索
引され、第1メモリ装置51または第2メモリ装置52
のページアドレスが読出される。
【0052】このページアドレスとオフセットフィール
ドg3の値とによって第1メモリ装置51または第2メ
モリ装置52内の実アドレスが決定される。
ドg3の値とによって第1メモリ装置51または第2メ
モリ装置52内の実アドレスが決定される。
【0053】よって、本発明の他の実施例では本発明の
一実施例と同様に、ワードやバイト、またはビット単位
の読出し及び書込みを多用する領域(ロック領域や通信
領域、あるいは入出力命令領域)として第2メモリ装置
52を使用することによって、入出力処理動作のオーバ
ヘッドを最低まで抑えることができ、この第1メモリ装
置または第2メモリ装置の選択を仮想アドレスgによる
指定という単純な方法で実行することができる。
一実施例と同様に、ワードやバイト、またはビット単位
の読出し及び書込みを多用する領域(ロック領域や通信
領域、あるいは入出力命令領域)として第2メモリ装置
52を使用することによって、入出力処理動作のオーバ
ヘッドを最低まで抑えることができ、この第1メモリ装
置または第2メモリ装置の選択を仮想アドレスgによる
指定という単純な方法で実行することができる。
【0054】ここで、第1メモリ装置51または第2メ
モリ装置52のどちらに仮想アドレス空間上の領域を割
当てるかが仮想アドレスgによって決定されるため、そ
の決定はアプリケーションプログラム側で行われる。
モリ装置52のどちらに仮想アドレス空間上の領域を割
当てるかが仮想アドレスgによって決定されるため、そ
の決定はアプリケーションプログラム側で行われる。
【0055】尚、オペレーティングシステムにおいて
も、アプリケーションプログラムにおいても第1メモリ
装置51及び第2メモリ装置52のいずれを使用したら
効率よく処理が実行できるかが判明しているので、上記
の図3に示す方法及び図4に示す方法のいずれを採用し
ても大きな差は生じない。
も、アプリケーションプログラムにおいても第1メモリ
装置51及び第2メモリ装置52のいずれを使用したら
効率よく処理が実行できるかが判明しているので、上記
の図3に示す方法及び図4に示す方法のいずれを採用し
ても大きな差は生じない。
【0056】また、現在、多くのデータ処理装置では仮
想アドレスのインデックスフィールドが複数のフィール
ドからなり、階層化されたページテーブルを索引してい
くのが普通であるが、本発明の一実施例及び他の実施例
では説明を明確化するために1階層のページテーブル5
3〜55としている。
想アドレスのインデックスフィールドが複数のフィール
ドからなり、階層化されたページテーブルを索引してい
くのが普通であるが、本発明の一実施例及び他の実施例
では説明を明確化するために1階層のページテーブル5
3〜55としている。
【0057】これらページテーブル53〜55は主記憶
装置5上に格納されているが、アドレス変換の高速化の
ためにアドレス変換装置11内にアドレス変換の結果を
保存再利用する変換バッファを持つことも通常行われて
いる。
装置5上に格納されているが、アドレス変換の高速化の
ためにアドレス変換装置11内にアドレス変換の結果を
保存再利用する変換バッファを持つことも通常行われて
いる。
【0058】このように、各々性質の異なる第1メモリ
装置51及び第2メモリ装置52を持ち、それら第1メ
モリ装置51及び第2メモリ装置52を一つのアドレス
変換装置11によって任意に選択して一つの仮想アドレ
ス空間上で使用できるようにすることによって、オペレ
ーティングシステム等のスカラ処理においても性能の高
いベクトルデータ処理装置を、従来と大差ない方法で使
用することができる。
装置51及び第2メモリ装置52を持ち、それら第1メ
モリ装置51及び第2メモリ装置52を一つのアドレス
変換装置11によって任意に選択して一つの仮想アドレ
ス空間上で使用できるようにすることによって、オペレ
ーティングシステム等のスカラ処理においても性能の高
いベクトルデータ処理装置を、従来と大差ない方法で使
用することができる。
【0059】よって、比較的小さい単位のランダムなデ
ータの読出し書込み処理を、つまりオペレーティングシ
ステム等のスカラ処理における主記憶装置5に対する読
出し書込み処理をベクトル処理のシーケンスを用いるこ
となく実行できるので、入出力処理におけるベクトル処
理及びスカラ処理をともに高速に処理することができ
る。
ータの読出し書込み処理を、つまりオペレーティングシ
ステム等のスカラ処理における主記憶装置5に対する読
出し書込み処理をベクトル処理のシーケンスを用いるこ
となく実行できるので、入出力処理におけるベクトル処
理及びスカラ処理をともに高速に処理することができ
る。
【0060】
【発明の効果】以上説明したように本発明によれば、ベ
クトルデータの演算を行うベクトル演算装置及びスカラ
データの演算を行うスカラ演算装置各々からの仮想メモ
リアドレスを、ベクトルデータを記憶しかつ多数の大容
量メモリバンクから構成される第1のメモリ装置とスカ
ラデータを記憶しかつ少数の小容量メモリバンクから構
成される第2のメモリ装置とのうち対応するメモリ装置
のアドレスに変換することによって、入出力処理におけ
るベクトル処理及びスカラ処理をともに高速に処理する
ことを可能にすることができるという効果がある。
クトルデータの演算を行うベクトル演算装置及びスカラ
データの演算を行うスカラ演算装置各々からの仮想メモ
リアドレスを、ベクトルデータを記憶しかつ多数の大容
量メモリバンクから構成される第1のメモリ装置とスカ
ラデータを記憶しかつ少数の小容量メモリバンクから構
成される第2のメモリ装置とのうち対応するメモリ装置
のアドレスに変換することによって、入出力処理におけ
るベクトル処理及びスカラ処理をともに高速に処理する
ことを可能にすることができるという効果がある。
【図1】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図2】本発明の一実施例による仮想アドレス空間上の
領域の割当ての一例を示す図である。
領域の割当ての一例を示す図である。
【図3】本発明の一実施例による仮想アドレス空間上の
アドレスを第1メモリ装置及び第2メモリ装置各々の実
アドレスに変換する動作を示す模式図である。
アドレスを第1メモリ装置及び第2メモリ装置各々の実
アドレスに変換する動作を示す模式図である。
【図4】本発明の他の実施例による仮想アドレス空間上
のアドレスを第1メモリ装置及び第2メモリ装置各々の
実アドレスに変換する動作を示す模式図である。
のアドレスを第1メモリ装置及び第2メモリ装置各々の
実アドレスに変換する動作を示す模式図である。
1 システム制御装置 2−1〜2−l スカラ演算装置 3−1〜3−m ベクトル演算装置 4−1〜4−n 入出力装置 5 主記憶装置 11 アドレス変換装置 51 第1メモリ装置 52 第2メモリ装置 53〜55 ページテーブル
Claims (3)
- 【請求項1】 ベクトルデータの演算を行うベクトル演
算装置と、スカラデータの演算を行うスカラ演算装置
と、前記ベクトルデータを記憶しかつ多数の大容量メモ
リバンクから構成される第1のメモリ装置と、前記スカ
ラデータを記憶しかつ少数の小容量メモリバンクから構
成される第2のメモリ装置と、前記ベクトル演算装置及
び前記スカラ演算装置各々からの仮想メモリアドレスを
前記第1及び第2のメモリ装置のうち対応するメモリ装
置のアドレスに変換する変換手段とを有することを特徴
とするベクトルデータ処理装置。 - 【請求項2】 前記変換手段は、前記仮想メモリアドレ
スの内容に応じて予め設定されかつ前記第1及び第2の
メモリ装置のうちいずれのアドレスに変換するかを特定
する選択ビットを含むページテーブルを有することを特
徴とする請求項1記載のベクトルデータ処理装置。 - 【請求項3】 前記変換手段は、前記仮想メモリアドレ
スを前記第1のメモリ装置のアドレスに変換するための
第1のページテーブルと、前記仮想メモリアドレスを前
記第2のメモリ装置のアドレスに変換するための第2の
ページテーブルとを含み、前記仮想メモリアドレスに予
め設定されかつ前記第1及び第2のメモリ装置のうちい
ずれのアドレスに変換するかを特定する選択ビットに応
じて前記第1及び第2のページテーブルのいずれかを使
用してアドレス変換を行うよう構成されたことを特徴と
する請求項1記載のベクトルデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6153386A JPH0816478A (ja) | 1994-07-05 | 1994-07-05 | ベクトルデータ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6153386A JPH0816478A (ja) | 1994-07-05 | 1994-07-05 | ベクトルデータ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0816478A true JPH0816478A (ja) | 1996-01-19 |
Family
ID=15561353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6153386A Withdrawn JPH0816478A (ja) | 1994-07-05 | 1994-07-05 | ベクトルデータ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0816478A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007135615A2 (en) * | 2006-05-16 | 2007-11-29 | Nxp B.V. | Memory architecture |
-
1994
- 1994-07-05 JP JP6153386A patent/JPH0816478A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007135615A2 (en) * | 2006-05-16 | 2007-11-29 | Nxp B.V. | Memory architecture |
WO2007135615A3 (en) * | 2006-05-16 | 2008-02-28 | Nxp Bv | Memory architecture |
US8135897B2 (en) | 2006-05-16 | 2012-03-13 | St-Ericsson Sa | Memory architecture |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |