JPH08162938A - Bus driver circuit - Google Patents
Bus driver circuitInfo
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- JPH08162938A JPH08162938A JP6302212A JP30221294A JPH08162938A JP H08162938 A JPH08162938 A JP H08162938A JP 6302212 A JP6302212 A JP 6302212A JP 30221294 A JP30221294 A JP 30221294A JP H08162938 A JPH08162938 A JP H08162938A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、トライステートバスド
ライバーなどイネーブル制御端子を有するバスドライバ
ー回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus driver circuit having an enable control terminal such as a tristate bus driver.
【０００２】[0002]
【従来の技術】イネーブル制御端子を有するトライステ
ートバスドライバー回路を使用してデータの送信を行う
には、送信側のイネーブル制御端子にイネーブル信号と
してロウレベルの信号を入力する。このことにより送信
側のトライステートバスドライバー回路の出力からは入
力信号がそのまま出力される。一方、イネーブル制御端
子にハイレベルを入力すると、送信側のトライステート
バスドライバー回路の出力はハイインピーダンス状態に
維持されるため、バスを共有する他のトライステートバ
スドライバー回路からの信号が受信側のトライステート
バスドライバー回路に入力可能になる。このようにし
て、データを伝送するバスが複数の装置間で共通に使用
されている。2. Description of the Related Art In order to transmit data using a tristate bus driver circuit having an enable control terminal, a low level signal is input as an enable signal to the enable control terminal on the transmitting side. As a result, the input signal is directly output from the output of the tri-state bus driver circuit on the transmission side. On the other hand, when a high level is input to the enable control terminal, the output of the tri-state bus driver circuit on the transmission side is maintained in a high impedance state, so signals from other tri-state bus driver circuits that share the bus are transmitted to the reception side. It becomes possible to input to the tri-state bus driver circuit. In this way, a bus for transmitting data is commonly used by a plurality of devices.
【０００３】ところで、このトライステートバスドライ
バー回路では、異なった電源で動作するトライステート
バスドライバー回路を混載した例がなく、たとえ混載し
ても、互いの電源電圧を監視して相手のイネーブル制御
端子を制御する機能は有していなかった。By the way, in this tri-state bus driver circuit, there is no example in which the tri-state bus driver circuits operating with different power supplies are mixed, and even if they are mixed, the power supply voltage of each is monitored and the enable control terminals of the other party are mixed. It did not have the function of controlling
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
バスドライバー回路は、受信側のトライステートバスド
ライバー回路に故障等によって電源電圧が印加されなく
なっても、送信側のトライステートバスドライバー回路
は正常なため出力信号を送信し続けていた。したがっ
て、異なった電源で動作するトライステートバスドライ
バー回路が混載される場合、特に送信側が高電圧電源で
動作するトライステートバスドライバー回路で受信側が
低電圧電源で動作するトライステートバスドライバー回
路のときに、受信側のトライステートバスドライバー回
路の入力に信号が印加され続けて入力回路が破損してし
まう問題があった。However, according to the conventional bus driver circuit, even if the power supply voltage is not applied to the receiving tristate bus driver circuit due to a failure or the like, the transmitting tristate bus driver circuit does not operate normally. Therefore, the output signal was continuously transmitted. Therefore, when tri-state bus driver circuits that operate on different power supplies are mixed, especially when the transmitter side is a tri-state bus driver circuit that operates on a high voltage power supply and the receiver side is a tri-state bus driver circuit that operates on a low voltage power supply. However, there is a problem that a signal is continuously applied to the input of the tri-state bus driver circuit on the receiving side and the input circuit is damaged.
【０００５】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、送信側
が高電源で動作するバスドライバー回路で受信側が低電
源で動作するバスドライバー回路のとき、受信側の電源
異常時に受信側のバスドライバー回路の入力回路が破損
することのないバスドライバー回路を提供することを目
的とする。The present invention has been made in order to solve the problems of the above-mentioned conventional techniques. In the bus driver circuit in which the transmitting side operates at a high power supply and the receiving side operates at a low power supply, At this time, it is an object to provide a bus driver circuit in which the input circuit of the bus driver circuit on the receiving side is not damaged when the power supply on the receiving side is abnormal.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
本発明のバスドライバー回路は、出力状態を制御するイ
ネーブル信号が入力されるイネーブル制御端子を有し、
かつ送信側には高い電源電圧が印加され、受信側には低
い電源電圧が印加されるバスドライバー回路において、
前記低い電源電圧を監視し、前記低い電源電圧が印加さ
れないときには、前記送信側の前記イネーブル制御端子
に送信禁止のためのハイレベル信号を出力するバスイネ
ーブル制御回路を備えたことを特徴とする。To achieve the above object, a bus driver circuit of the present invention has an enable control terminal to which an enable signal for controlling an output state is input,
And in the bus driver circuit where a high power supply voltage is applied to the transmitting side and a low power supply voltage is applied to the receiving side,
A bus enable control circuit for monitoring the low power supply voltage and outputting a high level signal for prohibiting transmission to the enable control terminal on the transmission side when the low power supply voltage is not applied is provided.
【０００７】このときバスイネーブル制御回路は、送信
側のイネーブル信号の反転信号を出力するインバータ
と、受信側の低い電源電圧と前記インバータの出力との
論理積をとるＮＡＮＤゲートとによって構成されていて
もよい。At this time, the bus enable control circuit is composed of an inverter that outputs an inverted signal of the enable signal on the transmission side, and a NAND gate that performs a logical product of the low power supply voltage on the reception side and the output of the inverter. Good.
【０００８】[0008]
【作用】上記のように構成されたバスドライバー回路
は、送信側および受信側のバスドライバー回路に電源電
圧がそれぞれ正常に印加されているとき、バスイネーブ
ル制御回路は送信側のバスドライバー回路のイネーブル
制御端子にイネーブル信号をそのまま送出し、バスドラ
イバー回路の出力はイネーブル信号にしたがって送信さ
れる。また受信側のバスドライバー回路に電源電圧が印
加されていないとき、バスイネーブル制御回路は受信側
の電源電圧を検出して送信側のバスドライバー回路のイ
ネーブル制御端子にハイレベルの信号を送出し、バスド
ライバー回路の出力がイネーブル信号と無関係にハイイ
ンピーダンス状態に固定されることで、受信側のバスド
ライバー回路の入力に信号が印加されることが防止され
る。In the bus driver circuit configured as described above, the bus enable control circuit enables the bus driver circuit on the transmitting side when the power supply voltage is normally applied to the bus driver circuits on the transmitting side and the receiving side. The enable signal is sent to the control terminal as it is, and the output of the bus driver circuit is sent according to the enable signal. When the power supply voltage is not applied to the bus driver circuit on the receiving side, the bus enable control circuit detects the power supply voltage on the receiving side and sends a high level signal to the enable control terminal of the bus driver circuit on the transmitting side. By fixing the output of the bus driver circuit to the high impedance state regardless of the enable signal, it is possible to prevent the signal from being applied to the input of the bus driver circuit on the reception side.
【０００９】[0009]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１０】図１は、本発明のバスドライバー回路の構
成を示す回路図である。図１において、トライステート
バスドライバー回路である高電源バスドライバー回路１
は、高電源端子２と、送信側入力端子３と、送信側出力
端子４と、送信側イネーブル制御端子５とによって構成
されている。ここで送信側イネーブル制御端子５にロウ
レベル信号が入力されると、高電源バスドライバー回路
１は送信側入力端子３に入力された入力信号をそのまま
送信側出力端子４に出力する。なお、高電源端子２には
＋５Ｖの高電源が接続されている。FIG. 1 is a circuit diagram showing the configuration of the bus driver circuit of the present invention. In FIG. 1, a high power bus driver circuit 1 which is a tri-state bus driver circuit
Is composed of a high power supply terminal 2, a transmission side input terminal 3, a transmission side output terminal 4, and a transmission side enable control terminal 5. Here, when a low level signal is input to the transmission side enable control terminal 5, the high power supply bus driver circuit 1 outputs the input signal input to the transmission side input terminal 3 to the transmission side output terminal 4 as it is. A high power supply of + 5V is connected to the high power supply terminal 2.
【００１１】トライステートバスドライバー回路である
低電源バスドライバー回路６は、低電源端子７と、受信
側入力端子８と、受信側出力端子９と、受信側イネーブ
ル制御端子１０とによって構成されている。ここで受信
側イネーブル制御端子１０にロウレベル信号が入力され
ると、低電源バスドライバー回路６は受信側入力端子８
に入力された信号をそのまま受信側出力端子９に出力す
る。なお、低電源端子７には＋３．３Ｖの低電源が接続
されている。The low power supply bus driver circuit 6, which is a tri-state bus driver circuit, comprises a low power supply terminal 7, a receiving side input terminal 8, a receiving side output terminal 9, and a receiving side enable control terminal 10. . When a low level signal is input to the receiving side enable control terminal 10, the low power supply bus driver circuit 6 receives the receiving side input terminal 8
The signal input to is output to the receiving-side output terminal 9 as it is. A low power supply of + 3.3V is connected to the low power supply terminal 7.
【００１２】そして送信側出力端子４と受信側入力端子
８とが接続され、送信側である高電源バスドライバー回
路１から受信側である低電源バスドライバー回路６に信
号が送信される。The output terminal 4 on the transmitting side and the input terminal 8 on the receiving side are connected, and a signal is transmitted from the high power source bus driver circuit 1 on the transmitting side to the low power source bus driver circuit 6 on the receiving side.
【００１３】バスイネーブル制御回路１１は高電源で動
作する２入力のＮＡＮＤゲート１２と、高電源で動作す
るインバータ１４と、イネーブル端子１３とによって構
成され、イネーブル端子１３にはインバータ１４の入力
が接続されている。また、低電源バスドライバー回路６
の電源電圧を検出するため、ＮＡＮＤゲート１２の一方
の入力端子には低電源端子７が接続され、ＮＡＮＤゲー
ト１２の他方の入力端子にはインバータ１４の出力が接
続されている。そしてＮＡＮＤゲート１２の出力は送信
側イネーブル制御端子５と接続されている。The bus enable control circuit 11 is composed of a 2-input NAND gate 12 that operates with a high power supply, an inverter 14 that operates with a high power supply, and an enable terminal 13. The enable terminal 13 is connected to the input of the inverter 14. Has been done. In addition, the low power bus driver circuit 6
In order to detect the power supply voltage of the NAND gate 12, the low power supply terminal 7 is connected to one input terminal of the NAND gate 12, and the output of the inverter 14 is connected to the other input terminal of the NAND gate 12. The output of the NAND gate 12 is connected to the transmission side enable control terminal 5.
【００１４】以上の回路構成において、高電源端子２お
よび低電源端子７に電源電圧がそれぞれ正常に印加され
ているとき、低電源端子７の電圧を検出したＮＡＮＤゲ
ート１２の出力は、イネーブル端子１３に入力されるイ
ネーブル信号と同じ論理を出力する。このときイネーブ
ル制御端子５がロウレベルであれば、高電源バスドライ
バー回路１は入力端子３から入力される信号をそのまま
低電源バスドライバー回路６に送信する。In the above circuit configuration, when the power supply voltage is normally applied to the high power supply terminal 2 and the low power supply terminal 7, the output of the NAND gate 12 which detects the voltage of the low power supply terminal 7 is the enable terminal 13. It outputs the same logic as the enable signal input to. At this time, if the enable control terminal 5 is at the low level, the high power supply bus driver circuit 1 transmits the signal input from the input terminal 3 to the low power supply bus driver circuit 6 as it is.
【００１５】次に、受信側の低電源バスドライバー回路
６に電源電圧が印加されていないとき、低電源端子７は
ロウレベルとなるため、そのレベルを検出してＮＡＮＤ
ゲート１２の出力はイネーブル信号と無関係にハイレベ
ルとなり、高電源バスドライバー回路１のバス出力端子
４はハイイピーダンス状態に維持される。したがって電
源電圧が印加されていない低電源バスドライバー回路６
の入力には信号が印加されない。そしてこの状態は低電
源端子７へ印加される電源電圧が正常にもどるまで維持
される。このようにバスイネーブル制御回路１１をイン
バータ１４とＮＡＮＤゲート１２のみで構成すること
で、最少の素子数で受信側の電源電圧を監視し、イネー
ブル信号を制御することが可能になる。Next, when the power supply voltage is not applied to the low power supply bus driver circuit 6 on the receiving side, the low power supply terminal 7 is at a low level.
The output of the gate 12 becomes high level regardless of the enable signal, and the bus output terminal 4 of the high power supply bus driver circuit 1 is maintained in the high impedance state. Therefore, the low power supply bus driver circuit 6 to which the power supply voltage is not applied
No signal is applied to the input of. This state is maintained until the power supply voltage applied to the low power supply terminal 7 returns to normal. By thus configuring the bus enable control circuit 11 with only the inverter 14 and the NAND gate 12, it becomes possible to monitor the power supply voltage on the receiving side and control the enable signal with the minimum number of elements.
【００１６】以上説明したように、送信側および受信側
の電源電圧がそれぞれ正常に印加されているときは、送
信側イネーブル制御端子５にイネーブル信号がそのまま
印加され、高電源バスドライバー回路１はイネーブル信
号にしたがって入力信号を受信側へ送信する。また受信
側の電源電圧が印加されていないときは、低電源端子７
の電圧を検出してバスイネーブル制御回路１１からはハ
イレベルに固定された信号が出力され、高電源バスドラ
イバー回路１はイネーブル信号と無関係にハイイピーダ
ンス状態に制御される。したがって、電源電圧が印加さ
れていない受信側の低電源バスドライバー回路６の入力
に信号が印加されないため、低電源バスドライバー回路
６の入力回路の破損が防止できる。As described above, when the power supply voltages on the transmitting side and the receiving side are normally applied, the enable signal is directly applied to the enable control terminal 5 on the transmitting side, and the high power supply bus driver circuit 1 is enabled. The input signal is transmitted to the receiving side according to the signal. When the power supply voltage on the receiving side is not applied, the low power supply terminal 7
Signal is fixed to a high level and the high power supply bus driver circuit 1 is controlled to a high impedance state regardless of the enable signal. Therefore, since no signal is applied to the input of the low power supply bus driver circuit 6 on the receiving side to which the power supply voltage is not applied, damage to the input circuit of the low power supply bus driver circuit 6 can be prevented.
【００１７】なお、本実施例では、一方向のバスドライ
バー回路を例にして説明したが、双方向のバスドライバ
ー回路についても本発明は適用できる。In this embodiment, the unidirectional bus driver circuit has been described as an example, but the present invention can be applied to a bidirectional bus driver circuit.
【００１８】[0018]
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。Since the present invention is constructed as described above, it has the following effects.
【００１９】請求項１に記載のものにおいては、受信側
のバスドライバー回路に電源電圧が印加されていないと
き、バスイネーブル制御回路は受信側の電源電圧を検出
して送信側のバスドライバー回路のイネーブル制御端子
にハイレベルの信号を送出し、バスドライバー回路の出
力がイネーブル信号と無関係にハイインピーダンス状態
に維持され、受信側のバスドライバー回路の入力に信号
が印加されないため、受信側のバスドライバー回路の入
力回路の破損が防止できる。According to the first aspect of the present invention, when the power supply voltage is not applied to the bus driver circuit on the receiving side, the bus enable control circuit detects the power supply voltage on the receiving side to detect the bus driver circuit on the transmitting side. A high-level signal is sent to the enable control pin, the output of the bus driver circuit is maintained in a high-impedance state regardless of the enable signal, and no signal is applied to the input of the bus driver circuit on the receiving side. It is possible to prevent damage to the input circuit of the circuit.
【００２０】請求項２に記載のものにおいては、バスイ
ネーブル制御回路をインバータとＮＡＮＤゲートのみで
構成することで、最少の素子数で受信側の電源電圧を監
視し、イネーブル信号を制御することが可能になる。According to the second aspect of the present invention, the bus enable control circuit is composed of only the inverter and the NAND gate, so that the power supply voltage on the receiving side can be monitored and the enable signal can be controlled with the minimum number of elements. It will be possible.
【図１】本発明のバスドライバー回路の構成を示す回路
図である。FIG. 1 is a circuit diagram showing a configuration of a bus driver circuit of the present invention.
１ 高電源バスドライバー回路 ２ 高電源端子 ３ 送信側入力端子 ４ 送信側出力端子 ５ 送信側イネーブル制御端子 ６ 低電源バスドライバー回路 ７ 低電源端子 ８ 受信側入力端子 ９ 受信側出力端子 １０ 受信側イネーブル制御端子 １１ バスイネーブル制御回路 １２ ＮＡＮＤゲート １３ イネーブル端子 １４ インバータ 1 high power supply bus driver circuit 2 high power supply terminal 3 transmission side input terminal 4 transmission side output terminal 5 transmission side enable control terminal 6 low power supply bus driver circuit 7 low power supply terminal 8 reception side input terminal 9 reception side output terminal 10 reception side enable Control terminal 11 Bus enable control circuit 12 NAND gate 13 Enable terminal 14 Inverter
Claims (2)
力されるイネーブル制御端子を有し、かつ送信側には高
い電源電圧が印加され、受信側には低い電源電圧が印加
されるバスドライバー回路において、 前記低い電源電圧を監視し、前記低い電源電圧が印加さ
れないときには、前記送信側の前記イネーブル制御端子
に送信禁止のためのハイレベル信号を出力するバスイネ
ーブル制御回路を備えたことを特徴とするバスドライバ
ー回路。1. A bus driver circuit having an enable control terminal to which an enable signal for controlling an output state is inputted, wherein a high power supply voltage is applied to a transmitting side and a low power supply voltage is applied to a receiving side. A bus enable control circuit for monitoring the low power supply voltage and outputting a high level signal for prohibiting transmission to the enable control terminal on the transmission side when the low power supply voltage is not applied is provided. Bus driver circuit.
おいて、 バスイネーブル制御回路は、送信側のイネーブル信号の
反転信号を出力するインバータと、 受信側の低い電源電圧と前記インバータの出力との論理
積をとるＮＡＮＤゲートとによって構成されていること
を特徴とするバスドライバー回路。2. The bus driver circuit according to claim 1, wherein the bus enable control circuit includes an inverter that outputs an inverted signal of the enable signal on the transmission side, a low power supply voltage on the reception side, and an output of the inverter. A bus driver circuit comprising a NAND gate that takes a product.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6302212A JPH08162938A (en) | 1994-12-06 | 1994-12-06 | Bus driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6302212A JPH08162938A (en) | 1994-12-06 | 1994-12-06 | Bus driver circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162938A true JPH08162938A (en) | 1996-06-21 |
Family
ID=17906309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6302212A Pending JPH08162938A (en) | 1994-12-06 | 1994-12-06 | Bus driver circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162938A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110989468A (en) * | 2019-12-26 | 2020-04-10 | 东风电子科技股份有限公司 | Redundant control system and corresponding automotive electronic micro-control system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448556A (en) * | 1987-08-18 | 1989-02-23 | Toshiba Corp | Signal output system |
| JPH0561433A (en) * | 1991-09-02 | 1993-03-12 | Seiko Epson Corp | Display control circuit |
| JPH05152530A (en) * | 1991-11-26 | 1993-06-18 | Nec Corp | Semiconductor integrated circuit |
-
1994
- 1994-12-06 JP JP6302212A patent/JPH08162938A/en active Pending
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