JPH08162619A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】 キャパシタの下部電極(51)とMOSトラ
ンジスタのドレインとを接続するコンタクト孔内に、拡
散防止膜(43)と前記拡散防止膜の酸化を防止するた
めの十分な厚さの白金膜(44)を積層する。 【効果】 白金電極膜の側壁部でのリーク電流の増大や
絶縁耐圧の低下がなく、拡散防止膜が酸化されることの
ない高集積化に適したキャパシタを有する半導体装置を
得ることができる。
ンジスタのドレインとを接続するコンタクト孔内に、拡
散防止膜(43)と前記拡散防止膜の酸化を防止するた
めの十分な厚さの白金膜(44)を積層する。 【効果】 白金電極膜の側壁部でのリーク電流の増大や
絶縁耐圧の低下がなく、拡散防止膜が酸化されることの
ない高集積化に適したキャパシタを有する半導体装置を
得ることができる。
Description
【0001】
【産業上の利用分野】本発明は、大規模集積回路(LS
I)に好適な、分極反転型不揮発性メモリやダイナミッ
クランダムアクセスメモリ等のキャパシタを有する半導
体装置及びその製造方法に関する。
I)に好適な、分極反転型不揮発性メモリやダイナミッ
クランダムアクセスメモリ等のキャパシタを有する半導
体装置及びその製造方法に関する。
【0002】
【従来の技術】従来のメモリセルの1つを図20に示
す。二酸化シリコンよりなる層間絶縁膜(208)に設
けられた接続孔(206)上にチタン(Ti)、タンタ
ル(Ta)、窒化チタン(TiN)などの拡散防止用導
電層(209)及び白金(Pt)下部電極(210)を
形成する。その後、絶縁膜(208)及び白金下部電極
(210)上に、400から500℃以上の高温酸化雰
囲気中で、あるいは低温で成膜後高温酸化雰囲気中で熱
処理することによって、チタン酸ジルコン酸鉛やチタン
酸ストロンチウムバリウムなどの強誘電体膜(21
1)、プレート電極(212)を順次形成したものであ
る。なお、拡散防止用導電層を白金電極と基板の間に設
けたのは、熱処理による基板中のSiと白金との反応
や、Siが白金中を拡散し白金表面でSi酸化膜が形成
されることを防止するためである。
す。二酸化シリコンよりなる層間絶縁膜(208)に設
けられた接続孔(206)上にチタン(Ti)、タンタ
ル(Ta)、窒化チタン(TiN)などの拡散防止用導
電層(209)及び白金(Pt)下部電極(210)を
形成する。その後、絶縁膜(208)及び白金下部電極
(210)上に、400から500℃以上の高温酸化雰
囲気中で、あるいは低温で成膜後高温酸化雰囲気中で熱
処理することによって、チタン酸ジルコン酸鉛やチタン
酸ストロンチウムバリウムなどの強誘電体膜(21
1)、プレート電極(212)を順次形成したものであ
る。なお、拡散防止用導電層を白金電極と基板の間に設
けたのは、熱処理による基板中のSiと白金との反応
や、Siが白金中を拡散し白金表面でSi酸化膜が形成
されることを防止するためである。
【0003】また特開平4−14862号に記載されて
いる第1のメモリセルを図21に示す。層間絶縁膜(2
08)、コンタクトプラグ(206)を形成した後、拡
散防止用導電層(209)、30nmから150nmの
厚さのPt下部電極(210)、強誘電体膜(211)
を順次形成し、これらを所望の形状にエッチング加工し
てから絶縁膜(213)を白金下部電極(210)の側
面を覆うようにして形成し、さらにプレート電極(21
2)を形成したものである。
いる第1のメモリセルを図21に示す。層間絶縁膜(2
08)、コンタクトプラグ(206)を形成した後、拡
散防止用導電層(209)、30nmから150nmの
厚さのPt下部電極(210)、強誘電体膜(211)
を順次形成し、これらを所望の形状にエッチング加工し
てから絶縁膜(213)を白金下部電極(210)の側
面を覆うようにして形成し、さらにプレート電極(21
2)を形成したものである。
【0004】さらに、特開平4−14862号に記載さ
れている第2のメモリセルを図24に示す。コンタクト
孔には拡散防止膜、Pt電極及び強誘電体膜が埋め込ま
れている。
れている第2のメモリセルを図24に示す。コンタクト
孔には拡散防止膜、Pt電極及び強誘電体膜が埋め込ま
れている。
【0005】また、特開平5−299601号に記載さ
れているメモリセルは、接続孔(206(図22))を
有する絶縁膜(208)上に、拡散防止用導電層(20
9)、50から100nmの厚さのPt下部電極(21
0)、強誘電体膜(211)、プレート電極(212)
からなる4層膜を形成した後ホトレジスト(223)を
塗布し(図22)、その後、前記ホトレジストをマスク
として前記4層膜を一括でドライエッチング加工して形
成する(図23)。
れているメモリセルは、接続孔(206(図22))を
有する絶縁膜(208)上に、拡散防止用導電層(20
9)、50から100nmの厚さのPt下部電極(21
0)、強誘電体膜(211)、プレート電極(212)
からなる4層膜を形成した後ホトレジスト(223)を
塗布し(図22)、その後、前記ホトレジストをマスク
として前記4層膜を一括でドライエッチング加工して形
成する(図23)。
【0006】
【発明が解決しようとする課題】図20に示したメモリ
セルでは、強誘電体膜(211)を形成する際の熱処理
により、酸素が白金中を拡散して前記拡散防止用導電層
が酸化され、接触抵抗の増大や直列寄生容量の発生を招
く。また、白金電極膜(210)を厚く形成した場合に
は、白金電極膜(210)の側壁部でリーク電流の増大
や絶縁耐圧の低下が生じる。さらに、このような構造で
は、側壁部で拡散防止用導電層と強誘電体膜が接触して
いるため、この部分からも拡散防止用導電層が酸化され
てしまうため、コンタクト抵抗の増大やPt電極のはが
れの問題が発生する。
セルでは、強誘電体膜(211)を形成する際の熱処理
により、酸素が白金中を拡散して前記拡散防止用導電層
が酸化され、接触抵抗の増大や直列寄生容量の発生を招
く。また、白金電極膜(210)を厚く形成した場合に
は、白金電極膜(210)の側壁部でリーク電流の増大
や絶縁耐圧の低下が生じる。さらに、このような構造で
は、側壁部で拡散防止用導電層と強誘電体膜が接触して
いるため、この部分からも拡散防止用導電層が酸化され
てしまうため、コンタクト抵抗の増大やPt電極のはが
れの問題が発生する。
【0007】また、図21に示したメモリセルでは、白
金下部電極(210)の側壁部を絶縁膜(213)で覆
っているので側壁部でのリーク電流の増大や絶縁耐圧の
低下という問題は生じないが、上部電極(212)を形
成するためのコンタクト孔を合わせで開口するため、上
部電極の面積が合わせ余裕の分だけ小さくなり高集積化
には適さない。
金下部電極(210)の側壁部を絶縁膜(213)で覆
っているので側壁部でのリーク電流の増大や絶縁耐圧の
低下という問題は生じないが、上部電極(212)を形
成するためのコンタクト孔を合わせで開口するため、上
部電極の面積が合わせ余裕の分だけ小さくなり高集積化
には適さない。
【0008】さらに、図24に示したメモリセルでは最
小加工寸法が0.5μm程度以下の微細なメモリに用い
る場合、シリコン基板と白金電極の電気的接続をとるこ
とができない。
小加工寸法が0.5μm程度以下の微細なメモリに用い
る場合、シリコン基板と白金電極の電気的接続をとるこ
とができない。
【0009】また、図22、23に示したメモリセルで
は、白金を揮発性の反応生成物としてドライエッチング
する技術は確立されていないので、上記4層膜をドライ
エッチングする際側壁に白金が付着して上部電極(21
2)と下部電極(210)が電気的に短絡してしまう。
は、白金を揮発性の反応生成物としてドライエッチング
する技術は確立されていないので、上記4層膜をドライ
エッチングする際側壁に白金が付着して上部電極(21
2)と下部電極(210)が電気的に短絡してしまう。
【0010】本発明の目的は、白金電極膜の側壁部での
リーク電流の増大や絶縁耐圧の低下がなく、拡散防止膜
が酸化されることのない高集積化に適したキャパシタを
有する半導体装置を提供することにある。
リーク電流の増大や絶縁耐圧の低下がなく、拡散防止膜
が酸化されることのない高集積化に適したキャパシタを
有する半導体装置を提供することにある。
【0011】
【課題を解決するための手段】上記目的は、第1にキャ
パシタの下部電極とMOSトランジスタのソースまたは
ドレインとを接続するコンタクト孔内に、拡散防止膜と
前記拡散防止膜の酸化を防止するための十分な厚さの白
金膜を積層することによって達成される。
パシタの下部電極とMOSトランジスタのソースまたは
ドレインとを接続するコンタクト孔内に、拡散防止膜と
前記拡散防止膜の酸化を防止するための十分な厚さの白
金膜を積層することによって達成される。
【0012】第2に、ソースまたはドレインと下部電極
間の電気抵抗が100kΩ/μm2以下となるようにす
ることにより達成される。
間の電気抵抗が100kΩ/μm2以下となるようにす
ることにより達成される。
【0013】第3に拡散防止膜と白金電極との界面にお
ける酸素濃度を1020個/cm3以下とすることによっ
て達成される。
ける酸素濃度を1020個/cm3以下とすることによっ
て達成される。
【0014】
【作用】電気的接続のとれない理由を種々検討した結
果、白金は酸素を通すのではないかとの結論に達した。
そこで酸素の拡散と白金の厚さとの相関関係について調
べた。拡散防止膜にチタン(Ti)、タンタル(T
a)、窒化チタン(TiN)を用いた場合、白金電極を
どの程度厚くすれば拡散防止用導電層の酸化を防止でき
るかについて、2次イオン質量分析法を用いて検討した
結果について説明する。誘電体膜を形成するためには、
400〜500℃以上の高温酸化雰囲気下で成膜するか、低温
で形成した膜を高温酸化雰囲気下で熱処理が必要がある
ため、ここでは熱処理時間は酸素雰囲気中で650℃、
2分間とした。図1(a)から(c)に膜厚方向の元素
分布を示した。白金層の厚さが約50ナノメータの場合
にはTiN膜の全体に高濃度に酸素が分布しており、T
iN膜が酸化されていることが分かる。白金層の厚さが
約100ナノメータの場合にはPt/TiN界面のみが
酸化されている。白金層の厚さが約200ナノメータ以
上あれば、TiNは酸化されていない。白金層の厚さに
よる電気抵抗の変化を図1(d)に示した。白金層の厚
さが200ナノメータ以下になりTiN層が酸化される
のに対応して電気抵抗が急激に増大しており、シリコン
基板と白金電極とを電気的に接続するためには白金層の
厚さが約200ナノメータ以上必要であることがわか
る。
果、白金は酸素を通すのではないかとの結論に達した。
そこで酸素の拡散と白金の厚さとの相関関係について調
べた。拡散防止膜にチタン(Ti)、タンタル(T
a)、窒化チタン(TiN)を用いた場合、白金電極を
どの程度厚くすれば拡散防止用導電層の酸化を防止でき
るかについて、2次イオン質量分析法を用いて検討した
結果について説明する。誘電体膜を形成するためには、
400〜500℃以上の高温酸化雰囲気下で成膜するか、低温
で形成した膜を高温酸化雰囲気下で熱処理が必要がある
ため、ここでは熱処理時間は酸素雰囲気中で650℃、
2分間とした。図1(a)から(c)に膜厚方向の元素
分布を示した。白金層の厚さが約50ナノメータの場合
にはTiN膜の全体に高濃度に酸素が分布しており、T
iN膜が酸化されていることが分かる。白金層の厚さが
約100ナノメータの場合にはPt/TiN界面のみが
酸化されている。白金層の厚さが約200ナノメータ以
上あれば、TiNは酸化されていない。白金層の厚さに
よる電気抵抗の変化を図1(d)に示した。白金層の厚
さが200ナノメータ以下になりTiN層が酸化される
のに対応して電気抵抗が急激に増大しており、シリコン
基板と白金電極とを電気的に接続するためには白金層の
厚さが約200ナノメータ以上必要であることがわか
る。
【0015】強誘電体キャパシタとして、50ナノメー
タのTiN層上に真空蒸着法でPt層を200ナノメー
タ形成したシリコン基板上にゾルゲル法で厚さ100ナ
ノメータのチタン酸ジルコン酸鉛を形成した試料のSi
基板とPt上部電極感で誘電特性を測定したところ良好
な特性が得られており、拡散防止用導電層の酸化が抑制
されていることが確認された。
タのTiN層上に真空蒸着法でPt層を200ナノメー
タ形成したシリコン基板上にゾルゲル法で厚さ100ナ
ノメータのチタン酸ジルコン酸鉛を形成した試料のSi
基板とPt上部電極感で誘電特性を測定したところ良好
な特性が得られており、拡散防止用導電層の酸化が抑制
されていることが確認された。
【0016】以上、白金電極を真空蒸着法により形成し
た場合について述べたが、スパッタ法により形成した白
金電極についても同様に結果が得られた。また、拡散防
止用導電層としてTiNを用いた結果について述べた
が、Ti、Taを用いた場合にも同様の結果が得られ
た。なお、強誘電体薄膜の形成方法としてはスパッタ
法、CVD法、真空蒸着法のいずれの方法を用いても同
様の結果が得られた。
た場合について述べたが、スパッタ法により形成した白
金電極についても同様に結果が得られた。また、拡散防
止用導電層としてTiNを用いた結果について述べた
が、Ti、Taを用いた場合にも同様の結果が得られ
た。なお、強誘電体薄膜の形成方法としてはスパッタ
法、CVD法、真空蒸着法のいずれの方法を用いても同
様の結果が得られた。
【0017】なお、図20や図23に示したメモリセル
では白金電極が厚いため、側壁部の強誘電体膜が薄くな
ってしまいリーク電流が増大したが、本発明では白金下
地電極を薄く出来るので、側壁部でのリーク電流増大は
発生し得ない。
では白金電極が厚いため、側壁部の強誘電体膜が薄くな
ってしまいリーク電流が増大したが、本発明では白金下
地電極を薄く出来るので、側壁部でのリーク電流増大は
発生し得ない。
【0018】また、図1(d)より白金層の厚さが20
0nm以上のときには、ソースまたはドレインとキャパ
シタの下部電極との間の電気抵抗が100kΩ以下とな
るので、電気抵抗を100kΩ以下とすれば、拡散防止
層が酸化されないことがわかる。
0nm以上のときには、ソースまたはドレインとキャパ
シタの下部電極との間の電気抵抗が100kΩ以下とな
るので、電気抵抗を100kΩ以下とすれば、拡散防止
層が酸化されないことがわかる。
【0019】さらに、シリコン基板と白金電極とを電気
的に接続するためには拡散防止膜と白金電極との界面に
おける酸素濃度を1020個/cm3以下にすればよいこ
とがわかった。
的に接続するためには拡散防止膜と白金電極との界面に
おける酸素濃度を1020個/cm3以下にすればよいこ
とがわかった。
【0020】
〔実施例1〕図2から図5にメモリセルを製造する工程
を示す。本実施例では,図19のような平面構造を採用
した。図2から図5は,AーA’の断面を示している。
なお,図19ではプレート電極53をワード線方向に分
割した場合の平面図を示しているが,プレート電極はメ
モリの駆動方式に応じてビット線方向に分割したり,分
割しない構造にしてもよい。
を示す。本実施例では,図19のような平面構造を採用
した。図2から図5は,AーA’の断面を示している。
なお,図19ではプレート電極53をワード線方向に分
割した場合の平面図を示しているが,プレート電極はメ
モリの駆動方式に応じてビット線方向に分割したり,分
割しない構造にしてもよい。
【0021】まず,図2に示すように,スイッチ用トラ
ンジスタを従来のMOSFET形成工程により形成す
る。ここで21はp型半導体基板,22は素子間分離絶
縁膜,23はゲート酸化膜,24はゲート電極となるワ
ード線,25,26はn型不純物拡散層(リン),27
は層間絶縁膜である。表面全体に公知のCVD法を用い
て厚さ400nmのSiO228をCVD法により堆積
させ,リフローさせることでワード線による段差を緩和
する。
ンジスタを従来のMOSFET形成工程により形成す
る。ここで21はp型半導体基板,22は素子間分離絶
縁膜,23はゲート酸化膜,24はゲート電極となるワ
ード線,25,26はn型不純物拡散層(リン),27
は層間絶縁膜である。表面全体に公知のCVD法を用い
て厚さ400nmのSiO228をCVD法により堆積
させ,リフローさせることでワード線による段差を緩和
する。
【0022】次に,図3に示すように,ビット線が基板
表面のn型拡散層と接触する部分25を公知のホトリソ
グラフィ法とドライエッチング法を用いて開口する。次
に,ビット線31を形成する。ビット線の材料として
は,金属のシリサイドと多結晶シリコンの積層膜を用い
た。公知のホトリソグラフィ法とドライエッチング法を
用いて加工し,ビット線を所望のパターンとする。
表面のn型拡散層と接触する部分25を公知のホトリソ
グラフィ法とドライエッチング法を用いて開口する。次
に,ビット線31を形成する。ビット線の材料として
は,金属のシリサイドと多結晶シリコンの積層膜を用い
た。公知のホトリソグラフィ法とドライエッチング法を
用いて加工し,ビット線を所望のパターンとする。
【0023】次に,BPSGなどのシリコン酸化膜系の
絶縁膜41を堆積させ,平坦化する。この絶縁膜41
は,基板表面を平坦化するのに十分な膜厚とする必要が
ある。本実施例では,絶縁膜41の膜厚を500nmと
した。CVD法により基板表面にSiO2を堆積し,エ
ッチバック法により平坦化する方法を用いても良い。公
知のCVD法を用いて厚さ50nmのSi3N4をCVD
法により堆積し,図4のように公知のホトリソグラフィ
法とドライエッチング法を用いて蓄積容量部が基板と接
触するメモリ部コンタクト孔を開口する。絶縁膜41上
とコンタクト孔内側に拡散防止用導電層42を被着す
る。本実施例ではCVD法によりTiNを50nmデポ
した。次に,埋め込み用のPt43を200nmCVD
法によりデポした後,ドライエッチング法によりエッチ
バックして,コンタクト孔を埋めた。ウェットエッチン
グ法により絶縁膜41上のTiNを除去した後,下地電
極51を形成する。本実施例では,DCスパッタ法を用
いて厚さ約50nmのPt膜を被着した。DCスパッタ
法により50nmTiNを被着し,フォトレジストをマ
スクにSF6を用いたドライエッチング法によりTiN
にパターンを転写し,このTiNをマスクに用いたスパ
ッタエッチング法によりPt膜51をパターンニングす
る。ウェットエッチング法によりマスクに用いたTiN
を除去した後,強誘電体薄膜52を形成する。本実施例
では,反応性蒸着法により,厚さ約100nmのチタン
酸ジルコン酸鉛(Pb(Zr0.5Ti0.5)O3)薄膜形
成した後,酸素雰囲気中で650℃,120秒の熱処理
を行ない結晶化させたが,高周波マグネトロンスパッタ
法,あるいは,CVD法を用いてもよい。プレート電極
63を被着し,これをパターンニングしてメモリセルの
キャパシタを完成させる。以上のような工程により,酸
素の拡散によるコンタクト抵抗の増大,及び,側壁部で
のリーク電流増大や耐圧の低下の防止を同時に実現し
た,高集積化に適した微細な強誘電体メモリセルを形成
することができる。
絶縁膜41を堆積させ,平坦化する。この絶縁膜41
は,基板表面を平坦化するのに十分な膜厚とする必要が
ある。本実施例では,絶縁膜41の膜厚を500nmと
した。CVD法により基板表面にSiO2を堆積し,エ
ッチバック法により平坦化する方法を用いても良い。公
知のCVD法を用いて厚さ50nmのSi3N4をCVD
法により堆積し,図4のように公知のホトリソグラフィ
法とドライエッチング法を用いて蓄積容量部が基板と接
触するメモリ部コンタクト孔を開口する。絶縁膜41上
とコンタクト孔内側に拡散防止用導電層42を被着す
る。本実施例ではCVD法によりTiNを50nmデポ
した。次に,埋め込み用のPt43を200nmCVD
法によりデポした後,ドライエッチング法によりエッチ
バックして,コンタクト孔を埋めた。ウェットエッチン
グ法により絶縁膜41上のTiNを除去した後,下地電
極51を形成する。本実施例では,DCスパッタ法を用
いて厚さ約50nmのPt膜を被着した。DCスパッタ
法により50nmTiNを被着し,フォトレジストをマ
スクにSF6を用いたドライエッチング法によりTiN
にパターンを転写し,このTiNをマスクに用いたスパ
ッタエッチング法によりPt膜51をパターンニングす
る。ウェットエッチング法によりマスクに用いたTiN
を除去した後,強誘電体薄膜52を形成する。本実施例
では,反応性蒸着法により,厚さ約100nmのチタン
酸ジルコン酸鉛(Pb(Zr0.5Ti0.5)O3)薄膜形
成した後,酸素雰囲気中で650℃,120秒の熱処理
を行ない結晶化させたが,高周波マグネトロンスパッタ
法,あるいは,CVD法を用いてもよい。プレート電極
63を被着し,これをパターンニングしてメモリセルの
キャパシタを完成させる。以上のような工程により,酸
素の拡散によるコンタクト抵抗の増大,及び,側壁部で
のリーク電流増大や耐圧の低下の防止を同時に実現し
た,高集積化に適した微細な強誘電体メモリセルを形成
することができる。
【0024】下地段差を平坦化した絶縁膜上に形成され
る白金電極の厚さを薄くしても,コンタクト孔内に充分
な長さの耐酸化性導電層が存在するので拡散防止用導電
層が酸化されること無く,接触抵抗の増大や直列寄生容
量の発生を抑制できる。なお、平坦面上の白金電極を薄
くできるので強誘電体膜の段差被覆性が悪くても側壁部
でのリーク電流増大や耐圧の低下を生じない。また、メ
モリセルが平坦な構造になるのでキャパシタ形成以降の
配線加工が容易になり、段差による配線層の断線等の不
良も低減できる。
る白金電極の厚さを薄くしても,コンタクト孔内に充分
な長さの耐酸化性導電層が存在するので拡散防止用導電
層が酸化されること無く,接触抵抗の増大や直列寄生容
量の発生を抑制できる。なお、平坦面上の白金電極を薄
くできるので強誘電体膜の段差被覆性が悪くても側壁部
でのリーク電流増大や耐圧の低下を生じない。また、メ
モリセルが平坦な構造になるのでキャパシタ形成以降の
配線加工が容易になり、段差による配線層の断線等の不
良も低減できる。
【0025】〔実施例2〕図6から図11にメモリセル
を製造する工程を示す。本実施例では,図20のような
平面構造を採用した。図6から図11は,BーB’の断
面を示している。まず,図6に示すように,スイッチ用
トランジスタを従来のMOSFET形成工程により形成
する。ここで61はp型半導体基板,62は素子間分離
絶縁膜,63はゲート酸化膜,64はゲート電極となる
ワード線,65,66はn型不純物拡散層(リン),6
7は層間絶縁膜である。表面全体に公知のCVD法を用
いて厚さ50nmのSiO268と,厚さ600nmの
Si3N469をそれぞれCVD法により堆積させ,膜厚
分のSi3N4をエッチングすることによりワード線間に
絶縁膜を埋め込む。次に,図7に示すように,ビット線
が基板表面のn型拡散層と接触する部分65および,蓄
積電極が基板表面のn型拡散層と接触する部分66を公
知のホトリソグラフィ法とドライエッチング法を用いて
開口する。CVD法を用いて厚さ600nmのn型の不
純物を含む多結晶シリコンを堆積させた後,膜厚分のエ
ッチングをすることにより,前述のエッチングにより形
成された穴の内部に多結晶シリコン71,72を埋め込
む。次に,表面全体に公知のCVD法を用いて絶縁膜8
1を堆積させ,ビット線が基板の拡散層65と電気的に
接続するため,多結晶シリコン71の上部の絶縁膜81
を,公知のホトリソグラフィ法とドライエッチング法を
用いて開口する。次に,図8のようにビット線82を形
成する。ビット線の材料としては,金属のシリサイドと
多結晶シリコンの積層膜を用いた。この上に,厚さ20
0nmのSiO283を堆積させる。SiO283とビッ
ト線82を公知のホトリソグラフィ法とドライエッチン
グ法を用いて加工し,ビット線を所望のパターンとす
る。次に,膜厚150nmのSi3N4をCVD法により
堆積し,ドライエッチング法によりエッチングして,ビ
ット線の側壁部にSi3N4のサイドウォールスペーサ8
8を形成し,ビット線を絶縁する。多結晶シリコン72
の上部の絶縁膜81を公知のホトリソグラフィ法とドラ
イエッチング法を用いて開口する。
を製造する工程を示す。本実施例では,図20のような
平面構造を採用した。図6から図11は,BーB’の断
面を示している。まず,図6に示すように,スイッチ用
トランジスタを従来のMOSFET形成工程により形成
する。ここで61はp型半導体基板,62は素子間分離
絶縁膜,63はゲート酸化膜,64はゲート電極となる
ワード線,65,66はn型不純物拡散層(リン),6
7は層間絶縁膜である。表面全体に公知のCVD法を用
いて厚さ50nmのSiO268と,厚さ600nmの
Si3N469をそれぞれCVD法により堆積させ,膜厚
分のSi3N4をエッチングすることによりワード線間に
絶縁膜を埋め込む。次に,図7に示すように,ビット線
が基板表面のn型拡散層と接触する部分65および,蓄
積電極が基板表面のn型拡散層と接触する部分66を公
知のホトリソグラフィ法とドライエッチング法を用いて
開口する。CVD法を用いて厚さ600nmのn型の不
純物を含む多結晶シリコンを堆積させた後,膜厚分のエ
ッチングをすることにより,前述のエッチングにより形
成された穴の内部に多結晶シリコン71,72を埋め込
む。次に,表面全体に公知のCVD法を用いて絶縁膜8
1を堆積させ,ビット線が基板の拡散層65と電気的に
接続するため,多結晶シリコン71の上部の絶縁膜81
を,公知のホトリソグラフィ法とドライエッチング法を
用いて開口する。次に,図8のようにビット線82を形
成する。ビット線の材料としては,金属のシリサイドと
多結晶シリコンの積層膜を用いた。この上に,厚さ20
0nmのSiO283を堆積させる。SiO283とビッ
ト線82を公知のホトリソグラフィ法とドライエッチン
グ法を用いて加工し,ビット線を所望のパターンとす
る。次に,膜厚150nmのSi3N4をCVD法により
堆積し,ドライエッチング法によりエッチングして,ビ
ット線の側壁部にSi3N4のサイドウォールスペーサ8
8を形成し,ビット線を絶縁する。多結晶シリコン72
の上部の絶縁膜81を公知のホトリソグラフィ法とドラ
イエッチング法を用いて開口する。
【0026】実施例1では平坦化した絶縁膜にコンタク
ト孔を開けて,その中に拡散防止用導電層とPtを埋め
込んだが,本実施例では先に拡散防止用導電層とPtの
柱を形成した。
ト孔を開けて,その中に拡散防止用導電層とPtを埋め
込んだが,本実施例では先に拡散防止用導電層とPtの
柱を形成した。
【0027】図9に示したように,DCスパッタ法によ
り50nmTiN91,厚さ約150nmのPt膜9
2,50nmTiN93を順次被着する。フォトレジス
トをマスクに最上層のTiN93をドライエッチング法
によりパターンニングする。このTiNをマスクに用い
たスパッタエッチング法によりPt膜92をパターンニ
ングする。次にドライエッチング法により最下層のTi
N91とマスクに用いたTiN93を同時に除去する
(図10)。
り50nmTiN91,厚さ約150nmのPt膜9
2,50nmTiN93を順次被着する。フォトレジス
トをマスクに最上層のTiN93をドライエッチング法
によりパターンニングする。このTiNをマスクに用い
たスパッタエッチング法によりPt膜92をパターンニ
ングする。次にドライエッチング法により最下層のTi
N91とマスクに用いたTiN93を同時に除去する
(図10)。
【0028】次に,CVD法により基板表面にSiO2
を堆積し,エッチバック法により下地段差を平坦化する
と共に,白金の柱が顔を出すようにする。本実施例では
エッチバック法を用いたが,選択研磨法を用いてもよ
い。あとは第一の実施例と同様に下地電極,強誘電体
膜,プレート電極の順に形成し,メモリセルのキャパシ
タを完成させる。最後に,層間絶縁膜を形成し,その上
に金属配線を作りメモリセルを完成する。(図11)。
を堆積し,エッチバック法により下地段差を平坦化する
と共に,白金の柱が顔を出すようにする。本実施例では
エッチバック法を用いたが,選択研磨法を用いてもよ
い。あとは第一の実施例と同様に下地電極,強誘電体
膜,プレート電極の順に形成し,メモリセルのキャパシ
タを完成させる。最後に,層間絶縁膜を形成し,その上
に金属配線を作りメモリセルを完成する。(図11)。
【0029】本実施例を用いれば,酸素拡散防止用の白
金層を微細なコンタクト孔のなかに形成する必要がない
ので,段差被覆性に悪い白金膜形成方法を用いてもコン
タクト孔内に空が生じることがない。
金層を微細なコンタクト孔のなかに形成する必要がない
ので,段差被覆性に悪い白金膜形成方法を用いてもコン
タクト孔内に空が生じることがない。
【0030】〔実施例3〕図12,図13にメモリセル
を製造する工程を示す。図8に示した構造を得るところ
までの工程は実施例2と同じである。図12に示したよ
うに,BPSGなどのシリコン酸化膜系の絶縁膜121
を300nm堆積させ,平坦化する。公知のCVD法を
用いて厚さ50nmのSi3N4をCVD法により堆積
し,公知のホトリソグラフィ法とドライエッチング法を
用いて蓄積容量部が基板と接触するメモリ部コンタクト
孔を開口する。絶縁膜121上とコンタクト孔内側に拡
散防止用導電層122を被着する。本実施例ではCVD
法によりTiNを50nmデポした後,埋め込み用のP
t123を75nmCVD法によりデポした。本実施例
ではコンタクト孔の径を0.2μmとしたので,これ
で,コンタクト孔が埋められる。次にDCスパッタ法に
より50nmTiN124を被着し,フォトレジストを
マスクにこのTiN124をドライエッチング法により
パターンニングする。このTiNをマスクに用いたスパ
ッタエッチング法によりPt膜123をパターンニング
する。次にドライエッチング法により拡散防止用導電層
122とマスクに用いたTiN124を同時に除去する
(図13)。
を製造する工程を示す。図8に示した構造を得るところ
までの工程は実施例2と同じである。図12に示したよ
うに,BPSGなどのシリコン酸化膜系の絶縁膜121
を300nm堆積させ,平坦化する。公知のCVD法を
用いて厚さ50nmのSi3N4をCVD法により堆積
し,公知のホトリソグラフィ法とドライエッチング法を
用いて蓄積容量部が基板と接触するメモリ部コンタクト
孔を開口する。絶縁膜121上とコンタクト孔内側に拡
散防止用導電層122を被着する。本実施例ではCVD
法によりTiNを50nmデポした後,埋め込み用のP
t123を75nmCVD法によりデポした。本実施例
ではコンタクト孔の径を0.2μmとしたので,これ
で,コンタクト孔が埋められる。次にDCスパッタ法に
より50nmTiN124を被着し,フォトレジストを
マスクにこのTiN124をドライエッチング法により
パターンニングする。このTiNをマスクに用いたスパ
ッタエッチング法によりPt膜123をパターンニング
する。次にドライエッチング法により拡散防止用導電層
122とマスクに用いたTiN124を同時に除去する
(図13)。
【0031】あとは実施例1と同様に下地電極,強誘電
体膜,プレート電極の順に形成し,メモリセルのキャパ
シタを完成させる。最後に,層間絶縁膜を形成し,その
上に金属配線を作りメモリセルを完成する。
体膜,プレート電極の順に形成し,メモリセルのキャパ
シタを完成させる。最後に,層間絶縁膜を形成し,その
上に金属配線を作りメモリセルを完成する。
【0032】本実施例では,絶縁膜121に開けたコン
タクト孔を拡散防止用導電膜とPt層のみで埋め込んだ
が,第1の実施例で述べたようにPt層の厚さは200
ナノメータ以上あればよいので,Ptの被覆性が悪い場
合には,コンタクト孔の一部をあらかじめ多結晶シリコ
ンなどで埋めておけばよいことは言うまでもない。たと
えば、コンタクト孔を開口した後、多結晶シリコンを被
着し、その後エッチバックしてコンタクト孔を埋める。
その際オーバーエッチ量を加減して、下部電極の平坦部
と、埋め込まれたPt層の厚さの和が200ナノメータ
以上にすることで、この構造を実現できる。
タクト孔を拡散防止用導電膜とPt層のみで埋め込んだ
が,第1の実施例で述べたようにPt層の厚さは200
ナノメータ以上あればよいので,Ptの被覆性が悪い場
合には,コンタクト孔の一部をあらかじめ多結晶シリコ
ンなどで埋めておけばよいことは言うまでもない。たと
えば、コンタクト孔を開口した後、多結晶シリコンを被
着し、その後エッチバックしてコンタクト孔を埋める。
その際オーバーエッチ量を加減して、下部電極の平坦部
と、埋め込まれたPt層の厚さの和が200ナノメータ
以上にすることで、この構造を実現できる。
【0033】実施例1ではこの構造の上を絶縁膜で被い
平坦化した後コンタクト孔を開けて,その中に拡散防止
用導電層とPtを埋め込んだ後,改めて下部電極となる
白金層を形成したが,本実施例では同時に形成できるの
で,工程数が削減できる。本実施例はコンタクト孔の大
きさが0.2ミクロン程度以下となるような高集積メモ
リに対して有効となる。
平坦化した後コンタクト孔を開けて,その中に拡散防止
用導電層とPtを埋め込んだ後,改めて下部電極となる
白金層を形成したが,本実施例では同時に形成できるの
で,工程数が削減できる。本実施例はコンタクト孔の大
きさが0.2ミクロン程度以下となるような高集積メモ
リに対して有効となる。
【0034】〔実施例4〕本実施例ではコンタクト孔内
の底面および側面に,拡散防止用導電層と下部電極と拡
散防止用導電層を接続するための耐酸化性導電層の積層
膜を形成し,実効的に拡散防止用導電層までの耐酸化性
導電層の厚さをかせぐことで,拡散防止用導電層の酸化
を防止したメモリセル構造について説明する。
の底面および側面に,拡散防止用導電層と下部電極と拡
散防止用導電層を接続するための耐酸化性導電層の積層
膜を形成し,実効的に拡散防止用導電層までの耐酸化性
導電層の厚さをかせぐことで,拡散防止用導電層の酸化
を防止したメモリセル構造について説明する。
【0035】図3に示した構造を得るところまでの工程
は実施例1と同じである。
は実施例1と同じである。
【0036】次に,BPSGなどのシリコン酸化膜系の
絶縁膜141を堆積させ,平坦化する。この絶縁膜14
1は,基板表面を平坦化するのに十分な膜厚とする必要
がある。本実施例では,絶縁膜141の膜厚を500n
mとした。CVD法により基板表面にSiO2を堆積
し,エッチバック法により平坦化する方法を用いても良
い。公知のCVD法を用いて厚さ50nmのSi3N4を
CVD法により堆積し,図14のように公知のホトリソ
グラフィ法とドライエッチング法を用いて蓄積容量部が
基板と接触するメモリ部コンタクト孔を開口する。絶縁
膜141上とコンタクト孔内側に拡散防止用導電層14
2を被着する。本実施例ではCVD法によりTiNを5
0nmデポし,このうえに,下部電極と拡散防止用導電
層を接続するための耐酸化性導電層としてPt143を
50nmCVD法によりデポした。次にCVD法により
SiO2144を堆積した後,ドライエッチング法によ
りエッチバックして,コンタクト孔を埋める。
絶縁膜141を堆積させ,平坦化する。この絶縁膜14
1は,基板表面を平坦化するのに十分な膜厚とする必要
がある。本実施例では,絶縁膜141の膜厚を500n
mとした。CVD法により基板表面にSiO2を堆積
し,エッチバック法により平坦化する方法を用いても良
い。公知のCVD法を用いて厚さ50nmのSi3N4を
CVD法により堆積し,図14のように公知のホトリソ
グラフィ法とドライエッチング法を用いて蓄積容量部が
基板と接触するメモリ部コンタクト孔を開口する。絶縁
膜141上とコンタクト孔内側に拡散防止用導電層14
2を被着する。本実施例ではCVD法によりTiNを5
0nmデポし,このうえに,下部電極と拡散防止用導電
層を接続するための耐酸化性導電層としてPt143を
50nmCVD法によりデポした。次にCVD法により
SiO2144を堆積した後,ドライエッチング法によ
りエッチバックして,コンタクト孔を埋める。
【0037】次に,図15に示すように等方性のスパッ
タエッチング法により絶縁膜141の平面上のPt14
2,TiN141,SiO2144を同時にエッチング
する。このように構造にすることで,拡散防止用導電層
と下地電極表面との間にコンタクト坑の深さ分だけの距
離をおくことができるので,シリコン基板と接している
コンタクト坑底面部の拡散防止用導電層は酸化されず,
コンタクト抵抗の増大を防止できる。
タエッチング法により絶縁膜141の平面上のPt14
2,TiN141,SiO2144を同時にエッチング
する。このように構造にすることで,拡散防止用導電層
と下地電極表面との間にコンタクト坑の深さ分だけの距
離をおくことができるので,シリコン基板と接している
コンタクト坑底面部の拡散防止用導電層は酸化されず,
コンタクト抵抗の増大を防止できる。
【0038】あとは実施例1と同様に下地電極161,
強誘電体膜162,プレート電極163の順に形成し,
メモリセルのキャパシタを完成させる。最後に,層間絶
縁膜を形成し,その上に金属配線を作りメモリセルを完
成する(図16)。
強誘電体膜162,プレート電極163の順に形成し,
メモリセルのキャパシタを完成させる。最後に,層間絶
縁膜を形成し,その上に金属配線を作りメモリセルを完
成する(図16)。
【0039】本実施例では耐酸化性導電層のPt143
をCVD法によりデポしたが,第2の実施例で説明した
ように自己整合プロセスにより多結晶シリコンを埋め込
んでコンタクト坑を浅くすれば,スパッタ法によっても
形成が可能である(図17)。
をCVD法によりデポしたが,第2の実施例で説明した
ように自己整合プロセスにより多結晶シリコンを埋め込
んでコンタクト坑を浅くすれば,スパッタ法によっても
形成が可能である(図17)。
【0040】実施例1から実施例4では,強誘電体薄膜
にはチタン酸ジルコン酸鉛を用いたが,強誘電体薄膜の
材料としてはチタン酸ジルコン酸鉛に限らず,例えば,
チタン酸鉛,チタン酸ストロンチウム,チタン酸バリウ
ム,などのペロブスカイト型酸化物強誘電体,それらの
固溶体,あるいは,ビスマス系層状酸化物強誘電体であ
っても構わないことは言うまでもない。また,コンタク
ト孔内に形成する耐酸化性導電層には酸化ルテニウム,
酸化イリジウムなどの酸化物導電体を用いても同様の効
果が得られる。
にはチタン酸ジルコン酸鉛を用いたが,強誘電体薄膜の
材料としてはチタン酸ジルコン酸鉛に限らず,例えば,
チタン酸鉛,チタン酸ストロンチウム,チタン酸バリウ
ム,などのペロブスカイト型酸化物強誘電体,それらの
固溶体,あるいは,ビスマス系層状酸化物強誘電体であ
っても構わないことは言うまでもない。また,コンタク
ト孔内に形成する耐酸化性導電層には酸化ルテニウム,
酸化イリジウムなどの酸化物導電体を用いても同様の効
果が得られる。
【0041】
【発明の効果】本発明によれば、白金電極膜の側壁部で
のリーク電流の増大や絶縁耐圧の低下がなく、拡散防止
膜が酸化されることのない高集積化に適したキャパシタ
を有する半導体装置を得ることができる。
のリーク電流の増大や絶縁耐圧の低下がなく、拡散防止
膜が酸化されることのない高集積化に適したキャパシタ
を有する半導体装置を得ることができる。
【図1】白金の膜厚と酸素濃度の関係及び白金の膜厚と
電気抵抗の関係を示す図である。
電気抵抗の関係を示す図である。
【図2】本発明の実施例1の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図3】本発明の実施例1の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図4】本発明の実施例1の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図5】本発明の実施例1の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図6】本発明の実施例2の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図7】本発明の実施例2の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図8】本発明の実施例2の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図9】本発明の実施例2の半導体装置の製造工程を示
す要部断面図である。
す要部断面図である。
【図10】本発明の実施例2の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図11】本発明の実施例2の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図12】本発明の実施例3の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図13】本発明の実施例3の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図14】本発明の実施例4の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図15】本発明の実施例4の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図16】本発明の実施例4の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図17】本発明の実施例4の半導体装置の製造工程を
示す要部断面図である。
示す要部断面図である。
【図18】本発明の実施例1及び実施例4の平面構造を
示す図である。
示す図である。
【図19】本発明の実施例2及び実施例3の平面構造を
示す図である。
示す図である。
【図20】従来のメモリセル構造を示す要部断面図であ
る。
る。
【図21】従来のメモリセル構造を示す要部断面図であ
る。
る。
【図22】従来のメモリセルの製造工程を示す要部断面
図である。
図である。
【図23】従来のメモリセル構造を示す要部断面図であ
る。
る。
【図24】従来のメモリセル構造を示す要部断面図であ
る。
る。
21…半導体基板,22…素子間分離酸化膜,23…ゲ
ート酸化膜,24…ワード線,25…不純物拡散層(ビ
ット線が基板表面のn型拡散層と接触する部分),26
…不純物拡散層(蓄積電極が基板表面のn型拡散層と接
触する部分)27,28…層間絶縁膜,31…ビット
線,41…層間絶縁膜(SiO2),42…層間絶縁膜
(Si3N4),43…拡散防止用導電層(TiN),4
4……耐酸化性導電層(Pt),51…下部電極Pt
層,52…強誘電体薄膜,53…プレート電極,61…
半導体基板,62…素子間分離酸化膜,63…ゲート酸
化膜,64…ワード線,65…不純物拡散層(ビット線
が基板表面のn型拡散層と接触する部分),66…不純
物拡散層(蓄積電極が基板表面のn型拡散層と接触する
部分)67,68…層間絶縁膜,69…SiN層71,
72…多結晶シリコン(コンタクト用プラグ)81…層
間絶縁膜(SiO2),82…ビット線,83…層間絶
縁膜(SiO2),84…層間絶縁膜(Si3N4),9
1…拡散防止用導電層,92…埋め込み用のPt層,9
3…マスク用TiN層,91…層間絶縁膜,92…拡散
防止用導電層,93…埋め込み用兼下地電極用のPt
層,94…マスク用TiN層111…下部電極Pt層,
112…強誘電体薄膜,113…プレート電極,121
…層間絶縁膜(SiO2),122…層間絶縁膜(Si3
N4),123…拡散防止用導電層,124…埋め込み
用のPt層,125…マスク用TiN層,141…層間
絶縁膜(SiO2),142…層間絶縁膜(Si
3N4),143…拡散防止用導電層,144…埋め込み
用のPt層,145…埋め込み用のSiO2層,161
…下部電極Pt層,162…強誘電体薄膜,163…プ
レート電極,181…不純物拡散層201…半導体基
板,202…素子間分離酸化膜,203…ゲート酸化
膜,204…ワード線,205…ビット線,206…コ
ンタクトプラグ,207,208…層間絶縁膜,209
…拡散防止用導電層,210…下部電極Pt層,211
…強誘電体薄膜,212…プレート電極,213…層間
絶縁膜,223…ホトレジスト,241…チタン酸スト
ロンチウム薄膜,242…層間絶縁膜。
ート酸化膜,24…ワード線,25…不純物拡散層(ビ
ット線が基板表面のn型拡散層と接触する部分),26
…不純物拡散層(蓄積電極が基板表面のn型拡散層と接
触する部分)27,28…層間絶縁膜,31…ビット
線,41…層間絶縁膜(SiO2),42…層間絶縁膜
(Si3N4),43…拡散防止用導電層(TiN),4
4……耐酸化性導電層(Pt),51…下部電極Pt
層,52…強誘電体薄膜,53…プレート電極,61…
半導体基板,62…素子間分離酸化膜,63…ゲート酸
化膜,64…ワード線,65…不純物拡散層(ビット線
が基板表面のn型拡散層と接触する部分),66…不純
物拡散層(蓄積電極が基板表面のn型拡散層と接触する
部分)67,68…層間絶縁膜,69…SiN層71,
72…多結晶シリコン(コンタクト用プラグ)81…層
間絶縁膜(SiO2),82…ビット線,83…層間絶
縁膜(SiO2),84…層間絶縁膜(Si3N4),9
1…拡散防止用導電層,92…埋め込み用のPt層,9
3…マスク用TiN層,91…層間絶縁膜,92…拡散
防止用導電層,93…埋め込み用兼下地電極用のPt
層,94…マスク用TiN層111…下部電極Pt層,
112…強誘電体薄膜,113…プレート電極,121
…層間絶縁膜(SiO2),122…層間絶縁膜(Si3
N4),123…拡散防止用導電層,124…埋め込み
用のPt層,125…マスク用TiN層,141…層間
絶縁膜(SiO2),142…層間絶縁膜(Si
3N4),143…拡散防止用導電層,144…埋め込み
用のPt層,145…埋め込み用のSiO2層,161
…下部電極Pt層,162…強誘電体薄膜,163…プ
レート電極,181…不純物拡散層201…半導体基
板,202…素子間分離酸化膜,203…ゲート酸化
膜,204…ワード線,205…ビット線,206…コ
ンタクトプラグ,207,208…層間絶縁膜,209
…拡散防止用導電層,210…下部電極Pt層,211
…強誘電体薄膜,212…プレート電極,213…層間
絶縁膜,223…ホトレジスト,241…チタン酸スト
ロンチウム薄膜,242…層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822 (72)発明者 大路 譲 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内
Claims (23)
- 【請求項1】ソース及びドレインと前記ソースと前記ド
レインとの間を流れる電流を制御するゲートを有するス
イッチ用トランジスタと、上部電極と下部電極との間に
強誘電体膜を有する強誘電体キャパシタとが同一基板上
に集積された半導体装置において、前記下部電極は白金
を主成分とする導電膜からなり、かつ前記スイッチ用ト
ランジスタが形成された前記基板上を覆い下地段差を平
坦化する絶縁膜に設けられた開口部を介して前記下部電
極と前記ドレインとが接続され、前記開口部内に拡散防
止用導電層と前記導電層が埋め込まれていることを特徴
とする半導体装置。 - 【請求項2】ソース及びドレインと前記ソースと前記ド
レインとの間を流れる電流を制御するゲートを有するス
イッチ用トランジスタと、上部電極と下部電極との間に
強誘電体膜を有する強誘電体キャパシタとが同一基板上
に集積された半導体装置において、前記下部電極は白金
を主成分とする導電膜からなり、かつ前記スイッチ用ト
ランジスタが形成された前記基板上を覆い下地段差を平
坦化する絶縁膜に設けられた開口部を介して前記下部電
極と前記ドレインとが接続され、前記開口部内に、拡散
防止用導電層と少なくとも前記開口部の底面の前記拡散
防止用導電層の酸化を防止する耐酸化性導電層が埋め込
まれていることを特徴とする半導体装置。 - 【請求項3】前記開口部の底面および側面に、前記拡散
防止用導電層と前記耐酸化性導電層が積層されているこ
とを特徴とする請求項2記載の半導体装置。 - 【請求項4】前記耐酸化性導電層は白金を主成分とした
層であることを特徴とする請求項2または3何れかに記
載の半導体装置。 - 【請求項5】前記白金膜の厚さは200nm以上である
ことを特徴とする請求項4記載の半導体装置。 - 【請求項6】前記耐酸化性導電層は導電性酸化物を主成
分とした層であることを特徴とする請求項2または3何
れかに記載の半導体装置。 - 【請求項7】前記導電性酸化物は酸化ルテニウムまたは
酸化イリジウムであることを特徴とする請求項6記載の
半導体装置。 - 【請求項8】前記強誘電体膜は酸化物強誘電体膜である
ことを特徴とする請求項2乃至請求項7の何れかに記載
の半導体装置。 - 【請求項9】前記強誘電体膜はチタン酸鉛、チタン酸ス
トロンチウム、チタン酸バリウム、チタン酸ジルコン酸
鉛、チタン酸ジルコン酸バリウム鉛の何れかからなるこ
とを特徴とする請求項8に記載の半導体装置。 - 【請求項10】前記強誘電体薄膜はビスマス系層状強誘
電体からなることを特徴とする請求項2乃至請求項7に
記載の半導体装置。 - 【請求項11】前記拡散防止用導電層はチタン層、タン
タル層、窒化チタン層のいずれかであることを特徴とす
る請求項2乃至10記載の半導体装置。 - 【請求項12】請求項2乃至請求項11の何れかに記載
の半導体装置を基本単位とするダイナミックランダムア
クセスメモリ。 - 【請求項13】請求項2乃至請求項11の何れかに記載
の半導体装置を基本単位とする強誘電体不揮発メモリ。 - 【請求項14】請求項12または請求項13に記載のメ
モリを1チップ上に集積化した集積回路。 - 【請求項15】ソース及びドレインと前記ソースと前記
ドレインとの間を流れる電流を制御するゲートを有する
スイッチ用トランジスタと、上部電極と下部電極との間
に強誘電体膜を有する強誘電体キャパシタとが同一基板
上に集積された半導体装置において、前記下部電極は白
金を主成分とする導電膜からなり、かつ前記スイッチ用
トランジスタを形成した前記基板上を覆い下地段差を平
坦化する絶縁膜に設けられた開口部を介して前記下部電
極と前記ドレインとが接続され、前記ソース又はドレイ
ンと前記下部電極間の電気抵抗が100kΩ/μm2以下で
あることを特徴とする半導体装置。 - 【請求項16】ソース及びドレインと前記ソースと前記
ドレインとの間を流れる電流を制御するゲートを有する
スイッチ用トランジスタと、上部電極と下部電極との間
に強誘電体膜を有する強誘電体キャパシタとが同一基板
上に集積された半導体装置において、前記下部電極は白
金を主成分とする導電膜からなり、かつ前記スイッチ用
トランジスタを形成した前記基板上を覆い下地段差を平
坦化する絶縁膜に設けられた開口部を介して前記下部電
極と前記ドレインとが接続され、前記拡散防止用導電層
と前記耐酸化性導電層との界面における酸素濃度が10
20個/cm3以下であることを特徴とする半導体装置。 - 【請求項17】ソース及びドレインと前記ソースと前記
ドレインとの間を流れる電流を制御するゲートを有する
スイッチ用トランジスタを基板上に形成する工程と、前
記スイッチ用トランジスタを形成した前記基板上に絶縁
膜を形成する工程と、前記絶縁膜に開口部を形成する工
程と、前記開口部内に、拡散防止用導電層と前記開口部
の底面の前記拡散防止用導電層の酸化を防止する白金を
主成分とする導電層との積層膜を形成して、前記ドレイ
ンと電気的に接続させる工程と、前記開口部上に下部電
極、強誘電体膜及び上部電極からなる強誘電体キャパシ
タを形成する工程を有することを特徴とする半導体装置
の製造方法。 - 【請求項18】前記拡散防止用導電層はチタン層、タン
タル層、窒化チタン層何れかの層を含むことを特徴とす
る請求項17記載の半導体装置の製造方法。 - 【請求項19】ソース及びドレインと前記ソースと前記
ドレインとの間を流れる電流を制御するゲートを有する
スイッチ用トランジスタを基板上に形成する工程と、前
記ドレイン上に、拡散防止用導電層と前記拡散防止用導
電層の酸化を防止する白金を主成分とする導電層の積層
電極を形成する工程と、前記積層電極が形成された前記
基板上に前記積層電極が露出するように絶縁膜を形成す
る工程と、前記積層電極上に下部電極、強誘電体膜及び
上部電極からなる強誘電体キャパシタを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項20】前記拡散防止用導電層はチタン層、タン
タル層、窒化チタン層何れかの層を含むことを特徴とす
る請求項19記載の半導体装置の製造方法。 - 【請求項21】上記強誘電体膜はペロブスカイト型酸化
物からなることを特徴とする請求項19または請求項2
0の何れかに記載の半導体装置の製造方法。 - 【請求項22】上記強誘電体膜はチタン酸鉛、チタン酸
ストロンチウム、チタン酸バリウム、チタン酸ジルコン
酸鉛、チタン酸ジルコン酸バリウム鉛、チタン酸ストロ
ンチウムバリウムの何れかを含むことを特徴とする請求
項21に記載の半導体装置の製造方法。 - 【請求項23】上記強誘電体膜はビスマス系層状強誘電
体からなることを特徴とする請求項19または請求項2
0の何れかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6305882A JPH08162619A (ja) | 1994-12-09 | 1994-12-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6305882A JPH08162619A (ja) | 1994-12-09 | 1994-12-09 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08162619A true JPH08162619A (ja) | 1996-06-21 |
Family
ID=17950459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6305882A Pending JPH08162619A (ja) | 1994-12-09 | 1994-12-09 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08162619A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPH10303397A (ja) * | 1997-04-17 | 1998-11-13 | Samsung Electron Co Ltd | 白金族金属層の形成方法及びこれを用いたキャパシタ製造方法 |
WO2000046856A1 (fr) * | 1999-02-04 | 2000-08-10 | Rohm Co., Ltd. | Condensateur et son procede de fabrication |
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WO2004047175A1 (ja) * | 2002-11-18 | 2004-06-03 | Fujitsu Limited | 半導体装置および半導体装置の製造方法 |
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JP2007511905A (ja) * | 2003-11-13 | 2007-05-10 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 強誘電体キャパシタデバイスおよびFeRAMデバイス |
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-
1994
- 1994-12-09 JP JP6305882A patent/JPH08162619A/ja active Pending
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