JPH08153785A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH08153785A JPH08153785A JP29343794A JP29343794A JPH08153785A JP H08153785 A JPH08153785 A JP H08153785A JP 29343794 A JP29343794 A JP 29343794A JP 29343794 A JP29343794 A JP 29343794A JP H08153785 A JPH08153785 A JP H08153785A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、更に詳しく言えば、下層配線上に形成されるコン
タクト孔のマスクずれに対する余裕度を高め、多層配線
の微細化及び高信頼性化を可能とする半導体装置の製造
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more specifically, it increases a margin of a contact hole formed on a lower layer wiring with respect to a mask shift, and makes a multilayer wiring finer and more reliable. The present invention relates to a method of manufacturing a semiconductor device that enables the above.
【０００２】[0002]
【従来の技術】以下で、従来例に係る半導体装置の製造
方法について図６を参照しながら説明する。半導体基板
上に形成されたSiO2膜（１）上にポリシリコン膜（２
Ａ）とWSix膜（２Ｂ）との積層膜からなる下層配線層
（２）を形成し、その下層配線層（２）を被覆するよう
に、常圧ＣＶＤ法によりBPSG膜等からなる層間絶縁膜
（３）を形成し、下層配線層（２）上の層間絶縁膜
（３）を選択的にエッチングしてコンタクト孔（４）を
形成する。そして、Al等をスパッタしてコンタクト孔
（４）において下層配線層（２）とコンタクトする上層
配線層（５）を形成していた。2. Description of the Related Art A conventional method of manufacturing a semiconductor device will be described below with reference to FIG. The polysilicon film (2) is formed on the SiO2 film (1) formed on the semiconductor substrate.
A lower layer wiring layer (2) made of a laminated film of A) and a WSix film (2B) is formed, and an interlayer insulating film made of a BPSG film or the like by an atmospheric pressure CVD method so as to cover the lower layer wiring layer (2). (3) is formed, and the interlayer insulating film (3) on the lower wiring layer (2) is selectively etched to form a contact hole (4). Then, Al or the like is sputtered to form the upper wiring layer (5) in contact with the lower wiring layer (2) in the contact hole (4).
【０００３】しかしながら、配線の微細化に伴い、コン
タクト孔（４）と下層配線層（２）とのマスクずれに対
する余裕度（以下、エクステンションという）を小さく
したいという要請がある。例えばコンタクト孔（４）の
口径が０．６ミクロンに対して、上記エクステンション
が０．２ミクロンである場合、ステッパーを用いてもマ
スクずれに対する余裕度は不足している。したがって、
マスクずれが大きくなると、コンタクトの接続不良が発
生するおそれがある。However, with the miniaturization of wiring, there is a demand to reduce the margin (hereinafter referred to as extension) with respect to the mask shift between the contact hole (4) and the lower wiring layer (2). For example, when the contact hole (4) has a diameter of 0.6 μm and the extension is 0.2 μm, the margin for mask misalignment is insufficient even if a stepper is used. Therefore,
If the mask displacement becomes large, there is a possibility that the connection failure of the contact may occur.
【０００４】そこで、下層配線層（２）に傾斜をつけて
実効的なエクステンションを拡張することにより、上記
問題を解決することが考えられる。しかしながら、傾斜
パターンを形成する技術として従来ではレジストを加熱
したり、デフォーカス状態でマスク露光するといった方
法が知られているに過ぎず、生産を考えたときには安定
な制御性に難点があり、実用化はほとんどされていな
い。Therefore, it is conceivable to solve the above problem by inclining the lower wiring layer (2) to expand the effective extension. However, as a technique for forming a tilted pattern, only methods such as heating a resist or mask exposure in a defocused state have been known so far, and stable controllability is difficult when considering production. Almost no conversion.
【０００５】[0005]
【発明が解決しようとする課題】本発明は、微細化によ
ってコンタクト孔と下層配線のエクステンションが非常
に厳しくなりつつあるという問題点に鑑みてなされたも
のであり、マスクずれに対する余裕度を実効的に大きく
し、多層配線の微細化と高信頼性化を可能にすることを
目的としている。SUMMARY OF THE INVENTION The present invention has been made in view of the problem that the extension of the contact hole and the lower layer wiring is becoming extremely severe due to the miniaturization, and the margin for mask misalignment is effectively provided. The purpose is to make the multilayer wiring finer and more reliable.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置の製造方法は、半導体基板上に
絶縁膜を介して配線材料膜を形成し、全面にレジスト膜
を形成する工程と、前記レジスト膜を全面露光した後に
選択的に露光して、なだらかな傾斜を有するレジスト膜
を形成する工程と、前記レジスト膜をマスクにして前記
配線材料膜をエッチング・除去し、傾斜を有する下層配
線層を形成する工程と、全面に層間絶縁膜を形成し、前
記下層配線層上の層間絶縁膜にコンタクト孔を形成する
工程と、前記コンタクト孔において前記下層配線層と接
続する上層配線層を形成する工程とを有する。In order to solve the above-mentioned problems, in a method of manufacturing a semiconductor device of the present invention, a wiring material film is formed on a semiconductor substrate via an insulating film, and a resist film is formed on the entire surface. A step of exposing the entire surface of the resist film and then selectively exposing the resist film to form a resist film having a gentle slope; and etching and removing the wiring material film using the resist film as a mask to form a slope. Forming a lower wiring layer having the same, forming an interlayer insulating film on the entire surface and forming a contact hole in the interlayer insulating film on the lower wiring layer, and an upper wiring connecting to the lower wiring layer in the contact hole Forming a layer.
【０００７】[0007]
【作 用】本発明によれば、全面露光＋選択露光とい
う、２重露光を施して形成したなだらかな傾斜を有する
レジスト膜をマスクとしてドライエッチング行っている
ので、エッチング後では、傾斜角の大きいテーパー形状
を有する下層配線層が形成され、このテーパー部分にお
いてもコンタクトをとることが可能になるので、マスク
ずれに対する余裕度を実効的に大きくすることができる
ことから、微細化された半導体装置の製造工程を安定化
することが可能となる。[Operation] According to the present invention, dry etching is performed using a resist film having a gently sloping surface formed by double exposure, that is, overall exposure + selective exposure, as a mask, so that a large inclination angle is obtained after etching. Since a lower wiring layer having a tapered shape is formed and a contact can be made even in this tapered portion, it is possible to effectively increase the margin for mask misalignment, and thus manufacture a miniaturized semiconductor device. It is possible to stabilize the process.
【０００８】[0008]
【実施例】以下で、本発明の実施例に係る半導体装置の
製造方法について図面を参照しながら説明する。まず、
図１に示すように、半導体基板（図示せず）上にSiO2膜
（１１）を形成し、そのSiO2膜（１１）上にＬＰＣＶＤ
法により、約１０００Åのポリシリコン膜（１２Ａ），
約１０００ÅのWSix膜（１２Ｂ）を順次ＣＶＤ法により
デポジションし、かかる積層膜からなる配線材料膜（１
２）を形成し、その配線材料膜（１２）上に約１μmの
ポジ型のレジスト膜（１３）を回転塗布する。そして、
４０から５０mＪ／cm2程度の露光量で１回目の露光とし
てフォトマスクを使用せずに全面露光を行う。なお、そ
の配線材料膜（１２）上に、さらに反射防止膜として３
００Å程度のSi3N4膜を形成してもよい（図示せず）。
これにより、後の露光時において、レジスト膜（１３）
中での多重干渉によるレジスト形状のばらつきを抑える
ことができる効果がある。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method of manufacturing a semiconductor device according to an embodiment of the present invention will be described below with reference to the drawings. First,
As shown in FIG. 1, a SiO2 film (11) is formed on a semiconductor substrate (not shown), and LPCVD is performed on the SiO2 film (11).
By the method, about 1000Å polysilicon film (12A),
About 1000 Å WSix film (12B) is sequentially deposited by the CVD method, and the wiring material film (1
2) is formed, and a positive type resist film (13) of about 1 μm is spin-coated on the wiring material film (12). And
The entire exposure is performed as the first exposure with an exposure amount of about 40 to 50 mJ / cm 2 without using a photomask. In addition, on the wiring material film (12), an additional antireflection film 3
A Si3N4 film having a thickness of about 00Å may be formed (not shown).
This allows the resist film (13) to be formed during the subsequent exposure.
There is an effect that it is possible to suppress variations in resist shape due to multiple interference in the inside.
【０００９】次に、図２に示すように、第２回目の露光
を行うが、この場合はフォトマスク（ＦＭ）を用い、後
に下層配線となる領域を除く領域を遮光するようにし
て、レジスト膜（１３）を選択的に露光する。このとき
の露光量は、パターンに依存するが２００mＪ／cm2程度
である。次に、上記工程で感光したレジスト膜（１３）
をアルカリ現像液で現像すると、図３に示すような、な
だらかな傾斜を有するレジスト膜（１３Ａ）が形成され
る。Next, as shown in FIG. 2, a second exposure is performed. In this case, a photomask (FM) is used to shield the region except the region which will be the lower layer wiring later from light, and resist. The film (13) is selectively exposed. The exposure dose at this time is about 200 mJ / cm @ 2, although it depends on the pattern. Next, the resist film (13) exposed in the above process
Is developed with an alkaline developer, a resist film (13A) having a gentle slope as shown in FIG. 3 is formed.
【００１０】そして、そのレジスト膜（１３Ａ）をマス
クとして配線材料膜（１２）をエッチング・除去する
と、レジスト形状が転写される結果、図４に示すような
傾斜角の大きいテーパー形状を有する下層配線層（１
４）が形成される。本実施例では、上記の２重露光を施
しているので、従来の１回露光に比してテーパー部分だ
け配線幅を拡張することが可能となる。なお、このエッ
チングは、例えばエッチングガスとして、CH2F2,Cl2を
使用し、圧力10mTorr、ＲＦパワー170Wの条件下で行
う。エッチング終了後は、上記レジスト膜（１３Ａ）は
除去する。When the wiring material film (12) is etched and removed by using the resist film (13A) as a mask, the resist shape is transferred. As a result, the lower layer wiring having a tapered shape with a large inclination angle as shown in FIG. Layer (1
4) is formed. In the present embodiment, since the above double exposure is performed, the wiring width can be expanded only by the tapered portion as compared with the conventional single exposure. Note that this etching is performed under the conditions of a pressure of 10 mTorr and an RF power of 170 W using CH2F2 and Cl2 as an etching gas, for example. After the etching is completed, the resist film (13A) is removed.
【００１１】次に、図５に示すように、その下層配線層
（１４）を被覆するように、常圧ＣＶＤ法によりBPSG膜
等からなる層間絶縁膜（１５）を形成し、下層配線層
（１４）上の層間絶縁膜（１５）を選択的にエッチング
してコンタクト孔（１６）を形成する。そして、Al等を
スパッタしてコンタクト孔（１６）において下層配線層
（１４）とコンタクトする上層配線層（１７）を形成す
る。Next, as shown in FIG. 5, an interlayer insulating film (15) made of a BPSG film or the like is formed by an atmospheric pressure CVD method so as to cover the lower wiring layer (14), and the lower wiring layer (15) is formed. The interlayer insulating film (15) on 14) is selectively etched to form a contact hole (16). Then, Al or the like is sputtered to form an upper wiring layer (17) which contacts the lower wiring layer (14) in the contact hole (16).
【００１２】このように、本実施例によれば全面露光＋
選択露光という２重露光を施して現像したレジスト膜
（１３Ａ）をマスクとしてドライエッチングを行ってい
るので、エッチング後では、傾斜角の大きいテーパー形
状を有する下層配線層（１４）が形成され、このテーパ
ー部分（１４Ａ）においてもコンタクトをとることが可
能になることから、マスクずれに対する余裕度を従来に
比して実効的に大きくすることができる。Thus, according to this embodiment, the whole surface exposure +
Since dry etching is performed using the resist film (13A) that has been developed by performing double exposure as selective exposure as a mask, a lower wiring layer (14) having a tapered shape with a large inclination angle is formed after etching. Since it is possible to make contact even in the tapered portion (14A), it is possible to effectively increase the margin for mask misalignment as compared with the conventional case.
【００１３】なお、本実施例に係る半導体装置の製造工
程で、レジスト膜（１３）に二重露光を施すと、図３に
示すようななだらかな傾斜を有するレジスト膜（１３
Ａ）を形成することができるという現象については、
「１９９２年春季日本応用物理学会講演予稿集Ｐ．５１
６ ２９ｐ−ＮＡ−１１」に記載されている。When the resist film (13) is subjected to double exposure in the manufacturing process of the semiconductor device according to this embodiment, the resist film (13) having a gentle slope as shown in FIG.
Regarding the phenomenon that A) can be formed,
1992 Spring Proceedings of the Japan Society of Applied Physics P.51
6 29p-NA-11 ".
【００１４】[0014]
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、全面露光＋選択露光という、
２重露光を施して形成したなだらかな傾斜を有するレジ
スト膜をマスクとしてドライエッチング行っているの
で、エッチング後では、傾斜角の大きいテーパー形状を
有する下層配線層が形成され、このテーパー部分におい
てもコンタクトをとることが可能になるので、マスクず
れに対する余裕度を実効的に大きくすることができる。
これにより、製造工程の余裕度が増すとともに、厳しい
設計ルールのＬＳＩであっても安定して製造することが
可能となる。As described above, according to the method of manufacturing a semiconductor device of the present invention, the whole surface exposure + selective exposure,
Since dry etching is performed using a resist film having a gentle slope formed by double exposure as a mask, a lower wiring layer having a taper shape with a large tilt angle is formed after the etching, and a contact is also formed in this taper portion. Therefore, it is possible to effectively increase the margin for mask displacement.
As a result, the margin of the manufacturing process is increased, and even an LSI having a strict design rule can be stably manufactured.
【００１５】さらに、本発明に係る半導体装置の製造方
法によれば、配線材料膜上に反射防止膜を形成した後に
２重露光を行っているのでレジスト膜中での多重干渉に
よるレジスト形状のばらつきを抑えることができ、安定
した生産が可能となる。Further, according to the method of manufacturing a semiconductor device of the present invention, since the double exposure is performed after the antireflection film is formed on the wiring material film, variations in the resist shape due to multiple interference in the resist film. Can be suppressed and stable production becomes possible.
【図１】本発明の実施例に係る半導体装置の製造方法を
説明する第１の断面図である。FIG. 1 is a first cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the invention.
【図２】本発明の実施例に係る半導体装置の製造方法を
説明する第２の断面図である。FIG. 2 is a second cross-sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the invention.
【図３】本発明の実施例に係る半導体装置の製造方法を
説明する第３の断面図である。FIG. 3 is a third cross-sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the invention.
【図４】本発明の実施例に係る半導体装置の製造方法を
説明する第４の断面図である。FIG. 4 is a fourth sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the invention.
【図５】本発明の実施例に係る半導体装置の製造方法を
説明する第５の断面図である。FIG. 5 is a fifth cross-sectional view illustrating the method for manufacturing the semiconductor device according to the embodiment of the invention.
【図６】従来例に係る半導体装置の製造方法を説明する
図である。FIG. 6 is a diagram illustrating a method of manufacturing a semiconductor device according to a conventional example.
Claims (2)
膜を形成し、全面にレジスト膜を形成する工程と、 前記レジスト膜を全面露光した後に選択的に露光して、
なだらかな傾斜を有するレジスト膜を形成する工程と、 前記レジスト膜をマスクにして前記配線材料膜をエッチ
ング・除去し、傾斜を有する下層配線層を形成する工程
と、 全面に層間絶縁膜を形成し、前記下層配線層上の層間絶
縁膜にコンタクト孔を形成する工程と、 前記コンタクト孔において前記下層配線層と接続する上
層配線層を形成する工程とを有することを特徴とする半
導体装置の製造方法。1. A step of forming a wiring material film on a semiconductor substrate via an insulating film and forming a resist film on the entire surface, and exposing the resist film on the entire surface and then selectively exposing the resist film,
A step of forming a resist film having a gentle slope; a step of etching and removing the wiring material film using the resist film as a mask to form a lower wiring layer having a slope; and an interlayer insulating film formed on the entire surface. A method of manufacturing a semiconductor device, comprising: a step of forming a contact hole in an interlayer insulating film on the lower wiring layer; and a step of forming an upper wiring layer connected to the lower wiring layer in the contact hole. .
コン膜、WSix膜を積層してなる配線材料膜を形成し、さ
らに該配線材料膜上に反射防止膜を形成した後に全面に
レジスト膜を形成する工程と、 前記レジスト膜を全面露光した後に、下層配線層を形成
する領域を除く領域を選択的に露光して、なだらかな傾
斜を有するレジスト膜を形成する工程と、 前記レジスト膜をマスクにして前記配線材料膜をエッチ
ング・除去し、傾斜を有する下層配線層を形成する工程
と、 全面に層間絶縁膜を形成し、前記下層配線層上の層間絶
縁膜にコンタクト孔を形成する工程と、 前記コンタクト孔において前記下層配線層と接続するAl
層からなる上層配線層を形成する工程とを特徴とする半
導体装置の製造方法。2. A wiring material film formed by stacking a polysilicon film and a WSix film on a semiconductor substrate via an insulating film, and further forming an antireflection film on the wiring material film and then forming a resist film on the entire surface. And a step of forming a resist film having a gentle slope by selectively exposing the area other than the area where the lower wiring layer is formed after exposing the entire surface of the resist film, A step of etching and removing the wiring material film using a mask to form a lower wiring layer having a slope, and a step of forming an interlayer insulating film on the entire surface and forming a contact hole in the interlayer insulating film on the lower wiring layer. And Al connecting to the lower wiring layer in the contact hole
And a step of forming an upper wiring layer made of layers.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29343794A JPH08153785A (en) | 1994-11-28 | 1994-11-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29343794A JPH08153785A (en) | 1994-11-28 | 1994-11-28 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153785A true JPH08153785A (en) | 1996-06-11 |
Family
ID=17794757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29343794A Pending JPH08153785A (en) | 1994-11-28 | 1994-11-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08153785A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1296377A2 (en) * | 1996-10-02 | 2003-03-26 | Micron Technology, Inc. | A method for fabricating a small area of contact between electrodes |
-
1994
- 1994-11-28 JP JP29343794A patent/JPH08153785A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1296377A2 (en) * | 1996-10-02 | 2003-03-26 | Micron Technology, Inc. | A method for fabricating a small area of contact between electrodes |
| EP1296377A3 (en) * | 1996-10-02 | 2006-01-25 | Micron Technology, Inc. | A method for fabricating a small area of contact between electrodes |
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