JPH0814995B2

JPH0814995B2 - 半導体メモリ

Info

Publication number: JPH0814995B2
Application number: JP1830689A
Authority: JP
Inventors: 博昭村上; 修松本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-01-27
Filing date: 1989-01-27
Publication date: 1996-02-14
Anticipated expiration: 2011-02-14
Also published as: DE69009212T2; DE69009212D1; EP0383009A2; KR930007278B1; EP0383009A3; JPH02199699A; EP0383009B1; US5015890A; KR900012267A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、MOS（絶縁ゲート型）トランジスタを用い
てなるセンス回路に係り、特に、プログラマブル・ロジ
ック・アレイ（PLA）、マスクROMや、不揮発性メモリな
どのリード・オンリ・メモリ（ROM）に使用されるセン
ス回路に関する。

（従来の技術）第12図は、ROMの回路構成の一部を示している。ここ
では、メモリセルが二次元の格子状（例えば説明の簡単
化のために６行×24列）に配列されたメモリセルアレイ
MAおよびその周辺回路の一部を示している。このメモリ
セルアレイMAは、各列線（ビット線）BL1〜BL24ごとに
複数個のメモリセル（例えばＮチャネルMOSトランジス
タ）が並列に接続され、この各ＮチャンネルMOSトラン
ジスタのゲートに各行線（ワード線）WL1〜WL6が接続さ
れており、プログラマブル・ロジック・アレイ（PLA）
により構成されている。

ワード線WL1〜WL6は、入力端子101〜106からの信号IN
1〜IN6がインバータ107〜112により反転されたワード線
駆動信号▲▼〜▲▼により駆動され、ビッ
ト線BL1〜BL24に読出された信号はそれぞれセンス回路S
A1〜SA24によりセンスされ、このセンス回路SA1〜SA24
の出力は、例えば８列ごとに設けられた８入力オア回路
OR1〜OR3を経て出力端子113〜115に出力される。

第13図は、第12図中の１列分の回路（例えば第１列目
の回路）を代表的に取出し、その従来例を示している。
即ち、第13図において、N1〜N6は並列接続されたメモリ
セル用のＮチャネルMOSトランジスタであり、各ソース
相互接続点が基準電位である接地電位Vssに接続され、
各ドレインがビット線BLに接続され、各ゲートにはワー
ド線駆動信号IN1〜IN6のうちの１つが入力する。

ビット線BLに入力端が接続されているセンス回路SAに
おいて、TP1は電源電位Vccとビット線BLとの間にソース
・ドレイン間が接続されているプリチャージ用のＰチャ
ネルMOSトランジスタ、TP2は同じくVcc電位とビット線B
Lとの間にソース・ドレイン間が接続されているハイレ
ベル保持用のＰチャネルMOSトランジスタ、IV1はビット
線BLに入力端が接続された第１のインバータ、IV2はこ
の第１のインバータIV1の出力を反転して出力信号OUTと
する第２のインバータであり、この出力信号OUTは第12
図のオア回路113に入力する。プリチャージ用のトラン
ジスタTP1のゲートにはプリチャージ信号▲▼が入
力し、ハイレベル保持用のトランジスタTP2のゲートに
は第１のインバータIV1の出力が入力する。

次に、上記センス回路の動作について、第14図および
第15図を参照して説明する。第14図は、出力信号OUTが
ハイレベル（“H"）からロウレベル（“L"）に変化する
場合の様子を示しており、初期状態（図示期間Ａ）で
は、ワード線駆動信号▲▼〜▲▼がそれぞ
れ“L"、ＮチャネルMOSトランジスタN1〜N6はそれぞれ
オフになっており、プリチャージ信号▲▼は“H"、
プリチャージ用のトランジスタTP1はオフになってお
り、ハイレベル保持用のトランジスタTP2はオンになっ
ており、このハイレベル保持用のトランジスタTP2によ
りビット線BLは“H"レベルが供給されており、第１のイ
ンバータIV1の出力は“L"であり、この“L"によってハ
イレベル保持用のトランジスタTP2がオンになってい
る。

この後、図示の期間Ｂのように、先ず、プリチャージ
信号▲▼が活性化レベル“L"になり、引き続き、ワ
ード線駆動信号▲▼〜▲▼のうちの例えば
▲▼以外の信号▲▼〜▲▼は“L"を
保持したままで信号▲▼が活性化レベル“H"に遷
移すると、プリチャージ用のトランジスタTP1がオンに
なった後にＮチャネルMOSトランジスタN1がオンにな
る。これにより、ビット線BLの電位は“L"に遷移し始め
るが、オン状態のプリチャージ用のトランジスタTP1お
よびハイレベル保持用のトランジスタTP2から電流が供
給されているので、徐々に遷移し始める。このビット線
BLの電位が第１のインバータIV1の閾値電圧ＶTH1より低
くなると、この第１のインバータIV1は反転し、その出
力が“L"から“H"に遷移し始める。この第１のインバー
タIV1の出力の電位が第２のインバータIV2の閾値電圧Ｖ
TH2より高くなると、第２のインバータIV2が反転し、出
力信号OUTは“L"になる。また、第１のインバータIV1の
出力“H"によりハイレベル保持用のトランジスタTP2は
オフになる。

この後、図示の期間Ｃのように、信号IN1は“H"、残
りの信号▲▼〜▲▼は“L"を保持したまま
でプリチャージ信号▲▼が非活性化レベル“H"にな
ると、プリチャージ用のトランジスタTP1がオフにな
り、ビット線BLはオン状態のＮチャネルMOSトランジス
タN1により“L"状態に保持され、第１のインバータIV1
の出力は“H"状態に保持され、第２のインバータIV2の
出力信号OUTは“L"状態に保持される。

第15図は、出力信号OUTが“L"から“H"に変化する場
合の様子を示しており、初期状態（図示期間Ａ）では、
ワード線駆動信号▲▼〜▲▼のうちの例え
ば信号▲▼以外の信号▲▼〜▲▼は
“L"、信号▲▼は“H"になっており、Ｎチャネル
MOSトランジスタN1〜N6のうちのトランジスタN1はオン
状態、残りのトランジスタN2〜N6はオフ状態になってい
る。プリチャージ信号▲▼は“H"、プリチャージ用
のトランジスタTP1はオフになっており、ハイレベル保
持用のトランジスタTP2もオフになっており、ビット線B
Lはオン状態のトランジスタN1により“L"レベルが供給
されており、第１のインバータIV1の出力は“H"であ
り、この“H"によってハイレベル保持用のトランジスタ
TP2がオフになっている。

この後、図示の期間Ｂのように、先ず、プリチャージ
信号▲▼が活性化レベル“L"になり、引き続き、ワ
ード線駆動信号▲▼〜▲▼のうちの信号▲
▼以外の信号▲▼〜▲▼は“L"を保
持したままで信号▲▼が非活性化レベル“L"に遷
移すると、プリチャージ用のトランジスタTP1がオンに
なった後にＮチャネルMOSトランジスタN1がオフにな
る。これにより、ビット線BLは“H"に遷移し始める。こ
のビット線BLの電位が第１のインバータIV1の閾値電位
ＶTH1より高くなると、この第１のインバータIV1は反転
し、その出力が“H"から“L"に遷移し始める。この第１
のインバータIV1の出力の電位が第２のインバータIV2の
閾値電圧ＶTH2より低くなると、第２のインバータIV2が
反転し、出力信号OUTは“H"になる。また、第１のイン
バータIV1の出力“L"によりハイレベル保持用のトラン
ジスタTP2がオンになる。

この後、図示の期間Ｃのように、ワード線駆動信号▲
▼〜▲▼が“L"を保持したままでプリチャ
ージ信号▲▼が非活性化レベル“H"になると、プリ
チャージ用のトランジスタTP1がオフになり、ビット線B
Lはオン状態のハイレベル保持用のトランジスタTP2によ
り“H"状態に保持され、第１のインバータIV1の出力は
“L"状態に保持され、第２のインバータIV2の出力信号O
UTは“H"状態に保持される。

しかし、上記センス回路においては、ワード線駆動信
号入力が“H"に遷移してから出力信号OUTが“L"に変化
するまでの時間（第14図中のtpHL）、およびワード線駆
動信号入力が“L"に遷移してから出力信号OUTが“H"に
変化するまでの時間（第15図中のtpLH）が大きく、セン
ス回路の動作速度が遅いという問題がある。

以下、この問題点について詳述する。プリチャージ用
のトランジスタTP1のオン抵抗をRp1、ハイレベル保持用
のトランジスタTP2のオン抵抗をＲp2、ＮチャネルMOSト
ランジスタN1〜N6のそれぞれのオン抵抗をＲN、“H"レ
ベルの電位をVcc（例えば5V）、“L"レベルの電位を０
（Ｖ）で表わし、第１のインバータIV1の閾値電圧ＶTH1
を例えばVcc/2に設定したとする。第14図中の期間Ｂに
出力信号OUTが“H"から“L"へ遷移するためには、この
ときプリチャージ用のトランジスタTP1およびハイレベ
ル保持用のトランジスタTP2がそれぞれオンしているの
で、ビット線BLの電位ＶBLが第１のインバータの閾値電
圧ＶTH1より低くなる必要がある。これを式で表わす
と、となる。この不等式を解くと、を得る。つまり、（１）式は、プリチャージ用のトラン
ジスタTP1のオン抵抗Ｒp1およびハイレベル保持用のト
ランジスタTP2のオン抵抗Ｒp2の並列抵抗値がＮチャネ
ルMOSトランジスタN1のオン抵抗ＲNよりも大きくなる必
要があることを示している。この場合、一般に、半導体
メモリにおいて、ＮチャネルMOSトランジスタはデザイ
ンルールの最小寸法を用いるのでそのオン抵抗ＲNは大
きく、このＮチャネルMOSトランジスタのオン抵抗ＲNよ
りもプリチャージ用のトランジスタTP1のオン抵抗Ｒp1
およびハイレベル保持用のトランジスタTP2のオン抵抗
Ｐp2の並列抵抗値が大きくなる必要があるということ
は、このプリチャージ用のトランジスタTP1のオン抵抗
Ｒp1およびハイレベル保持用のトランジスタTP2のオン
抵抗Ｒp2をそれぞれかなり大きく設定する必要がある。
このことは、伝達時間tp∝オン抵抗の関係からみれば、
伝達時間tpが増大する要因になり、前記したように信号
入力が遷移してから出力信号OUTが変化するまでの時間
（第14図中のtpHL）が大きくなることを意味し、センス
回路の動作速度が遅くなる原因になる。

また、前記センス回路においては、出力信号OUTが
“H"から“L"に変化する場合の時間tpHLと出力信号OUT
が“L"から“H"に変化する場合の時間tpLHとの間に、tp
HL＞tpLHの関係がある。この理由を述べると、第14図に
示したように、出力信号OUTが“H"から“L"に変化する
場合には、期間Ｂにおいてプリチャージ信号▲▼が
“L"に遷移した後に信号▲▼が“H"に遷移した
時、ビット線BLの電位は“L"に遷移し始めるが、オン状
態のプリチャージ用のトランジスタTP1およびハイレベ
ル保持用のトランジスタTP2から電流が供給されている
ので徐々に遷移し、信号▲▼が“H"に遷移してか
ら少し後に出力信号OUTのレベル遷移が始まることにな
り、tpHLは大きい。これに対して、第15図に示したよう
に、出力信号OUTが“L"から“H"に変化する場合には、
期間Ｂにおいてプリチャージ信号PRが“L"に遷移した
時、ビット線BLの電位は直ぐに“H"に遷移し始めるの
で、プリチャージ信号PRが“L"に遷移した直後に出力信
号OUTのレベル遷移が始まることになり、tpLHは小さ
い。

（発明が解決しようとする課題）上記したように従来のセンス回路は、センス回路は、
センス動作の条件としてプリチャージ用のトランジスタ
のオン抵抗およびハイレベル保持用のトランジスタのオ
ン抵抗をそれぞれかなり大きく設定する必要があり、信
号入力が遷移してから出力信号が変化するまでの時間が
大きく、動作速度が遅いという問題がある。

本発明は、上記問題点を解決すべくなされたもので、
その目的は、信号入力が遷移してから出力信号が変化す
るまでの時間が小さくなり、センス回路の動作速度が速
くなり、しかも消費電流の低減化が可能となり、半導体
メモリに使用して好適なセンス回路を提供することにあ
る。

また、本発明は、電源電圧が例えば5Vから2V程度まで
の広い範囲にわたり、正常な動作が可能となり、しかも
高速性を有し、半導体メモリに使用して好適なセンス回
路を提供することを目的とする。

［発明の構成］（課題を解決するための手段）第１の発明に係るセンス回路は、電源電位と入力端と
の間に接続されて恒常的または一時的に電源電位を伝達
する電源電位伝達手段と、上記入力端の電位とは逆相の
信号がゲートに与えられ、前記電源電位と入力端との間
で電源電位伝達手段に直列に接続された第１のＮチャネ
ルMOSトランジスタとを具備することを特徴とする。

第２の発明に係るセンス回路は、電源電位と入力端と
の間に接続されて恒常的または一時的に電源電位を伝達
する電源電位伝達手段と、上記入力端と基準電位との間
に接続されて恒常的または一時的に基準電位を伝達する
基準電位伝達手段と、上記入力端の電位とは逆相の信号
がそれぞれのゲートに与えられ、前記電源電位と入力端
との間で電源電位伝達手段に直列に接続された第１のＮ
チャネルMOSトランジスタおよび上記入力端と基準電位
伝達手段との間で基準電位伝達手段に直列に接続された
第１のＰチャネルMOSトランジスタとを具備することを
特徴とする。

第３の発明に係るセンス回路は、電源電位と入力端と
の間に接続されて恒常的または一時的に電源電位を伝達
する電位伝達手段と、上記入力端の電位と同相の信号が
ゲートに与えられ、前記電源電位と上記入力端との間で
前記電位伝達手段に直列に接続された第１のMOSトラン
ジスタとを具備することを特徴とする。

第４の発明に係るセンス回路は、電源電位と入力端と
の間に接続されて恒常的または一時的に電源電位を伝達
する第１の電位伝達手段と、上記入力端の電位と逆相の
信号がゲートに与えられ、前記電源電位と上記入力端と
の間で第１の電位伝達手段に直列に接続された第１のMO
Sトランジスタと、電源電位と入力端との間に接続され
て恒常的または一時的に電源電位を伝達する第２の電位
伝達手段と、上記入力端の電位と同相の信号がゲートに
与えられ、前記電源電位と上記入力端との間で第２の電
位伝達手段に直列に接続され、前記第１のMOSトランジ
スタとは逆導電型の第２のMOSトランジスタとを具備す
ることを特徴とする。

第５の発明に係るセンス回路は、基準電位と入力端と
の間に接続されて恒常的または一時的に基準電位を伝達
する電位伝達手段と、上記入力端の電位と同相の信号が
ゲートに与えられ、前記基準電位と上記入力端との間で
前記電位伝達手段に直列に接続された第１のMOSトラン
ジスタとを具備することを特徴とする。

第６の発明に係るセンス回路は、基準電位と入力端と
の間に接続されて恒常的または一時的に基準電位を伝達
する第１の電位伝達手段と、上記入力端の電位と逆相の
信号がゲートに与えられ、前記基準電位と上記入力端と
の間で第１の電位伝達手段に直列に接続された第１のMO
Sトランジスタと、基準電位と入力端との間に接続され
て恒常的または一時的に基準電位を伝達する第２の電位
伝達手段と、上記入力端の電位と同相の信号がゲートに
与えられ、前記基準電位と上記入力端との間で第２の電
位伝達手段に直列に接続され、前記第１のMOSトランジ
スタとは逆導電型の第２のMOSトランジスタとを具備す
ることを特徴とする。

第７の発明に係るセンス回路は、電源電位と入力端と
の間に接続されて恒常的または一時的に電源電位を伝達
する第１の電源電位伝達手段と、上記入力端と基準電位
との間に接続されて恒常的または一時的に基準電位を伝
達する基準電位伝達手段と、上記入力端の電位とは逆相
の信号がそれぞれのゲートに与えられ、前記電源電位と
入力端との間で第１の電源電位伝達手段に直列に接続さ
れた第１のＮチャネルMOSトランジスタおよび上記入力
端と基準電位伝達手段との間で基準電位伝達手段に直列
に接続された第１のＰチャネルMOSトランジスタと、電
源電位と入力端との間に接続されて恒常的または一時的
に電源電位を伝達する第２の電源電位伝達手段と、上記
入力端の電位と同相の信号がゲートに与えられ、前記電
源電位と上記入力端との間で第２の電源電位伝達手段に
直列に接続された第２のＰチャネルMOSトランジスタと
を具備することを特徴とする。

（作用）第１の発明に係るセンス回路においては、入力端の電
位が“L"に遷移し始める時、この時に電源電位伝達手段
からの電流の供給はオフ状態の第１のＮチャネルMOSト
ランジスタにより遮断され、入力端の電位の遷移が一層
速くなる。また、センス動作の条件として電源電位伝達
手段のオン抵抗を低く設定することが可能となる。これ
により、入力端の電位が“L"に遷移し始めてから出力信
号のレベル遷移が始まるまでの時間tpHLが一層短くな
る。

第２の発明に係るセンス回路においては、入力端の電
位が“L"に遷移し始める時、この時に電源電位伝達手段
からの電流の供給はオフ状態の第１のＮチャネルMOSト
ランジスタにより遮断され、しかも、この時にオン状態
になっている第１のＰチャネルMOSトランジスタおよび
基準電位伝達手段との直列回路を通して入力端の電荷が
基準電位に放電されるようになり、入力端の電位の遷移
が一層速くなる。また、センス動作の条件として電源電
位伝達手段のオン抵抗を低く設定することが可能とな
る。これにより、入力端の電位が“L"に遷移し始めてか
ら出力信号のレベル遷移が始まるまでの時間tpHLおよび
入力端の電位が“H"に遷移し始めてから出力信号のレベ
ル遷移が始まるまでの時間tpLHが一層短くなる。また、
第１のＮチャネルMOSトランジスタおよび第１のＰチャ
ネルMOSトランジスタのスイッチング動作時に直流電流
が流れることはなく、低消費電力化が可能となる。

第３の発明に係るセンス回路においては、入力端の電
位が“L"に遷移し始めた時、この時にオフ状態になって
いる第１のMOSトランジスタによって電位伝達手段から
の電流の供給が遮断され、入力端の電位の“L"への遷移
が速くなり、入力端の電位が“L"に遷移し始めてから出
力信号のレベル遷移が始まるまでの時間tpHLが一層短く
なる。また、入力端の電位が“H"に遷移し始めた時、オ
ン状態の電位伝達手段および第１のMOSトランジスタの
直列回路を介して入力端に電流が供給され、入力端の電
位が後段の回路の所定の閾値電圧を越えるようになり、
センス動作が可能となる。従って、このセンス回路は、
電源電位が5V〜2Vで動作可能であり、5Vで高速動作を達
成でき、2Vでも確実に動作する。

第４の発明に係るセンス回路においては、入力端の電
位が“L"に遷移し始める時、この時に第１の電位伝達手
段からの電流の供給はオフ状態の第１のMOSトランジス
タにより遮断され、入力端の電位の“L"への遷移が一層
速くなる。また、センス動作の条件として第１の電位伝
達手段のオン抵抗を低く設定することが可能となる。こ
れにより、入力端の電位が“L"に遷移し始めてから出力
信号のレベル遷移が始まるまでの時間tpHLが一層短くな
る。また、入力端の電位が“H"に遷移し始めた時、オン
状態の第２の電位伝達手段および第２のMOSトランジス
タの直列回路を介して入力端に電流が供給され、入力端
の電位が後段の回路の所定の閾値電圧を越えるようにな
り、センス動作が可能となる。従って、このセンス回路
は、電源電位が5V〜2Vで動作可能であり、5Vで高速動作
を達成でき、2Vでも確実に動作する。

第５の発明に係るセンス回路においては、入力端の電
位が“H"に遷移し始めた時、この時にオフ状態になって
いる第１のMOSトランジスタによって入力端が基準電位
から遮断され、入力端の電位の“H"への遷移が速くな
り、入力端の電位が“H"に遷移し始めてから出力信号の
レベル遷移が始まるまでの時間tpLHが一層短くなる。ま
た、入力端の電位が“L"に遷移し始めた時、オン状態の
電位伝達手段および第１のMOSトランジスタの直列回路
を介して入力端の電荷が放電され、入力端の電位が後段
の回路の所定の閾値電圧以下に低下するようになり、セ
ンス動作が可能となる。従って、このセンス回路は、電
源電位が5V〜2Vで動作可能であり、5Vで高速動作を達成
でき、2Vでも確実に動作する。

第６の発明に係るセンス回路においては、入力端の電
位が“H"に遷移し始める時、この時にオフ状態になって
いる第１のMOSトランジスタによって入力端が基準電位
から遮断され、入力端の電位の“H"への遷移が一層速く
なる。また、センス動作の条件として第１の電位伝達手
段のオン抵抗を低く設定することが可能となる。これに
より、入力端の電位が“H"に遷移し始めてから出力信号
のレベル遷移が始まるまでの時間tpLHが一層短くなる。
また、入力端の電位が“L"に遷移し始めた時、オン状態
の第２の電位伝達手段および第２のMOSトランジスタの
直列回路を介して入力端の電荷が放電され、入力端の電
位が後段の回路の所定の閾値電圧以下に低下するように
なり、センス動作が可能となる。従って、このセンス回
路は、電源電位が5V〜2Vで動作可能であり、5Vで高速動
作を達成でき、2Vでも確実に動作する。

第７の発明に係るセンス回路においては、第２の発明
に係るセンス回路の効果と第４の発明に係るセンス回路
の効果とが同時に得られ、入力端の電位が“L"に遷移し
始めてから出力信号のレベル遷移が始まるまでの時間tp
HLおよび入力端の電位が“H"に遷移し始めてから出力信
号のレベル遷移が始まるまでの時間tpLHが一層短くなる
と共に、電源電位が5V〜2Vで動作可能であり、5Vで高速
動作を達成でき、2Vでも確実に動作する。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明
する。

第１図は、第12図に示したようなROMにおける１列分
の回路（例えば第１列目の回路）を代表的に取出して示
しており、第13図を参照して前述した従来例の回路と比
べてセンス回路SA″が異なり、その他は同じであるので
第13図中と同一符号を付してその説明を省略する。この
センス回路SA″は、第13図を参照して前述した従来のセ
ンス回路SAと比べて、電源電位とビット線BLとの間で電
源電位伝達手段（例えば前記したようなプリチャージ用
のトランジスタTP1）に直列に、ゲートに第１のインバ
ータIV1の出力が与えられるＮチャネルMOSトランジスタ
TN1が付加挿入されている点が異なり、その他は同じで
あるので第13図中と同一符号を付してその説明を省略す
る。

このセンス回路SA″の基本的な動作は、第14図および
第15図に示したような第13図の従来のセンス回路SAの動
作と同様に第２図および第３図に示すように行われるの
でその詳述は省略するが、ワード線駆動信号▲▼
が“H"に遷移してから出力信号OUTのレベル遷移が始ま
るまでの時間tpHL、およびワード線駆動信号▲▼
が“L"に遷移してから出力信号OUTのレベル遷移が始ま
るまでの時間tpLHが一層短くなるように改善される。以
下、付加された回路部分の動作を説明する。

即ち、第２図に示した出力信号OUTが“H"になってい
る初期状態の期間Ａでは、第１のインバータIV1の“L"
出力によってＮチャネルMOSトランジスタTN1がオフ、Ｐ
チャネルMOSトランジスタTP2がオンになっており、この
後の期間Ｂにおいてプリチャージ信号▲▼が活性化
し、さらに、ワード線駆動信号▲▼が“H"に遷移
した時、メモリセル用のＮチャネルMOSトランジスタN1
がオンし、メモリセル用のＮチャネルMOSトランジスタN
1〜N6群からなる論理回路の出力によりビット線BLの電
位は“L"に遷移し始めるが、この時にオン状態になって
いるプリチャージ用のトランジスタTP1からの電流の供
給はオフ状態のＮチャネルMOSトランジスタTN1により遮
断されるようになり、ビット線BLの電位の遷移が一層速
くなるのである。

この場合、ハイレベル保持用のＰチャネルMOSトラン
ジスタTP2がオン状態になっているが、通常、このハイ
レベル保持用のＰチャネルMOSトランジスタTP2のオン抵
抗は非常に大きく設定するので、ビット線BLの電位の遷
移速度に影響を及ぼすことはない。従って、ワード線駆
動信号▲▼が“H"に遷移してから出力信号が“H"
から“L"に変化するまでの時間tpHLが小さくなり、セン
ス回路SA″のスイッチング動作速度が速くなる。

この後の期間Ｃにおいて、プリチャージ信号▲▼
が非活性状態になると、第１のインバータIV1の“H"出
力によってＮチャネルMOSトランジスタTN1がオン、Ｐチ
ャネルMOSトランジスタTP2がオフになる。

また、第３図に示した出力信号OUTが“L"になってい
る初期状態の期間Ａでは、第１のインバータIV1の“H"
出力によってＮチャネルMOSトランジスタTN1がオン、Ｐ
チャネルMOSトランジスタTP2がオフになっており、この
後の期間Ｂにおいてプリチャージ信号▲▼が活性化
し、さらに、ワード線駆動信号▲▼が“L"に遷移
した時、ビット線BLの電位は“H"に遷移し始めるが、こ
の時にオン状態になっているプリチャージ用のトランジ
スタTP1とＮチャネルMOSトランジスタTN1との直列回路
から電流が供給されるようになり、ビット線BLの電位は
速く“H"に遷移するようになる。

この後の期間Ｃにおいて、プリチャージ信号▲▼
が非活性状態になると、第１のインバータIV1の“L"の
出力によってＮチャネルMOSトランジスタTN1がオフ、Ｐ
チャネルMOSトランジスタTP2がオンになる。

次に、上記センス回路SA″によれば、センス動作の条
件としてプリチャージ用のトランジスタTP1のオン抵抗
を従来例のものよりも低く設定することが可能となり、
一層の高速化が可能となることについて詳述する。

プリチャージ用のトランジスタTP1のオン抵抗をＲp
1、ハイレベル保持用のトランジスタTP2のオン抵抗をＲ
p2、ＮチャネルMOSトランジスタTN1のオン抵抗をＲn1、
ＮチャネルMOSトランジスタN1〜N6のそれぞれのオン抵
抗をＲN、“H"レベルの電位をVcc（例えば5V）、“L"レ
ベルの電位を０（Ｖ）で表わし、第１のインバータIV1
の閾値電位ＶTH1を例えばVcc/2に設定したとする。第２
図中の期間Ｄには、ビット線BLはオン状態のプリチャー
ジ用のトランジスタTP1およびＮチャネルMOSトランジス
タTN1の直列回路から電流が供給されており、このビッ
ト線BLの電位ＶBLが第１のインバータIV1の閾値電圧ＶT
H1より低くなる必要がある。これを式で表わすと、となる。この不等式を解くと、ＲN＜Ｒp1＋Ｒn1 ……（２）を得る。つまり、プリチャージ用のトランジスタTP1の
オン抵抗Ｒp1およびＮチャネルMOSトランジスタTN1のオ
ン抵抗Ｒn1の直列抵抗値がＮチャネルMOSトランジスタN
1のオン抵抗ＲNよりも大きくなる必要があることを示し
ている。この場合、ＮチャネルMOSトラジスタTN1は、そ
のソースがビット線BLに接続されてるので、ビット線BL
の電位の上昇につれてバックゲート効果によりそのオン
抵抗Ｒn1が大きくなる。そこで、プリチャージ用のトラ
ンジスタTP1のオン抵抗Ｒp1を、従来例のプリチャージ
用のトランジスタTP1のオン抵抗Ｒp1より小さくして
も、プリチャージ用のトランジスタTP1のオン抵抗Ｒp1
およびＮチャネルMOSトランジスタTN1のオン抵抗Ｒn1の
直列抵抗値は上式（２）を満足できる。

従って、伝達時間tp∝オン抵抗の関係からみれば、伝
達時間tpが減少する要因になり、第３図の期間Ｂにおい
て、プリチャージ信号▲▼が活性化し、さらに、ワ
ード線駆動信号▲▼が“L"に遷移した時、ビット
線BLの電位は“H"に遷移し始めるが、この時にオン状態
になっているプリチャージ用のトランジスタTP1とＮチ
ャネルMOSトランジスタTN1との直列回路から電流が速く
供給されるようになり、ビット線BLの電位は速く“H"に
遷移するようになるので、ワード線駆動信号▲▼
が“L"に遷移してから出力信号OUTが変化するまでの時
間tpLHが小さくなることを意味し、センス回路SA″のス
イッチング動作速度が速くなる。

また、上記センス回路SA″によれば、スイッチング動
作時に直流電流が流れることはなく、低消費電力化が可
能となる。

なお、上記実施例では、プリチャージ用のトランジス
タTP1をプリチャージ信号▲▼により一時的にオン
させたが、恒常的にオンさせるようにしても、上記実施
例と同様の効果が得られる。

第４図は、第１図のセンス回路をさらに発展させた実
施例を示しており、第１図のセンス回路に対して、ビッ
ト線BLと接地電位Vssとの間に、ゲートに第１のインバ
ータIV1の出力が与えられるＰチャネルMOSトランジスタ
TP3、および基準電位伝達手段（例えばゲートにプリチ
ャージ信号▲▼とは相捕的なディスチャージ信号PR
が与えられるディスチャージ用のＮチャネルMOSトラン
ジスタTN2）が直列に付加接続されている。

このセンス回路の基本的な動作は、第２図および第３
図に示したような第１図のセンス回路SA″の動作と同様
に行われるのでその詳述は省略するが、第１図のセンス
回路SA″と同様にワード線駆動信号▲▼が“H"に
遷移してから出力信号OUTのレベル遷移が始まるまでの
時間tpHLが一層短くなるように改善される。以下、付加
された回路部分の動作を説明する。

即ち、第16図に示した出力信号OUTが“H"になってい
る初期状態の期間Ａでは、第１のインバータIV1の“L"
出力によってＮチャネルMOSトランジスタTN1がオフ、Ｐ
チャネルMOSトランジスタTP2およびTP3がオンになって
おり、この後の期間Ｂにおいてプリチャージ信号▲
▼が活性化すると、ＰチャネルMOSトランジスタTP1及び
ＮチャネルMOSトランジスタTN2がオンになる。そして、
ビット線BLの電荷は、ＰチャネルMOSトランジスタTP3と
ＮチャネルMOSトランジスタTN2の直列回路を通して接地
電位Vssに放電される。この時、ビット線BLの電位が第
１のインバータIV1の閾値を下回ることがないように、
各MOSトランジスタのオン抵抗が設定されている。さら
に、ワード線駆動信号▲▼が“H"に遷移した時、
メモリセル用のＮチャネルMOSトランジスタN1がオン
し、メモリセル用のＮチャネルMOSトランジスタN1〜N6
群からなる論理回路の出力によりビット線BLの電位は
“L"に遷移し始めるが、この時にオン状態になっている
プリチャージ用のトランジスタTP1からの電流の供給は
オフ状態のＮチャネルMOSトランジスタTN1により遮断さ
れ、しかも、この時にオン状態になっているＰチャネル
MOSトランジスタTP3とディスチャージ用のＮチャネルMO
SトランジスタTN2との直列回路、およびメモリセル用の
ＮチャネルMOSトランジスタN1を通してビット線BLの電
荷が接地電位Vssに放電されるようになり、ビット線BL
の電位の遷移が一層速くなるのである。

この後の期間Ｃにおいて、プリチャージ信号▲▼
が非活性状態になると、第１のインバータIV1の“H"出
力によってＮチャネルMOSトランジスタTN1がオン、Ｐチ
ャネルMOSトランジスタTP2およびTP3がオフになる。

また、第３図に示した出力信号OUTが“L"になってる
初期状態の期間Ａでは、第１のインバータIV1の“H"出
力によってＮチャネルMOSトランジスタTN1がオン、Ｐチ
ャネルMOSトランジスタTP2およびTP3がオフになってお
り、この後の期間Ｂにおいてプリチャージ信号▲▼
が活性化し、さらに、ワード線駆動信号▲▼が
“L"に遷移した時、ビット線BLの電位は“H"に遷移し始
めるが、この時にオン状態になっているプリチャージ用
のトランジスタTP1とＮチャネルMOSトランジスタTN1と
の直列回路から電流が供給され、しかも、ビット線BLの
電荷の放電はオフ状態のディスチャージ用のＮチャネル
MOSトランジスタTN2により遮断されるようになり、ビッ
ト線BLの電位は速く“H"に遷移するようになる。

この後の期間Ｃにおいて、プリチャージ信号▲▼が
非活性状態になると、第１のインバータIV1の“L"出力
によってＮチャネルMOSトランジスタTN1がオフ、Ｐチャ
ネルMOSトランジスタTP2およびTP3がオンになる。

また、上記センス回路SA″においても、スイッチング
動作時に直流電流が流れることはなく、低消費電力化が
可能となる。

なお、上記実施例では、プリチャージ用のトランジス
タTP1およびディスチャージ用のトランジスタTN2をプリ
チャージ信号▲▼およびディスチャージ信号PRによ
り一時的にオンさせたが、恒常的にオンさせるようにし
ても、上記実施例と同様の効果が得られる。

第５図は、第４図のセンス回路の変形例を示してお
り、第４図のセンス回路のプリチャージ用のＰチャネル
MOSトランジスタTP1に代えて、それぞれ相異なる３個の
制御信号S1〜S3が各ゲートに与えられる３個のＰチャネ
ルMOSトランジスタTP41〜TP43が直列接続されて用いら
れ、ディスチャージ用のＮチャネルMOSトランジスタTN2
に代えて、それぞれ相異なる２個の制御信号S4、S5が各
ゲートに与えられる２個のＮチャネルMOSトランジスタT
N44、TN45が直列接続されて用いられるように変更され
ている。従って、制御信号S1〜S3がそれぞれ“L"の時に
ＰチャネルMOSトランジスタTP41〜TP43がそれぞれオン
になり、制御信号S4、S5がそれぞれ“H"の時にＮチャネ
ルMOSトランジスタTN44、TN45がそれぞれオンになる点
が、第４図のセンス回路の動作と異なる。

ところで、上記各実施例のセンス回路は、電源電圧が
5V±0.5Vで動作可能であるが、電源電圧Vccが例えば2V
程度の低い電圧になると、出力信号OUTが“L"から“H"
に変化する場合の正常な動作が不可能になる。即ち、Vc
c電位が2V、第１のインバータIV1の閾値電圧ＶTH1が1
V、ＮチャネルMOSトランジスタTN1の閾値電圧ＶTHNが1V
であるとすると、第３図に示した出力信号OUTが“L"に
なっている初期状態の期間Ａでは、第１のインバータIV
1の“H"出力によってＮチャネルMOSトランジスタTN1が
オンになっており、この後の期間Ｂにおいてプリチャー
ジ信号▲▼が活性化し、さらに、信号▲▼が
“L"に遷移した時、ビット線BLの電位は“H"に遷移し始
めるが、Vcc電位から上記ＮチャネルMOSトランジスタTN
1の閾値電圧ＶTHNを差引いたレベル（2V−1V＝1V）まで
しか上昇しなくなり、ビット線BLの電位が第１のインバ
ータIV1の閾値電圧ＶTH1を越えることができなくなり、
第１のインバータIV1の出力が“H"のまま、第２のイン
バータIV2の出力信号OUTが“L"のままになってしまう。

これに対して、以下、Vcc電位が5V〜2Vで動作可能で
あり、5Vで高速動作を達成でき、2Vでも確実に動作する
ように改善されたセンス回路を説明する。

第６図に示すセンス回路は、第１図に示したセンス回
路と比べて、ＮチャネルMOSトランジスタTN1を用いず
に、Vcc電位とビット線BLとの間でプリチャージ用のト
ランジスタTP1に直列に、ゲートに第２のインバータIV2
の出力信号OUTが与えられるＰチャネルMOSトランジスタ
TP4が挿入されている点が異なり、その他は同じである
ので第１図中と同一符号を付してその説明を省略する。

第６図のセンス回路の基本的な動作は、第２図および
第３図に示したような第１図のセンス回路の動作と同様
に行われるのでその詳述は省略するが、ワード線駆動信
号▲▼が“H"に遷移してから出力信号OUTのレベ
ル遷移が始まるまでの時間tpHLが短くなるので、センス
動作が高速化すると共に動作電源電圧が5Vから2V程度の
範囲まで拡大している。以下、付加された回路部分の動
作を説明する。

出力信号OUTが“H"から“L"に変化する場合に、第７
図に示すように、出力信号OUTが“H"になっている初期
状態の期間Ａでは、第１のインバータIV1の“L"出力に
よってハイレベル保持用のＰチャネルMOSトランジスタT
P2がオンになっており、第２のインバータIV2の“H"出
力によってＰチャネルMOSトランジスタTP4がオフになっ
ている。この後の期間Ｂにおいて、プリチャージ信号▲
▼が活性化してからΔｔ時間後にワード線駆動信号
▲▼が“H"に遷移した時、メモリセル用のＮチャ
ネルMOSトランジスタN1がオンになり、ビット線BLの電
位は“L"に遷移し始めるが、この時にオフ状態になって
いるＰチャネルMOSトランジスタTP4によってVcc電位か
らの電流の供給が遮断される。従って、ビット線BLの電
位が“L"に遷移する動作は、オン状態のメモリセル用の
ＮチャネルMOSトランジスタN1によって支配され、ビッ
ト線BLの電位の遷移が速くなり、出力信号OUTの立ち下
がり時間tpHLが短くなる。

この場合、ハイレベル保持用のＰチャネルMOSトラン
ジスタTP2がオン状態になっているが、通常、このハイ
レベル保持用のＰチャネルMOSトランジスタTP2のオン抵
抗は非常に大きく設定するので、ビット線BLの電位の遷
移速度に影響を及ぼすことはない。しかも、このハイレ
ベル保持用のＰチャネルMOSトランジスタTP2のオン抵抗
は非常に大きいので、Vcc電位と接地電位Vssとの間の直
流電流が減少し、低消費電力化が可能となる。

これに対して、出力信号OUTが“L"になっている初期
状態の期間では、第１のインバータIV1の“H"出力によ
ってハイレベル保持用のＰチャネルMOSトランジスタTP2
がオフ、第２のインバータIV2の“L"出力によってＰチ
ャネルMOSトランジスタTP4がオンになっている。この
後、プリチャージ信号▲▼が活性化した時、ビット
線BLの電位は“H"に遷移し始めるが、この時にオン状態
になっているＰチャネルMOSトランジスタTP4とプリチャ
ージ用のトランジスタTP1との直列回路を介してVcc電位
からビット線BLに電流が供給されるようになり、ビット
線BLの電位の遷移速度は速い。

また、このビット線BLの電位ＶBLが第１のインバータ
IV1の閾値電厚ＶTH1を越えると、第１のインバータIV1
が反転してその出力が“L"に変化し、第２のインバータ
IV2の出力信号OUTが“H"に変化する。この第１のインバ
ータIV1の出力“L"によって、ＮチャネルMOSトランジス
タTN1がオフ、ハイレベル保持用のＰチャネルMOSトラン
ジスタTP2がオンになり、このハイレベル保持用のＰチ
ャネルMOSトランジスタTP2を介してVcc電位からビット
線BLに電流が供給されるようになる。同時に、第２のイ
ンバータIV2の出力信号OUTの“H"によってＰチャネルMO
SトランジスタTP4がオフになり、このＰチャネルMOSト
ランジスタTP4およびプリチャージ用のＰチャネルMOSト
ランジスタTP1の直列回路を介しての電流の供給が停止
する。

第８図に示すセンス回路は、第１図に示したセンス回
路と比べて、Vcc電位とビット線BLとの間に、ゲートに
プリチャージ信号▲▼が与えられるプリチャージ用
のＰチャネルMOSトランジスタTP5、およびゲートに第２
のインバータIV2の出力が与えられるプルアップ用のＰ
チャネルMOSトランジスタTP6が直列に付加接続されてい
る点が異なり、その他は同じであるので第１図中と同一
符号を付してその説明を省略する。

第８図のセンス回路の基本的な動作は、前述したよう
な第１図のセンス回路の動作と同様に行われるのでその
詳述は省略するが、動作速度の高速性を保ったまま、動
作電源電圧を例えば2V程度の低い電圧まで低下させても
出力信号OUTが“L"から“H"に変化する場合の正常な動
作が可能となる。以下、付加された回路部分の動作を説
明する。

第８図のセンス回路において、Vcc電位が例えば2V、
第１のインバータIV1の閾値電圧ＶTH1が例えば1Vである
とすると、出力信号OUTが“L"になっている初期状態の
期間では、第１のインバータIV1の“H"出力によってＮ
チャネルMOSトランジスタTN1がオン、ハイレベル保持用
のＰチャネルMOSトランジスタTP2がオフ、第２のインバ
ータIV2の“L"出力によってＰチャネルMOSトランジスタ
TP6がオンになっている。

この後、プリチャージ信号▲▼が活性化し、さら
に、ワード線駆動信号▲▼が“L"に遷移した時、
ビット線BLの電位は“H"に遷移し始めるが、オン状態の
プリチャージ用のＰチャネルMOSトランジスタTP5および
プルアップ用のＰチャネルMOSトランジスタTP6の直列回
路を介してVcc電位からビット線BLに電流が供給され、
ビット線BLの電位ＶBLが第１のインバータIV1の閾値電
圧ＶTH1を越えると、第１のインバータIV1が反転してそ
の出力が“L"に変化し、第２のインバータIV2の出力信
号OUTが“H"に変化する。

この第１のインバータIV1の出力“L"によって、Ｎチ
ャネルMOSトランジスタTN1がオフ、ハイレベル保持用の
ＰチャネルMOSトランジスタTP2がオンになり、このハイ
レベル保持用のＰチャネルMOSトランジスタTP2を介して
Vcc電位からビット線BLに電流が供給されるようにな
る。同時に、第２のインバータIV2の出力信号OUTの“H"
によってプルアップ用のＰチャネルMOSトランジスタTP6
がオフになり、プリチャージ用のＰチャネルMOSトラン
ジスタTP5およびプルアップ用のＰチャネルMOSトランジ
スタTP6の直列回路を介しての電流の供給が停止する。

なお、第８図のセンス回路は、第６図のセンス回路よ
りも高速であり、第６図のセンス回路と同様に、Vcc電
位が5V〜2Vで動作可能であり、5Vで高速動作を達成で
き、2Vでも確実に動作する。

第９図は、第６図のセンス回路の変形例を示してお
り、第６図のセンス回路におけるVcc電位と接地電位Vss
とを入れ替え、ＮチャネルMOSトランジスタとＰチャネ
ルMOSトランジスタとを入れ替え、各信号入力のレベル
を反転させるように変更したものである。ここで、Ｐは
メモリセル用のＰチャネルMOSトランジスタ、TN3〜TN5
はＮチャネルMOSトランジスタ、IV1およびIV2はインバ
ータである。

第９図のセンス回路は、第６図のセンス回路の動作に
準じて動作し、Vcc電位が5V〜2Vで動作可能であり、出
力信号OUTの立上がり時間がtpLHが短くなるのでセンス
動作が高速になる。

第10図は、第８図のセンス回路の変形例を示してお
り、第８図のセンス回路におけるVcc電位と接地電位と
を入れ替え、ＮチャネルMOSトランジスタとＰチャネルM
OSトランジスタとを入れ替え、各信号入力のレベルを反
転させるように変更したものである。ここで、Ｐはメモ
リセル用のＰチャネルMOSトランジスタ、TP7はＰチャネ
ルMOSトランジスタ、TN6〜TN9はＮチャネルMOSトランジ
スタ、IV1およびIV2はインバータである。

第10図のセンス回路は、第８図のセンス回路の動作に
準じで動作し、Vcc電位が5V〜2Vで動作可能であり、出
力信号OUTの立上がり時間がtpLHが短くなるのでセンス
動作が高速になる。

第11図は、第４図のセンス回路に対して第８図のセン
ス回路と同様に、Vcc電位とビット線BLとの間に、ゲー
トにプリチャージ信号▲▼が与えられるプリチャー
ジ用のＰチャネルMOSトランジスタTP5、およびゲートに
第２のインバータIV2の出力が与えられるプルアップ用
のＰチャネルMOSトランジスタTP6が直列に付加接続され
たセンス回路を示している。

第11図のセンス回路は、第４図のセンス回路および第
８図のセンス回路の動作に準じて動作し、Vcc電位から
Ｖ〜2Vで動作可能であり、出力信号OUTの立下がり時間t
pHLおよび立上がり時間がtpLHがそれぞれ短くなる。

［発明の効果］上述したように本発明によれば、信号入力が遷移して
から出力信号が変化するまでの時間が小さくなり、セン
ス動作が速くなり、しかも、消費電流の低減化が可能と
なるセンス回路を実現できる。また、本発明によれば、
動作電源電圧が例えば5Vから2V程度までの範囲で、正常
な動作が可能となり、しかも、高速動作が可能なセンス
回路を実現できる。従って、本発明のセンス回路は半導
体メモリなどに使用して極めて好適である。

【図面の簡単な説明】

第１図は本発明のセンス回路の一実施例を使用したROM
の一部を示す回路図、第２図は第１図中のセンス回路の
出力信号が“H"から“L"へ遷移する場合の動作を示す波
形図、第３図は第１図中のセンス回路の出力信号が“L"
から“H"へ遷移する場合の動作を示す波形図、第４図は
第１図中のセンス回路の他の例を示す回路図、第５図は
第４図のセンス回路の変形例を示す回路図、第６図は本
発明のセンス回路の他の実施例を示す回路図、第７図は
第６図のセンス回路の出力信号が“H"から“L"へ遷移す
る場合の動作を示す波形図、第８図は本発明のセンス回
路のさらに他の実施例を示す回路図、第９図は第６図の
センス回路の変形例を示す回路図、第10図は第８図のセ
ンス回路の変形例を示す回路図、第11図は本発明のセン
ス回路のさらに他の実施例を示す回路図、第12図はROM
の一般的な回路構成の一部を示す回路図、第13図は第12
図のROM中の１列分を取出してその従来例を示す回路
図、第14図は第13図中のセンス回路の出力信号が“H"か
ら“L"へ遷移する場合の動作を示す波形図、第15図は第
13図中のセンス回路の出力信号が“L"から“H"へ遷移す
る場合の動作を示す波形図、第16図は第４図中のセンス
回路の出力信号が“H"から“L"へ遷移する場合の動作を
示す波形図である。 SA″……センス回路、BL,BL1〜BL24……ビット線（入力
端）、TP1〜TP7,TP41〜TP43……ＰチャネルMOSトランジ
スタ、TN1〜TN9,TN44,TN45……ＮチャネルMOSトランジ
スタ、TP1,TP5……ＰチャネルMOSトランジスタ（電源電
位伝達手段）、TN2……ＮチャネルMOSトランジスタ（基
準電位伝達手段）、IV1……第１のインバータ、IV2……
第２のインバータ、N1〜N6,P……メモリセル用のMOSト
ランジスタ、▲▼……プリチャージ信号、PR……デ
ィスチャージ信号、▲▼〜▲▼……ワード
線駆動信号、S1〜S5……制御信号、Vcc……電源電位、V
ss……接地電位（基準電位）。

Claims

【特許請求の範囲】

【請求項１】メモリセルと、一端が前記メモリセルに接
続されるビット線と、入力端が前記ビット線の他端に接
続されるインバータと、第１電位が印加される第１電源
端子と、一端が前記第１電源端子に接続され、プリチャ
ージ信号がアクティブになるとオン状態になる第1MOSト
ランジスタと、前記ビット線と前記第1MOSトランジスタ
の他端の間に接続され、前記インバータの出力端が第１
電位になるとオン状態になる第2MOSトランジスタと、前
記ビット線と前記第１電源端子の間に接続され、前記イ
ンバータの出力端が第２電位になるとオン状態になる第
3MOSトランジスタとを具備することを特徴とする半導体
メモリ。
【請求項２】請求項１記載の半導体メモリにおいて、第２電位が印加される第２電源端子と、一端が前記第２
電源端子に接続され、プリチャージ信号がアクティブに
なるとオン状態になる第4MOSトランジスタと、前記ビッ
ト線と前記第4MOSトランジスタの他端の間に接続され、
前記インバータの出力端が第２電位になるとオン状態に
なる第5MOSトランジスタとを具備することを特徴とする
半導体メモリ。
【請求項３】メモリセルと、一端が前記メモリセルに接
続されるビット線と、入力端が前記ビット線の他端に接
続される第１インバータと、入力端が前記第１インバー
タの出力端に接続される第２インバータと、第１電位が
印加される第１電源端子と、一端が前記第１電源端子に
接続され、前記第２インバータの出力端が第２電位にな
るとオン状態になる第1MOSトランジスタと、前記ビット
線と前記第1MOSトランジスタの他端の間に接続され、プ
リチャージ信号がアクティブになるとオン状態になる第
2MOSトランジスタと、前記ビット線と前記第１電源端子
の間に接続され、前記第１インバータの出力端が第２電
位になるとオン状態になる第3MOSトランジスタとを具備
することを特徴とする半導体メモリ。
【請求項４】メモリセルと、一端が前記メモリセルに接
続されるビット線と、入力端が前記ビット線の他端に接
続される第１インバータと、入力端が前記第１インバー
タの出力端に接続される第２インバータと、第１電位が
印加される第１電源端子と、一端が前記第１電源端子に
接続され、プリチャージ信号がアクティブになるとオン
状態になる第1MOSトランジスタと、前記ビット線と前記
第1MOSトランジスタの他端の間に接続され、前記第１イ
ンバータの出力端が第１電位になるとオン状態になる第
2MOSトランジスタと、前記ビット線と前記第１電源端子
の間に接続され、前記第１インバータの出力端が第２電
位になるとオン状態になる第3MOSトランジスタと、一端
が前記第１電源端子に接続され、プリチャージ信号がア
クティブになるとオン状態になる第4MOSトランジスタ
と、前記ビット線と前記第4MOSトランジスタの他端の間
に接続され、前記第２インバータの出力端が第２電位に
なるとオン状態になる第5MOSトランジスタとを具備する
ことを特徴とする半導体メモリ。
【請求項５】請求項１又は３又は４に記載の半導体メモ
リにおいて、第２電位が印加される第２電源端子を具備し、前記メモリセルは、プログラマブル・ロジック・アレイ
を構成し、前記メモリセルは、前記ビット線と前記第２
電源端子の間に接続され、前記メモリセルのゲートに
は、ワード線駆動信号が印加されることを特徴とする半導体メモリ。