JPH08149389A - Television receiver with high aspect ratio - Google Patents
Television receiver with high aspect ratioInfo
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- JPH08149389A JPH08149389A JP6291289A JP29128994A JPH08149389A JP H08149389 A JPH08149389 A JP H08149389A JP 6291289 A JP6291289 A JP 6291289A JP 29128994 A JP29128994 A JP 29128994A JP H08149389 A JPH08149389 A JP H08149389A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、アスペクト比が１６：
９の表示画面に２系統の映像信号を映出するための信号
処理機能を有するワイドアスペクトテレビジョン受像機
に関するものである。The present invention has an aspect ratio of 16 :.
The present invention relates to a wide aspect television receiver having a signal processing function for displaying two systems of video signals on the display screen 9.
【０００２】[0002]
【従来の技術】従来から、一つの表示画面に複数の画像
を同時に表示するワイドアスペクトテレビジョン受像機
が開発されている。ワイドアスペクトテレビジョン受像
機は、アスペクト比が１６：９の表示画面を有し、例え
ば、現行のＮＴＳＣ方式の２つの映像（アスペクト比
４：３）を同時に見たり、ＶＴＲを再生しながら同時に
ＴＶ番組を見たりすることができる。2. Description of the Related Art Conventionally, a wide aspect television receiver for displaying a plurality of images on one display screen at the same time has been developed. A wide aspect television receiver has a display screen with an aspect ratio of 16: 9. For example, two current NTSC video images (aspect ratio 4: 3) can be viewed at the same time, or a VTR can be simultaneously played back on a TV. You can watch programs.
【０００３】図１６は、例えば特開平４−１１９７７１
号公報に示された従来の子画面表示機能を有する受像機
の構成を示すブロック図である。図において、３９はＮ
ＴＳＣ信号、４０は親画面用のチューナ、４１〜４３は
子画面用のチューナ、４４はチューナ４０の出力をアス
ペクト比４：３を変えずに１６対９画面に表示するため
の画面表示手段、４５は画面表示手段４４の出力で４対
３画面信号、４６は画面表示手段４４の出力でブランキ
ング領域信号、４７〜４９はそれぞれチューナ４１〜４
３の出力を圧縮する圧縮手段、５０はブランキング領域
信号４６と圧縮手段４７〜４９の出力を合成する合成手
段である。５１はワイドアスペクト画面枠、５２は親画
面、５３は子画面を表している。FIG. 16 shows, for example, Japanese Unexamined Patent Publication No. 4-119771.
FIG. 6 is a block diagram showing the configuration of a conventional receiver having a child screen display function disclosed in Japanese Patent Publication No. In the figure, 39 is N
TSC signal, 40 is a tuner for a main screen, 41 to 43 are tuners for a child screen, 44 is a screen display means for displaying the output of the tuner 40 on a 16: 9 screen without changing the aspect ratio 4: 3, Reference numeral 45 is an output of the screen display means 44, a 4 to 3 screen signal, 46 is an output of the screen display means 44, a blanking area signal, and 47 to 49 are tuners 41 to 4 respectively.
3 is a compressing means for compressing the output, and 50 is a combining means for combining the blanking area signal 46 and the outputs of the compressing means 47 to 49. 51 is a wide aspect screen frame, 52 is a parent screen, and 53 is a child screen.
【０００４】次に、上記受像機の動作について説明す
る。チューナ４０の出力は画面表示手段４４に入力さ
れ、４対３画面信号４５として親画面５２に表示され
る。チューナ４１〜４３の出力はそれぞれ圧縮手段４７
〜４９に入力されて、水平、垂直方向ともに１／３に圧
縮され、その後に合成手段５０に入力される。圧縮され
た子画面は、この合成手段５０において画面表示手段４
４からのブランキング領域信号４６と合成され、親画面
５２のブランキング領域に並ぶ３つの子画面５３として
表示される。Next, the operation of the receiver will be described. The output of the tuner 40 is input to the screen display means 44 and displayed on the main screen 52 as a 4-to-3 screen signal 45. The outputs of the tuners 41 to 43 are compression means 47, respectively.
˜49, compressed to ⅓ in both horizontal and vertical directions, and then input to the synthesizing means 50. The compressed child screen is displayed by the screen display means 4 in the synthesizing means 50.
The blanking area signal 46 from 4 is combined and displayed as three child screens 53 arranged in the blanking area of the parent screen 52.
【０００５】図１７は、ワイドアスペクトテレビジョン
における画面表示形式の一例を示す図である。アスペク
ト比１６：９のワイドアスペクト画面枠５１には、アス
ペクト比４：３のＮＴＳＣ方式の映像が画面枠の左端に
寄せて親画面５２として表示され、その右側には４ａ×
９ａの大きさのブランキング領域が生ずる。このブラン
キング領域には、同図に示すように、アスペクト比４：
３の子画面５３が３つ表示できる。従って、アスペクト
比４：３の親画面と合わせて４つの画面を同時に表示す
ることができる。FIG. 17 is a diagram showing an example of a screen display format in a wide aspect television. In a wide aspect screen frame 51 with an aspect ratio of 16: 9, an NTSC video image with an aspect ratio of 4: 3 is displayed near the left end of the screen frame as a parent screen 52, and on the right side thereof is 4a ×.
A blanking area of the size 9a is produced. In this blanking area, as shown in FIG.
Three child screens 53 can be displayed. Therefore, four screens can be simultaneously displayed together with the parent screen having the aspect ratio of 4: 3.
【０００６】[0006]
【発明が解決しようとする課題】以上のように構成され
ている従来のワイドアスペクトテレビジョン受像機で
は、複数の映像を同時に表示する場合に、水平、垂直方
向ともに圧縮された子画面の画質は、親画面と比較した
とき著しく低下したものになる。このように、従来のワ
イドアスペクトテレビジョン受像機では複数の映像を同
時に表示できるにもかかわらず、子画面は小さく圧縮さ
れ、低画質なものになるという問題点があった。In the conventional wide aspect television receiver configured as described above, when displaying a plurality of images at the same time, the image quality of the sub-screen compressed in both the horizontal and vertical directions is , When compared with the parent screen, it will be significantly reduced. As described above, although the conventional wide aspect television receiver can display a plurality of images at the same time, there is a problem in that the small screen is compressed small and the image quality becomes low.
【０００７】本発明は上記のような問題点を解消するた
めになされたもので、２系統の映像信号を主画面、副画
面ともに画質を低下させないように並べて表示できるワ
イドアスペクトテレビジョン受像機を提供することを目
的としている。The present invention has been made to solve the above problems, and provides a wide aspect television receiver capable of displaying two systems of video signals side by side on both the main screen and the sub screen so as not to deteriorate the image quality. It is intended to be provided.
【０００８】また本発明は、２系統の映像信号の状態に
よらずに、２つの表示画面を安定して構成できる信号処
理機能を有するワイドアスペクトテレビジョン受像機を
提供することを目的としている。It is another object of the present invention to provide a wide aspect television receiver having a signal processing function capable of stably constructing two display screens regardless of the states of video signals of two systems.
【０００９】[0009]
【課題を解決するための手段】本発明の請求項１のワイ
ドアスペクトテレビジョン受像機は、ＮＴＳＣ方式を含
むアスペクト比４：３の２系統の映像信号に基づいて、
アスペクト比１６：９の表示画面に２種の画像を並べて
表示するようにしたワイドアスペクトテレビジョン受像
機において、上記２系統の映像信号それぞれのフィール
ド種別を判定するフィールド判定手段（８，１６）と、
上記フィールド判定手段からの出力に基づいて上記２系
統の映像信号間の時間的前後関係を検出する前後関係検
出手段（１７）と、上記２系統の映像信号のうち一方の
映像信号を２系統の映像信号間の時間的ズレ分だけ遅延
させるとともに水平方向に時間軸変換及び時間シフトす
る第一の時間軸遅延手段（２５，２６）と、上記第一の
時間軸遅延手段を通らない他方の映像信号を水平方向に
時間軸変換及び時間シフトする第二の時間軸遅延手段
（２１〜２４）と、上記前後関係検出手段の出力に基づ
いて上記第一及び第二の時間軸遅延手段に入力される上
記２系統の映像信号を入れ替えるとともに、その入れ替
えに連動して第一及び第二の時間軸遅延手段を制御する
制御信号のタイミング及びクロック周波数を入れ替える
第一のセレクト手段（１８，１９）と、上記第一及び第
二の時間軸遅延手段の出力を切り替える第二のセレクト
手段（２７，３０）と、上記前後関係検出手段の出力に
基づき時間的に進んでいる映像信号を第一の時間軸遅延
手段に書き込み、かつ上記第二の時間軸遅延手段に書き
込まれた映像信号の同期タイミングで読み出すととも
に、上記第二のセレクト手段及び上記第一及び第二の時
間軸遅延手段を制御する制御手段（２０）とを備えたこ
とを特徴とする。According to another aspect of the present invention, there is provided a wide aspect television receiver based on video signals of two systems having an aspect ratio of 4: 3 including the NTSC system.
In a wide aspect television receiver configured to display two types of images side by side on a display screen having an aspect ratio of 16: 9, field determining means (8, 16) for determining the field type of each of the two systems of video signals. ,
A context detection means (17) for detecting a temporal context between the video signals of the two systems based on the output from the field determination means, and one video signal of the video signals of the two systems of the two systems. First time axis delay means (25, 26) for delaying by a time shift between the video signals and for time axis conversion and time shift in the horizontal direction, and the other video which does not pass through the first time axis delay means. Second time axis delay means (21 to 24) for time-axis converting and time-shifting the signal in the horizontal direction, and input to the first and second time axis delay means based on the output of the context detection means. First selecting means for switching the video signals of the above two systems and for switching the timings and clock frequencies of the control signals for controlling the first and second time axis delay means in conjunction with the switching. 18, 19), a second selecting means (27, 30) for switching the outputs of the first and second time axis delaying means, and a video signal which is advanced in time based on the output of the context detecting means. To the first time-axis delay means and read at the synchronization timing of the video signal written to the second time-axis delay means, and the second select means and the first and second time-axis delays. And a control means (20) for controlling the means.
【００１０】本発明の請求項２のワイドアスペクトテレ
ビジョン受像機は、上記フィールド判定手段の誤判定を
補償する補償手段を備えたことを特徴とする。A wide aspect television receiver according to a second aspect of the present invention is characterized in that it is provided with a compensating means for compensating the erroneous determination of the field determining means.
【００１１】本発明の請求項３に係るワイドアスペクト
テレビジョン受像機は、上記前後関係検出手段がさら
に、上記２系統の映像信号それぞれについてのフィール
ド判定信号の１フィールド間の状態差を比較する比較手
段と、上記比較手段での比較結果に基づいて上記２系統
の映像信号それぞれの異常状態を検出する異常検出手段
とを備えたことを特徴とする。In the wide aspect television receiver according to claim 3 of the present invention, the front-rear relationship detecting means further compares the state difference between the fields of the field determination signal for each of the video signals of the two systems. Means and an abnormality detection means for detecting an abnormal state of each of the video signals of the two systems based on the comparison result of the comparison means.
【００１２】本発明の請求項４に係るワイドアスペクト
テレビジョン受像機は、上記前後関係検出手段がさら
に、上記２系統の映像信号それぞれについてのフィール
ド判定信号の２フィールド間及び１フィールド間の状態
差を比較する比較手段と、上記比較手段での比較結果に
基づいて上記２系統の映像信号それぞれの異常状態を検
出する異常検出手段とを備えたことを特徴とする。According to a fourth aspect of the present invention, in the wide aspect television receiver, the front-rear relationship detecting means further includes a state difference between two fields and one field of the field determination signal for each of the two systems of video signals. Are provided, and an abnormality detecting means for detecting an abnormal state of each of the video signals of the two systems based on the comparison result of the comparing means.
【００１３】[0013]
【作用】本発明の請求項１におけるワイドアスペクトテ
レビジョン受像機は、２系統の映像信号入力のうち１系
統を第一の時間軸遅延手段として例えばフィールドメモ
リ等の１画面メモリに通し、且つ他方を第二の時間軸遅
延手段として例えばラインメモリに通し、各々を時間的
に圧縮及び移動させて、両者を水平期間で切り換えて一
つの表示画面に並べて表示する。この時、両者の時間的
前後関係を検出してメモリの選択をきめ、両メモリの制
御信号の水平位置とクロック周波数を上記時間的前後関
係の検出結果により書き込むメモリの入れ替えと連動し
て入れ替える様に動作する。In the wide aspect television receiver according to claim 1 of the present invention, one of the two video signal inputs is passed through a single screen memory such as a field memory as the first time axis delay means, and the other is passed. As a second time-axis delay means, for example, are passed through a line memory, and each is temporally compressed and moved, and both are switched in the horizontal period and displayed side by side on one display screen. At this time, it is necessary to detect the temporal front-and-rear relationship between the two and decide the memory, and switch the horizontal position and the clock frequency of the control signals of both memories in conjunction with the replacement of the memory to be written according to the detection result of the above-mentioned temporal front-and-rear relationship. To work.
【００１４】本発明の請求項２におけるワイドアスペク
トテレビジョン受像機は、更に、時間的前後関係を検出
するためのフィールド判定結果の誤判定に対し補償する
ように動作する。The wide aspect television receiver according to claim 2 of the present invention further operates to compensate for an erroneous determination of the field determination result for detecting the temporal context.
【００１５】請求項３におけるワイドアスペクトテレビ
ジョン受像機は、２系統の映像信号入力それぞれに対す
るフィールド判定回路出力の１フィールド間の状態を比
較することにより、入力が正常なインターレース信号で
あるか否かを検出し、正常であれば上記前後関係検出手
段での結果をそのまま出力し、異常状態を検出した場合
にはそれ以前の状態を固定するように動作する。According to the third aspect of the wide aspect television receiver, whether the input is a normal interlaced signal or not by comparing the states of one field of the field determination circuit output with respect to each of the two systems of video signal input. If it is normal, the result of the context detection means is output as it is, and if an abnormal state is detected, the previous state is fixed.
【００１６】請求項４におけるワイドアスペクトテレビ
ジョン受像機は、２系統の映像信号入力それぞれに対す
るフィールド判定回路出力の１フィールド間の状態及び
２フィールド間の状態を比較することにより、入力が正
常なインターレース信号であるかノンインターレース信
号であるか或いは異常信号であるかを検出し、正常なイ
ンターレース信号の場合には前後関係検出手段での結果
をそのまま出力し、それ以外の場合は前後関係検出手段
の出力を固定化するように動作する。According to a fourth aspect of the present invention, in a wide aspect television receiver, by comparing the state between one field and the state between two fields of the field determination circuit output for each of the two systems of video signal input, the interlace with a normal input is obtained. It is detected whether it is a signal, a non-interlaced signal, or an abnormal signal, and in the case of a normal interlaced signal, the result of the context detection means is output as it is, and in other cases, it is detected by the context detection means. Operates to fix the output.
【００１７】[0017]
実施例１．以下、本発明の一実施例を図１乃至図９に基
づいて説明する。図１は、本発明の実施例１におけるワ
イドアスペクトテレビジョン受像機の信号処理部分を示
すブロック図である。図１において、１〜３は第一の映
像信号の入力端子であり、１からは輝度信号が、２から
は青系色差信号が、３からは赤系色差信号がそれぞれ入
力する。以下では、これら各信号をそれぞれＹ信号、Ｂ
−Ｙ信号、Ｒ−Ｙ信号と略記する。４はＢ−Ｙ信号、Ｒ
−Ｙ信号から多重色差信号を形成するマルチプレクサ、
５はＹ信号から同期信号を抜き出す同期分離回路であ
る。６はＹ信号を量子化するＡ／Ｄ変換回路、７はマル
チプレクサ４により多重化された色差信号を量子化する
Ａ／Ｄ変換回路である。８は同期分離回路５の出力を受
けて第一の映像信号のフィールド種別を判定するフィー
ルド判定回路である。また、９〜１１は第二の映像信号
の入力端子であり、９からはＹ信号が、１０からはＢ−
Ｙ信号が、１１からはＲ−Ｙ信号がそれぞれ入力する。
１２はＢ−Ｙ信号、Ｒ−Ｙ信号から多重色差信号を形成
するマルチプレクサ、１３はＹ信号から同期信号を抜き
出す同期分離回路である。１４はＹ信号を量子化するＡ
／Ｄ変換回路、１５はマルチプレクサ１２により多重化
された色差信号を量子化するＡ／Ｄ変換回路である。１
６は同期分離回路１３の出力を受けて第二の映像信号の
フィールド種別を判定するフィールド判定回路である。Example 1. An embodiment of the present invention will be described below with reference to FIGS. First Embodiment FIG. 1 is a block diagram showing a signal processing portion of a wide aspect television receiver according to a first embodiment of the present invention. In FIG. 1, reference numerals 1 to 3 are input terminals for a first video signal, and a luminance signal is input from 1, a blue color difference signal is input from 2, and a red color difference signal is input from 3. In the following, these respective signals will be referred to as Y signal and B signal, respectively.
Abbreviated as -Y signal and RY signal. 4 is a BY signal, R
A multiplexer for forming a multiple color difference signal from the Y signal,
Reference numeral 5 is a sync separation circuit for extracting a sync signal from the Y signal. Reference numeral 6 is an A / D conversion circuit for quantizing the Y signal, and 7 is an A / D conversion circuit for quantizing the color difference signals multiplexed by the multiplexer 4. A field determination circuit 8 receives the output of the sync separation circuit 5 and determines the field type of the first video signal. Further, 9 to 11 are input terminals for the second video signal, and the Y signal is from 9 and the B signal is from 10.
The Y signal and the RY signal from 11 are input, respectively.
Reference numeral 12 is a multiplexer that forms a multiple color difference signal from the BY signal and RY signal, and 13 is a sync separation circuit that extracts the sync signal from the Y signal. 14 is A for quantizing the Y signal
An A / D conversion circuit, 15 is an A / D conversion circuit that quantizes the color difference signals multiplexed by the multiplexer 12. 1
A field determination circuit 6 receives the output of the sync separation circuit 13 and determines the field type of the second video signal.
【００１８】１７は前後関係検出回路であり、上記同期
分離回路５、フィールド判定回路８、同期分離回路１３
及びフィールド判定回路１６の出力より上記第一の映像
信号と第二の映像信号間の時間的な前後関係を検出する
ものである。１８は映像入力セレクト回路であり、上記
第一の映像信号系と上記第二の映像信号系との映像入力
を前後関係検出回路１７の検出結果に基づいてセレクト
するものである。１９は同期信号セレクト回路であり、
映像入力セレクト回路１８と連動して、上記第一の映像
信号系の同期分離回路５と第二の映像信号系の同期分離
回路１３を前後関係検出回路１７の検出結果に基づいて
セレクトするものである。Reference numeral 17 denotes a context detection circuit, which is the sync separation circuit 5, the field determination circuit 8, and the sync separation circuit 13.
And the output of the field determination circuit 16 detects the temporal front-rear relationship between the first video signal and the second video signal. Reference numeral 18 denotes a video input selection circuit, which selects the video input of the first video signal system and the second video signal system based on the detection result of the context detection circuit 17. 19 is a sync signal select circuit,
In conjunction with the video input select circuit 18, the sync separation circuit 5 of the first video signal system and the sync separation circuit 13 of the second video signal system are selected based on the detection result of the context detection circuit 17. is there.
【００１９】２０は制御回路、２１〜２４はラインメモ
リ、２５、２６はフィールドメモリであり、制御回路２
０は前後関係検出回路１７の検出結果と同期信号セレク
ト回路１９の出力とを受けて、ラインメモリ２１〜２４
とフィールドメモリ２５及び２６の制御信号を発生す
る。この制御回路２０は、さらに上記映像入力セレクト
回路１８、及び同期信号セレクト回路１９に接続され、
Ａ／Ｄ変換回路６及び７、Ａ／Ｄ変換回路１４及び１５
の各出力を前後関係検出回路１７の検出結果に応じて、
ラインメモリ２１〜２４またはフィールドメモリ２５及
び２６のどちらかにそれぞれ書き込むように制御してい
る。Reference numeral 20 is a control circuit, 21 to 24 are line memories, and 25 and 26 are field memories.
0 receives the detection result of the context detection circuit 17 and the output of the synchronization signal select circuit 19, and the line memories 21 to 24
And the control signals for the field memories 25 and 26 are generated. The control circuit 20 is further connected to the video input select circuit 18 and the sync signal select circuit 19,
A / D conversion circuits 6 and 7, A / D conversion circuits 14 and 15
Each output of the, according to the detection result of the context detection circuit 17,
The line memories 21 to 24 or the field memories 25 and 26 are controlled to be written respectively.
【００２０】２７はＹ信号セレクト回路であり、上記制
御回路２０の出力を受けて、ラインメモリ２１及び２２
とフィールドメモリ２５に記憶されたＹ信号から一つの
合成画面のためのＹ信号を合成する。２８はＹ信号セレ
クト回路２７の出力をアナログ信号に変換するＤ／Ａ変
換回路であり、２９は合成映像信号のＹ信号出力端子で
ある。３０は色差信号セレクト回路であり、上記制御回
路２０の出力を受けて、ラインメモリ２３及び２４とフ
ィールドメモリ２６に記憶されたＢ−Ｙ信号、Ｒ−Ｙ信
号から一つの合成画面のための色差信号を合成する。３
１は色差信号セレクト回路３０から出力される多重化さ
れた色差信号をそれぞれＢ−Ｙ信号とＲ−Ｙ信号に分離
するＳ／Ｐ（シリアル／パラレル）変換回路である。３
２はＳ／Ｐ変換回路３１出力のうちＲ−Ｙ信号系をアナ
ログ信号に変換するＤ／Ａ変換回路であって、３４はそ
のＲ−Ｙ信号の出力端子である。３３はＳ／Ｐ変換回路
３１の出力のうちＢ−Ｙ信号系をアナログ信号に変換す
るＤ／Ａ変換回路であって、３５はそのＢ−Ｙ信号の出
力端子である。３６は上記制御回路２０に制御データを
送るマイコンである。A Y signal select circuit 27 receives the output of the control circuit 20 and receives line memories 21 and 22.
And a Y signal for one combined screen from the Y signals stored in the field memory 25. Reference numeral 28 is a D / A conversion circuit for converting the output of the Y signal select circuit 27 into an analog signal, and 29 is a Y signal output terminal for the composite video signal. A color difference signal select circuit 30 receives the output of the control circuit 20 and uses the BY and RY signals stored in the line memories 23 and 24 and the field memory 26 to obtain a color difference for one combined screen. Combine signals. Three
Reference numeral 1 denotes an S / P (serial / parallel) conversion circuit that separates the multiplexed color difference signals output from the color difference signal selection circuit 30 into BY signals and RY signals, respectively. Three
Reference numeral 2 is a D / A conversion circuit for converting the RY signal system of the S / P conversion circuit 31 output into an analog signal, and 34 is an output terminal for the RY signal. 33 is a D / A conversion circuit for converting the BY signal system of the output of the S / P conversion circuit 31 into an analog signal, and 35 is an output terminal for the BY signal. Reference numeral 36 is a microcomputer that sends control data to the control circuit 20.
【００２１】つぎに、ワイドアスペクトテレビジョン受
像機の信号処理動作について説明する。２系統の映像信
号のうち第一の映像信号は入力端子１〜３に、第二の映
像信号は入力端子９〜１１に、各々Ｙ信号、Ｂ−Ｙ信
号、Ｒ−Ｙ信号として入力される。入力端子１から入力
された第一のＹ信号はＡ／Ｄ変換回路６により量子化さ
れ、同時に同期分離回路５により複合同期信号と水平同
期信号及び垂直同期信号が分離抽出される。入力端子２
から入力された第一のＢ−Ｙ信号と、入力端子３から入
力された第一のＲ−Ｙ信号は、マルチプレクサ４により
時分割多重される。以下では、このように多重化された
色差信号をＢ−Ｙ信号／Ｒ−Ｙ信号とも呼ぶ。マルチプ
レクサ４によりＢ−Ｙ／Ｒ−Ｙ信号はＡ／Ｄ変換回路７
により量子化される。Next, the signal processing operation of the wide aspect television receiver will be described. Of the two systems of video signals, the first video signal is input to the input terminals 1 to 3 and the second video signal is input to the input terminals 9 to 11 as Y signal, BY signal and RY signal, respectively. . The first Y signal input from the input terminal 1 is quantized by the A / D conversion circuit 6, and at the same time, the sync separation circuit 5 separates and extracts the composite sync signal, the horizontal sync signal, and the vertical sync signal. Input terminal 2
The first BY signal input from the input terminal and the first RY signal input from the input terminal 3 are time-division multiplexed by the multiplexer 4. In the following, the color difference signal thus multiplexed is also referred to as a BY signal / RY signal. The multiplexer 4 converts the BY / RY signal into an A / D conversion circuit 7
Is quantized by.
【００２２】一方、入力端子９から入力された第二のＹ
信号はＡ／Ｄ変換回路１４により量子化され、同時に同
期分離回路１３により複合同期信号と水平同期信号及び
垂直同期信号が分離抽出される。入力端子１０から入力
された第二のＢ−Ｙ信号と、入力端子１１から入力され
た第二のＲ−Ｙ信号は、マルチプレクサ１２により時分
割多重される。マルチプレクサ１２によりＢ−Ｙ信号／
Ｒ−Ｙ信号はＡ／Ｄ変換回路１５により量子化される。On the other hand, the second Y input from the input terminal 9
The signal is quantized by the A / D conversion circuit 14, and at the same time, the sync separation circuit 13 separates and extracts the composite sync signal, the horizontal sync signal, and the vertical sync signal. The second BY signal input from the input terminal 10 and the second RY signal input from the input terminal 11 are time-division multiplexed by the multiplexer 12. By the multiplexer 12, the BY signal /
The RY signal is quantized by the A / D conversion circuit 15.
【００２３】同期分離回路５からの第一の映像信号の水
平同期信号及び垂直同期信号（以下、第一の同期系と略
す）は、フィールド判定回路８に入力されてフィールド
種別が判定される。同様に同期分離回路１３からの第二
の映像信号の水平同期信号及び垂直同期信号（以下、第
二の同期系と略す）は、フィールド判定回路１６に入力
されてフィールド種別が判定される。ここで、フィール
ド種別の判定とは、同期分離回路５、１３からそれぞれ
フィールド判定回路８、１６に入力される各同期信号に
基づいて、各同期系毎にその瞬間が奇数フィールドか偶
数フィールドかを判定することである。フィールド判定
回路８及び１６のフィールド判定信号は各々前後関係検
出回路１７に入力され、ここで２系統の映像信号につい
てのフィールド種別の比較に基づいて、合成される２つ
の画面の間の時間的な前後関係が検出される。The horizontal synchronizing signal and the vertical synchronizing signal (hereinafter, abbreviated as the first synchronizing system) of the first video signal from the synchronizing separation circuit 5 are input to the field determining circuit 8 and the field type is determined. Similarly, the horizontal synchronizing signal and the vertical synchronizing signal (hereinafter, abbreviated as a second synchronizing system) of the second video signal from the synchronizing separation circuit 13 are input to the field determining circuit 16 and the field type is determined. Here, the determination of the field type refers to whether the moment is an odd field or an even field for each synchronization system based on the synchronization signals input from the synchronization separation circuits 5 and 13 to the field determination circuits 8 and 16, respectively. It is to judge. The field determination signals of the field determination circuits 8 and 16 are respectively input to the front-rear relationship detection circuit 17, and here, based on the comparison of the field types for the two systems of video signals, the temporal comparison between the two screens to be combined is performed. The context is detected.
【００２４】図２は、図１におけるフィールド判定回路
の具体的構成の一例を示す図である。図３は、フィール
ド判定回路の動作を説明するタイミングチャートであ
る。図４は、図１における前後関係検出回路の動作を説
明するタイミングチャートである。FIG. 2 is a diagram showing an example of a specific configuration of the field determination circuit in FIG. FIG. 3 is a timing chart for explaining the operation of the field determination circuit. FIG. 4 is a timing chart for explaining the operation of the context detection circuit in FIG.
【００２５】図２において、フィールド判定回路８は以
下の各要素から構成されている。８ａは、同期分離回路
５で分離検出された水平同期信号ＨＤ及び垂直同期信号
ＶＤを受けてフィールドを検出するフィールド検出回路
である。８ｂは、フィールド検出回路８ａのフィールド
検出信号Ｄからそれぞれ０、２、４、６フィールド遅延
した４つのデータＤ0,Ｄ2,Ｄ4,Ｄ6を出力する遅延回路
であり、８ｃは、垂直同期信号ＶＤを受けてトグル動作
をするフリップフロップ回路である。８ｄは、遅延回路
８ｂの４本の遅延出力とフリップフロップ回路８ｃの第
一出力Ｆ1とを比較するコンパレータ回路であり、８ｅ
は、コンパレータ回路８ｄの出力を受けてフリップフロ
ップ回路８ｃの第一出力Ｆ1、第二出力Ｆ2を切り替える
セレクト回路である。In FIG. 2, the field determination circuit 8 is composed of the following elements. Reference numeral 8a denotes a field detection circuit that receives a horizontal synchronization signal HD and a vertical synchronization signal VD that are separated and detected by the synchronization separation circuit 5 and detects a field. Reference numeral 8b is a delay circuit for outputting four data D 0 , D 2 , D 4 , D 6 delayed by 0 , 2 , 4 , 6 fields from the field detection signal D of the field detection circuit 8a, and 8c is a vertical circuit. It is a flip-flop circuit that receives the synchronization signal VD and performs a toggle operation. Reference numeral 8d is a comparator circuit for comparing the four delayed outputs of the delay circuit 8b with the first output F 1 of the flip-flop circuit 8c, and 8e
Is a select circuit that receives the output of the comparator circuit 8d and switches between the first output F 1 and the second output F 2 of the flip-flop circuit 8c.
【００２６】図３は、図２のフィールド判定回路８の動
作を説明するタイミングチャートである。図３におい
て、フィールド検出回路８ａでは垂直同期信号ＶＤと水
平同期信号ＨＤとの位相差からフィールド種別を判定す
る。一般に、このフィールドの判定では、ＶＤがＨＤの
水平走査期間の中央部分より前に在るか、否かに基づい
て決定される。そして、ここからフィールド検出信号Ｄ
として、映像信号の奇、偶フィールドごとに固定的に状
態が反転する信号を発生する。ここで、図３の左半分に
示す「誤検出」とは、突発的な、もしくは周期的なノイ
ズが混入する等の原因によって、入力する映像信号が正
常であるにもかかわらずフィールド検出信号Ｄが欠落す
る場合をいう。遅延回路８ｂでは、フィールド検出回路
８ａの検出信号Ｄを垂直同期信号ＶＤによりシフトし、
遅延させることによって、遅延出力として２ｎ（ｎは自
然数）フィールド遅延したデータを出力する。FIG. 3 is a timing chart for explaining the operation of the field determination circuit 8 shown in FIG. In FIG. 3, the field detection circuit 8a determines the field type from the phase difference between the vertical synchronizing signal VD and the horizontal synchronizing signal HD. In general, the determination of this field is made based on whether or not VD is before the central portion of the horizontal scanning period of HD. From here, the field detection signal D
As a signal, a signal whose state is fixedly inverted is generated for each odd and even field of the video signal. Here, "erroneous detection" shown in the left half of FIG. 3 means that the field detection signal D Is missing. In the delay circuit 8b, the detection signal D of the field detection circuit 8a is shifted by the vertical synchronizing signal VD,
By delaying, 2n (n is a natural number) field delayed data is output as a delayed output.
【００２７】ここでは、一例として０、２、４、６フィ
ールド遅延するデータＤ0,Ｄ2,Ｄ4,Ｄ6を出力してい
る。一方、フリップフロップ回路８ｃは垂直同期信号Ｖ
Ｄを受けてトグル動作し、フィールドごとに反転する信
号として互いに極性が逆の２系統の第一出力Ｆ1、第二
出力Ｆ2を発生している。コンパレータ回路８ｄでは遅
延回路８ｂの４つの遅延データＤ0,Ｄ2,Ｄ4,Ｄ6とフリ
ップフロップ回路８ｃの一方の出力である第一出力Ｆ1
とを比較し、前者の少なくとも一つのデータが後者の第
一出力Ｆ1と一致するか否かを検出する。なお、「誤検
出」の判別のためには、比較するべき期間として数フィ
ールド程度の遅延数に設定することが望ましく、あまり
長い比較期間を設ければ、異常状態の検出が困難にな
る。Here, as an example, data D 0 , D 2 , D 4 , and D 6 delayed by 0 , 2 , 4 , and 6 fields are output. On the other hand, the flip-flop circuit 8c outputs the vertical synchronizing signal V
Upon receiving D, it toggles and generates two systems of first output F 1 and second output F 2 whose polarities are opposite to each other as signals that are inverted for each field. Four delay data D 0 of the comparator circuit 8d In the delay circuit 8b, D 2, D 4, D 6 and the first output F 1 which is one of the outputs of the flip-flop circuit 8c
Are compared to detect whether or not at least one of the former data matches the first output F 1 of the latter. In order to determine “erroneous detection”, it is desirable to set a delay number of about several fields as a period to be compared, and if a too long comparison period is provided, it becomes difficult to detect an abnormal state.
【００２８】セレクト回路８ｅは、フリップフロップ回
路８ｃの第一出力Ｆ1、第二出力Ｆ2のいずれかを、コン
パレータ回路８ｄの出力に応じて選択する。すなわちセ
レクト回路８ｅにおいて、コンパレータ回路８ｄへ入力
するデータＤ0,Ｄ2,Ｄ4,Ｄ6のうち少なくとも一入力が
フリップフロップ回路８ｃの第一出力Ｆ1と一致すると
きには、このコンパレータ回路８ｄで比較に用いた第一
出力Ｆ1が選択される。反対に、データＤ0,Ｄ2,Ｄ4,Ｄ6
が第一出力Ｆ1と完全不一致のときには、他方の出力で
ある第二出力Ｆ2が選択される。フィールド判定回路８
をこのように構成したときのフィールド判定信号ＦＰの
論理式は、遅延回路８ｂ出力の現フィールドのデータ値
をＤ０、２フィールド前のデータ値をＤ２、４フィール
ド前のデータ値をＤ４、６フィールド前のデータ値をＤ
６、フリップフロップ回路８ｃの比較側出力値をＦとす
るとき、例えばThe select circuit 8e selects either the first output F 1 or the second output F 2 of the flip-flop circuit 8c according to the output of the comparator circuit 8d. That is, in the select circuit 8e, when at least one input of the data D 0 , D 2 , D 4 , D 6 input to the comparator circuit 8d matches the first output F 1 of the flip-flop circuit 8c, the comparator circuit 8d The first output F 1 used for comparison is selected. On the contrary, data D 0 , D 2 , D 4 , D 6
Is completely different from the first output F 1 , the other output, the second output F 2, is selected. Field determination circuit 8
In this case, the logical expression of the field determination signal FP is as follows: the data value of the current field output from the delay circuit 8b is D0, the data value two fields before is D2, and the data value four fields before is D4, 6 fields. Previous data value is D
6. When the output value on the comparison side of the flip-flop circuit 8c is F, for example,
【００２９】[0029]
【数１】 [Equation 1]
【００３０】の様に表される。したがって、タイミング
ＡにおいてＦＰの出力はＨレベルに反転して、誤検出補
償が可能になる。It is represented as follows. Therefore, at the timing A, the output of the FP is inverted to the H level, and erroneous detection compensation can be performed.
【００３１】なお図３においては、タイミングＡでの誤
検出としてフィールド判定信号ＦＰのパルスＡが修復さ
れる場合とともに、タイミングＢで映像信号入力が異常
状態であると判断されて修復されない場合を示してい
る。この「異常状態」とは、低電界時や低Ｓ／Ｎ比の時
の映像信号の状態をいう。また、図２、図３に基づくフ
ィールド判定回路８の説明は、図１のフィールド判定回
路１６についてもまったく同様に適用できるので、その
説明は省略する。FIG. 3 shows a case where the pulse A of the field determination signal FP is repaired as an erroneous detection at timing A, and a case where the video signal input is judged to be in an abnormal state at timing B and is not repaired. ing. The "abnormal state" means a state of the video signal when the electric field is low or the S / N ratio is low. The description of the field determination circuit 8 based on FIGS. 2 and 3 can be applied to the field determination circuit 16 of FIG. 1 in exactly the same manner, and therefore the description thereof is omitted.
【００３２】図４は、図１における前後関係検出回路１
７の動作を説明するタイミングチャートである。入力さ
れる２系統の映像信号が正常なインターレース信号であ
れば、ノイズの影響などによる誤検出が補償されている
から、フィールド判定回路８及び１６のフィールド判定
信号ＦＰについて、図４（ａ）と（ｂ）にそれぞれ示す
ような、２通りの時間的な前後関係が生じるものと考え
られる。同図（ａ）は第一の系統の映像信号が先行して
いる場合であり、同図（ｂ）は第二の系統の映像信号が
先行している場合である。ここで、Ｏｄｄは奇数フィー
ルド、Ｅｖｅｎは偶数フィールド（以下、前者をＯ、後
者をＥと略記する。）であることを示す。FIG. 4 shows the context detection circuit 1 shown in FIG.
7 is a timing chart for explaining the operation of No. 7. If the two input video signals are normal interlaced signals, erroneous detection due to the influence of noise or the like is compensated. Therefore, the field determination signals FP of the field determination circuits 8 and 16 are as shown in FIG. It is considered that there are two kinds of temporal contexts as shown in (b). The same figure (a) is the case where the video signal of the 1st system precedes, and the figure (b) is the case where the video signal of the 2nd system precedes. Here, Odd indicates an odd field, and Even indicates an even field (hereinafter, the former is abbreviated as O and the latter is abbreviated as E).
【００３３】まず映像１と映像２の関係で映像１が先行
する同図（ａ）のような前後関係があるとき、表１に示
すように映像１のＯ→Ｅの変化点で映像２がＯであり、
Ｅ→Ｏの変化点ではＥとなる。また、映像２のＯ→Ｅの
変化点で映像１がＥ、Ｅ→Ｏ変化点でＯとなる。そこ
で、このとき映像１が先行していると判定する。First, when there is a front-rear relationship as shown in FIG. 3A in which the image 1 precedes the image 1 and the image 2, as shown in Table 1, the image 2 changes at the changing point of O → E of the image 1. O,
It becomes E at the change point of E → O. Further, the image 1 becomes E at the change point of O → E of the image 2 and becomes O at the change point of E → O. Therefore, at this time, it is determined that the image 1 is ahead.
【００３４】反対に、（ｂ）のような前後関係があると
き、表１に示すように映像１のＯ→Ｅの変化点で映像２
がＥ、Ｅ→Ｏの変化点でＯとなる。また、映像２のＯ→
Ｅの変化点で映像１がＯ、Ｅ→Ｏの変化点でＥとなる。
そこで、このとき映像２が先行していると判定する。On the contrary, when there is a front-rear relationship as shown in (b), as shown in Table 1, at the change point of O → E of the image 1, the image 2 is changed.
Becomes O at the transition point of E and E → O. In addition, O of image 2 →
The image 1 becomes O at the change point of E, and becomes E at the change point of E → O.
Therefore, at this time, it is determined that the video 2 is ahead.
【００３５】[0035]
【表１】 [Table 1]
【００３６】なお、ＶＴＲの特殊再生時やビデオゲーム
等の非標準信号入力時や低電界信号入力時などでは、同
期分離が不完全になってフィールド判定信号を正しく判
定することができない。このような異常状態では、２系
統の映像信号についての時間的な前後関係が図４のよう
な関係として成立しなくなる。したがって、入力信号が
異常状態になったときの対策については、他の実施例に
おいて述べる。During special reproduction of the VTR, input of a non-standard signal such as a video game, or input of a low electric field signal, the sync separation is incomplete and the field determination signal cannot be correctly determined. In such an abnormal state, the temporal context of the two video signals cannot be established as shown in FIG. Therefore, countermeasures when the input signal becomes abnormal will be described in another embodiment.
【００３７】図１に戻って、ワイドアスペクトテレビジ
ョン受像機の信号処理動作についてさらに説明する。映
像入力セレクト回路１８では上記両系統の映像信号を次
段のラインメモリ２１〜２４もしくはフィールドメモリ
２５、２６のどちらに送るかを上記前後関係検出回路１
７の検出結果を受けて選択する。この時、時間的に進ん
でいる系統をフィールドメモリ２５、２６に送り、他の
系統をラインメモリ２１〜２４に送ることになる。ま
た、同期信号セレクト回路１９では同期分離回路５およ
び１３の出力を、映像入力セレクト回路１８と連動して
選択し制御回路２０に入力する。制御回路２０では、映
像入力セレクト回路１８の選択によって映像信号が送ら
れるメモリの制御信号及びクロックを、同期信号セレク
ト回路１９により選択された同期信号に基づいて発生す
る。Returning to FIG. 1, the signal processing operation of the wide aspect television receiver will be further described. The video input select circuit 18 determines which of the line memories 21 to 24 or the field memories 25 and 26 in the next stage to send the video signals of both systems to the context detection circuit 1 described above.
The detection result of No. 7 is received and selected. At this time, the system advanced in time is sent to the field memories 25 and 26, and the other system is sent to the line memories 21 to 24. Further, the sync signal select circuit 19 selects the outputs of the sync separation circuits 5 and 13 in conjunction with the video input select circuit 18 and inputs them to the control circuit 20. The control circuit 20 generates a control signal and a clock of a memory to which a video signal is sent by the selection of the video input selection circuit 18, based on the synchronization signal selected by the synchronization signal selection circuit 19.
【００３８】例えば前後関係検出回路１７の検出結果か
ら、第二の映像信号が第一の映像信号より時間的に進ん
でいたと判断すると、映像入力セレクト回路１８によっ
て第二の映像信号はフィールドメモリ２５、２６に送ら
れる。制御回路２０では同期信号セレクト回路１９から
の第二の同期信号をもとに書き込み系クロック及びメモ
リ制御信号を発生し、これによってフィールドメモリ２
５、２６に書き込みを行う。一方、第一の映像信号はラ
インメモリ２１〜２４に送られ、制御回路２０で第一の
同期信号をもとに書き込み系クロック及びメモリ制御信
号を発生し、これによってラインメモリ２１〜２４に書
き込みを行う。更に第一の同期信号をもとに読み出し系
クロック及びメモリ制御信号を発生し、両メモリの読み
出しを行って一つの画面に合成する。For example, if it is determined from the detection result of the context detection circuit 17 that the second video signal is ahead of the first video signal in time, the video input select circuit 18 sends the second video signal to the field memory. 25,26. The control circuit 20 generates a write system clock and a memory control signal based on the second sync signal from the sync signal select circuit 19, and thereby the field memory 2
5 and 26 are written. On the other hand, the first video signal is sent to the line memories 21 to 24, and the control circuit 20 generates a write-system clock and a memory control signal based on the first synchronization signal, thereby writing to the line memories 21 to 24. I do. Further, a read system clock and a memory control signal are generated based on the first synchronizing signal, and both memories are read and combined into one screen.
【００３９】図５は、図１における制御回路２０の具体
的構成の一例を示すブロック図である。図６は、図１に
おけるフィールドメモリの制御動作を説明する概念図、
図７は、図１におけるラインメモリの制御動作を説明す
る概念図、図８は、図１におけるラインメモリとフィー
ルドメモリからセレクトされるＹ信号および色差信号を
説明するタイミングチャート、図９は、図８におけるセ
レクト結果に基づく表示画面を説明する概念図である。FIG. 5 is a block diagram showing an example of a concrete configuration of the control circuit 20 in FIG. FIG. 6 is a conceptual diagram illustrating the control operation of the field memory in FIG.
7 is a conceptual diagram for explaining the control operation of the line memory in FIG. 1, FIG. 8 is a timing chart for explaining Y signals and color difference signals selected from the line memory and field memory in FIG. 1, and FIG. 9 is a diagram. 9 is a conceptual diagram illustrating a display screen based on a selection result in FIG.
【００４０】図５において、２０ａはマイコン３６から
転送される制御データをデコードするデコーダ回路、２
０ｂはデータセレクト回路である。このデータセレクト
回路２０ｂは、デコーダ回路２０ａの出力を前後関係検
出回路１７の検出結果により切り換え、フィールドメモ
リ制御回路２０ｃ及びラインメモリ制御回路２０ｄにデ
ータを送るとともに、映像入力セレクト回路１８及び同
期信号セレクト回路１９に制御信号を出力する。フィー
ルドメモリ制御回路２０ｃでは、データセレクト回路２
０ｂからのデータをもとに同期信号セレクト回路１９か
ら入力する同期信号に従って、フィールドメモリ２５及
び２６を制御する信号を作成する。ラインメモリ制御回
路２０ｄでは、データセレクト回路２０ｂからのデータ
をもとに同期信号セレクト回路１９から入力する同期信
号に従って、ラインメモリ２１〜２４を制御する信号を
作成する。切替信号発生回路２０ｅでは、デコーダ回路
２０ａの出力をもとにＹ信号セレクト回路２７及び色差
信号セレクト回路３０への制御信号を発生する。In FIG. 5, 20a is a decoder circuit for decoding control data transferred from the microcomputer 36, and 2a.
0b is a data select circuit. The data select circuit 20b switches the output of the decoder circuit 20a according to the detection result of the context detection circuit 17, sends the data to the field memory control circuit 20c and the line memory control circuit 20d, and also selects the video input select circuit 18 and the synchronization signal select. The control signal is output to the circuit 19. In the field memory control circuit 20c, the data select circuit 2
Based on the data from 0b, a signal for controlling the field memories 25 and 26 is created according to the sync signal input from the sync signal select circuit 19. The line memory control circuit 20d creates a signal for controlling the line memories 21 to 24 based on the data from the data select circuit 20b in accordance with the sync signal input from the sync signal select circuit 19. The switching signal generation circuit 20e generates control signals to the Y signal selection circuit 27 and the color difference signal selection circuit 30 based on the output of the decoder circuit 20a.
【００４１】図６（ａ）は、それぞれアスペクト比４：
３のＮＴＳＣ方式の映像信号による２つの原画像を示し
ている。同図（ｂ）、（ｃ）は、第一、第二の映像信号
に基づいて、アスペクト比１６：９の画面に２つの画像
を並べて表示した状態を示している。同図（ａ）のよう
な２系統の映像信号がワイドアスペクトテレビジョン受
像機に入力するとき、上記のようなメモリ制御を実行せ
ずに、単純に水平時間圧縮すると、両信号入力の間で同
期が合わないで、同図（ｂ）に示すような表示画面にな
る場合がある。同図（ｃ）に示すような表示画面を実現
するためには、上述のようなフィールドメモリの制御を
実行することが必要になる。FIG. 6A shows an aspect ratio of 4:
2 shows two original images by the NTSC system video signal of No. 3. FIGS. 9B and 9C show a state in which two images are displayed side by side on a screen having an aspect ratio of 16: 9 based on the first and second video signals. When two systems of video signals as shown in FIG. 9A are input to the wide aspect television receiver, if the horizontal time compression is simply performed without executing the memory control as described above, the two signals are input between them. There is a case where the display screen as shown in FIG. In order to realize the display screen as shown in FIG. 7C, it is necessary to execute the control of the field memory as described above.
【００４２】図７は、図１におけるラインメモリの制御
動作を説明する概念図である。４つのラインメモリ２１
〜２４には２系統の映像信号のうち、時間的に遅れた第
一の系統の映像信号が映像入力セレクト回路１８から入
力する。ここでラインメモリ２１〜２４は２つずつ組に
なって使用され、Ａ／Ｄ変換回路６により量子化された
第一のＹ信号と、Ａ／Ｄ変換回路７により量子化された
Ｂ−Ｙ信号／Ｒ−Ｙ信号が、それぞれの組のラインメモ
リに対して、１ライン毎に切り替えられて入力する。す
なわち、ラインｎの信号を一方のラインメモリに書き込
むタイミングで、既に書き込まれている他方のラインメ
モリからラインｎ−１の信号を読み出し、つぎにライン
ｎ＋１の信号が他方のラインメモリに書き込まれるタイ
ミングでは、ラインｎの信号を読み出すのである。この
ようにしてラインメモリ２１〜２４への書き込み動作と
読み出し動作とは、完全に分離して実行できる。FIG. 7 is a conceptual diagram for explaining the control operation of the line memory in FIG. 4 line memories 21
The video signals of the first system, which are delayed with respect to time, of the two systems of video signals are input to the video signal input circuits 24 to 24. Here, the line memories 21 to 24 are used in groups of two, and the first Y signal quantized by the A / D conversion circuit 6 and the BY signal quantized by the A / D conversion circuit 7 are used. The signal / RY signal is input to each set of line memories while being switched for each line. That is, at the timing of writing the signal of line n to one of the line memories, the timing of reading the signal of line n−1 from the other line memory that has already been written and then writing the signal of line n + 1 to the other line memory. Then, the signal of line n is read. In this way, the write operation and the read operation for the line memories 21 to 24 can be executed completely separately.
【００４３】さらに、フィールドメモリ２５及び２６と
ラインメモリ２１〜２４の動作について説明する。図８
には、ラインメモリ２１〜２４とフィールドメモリ２
５、２６からセレクトされ、合成して出力される２系統
の映像信号のＹ信号および色差信号を説明するタイミン
グチャートを示している。ここでは、同図（ａ）に示す
ように、上記と同じく第二の系統が第一の系統に対して
時間的に進んでいる映像信号についてまとめている。し
たがって、第一の映像信号がラインメモリ２１〜２４
に、第二の映像信号がフィールドメモリ２５、２６に書
き込まれる。同図（ｂ）〜（ｆ）には、それぞれ異なる
タイミングと圧縮比で読み出される場合の、２系統の映
像信号および合成映像信号を示している。図中のＡ及び
Ｃは、それぞれの映像信号の読み出し開始位置を表して
いる。またＢは、Ｙ信号および色差信号セレクト回路２
７及び３０において２系統の映像信号を一つの表示画面
に合成するときの、表示領域切り替えの境界位置を表し
ている。Further, the operations of the field memories 25 and 26 and the line memories 21 to 24 will be described. FIG.
Includes line memories 21-24 and field memory 2
5 is a timing chart illustrating Y signals and color difference signals of two systems of video signals which are selected from Nos. 5 and 26 and output by combining. Here, as shown in (a) of the same figure, the video signals in which the second system is temporally advanced with respect to the first system as described above are summarized. Therefore, the first video signal is the line memories 21 to 24.
Then, the second video signal is written in the field memories 25 and 26. FIGS. 7B to 7F show two systems of video signals and composite video signals when they are read out at different timings and compression ratios. A and C in the figure represent the read start positions of the respective video signals. B is a Y signal and color difference signal select circuit 2
7 and 30 show the boundary positions for switching the display areas when the two systems of video signals are combined into one display screen.
【００４４】図９は、図８におけるセレクト結果に基づ
く表示画面を説明する概念図である。同図（ａ）には、
アスペクト比４：３のＮＴＳＣ方式の映像信号による２
つの原画像を示している。同図（ｂ）〜（ｆ）は、これ
ら第一、第二の映像信号に基づいて、一つの画面に２つ
の画像を並べて表示した状態を示しており、図８（ｂ）
〜（ｆ）に示す読み出しタイミングに対応する。例え
ば、図８（ｂ）に示すように、第一、第二の映像信号と
も書き込み時の２倍速で読み出すことにより、水平方向
に１／２に時間圧縮して水平垂直両方向とも欠落なく表
示できる。図９（ｂ）にはこの時の画面表示の様子を示
している。表示画面のアスペクト比を１６：９とする
時、２つの画像は時間圧縮率の４／３倍で一つの画面に
表示される。したがって、第一、第二の映像信号がいず
れも時間的に１／２倍に圧縮される場合には、表示上で
は両画像ともに２／３の大きさに圧縮されて、左右に並
べて画面表示される。FIG. 9 is a conceptual diagram for explaining a display screen based on the selection result in FIG. In the figure (a),
2 by NTSC video signal with aspect ratio 4: 3
Two original images are shown. FIGS. 8B to 8F show a state in which two images are displayed side by side on one screen based on the first and second video signals, and FIG.
To (f) correspond to the read timings. For example, as shown in FIG. 8B, by reading both the first and second video signals at twice the speed at the time of writing, time can be compressed in the horizontal direction by half and displayed without omission in both the horizontal and vertical directions. . FIG. 9B shows the screen display at this time. When the aspect ratio of the display screen is 16: 9, the two images are displayed on one screen at 4/3 times the time compression rate. Therefore, when both the first and second video signals are temporally compressed by 1/2, both images are compressed to 2/3 in size on the display and displayed side by side on the screen. To be done.
【００４５】また、図９（ｃ）には第一の映像信号を水
平方向に３／４に時間圧縮した場合の画面表示を示して
いる。ここでも上記図９（ｂ）の場合と同様の理由で、
表示上では時間圧縮率の４／３倍で一つの画面に表示さ
れるから、左側の画像は４／３倍されて、非圧縮の画像
となる。図８（ｃ）に示すように、第一の映像信号はラ
インメモリ２１〜２４への書き込み時の４／３倍速で読
み出され、第二の映像信号を２倍速で読み出すことによ
り、表示上では右側の画像だけが２／３の大きさに圧縮
される。なお、この例は表示画面上の境界位置を中央と
したものであり、第一の映像信号は中央部が切り出され
た状態になっている。しかし、読み出し開始タイミング
を変更して第一の映像信号の読み出し開始位置Ａを動か
すことによって、任意の領域を切り出した画面表示がで
きることは言うまでもない。Further, FIG. 9C shows a screen display when the first video signal is horizontally compressed by 3/4. Again, for the same reason as in the case of FIG. 9B,
Since it is displayed on one screen at 4/3 times the time compression rate on the display, the image on the left side is multiplied by 4/3 to become an uncompressed image. As shown in FIG. 8C, the first video signal is read out at 4/3 times the speed when writing to the line memories 21 to 24, and the second video signal is read out at 2 times speed to display Then, only the right image is compressed to 2/3 size. Note that in this example, the boundary position on the display screen is set to the center, and the first video signal is in a state where the center portion is cut out. However, it goes without saying that a screen display in which an arbitrary region is cut out can be performed by changing the read start timing and moving the read start position A of the first video signal.
【００４６】図９（ｄ）の画面表示では、第一及び第二
の映像信号ともに非圧縮の状態で表示されている。ま
た、図９（ｅ）では、第二の映像信号を書き込み時の４
倍速で読み出すことにより、水平方向に１／４に時間圧
縮して表示した場合を示している。このとき読み出し開
始位置Ａを図８（ａ）の水平同期信号のタイミングに一
致させるとともに、境界位置Ｂのタイミングを遅らせて
いるから、第一の映像信号の原画像はその全領域が表示
される。さらに図９（ｆ）は、第一の映像信号について
の時間変換を行わないで読み出し開始位置Ａだけを動か
して表示した場合である。第二の映像信号は水平方向に
１／２に時間圧縮されている。なお、ここで例示した他
に任意に水平方向に圧縮、または伸長し、あるいはその
切り取り範囲を任意に変更できることは勿論である。In the screen display of FIG. 9D, both the first and second video signals are displayed in an uncompressed state. In addition, in FIG. 9E, when the second video signal is written,
The figure shows a case in which the data is read at double speed and compressed in the horizontal direction by 1/4 for display. At this time, the read start position A is matched with the timing of the horizontal synchronizing signal of FIG. 8A and the timing of the boundary position B is delayed, so that the entire area of the original image of the first video signal is displayed. . Further, FIG. 9F shows a case where only the read start position A is moved and displayed without performing time conversion on the first video signal. The second video signal is time-compressed to 1/2 in the horizontal direction. In addition to the example illustrated here, it is needless to say that compression or expansion in the horizontal direction can be arbitrarily performed, or the cutting range can be arbitrarily changed.
【００４７】ここで、画像の切り出し及び両画面の合成
は、Ｙ信号セレクト回路２７及び色差信号セレクト回路
３０によって行なわれる。前者ではＹ信号、後者ではＢ
−Ｙ信号／Ｒ−Ｙ信号について、各々第一の映像信号側
と第二の映像信号側とを表示領域に合わせて選択する。
Ｓ／Ｐ回路３１では色差信号セレクト回路３０の出力を
Ｂ−Ｙ信号とＲ−Ｙ信号に分離する。最後にＤ／Ａ変換
回路２８、３２、３３では各々Ｙ信号、Ｂ−Ｙ信号、Ｒ
−Ｙ信号をアナログ信号に変換する。Here, the Y signal selection circuit 27 and the color difference signal selection circuit 30 perform the image cutting and the composition of both screens. Y signal for the former, B for the latter
For the −Y signal / RY signal, the first video signal side and the second video signal side are selected according to the display area.
The S / P circuit 31 separates the output of the color difference signal select circuit 30 into a BY signal and an RY signal. Finally, in the D / A conversion circuits 28, 32, and 33, the Y signal, the BY signal, and the R signal, respectively.
-Convert Y signal to analog signal.
【００４８】以上に述べたメモリ書き込み読み出し制御
等に用いられる制御データは、マイコン３６から制御回
路２０に転送される。ここで例えばメモリ読み出し系ク
ロックを一定としたとき、この制御データのうち書き込
み系クロック周波数、書き込み系制御信号水平位置、読
み出し系制御信号水平位置を、上記前後関係検出回路１
７の検出結果に基づく映像入力セレクト回路１８、同期
信号セレクト回路１９でのメモリの選択と連動して切り
替えるように構成することにより、２系統の映像信号間
の時間的な前後関係が変化して書き込まれるメモリが入
れ替わっても、画面上で表示されるメモリの位置も入れ
替わる。したがって、画面上に表示される画像の位置は
２系統の映像信号間の時間的な前後関係の入れ替わりに
依存せず、固定的に決まる。The control data used for the memory write / read control described above is transferred from the microcomputer 36 to the control circuit 20. Here, for example, when the memory read system clock is constant, the write system clock frequency, the write system control signal horizontal position, and the read system control signal horizontal position in this control data are set to
By switching the video input select circuit 18 and the sync signal select circuit 19 based on the detection result of No. 7 in association with the memory selection, the temporal relationship between the two systems of video signals is changed. Even if the written memory is replaced, the position of the memory displayed on the screen is also replaced. Therefore, the position of the image displayed on the screen is fixedly determined without depending on the temporal change in the context between the two systems of video signals.
【００４９】たとえば、ＮＴＳＣ信号では標準規格では
水平周波数が15.734kHz、垂直周波数が59.94Hzと決めら
れている。しかし、実際の放送波では、放送局によっ
て、或いは同一の放送局であってもカメラにより、微妙
に周波数がずれている。また、ＶＴＲやＬＤの映像信号
とも、微妙にずれている。したがって、２系統の映像信
号を比較観測する場合には、数分から数十分ごとに時間
的な前後関係が入れ替わるのである。For example, in the NTSC signal, the standard defines a horizontal frequency of 15.734 kHz and a vertical frequency of 59.94 Hz. However, in the actual broadcast wave, the frequency is slightly deviated depending on the broadcasting station or even the same broadcasting station depending on the camera. Also, the video signals of the VTR and LD are slightly deviated. Therefore, when comparing and observing the video signals of the two systems, the temporal context is changed every several minutes to tens of minutes.
【００５０】したがって、２系統の映像信号入力に対し
て時間的な前後関係を検出し、時間的に進んでいる方を
フィールドメモリよりなる一画面メモリにより遅延させ
て両者の同期タイミングを一致させるとともに他方をラ
インメモリに書き込んで、両者各々時間軸変換し且つ画
像の始まるタイミングを水平方向に移動させることによ
り時間シフトし、表示画面上に並べて表示する。更に両
者の制御信号の水平位置とクロック周波数を、上記の時
間的な前後関係検出結果により書き込むメモリを入れ替
えるのと連動して入れ替えることにより、２系統の映像
信号間の時間的な前後関係が変化しても画面上で入れ替
わりを生ずることなく表示される。Therefore, the temporal front-and-rear relationship is detected with respect to the video signal input of the two systems, and the one that is ahead in time is delayed by the single screen memory consisting of the field memory so that the synchronization timings of both can be matched. The other is written in the line memory, both are time-axis converted, and the timing at which the image starts is moved in the horizontal direction to shift the time and display them side by side on the display screen. Furthermore, the horizontal position and clock frequency of both control signals are changed in conjunction with the change of the memory to be written based on the above-mentioned detection result of the temporal change in time, so that the temporal change in the relationship between the two systems of video signals is changed. Even if it is displayed, it is displayed without being replaced.
【００５１】実施例２．上記実施例１では２系統の映像
信号入力が共に正常なインターレース信号であるとして
説明した。ところが上記前後関係検出回路１７におい
て、先に図３にて説明した場合以外に、例えば２系統の
うち一方が非標準信号、すなわちノンインターレース信
号や異常信号であるためにフィールド判定結果が固定状
態になるような場合が考えられる。この様なときには、
２系統の映像信号の前後関係を決定することができな
い。正常な側の映像信号が非標準信号の同期系で表示さ
れれば、ライン反転や重ね走査等の不的確な表示になる
おそれがある。従って、正常な映像信号を選択して、そ
れを常にラインメモリに書き込み、かつ固定的に画面表
示の基準とする必要がある。Example 2. In the above-described first embodiment, the description has been made assuming that the two video signal inputs are both normal interlaced signals. However, in the context detection circuit 17, the field determination result is fixed because, for example, one of the two systems is a non-standard signal, that is, a non-interlaced signal or an abnormal signal, except for the case described above with reference to FIG. It is possible that When this happens,
It is not possible to determine the context of the two systems of video signals. If the video signal on the normal side is displayed in a synchronous system of non-standard signals, there is a risk of inaccurate display such as line inversion or overscan. Therefore, it is necessary to select a normal video signal, always write it in the line memory, and use it as a fixed screen display reference.
【００５２】また、上記前後関係検出回路１７におい
て、先に図３において説明した場合以外に例えば２系統
のうち一方が低電界信号であるためにフィールド判定結
果が不定状態になるような場合が考えられる。この様な
ときも、２系統の映像信号の前後関係を決定することが
できない。前後関係検出回路１７の出力が不定となれ
ば、表示制御に使用する同期系が頻繁に入れ替わって画
面を乱す等、不的確な表示になるおそれがある。従っ
て、正常な映像信号を常にラインメモリに書き込み、か
つ固定的に画面表示の基準とする必要がある。Further, in the context detection circuit 17, there may be a case where the field determination result becomes indefinite because one of the two systems is a low electric field signal other than the case described above with reference to FIG. To be Even in such a case, it is not possible to determine the front-rear relationship between the two systems of video signals. If the output of the context detection circuit 17 becomes indefinite, the synchronous system used for display control may be frequently replaced and the screen may be disturbed, resulting in inaccurate display. Therefore, it is necessary to always write a normal video signal in the line memory and use it as a fixed screen display reference.
【００５３】図１０は、本発明の実施例２に係るワイド
アスペクトテレビジョンの信号処理部分を示すブロック
図である。同図中、３７は１フィールド間異常・前後検
出回路であり、図１の前後関係検出回路１７に置き換え
たものである。そこで、対応する部分には同一の参照番
号を付けて、重複する部分の説明は省略する。FIG. 10 is a block diagram showing a signal processing portion of a wide aspect television according to the second embodiment of the present invention. In the figure, 37 is a one-field abnormality / front / rear detection circuit, which is replaced by the front / rear relationship detection circuit 17 of FIG. Therefore, the same reference numerals are given to the corresponding parts, and the description of the overlapping parts will be omitted.
【００５４】図１１は、１フィールド間異常・前後検出
回路３７の具体的構成の一例を示す図である。同図中、
３７ａは第一の映像信号についてのフィールド判定回路
８のフィールド判定信号ＦＰを同期分離回路５の出力に
より遅延させる１フィールド遅延回路、３７ｂは１フィ
ールド遅延回路３７ａの出力Ｑを反転させる反転回路、
３７ｃはフィールド判定信号ＦＰと反転回路３７ｂの出
力Ｓとの一致を検出する比較回路である。FIG. 11 is a diagram showing an example of a specific configuration of the one-field abnormality / before / after detection circuit 37. In the figure,
37a is a 1-field delay circuit that delays the field determination signal FP of the field determination circuit 8 for the first video signal by the output of the sync separation circuit 5, 37b is an inverting circuit that inverts the output Q of the 1-field delay circuit 37a,
Reference numeral 37c is a comparison circuit that detects a match between the field determination signal FP and the output S of the inverting circuit 37b.
【００５５】また、３７ｄは第二の映像信号についての
フィールド判定信号を同期分離回路１３の出力により遅
延させる１フィールド遅延回路、３７ｅは１フィールド
遅延回路３７ｄの出力を反転させる反転回路、３７ｆは
フィールド判定信号と反転回路３７ｅの出力との一致を
検出する比較回路である。さらに、３７ｈはフィールド
判定回路８、１６の各判定信号を受けて図１における前
後関係検出回路１７と全く同じ動作をする前後関係検出
回路、３７ｇは検出結果を出力する判定回路である。こ
の判定回路３７ｇでは、比較回路３７ｃ、３７ｆの出力
及び前後関係検出回路３７ｈの出力を受けて入力映像信
号が正常であるか否を判定し、その状況にあった検出結
果を出力する。Further, 37d is a 1-field delay circuit for delaying the field determination signal for the second video signal by the output of the sync separation circuit 13, 37e is an inverting circuit for inverting the output of the 1-field delay circuit 37d, and 37f is a field. It is a comparison circuit that detects a match between the determination signal and the output of the inversion circuit 37e. Further, 37h is a context detection circuit that receives the determination signals of the field determination circuits 8 and 16 and performs exactly the same operation as the context detection circuit 17 in FIG. 1, and 37g is a determination circuit that outputs the detection result. The determination circuit 37g receives the outputs of the comparison circuits 37c and 37f and the output of the context detection circuit 37h to determine whether or not the input video signal is normal, and outputs a detection result suitable for the situation.
【００５６】図１２は、図１１に示す１フィールド間異
常・前後検出回路３７の動作を説明するタイミングチャ
ート図である。同図の（ａ）は正常信号入力時、（ｂ）
はビデオゲーム等の非標準信号入力時、（ｃ）は低電界
信号入力時の各信号波形ＶＤ，ＦＰ，Ｑ，Ｓ，Ｔを表し
ている。同図（ａ）のＦＰは、フィールド判定回路８の
フィールド判定信号であり、Ｑはこのフィールド判定信
号ＦＰを１フィールド遅延したものであって、ＦＰとは
極性が全く逆になる。Ｓは遅延信号Ｑを反転したもので
あり、比較回路３７ｃの２入力であるフィールド判定信
号ＦＰと反転信号Ｓとは、変化点でのタイミングの微小
なズレを無視すれば全く等しくなる。そこで、比較回路
３７ｃはその２入力が等しいときに出力が低レベル
（Ｌ）、２入力が互いに異なるときに高レベル（Ｈ）に
なるものとすれば、比較信号Ｔは継続してＬレベルとな
る。同様にして、第二の映像信号が正常信号であるとき
の比較信号も、比較回路３７ｆからＬレベルで出力され
る。従って、２系統の映像信号がいずれも正常信号とし
て入力した時には、判定回路３７ｇへの入力信号である
比較回路３７ｃ及び３７ｆからの比較信号Ｔが共にＬレ
ベルに固定される。この時、判定回路３７ｇからの検出
結果としては、前後関係検出回路３７ｈの出力信号をそ
のまま出力する。FIG. 12 is a timing chart for explaining the operation of the one-field abnormality / before / after detection circuit 37 shown in FIG. In the figure, (a) is a normal signal input, (b)
Shows the signal waveforms VD, FP, Q, S, and T when a non-standard signal is input in a video game or the like and (c) is a low electric field signal. FP in FIG. 5A is a field determination signal of the field determination circuit 8, Q is a field delayed from this field determination signal FP by one field, and its polarity is completely opposite to that of FP. S is an inverted version of the delay signal Q, and the field determination signal FP and the inverted signal S, which are the two inputs of the comparison circuit 37c, are exactly the same, ignoring a minute shift in the timing at the change point. Therefore, if the output of the comparison circuit 37c is low level (L) when the two inputs are equal, and the high level (H) is obtained when the two inputs are different from each other, the comparison signal T continues to be at the L level. Become. Similarly, the comparison signal when the second video signal is a normal signal is also output from the comparison circuit 37f at the L level. Therefore, when both of the two systems of video signals are input as normal signals, the comparison signals T from the comparison circuits 37c and 37f, which are input signals to the determination circuit 37g, are both fixed at the L level. At this time, as the detection result from the determination circuit 37g, the output signal of the context detection circuit 37h is output as it is.
【００５７】以下の説明では、図１２（ｂ）、（ｃ）に
おいて、フィールド判定回路８からの第一の映像信号に
ついてのフィールド判定信号ＦＰのみが異常状態となる
と仮定する。In the following description, it is assumed that, in FIGS. 12B and 12C, only the field determination signal FP for the first video signal from the field determination circuit 8 is in an abnormal state.
【００５８】非標準信号が入力するときには、フィール
ド判定回路８でフィールド種別が判定されないため、同
図（ｂ）のＦＰのように、その出力はＬレベルに固定と
なる。１フィールド遅延後の遅延信号Ｑも同様にＬレベ
ルに固定となるので、反転回路３７ｂの反転信号Ｓはフ
ィールド判定信号ＦＰと極性が逆（Ｈレベル）の固定状
態となる。従って、比較回路３７ｃでは２入力が互いに
異なることになって、比較信号ＴはＨレベルに固定とな
る。このように一方が非標準信号入力であれば、判定回
路３７ｇへの３入力のうち、比較回路３７ｃからの比較
信号Ｔは非標準信号を検出してＨレベルに固定され、他
方の比較回路３７ｆからの入力はＬレベルに固定され
る。When a non-standard signal is input, the field determination circuit 8 does not determine the field type, so that the output is fixed at the L level as in FP of FIG. Similarly, the delay signal Q after one field delay is also fixed to the L level, so that the inverted signal S of the inversion circuit 37b has a fixed polarity (H level) opposite to that of the field determination signal FP. Therefore, in the comparison circuit 37c, the two inputs are different from each other, and the comparison signal T is fixed at the H level. Thus, if one is a non-standard signal input, the comparison signal T from the comparison circuit 37c among the three inputs to the determination circuit 37g detects the non-standard signal and is fixed at the H level, and the other comparison circuit 37f. The input from is fixed at L level.
【００５９】低電界信号が入力するときには、フィール
ド判定回路８でのフィールド種別の判定が安定せず、例
えば同図（ｃ）のＦＰのように、その出力は不定とな
る。１フィールド遅延後の遅延信号Ｑや、反転回路３７
ｂの反転信号Ｓはいずれも不定になるので、比較回路３
７ｃへの２入力ＳとＦＰとを比較した比較信号Ｔには、
図中に矢印で示すように極性が一致しない部分が発生す
る。従って、比較回路３７ｃでは２入力が一致するタイ
ミングにおいてのみ比較信号ＴはＬレベルとなり、一致
しなければＨレベルとなる。このように一方が低電界信
号入力であれば、判定回路３７ｇへの３入力のうち、比
較回路３７ｃからの比較信号Ｔは低電界信号を検出して
Ｈレベルとなる場合があり、他方の比較回路３７ｆから
の入力はＬレベルに固定される。When a low electric field signal is input, the determination of the field type in the field determination circuit 8 is not stable, and its output is indefinite as in the case of FP in FIG. The delay signal Q after one field delay and the inverting circuit 37
Since the inversion signal S of b is indefinite, the comparison circuit 3
The comparison signal T that compares the two inputs S to 7c and FP is
As shown by the arrows in the figure, there are portions where the polarities do not match. Therefore, in the comparison circuit 37c, the comparison signal T becomes L level only when the two inputs match, and becomes H level when they do not match. As described above, if one is a low electric field signal input, the comparison signal T from the comparison circuit 37c may become the H level by detecting the low electric field signal among the three inputs to the determination circuit 37g, and the other is compared. The input from the circuit 37f is fixed to the L level.
【００６０】以上のように１フィールド間異常・前後検
出回路３７を構成することによって、判定回路３７ｇへ
の入力レベルがある一定期間観測され、比較回路３７ｃ
及び３７ｆのどちらか一方の比較信号がＨレベル（異常
状態）となれば、前後関係検出回路３７ｈからの出力を
無視するとともに、正常信号側の映像信号をラインメモ
リへ送り込むことができる。By configuring the one-field abnormality / before-and-after detection circuit 37 as described above, the input level to the determination circuit 37g is observed for a certain period of time, and the comparison circuit 37c.
When either one of the comparison signals 37 and 37f becomes the H level (abnormal state), the output from the context detection circuit 37h can be ignored and the video signal on the normal signal side can be sent to the line memory.
【００６１】実施例３．上記実施例１では２系統の入力
が共に正常なインターレース信号であるとして説明し
た。ところが、上記前後関係検出回路１７においては、
先に図３にて説明した場合以外に、例えば２系統のうち
一方が非標準信号であるためにフィールド判定結果が固
定状態となり、他方が低電界信号であるためにフィール
ド判定結果が不定状態となる場合も考えられる。この様
なときには、２系統の映像信号の前後関係を決定するこ
とができないだけでなく、低電界信号側の同期系で表示
されれば、フィールド判定結果が不定状態となり、表示
制御に使用する同期系が頻繁に入れ替わって画面を乱す
等、不的確な表示になるおそれがある。従って、非標準
信号側の映像信号を常にラインメモリに書き込み、かつ
固定的に画面表示の基準とする必要がある。Example 3. In the above-described first embodiment, the description has been made assuming that the two systems of inputs are both normal interlaced signals. However, in the context detection circuit 17 described above,
In addition to the case described above with reference to FIG. 3, for example, one of the two systems is a non-standard signal, so the field determination result is in a fixed state, and the other is a low electric field signal, so the field determination result is in an undefined state. It may be possible. In such a case, it is not possible to determine the front-rear relationship between the two systems of video signals, and if the low electric field signal side is displayed in the synchronization system, the field determination result becomes indefinite and the synchronization used for the display control. Inappropriate display may occur, for example, the system is frequently replaced and the screen is disturbed. Therefore, it is necessary to always write the video signal on the non-standard signal side into the line memory and use it as a fixed screen display reference.
【００６２】図１３は、本発明の実施例３に係るワイド
アスペクトテレビジョンの信号処理部分を示すブロック
図である。同図中、３８は１／２フィールド間異常・前
後検出回路であり、図１の前後関係検出回路１７に置き
換えたものである。そこで、対応する部分には同一の参
照番号を付けて、重複する部分の説明は省略する。FIG. 13 is a block diagram showing a signal processing portion of a wide aspect television according to the third embodiment of the present invention. In the figure, reference numeral 38 is a 1/2 field abnormality / front / rear detection circuit, which is replaced with the front / rear relationship detection circuit 17 of FIG. Therefore, the same reference numerals are given to the corresponding parts, and the description of the overlapping parts will be omitted.
【００６３】図１４は、１／２フィールド間異常・前後
検出回路３８の具体的構成の一例を示す図である。同図
中、３８ａは第一の映像信号についてのフィールド判定
回路８でのフィールド判定信号ＦＰを同期分離回路５の
出力により遅延させる１フィールド遅延回路、３８ｂは
１フィールド遅延回路３８ａの出力Ｑを同様に遅延する
１フィールド遅延回路、３８ｃは１フィールド遅延回路
３８ｂの出力ＱＱを反転させる反転回路、３８ｄは１フ
ィールド遅延回路３８ａの出力Ｑと反転回路３８ｃの出
力ＳＳとの一致を検出する比較回路である。また、３８
ｅはフィールド判定信号ＦＰと１フィールド遅延回路３
８ｂの出力ＱＱとの一致を検出する比較回路である。FIG. 14 is a diagram showing an example of a specific configuration of the 1/2 field abnormality / before / after detection circuit 38. As shown in FIG. In the figure, 38a is a one-field delay circuit that delays the field determination signal FP in the field determination circuit 8 for the first video signal by the output of the sync separation circuit 5, and 38b is the same as the output Q of the one-field delay circuit 38a. Is a 1-field delay circuit that delays the output of the 1-field delay circuit 38b, 38c is an inverting circuit that inverts the output QQ of the 1-field delay circuit 38b, and 38d is a comparison circuit that detects a match between the output Q of the 1-field delay circuit 38a and the output SS of the inverting circuit 38c. is there. Also, 38
e is the field determination signal FP and the 1-field delay circuit 3
It is a comparison circuit for detecting the coincidence with the output QQ of 8b.
【００６４】３８ｆは第二の映像信号についてのフィー
ルド判定信号を同期分離回路１３の出力により遅延させ
る１フィールド遅延回路、３８ｇは１フィールド遅延回
路３８ｆの出力を同様に遅延させる１フィールド遅延回
路、３８ｈは１フィールド遅延回路３８ｇの出力を反転
させる反転回路、３８ｉは１フィールド遅延回路３８ｆ
の出力と反転回路３８ｈの出力との一致を検出する比較
回路、３８ｊはフィールド判定信号と１フィールド遅延
回路３８ｇの出力との一致を検出する比較回路である。
さらに、３８ｍはフィールド判定回路８、１６の各判定
信号を受けて図１における前後関係検出回路１７と全く
同じ動作をする前後関係検出回路、３８ｋは検出結果を
出力する判定回路である。この判定回路３８ｋでは、比
較回路３８ｄ、３８ｅ、３８ｉ、３８ｊの各出力、及び
前後関係検出回路３８ｍの出力を受けて、入力映像信号
が正常なインターレース信号であるか、非標準信号であ
るか、或いは低電界信号であるかを判定し、それらの状
況にあった検出結果を出力する。38f is a 1-field delay circuit that delays the field determination signal for the second video signal by the output of the sync separation circuit 13, 38g is a 1-field delay circuit that similarly delays the output of the 1-field delay circuit 38f, and 38h. Is an inverting circuit that inverts the output of the 1-field delay circuit 38g, and 38i is a 1-field delay circuit 38f.
Is a comparator circuit for detecting the coincidence between the output of the 1-field delay circuit 38g and the output of the inverting circuit 38h.
Further, 38m is a context detection circuit that receives the determination signals of the field determination circuits 8 and 16 and performs exactly the same operation as the context detection circuit 17 in FIG. 1, and 38k is a determination circuit that outputs a detection result. The determination circuit 38k receives the outputs of the comparison circuits 38d, 38e, 38i, and 38j and the output of the context detection circuit 38m, and determines whether the input video signal is a normal interlaced signal or a nonstandard signal. Alternatively, it is determined whether the signal is a low electric field signal, and the detection result suitable for those situations is output.
【００６５】図１５は、図１４に示す１／２フィールド
間異常・前後検出回路の動作を説明するタイミングチャ
ート図である。同図の（ａ）は正常信号入力時、（ｂ）
はビデオゲーム等の非標準信号入力時、（ｃ）は低電界
信号入力時の各信号波形ＶＤ，ＦＰ，Ｑ，ＱＱ，ＳＳ，
Ｔ，ＴＴを表している。同図（ａ）のＦＰは、フィール
ド判定回路８のフィールド判定信号であり、Ｑはこのフ
ィールド判定信号ＦＰを１フィールド遅延したものであ
って、ＦＰとは極性が全く逆になる。ＱＱは遅延信号Ｑ
を更に１フィールド遅延したもので、ＦＰと極性が等し
くなる。ＳＳは遅延信号ＱＱを反転したものであり、実
施例２の場合と同様に変化点でのタイミングの微小なズ
レを無視すれば、比較回路３８ｄの２入力である遅延信
号Ｑと反転信号ＳＳとは全く等しくなる。また、比較回
路３８ｅの入力となるフィールド判定信号ＦＰと遅延信
号ＱＱとは、２フィールドの時間差があるので全く等し
くなる。そこで、比較回路３８ｄ、３８ｅはそれらの２
入力が等しいときに低レベル（Ｌ）、２入力が互いに異
なるときに高レベル（Ｈ）になるものとすれば、比較信
号Ｔ及びＴＴは継続してＬレベルとなる。同様にして、
第二の映像信号が正常信号であるときの比較信号も、比
較回路３８ｉからはＴ、比較回路３８ｊからはＴＴと等
しいＬレベルで出力される。従って、２系統の映像信号
がいずれも正常信号として入力した時には、判定回路３
８ｋへの入力信号である比較回路３８ｄ及び３８ｉの出
力も、比較回路３８ｅ及び３８ｊの出力も共にＬレベル
に固定される。この時、判定回路３８ｋからの検出結果
としては、前後関係検出回路３８ｍの出力信号をそのま
ま出力する。FIG. 15 is a timing chart for explaining the operation of the 1/2 inter-field abnormality / before / after detection circuit shown in FIG. In the figure, (a) is a normal signal input, (b)
Indicates a signal waveform VD, FP, Q, QQ, SS, when a non-standard signal such as a video game is input, and (c) is a low electric field signal.
Represents T and TT. FP in FIG. 5A is a field determination signal of the field determination circuit 8, Q is a field delayed from this field determination signal FP by one field, and its polarity is completely opposite to that of FP. QQ is the delayed signal Q
Is delayed by one field and has the same polarity as FP. SS is an inversion of the delay signal QQ, and if a slight deviation in timing at the change point is ignored as in the case of the second embodiment, the delay signal Q and the inversion signal SS, which are two inputs of the comparison circuit 38d, are obtained. Are exactly equal. Further, the field determination signal FP and the delay signal QQ, which are input to the comparison circuit 38e, are completely the same because there is a time difference of 2 fields. Therefore, the comparison circuits 38d and 38e are
If the inputs are the same, the low level (L), and the two inputs are the high level (H), the comparison signals T and TT are continuously the L level. Similarly,
The comparison signal when the second video signal is a normal signal is also output from the comparison circuit 38i at T level and from the comparison circuit 38j at L level equal to TT. Therefore, when both of the two video signals are input as normal signals, the determination circuit 3
Both the outputs of the comparison circuits 38d and 38i, which are input signals to 8k, and the outputs of the comparison circuits 38e and 38j are both fixed at the L level. At this time, as the detection result from the determination circuit 38k, the output signal of the context detection circuit 38m is output as it is.
【００６６】以下の説明では、図１５（ｂ）及び（ｃ）
において、フィールド判定回路８からの第一の映像信号
についてのフィールド判定信号ＦＰのみが異常状態とな
ると仮定する。In the following description, FIGS. 15 (b) and 15 (c) are used.
In, it is assumed that only the field determination signal FP for the first video signal from the field determination circuit 8 is in an abnormal state.
【００６７】非標準信号が入力するときには、フィール
ド判定回路８でフィールド種別が判定されないため、同
図（ｂ）のＦＰのように、その出力はＬレベルに固定と
なる。１フィールド遅延後の遅延信号Ｑ及び更に１フィ
ールド遅延後のＱＱも同様にＬレベルに固定となるの
で、反転回路３８ｃの反転信号ＳＳはＦＰ、Ｑ、ＱＱと
極性が逆（Ｈレベル）の固定状態となる。従って、比較
回路３８ｄでは２入力が互いに異なることになって、比
較信号ＴはＨレベルに固定となり、比較回路３８ｅでは
２入力が等しくなって、比較信号ＴＴはＬレベルに固定
となる。このように一方が非標準信号入力であれば、判
定回路３８ｋへの５入力のうち、比較回路３８ｄからの
比較信号Ｔは非標準信号を検出してＨレベルに固定さ
れ、比較回路３８ｅからの比較信号ＴＴはＬレベルに固
定される。なお、比較回路３８ｉ及び３８ｊからの比較
信号は前述のようにいずれもＬレベルに固定される。When a non-standard signal is input, the field determination circuit 8 does not determine the field type, so that the output is fixed at the L level as in FP of FIG. Similarly, the delay signal Q after one field delay and the QQ after one field delay are also fixed to the L level, so that the inverted signal SS of the inversion circuit 38c has the polarity (H level) opposite to that of FP, Q, and QQ. It becomes a state. Therefore, in the comparison circuit 38d, the two inputs are different from each other, so that the comparison signal T is fixed at the H level, and in the comparison circuit 38e, the two inputs are equal, and the comparison signal TT is fixed at the L level. Thus, if one is a non-standard signal input, the comparison signal T from the comparison circuit 38d among the five inputs to the determination circuit 38k detects the non-standard signal and is fixed to the H level, and the comparison circuit 38e outputs the comparison signal T from the comparison circuit 38e. The comparison signal TT is fixed at the L level. The comparison signals from the comparison circuits 38i and 38j are both fixed at the L level as described above.
【００６８】低電界信号が入力するときには、フィール
ド判定回路でのフィールド種別の判定が安定せず、例え
ば同図（ｃ）のＦＰのように、その出力は不定となる。
１フィールド遅延後の遅延信号Ｑや、１フィールド遅延
後のＱＱ、更に反転回路３８ｃの反転信号ＳＳはいずれ
も不安定になるので、比較回路３８ｄ及び３８ｅの入力
を比較した比較信号ＴやＴＴには、図中に矢印で示すよ
うに極性が一致しない部分が発生する。従って、比較回
路３８ｄ及び３８ｅでは、２入力が一致するタイミング
においてのみ比較信号ＴあるいはＴＴはＬレベルとな
り、一致しなければＨレベルとなる。このように一方が
低電界信号入力であれば、判定回路３８ｋへの５入力の
うち、比較回路３８ｄ及び３８ｅからの比較信号Ｔ、Ｔ
Ｔは低電界信号を検出してＨレベルとなる場合があり、
他方の比較回路３８ｉ及び３８ｊからの入力はＬレベル
に固定される。When a low electric field signal is input, the determination of the field type in the field determination circuit is not stable, and its output is indefinite as in the case of FP in FIG.
The delay signal Q after one field delay, the QQ after one field delay, and the inversion signal SS of the inversion circuit 38c are all unstable, so that the comparison signals T and TT are obtained by comparing the inputs of the comparison circuits 38d and 38e. Causes a portion where the polarities do not match as indicated by the arrow in the figure. Therefore, in the comparison circuits 38d and 38e, the comparison signal T or TT becomes L level only when the two inputs match, and becomes H level when they do not match. In this way, if one is a low electric field signal input, the comparison signals T, T from the comparison circuits 38d and 38e out of the five inputs to the determination circuit 38k.
T may detect a low electric field signal and become H level,
The inputs from the other comparison circuits 38i and 38j are fixed to the L level.
【００６９】以上の説明をもとにして、判定回路３８ｋ
の動作を一覧表にまとめたものが、下記の表２である。Based on the above description, the decision circuit 38k
Table 2 below summarizes the operations of the above.
【００７０】[0070]
【表２】 [Table 2]
【００７１】この表２より、判定回路３８ｋの出力につ
いて、次のことが判明する。すなわち、第一に、２系統
の入力が共に正常なインターレース信号の時には前後関
係検出回路３８ｍに従い、それ以外の場合は前後関係検
出回路３８ｍ出力を無視する。第二に、一方が非標準信
号か低電界信号の時には他方の系統の映像信号を表示基
準（ラインメモリ側）として固定する。第三に、一方が
非標準信号で他方が低電界信号の時には前者、即ち非標
準信号を表示基準として固定する。第４に、それぞれが
共に非標準信号であるか或いは低電界信号である時に
は、どちらかを表示基準として固定する。From Table 2, the following is found out regarding the output of the decision circuit 38k. That is, first, the context detection circuit 38m is followed when the inputs of the two systems are both normal interlaced signals, and the context detection circuit 38m output is ignored otherwise. Second, when one is a non-standard signal or a low electric field signal, the video signal of the other system is fixed as the display reference (line memory side). Third, when one is a non-standard signal and the other is a low electric field signal, the former, that is, the non-standard signal is fixed as a display reference. Fourth, when both are non-standard signals or low electric field signals, either of them is fixed as a display reference.
【００７２】[0072]
【発明の効果】以上のように本発明のワイドアスペクト
テレビジョン受像機によれば、アスペクト比１６：９の
表示画面を持つワイドアスペクトテレビジョン受像機の
一つの画面上に二種類の映像を並べて、アスペクト比を
変えて表示することができる。しかも、そのときに、両
者の時間的な前後関係をそれぞれのフィールド判定結果
を用いて求め、これに基づいてメモリ制御を行うように
したので、フィールド判定の誤りによるシステムの破綻
を防止することができる。また、時間的な前後関係を検
出するにあたり誤検出を回避して安定な二画面表示を実
現する。As described above, according to the wide aspect television receiver of the present invention, two kinds of images are arranged side by side on one screen of a wide aspect television receiver having a display screen with an aspect ratio of 16: 9. , Aspect ratio can be changed and displayed. Moreover, at that time, the temporal relationship between the two is obtained using the respective field determination results, and the memory control is performed based on this, so that the system failure due to the field determination error can be prevented. it can. In addition, when detecting the temporal context, erroneous detection is avoided and stable two-screen display is realized.
【００７３】また、２系統の映像信号の時間的な前後関
係を検出するときに、映像信号のフィールド判定結果に
ついて１フィールド間の状態差を観測することによっ
て、一方が非標準信号や低電界信号等の異常信号である
場合にも、これらの異常信号によって標準信号について
の映像表示が乱されることを防止できる。Further, when detecting the temporal front-rear relationship between the two systems of video signals, one of the nonstandard signal and the low electric field signal can be detected by observing the state difference between the fields of the field determination results of the video signals. Even in the case of abnormal signals such as the above, it is possible to prevent the video display of the standard signal from being disturbed by these abnormal signals.
【００７４】また、２系統の映像信号の時間的な前後関
係を検出するときに、映像信号のフィールド判定結果に
ついて２フィールド間の状態差を観測することによっ
て、一方が非標準信号であって、他方が低電界信号であ
るような、共に異常信号である場合にも、非標準信号に
ついての映像表示が乱されることを防止できる。Further, when detecting the temporal front-rear relationship between the two systems of video signals, by observing the state difference between the two fields in the field determination result of the video signals, one of them is a non-standard signal, Even when the other is an abnormal signal such as a low electric field signal, it is possible to prevent the image display of the non-standard signal from being disturbed.
【図１】 本発明の実施例１におけるワイドアスペクト
テレビジョン受像機の信号処理部分を示すブロック図で
ある。FIG. 1 is a block diagram showing a signal processing portion of a wide aspect television receiver according to a first embodiment of the present invention.
【図２】 フィールド判定回路の具体的構成の一例を示
す図である。FIG. 2 is a diagram showing an example of a specific configuration of a field determination circuit.
【図３】 フィールド判定回路の動作を説明するタイミ
ングチャート図である。FIG. 3 is a timing chart illustrating the operation of the field determination circuit.
【図４】 前後関係検出回路の動作を説明するタイミン
グチャート図である。FIG. 4 is a timing chart illustrating the operation of the context detection circuit.
【図５】 制御回路の具体的構成の一例を示すブロック
図である。FIG. 5 is a block diagram showing an example of a specific configuration of a control circuit.
【図６】 フィールドメモリの制御動作を説明する概念
図である。FIG. 6 is a conceptual diagram illustrating a control operation of a field memory.
【図７】 ラインメモリの制御動作を説明する概念図で
ある。FIG. 7 is a conceptual diagram illustrating a control operation of a line memory.
【図８】 ラインメモリとフィールドメモリからセレク
トされるＹ信号および色差信号を説明するタイミングチ
ャート図である。FIG. 8 is a timing chart illustrating Y signals and color difference signals selected from a line memory and a field memory.
【図９】 セレクト結果に基づく表示画面を説明する概
念図である。FIG. 9 is a conceptual diagram illustrating a display screen based on a selection result.
【図１０】 本発明の実施例２におけるワイドアスペク
トテレビジョン受像機の信号処理部分を示すブロック図
である。FIG. 10 is a block diagram showing a signal processing portion of a wide aspect television receiver in Embodiment 2 of the present invention.
【図１１】 １フィールド間異常・前後検出回路の具体
的構成の一例を示すブロック図である。FIG. 11 is a block diagram showing an example of a specific configuration of a one-field abnormality / before-and-after detection circuit.
【図１２】 １フィールド間異常・前後検出回路の動作
を説明するタイミングチャート図である。FIG. 12 is a timing chart diagram for explaining the operation of the one-field abnormality / before-and-after detection circuit.
【図１３】 本発明の実施例３におけるワイドアスペク
トテレビジョン受像機の信号処理部分を示すブロック図
である。FIG. 13 is a block diagram showing a signal processing portion of a wide aspect television receiver in Embodiment 3 of the present invention.
【図１４】 １／２フィールド間異常・前後検出回路の
具体的構成の一例を示すブロック図である。FIG. 14 is a block diagram showing an example of a specific configuration of an anomaly / front-back detection circuit between 1/2 fields.
【図１５】 １／２フィールド間異常・前後検出回路の
動作を説明するタイミングチャート図である。FIG. 15 is a timing chart diagram for explaining the operation of the 1/2 field abnormality / before / after detection circuit.
【図１６】 従来の子画面表示機能を有する受像機の構
成を示すブロック図である。FIG. 16 is a block diagram showing a configuration of a conventional receiver having a child screen display function.
【図１７】 ワイドアスペクトテレビジョンにおける画
面表示形式の一例を示す図である。FIG. 17 is a diagram showing an example of a screen display format in a wide aspect television.
１，９ 輝度信号の入力端子、２，１０ 青系色差信号
の入力端子、３，１１赤系色差信号の入力端子、４，１
２ マルチプレクサ、５，１３ 同期信号分離回路、
６，７，１４，１５ Ａ／Ｄ変換回路、８，１６ フィ
ールド判定回路、１７ 前後関係検出回路、１８ 映像
信号セレクト回路、１９ 同期信号セレクト回路、２０
制御回路、２１〜２４ ラインメモリ、２５，２６
フィールドメモリ、２７ Ｙ信号セレクト回路、３０
色差信号セレクト回路、２８，３２，３３ Ｄ／Ａ変換
回路、３１ Ｓ／Ｐ変換回路、２９ 輝度信号（Ｙ信号
出力）の出力端子、３４ 赤系色差信号（Ｒ−Ｙ信号出
力）の出力端子、３５ 青系色差信号（Ｂ−Ｙ信号出
力）の出力端子、３６ マイコン。1,9 Luminance signal input terminal, 2,10 Blue color difference signal input terminal, 3,11 Red color difference signal input terminal, 4,1
2 multiplexers, 5, 13 sync signal separation circuit,
6, 7, 14, 15 A / D conversion circuit, 8, 16 field determination circuit, 17 front-rear relationship detection circuit, 18 video signal selection circuit, 19 sync signal selection circuit, 20
Control circuit, 21-24 line memory, 25, 26
Field memory, 27 Y signal select circuit, 30
Color difference signal selection circuit, 28, 32, 33 D / A conversion circuit, 31 S / P conversion circuit, 29 Luminance signal (Y signal output) output terminal, 34 Red color difference signal (RY signal output) output terminal , 35 Blue color difference signal (BY signal output) output terminal, 36 Microcomputer.
Claims (4)
の２系統の映像信号に基づいて、アスペクト比１６：９
の表示画面に２種の画像を並べて表示するようにしたワ
イドアスペクトテレビジョン受像機において、 上記２系統の映像信号それぞれのフィールド種別を判定
するフィールド判定手段と、 上記フィールド判定手段からの出力に基づいて上記２系
統の映像信号間の時間的前後関係を検出する前後関係検
出手段と、 上記２系統の映像信号のうち一方の映像信号を２系統の
映像信号間の時間的ズレ分だけ遅延させるとともに水平
方向に時間軸変換及び時間シフトする第一の時間軸遅延
手段と、 上記第一の時間軸遅延手段を通らない他方の映像信号を
水平方向に時間軸変換及び時間シフトする第二の時間軸
遅延手段と、 上記前後関係検出手段の出力に基づいて上記第一及び第
二の時間軸遅延手段に入力される上記２系統の映像信号
を入れ替えるとともに、その入れ替えに連動して第一及
び第二の時間軸遅延手段を制御する制御信号のタイミン
グ及びクロック周波数を入れ替える第一のセレクト手段
と上記第一及び第二の時間軸遅延手段の出力を切り替え
る第二のセレクト手段と、 上記前後関係検出手段の出力に基づき時間的に進んでい
る映像信号を第一の時間軸遅延手段に書き込み、かつ上
記第二の時間軸遅延手段に書き込まれた映像信号の同期
タイミングで読み出すとともに、上記第二のセレクト手
段及び上記第一及び第二の時間軸遅延手段を制御する制
御手段と、を備えたことを特徴とするワイドアスペクト
テレビジョン受像機。1. An aspect ratio of 4: 3 including NTSC system.
Aspect ratio of 16: 9 based on two video signals of
In a wide aspect television receiver in which two kinds of images are displayed side by side on the display screen, the field judging means for judging the field type of each of the video signals of the two systems, and the output from the field judging means. And a context detecting means for detecting a temporal context between the video signals of the two systems, and one video signal of the video signals of the two systems is delayed by a time shift between the video signals of the two systems. First time axis delay means for time axis conversion and time shift in the horizontal direction, and second time axis for time axis conversion and time shift of the other video signal which does not pass through the first time axis delay means in the horizontal direction. When the delay means and the video signals of the two systems input to the first and second time axis delay means based on the output of the context detection means are exchanged, The outputs of the first selecting means and the first and second time axis delaying means for switching the timings and clock frequencies of the control signals for controlling the first and second time axis delaying means interlocked with the switching. The second select means for switching between the first and second time axis delay means, and the video signal which is temporally advanced based on the output of the contextual relationship detection means is written in the first time axis delay means. A wide aspect television receiver comprising: a control unit that controls the second selection unit and the first and second time axis delay units while reading the video signal at the synchronization timing.
する補償手段を備えたことを特徴とする請求項１に記載
のワイドアスペクトテレビジョン受像機。2. A wide aspect television receiver according to claim 1, further comprising a compensating means for compensating an erroneous determination of said field determining means.
系統の映像信号それぞれについてのフィールド判定信号
の１フィールド間の状態差を比較する比較手段と、上記
比較手段での比較結果に基づいて上記２系統の映像信号
それぞれの異常状態を検出する異常検出手段とを備えた
ことを特徴とする請求項１または請求項２に記載のワイ
ドアスペクトテレビジョン受像機。3. The context detecting means further comprises:
Comparing means for comparing the state difference between the fields of the field determination signals for the respective video signals of the systems, and abnormality detecting means for detecting an abnormal state of each of the video signals of the two systems based on the comparison result by the comparing means. The wide aspect television receiver according to claim 1 or 2, further comprising:
系統の映像信号それぞれについてのフィールド判定信号
の２フィールド間及び１フィールド間の状態差を比較す
る比較手段と、上記比較手段での比較結果に基づいて上
記２系統の映像信号それぞれの異常状態を検出する異常
検出手段とを備えたことを特徴とする請求項１または請
求項２に記載のワイドアスペクトテレビジョン受像機。4. The context detecting means further comprises:
Comparing means for comparing the state difference between two fields and one field of the field determination signal for each video signal of the system, and detecting an abnormal state of each of the video signals of the two systems based on the comparison result by the comparing means. The wide aspect television receiver according to claim 1 or 2, further comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6291289A JPH08149389A (en) | 1994-11-25 | 1994-11-25 | Television receiver with high aspect ratio |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6291289A JPH08149389A (en) | 1994-11-25 | 1994-11-25 | Television receiver with high aspect ratio |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08149389A true JPH08149389A (en) | 1996-06-07 |
Family
ID=17766961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6291289A Pending JPH08149389A (en) | 1994-11-25 | 1994-11-25 | Television receiver with high aspect ratio |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08149389A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1051703A (en) * | 1996-08-05 | 1998-02-20 | Sanyo Electric Co Ltd | Internet television |
| WO2012090952A1 (en) * | 2010-12-28 | 2012-07-05 | シャープ株式会社 | Display device, television receiver, and control method for display device |
-
1994
- 1994-11-25 JP JP6291289A patent/JPH08149389A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1051703A (en) * | 1996-08-05 | 1998-02-20 | Sanyo Electric Co Ltd | Internet television |
| WO2012090952A1 (en) * | 2010-12-28 | 2012-07-05 | シャープ株式会社 | Display device, television receiver, and control method for display device |
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