JP2971882B2 - Television receiver - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリを用いたテレビジョン受像機に関す
る。Description: TECHNICAL FIELD The present invention relates to a television receiver using a memory.
本発明は、入力複合カラー映像信号から分離されたコ
ンポーネント映像信号を、夫々メモリに供給して書き込
み、そのメモリから読み出されたコンポーネント映像信
号を表示信号とすると共に、入力複合カラー映像信号か
ら垂直同期信号を分離して、偏向回路に供給するように
したテレビジョン受像機において、コンポーネント映像
信号が書き込まれるメモリの領域の内、コンポーネント
映像信号が記憶されない領域に分離された垂直同期信号
が記憶されるように、メモリに書き込まれるコンポーネ
ント映像信号に分離された垂直同期信号を多重化する手
段を設け、メモリにより、コンポーネント映像信号の遅
延量と同じ遅延量だけ遅延されて読み出された垂直同期
信号を、偏向回路に供給するようにしたことにより、入
力複合カラー映像信号の垂直周期が変動しても、再生画
面上で垂直ジッタが生じないようにしたものである。According to the present invention, the component video signals separated from the input composite color video signal are supplied to respective memories and written, and the component video signals read from the memory are used as display signals, and the component video signals are read vertically from the input composite color video signals. In a television receiver in which a synchronization signal is separated and supplied to a deflection circuit, a vertical synchronization signal separated into an area where a component video signal is not stored is stored in an area of a memory where a component video signal is written. Means for multiplexing the separated vertical synchronizing signal into the component video signal to be written into the memory, and the vertical synchronizing signal read out by the memory with a delay equal to the delay amount of the component video signal. Is supplied to the deflection circuit. Even the vertical period varies, and is obtained by so as not to cause vertical jitter in the playback screen.
IDTV（インプルーブド・ディフィニション・テレビジ
ョン）やEDTV（エクステンデッド・ディフニション・テ
レビジョン）等の高画質テレビジョン受像機では、入力
映像信号の時間軸方向の信号処理を行うため、入力映像
信号を一旦フィールドメモリやフレームメモリに書き込
み、これより読み出された出力映像信号を表示信号とす
るが、垂直同期信号は入力映像信号から直接に分離し
て、偏向回路（高圧発生回路も含む）に供給するように
している。In high-definition television receivers such as IDTV (Improved Definition Television) and EDTV (Extended Definition Television), the input video signal is processed in order to process the input video signal in the time axis direction. The output video signal once written to the field memory or frame memory and read out from this is used as the display signal, but the vertical synchronization signal is directly separated from the input video signal and supplied to the deflection circuit (including the high voltage generation circuit). I am trying to do it.
これを第５図について説明する。入力端子（１）から
の入力複合カラー映像信号が、映像信号処理回路（16
P）に供給されて、高周波増幅、映像中間周波変換、映
像検波、映像増幅、帯域増幅、色復調等が行われる。こ
の映像信号処理回路（１）より輝度信号Ｙ、赤色差信号
Ｒ−Ｙ、青色差信号Ｂ−Ｙが出力され、各別のA/D変換
器（２）に供給されて、デジタル信号に変換された後、
各別のフィールドメモリ（３）に供給されて書き込ま
れ、これより読み出されたデジタル輝度信号、デジタル
赤色差信号及びデジタル青色差信号が、各別のD/A変換
器（４）に供給されて元のアナログ輝度信号Ｙ、アナロ
グ赤色差信号Ｒ−Ｙ及びアナログ青色差信号Ｂ−Ｙに変
換されて、出力端子（5A）から出力される。この出力端
子（5A）からの表示信号、即ち輝度信号Ｙ、赤色差信号
Ｒ−Ｙ及び青色差信号Ｂ−Ｙは、直接又はマトリックス
回路に供給されて原色信号に変換された後、カラー陰極
線管の３つのカソードＫに夫々供給される。This will be described with reference to FIG. The input composite color video signal from the input terminal (1) is supplied to the video signal processing circuit (16
P) to perform high-frequency amplification, video intermediate frequency conversion, video detection, video amplification, band amplification, color demodulation, and the like. A luminance signal Y, a red color difference signal RY, and a blue color difference signal BY are output from the video signal processing circuit (1) and supplied to respective A / D converters (2) to be converted into digital signals. After that,
A digital luminance signal, a digital red difference signal, and a digital blue difference signal which are supplied to and written to and read from each other field memory (3) are supplied to respective D / A converters (4). Are converted into the original analog luminance signal Y, analog red difference signal RY, and analog blue difference signal BY, and output from the output terminal (5A). The display signals from the output terminal (5A), that is, the luminance signal Y, the red color difference signal RY, and the blue color difference signal BY are supplied directly or to a matrix circuit to be converted into primary color signals, and then converted into color cathode ray tubes. Are supplied to the three cathodes K, respectively.
他方、映像信号処理回路（16P）からの映像信号、即
ち輝度信号Ｙが出力端子（5B）を通じて、同期分離回路
（13）に供給されて、垂直同期信号VD及び水平同期信号
HDが分離され、垂直同期信号VDはそのまゝ偏向回路（高
圧回路を含む）（14）に供給されると共に、水平同期信
号HDは２逓倍回路（30）に供給されて、その周波数が２
倍された後、偏向回路（14）に供給される。On the other hand, the video signal from the video signal processing circuit (16P), that is, the luminance signal Y is supplied to the sync separation circuit (13) through the output terminal (5B), and the vertical sync signal VD and the horizontal sync signal are supplied.
HD is separated, the vertical synchronizing signal VD is supplied to a deflection circuit (including a high voltage circuit) (14) as it is, and the horizontal synchronizing signal HD is supplied to a doubler circuit (30) so that the frequency is 2
After being multiplied, it is supplied to the deflection circuit (14).
第６図はインターレス走査の場合の、映像信号を構成
する順次のフィールド信号F1、F2、F3、F4、・・・を示
し、隣接するフィールド信号の走査線の位置は、互いに
水平周期の1/2ずつずれている。FIG. 6 shows sequential field signals F 1 , F 2 , F 3 , F 4 ,... Constituting a video signal in the case of interlaced scanning, and the positions of the scanning lines of adjacent field signals are mutually different. It is shifted by 1/2 of the horizontal cycle.
さて、上述した従来のテレビジョン受像機では、同期
分離回路（13）に供給される映像信号、即ち輝度信号の
フィールドがF4だったとすると、出力端子（5A）に出力
される表示信号としてのコンポーネント映像信号のフィ
ールドは、フィールドF4の前のF3で、それらのフィール
ドが互いに異なる。Now, in the conventional television receiver as described above, the video signal supplied to sync separator (13), i.e., the field of the luminance signal is that it was F 4, as a display signal outputted to the output terminal (5A) field of the component video signal, before the F 3 field F 4, different those fields each other.
この場合、入力カラー複合映像信号の垂直周期が一定
の場合は問題ないが、VTRの変速再生信号の場合には、
その垂直同期が変動する場合が有り、そのような場合に
は、再生画面上で垂直ジッタが生じてしまう。In this case, if the vertical cycle of the input color composite video signal is constant, there is no problem.
The vertical synchronization may fluctuate, and in such a case, vertical jitter occurs on the reproduction screen.
かかる点に鑑み、本発明はカラー複合映像信号の垂直
周期が変動しても、再生画面上の垂直ジッタが生じない
ようにしたテレビジョン受像機を提案しようとするもの
である。In view of such a point, the present invention intends to propose a television receiver in which a vertical jitter of a color composite video signal does not cause vertical jitter on a reproduced screen.
本発明によるテレビジョン受像機は、入力複合カラー
映像信号から分離されたコンポーネント映像信号を、夫
々メモリに供給して書き込み、そのメモリから読み出さ
れたコンポーネント映像信号を表示信号とすると共に、
入力複合カラー映像信号から垂直同期信号を分離して、
偏向回路に供給するようにしたテレビジョン受像機にお
いて、コンポーネント映像信号が書き込まれるメモリの
領域の内、コンポーネント映像信号が記憶されない領域
に分離された垂直同期信号が記憶されるように、メモリ
に書き込まれるコンポーネント映像信号に分離された垂
直同期信号を多重化する手段を設け、メモリにより、コ
ンポーネント映像信号の遅延量と同じ遅延量だけ遅延さ
れて読み出された垂直同期信号を、偏向回路に供給する
ようにしたものである。The television receiver according to the present invention supplies the component video signals separated from the input composite color video signal to the respective memories and writes them, and the component video signals read from the memories are used as display signals,
Separate the vertical sync signal from the input composite color video signal,
In a television receiver adapted to be supplied to a deflection circuit, a vertical synchronizing signal which is separated into an area where a component video signal is not stored is stored in an area where a component video signal is not stored in a memory area where a component video signal is written. Means for multiplexing the vertical synchronizing signal separated into the component video signal to be supplied, and supplying, by the memory, the vertical synchronizing signal read out delayed by the same delay amount as the delay amount of the component video signal to the deflection circuit It is like that.
かかる本発明によれば、コンポーネント映像信号が書
き込まれるメモリの領域の内、コンポーネント映像信号
が記憶されない領域に分離された垂直同期信号が記憶さ
れるように、メモリに書き込まれるコンポーネント映像
信号に分離された垂直同期信号を多重化し、メモリによ
り、コンポーネント映像信号の遅延量と同じ遅延量だけ
遅延されて読み出された垂直同期信号を、偏向回路に供
給する。According to the present invention, the component video signal is written into the memory so that the vertical synchronization signal is stored in the area where the component video signal is not stored in the area where the component video signal is written. The multiplexed vertical synchronizing signal is multiplexed, and the vertical synchronizing signal read out by the memory with a delay equal to the delay amount of the component video signal is supplied to the deflection circuit.
以下に、第１図を参照して、本発明の実施例の説明の
参考に供する参考例を説明する。入力端子（１）からの
入力カラー複合映像信号が、映像信号処理・同期分離回
路（16）に供給されて、高周波増幅、映像中間周波変
換、映像検波、映像増幅、帯域増幅、色復調等及び同期
分離が行われる。この映像信号処理・同期分離回路（1
6）より輝度信号Ｙ、赤色差信号Ｒ−Ｙ、青色差信号Ｂ
−Ｙが出力され、各別の第１のA/D変換器（2A）に供給
されて、デジタル信号に変換された後、各別の第１のフ
ィールドメモリ（3A）に供給されて書き込まれ、これよ
り読み出されたデジタル輝度信号、デジタル赤色差信号
及びデジタル青色差信号が、各別の第１のD/A変換器（4
A）に供給されて元のアナログ輝度信号Ｙ、アナログ赤
色差信号Ｒ−Ｙ及びアナログ青色差信号Ｂ−Ｙに変換さ
れて、第１の出力端子（5A）から出力される。この出力
端子（5A）からの表示信号、即ち輝度信号Ｙ、赤色差信
号Ｒ−Ｙ及び青色差信号Ｂ−Ｙは、直接又はマトリック
ス回路に供給されて原色信号に変換された後、カラー陰
極線管の３つのカソードＫに夫夫供給される。Hereinafter, with reference to FIG. 1, a reference example used for reference of the description of the embodiment of the present invention will be described. An input color composite video signal from an input terminal (1) is supplied to a video signal processing / synchronization separation circuit (16), and high-frequency amplification, video intermediate frequency conversion, video detection, video amplification, band amplification, color demodulation, etc. Synchronization separation is performed. This video signal processing / sync separation circuit (1
6) The luminance signal Y, red color difference signal RY, blue color difference signal B
-Y is output, supplied to each other first A / D converter (2A), converted into a digital signal, and then supplied to each other first field memory (3A) for writing. , The digital luminance signal, the digital red color difference signal and the digital blue color difference signal read out from the digital D / A converter (4).
A), is converted into the original analog luminance signal Y, analog red difference signal RY, and analog blue difference signal BY, and is output from the first output terminal (5A). The display signals from the output terminal (5A), that is, the luminance signal Y, the red color difference signal RY, and the blue color difference signal BY are supplied directly or to a matrix circuit to be converted into primary color signals, and then converted into color cathode ray tubes. Are supplied to each of the three cathodes K.
他方、映像信号処理・同期分離回路（16）からの垂直
同期信号が、第２のA/D変換器（2B）に供給されて、デ
ジタル信号に変換された後、第２のフィールドメモリ
（3B）に供給されて書き込まれ、これより読み出された
デジタル垂直同期信号が、第２のD/A変換器（4B）に供
給されて元のアナログ垂直同期信号VDに変換された後、
この垂直同期信号VDは、第２の出力端子（5B）を通じ
て、偏向回路（高圧回路を含む）（14）に供給される。
又、映像信号処理・同期分離回路（16）からの水平同期
信号HDは、２逓倍回路（30）に供給されてその周波数が
２倍にされた後、偏向回路（14）に供給される。On the other hand, the vertical synchronizing signal from the video signal processing / synchronization separation circuit (16) is supplied to a second A / D converter (2B) and converted into a digital signal, and then converted into a digital signal. ) Is written and read out from the digital vertical synchronizing signal. The digital vertical synchronizing signal is supplied to a second D / A converter (4B) and converted into the original analog vertical synchronizing signal VD.
The vertical synchronization signal VD is supplied to the deflection circuit (including the high-voltage circuit) (14) through the second output terminal (5B).
The horizontal synchronizing signal HD from the video signal processing / synchronization separation circuit (16) is supplied to a doubling circuit (30), the frequency of which is doubled, and then to a deflection circuit (14).
かくして、第２の出力端子（5B）に出力された垂直同
期信号VDは、映像信号処理・同期分離回路（16）から出
力された垂直同期信号が、メモリ（3B）によって１フィ
ールド期間遅延されたものであり、従って、出力端子
（5A）から出力されたコンポーネント映像信号、即ち、
輝度信号Ｙ、赤色差信号Ｒ−Ｙ及び青色差信号Ｂ−Ｙが
含まれていたカラー複合映像信号の垂直同期信号と同じ
ものと成るので、入力カラー複合映像信号の垂直周期が
変動しても、再生画面上の垂直ジッタは生じなく成る。Thus, in the vertical synchronizing signal VD output to the second output terminal (5B), the vertical synchronizing signal output from the video signal processing / synchronization separation circuit (16) is delayed by one field period by the memory (3B). Therefore, the component video signal output from the output terminal (5A), that is,
Since the luminance signal Y, the red color difference signal RY, and the blue color difference signal BY are the same as the vertical synchronizing signal of the color composite video signal that was included, even if the vertical cycle of the input color composite video signal fluctuates. Thus, vertical jitter on the reproduction screen does not occur.
次に、第２図を参照して、本発明の一実施例を説明す
るも、第２図において、第１図と対応する部分には同一
符号を付して、重複説明を一部省略する。Next, an embodiment of the present invention will be described with reference to FIG. 2. In FIG. 2, parts corresponding to those in FIG. .
この第２図の実施例は、デジタルテレビジョン受像機
で映像信号処理用として用いられているメモリ（このメ
モリに書き込まれ、このメモリから読み出されるコンポ
ーネント映像信号を、本来の信号と呼ぶことにする）
を、垂直同期信号が記憶されるメモリとして兼用するよ
うにしたものである。In the embodiment shown in FIG. 2, a memory used for processing a video signal in a digital television receiver (a component video signal written to this memory and read from this memory is called an original signal). )
Is also used as a memory for storing the vertical synchronizing signal.
第２図において、（1A）は、第１図における映像信号
処理・同期分離回路（16）からの輝度信号Ｙ、赤色差信
号Ｒ−Ｙ及び青色差信号Ｂ−Ｙの得られる端子を示す。In FIG. 2, (1A) indicates a terminal from which the luminance signal Y, red color difference signal RY, and blue color difference signal BY from the video signal processing / synchronization separation circuit (16) in FIG. 1 are obtained.
入力端子（1B）からの垂直同期信号ｄ（第３図Ｄ参
照）がORゲート（９）に供給される。入力端子（６）か
らの本来の信号ａ（第３図Ａ参照）が、ANDゲート
（８）に供給される。入力端子（1B）に供給される垂直
同期信号ｄの垂直帰線期間と同じか、又はこれより僅か
狭い期間で低レベルと成り、それ以外の期間で高レベル
と成るウインド信号ｂ（第３図Ｂ参照）が、ANDゲート
（８）に供給される。そして、ANDゲート（８）の出力
ｃ（第３図Ｃ参照）がORゲート（９）に供給される。か
くして、ORゲート（９）からは、第３図Ｅに示す如き、
本来の信号ａの大部分及び垂直同期信号ｄの重畳された
信号ｅが出力され、この信号ｅがA/D変換器（2B）に供
給されてデジタル信号に変換された後、フィールドメモ
リ（3B）に書き込まれ、又、それより読み出されたデジ
タル信号がD/A変換器（4B）に供給されて、元の本来の
信号ａの大部分及び垂直同期信号ｄの重畳されたアナロ
グ信号ｆ（第３図Ｆ）に変換されて、出力端子（10）に
出力される。尚、この信号ｆは、垂直周期の変動に応じ
た垂直ジッタ（τ）を有する。そして、この信号ｆがAN
Dゲート（12）供給されると共に、このANDゲート（12）
に、入力端子（11）からの、上述の垂直ジッタを考慮し
たウインド信号ｇ（第３図Ｇ参照）が供給されることに
より、このANDゲート（12）から垂直同期信号ｈ（第３
図Ｈ）が、出力端子（5B）通じて、偏向回路（14）に供
給される。尚、図示を省略した映像信号処理・同期分離
回路から得られた水平同期信号HDは、２逓倍回路（30）
に供給されてその周波数が２倍にされた後、偏向回路
（14）に供給される。The vertical synchronization signal d (see FIG. 3D) from the input terminal (1B) is supplied to the OR gate (9). The original signal a (see FIG. 3A) from the input terminal (6) is supplied to the AND gate (8). A window signal b (see FIG. 3) which has a low level during a vertical blanking period of the vertical synchronizing signal d supplied to the input terminal (1B) or is slightly shorter than this period and has a high level in other periods. B) is supplied to the AND gate (8). Then, the output c (see FIG. 3C) of the AND gate (8) is supplied to the OR gate (9). Thus, from the OR gate (9), as shown in FIG.
A signal e on which most of the original signal a and the vertical synchronizing signal d are superimposed is output. The signal e is supplied to an A / D converter (2B) and converted into a digital signal. ) Is supplied to the D / A converter (4B), and the analog signal f in which most of the original original signal a and the vertical synchronizing signal d are superimposed. (FIG. 3F) and output to the output terminal (10). Note that this signal f has a vertical jitter (τ) corresponding to the fluctuation of the vertical cycle. And this signal f is AN
D-gate (12) is supplied and this AND gate (12)
Is supplied from the input terminal (11) to the window signal g (see FIG. 3G) in consideration of the above-mentioned vertical jitter.
H) is supplied to the deflection circuit (14) through the output terminal (5B). The horizontal synchronizing signal HD obtained from the video signal processing / synchronization separation circuit not shown is a doubler circuit (30)
And its frequency is doubled, and then supplied to the deflection circuit (14).
次に、第４図を参照して、デジタルテレビジョン受像
機における、上述した兼用するフィールドメモリを含む
回路の一例としての高画質化処理回路について説明す
る。入力端子（15）からの入力カラー複合映像信号が、
第１図と同様の映像信号処理・同期分離回路（16）に供
給されて、これより輝度信号Ｙ、赤色差信号Ｒ−Ｙ及び
青色差信号Ｂ−Ｙ並びに垂直同期信号VD及び水平同期信
号HDが出力される。そして、輝度信号Ｙ、赤色差信号Ｒ
−Ｙ及び青色差信号Ｂ−Ｙが、夫々高画質化処理回路の
A/D変換器（17Y）、（17R）、（17B）に供給される。
尚、これらA/D変換器（17Y）、（17R）、（17B）の後段
の各回路は、略同じ構成であって、A/D変換器（17Y）の
後段の回路から一部の構成を除去した回路が、A/D変換
器（17R）、（17B）の各後段の回路と同じに成る。そこ
で、A/D変換器（17Y）の後段の回路の構成を説明し、A/
D変換器（17R）、（17B）の後段の回路の図示及び説明
は省略する。Next, with reference to FIG. 4, a description will be given of a high-quality image processing circuit as an example of a circuit including the above-mentioned shared field memory in a digital television receiver. The input color composite video signal from the input terminal (15)
It is supplied to a video signal processing / synchronization separation circuit (16) similar to that shown in FIG. 1, from which a luminance signal Y, a red difference signal RY and a blue difference signal BY, a vertical synchronization signal VD and a horizontal synchronization signal HD are output. Is output. Then, the luminance signal Y and the red color difference signal R
−Y and the blue difference signal BY are output from the high-quality image processing circuit, respectively.
It is supplied to A / D converters (17Y), (17R), and (17B).
The circuits downstream of the A / D converters (17Y), (17R), and (17B) have substantially the same configuration, and some of the circuits downstream of the A / D converter (17Y) are partially configured. Is the same as the circuits at the subsequent stages of the A / D converters (17R) and (17B). Therefore, the configuration of the circuit after the A / D converter (17Y) will be described,
The illustration and description of the circuits subsequent to the D converters (17R) and (17B) are omitted.
A/D変換器（17Y）からのデジタル輝度信号が、フィー
ルドメモリ（18）に供給されて書き込まれ、それより読
み出されたデジタル輝度信号が次段のフィールドメモリ
（19）に供給されて書き込まれると共に、それが読み出
される。かくして、A/D変換器（17Y）からのデジタル輝
度信号は、フィールドメモリ（18）によって１フィール
ド時間遅延され、その１フィールド時間遅延されたデジ
タル輝度信号が、次段のフィールドメモリ（19）によっ
て、更に１フィールド時間遅延される。The digital luminance signal from the A / D converter (17Y) is supplied to and written into the field memory (18), and the digital luminance signal read therefrom is supplied to the next-stage field memory (19) and written. And read it out. Thus, the digital luminance signal from the A / D converter (17Y) is delayed by one field time by the field memory (18), and the digital luminance signal delayed by one field time is transmitted by the next-stage field memory (19). , And is further delayed by one field time.
メモリ（18）からのデジタル輝度信号が、１水平周期
期間（1H）の遅延回路（22）及び合成器（23）に供給さ
れ、その遅延回路（22）の出力が合成器（23）に供給さ
れて、メモリ（18）からのデジタル輝度信号信号と加算
され、その加算出力が減衰器（24）に供給されて、その
レベルが1/2に減衰される。The digital luminance signal from the memory (18) is supplied to the delay circuit (22) and the combiner (23) for one horizontal period (1H), and the output of the delay circuit (22) is supplied to the combiner (23). Then, it is added to the digital luminance signal signal from the memory (18), and the added output is supplied to the attenuator (24), and the level is attenuated to 1/2.
又、A/D変換器（17Y）からのデジタル輝度信号と、メ
モリ（19）からのデジタル輝度信号とが合成器（25）に
供給されて加算された後、減衰器（26）に供給されて、
そのレベルが1/2に減衰される。Also, the digital luminance signal from the A / D converter (17Y) and the digital luminance signal from the memory (19) are supplied to a combiner (25), added, and then supplied to an attenuator (26). hand,
Its level is attenuated by half.
更に、A/D変換器（17Y）からのデジタル輝度信号と、
メモリ（19）からのデジタル輝度信号信号とが、合成器
（20）に供給されて、その差の絶対値が演算され、この
差の絶対値が基準値以上であるか又は基準値未満である
かに応じて「１」、「０」と成る１ビットの制御信号に
変換される。そして、この制御信号がフィールドメモリ
（21）に供給されて書き込まれる。そして、このメモリ
（21）に記憶されている制御信号の値の如何に基づい
て、減衰器（24）、（26）の出力が切換えスイッチ（2
7）によって切換えされる。そして、通常は、この切換
えスイッチ（27）は、減衰器（26）側に切換えられ、制
御信号が「１」に成ったとき（２フィールド異なるデジ
タル映像信号間に変化があったとき、即ち動きがあった
とき）に、４フレーム期間に亘って、切換えスイッチ
（27）を減衰器（24）側に切り換えるようにしている。
更に、メモリ（18）からのデジタル輝度信号と、切換え
スイッチ（27）からのデジタル輝度信号とを切換えスイ
ッチ（28）によって、1/2水平周期期間毎に切り換え
る。かくして、出力端子（29）からは、奇数フィールド
及び偶数フィールド共、通常のライン数（NTSC方式の場
合は525/2）の２倍のライン数（従って、NTSC方式の場
合は525）の高画質化デジタル輝度信号が出力される。Furthermore, a digital luminance signal from the A / D converter (17Y),
The digital luminance signal signal from the memory (19) is supplied to the synthesizer (20), and the absolute value of the difference is calculated, and the absolute value of the difference is greater than or less than the reference value The signal is converted into a 1-bit control signal of "1" or "0" according to the control signal. Then, this control signal is supplied to and written into the field memory (21). Then, based on the value of the control signal stored in the memory (21), the outputs of the attenuators (24) and (26) are changed over by the changeover switch (2).
Switched by 7). Normally, the changeover switch (27) is switched to the attenuator (26) side, and when the control signal becomes "1" (when there is a change between digital video signals different from two fields, ), The changeover switch (27) is switched to the attenuator (24) for four frame periods.
Further, the digital luminance signal from the memory (18) and the digital luminance signal from the changeover switch (27) are switched by the changeover switch (28) every 1/2 horizontal cycle period. Thus, from the output terminal (29), both the odd and even fields have a high image quality of twice the number of lines (525/2 in the case of the NTSC system) (thus, 525 in the case of the NTSC system). A digital luminance signal is output.
尚、A/D変換器（17R）、（17B）の後段の回路は、夫
々A/D変換器（17Y）の後段の回路の内、合成器（20）及
びメモリ（21）を省略した構成であって、A/D変換器（1
7Y）のメモリ（21）の出力によって、A/D変換器（17
R）、（17B）における切換えスイッチ（27）に対応する
切換えスイッチが切換え制御される。そして、A/D変換
器（17R）、（17B）の後段の回路から、奇数フィールド
及び偶数フィールド共、通常のライン数（NTSC方式の場
合は525/2）の２倍のライン数（従って、NTSC方式の場
合は525）の夫々高画質化デジタル赤色差信号及びデジ
タル青色差信号が出力される。The circuits downstream of the A / D converters (17R) and (17B) are the same as the circuits downstream of the A / D converter (17Y), except that the synthesizer (20) and the memory (21) are omitted. And the A / D converter (1
7Y) output of the A / D converter (17
The changeover switches corresponding to the changeover switches (27) in (R) and (17B) are switched. Then, from the circuits at the subsequent stage of the A / D converters (17R) and (17B), the number of lines is twice as large as the normal number of lines (525/2 in the case of the NTSC system) for both odd and even fields (accordingly, In the case of the NTSC system, a high-quality digital red difference signal and a digital blue difference signal of 525) are output, respectively.
このように、かかる高画質の映像信号のフィールド信
号のライン数は、通常のライン数の２倍と成るから、第
１図及び第２図で説明したように、偏向回路に供給され
る水平同期信号も、上述したように通常の水平同期信号
の２倍の周波数のものが使用される。As described above, the number of lines of the field signal of such a high-quality video signal is twice as large as the normal number of lines. Therefore, as described with reference to FIGS. As described above, a signal having a frequency twice that of a normal horizontal synchronizing signal is used.
そして、第２図における兼用するフィールドメモリ
（3B）として、この第４図の高画質化処理回路における
フィールドメモリ（21）を使用する。このフィールドメ
モリ（21）に書き込み、これより読み出す制御信号は、
これに上述した如き垂直同期信号を重畳しても、その重
畳に殆ど影響を及ぼさない。Then, the field memory (21) in the image quality improvement processing circuit in FIG. 4 is used as the shared field memory (3B) in FIG. The control signals written to and read from this field memory (21) are:
Even if the above-described vertical synchronizing signal is superimposed thereon, it has almost no effect on the superimposition.
上述せる本発明によれば、入力カラー複合映像信号の
垂直周期が変動しても、再生画面上で垂直ジッタの生じ
ないテレビジョン受像機を得ることができる。According to the present invention described above, it is possible to obtain a television receiver in which vertical jitter does not occur on a reproduced screen even if the vertical cycle of an input color composite video signal changes.
又、コンポーネント映像信号の量子化の際、ダイナミ
ックレンジを最大限に利用することができるので、画質
が向上する。Further, when the component video signal is quantized, the dynamic range can be used to the maximum, so that the image quality is improved.
第１図は本発明の実施例の説明の参考に供する参考例を
示すブロック線図、第２図は本発明の一実施例を示すブ
ロック線図、第３図は第２図の実施例の説明に供するタ
イミングチャート、第４図は本発明を適用し得るフィー
ルドメモリを備えた回路の一例としての高画質化処理回
路の一例を示すブロック線図、第５図は従来例を示すブ
ロック線図、第６図はその従来例の説明に供するインタ
ーレース走査のフィールド信号の説明図である。 （2A）、（2B）は夫々第１及び第２のA/D変換器、（3
A）、（3B）は夫々第１及び第２のフィールドメモリ、
（4A）、（4B）は夫夫第１及び第２のD/A変換器、（1
4）は偏向回路である。FIG. 1 is a block diagram showing a reference example for reference of an embodiment of the present invention, FIG. 2 is a block diagram showing one embodiment of the present invention, and FIG. 3 is a block diagram of the embodiment of FIG. FIG. 4 is a block diagram showing an example of a high-quality image processing circuit as an example of a circuit having a field memory to which the present invention can be applied, and FIG. 5 is a block diagram showing a conventional example. FIG. 6 is an explanatory view of a field signal of interlaced scanning for explaining the conventional example. (2A) and (2B) are the first and second A / D converters, respectively (3
A) and (3B) are the first and second field memories, respectively.
(4A) and (4B) are the first and second D / A converters, (1
4) is a deflection circuit.
フロントページの続き (56)参考文献 特開 昭62−51391（ＪＰ，Ａ) 特開 昭60−112381（ＪＰ，Ａ) 実開 昭63−191782（ＪＰ，Ｕ)Continuation of the front page (56) References JP-A-62-51391 (JP, A) JP-A-60-112381 (JP, A) JP-A-63-191782 (JP, U)
Claims (1)
ンポーネント映像信号を、夫々メモリに供給して書き込
み、該メモリから読み出されたコンポーネント映像信号
を表示信号とすると共に、上記入力複合カラー映像信号
から垂直同期信号を分離して、偏向回路に供給するよう
にしたテレビジョン受像機において、 上記コンポーネント映像信号が書き込まれる上記メモリ
の領域の内、上記コンポーネント映像信号が記憶されな
い領域に上記分離された垂直同期信号が記憶されるよう
に、上記メモリに書き込まれる上記コンポーネント映像
信号に上記分離された垂直同期信号を多重化する手段を
設け、 上記メモリにより、上記コンポーネント映像信号の遅延
量と同じ遅延量だけ遅延されて読み出された垂直同期信
号を、上記偏向回路に供給するようにしたことを特徴と
するテレビジョン受像機。A component video signal separated from an input composite color video signal is supplied to and written into a memory, and the component video signal read from the memory is used as a display signal. In the television receiver, the vertical synchronization signal is separated from the video signal and supplied to the deflection circuit. In the area of the memory where the component video signal is written, the separated video signal is separated into an area where the component video signal is not stored. Means for multiplexing the separated vertical synchronizing signal with the component video signal written in the memory so that the vertical synchronizing signal is stored, wherein the memory has a delay amount equal to a delay amount of the component video signal. Supply the vertical synchronization signal read out with a delay to the deflection circuit Television receiver, characterized in that it was so that.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211882A JP2971882B2 (en) | 1988-08-26 | 1988-08-26 | Television receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211882A JP2971882B2 (en) | 1988-08-26 | 1988-08-26 | Television receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0260374A JPH0260374A (en) | 1990-02-28 |
| JP2971882B2 true JP2971882B2 (en) | 1999-11-08 |
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ID=16613189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211882A Expired - Fee Related JP2971882B2 (en) | 1988-08-26 | 1988-08-26 | Television receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2971882B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60112381A (en) * | 1983-11-22 | 1985-06-18 | Sony Corp | Television receiver |
| JPS6251391A (en) * | 1985-08-30 | 1987-03-06 | Hitachi Ltd | Television signal processing circuit |
| JPS63191782U (en) * | 1987-05-29 | 1988-12-09 |
-
1988
- 1988-08-26 JP JP63211882A patent/JP2971882B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0260374A (en) | 1990-02-28 |
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