JPH08147977A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH08147977A JPH08147977A JP7057126A JP5712695A JPH08147977A JP H08147977 A JPH08147977 A JP H08147977A JP 7057126 A JP7057126 A JP 7057126A JP 5712695 A JP5712695 A JP 5712695A JP H08147977 A JPH08147977 A JP H08147977A
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- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
Abstract
り、無効なデータが入力されてもデータをメモリセルに
ライトし得ないようにできる半導体メモリ装置を提供す
ることである。 【構成】 データを貯蔵するためのメモリセルと、前記
メモリセルに連結されてデータを伝送するためのビット
ライン対と、前記ビットライン対にデータを伝送するた
めのデータライン対と、前記ビットライン対とデータラ
イン対間のデータの伝送を制御するための列選択トラン
ジスタと、前記データライン対をプルアップするための
プルアップトランジスタと、アドレス信号の状態遷移を
検出して状態検出パルスを発生するためのアドレス状態
遷移検出手段と、データ信号の状態遷移を検出してデー
タ状態検出パルスを発生するためのデータ状態遷移検出
手段と、前記アドレス状態遷移検出パルス、データ状態
遷移検出パルスおよびライトイネーブル信号に応答して
前記プルアップトランジスタをイネーブルするための制
御回路とを備える。
Description
るもので、詳しくはビットラインイコライズ信号とビッ
トラインプリチャージ信号を分離的に発生し、それらの
信号を分離的にメモリセルの対応ビットラインに供給す
るための回路と、データ維持時間に対する適切な動作マ
ージンを補償し、動作をリセットさせることにより、所
定期間ライトデータの侵入を防ぐための回路とを含む半
導体メモリ装置に関するものである。
国特許公告第5,091,889号に開示されている。
トランジスタM1、M2はビットライン対BL、BLB
をプルアップする。イコライズトランジスタM3は信号
(EQN)に応答してビットライン対をイコライズす
る。
はワードラインをイネーブルするための信号(WL)に
応答してイネーブルされる。メモリセル(MC:memory
cell )はスイッチングトランジスタM12、M13を
通じてビットラインからのデータを貯蔵するか出力す
る。
ス信号により発生される列選択信号(CS)に応答して
イネーブルされる。データライン対プルアップトランジ
スタM6、M7は信号(CIEB)に応答してデータラ
インをプルアップする。
はセンス増幅器イネーブル信号(VEQSEN)に応答
してデータライン対DL、DLBからの信号を増幅して
信号(Sout)を出力する。プルダウントランジスタ
M8、M9は信号(VEQSEN)に応答してデータラ
インをプルダウンする。
E)に応答して、入力されるデータをデータライン対に
伝送する。信号(CWE、CIEB)を発生するための
回路はインバータ10、12、24、26、NORゲー
ト14、18、22、NANDゲート20および遅延器
16で構成されている。
10、M11を通じてデータライン対に送るための回路
構成はインバータ28、34、36およびNORゲート
30、32で構成されている。
を説明するための動作タイミング図である。
してアドレス状態遷移検出信号(ATDSUM)が発生
される。ビットラインイコライズパルス信号(EQN)
はアドレス状態遷移信号(ATDSUM)に応答して発
生される。
されてビットライン対BL、BLBをイコライズする。
そして、信号(WL)が行アドレス信号(ADD)に応
答して発生される。
てメモリセルをイネーブルする。そして、ライトイネー
ブル信号(WE)が“ハイ”レベルとなると、メモリセ
ルのデータをライトするためのライト動作が行なわれ
る。
E)によりNORゲート18とインバータ24の出力信
号(CWE)がまず“ロー”レベルから“ハイ”レベル
に遷移して伝送ゲートM10、M11がオンとなり、そ
の後、信号(CIEB)が“ハイ”レベルから“ロー”
レベルに遷移して伝送ゲートM10、M11と列選択ト
ランジスタM4、M5を通じてメモリセルにデータが書
込まれる。
状態であり、センス増幅器イネーブル信号(VEQSE
N)は“ロー”レベル状態である。ライト動作が完了さ
れると、つまりライトイネーブル信号(WE)が“ロ
ー”レベルになると、信号(CIEB)がまず“ハイ”
レベルとなりデータラインプルアップトランジスタM
6、M7がオンとなってデータライン対が“ハイ”レベ
ルとなる。
となり、インバータ34、36の出力が“ハイ”レベル
となって伝送ゲートM10、M11がオフとなるのでそ
れ以上書込まれない。しかし、ノードN12が“ロー”
レベルである場合は、アドレス状態遷移を検出すること
により発生されるアドレス状態遷移検出パルス信号(A
TDSUM)により信号(CIEB)を“ハイ”レベル
に維持してデータライン対をプルアップさせることによ
り、ライト復旧時間を確保した。
ト動作が完了されてからアドレス状態遷移を検出するこ
とにより発生されるパルス期間の間、ラインをプルアッ
プさせることによりライト復旧時間を確保した。
コライズ信号発生回路が対応メモリセルのビットライン
をプリチャージするためのプリチャージ信号を発生し、
対応メモリセルをイコライズするためのイコライズ信号
を発生するためにメモリセルのビットラインに連結され
た。
はライト復旧時間を0と作ることである。この状態で、
プルアップ/イコライズ信号はハイ(Vcc〜Vth)
電位レベルにビットライン電位を維持するために発生さ
れる。
半導体メモリ装置はデータライト動作の間、次のサイク
ルのアドレスの遷移時にも、ハイ電位がプルアップとイ
コライズ信号の発生の間ビットライン対に表われる。そ
こで、ライトエラーが発生しない。しかし、プルアップ
/イコライズ信号の完了でライトエラーが起こる問題点
があった。
の半導体メモリ装置は、データライン対をプルアップさ
せるための信号発生回路にライト動作が完了された後、
アドレス状態遷移を検出して、発生されるアドレス状態
遷移検出パルス期間の間、データライン対をプルアップ
させることによりライト復旧時間のマージンを確保し
た。これにより、無効なアドレスが入力されてもこの期
間データをメモリセルにライトし得ないようにできる。
間をもっと確保することにより、無効なデータが入力さ
れてもデータをメモリセルにライトし得ないようにでき
る半導体メモリ装置を提供することにある。
るための本発明の半導体メモリ装置は、データを貯蔵す
るためのメモリセルと、前記メモリセルに連結されてデ
ータを伝送するためのビットライン対と、前記ビットラ
イン対にデータを伝送するためのデータライン対と、前
記ビットライン対とデータライン対間のデータの伝送を
制御するための列選択トランジスタと、前記データライ
ン対をプルアップするためのプルアップトランジスタ
と、アドレス信号の状態遷移を検出して状態検出パルス
を発生するためのアドレス状態遷移検出手段と、データ
信号の状態遷移を検出してデータ状態検出パルスを発生
するためのデータ状態遷移検出手段と、前記アドレス状
態遷移検出パルス、データ状態遷移検出パルスおよびラ
イトイネーブル信号に応答して前記プルアップトランジ
スタをイネーブルするための制御回路とを備えることを
特徴とする。
と次のようである。
図である。図1において、データ状態遷移検出回路10
0はデータ入力信号(DIN)を入力してデータ状態遷
移検出パルス(DTO)と他のデータ状態遷移検出回路
(図示せず)のパルス(DT1)、…、(DTN)を入
力しデータ状態遷移検出パルスの合の信号(DTDSU
M)を発生してNORゲート22に入力する。
メモリ装置の構成と同じである。図2は図1に示す半導
体メモリ装置の動作タイミング図である。
説明すると次のようである。データ状態検出回路100
はデータの状態遷移を検出してデータ状態検出パルス合
信号(DTDSUM)を発生する。データ状態遷移検出
パルス合信号(DTDSUM)はNORゲート22の入
力となり、データライン対プルアップトランジスタM
6、M7をプルアップさせるための信号(CIEB)を
発生してデータライン対をプルアップする。
である場合に半導体メモリ装置がデータ状態遷移検出パ
ルス(DTDSUM)、(ATDSUM)を発生し、こ
のデータ遷移検出パルスが“ハイ”レベルである間、信
号(CIEB)を“ハイ”レベルに維持してデータライ
ン対をプルアップする。
“ロー”レベルである場合にデータライン対をプルアッ
プするためにライト動作が完了されてからアドレス状態
遷移を検出し発生されるアドレス状態遷移検出パルス
(ATDSUM)により信号(CIEB)を“ハイ”レ
ベルとしデータライン対をプルアップしてライト復旧時
間を確保したが、本発明は、図2に示すように、データ
の状態遷移を検出することにより発生されるデータ状態
遷移検出パルス(DTDSUM)をデータライン対をプ
ルアップするための信号として使用することにより、ア
ドレス状態遷移検出パルス信号(ATDSUM)が“ロ
ー”レベルに遷移した場合にもデータ状態遷移検出パル
ス信号(DTDSUM)によりデータライン対をプルア
ップさせ得るものである。それで、ライト復旧時間とデ
ータ維持時間をもっと安定的に確保し得るものである。
モリ装置は、データ状態遷移検出パルスを発生し、この
パルスをデータラインをプルアップさせるための信号と
して使用することにより、ライト復旧時間とデータ維持
時間が充分に確保されるので無効なデータの入力を防止
することができる。
Claims (1)
- 【請求項1】 データを貯蔵するためのメモリセルと、 前記メモリセルに連結されてデータを伝送するためのビ
ットライン対と、 前記ビットライン対にデータを伝送するためのデータラ
イン対と、 前記ビットライン対とデータライン対間のデータの伝送
を制御するための列選択トランジスタと、 前記データライン対をプルアップするためのプルアップ
トランジスタと、 アドレス信号の状態遷移を検出して状態検出パルスを発
生するためのアドレス状態遷移検出手段と、 データ信号の状態遷移を検出してデータ状態検出パルス
を発生するためのデータ状態遷移検出手段と、 前記アドレス状態遷移検出パルス、データ状態遷移検出
パルスおよびライトイネーブル信号に応答して前記プル
アップトランジスタをイネーブルするための制御回路と
を備えることを特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
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KR94P31025 | 1994-11-24 | ||
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