JPH08147977A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH08147977A JPH08147977A JP7057126A JP5712695A JPH08147977A JP H08147977 A JPH08147977 A JP H08147977A JP 7057126 A JP7057126 A JP 7057126A JP 5712695 A JP5712695 A JP 5712695A JP H08147977 A JPH08147977 A JP H08147977A
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- JP
- Japan
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- data
- state transition
- signal
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ライト復旧時間をもっと確保することによ
り、無効なデータが入力されてもデータをメモリセルに
ライトし得ないようにできる半導体メモリ装置を提供す
ることである。 【構成】 データを貯蔵するためのメモリセルと、前記
メモリセルに連結されてデータを伝送するためのビット
ライン対と、前記ビットライン対にデータを伝送するた
めのデータライン対と、前記ビットライン対とデータラ
イン対間のデータの伝送を制御するための列選択トラン
ジスタと、前記データライン対をプルアップするための
プルアップトランジスタと、アドレス信号の状態遷移を
検出して状態検出パルスを発生するためのアドレス状態
遷移検出手段と、データ信号の状態遷移を検出してデー
タ状態検出パルスを発生するためのデータ状態遷移検出
手段と、前記アドレス状態遷移検出パルス、データ状態
遷移検出パルスおよびライトイネーブル信号に応答して
前記プルアップトランジスタをイネーブルするための制
御回路とを備える。
り、無効なデータが入力されてもデータをメモリセルに
ライトし得ないようにできる半導体メモリ装置を提供す
ることである。 【構成】 データを貯蔵するためのメモリセルと、前記
メモリセルに連結されてデータを伝送するためのビット
ライン対と、前記ビットライン対にデータを伝送するた
めのデータライン対と、前記ビットライン対とデータラ
イン対間のデータの伝送を制御するための列選択トラン
ジスタと、前記データライン対をプルアップするための
プルアップトランジスタと、アドレス信号の状態遷移を
検出して状態検出パルスを発生するためのアドレス状態
遷移検出手段と、データ信号の状態遷移を検出してデー
タ状態検出パルスを発生するためのデータ状態遷移検出
手段と、前記アドレス状態遷移検出パルス、データ状態
遷移検出パルスおよびライトイネーブル信号に応答して
前記プルアップトランジスタをイネーブルするための制
御回路とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、詳しくはビットラインイコライズ信号とビッ
トラインプリチャージ信号を分離的に発生し、それらの
信号を分離的にメモリセルの対応ビットラインに供給す
るための回路と、データ維持時間に対する適切な動作マ
ージンを補償し、動作をリセットさせることにより、所
定期間ライトデータの侵入を防ぐための回路とを含む半
導体メモリ装置に関するものである。
るもので、詳しくはビットラインイコライズ信号とビッ
トラインプリチャージ信号を分離的に発生し、それらの
信号を分離的にメモリセルの対応ビットラインに供給す
るための回路と、データ維持時間に対する適切な動作マ
ージンを補償し、動作をリセットさせることにより、所
定期間ライトデータの侵入を防ぐための回路とを含む半
導体メモリ装置に関するものである。
【０００２】
【従来の技術】図３は従来の半導体メモリ回路図で、米
国特許公告第５，０９１，８８９号に開示されている。
国特許公告第５，０９１，８８９号に開示されている。
【０００３】図３において、ビットライン対プルアップ
トランジスタＭ１、Ｍ２はビットライン対ＢＬ、ＢＬＢ
をプルアップする。イコライズトランジスタＭ３は信号
（ＥＱＮ）に応答してビットライン対をイコライズす
る。
トランジスタＭ１、Ｍ２はビットライン対ＢＬ、ＢＬＢ
をプルアップする。イコライズトランジスタＭ３は信号
（ＥＱＮ）に応答してビットライン対をイコライズす
る。
【０００４】スイッチングトランジスタＭ１２、Ｍ１３
はワードラインをイネーブルするための信号（ＷＬ）に
応答してイネーブルされる。メモリセル（ＭＣ：memory
cell ）はスイッチングトランジスタＭ１２、Ｍ１３を
通じてビットラインからのデータを貯蔵するか出力す
る。
はワードラインをイネーブルするための信号（ＷＬ）に
応答してイネーブルされる。メモリセル（ＭＣ：memory
cell ）はスイッチングトランジスタＭ１２、Ｍ１３を
通じてビットラインからのデータを貯蔵するか出力す
る。
【０００５】列選択トランジスタＭ４、Ｍ５は列アドレ
ス信号により発生される列選択信号（ＣＳ）に応答して
イネーブルされる。データライン対プルアップトランジ
スタＭ６、Ｍ７は信号（ＣＩＥＢ）に応答してデータラ
インをプルアップする。
ス信号により発生される列選択信号（ＣＳ）に応答して
イネーブルされる。データライン対プルアップトランジ
スタＭ６、Ｍ７は信号（ＣＩＥＢ）に応答してデータラ
インをプルアップする。
【０００６】センス増幅器（ＳＡ：sense amplifier ）
はセンス増幅器イネーブル信号（ＶＥＱＳＥＮ）に応答
してデータライン対ＤＬ、ＤＬＢからの信号を増幅して
信号（Ｓｏｕｔ）を出力する。プルダウントランジスタ
Ｍ８、Ｍ９は信号（ＶＥＱＳＥＮ）に応答してデータラ
インをプルダウンする。
はセンス増幅器イネーブル信号（ＶＥＱＳＥＮ）に応答
してデータライン対ＤＬ、ＤＬＢからの信号を増幅して
信号（Ｓｏｕｔ）を出力する。プルダウントランジスタ
Ｍ８、Ｍ９は信号（ＶＥＱＳＥＮ）に応答してデータラ
インをプルダウンする。
【０００７】伝送ゲートＭ１０、Ｍ１１は信号（ＣＷ
Ｅ）に応答して、入力されるデータをデータライン対に
伝送する。信号（ＣＷＥ、ＣＩＥＢ）を発生するための
回路はインバータ１０、１２、２４、２６、ＮＯＲゲー
ト１４、１８、２２、ＮＡＮＤゲート２０および遅延器
１６で構成されている。
Ｅ）に応答して、入力されるデータをデータライン対に
伝送する。信号（ＣＷＥ、ＣＩＥＢ）を発生するための
回路はインバータ１０、１２、２４、２６、ＮＯＲゲー
ト１４、１８、２２、ＮＡＮＤゲート２０および遅延器
１６で構成されている。
【０００８】データ入力信号（ＤＩＮ）を伝送ゲートＭ
１０、Ｍ１１を通じてデータライン対に送るための回路
構成はインバータ２８、３４、３６およびＮＯＲゲート
３０、３２で構成されている。
１０、Ｍ１１を通じてデータライン対に送るための回路
構成はインバータ２８、３４、３６およびＮＯＲゲート
３０、３２で構成されている。
【０００９】図４は図３に示す半導体メモリ装置の動作
を説明するための動作タイミング図である。
を説明するための動作タイミング図である。
【００１０】アドレス信号（ＡＤＤ）の状態遷移を検出
してアドレス状態遷移検出信号（ＡＴＤＳＵＭ）が発生
される。ビットラインイコライズパルス信号（ＥＱＮ）
はアドレス状態遷移信号（ＡＴＤＳＵＭ）に応答して発
生される。
してアドレス状態遷移検出信号（ＡＴＤＳＵＭ）が発生
される。ビットラインイコライズパルス信号（ＥＱＮ）
はアドレス状態遷移信号（ＡＴＤＳＵＭ）に応答して発
生される。
【００１１】信号（ＥＱＮ）はトランジスタＭ３に印加
されてビットライン対ＢＬ、ＢＬＢをイコライズする。
そして、信号（ＷＬ）が行アドレス信号（ＡＤＤ）に応
答して発生される。
されてビットライン対ＢＬ、ＢＬＢをイコライズする。
そして、信号（ＷＬ）が行アドレス信号（ＡＤＤ）に応
答して発生される。
【００１２】この信号（ＷＬ）はメモリセルに印加され
てメモリセルをイネーブルする。そして、ライトイネー
ブル信号（ＷＥ）が“ハイ”レベルとなると、メモリセ
ルのデータをライトするためのライト動作が行なわれ
る。
てメモリセルをイネーブルする。そして、ライトイネー
ブル信号（ＷＥ）が“ハイ”レベルとなると、メモリセ
ルのデータをライトするためのライト動作が行なわれ
る。
【００１３】ライト動作中、ライトイネーブル信号（Ｗ
Ｅ）によりＮＯＲゲート１８とインバータ２４の出力信
号（ＣＷＥ）がまず“ロー”レベルから“ハイ”レベル
に遷移して伝送ゲートＭ１０、Ｍ１１がオンとなり、そ
の後、信号（ＣＩＥＢ）が“ハイ”レベルから“ロー”
レベルに遷移して伝送ゲートＭ１０、Ｍ１１と列選択ト
ランジスタＭ４、Ｍ５を通じてメモリセルにデータが書
込まれる。
Ｅ）によりＮＯＲゲート１８とインバータ２４の出力信
号（ＣＷＥ）がまず“ロー”レベルから“ハイ”レベル
に遷移して伝送ゲートＭ１０、Ｍ１１がオンとなり、そ
の後、信号（ＣＩＥＢ）が“ハイ”レベルから“ロー”
レベルに遷移して伝送ゲートＭ１０、Ｍ１１と列選択ト
ランジスタＭ４、Ｍ５を通じてメモリセルにデータが書
込まれる。
【００１４】この際に、信号（ＷＬ）は“ハイ”レベル
状態であり、センス増幅器イネーブル信号（ＶＥＱＳＥ
Ｎ）は“ロー”レベル状態である。ライト動作が完了さ
れると、つまりライトイネーブル信号（ＷＥ）が“ロ
ー”レベルになると、信号（ＣＩＥＢ）がまず“ハイ”
レベルとなりデータラインプルアップトランジスタＭ
６、Ｍ７がオンとなってデータライン対が“ハイ”レベ
ルとなる。
状態であり、センス増幅器イネーブル信号（ＶＥＱＳＥ
Ｎ）は“ロー”レベル状態である。ライト動作が完了さ
れると、つまりライトイネーブル信号（ＷＥ）が“ロ
ー”レベルになると、信号（ＣＩＥＢ）がまず“ハイ”
レベルとなりデータラインプルアップトランジスタＭ
６、Ｍ７がオンとなってデータライン対が“ハイ”レベ
ルとなる。
【００１５】その後、信号（ＣＷＥ）が“ロー”レベル
となり、インバータ３４、３６の出力が“ハイ”レベル
となって伝送ゲートＭ１０、Ｍ１１がオフとなるのでそ
れ以上書込まれない。しかし、ノードＮ１２が“ロー”
レベルである場合は、アドレス状態遷移を検出すること
により発生されるアドレス状態遷移検出パルス信号（Ａ
ＴＤＳＵＭ）により信号（ＣＩＥＢ）を“ハイ”レベル
に維持してデータライン対をプルアップさせることによ
り、ライト復旧時間を確保した。
となり、インバータ３４、３６の出力が“ハイ”レベル
となって伝送ゲートＭ１０、Ｍ１１がオフとなるのでそ
れ以上書込まれない。しかし、ノードＮ１２が“ロー”
レベルである場合は、アドレス状態遷移を検出すること
により発生されるアドレス状態遷移検出パルス信号（Ａ
ＴＤＳＵＭ）により信号（ＣＩＥＢ）を“ハイ”レベル
に維持してデータライン対をプルアップさせることによ
り、ライト復旧時間を確保した。
【００１６】すなわち、従来の半導体メモリ装置はライ
ト動作が完了されてからアドレス状態遷移を検出するこ
とにより発生されるパルス期間の間、ラインをプルアッ
プさせることによりライト復旧時間を確保した。
ト動作が完了されてからアドレス状態遷移を検出するこ
とにより発生されるパルス期間の間、ラインをプルアッ
プさせることによりライト復旧時間を確保した。
【００１７】従来の半導体メモリ装置はプルアップとイ
コライズ信号発生回路が対応メモリセルのビットライン
をプリチャージするためのプリチャージ信号を発生し、
対応メモリセルをイコライズするためのイコライズ信号
を発生するためにメモリセルのビットラインに連結され
た。
コライズ信号発生回路が対応メモリセルのビットライン
をプリチャージするためのプリチャージ信号を発生し、
対応メモリセルをイコライズするためのイコライズ信号
を発生するためにメモリセルのビットラインに連結され
た。
【００１８】半導体メモリ装置において、理想的な設計
はライト復旧時間を０と作ることである。この状態で、
プルアップ／イコライズ信号はハイ（Ｖｃｃ〜Ｖｔｈ）
電位レベルにビットライン電位を維持するために発生さ
れる。
はライト復旧時間を０と作ることである。この状態で、
プルアップ／イコライズ信号はハイ（Ｖｃｃ〜Ｖｔｈ）
電位レベルにビットライン電位を維持するために発生さ
れる。
【００１９】
【発明が解決しようとする課題】しかしながら、従来の
半導体メモリ装置はデータライト動作の間、次のサイク
ルのアドレスの遷移時にも、ハイ電位がプルアップとイ
コライズ信号の発生の間ビットライン対に表われる。そ
こで、ライトエラーが発生しない。しかし、プルアップ
／イコライズ信号の完了でライトエラーが起こる問題点
があった。
半導体メモリ装置はデータライト動作の間、次のサイク
ルのアドレスの遷移時にも、ハイ電位がプルアップとイ
コライズ信号の発生の間ビットライン対に表われる。そ
こで、ライトエラーが発生しない。しかし、プルアップ
／イコライズ信号の完了でライトエラーが起こる問題点
があった。
【００２０】このような問題点を解決するために、従来
の半導体メモリ装置は、データライン対をプルアップさ
せるための信号発生回路にライト動作が完了された後、
アドレス状態遷移を検出して、発生されるアドレス状態
遷移検出パルス期間の間、データライン対をプルアップ
させることによりライト復旧時間のマージンを確保し
た。これにより、無効なアドレスが入力されてもこの期
間データをメモリセルにライトし得ないようにできる。
の半導体メモリ装置は、データライン対をプルアップさ
せるための信号発生回路にライト動作が完了された後、
アドレス状態遷移を検出して、発生されるアドレス状態
遷移検出パルス期間の間、データライン対をプルアップ
させることによりライト復旧時間のマージンを確保し
た。これにより、無効なアドレスが入力されてもこの期
間データをメモリセルにライトし得ないようにできる。
【００２１】したがって、本発明の目的はライト復旧時
間をもっと確保することにより、無効なデータが入力さ
れてもデータをメモリセルにライトし得ないようにでき
る半導体メモリ装置を提供することにある。
間をもっと確保することにより、無効なデータが入力さ
れてもデータをメモリセルにライトし得ないようにでき
る半導体メモリ装置を提供することにある。
【００２２】
【課題を解決するための手段】このような目的を達成す
るための本発明の半導体メモリ装置は、データを貯蔵す
るためのメモリセルと、前記メモリセルに連結されてデ
ータを伝送するためのビットライン対と、前記ビットラ
イン対にデータを伝送するためのデータライン対と、前
記ビットライン対とデータライン対間のデータの伝送を
制御するための列選択トランジスタと、前記データライ
ン対をプルアップするためのプルアップトランジスタ
と、アドレス信号の状態遷移を検出して状態検出パルス
を発生するためのアドレス状態遷移検出手段と、データ
信号の状態遷移を検出してデータ状態検出パルスを発生
するためのデータ状態遷移検出手段と、前記アドレス状
態遷移検出パルス、データ状態遷移検出パルスおよびラ
イトイネーブル信号に応答して前記プルアップトランジ
スタをイネーブルするための制御回路とを備えることを
特徴とする。
るための本発明の半導体メモリ装置は、データを貯蔵す
るためのメモリセルと、前記メモリセルに連結されてデ
ータを伝送するためのビットライン対と、前記ビットラ
イン対にデータを伝送するためのデータライン対と、前
記ビットライン対とデータライン対間のデータの伝送を
制御するための列選択トランジスタと、前記データライ
ン対をプルアップするためのプルアップトランジスタ
と、アドレス信号の状態遷移を検出して状態検出パルス
を発生するためのアドレス状態遷移検出手段と、データ
信号の状態遷移を検出してデータ状態検出パルスを発生
するためのデータ状態遷移検出手段と、前記アドレス状
態遷移検出パルス、データ状態遷移検出パルスおよびラ
イトイネーブル信号に応答して前記プルアップトランジ
スタをイネーブルするための制御回路とを備えることを
特徴とする。
【００２３】
【実施例】以下、本発明の半導体メモリ装置を説明する
と次のようである。
と次のようである。
【００２４】図１は、本発明の半導体メモリ装置の回路
図である。図１において、データ状態遷移検出回路１０
０はデータ入力信号（ＤＩＮ）を入力してデータ状態遷
移検出パルス（ＤＴＯ）と他のデータ状態遷移検出回路
（図示せず）のパルス（ＤＴ１）、…、（ＤＴＮ）を入
力しデータ状態遷移検出パルスの合の信号（ＤＴＤＳＵ
Ｍ）を発生してＮＯＲゲート２２に入力する。
図である。図１において、データ状態遷移検出回路１０
０はデータ入力信号（ＤＩＮ）を入力してデータ状態遷
移検出パルス（ＤＴＯ）と他のデータ状態遷移検出回路
（図示せず）のパルス（ＤＴ１）、…、（ＤＴＮ）を入
力しデータ状態遷移検出パルスの合の信号（ＤＴＤＳＵ
Ｍ）を発生してＮＯＲゲート２２に入力する。
【００２５】他の回路の構成は図３に示す従来の半導体
メモリ装置の構成と同じである。図２は図１に示す半導
体メモリ装置の動作タイミング図である。
メモリ装置の構成と同じである。図２は図１に示す半導
体メモリ装置の動作タイミング図である。
【００２６】図２に基づいて図１に示す回路図の動作を
説明すると次のようである。データ状態検出回路１００
はデータの状態遷移を検出してデータ状態検出パルス合
信号（ＤＴＤＳＵＭ）を発生する。データ状態遷移検出
パルス合信号（ＤＴＤＳＵＭ）はＮＯＲゲート２２の入
力となり、データライン対プルアップトランジスタＭ
６、Ｍ７をプルアップさせるための信号（ＣＩＥＢ）を
発生してデータライン対をプルアップする。
説明すると次のようである。データ状態検出回路１００
はデータの状態遷移を検出してデータ状態検出パルス合
信号（ＤＴＤＳＵＭ）を発生する。データ状態遷移検出
パルス合信号（ＤＴＤＳＵＭ）はＮＯＲゲート２２の入
力となり、データライン対プルアップトランジスタＭ
６、Ｍ７をプルアップさせるための信号（ＣＩＥＢ）を
発生してデータライン対をプルアップする。
【００２７】すなわち、ノードＮ１２が“ロー”レベル
である場合に半導体メモリ装置がデータ状態遷移検出パ
ルス（ＤＴＤＳＵＭ）、（ＡＴＤＳＵＭ）を発生し、こ
のデータ遷移検出パルスが“ハイ”レベルである間、信
号（ＣＩＥＢ）を“ハイ”レベルに維持してデータライ
ン対をプルアップする。
である場合に半導体メモリ装置がデータ状態遷移検出パ
ルス（ＤＴＤＳＵＭ）、（ＡＴＤＳＵＭ）を発生し、こ
のデータ遷移検出パルスが“ハイ”レベルである間、信
号（ＣＩＥＢ）を“ハイ”レベルに維持してデータライ
ン対をプルアップする。
【００２８】従来の半導体メモリ装置はノードＮ１２が
“ロー”レベルである場合にデータライン対をプルアッ
プするためにライト動作が完了されてからアドレス状態
遷移を検出し発生されるアドレス状態遷移検出パルス
（ＡＴＤＳＵＭ）により信号（ＣＩＥＢ）を“ハイ”レ
ベルとしデータライン対をプルアップしてライト復旧時
間を確保したが、本発明は、図２に示すように、データ
の状態遷移を検出することにより発生されるデータ状態
遷移検出パルス（ＤＴＤＳＵＭ）をデータライン対をプ
ルアップするための信号として使用することにより、ア
ドレス状態遷移検出パルス信号（ＡＴＤＳＵＭ）が“ロ
ー”レベルに遷移した場合にもデータ状態遷移検出パル
ス信号（ＤＴＤＳＵＭ）によりデータライン対をプルア
ップさせ得るものである。それで、ライト復旧時間とデ
ータ維持時間をもっと安定的に確保し得るものである。
“ロー”レベルである場合にデータライン対をプルアッ
プするためにライト動作が完了されてからアドレス状態
遷移を検出し発生されるアドレス状態遷移検出パルス
（ＡＴＤＳＵＭ）により信号（ＣＩＥＢ）を“ハイ”レ
ベルとしデータライン対をプルアップしてライト復旧時
間を確保したが、本発明は、図２に示すように、データ
の状態遷移を検出することにより発生されるデータ状態
遷移検出パルス（ＤＴＤＳＵＭ）をデータライン対をプ
ルアップするための信号として使用することにより、ア
ドレス状態遷移検出パルス信号（ＡＴＤＳＵＭ）が“ロ
ー”レベルに遷移した場合にもデータ状態遷移検出パル
ス信号（ＤＴＤＳＵＭ）によりデータライン対をプルア
ップさせ得るものである。それで、ライト復旧時間とデ
ータ維持時間をもっと安定的に確保し得るものである。
【００２９】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置は、データ状態遷移検出パルスを発生し、この
パルスをデータラインをプルアップさせるための信号と
して使用することにより、ライト復旧時間とデータ維持
時間が充分に確保されるので無効なデータの入力を防止
することができる。
モリ装置は、データ状態遷移検出パルスを発生し、この
パルスをデータラインをプルアップさせるための信号と
して使用することにより、ライト復旧時間とデータ維持
時間が充分に確保されるので無効なデータの入力を防止
することができる。
【図１】本発明の半導体メモリ装置の回路図である。
【図２】図１に示す回路図の動作タイミング図である。
【図３】従来の半導体メモリ装置の回路図である。
【図４】図３に示す回路図の動作タイミング図である。
【符号の説明】 ＭＣ メモリセル ＳＡ センス増幅器 １６ 遅延器 Ｍ１〜Ｍ１３ トランジスタ ＢＬ、ＢＬＢ ビットライン対 ＤＬ、ＤＬＢ データライン対 １０、１２、２４、２８、３４、３６ インバータ １４、１８、２２、３０、３２ ＮＯＲゲート ２０ ＮＡＮＤゲート １００ データ状態遷移検出回路 ２００ データ状態遷移検出パルス合回路
Claims (1)
- 【請求項１】 データを貯蔵するためのメモリセルと、 前記メモリセルに連結されてデータを伝送するためのビ
ットライン対と、 前記ビットライン対にデータを伝送するためのデータラ
イン対と、 前記ビットライン対とデータライン対間のデータの伝送
を制御するための列選択トランジスタと、 前記データライン対をプルアップするためのプルアップ
トランジスタと、 アドレス信号の状態遷移を検出して状態検出パルスを発
生するためのアドレス状態遷移検出手段と、 データ信号の状態遷移を検出してデータ状態検出パルス
を発生するためのデータ状態遷移検出手段と、 前記アドレス状態遷移検出パルス、データ状態遷移検出
パルスおよびライトイネーブル信号に応答して前記プル
アップトランジスタをイネーブルするための制御回路と
を備えることを特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94P31025 | 1994-11-24 | ||
| KR1019940031025A KR0127216B1 (ko) | 1994-11-24 | 1994-11-24 | 반도체 메모리장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08147977A true JPH08147977A (ja) | 1996-06-07 |
| JP2892597B2 JP2892597B2 (ja) | 1999-05-17 |
Family
ID=19398852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7057126A Expired - Fee Related JP2892597B2 (ja) | 1994-11-24 | 1995-03-16 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5495449A (ja) |
| JP (1) | JP2892597B2 (ja) |
| KR (1) | KR0127216B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000306386A (ja) * | 1999-04-07 | 2000-11-02 | Hyundai Electronics Ind Co Ltd | データ入力バッファ回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5732036A (en) * | 1997-02-14 | 1998-03-24 | Micron Technology, Inc. | Memory device communication line control |
| US6072738A (en) * | 1998-03-09 | 2000-06-06 | Lsi Logic Corporation | Cycle time reduction using an early precharge |
| KR100271806B1 (ko) * | 1998-07-18 | 2000-11-15 | 김영환 | 반도체 메모리의 라이트 리커버리 시간 제어회로 및 제어방법 |
| CN100407335C (zh) * | 2003-05-09 | 2008-07-30 | 联发科技股份有限公司 | 差动式只读存储器的预充电及检测电路 |
| JP4090967B2 (ja) * | 2003-08-29 | 2008-05-28 | 松下電器産業株式会社 | 半導体記憶装置 |
| KR100930418B1 (ko) * | 2008-09-10 | 2009-12-08 | 주식회사 하이닉스반도체 | 데이터 레지스터 제어 회로 및 이를 포함하는 데이터 레지스터 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04209395A (ja) * | 1990-11-30 | 1992-07-30 | Oki Micro Design Miyazaki:Kk | Ｍｏｓ型メモリ |
| JPH0660663A (ja) * | 1992-08-07 | 1994-03-04 | Ricoh Co Ltd | 半導体記憶装置 |
Family Cites Families (4)
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