JPH08147241A

JPH08147241A - 情報処理装置およびその構成方法

Info

Publication number: JPH08147241A
Application number: JP6312540A
Authority: JP
Inventors: Akiyoshi Nakamura; 明善中村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1994-11-22
Filing date: 1994-11-22
Publication date: 1996-06-07
Also published as: US5768608A

Abstract

(57)【要約】【目的】データバス幅が異なるＣＰＵを選択して実装
できる情報処理装置を提供する。【構成】コネクタ１１６に６４ビットのデータバスの
下位３２ビットＤ０〜Ｄ３１と上位３２ビット３２〜Ｄ
６３の端子を対向して設ける。また、バイトイネーブル
信号の下位３ビットＢＥ０〜ＢＥ３と上位４ビットＢＥ
４〜７の端子を対向して設ける。３２ビットＣＰＵ１０
４を有する第１のＣＰＵモジュール１００を実装する場
合には、バス接続ボードをコネクタ１１６に差し込むこ
とによって、下位３２ビットＤ０〜Ｄ３１と上位３２ビ
ット３２〜Ｄ６３の対応する端子同士を接続するととも
に、バイトイネーブル信号の下位３ビットＢＥ０〜ＢＥ
３と上位４ビットＢＥ４〜７の対応する端子同士も接続
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データバス幅が異な
る複数種類のＣＰＵモジュールを交換可能な情報処理装
置およびその構成方法に関する。

【０００２】

【従来の技術】近年では、情報処理装置に使用されるＣ
ＰＵ用のマイクロプロセッサの開発が急ピッチで進んで
おり、より高性能なマイクロプロセッサが漸次発表され
ている。そこで、当初に実装されているＣＰＵを、より
高性能のＣＰＵに置き換えることが可能な情報処理装置
も存在する。このような情報処理装置は、クロック周波
数が高いＣＰＵに置き換えられるようになっており、Ｃ
ＰＵの交換によって処理を高速化することが可能であ
る。

【０００３】ＣＰＵ用のマイクロプロセッサとしては、
上記のようにクロック周波数が異なるものばかりでな
く、データバス幅が大きく、より高速・高性能なマイク
ロプロセッサも順次開発されている。

【０００４】

【発明が解決しようとする課題】しかし、データバス幅
が異なるＣＰＵを選択して実装しようとすると、実装す
るＣＰＵのバス幅と、コンピュータ内部のＣＰＵバスの
バス幅とが異なる場合が生じるので、ＣＰＵによるデー
タ転送がうまく行なえないという問題がある。

【０００５】このため、従来はデータバス幅が異なるＣ
ＰＵを選択して実装できる情報処理装置は存在しなかっ
た。

【０００６】この発明は、従来技術における上述の課題
を解決するためになされたものであり、データバス幅が
異なるＣＰＵを選択して実装できる情報処理装置とその
構成方法を提供することを目的とする。

【０００７】

【課題を解決するための手段および作用】上述の課題を
解決するため、この発明の請求項１に記載された情報処
理装置は第１のバス幅の第１のデータバスを有する第１
のＣＰＵモジュールと、前記第１のバス幅の２倍のバス
幅の第２のデータバスを有する第２のＣＰＵモジュール
とを置換可能な情報処理装置であって、前記第１のバス
幅にそれぞれ等しいバス幅を有する第１と第２のバス部
を含むプロセッサデータバスと、前記プロセッサデータ
バスの前記第１のバス部に接続されており、前記第１の
ＣＰＵモジュールが実装される場合には前記第１のデー
タバスに接続される第１の端子群と、前記プロセッサデ
ータバスの前記第２のバス部に接続された第２の端子群
であって、前記第１のＣＰＵモジュールが実装される場
合には前記第１の端子群の対応する端子同士と互いに接
続され、前記第２のＣＰＵモジュールが実装される場合
には前記第１の端子群とともに前記第２のデータバスに
接続される第２の端子群と、を備えることを特徴とす
る。

【０００８】なお、この明細書における「ＣＰＵモジュ
ール」は、プリント基板上にＣＰＵチップを設けたモジ
ュールに限らず、ＣＰＵチップ単体そのものも意味する
用語である。

【０００９】第１のＣＰＵモジュールが実装される場合
には、その第１のデータバスが第１の端子群に接続さ
れ、また、第１と第２の端子群の対応する端子同士と互
いに接続される。一方、第２のＣＰＵモジュールが実装
される場合には、その第２のデータバスが第１と第２の
端子群に接続される。従って、データバス幅が異なる第
１と第２のＣＰＵモジュールを選択して実装できる。

【００１０】請求項２に記載された情報処理装置は、さ
らに、前記第１の端子群に、前記第１のデータバスが脱
着可能に接続された前記第１のＣＰＵモジュールと、前
記第１の端子群と前記第２の端子群の互いに対応する端
子同士をそれぞれ接続する脱着可能なバス接続手段と、
を備える。

【００１１】第１のＣＰＵモジュールを実装する場合に
は、バス接続手段によって第１の端子群と第２の端子群
の互いに対応する端子同士をそれぞれ接続する。この結
果、プロセッサデータバスの第１のバス部と第２のバス
部に同じデータが出力されるので、第１のＣＰＵモジュ
ールを実装した情報処理装置内部においても、プロセッ
サデータバス上のデータを他の回路に転送する手順が容
易になる。

【００１２】請求項３に記載された情報処理装置では、
前記第１と第２の端子群の対応する端子同士は互いに対
向して設けられており、前記バス接続手段は、前記第１
と第２の端子群の対向する端子同士をそれぞれ接続する
複数の導体部を有する。

【００１３】このような構成によれば、第１と第２の端
子群の対応する端子同士を容易に接続することができ
る。

【００１４】請求項４に記載された情報処理装置では、
さらに、前記プロセッサデータバスの前記第１のバス部
上のいずれのバイトが有効であるかを示す第１のバイト
イネーブル信号を転送するための第１のバイトイネーブ
ル端子群と、前記プロセッサデータバスの前記第２のバ
ス部上のいずれのバイトが有効であるかを示す第２のバ
イトイネーブル信号を転送するための第２のバイトイネ
ーブル端子群とを備えており、前記バス接続手段は、前
記第１のバイトイネーブル端子群と前記第２のバイトイ
ネーブル端子群の互いに対応する端子同士をそれぞれ接
続する手段を含む。

【００１５】第１のＣＰＵモジュールを実装する場合に
は、プロセッサデータバスの第１のバス部と第２のバス
部に同じデータが出力されているが、請求項４の構成に
よれば、さらに、第１のバイトイネーブル信号と第２の
バイトイネーブル信号が同じ信号となる。この結果、第
１のＣＰＵモジュールを実装した情報処理装置内部にお
いて、プロセッサデータバス上のデータを他の回路に転
送する手順がさらに容易になる。

【００１６】請求項５に記載された記載の情報処理装置
では、さらに、前記第１の端子群と前記第２の端子群
に、前記第２のデータバスが脱着可能に接続された前記
第２のＣＰＵモジュール、を備える。

【００１７】第１の端子群と前記第２の端子群に第２の
データバスを脱着可能に接続することによって、第２の
ＣＰＵモジュールを容易に実装することができる。

【００１８】請求項６に記載された情報処理装置では、
さらに、前記プロセッサデータバスの前記第１のバス部
に接続された第１の外部キャッシュ回路と、前記プロセ
ッサデータバスの前記第２のバス部に接続された第２の
外部キャッシュ回路と、前記第１と第２のＣＰＵモジュ
ールのいずれが実装されているかを示すモジュール判別
信号を生成するモジュール判別信号生成手段と、前記モ
ジュール判別信号に応じて、実装されているＣＰＵモジ
ュールに応じたキャッシュ動作を実行するための信号を
前記第１と第２の外部キャッシュ回路に供給する外部キ
ャッシュ制御手段と、を備える。

【００１９】外部キャッシュ制御手段は、モジュール判
別信号に応じて、実装されているＣＰＵモジュールに応
じたキャッシュ動作を実行するための信号を第１と第２
の外部キャッシュ回路に供給するので、いずれのＣＰＵ
モジュールが実装されている場合にも第１と第２の外部
キャッシュ回路を有効に利用することができる。

【００２０】請求項７に記載された情報処理装置は、前
記外部キャッシュ制御手段は、前記第１のＣＰＵモジュ
ールが実装されている場合には実装されているＣＰＵか
ら与えられるアドレスに応じて前記第１と第２の外部キ
ャッシュ回路の一方を選択してデータの入出力を実行す
るための信号を生成し、前記第２のＣＰＵモジュールが
実装されている場合には前記第１と第２の外部キャッシ
ュ回路の両方を同時に選択してデータの入出力を実行す
る信号を生成する手段を備える。

【００２１】第１の外部キャッシュ回路はプロセッサデ
ータバスの第１のバス部に接続されており、第２の外部
キャッシュ回路はプロセッサデータバスの第２のバス部
に接続されている。従って、第１のＣＰＵモジュールが
実装されている場合にはＣＰＵから与えられるアドレス
に応じて第１と第２の外部キャッシュ回路の一方を選択
してデータの入出力を実行し、第２のＣＰＵモジュール
が実装されている場合には第１と第２の外部キャッシュ
回路の両方を同時に選択してデータの入出力を実行する
ことによって、いずれのＣＰＵモジュールを実装した場
合にも第１と第２の外部キャッシュ回路を有効に利用す
ることができる。

【００２２】請求項８に記載された情報処理装置では、
前記モジュール判別信号生成手段は、前記第２の端子群
を含むコネクタの接続状態に応じて前記モジュール判別
信号のレベルを切り換えるモジュール判別端子を備え
る。

【００２３】こうすれば、コネクタの接続状態に応じ
て、実装されているＣＰＵモジュールに適した動作を実
行することができる。

【００２４】請求項９に記載された方法は、第１のバス
幅の第１のデータバスを有する第１のＣＰＵモジュール
と、前記第１のバス幅の２倍のバス幅の第２のデータバ
スを有する第２のＣＰＵモジュールとを置換可能な情報
処理装置の構成方法であって、（ａ）前記第１のバス幅
にそれぞれ等しいバス幅を有する第１と第２のバス部を
含むプロセッサデータバスと、前記プロセッサデータバ
スの前記第１のバス部に接続された第１の端子群と、前
記プロセッサデータバスの前記第２のバス部に接続され
た第２の端子群とを設ける工程と、（ｂ）前記第１のＣ
ＰＵモジュールを実装する場合には前記第１の端子群に
前記第１のデータバスを脱着可能に接続し、一方、前記
第２のＣＰＵモジュールを実装する場合には前記第１の
端子群と前記第２の端子群に前記第２のデータバスを脱
着可能に接続することによってＣＰＵモジュールを実装
する工程と、（ｃ）前記第１のＣＰＵモジュールを実装
する場合には、前記第１の端子群と前記第２の端子群の
互いに対応する端子同士をそれぞれ接続する工程と、を
備えることを特徴とする。

【００２５】第１のＣＰＵモジュールが実装される場合
には、その第１のデータバスが第１の端子群に接続さ
れ、また、第１と第２の端子群の対応する端子同士と互
いに接続される。一方、第２のＣＰＵモジュールが実装
される場合には、その第２のデータバスが第１と第２の
端子群に接続される。従って、データバス幅が異なる第
１と第２のＣＰＵモジュールを選択して実装することが
できる。

【００２６】請求項１０に記載された情報処理装置の構
成方法では、前記工程（ａ）は、前記プロセッサデータ
バスの前記第１のバス部上のいずれのバイトが有効であ
るかを示す第１のバイトイネーブル信号を転送するため
の第１のバイトイネーブル端子群と、前記プロセッサデ
ータバスの前記第２のバス部上のいずれのバイトが有効
であるかを示す第２のバイトイネーブル信号を転送する
ための第２のバイトイネーブル端子群とを設ける工程を
含み、前記工程（ｃ）は、前記第１のバイトイネーブル
端子群と前記第２のバイトイネーブル端子群の互いに対
応する端子同士をそれぞれ接続する工程を含む。

【００２７】こうすれば、第１のバイトイネーブル信号
と第２のバイトイネーブル信号が同じ信号となるので、
第１のＣＰＵモジュールを実装した情報処理装置内部に
おいて、プロセッサデータバス上のデータを他の回路に
転送する手順がさらに容易になる。

【００２８】請求項１１に記載された情報処理装置の構
成方法では、前記工程（ａ）は、前記プロセッサデータ
バスの前記第１のバス部に接続された第１の外部キャッ
シュ回路と、前記プロセッサデータバスの前記第２のバ
ス部に接続された第２の外部キャッシュ回路と、前記第
１と第２のＣＰＵモジュールのいずれが実装されている
かを示すモジュール判別信号を生成するモジュール判別
信号生成手段とを設ける工程を含み、さらに、（ｄ）前
記モジュール判別信号に応じて、実装されているＣＰＵ
モジュールに応じたキャッシュ動作を実行する工程、を
備える。

【００２９】こうすれば、いずれのＣＰＵモジュールを
実装した場合にも第１と第２の外部キャッシュ回路を有
効に利用することができる。

【００３０】

【実施例】

Ａ．ＣＰＵモジュールの実装方法：図１は、この発明の
一実施例としてのパーソナルコンピュータに実装される
第１のＣＰＵモジュールを示す斜視図である。第１のＣ
ＰＵモジュール１００は、プリント基板１０２と、プリ
ント基板１０２の上面に設けられた第１のＣＰＵ１０４
と、プリント基板１０２の下面に設けられた２つのコネ
クタ１０６，１０７とを備えている。第１のＣＰＵ１０
４は、３２ビットのデータバス幅を有している。

【００３１】パーソナルコンピュータの主要な回路が実
装されるプリント基板であるシステムボード１１０に
は、第１のＣＰＵモジュール１００の２つのコネクタ１
０６，１０７にそれぞれ適合するコネクタ１１２，１１
４と、後述する第２のＣＰＵモジュールに適合するコネ
クタ１１６とが設けられている。

【００３２】図２は、第２のＣＰＵモジュールを示す斜
視図である。第２のＣＰＵモジュール１２０は、プリン
ト基板１２２と、６４ビットのデータバス幅を有する第
２のＣＰＵ１２４と、プリント基板１２２の下面に設け
られた３つコネクタ１２６，１２７，１２８とを有して
いる。これらのコネクタ１２６，１２７，１２８は、シ
ステムボード１１０の３つのコネクタ１１２，１１４，
１１６にそれぞれ適合する。

【００３３】図１と図２に示すように、第１のＣＰＵモ
ジュール１００はシステムボード１１０上のコネクタ１
１２，１１４に脱着可能に接続され、第２のＣＰＵモジ
ュール１２０はコネクタ１１２，１１４，１１６に脱着
可能に接続される。従って、ユーザは、必要に応じて第
１のＣＰＵモジュール１００と第２のＣＰＵモジュール
１２０とをいつでも交換することが可能である。

【００３４】第２のＣＰＵ１２４は、第１のＣＰＵ１０
４に対するソフトウェアをそのまま実行できること、す
なわち、第１のＣＰＵ１０４の上位互換であることが好
ましい。第１のＣＰＵ１０４としては例えばi486（イン
テル社の商標）を使用し、第２のＣＰＵ１２４としては
例えばPentium （インテル社の商標）を使用することが
できる。

【００３５】図３（Ａ）は、第２のＣＰＵモジュール１
２０を実装した状態を示す平面図である。図３（Ｂ）
は、コネクタ１１６の端子の配列を示す説明図である。
コネクタ１１６は、第２のＣＰＵ１２４に必要な信号の
端子として、６４ビットのデータバスＤ０〜Ｄ６３と８
ビットのバイトイネーブル信号ＢＥ０〜ＢＥ７の端子を
有している。また、実装されたＣＰＵモジュールの種類
を判別するためのモジュール判別端子ｄｅｔも設けられ
ている。バイトイネーブル信号ＢＥ０〜ＢＥ７は、６４
ビットのデータバス上の８バイトのデータのうちの有効
なバイトを示す信号である。例えばバイトイネーブル信
号ＢＥ０がＬレベルの時は、８バイトのうちの最下位の
１バイトが有効となる。また、バイトイネーブル信号Ｂ
Ｅ７がＬレベルの時は、８バイトのうちの最上位の１バ
イトが有効となる。８バイトがすべて有効な場合には、
バイトイネーブル信号ＢＥ０〜ＢＥ７がすべてＬレベル
になる。

【００３６】コネクタ１１６において、データバスの下
位３２ビットＤ０〜Ｄ３１と上位３２ビットＤ３２〜Ｄ
６３は、それぞれ対応する端子同士が対向して設けられ
ている。また、バイトイネーブル信号の下位４ビットＢ
Ｅ０〜ＢＥ３と上位４ビットＢＥ４〜ＢＥ７も、それぞ
れ対応する端子同士が対向して設けられている。

【００３７】なお、この明細書においては、端子とその
端子に入出力される信号とを同じ符号で呼ぶこととす
る。

【００３８】図４（Ａ）は、第１のＣＰＵモジュール１
００を実装した状態を示す平面図である。第１のＣＰＵ
モジュール１００を実装する場合には、コネクタ１１６
にはバス接続用ボード１３０が差込まれる。

【００３９】図４（Ｂ）はコネクタ１０７，１１４の端
子の配列を示している。コネクタ１０７，１１４は、第
１のＣＰＵ１０４に必要な３２ビットのデータバスＤ０
〜Ｄ３１や４ビットのバイトイネーブル信号ＢＥ０〜Ｂ
Ｅ３等を有している。

【００４０】第１のＣＰＵモジュール１００を実装する
場合には、データバスの上位３２ビットＤ３２〜Ｄ６３
とバイトイネーブル信号ＢＥ４〜ＢＥ７は不要である。
図３（Ｃ）に示すように、バス接続用ボード１３０は、
データバスの下位３２ビットＤ０〜Ｄ３１と上位３２ビ
ットＤ３２〜Ｄ６３の対応する端子同士を接続し、ま
た、バイトイネーブル信号の下位４ビットＢＥ０〜ＢＥ
３と上位ＢＥ４〜ＢＥ７の対応する端子同士も接続す
る。

【００４１】図５は、システムボード１１０上のコネク
タ１１４，１１６の結線状態を示す説明図である。コネ
クタ１１４におけるデータバスの下位３２ビットＤ０〜
Ｄ３１の端子は、コネクタ１１６における下位３２ビッ
トＤ０〜Ｄ３１の端子とそれぞれ接続されており、シス
テムボード１１０上に設けられたプロセッサデータバス
の下位３２ビットＣＤ０〜ＣＤ３１に接続されている。
また、コネクタ１１６におけるデータバスの上位３２ビ
ットＤ３２〜Ｄ６３は、システムボード１１０上に設け
られたプロセッサデータバスの上位３２ビットＣＤ３２
〜ＣＤ６３に接続されている。同様に、コネクタ１１４
におけるバイトイネーブル信号の下位４ビットＢＥ０〜
ＢＥ３の端子は、コネクタ１１６における下位４ビット
ＢＥ０〜ＢＥ３の端子とそれぞれ接続されており、コネ
クタ１１６に設けられた上位４ビットＢＥ４〜ＢＥ７と
ともに、システムボード１１０上に設けられた８ビット
のバイトイネーブル信号用のバスに接続されている。

【００４２】なお、第１のＣＰＵモジュール１００を実
装する場合に、コネクタ１１６の端子Ｄ０〜Ｄ３１，Ｂ
Ｅ０〜ＢＥ３を使用してＣＰＵ１０４とシステムボード
１１０のバスを接続するようにすれば、コネクタ１１４
の端子Ｄ０〜Ｄ３１，ＢＥ０〜ＢＥ３を省略することも
可能である。

【００４３】図６は、コネクタ１１６とバス接続ボード
１３０の形状を示す要部断面図である。図６（Ａ）に示
すように、バス接続ボード１３０のコネクタ部１３１
は、両面エッジ型のコネクタである。なお、図６におい
て、導体部には斜線が付されている。コネクタ部１３１
において、データバスの上位３２ビットの端子Ｄ０〜Ｄ
３１と下位３２ビットの端子Ｄ３２〜Ｄ６３はボード
の両側に設けられており、対応する端子の導体部同士が
スルーホール（貫通孔）１３２を介して導通している。
図６（Ｂ）は、端子Ｄ０，Ｄ３２の部分の断面図であ
る。バイトイネーブル信号ＢＥ０〜ＢＥ３，ＢＥ４〜Ｂ
Ｅ７の端子同士も同様に導通されている。なお、これら
の信号以外の端子は、図６（Ｃ）に示すようにスルーホ
ールは無い。

【００４４】第１のＣＰＵモジュール１００を実装する
場合には、このように、６４ビットのデータバスの上位
３２ビットと下位３２ビットの対応するバスラインをそ
れぞれ接続しているので、プロセッサデータバスの上位
３２ビットと下位３２ビットに同じデータが出力され
る。従って、バス制御を行なう回路（後述する）は、プ
ロセッサデータバスが３２ビット場合と同じように制御
を実行すればよいので、バス制御が容易である。

【００４５】なお、実施例ではバイトイネーブル信号の
上位４ビットと下位４ビットの対応するラインもそれぞ
れ接続しているので、データバスの上位３２ビットと下
位３２ビットの有効なバイトも常に同じになり、バス制
御がさらに容易である。

【００４６】図３（Ｃ）に示すように、第２のＣＰＵモ
ジュール１２０が実装されている場合には、コネクタ１
１６のモジュール判別端子ｄｅｔが接地されてモジュー
ル判別信号ｄｅｔは０レベルとなる。一方、図４（Ｄ）
に示すように、第１のＣＰＵモジュール１００が実装さ
れると、モジュール判別端子ｄｅｔは開放され、この結
果、モジュール判別信号ｄｅｔは１レベルとなる。従っ
て、モジュール判別信号ｄｅｔのレベルを調べることに
よって、第１と第２のＣＰＵモジュールのいずれが実装
されているかを認識することができる。

【００４７】ＣＰＵモジュールの端子の構成は種々のも
のが考えられる。図７は、第２のＣＰＵモジュールの他
の構成を示す図である。このＣＰＵモジュール１２１
は、６４ビットＣＰＵ１２４に必要な信号の端子（Ｄ３
２〜Ｄ６３，ＢＥ４〜ＢＥ７等）のためのコネクタ１２
８ａ，１２８ｂが、３２ビットＣＰＵ用のコネクタ１２
６，１２７の外側に設けられている。その他の構成とし
ては、図７において、コネクタ１２７を設けずに３つの
コネクタ１２６，１２８ａ，１２８ｂのみを設け、３２
ビットＣＰＵを実装する場合にはコネクタ１２６，１２
８ｂを使用してコネクタ１２８ａにはバス接続ボード１
３０を装着し、６４ビットＣＰＵを実装する場合にはバ
ス接続ボード１３０を外してコネクタ１２８ａ，１２８
ｂを使用するようにしてもよい。

【００４８】Ｂ．２次キャッシュの増設方法：図８は、
２次キャッシュと呼ばれる外付けのキャッシュ回路の増
設方法を示す概念図である。図８（Ａ）は、図２に示す
第２のＣＰＵモジュール１２０の他に、独立したキャッ
シュモジュール１５０を実装する場合を示している。ま
た、図８（Ｂ）は、第２のＣＰＵモジュール１２０ａ内
に２次キャッシュを設けた場合を示している。なお、図
８（Ｂ）の構成において、２次キャッシュをＣＰＵモジ
ュールに固定して、ＣＰＵがＣＰＵモジュールのソケッ
トに脱着できるようになっていてもよい。図８（Ａ）の
ように、独立したキャッシュモジュール１５０を用いる
ようにすれば、ユーザの選択に応じて２次キャッシュの
増設を行なうことができる。また、ＣＰＵを再びアップ
グレードする際に、２次キャッシュを交換する必要がな
いという利点もある。第１のＣＰＵモジュール１００に
ついても、図８（Ａ），（Ｂ）に示す方法でキャッシュ
の増設が可能である。

【００４９】なお、２次キャッシュが増設されているか
否かは、キャッシュモジュール１５０のコネクタに設け
られているキャッシュ判別端子のレベルに応じて判別さ
れる。図８（Ｃ）は、キャッシュモジュール１５０用の
コネクタの接続状態に応じてキャッシュ判別信号Ｃｄｅ
ｔが生成される状態を示している。キャッシュモジュー
ル１５０が実装されると、キャッシュ判別端子Ｃｄｅｔ
が接地されて、キャッシュ判別信号Ｃｄｅｔが０レベル
となる。一方、キャッシュモジュール１５０が実装され
ない状態では、キャッシュ判別端子Ｃｄｅｔが開放さ
れ、この結果、キャッシュ判別信号Ｃｄｅｔは１レベル
となる。従って、キャッシュ判別信号Ｃｄｅｔのレベル
を調べることによって、２次キャッシュが増設されてい
るか否かを認識することができる。後述するメモリコン
トローラは、このキャッシュ判別端子Ｃｄｅｔのレベル
に応じて２次キャッシュのコントロールを有効にするか
無効にするかを選択する。また、２次キャッシュの有無
により、メモリを最適にコントロールすることができ
る。

【００５０】Ｃ．コンピュータの構成：図９は、実施例
におけるパーソナルコンピュータの構成を示すブロック
図である。このパーソナルコンピュータは、ＣＰＵモジ
ュール１００（または１２０）と、バス変換部２００
と、メモリコントローラ２０２と、２次キャッシュ２０
４と、システムバス変換部２０６と、内蔵メモリ（ＲＯ
ＭおよびＲＡＭを含む）２０８と、増設ＲＡＭ２１０と
を備えている。なお、２次キャッシュ２０４および増設
ＲＡＭ２１０は、ユーザが増設の有無を選択することが
できる。

【００５１】ＣＰＵモジュール１００（または１２０）
から出力されるモジュール判別信号ｄｅｔと、キャッシ
ュモジュールから出力されるキャッシュ判別信号Ｃｄｅ
ｔは、メモリコントローラ２０２に与えられている。メ
モリコントローラ２０２には、さらに、増設ＲＡＭ２１
０の端子から出力されるメモリ判別信号Ｍｄｅｔも与え
られている。メモリ判別信号Ｍｄｅｔを発生するための
端子の構造は、図３（Ｃ）に示すモジュール判別端子ｄ
ｅｔの構造や、図８（Ｃ）に示すキャッシュ判別端子Ｃ
ｄｅｔの構造と同じである。後述するように、メモリコ
ントローラ２０２は、これらの判別信号ｄｅｔ，Ｃｄｅ
ｔ，Ｍｄｅｔに従って、コンピュータの構成に応じた適
切な制御を実行する。

【００５２】ＣＰＵとしては、３２ビットＣＰＵ１０４
か６４ビットＣＰＵ１２４のいずれかを選択して実装す
ることができる。ＣＰＵに接続されるプロセッサバス３
００は、コントロールバス３０２と、アドレスバス３０
４と、６４ビットのデータバス３０６とで構成されてい
る。

【００５３】バス変換部２００の上流側は６４ビットの
データバス３０６に接続されており、また、下流側は６
４ビットのメモリデータバス３１０と、３２ビットの入
出力データバス４０６とに接続されている。メモリデー
タバス３１０は、内蔵メモリ２０８と、増設ＲＡＭ２１
０とに接続されている。バス変換部２００は、プロセッ
サデータバス３０６と入出力データバス４０６との間、
および、プロセッサデータバス３０６とメモリデータバ
ス３１０との間のバス変換を行なう回路である。なお、
バス変換部２００の内部構成と動作については後述す
る。

【００５４】メモリコントローラ２０２の上流側は、プ
ロセッサバス３００のコントロールバス３０２とアドレ
スバス３０４に接続されている。メモリコントローラ２
０２は、判別信号ｄｅｔ，Ｍｄｅｔと、ＣＰＵから与え
られるコントロール信号とアドレスに応じて、内蔵メモ
リ２０８と増設ＲＡＭ２１０に物理アドレスとコントロ
ール信号とを供給し、これらのメモリの入出力制御を行
なう。また、２次キャッシュ２０４が実装されている場
合には、２次キャッシュ２０４の制御も行なう。メモリ
コントローラ２０２の下流側は、さらに、入出力コント
ロールバス４０２に接続されている。

【００５５】入出力バス４００は、３２ビットのデータ
バス４０６と、アドレスバス４０４と、コントロールバ
ス４０２とで構成されている。入出力バス４００は、比
較的高速なバスであり、システムバス変換部２０６の他
に、グラフィックスコントローラ２２０やハードディス
クコントローラ２２４等が接続されている。グラフィッ
クスコントローラ２２０には、図示しないＶＲＡＭ（ビ
デオＲＡＭ）や表示デバイスが接続されている。

【００５６】システムバス変換部２０６は、入出力バス
４００とシステムバス５００との間のバス変換を行なう
回路である。システムバス５００は１６ビットのデータ
バスを有する比較的低速なバスであり、Ｉ／Ｏコントロ
ーラを介してキーボードやプリンタやフロッピーディス
クドライブなどが接続されている。

【００５７】このように、コンピュータのバスは、６４
ビットのデータバス幅を有する最も高速なプロセッサバ
ス３００と、６４ビットのデータバス幅を有する高速な
メモリバス３２０と、３２ビットのデータバス幅を有す
る比較的高速な入出力バス４００と、１６ビットのデー
タバス幅を有する比較的低速なシステムバス５００とを
備えている。プロセッサバス３００と入出力バス４００
との間の変換、および、プロセッサバス３００とメモリ
バス３２０との間の変換は、主としてバス変換部２００
が行なう。また、入出力バス４００とシステムバス５０
０との間の変換はシステムバス変換部２０６が行なう。

【００５８】Ｄ．メモリコントローラ２０２の内部構
成：図１０は、メモリコントローラ２０２の内部構成を
示すブロック図である。メモリコントローラ２０２は、
タイミングコントロール部６００と、ＣＰＵコントロー
ル部６１０と、メモリコントロール部６１２と、２次キ
ャッシュコントロール部６１４とを備えている。図１０
には、実施例に関連のある主な信号のみを示しており、
他の信号は便宜上省略している。

【００５９】タイミングコントロール部６００は、ＣＰ
Ｕモジュールからモジュール判別信号ｄｅｔを受け取
り、また、増設ＲＡＭ２１０の端子からメモリ判別信号
Ｍｄｅｔを受け取る。タイミングコントロール部６００
は、これらの判別信号ｄｅｔ，Ｍｄｅｔに応じてメモリ
コントロール部６１２とバス変換部２００に各種の信号
を供給する。メモリコントロール部６１２は、タイミン
グコントロール部６００から与えられた信号に基づい
て、内蔵メモリ２０８や増設ＲＡＭ２１０にアドレスと
コントロール信号を与えてメモリの制御を実行する。Ｃ
ＰＵコントロール部６１０は、キャッシュが有効である
か否かを示すキャッシュイネーブル信号ＫＥＮや、バス
サイクルが完了したことを示すバーストレディ信号ＢＲ
ＤＹをＣＰＵに供給する機能を有する。２次キャッシュ
コントロール部６１４は、キャッシュモジュールからキ
ャッシュ判別信号Ｃｄｅｔを受け取り、２次キャッシュ
２０４が増設されている場合にはその制御を実行する。
２次キャッシュコントロール部６１４による２次キャッ
シュ２０４の制御については後述する。

【００６０】ところで、３２ビットＣＰＵ１０４が出力
するアドレスは、３０ビットの上位アドレスＡ３１〜Ａ
２と、下位アドレスである４ビットのバイトイネーブル
信号ＢＥ０〜ＢＥ３とを含んでいる。すなわち、上位ア
ドレスＡ３１〜Ａ２によって４バイト毎のアドレスを指
定し、バイトイネーブル信号ＢＥ０〜ＢＥ３によって、
４バイトのうちの有効なバイトを示している。一方、６
４ビットＣＰＵが出力するアドレスは、２９ビットの上
位アドレスＡ３１〜Ａ３と、下位アドレスである８ビッ
トのバイトイネーブル信号ＢＥ０〜ＢＥ７とを含んでい
る。すなわち、上位アドレスＡ３１〜Ａ３によって８バ
イト毎のアドレスを指定し、バイトイネーブル信号ＢＥ
０〜ＢＥ７によって、８バイトのうちの有効なバイトを
示している。例えばバイトイネーブル信号ＢＥ０がＬレ
ベルの時は、８バイトのうちの最下位の１バイトが有効
となる。また、バイトイネーブル信号ＢＥ７がＬレベル
の時は、８バイトのうちの最上位の１バイトが有効とな
る。８バイトがすべて有効な場合には、バイトイネーブ
ル信号ＢＥ０〜ＢＥ７がすべてＬレベルになる。

【００６１】このように、実装されているＣＰＵのデー
タバス幅が異なると、ＣＰＵから出力されるアドレスが
異なる。そこで、タイミングコントロール部６００は、
実装されているＣＰＵのデータバス幅に応じてアドレス
信号を調整する機能を有している。

【００６２】図１１は、タイミングコントロール部６０
０に含まれるアドレス調整回路の構成を示すブロック図
であり、６４ビットＣＰＵ１２４が実装されている例を
示している。アドレス調整回路は、アドレス変換テーブ
ル６０２と、第１のセレクタ６０４と、下位アドレス変
更回路６０６と、バーストアドレス生成部６０７と、第
２のセレクタ６０８と、ＡＮＤゲート６０９とを備えて
いる。６４ビットＣＰＵ１２４が実装されている場合に
は、ＣＰＵ１２４から８ビットのバイトイネーブル信号
ＢＥ０〜ＢＥ７が供給されるが、アドレスＡ２は供給さ
れない。アドレス変換テーブル６０２は、８ビットのバ
イトイネーブル信号ＢＥ０〜ＢＥ７を、アドレスＡ２
と、３２ビットデータバス用のバイトイネーブル信号Ｂ
Ｅ０’〜ＢＥ３’に変換する。

【００６３】なお、アドレスＡ２と４ビットのバイトイ
ネーブル信号ＢＥ０〜ＢＥ３は連続した６４ビット（８
バイト）のいずれのバイトが有効であるかを示すので、
８ビットのバイトイネーブル信号ＢＥ０〜ＢＥ７と実質
的に同じ機能を有する。換言すれば、アドレスＡ２と４
ビットのバイトイネーブル信号ＢＥ０〜ＢＥ３の組み合
わせ、および、８ビットのバイトイネーブル信号ＢＥ０
〜ＢＥ７は、いずれも第２のＣＰＵモジュール１２０の
データバス幅（６４ビット）のいずれのバイトが有効で
あるかを示す信号である。

【００６４】３２ビットＣＰＵ１０４が実装されている
場合には、図１２に示すように、ＣＰＵ１０４から４ビ
ットのバイトイネーブル信号ＢＥ０〜ＢＥ３とアドレス
Ａ２が供給されるが、上位のバイトイネーブル信号ＢＥ
４〜ＢＥ７にも下位のバイトイネーブル信号ＢＥ０〜Ｂ
Ｅ３と同じ信号が供給される。また、３２ビットＣＰＵ
１０４から出力されたバイトイネーブル信号ＢＥ０〜Ｂ
Ｅ３とアドレスＡ２は、そのままセレクタ６０４に入力
されて、そのまま下位アドレスＡ２，ＢＥ０’〜ＢＥ
３’として出力される。

【００６５】図１３は、アドレス変換テーブル６０２の
入出力の関係を示す説明図である。図１３において、
「Ｈ」はＨレベル、「Ｌ」はＬレベル、「Ｘ」は任意の
レベルを示している。アドレスＡ２のレベルは、図１３
（Ａ）に示す入力のＡＮＤ条件で決定される。また、バ
イトイネーブル信号ＢＥ０’〜ＢＥ３’は、図１３
（Ｂ）に示す入力のＯＲ条件で決定される。

【００６６】セレクタ６０４は、アドレス変換テーブル
６０２で生成された下位アドレスＡ２，ＢＥ０’〜ＢＥ
３’と、ＣＰＵから出力された下位アドレスＡ２，ＢＥ
０〜ＢＥ３の一方を、モジュール判別信号ｄｅｔに応じ
て選択する。６４ビットＣＰＵ１２４が実装されている
場合には、アドレス変換テーブル６０２で生成された下
位アドレスＡ２，ＢＥ０’〜ＢＥ３’を選択する。一
方、３２ビットＣＰＵ１０４が実装されている場合に
は、ＣＰＵ１０４から出力された下位アドレスＡ２，Ｂ
Ｅ０〜ＢＥ３を選択する。セレクタ６０４で選択された
アドレスＡ２はそのまま出力されるが、バイトイネーブ
ル信号ＢＥ０’〜ＢＥ３’は下位アドレス変更回路６０
６に供給される。

【００６７】下位アドレス変更回路６０６は、キャッシ
ュイネーブル信号ＫＥＮに応じてアドレスＡ２とバイト
イネーブル信号ＢＥ０’〜ＢＥ３’を変更する回路であ
る。キャッシュイネーブル信号ＫＥＮは、ＣＰＵコント
ロール部６１０（図１０）によって生成される信号であ
り、キャッシュが有効であるか無効であるかを示す信号
である。キャッシュはメモリのアドレス空間の一部にお
いてのみ有効とされており、キャッシュが有効なアドレ
ス範囲はメモリコントローラ２０２内に登録されてい
る。ＣＰＵがメモリからデータを読込む際にメモリコン
トローラ２０２にメモリアドレスを渡すと、ＣＰＵコン
トロール部６１０は、キャッシュが有効なアドレス範囲
であるか否かを判断してキャッシュイネーブル信号ＫＥ
Ｎを出力する。

【００６８】３２ビットのＣＰＵ１０４のキャッシュ
は、１６バイトで１キャッシュラインが構成されてお
り、メモリ内のデータは１キャッシュライン毎にキャッ
シュに読み込まれる。従って、１キャッシュライン分の
データをメモリから３２ビットＣＰＵ１０４のキャッシ
ュに読込むには、３２ビット（４バイト）のすべてを有
効にして４回のデータ転送が必要である。一方、６４ビ
ットのＣＰＵ１２４のキャッシュは３２バイトで１キャ
ッシュラインが構成されている。従って、１キャッシュ
ライン分のデータをメモリからＣＰＵ１２４のキャッシ
ュに読込むには、６４ビット（８バイト）のすべてを有
効にして４回のデータ転送が必要である。すなわち、い
ずれのＣＰＵの場合にも、キャッシュが有効なアドレス
範囲では、データバス幅のすべてを有効にして４回連続
してデータを読込むことによって、１キャッシュライン
分のデータをキャッシュに読み込むことができる。

【００６９】なお、このように複数回に渡って連続して
データの読込みまたは書込みが行われる動作は、バース
トサイクルまたはバースト転送と呼ばれている。下位ア
ドレス変更回路６０６は、３２ビットＣＰＵ１０４が実
装されている場合には、キャッシュが有効なバースト読
込みサイクルの場合に４ビットのバイトイネーブル信号
ＢＥ０’〜ＢＥ３’を強制的にすべてＬレベルに変更す
る。また、６４ビットＣＰＵ１２４が実装されていれば
バイトイネーブル信号ＢＥ０’〜ＢＥ３’を強制的にす
べてＬレベルに変更するとともに、アドレスＡ２の値を
０と１に順次切換える。

【００７０】バーストアドレス生成部６０７（図１１，
１２）は、バーストサイクルに必要なアドレスＡ３，Ａ
４を生成する回路である。６４ビットＣＰＵのバースト
サイクル時には、８バイトの転送を４回行なう際にアド
レスＡ３，Ａ４を順次インクリメントする必要がある。
しかし、６４ビットＣＰＵではアドレスＡ３，Ａ４をイ
ンクリメントしないので、バーストアドレス生成部６０
７が４回の転送に同期してアドレスＡ３，Ａ４を順次イ
ンクリメントする。ＡＮＤゲート６０９にはキャッシュ
イネーブル信号ＫＥＮとモジュール判別信号ｄｅｔが入
力されており、ＡＮＤゲート６０９の出力は、第２のセ
レクタ６０８の選択信号端子に与えられている。６４ビ
ットＣＰＵ１２４が実装されている場合には、キャッシ
ュが有効な場合にバーストサイクルが実行される。そこ
で、バーストアドレス生成部６０７で生成されたアドレ
スＡ３，Ａ４がキャッシュイネーブル信号ＫＥＮに応じ
て選択されて、入出力バス４００に出力される。なお、
３２ビットＣＰＵ１０４が実装されている場合には、バ
ーストサイクル時にＣＰＵ１０４がアドレスＡ２，Ａ３
をインクリメントするので、アドレスＡ２，Ａ３は、第
１と第２のセレクタ６０４、６０９からそれぞれそのま
ま出力される。

【００７１】図１４は、入出力バス４００に接続された
メモリから６４ビットＣＰＵ１２４にデータを読込む際
のバスサイクルを示すタイミングチャートである。キャ
ッシュが無効な読込みサイクルの場合には、図１４
（ａ）〜（ｉ）に示すように、まずＣＰＵからアドレス
ステータス信号ＡＤＳが出力されて新たなバスサイクル
が開始される。タイミングコントロール部６００は、入
出力バス４００にバスサイクルの開始を示すアドレスス
テータス信号ＡＤＳ’（図１４（ｅ））を出力する。メ
モリコントローラ２０は、アドレスＡ３１〜Ａ３（実際
には３２バイト毎のアドレスＡ３１〜Ａ５）からキャッ
シュが有効なアドレス範囲か否かを判断し、キャッシュ
が無効な場合には、キャッシュイネーブル信号ＫＥＮを
Ｈレベルに保つ。この場合には、下位アドレス変更回路
６０６は、第１のセレクタ６０４から供給された下位ア
ドレスＡ２，ＢＥ０’〜ＢＥ３’をそのまま出力する。
なお、第２のセレクタ６０９は、ＣＰＵ１２４から与え
られたアドレスＡ３，Ａ４（図示せず）をそのまま出力
する。データが入出力データバス４０６に転送される
と、入出力データバス４０６がバーストレディ信号ＢＲ
ＤＹ’を発生して、データが転送されたことをタイミン
グコントロール部６００に通知し、バスサイクルが終了
する。

【００７２】一方、キャッシュが有効な場合には、図１
４（ｊ）〜（ｒ）に示すように、キャッシュイネーブル
信号ＫＥＮがＬレベルになるなので、下位アドレス変更
回路６０６は第１のセレクタ６０４から供給されたバイ
トイネーブル信号ＢＥ０’〜ＢＥ３’をすべてＬレベル
に変更し、変更後のバイトイネーブル信号ＢＥ０’〜Ｂ
Ｅ３’として出力する。また、アドレスＡ２を順次０と
１に切換えることによて、６４ビットのデータを３２ビ
ットずつ２回に分けて転送している。なお、第２のセレ
クタ６０９は、６４ビットの４回のバースト転送に同期
してバーストアドレス生成部６０７で生成されたアドレ
スＡ３，Ａ４（図示せず）を選択して出力する。なお、
６４ビットＣＰＵ１２４を実装している場合にはバース
トサイクルにおいて３２ビットのデータを８回転送する
ので、タイミングコントロール部６００は、入出力バス
４００からバーストレディ信号ＢＲＤＹ’が８パルス与
えられた時にバスサイクルが終了したと判断する。

【００７３】上述したように、アドレス変換テーブル６
０２とセレクタ６０４は、モジュール判別信号ｄｅｔに
従い、ＣＰＵのデータバス幅に応じて下位アドレスＡ
２，ＢＥ０’〜ＢＥ３’を調整する。従って、実装され
ているＣＰＵのデータバス幅に応じた適切な下位アドレ
スを生成することができる。

【００７４】なお、タイミングコントロール部６００で
生成された下位アドレスＡ２〜Ａ４，ＢＥ０’〜ＢＥ
３’は、プロセッサアドレスバスのアドレスＡ３１〜Ａ
５と共に、入出力アドレスバス４０４を構成する。

【００７５】Ｅ．バス変換部２００の内部構成：図１５
は、バス変換部２００の内部構成を示すブロック図であ
り、６４ビットＣＰＵ１２４が実装されている場合を示
している。また、図１６は、３２ビットＣＰＵ１０４が
実装された場合を示している。バス変換部２００は、プ
ロセッサデータバス３０６と入出力データバス４０６と
の間の変換を行なう入出力データバス変換部６２０と、
プロセッサデータバス３０６とメモリデータバス３１０
との間の変換を行なうメモリデータバス変換部６４０と
を備えている。

【００７６】入出力データバス変換部６２０は、スワッ
プ回路６２２と、２つのラッチ回路６２４，６２６とを
有している。メモリデータバス変換部６４０は、ライト
バッファ６４２と、セレクタ６４４と、２つのスワップ
回路６４６，６４８と、２つのラッチ回路６５０，６５
２とを備えている。以下ではまず、入出力データバス変
換部６２０の動作を説明し、次に、メモリデータバス変
換部６４０の動作を説明する。

【００７７】Ｆ．入出力データバス変換部６２０の動
作：入出力データバス変換部６２０のスワップ回路６２
２は、メモリコントローラ２０２から与えられるライト
データセレクト信号ＷＤＳＥＬに応じて、ＣＰＵから出
力された６４ビットデータの上位３２ビットＣＤ３２〜
ＣＤ６３と下位３２ビットＣＤ０〜ＣＤ３１の一方を選
択して入出力データバス４０６に出力する機能を有して
いる。

【００７８】入出力データバス変換部６２０の２つのラ
ッチ回路６２４，６２６は、メモリコントローラ２０２
内のタイミングコントロール部６００（図１０）から与
えられる上位ラッチ信号ＨＩＧＨＬＴと下位ラッチ信号
ＬＯＷＬＴにそれぞれ応じて、入出力データバス４０６
上の３２ビットのデータＤ０〜Ｄ３１をそれぞれ保持
し、プロセッサデータバス３０６に６４ビットのデータ
として出力する機能を有している。

【００７９】図１７は、６４ビットＣＰＵ１２４から入
出力データバス４０６へのデータ転送の動作を示すタイ
ミングチャートである。図１７（ａ）〜（ｄ）はＣＰＵ
から出力される信号を示しており、図１７（ｅ）〜
（ｇ），（ｉ）はメモリコントローラ２０２で生成され
る信号を、図１７（ｈ）は入出力データバス４０６が生
成する信号を、図１７（ｊ）は転送されるデータを、ま
た、図１７（ｋ）はメモリコントローラ２０２からＣＰ
Ｕに出力される信号をそれぞれ示している。

【００８０】ＣＰＵ１２４は、まず、図１７（ａ）に示
すアドレスステータス信号ＡＤＳをＬレベルに立ち下げ
て、同時に、アドレスＡ３１〜Ａ３（図１７（ｂ））と
バイトイネーブル信号ＢＥ０〜ＢＥ７（図１７（ｃ））
とを出力し、ライト／リード信号Ｗ／Ｒ（図１７
（ｄ））をＨレベル（書込み）に設定する。なお、ここ
では図１７（ｃ）に示すようにバイトイネーブル信号Ｂ
Ｅ０〜ＢＥ７がすべてＬレベルであり、６４ビット全部
が有効である場合について説明する。

【００８１】タイミングコントロール部６００（図１
０）は、これらの信号に応じてアドレスステータス信号
ＡＤＳ’（図１７（ｅ））を作成して入出力データバス
４０６に出力する。また、タイミングコントロール部６
００は、アドレスＡ２（図１７（ｆ））とバイトイネー
ブル信号ＢＥ０’〜ＢＥ３’（図１７（ｇ））を作成し
て出力する。なお、アドレスＡ３，Ａ４は、ＣＰＵから
のアドレスがそのままタイミングコントロール部６００
から出力される。タイミングコントロール部６００は、
さらに、ライトデータセレクト信号ＷＤＳＥＬ（図１７
（ｉ））をＬレベルに立ち下げて、下位３２ビットＣＤ
０〜ＣＤ３１を選択することを指示する。この結果、ス
ワップ回路６２２からは、下位３２ビットＣＤ０〜ＣＤ
３１のデータが入出力データバス４０６の３２ビットＤ
０〜Ｄ３１に出力される（図１７（ｊ））。

【００８２】入出力データバス４０６上にデータが出力
されると、入出力データバス４０６ははバーストレディ
信号ＢＲＤＹ’（図１７（ｈ））をタイミングコントロ
ール部６００に出力して、データが出力されたことを通
知する。タイミングコントロール部６００はアドレスス
テータス信号ＡＤＳ’（図１７（ｅ））を再度立ち下げ
て、上位の３２ビットのデータ転送を開始する。すなわ
ち、アドレスＡ２（図１７（ｆ））を１に設定し、ライ
トデータセレクト信号ＷＤＳＥＬをＨレベルに立上げる
ことによって、上位３２ビットＣＤ３２〜ＣＤ６３を選
択する。この結果、スワップ回路６２２からは、上位３
２ビットＣＤ３２〜ＣＤ６３のデータが入出力データバ
ス４０６上に出力される（図１７（ｊ））。

【００８３】こうして、下位３２ビットのデータＣＤ０
〜ＣＤ３１と上位３２ビットのデータＣＤ３２〜ＣＤ６
３が順次入出力データバス４０６に転送されると、メモ
リコントローラ２０２はバーストレディ信号ＢＲＤＹ
（図１７（ｋ））をＣＰＵ１２４に出力して、データ転
送が終了したことを通知する。

【００８４】図１８は、３２ビットＣＰＵ１０４が実装
されている場合におけるＣＰＵから入出力データバス４
０６へのデータ転送の動作を示すタイミングチャートで
ある。図１８の動作は、図１７の動作の前半部とほぼ同
様である。但し、図１８（ｂ）に示すように、３２ビッ
トＣＰＵ１０４からは、アドレスステータス信号ＡＤＳ
（図１８（ａ））とともにアドレスＡ３１〜Ａ２とバイ
トイネーブル信号ＢＥ０〜ＢＥ３が出力される。また、
下位３２ビットのデータＣＤ０〜ＣＤ３１が入出力デー
タバス４０６に転送されると、メモリコントローラ２０
２はバーストレディ信号ＢＲＤＹ（図１８（ｋ））をＣ
ＰＵ１０４に出力して、データ転送が終了したことを通
知する。

【００８５】なお、３２ビットＣＰＵ１０４が実装され
ている場合には、６４ビットのプロセッサデータバス３
０６の下位３２ビットＣＤ０〜ＣＤ３１と上位３２ビッ
トＣＤ３２〜ＣＤ６３とに同じデータが現われる。従っ
て、スワップ回路６２２は、下位３２ビットと上位３２
ビットのどちらを選択して入出力データバス４０６に転
送しても同じである。また、ラッチ６２４，６２４のど
ちらを使用しても、ＣＰＵ１０４に転送されるデータは
同じである。

【００８６】メモリコントローラ２０２は、ＣＰＵから
データ転送の指示を受けた際に、ＣＰＵモジュールから
与えられるモジュール判別信号ｄｅｔに応じて、図１７
と図１８の２種類のデータ転送動作の一方を選択して実
行する。従って、データバス幅が異なるＣＰＵを実装し
ても、ＣＰＵと入出力バス４００上の回路との間のデー
タの転送を問題なく実行することができる。

【００８７】なお、スワップ回路６２２としては、下位
アドレス（８ビットのバイトイネーブル信号ＢＥ０’〜
ＢＥ７’、または、アドレスＡ２と４ビットのバイトイ
ネーブル信号ＢＥ０’〜ＢＥ３’）に応じて１バイト以
上の連続したバイトを選択できる回路を使用することも
可能である。

【００８８】図１９は、入出力データバス４０６から６
４ビットＣＰＵ１２４へのデータ転送の動作を示すタイ
ミングチャートである。図１９（ａ）〜（ｄ）はＣＰＵ
から出力される信号を示しており、図１９（ｅ）〜
（ｇ），（ｉ），（ｊ）はメモリコントローラ２０２が
生成する信号を、図１９（ｈ）は入出力データバス４０
６が生成する信号を、図１９（ｋ）は転送されるデータ
を、図１９（ｌ）はメモリコントローラ２０２からＣＰ
Ｕに出力される信号をそれぞれ示している。

【００８９】ＣＰＵ１２４は、まず、図１９（ａ）に示
すアドレスステータス信号ＡＤＳをＬレベルに立ち下げ
て、同時に、アドレスＡ３１〜Ａ３（図１９（ｂ））と
バイトイネーブル信号ＢＥ０〜ＢＥ７（図１９（ｃ））
とを出力し、ライト／リード信号Ｗ／Ｒ（図１９
（ｄ））をＬレベル（読込み）に設定する。

【００９０】タイミングコントロール部６００（図１
０）は、これらの信号に応じてアドレスステータス信号
ＡＤＳ’（図１９（ｅ））を作成して入出力データバス
４０６に出力する。また、タイミングコントロール部６
００（図１０）は、アドレスＡ２（図１９（ｆ））とバ
イトイネーブル信号ＢＥ０’〜ＢＥ３’（図１９
（ｇ））を作成して出力する。入出力データバス４０６
にデータが出力されると、タイミングコントロール部６
００が下位ラッチ信号ＬＯＷＬＴ（図１９（ｉ））をＬ
レベルに立ち下げて、入出力データバス４０６上のデー
タを下位側のラッチ回路６２６に保持する。この時、入
出力データバス４０６からはタイミングコントロール部
６００にバーストレディ信号ＢＲＤＹ’が与えられる。

【００９１】下位３２ビット分のデータをラッチする
と、タイミングコントロール部６００はアドレスステー
タス信号ＡＤＳ’（図１９（ｅ））を再度立ち下げ、ア
ドレスＡ２（図１９（ｆ））を１に設定して、上位の３
２ビットのデータ転送を開始する。入出力データバス４
０６上に次の３２ビットのデータが出力されると、タイ
ミングコントロール部６００は上位ラッチ信号ＨＩＧＨ
ＬＴをＬレベルに立下げることによって入出力データバ
ス４０６のデータを上位側のラッチ回路６２４に保持す
る。

【００９２】こうして、３２ビットのデータが２つのラ
ッチ回路６２４，６２６にそれぞれ保持されて６４ビッ
トのデータがプロセッサデータバス３０６に出力される
と、タイミングコントロール部６００はバーストレディ
信号ＢＲＤＹ（図１９（ｌ））をＣＰＵコントロール部
６１０を介してＣＰＵ１２４に出力し、ＣＰＵ１２４は
６４ビットのデータの読込みを行なう。

【００９３】図２０は、３２ビットＣＰＵ１０４が実装
されている場合における入出力データバス４０６からＣ
ＰＵへのデータ転送の動作を示すタイミングチャートで
ある。図２０は、図１９に示すタイミングチャートの前
半部とほぼ同様である。すなわち、３２ビットのデータ
が下位ラッチ信号ＬＯＷＬＴ（図２０（ｉ））に応じて
ラッチされると、メモリコントローラ２０２はバースト
レディ信号ＢＲＤＹ（図２０（ｌ））をＣＰＵ１０４に
出力して、データ転送の準備が完了したことを通知す
る。メモリコントローラ２０２は、ＣＰＵからデータ転
送の指示を受けた際に、ＣＰＵモジュールから与えられ
るモジュール判別信号ｄｅｔに応じて、図１９と図２０
の２種類のデータ転送動作の一方を選択して実行する。

【００９４】上述したように、入出力データバス変換部
６２０は、モジュール判別信号ｄｅｔに応じて、６４ビ
ットＣＰＵ１２４または３２ビットＣＰＵ１０４に適し
たデータ転送動作を選択的に実行するので、第１と第２
のＣＰＵモジュールのいずれを実装した場合にもプロセ
ッサデータバス３０６と入出力バス４００との間のデー
タ転送をうまく実行することができる。

【００９５】Ｇ．メモリデータバス変換部６４０の動
作：メモリデータバス変換部６４０の動作は、増設ＲＡ
Ｍ２１０の有無によって異なる。前述した図１５，図１
６は、いずれも増設ＲＡＭ２１０ａ，２１０ｂが設けら
れている場合の構成である。内蔵ＲＡＭ２０８ａ，２０
８ｂと増設ＲＡＭ２１０ａ，２１０ｂは、例えばそれぞ
れが１６ビット×１Ｍ構成の２Ｍバイトの容量を有する
ＲＡＭである。図２１は６４ビットＣＰＵ１２４が実装
されて増設ＲＡＭ２１０が実装されていない場合を示し
ており、図２２は３２ビットＣＰＵ１０４が実装されて
増設ＲＡＭ２１０が実装されていない場合を示してい
る。すなわち、この実施例において、ＣＰＵとＲＡＭの
容量の組み合わせとしては、図１５，１６，２１，２２
の４つのケースがある。

【００９６】これらの４つのケースにおけるＣＰＵから
メモリへの書込み動作は、次の表１に示すようにまとめ
られる。

【００９７】

【表１】

【００９８】ケース１（６４ビットＣＰＵ＋増設ＲＡ
Ｍ、図１５）の場合には、プロセッサデータバス３０６
とメモリデータバス３１０の６４ビットがいずれも有効
にドライブされるので、プロセッサデータバス３０６上
のデータがそのままメモリデータバス３１０に転送され
る。この際、ライトバッファ６４２は、ＣＰＵ１２４か
ら出力された６４ビットのデータを一時記憶し、セレク
タ６４４とスワップ回路６４６をそのまま通過する。

【００９９】ライトバッファ６４２とセレクタ６４４
は、メモリへのバースト書込みサイクルの際に必要とな
る回路である。バースト書込みサイクルでは、６４ビッ
トのデータが連続して４回メモリに書き込まれる。ライ
トバッファ６４２は６４ビットのバッファを４つ有して
おり、バースト書込みサイクルの際に、タイミングコン
トロール部６００（図１０）から与えられる４つのラッ
チ信号ＭＬＡＴ０〜ＭＬＡＴ３に応じて４組の６４ビッ
トデータを順次記憶する。なお、バーストサイクル時の
４サイクルのアドレスは一定の規則性を持つので、バス
変換部２００におけるアドレスを更新するために、バス
変換部２００にクロック信号を入力して２ビットのカウ
ンタによってクロックパルスをカウントし、そのカウン
ト値に従ってバーストアドレスを更新するようにしても
よい。この場合には、バーストサイクルの開始を指示す
るためのクロックアップ信号を、メモリコントローラ２
０２からバス変換部２００に与えるようにすればよい。

【０１００】セレクタ６４４は、タイミングコントロー
ル部６００から与えられる２ビットのセレクト信号ＭＳ
Ｌ０、ＭＳＬ１に応じて４つのバッファのいずれか１つ
を選択し、スワップ回路６４６に６４ビットのデータを
供給する。バースト書込みサイクルでない通常の書込み
サイクルでは、ライトバッファ６４２内の１つのバッフ
ァが使用されるだけであり、セレクタ６４４はデータを
単に通過させるだけである。また、スワップ回路６４６
は、プロセッサデータバス３０６とメモリデータバス３
１０の６４ビットがいずれも有効な場合には何もせず、
データを通過させるだけである。

【０１０１】表１のケース２（３２ビットＣＰＵ＋増設
ＲＡＭ、図１６）の場合には、プロセッサデータバス３
０６の下位３２ビットＣＤ０〜３１と上位３２ビットＣ
Ｄ３２〜ＣＤ６３が接続されているので、両者に同じデ
ータが出力される。従って、この場合にはプロセッサデ
ータバス３０６の６４ビットをそのままメモリデータバ
ス３１０の６４ビットに出力すればよい。内蔵ＲＡＭ２
０８と増設ＲＡＭ２１０のいずれに書き込まれるかは、
メモリコントロール部６１２からそれぞれに与えられる
ローアドレスストローブＲＡＳ１，ＲＡＳ０によって指
定される。なお、データの書込みは、ローアドレススト
ローブＲＡＳ１，ＲＡＳ０の他に、図示していないカラ
ムアドレスストローブＣＡＳ，ライトイネーブル信号Ｗ
Ｅ等に応じて実行される。

【０１０２】このように、３２ビットＣＰＵ１０４と増
設ＲＡＭ２１０が実装されているケース２においても、
スワップ回路６４６は６４ビットのデータを通過させる
だけでよい。

【０１０３】なお、プロセッサデータバス３０６上の３
２ビットのデータがすべて有効ではなく、そのうちの一
部のバイトのみが有効な場合には、スワップ回路６４６
は、プロセッサデータバス３０６の有効なバイトをメモ
リデータバス３１０の適切なバスラインに転送する機能
を有している。このために、スワップ回路６４６とし
て、下位アドレス（８ビットのバイトイネーブル信号Ｂ
Ｅ０’〜ＢＥ７’、または、アドレスＡ２と４ビットの
ビットイネーブル信号ＢＥ０’〜ＢＥ３’）に応じてプ
ロセッサデータバス３０６とメモリデータバス３１０の
間のデータ転送を実行する回路を採用することができ
る。

【０１０４】表１のケース３（６４ビットＣＰＵ＋内蔵
ＲＡＭのみ、図２１）の場合には、スワップ回路６４６
の働きによって、プロセッサバス３０６上の６４ビット
のデータが、メモリデータバス３１０の上位３２ビット
ＭＤ３２〜ＭＤ６３に２回に分けて転送される。この動
作は、前述した図１７（６４ビットＣＰＵから入出力デ
ータバスへのデータ転送サイクル）とほぼ同様なので、
説明を省略する。

【０１０５】表１のケース４（３２ビットＣＰＵ＋内蔵
ＲＡＭのみ、図２２）の場合には、プロセッサデータバ
ス３０６の上位３２ビットＣＤ３２〜ＣＤ６３のデータ
が、そのままメモリデータバス３１０の上位３２ビット
に転送される。この動作は、前述した図１８（３２ビッ
トＣＰＵから入出力データバスへのデータ転送サイク
ル）におけるアドレスステータス信号ＡＤＳ’がＡＤＳ
Ｍに、バーストレディ信号ＢＲＤＹ’がＢＲＤＹＭに変
更されているだけで、その動作はほぼ同様なので、説明
を省略する。

【０１０６】このように、３２ビットＣＰＵ１０４を実
装した場合には、プロセッサデータバス３０６の上位３
２ビットと下位３２ビットに同じデータが出力される。
従って、スワップ回路６４６は単に６４ビットのデータ
を通過させるだけでよい。これは、プロセッサデータバ
ス３０６の上位３２ビットと下位３２ビットの対応する
バスラインを互いに接続していることに起因する利点で
ある。

【０１０７】以上のように、ＣＰＵからメモリへの通常
のデータ書込みサイクルでは、プロセッサデータバス３
０６の有効なバイトがメモリデータバス３１０の適切な
バスラインに転送される。なお、図１５に示すように、
内蔵ＲＡＭ２０８ａ，２０８ｂと増設ＲＡＭ２１０ａ，
２１０ｂには異なるローアドレスストローブＲＡＳ１，
ＲＡＳ０がそれぞれ与えられており、これらのストロー
ブＲＡＳ１，ＲＡＳ０に応じて有効なデータがそれぞれ
のＲＡＭに書き込まれる。

【０１０８】上記の４つのケースにおけるメモリからＣ
ＰＵへの読込み動作は、次の表２に示すようにまとめら
れる。

【０１０９】

【表２】

【０１１０】表２のケース１（６４ビットＣＰＵ＋増設
ＲＡＭ、図１５）の場合には、プロセッサデータバス３
０６とメモリデータバス３１０の６４ビットがいずれも
有効にドライブされるので、メモリデータバス３１０上
のデータがそのままプロセッサデータバス３０６に転送
される。従って、６４ビットのデータはスワップ回路６
４８をそのまま通過し、２つのラッチ回路６５０，６５
２で３２ビットずつ保持されてプロセッサデータバス３
０６に出力される。

【０１１１】表２のケース２（３２ビットＣＰＵ＋増設
ＲＡＭ、図１６）の場合には、ＲＡＭから読み出された
３２ビットのデータは、メモリデータバス３１０の上位
３２ビットか、または下位３２ビットに出力されてい
る。また、プロセッサデータバス３０６の上位３２ビッ
トと下位３２ビットは接続されているので、両者のデー
タは同じになる。従って、スワップ回路６４８は、メモ
リデータバス３１０の上位３２ビットと下位３２ビット
の一方をプロセッサデータバス３０６にそのまま通過さ
せる。

【０１１２】このように、３２ビットＣＰＵ１０４と増
設ＲＡＭ２１０が実装されている場合にも、スワップ回
路６４８は、メモリデータバス３１０の有効な３２ビッ
トをプロセッサデータバス３０６にそのまま転送する。

【０１１３】なお、メモリデータバス３１０上の３２ビ
ットのデータがすべて有効ではなく、そのうちの一部の
バイトのみが有効な場合には、スワップ回路６４８は、
メモリデータバス３１０の有効なバイトをプロセッサデ
ータバス３０６の適切なデータラインに転送する機能を
有している。このために、スワップ回路６４８として、
下位アドレス（アドレスＡ２と４ビットのバイトイネー
ブル信号ＢＥ０’〜ＢＥ３’、または、８ビットのバイ
トイネーブル信号ＢＥ０’〜ＢＥ７’）に応じて、プロ
セッサデータバス３０６とメモリデータバス３１０の間
のデータ転送を実行する回路を採用することができる。

【０１１４】表２のケース３（６４ビットＣＰＵ＋内蔵
ＲＡＭのみ、図２１）の場合には、スワップ回路６４８
の働きによって、メモリデータバス３１０の上位３２ビ
ットのデータが、上位側のラッチ回路６５０と下位側の
ラッチ回路６５２に割り当てられて保持され、２つのラ
ッチ回路６５０，６５２に保持された６４ビットのデー
タがプロセッサデータバス３０６に同時に出力される。
この動作は、前述した図１９（入出力データバスから６
４ビットＣＰＵへのデータ転送サイクル）とほぼ同様な
ので、説明を省略する。

【０１１５】表２のケース４（３２ビットＣＰＵ＋内蔵
ＲＡＭのみ、図２２）の場合には、メモリデータバス３
１０の上位３２ビットのデータが、そのままプロセッサ
データバス３０６の上位３２ビットに転送される。この
動作は、前述した図２０（入出力データバスから３２ビ
ットＣＰＵへのデータ転送サイクル）とほぼ同様なの
で、説明を省略する。

【０１１６】以上のように、メモリからＣＰＵへの通常
のデータ読込みサイクルでは、スワップ回路６４８とラ
ッチ回路６５０，６５２の働きによって、メモリデータ
バス３１０の有効なバイトがプロセッサデータバス３０
６の適切なデータラインに転送される。なお、３２ビッ
トＣＰＵ１０４が実装されている場合には、スワップ回
路６４８は単に上位または下位の３２ビットのデータを
そのまま通過させるだけでよい。これは、プロセッサデ
ータバス３０６の上位３２ビットと下位３２ビットの対
応するバスラインを互いに接続していることに起因する
利点である。

【０１１７】コンピュータの構成が上述した４つのケー
スのいずれに相当するかは、ＣＰＵモジュールの端子か
ら与えられるモジュール判別信号ｄｅｔと、増設ＲＡＭ
の端子から与えられるメモリ判別信号Ｍｄｅｔとに応じ
てメモリコントローラ２０２が判断し、適切な信号をバ
ス変換部２００に供給する。従って、メモリコントロー
ラ２０２とバス変換部２００は、ＣＰＵのデータバス幅
とＲＡＭの容量に応じた適切なデータ転送を実行するこ
とができる。

【０１１８】Ｈ．２次キャッシュコントロール部６１４
の動作：図２３は、第２のＣＰＵモジュール１２０と、
２次キャッシュコントロール部６１４と、２次キャッシ
ュ２０４との関係を示すブロック図である。また、図２
４は第１のＣＰＵモジュール１００を実装した場合の図
である。２次キャッシュ２０４は、２つのキャッシュＳ
ＲＡＭ２０４ａ，２０４ｂを有している。２次キャッシ
ュ用のＳＲＡＭには、高速性とバーストサイクルに対応
可能であることが要求されるので、バーストカウンタ付
きシンクロナス・ファースト・ＳＲＡＭなどが使用され
る。このタイプのＳＲＡＭとしては、例えば、日本電気
株式会社製のμＰＤ４３１１３２Ｌなどを使用すること
が可能である。

【０１１９】各キャッシュＳＲＡＭ２０４ａ，２０４ｂ
は、４バイト／ワード×３２ｋワードの１２８ｋＢの容
量を有しており、それぞれ次のような信号の端子を有し
ている。）

【０１２０】ＣＬＫ：メモリコントローラ２０２から与
えられるクロック信号。

【０１２１】Ａ０〜１４：ＣＰＵのアドレスＡ３〜Ａ１
７に接続されるアドレス入力。

【０１２２】ＢＷ１〜４：バイトライト。１ワード中の
４バイトの書込みを制御する。

【０１２３】Ｉ／Ｏ１〜３２：４バイト（＝３２ビッ
ト）のデータ入出力。

【０１２４】ＣＥ：チップイネーブル。

【０１２５】ＡＰ：プロセッサアドレスステータス。Ｃ
ＰＵのアドレスステータス信号ＡＤＳが入力される。

【０１２６】ＡＣ：コントローラアドレスステータス。
メモリコントローラ２０２から与えられるアドレスステ
ータス信号が入力される。

【０１２７】ＡＤＶ：バーストアドレスアドバンス。Ｓ
ＲＡＭ内部のバーストカウンタをカウントアップする。

【０１２８】Ｇ：アウトプットイネーブル。

【０１２９】２次キャッシュコントロール部６１４は、
キャッシュされるデータの上位アドレスと有効ビットと
を記憶するためのＴＡＧ−ＲＡＭ６１５を有している。

【０１３０】各キャッシュＳＲＡＭ２０４ａ，２０４ｂ
の１ワードは４バイトであるが、第２のＣＰＵモジュー
ル１２０が実装されている場合（図２３）には、２つの
キャッシュＳＲＡＭ２０４ａ，２０４ｂが組み合わされ
て８バイト／ワードのデータを記憶する。ＣＰＵ１２４
のアドレスＡ３〜１７は、２つのキャッシュＳＲＡＭ２
０４ａ，２０４ｂのアドレスＡ０〜Ａ１４に共通に入力
されており、これによって３２ｋワード（８バイト／ワ
ード）の各ワードアドレスが指定される。また、下位４
ビットのバイトイネーブル信号ＢＥ０〜３が第１のキャ
ッシュＳＲＡＭ２０４ａのバイトライトＢＷ１〜４に入
力され、上位４ビットのバイトイネーブル信号ＢＥ４〜
７が第２のキャッシュＳＲＡＭ２０４ｂのバイトライト
ＢＷ１〜ＢＷ４に入力されている。すなわち、第１のキ
ャッシュＳＲＡＭ２０４ａは８バイト（６４ビット）の
データの下位４バイトを記憶し、第２のキャッシュＳＲ
ＡＭ２０４ｂは上位４バイトを記憶する。従って、第１
のキャッシュＳＲＡＭ２０４ａのデータ入出力Ｉ／Ｏ１
〜３１はプロセッサデータバス３０６の下位３２ビット
ＣＤ０〜３１と接続されており、第２のキャッシュＳＲ
ＡＭ２０４ｂのデータ入出力Ｉ／Ｏ１〜３１はプロセッ
サデータバス３０６の上位３２ビットＣＤ３２〜６３と
接続されている。

【０１３１】なお、ＣＰＵ１２４のアドレスＡ３〜Ａ１
７，Ａ１８〜２４は、ＴＡＧ−ＲＡＭ６１５に与えられ
ている。ＴＡＧ−ＲＡＭ６１５の機能については後述す
る。

【０１３２】２次キャッシュコントロール部６１４に
は、ＣＰＵモジュールからコントロール信号とモジュー
ル判別信号ｄｅｔも与えられており、キャッシュモジュ
ールからはキャッシュ判別信号Ｃｄｅｔが与えられてい
る。キャッシュ判別信号Ｃｄｅｔによって２次キャッシ
ュ２０４が増設されていることが示されている場合に
は、２次キャッシュコントロール部６１４は、ＣＰＵモ
ジュールから与えられる各種の信号に応じて２つのキャ
ッシュＳＲＡＭ２０４ａ，２０４ｂの制御に必要な各種
の信号（ＣＥ，ＡＰ等）を出力する。

【０１３３】第１のＣＰＵモジュール１００が実装され
ている場合（図２４）には、２つのキャッシュＳＲＡＭ
２０４ａ，２０４ｂに対して個別に４バイト／ワードの
単位でデータの入出力が実行される。ＣＰＵ１０４のア
ドレスＡ３〜１７は、２つのキャッシュＳＲＡＭ２０４
ａ，２０４ｂのアドレスＡ０〜Ａ１４に共通に入力され
ているが、アドレスＡ２に応じたチップイネーブルＣＥ
１，ＣＥ２が２次キャッシュコントロール部６１４から
各キャッシュＳＲＡＭ２０４ａ，２０４ｂに与えられて
いる。すなわち、アドレスＡ２が０の場合には第１のキ
ャッシュＳＲＡＭ２０４ａが動作可能となり、アドレス
Ａ２が１の場合には第２のキャッシュＳＲＡＭ２０４ｂ
が動作可能となる。従って、アドレスＡ２〜１７によっ
て、キャッシュＳＲＡＭ２０４ａ，２０４ｂにおけるワ
ードアドレスが４バイト／ワード単位で指定される。

【０１３４】第１のＣＰＵモジュール１００が実装され
ている場合には、バス接続ボード１３０によって、バイ
トイネーブル信号の上位４ビットＢＥ４〜７と下位４ビ
ットＢＥ０〜３の端子が互いに接続され、また、プロセ
ッサデータバスの上位３２ビットＣＤ３２〜６３と下位
３２ビットＣＤ０〜３１の端子も互いに接続される。従
って、２つのキャッシュＳＲＡＭ２０４ａ，２０４ｂの
バイトライトＢＷ１〜４には、ＣＰＵ１０４の４ビット
のバイトイネーブル信号ＢＥ０〜３が共通に与えられ
る。また、２つのキャッシュＳＲＡＭ２０４ａ，２０４
ｂのデータ入出力Ｉ／Ｏ１〜３１には、ＣＰＵ１０４の
３２ビットのデータが共通に与えられる。

【０１３５】メモリコントローラ２０２は、３３ＭＨｚ
の第１のクロック信号ＣＬＫ１と６６ＭＨｚの第２のク
ロック信号ＣＬＫ２とを供給可能である。第２のＣＰＵ
モジュール１２０が実装されている場合（図２３）に
は、６６ＭＨｚの第２のクロック信号ＣＬＫ２がＣＰＵ
モジュール１２０と２つのキャッシュＳＲＡＭ２０４
ａ，２０４ｂに入力されている。また、第１のＣＰＵモ
ジュール１００が実装されている場合（図２４）には、
３３ＭＨｚの第１のクロック信号ＣＬＫ１がＣＰＵモジ
ュール１００に入力されており、６６ＭＨｚの第２のク
ロック信号ＣＬＫ２が２つのキャッシュＳＲＡＭ２０４
ａ，２０４ｂに入力されている。なお、第１のＣＰＵモ
ジュール１００に設けらているＣＰＵ１０４のクロック
周波数が６６ＭＨｚの場合には、第２のクロック信号Ｃ
ＬＫ２を入力すればよい。

【０１３６】図２５は、ＴＡＧ−ＲＡＭ６１５の機能を
示す説明図である。ＴＡＧ−ＲＡＭ６１５は、ＣＰＵの
アドレスＡ０〜３１中のアドレスＡ１８〜２４と、１ビ
ットの有効ビットとを記憶するＲＡＭである。有効ビッ
トは、データがキャッシュＳＲＡＭ２０４ａ，２０４ｂ
に有効に記憶されている時には１に設定され、記憶され
ていない時には０に設定される。ＴＡＧ−ＲＡＭ６１５
には、ＣＰＵからのアドレスＡ３〜１７がアドレス（イ
ンデックス）として入力されており、アドレスＡ３〜１
７に応じて、その上位のアドレスＡ１８〜２４が出力さ
れる。２次キャッシュコントロール部６１４は、指定さ
れたアドレスＡ３〜１７に対する有効ビットが１の場合
には、ＴＡＧ−ＲＡＭ６１５から読み出された上位のア
ドレスＡ１８〜２４と、ＣＰＵから与えられたアドレス
Ａ１８〜２４とを比較する。そして、両者が一致した場
合にはキャッシュヒットであると判断し、アドレスＡ３
〜１７に応じてキャッシュＳＲＡＭ２０４ａ，２０４ｂ
からデータを読み出す。なお、ＴＡＧ−ＲＡＭ６１５
は、アドレスＡ３〜１７の１つの値について上位のアド
レスＡ１８〜２４の１つの値を記憶できるだけである。
また、キャッシュの対処となるアドレス範囲は、ＣＰＵ
の全アドレス空間のうちで、アドレスＡ２５以上の上位
のアドレスＡ２５〜３１がすべて０の範囲である。従っ
て、キャッシュＳＲＡＭ２０４ａ，２０４ｂは、000000
00h 〜01FFFFFFh までの３２ＭＢのアドレス範囲におけ
る２５６ｋＢのデータをキャッシュ可能である。

【０１３７】図２６は、６４ビットＣＰＵ１２４が実装
されている場合における２次キャッシュの動作を示すタ
イミングチャートである。図２６（ｌ）に示すように、
この図には、単一転送のリードサイクルと、単一転送の
ライトサイクルと、４転送のバーストリードサイクルと
が示されている。

【０１３８】単一転送のリードサイクルでは、まずクロ
ックＴ１においてＣＰＵ１２４からサイクルの開始を示
すアドレスステータス信号ＡＤＳがキャッシュＳＲＡＭ
２０４ａ，２０４ｂのプロセッサアドレスステータスＡ
Ｐ（図２６（ｂ））に入力され、アドレスＡ３〜１７
（図２６（ｄ））もキャッシュＳＲＡＭ２０４ａ，２０
４ｂに入力される。２次キャッシュコントロール部６１
４は、キャッシュが有効である場合に２つのキャッシュ
ＳＲＡＭ２０４ａ，２０４ｂのチップイネーブルＣＥ
１，ＣＥ２（図２６（ｇ））を立ち下げ、クロックＴ２
においてアウトプットイネーブルＧ１，Ｇ２（図２６
（ｈ））をＬレベルに立ち下げてデータの読み出しを許
可する（図２６（ｊ））。８バイトのデータの読み出し
が終了すると、メモリコントローラ２０２からＣＰＵ１
２４にバーストレディＢＲＤＹが供給されてサイクルが
終了する。

【０１３９】単一転送のライトサイクルでは、アウトプ
ットイネーブルＧ１，Ｇ２（図２６（ｈ））の代わりに
バイトライトＢＷ１〜４がＬレベルになり、データの書
込みを許可する（図２６（ｉ））。なお、図２３から解
るように、第１のキャッシュＳＲＡＭ２０４ａのバイト
ライトＢＷ１〜４には、下位４ビットのバイトイネーブ
ル信号ＢＥ０〜３が供給され、第２のキャッシュＳＲＡ
Ｍ２０４ｂのバイトライトＢＷ１〜４には、上位４ビッ
トのバイトイネーブル信号ＢＥ４〜７が供給されてい
る。２次キャッシュにデータを書き込む際には、８バイ
トが同時に記憶されるので、バイトイネーブル信号ＢＥ
０〜７はすべて０となる。

【０１４０】４転送のバーストリードサイクルでは、ク
ロックＴ２-1において、２次キャッシュコントロール部
６１４がバーストアドレスアドバンスＡＤＶ（図２６
（ｅ））をＬレベルに立ち下げるので、これに応じて２
つのキャッシュＳＲＡＭ２０４ａ，２０４ｂがそれぞれ
内部のバーストカウンタのカウントアップを始める。こ
の結果、連続する４つのクロックＴ２-1〜Ｔ２-4におい
て、それぞれ８バイトのデータが順次読み出される。

【０１４１】図２７は、３２ビットＣＰＵ１０４が実装
されている場合における２次キャッシュの動作を示すタ
イミングチャートである。第１のＣＰＵモジュール１０
０が実装されている場合には、３３ＭＨｚの第１のクロ
ック信号ＣＬＫ１（図２７（ｂ））に同期してＣＰＵ１
０４が動作するので、図２７に示す動作は図２６に示す
動作の２倍の時間を要する。

【０１４２】図２７における単一転送リードサイクルの
動作は、図２６における動作とほぼ同じであるが、次に
示す信号が２つのキャッシュＳＲＡＭ２０４ａ，２０４
ｂに別々に与えられている。

【０１４３】コントローラアドレスステータスＡＣ１，
ＡＣ２（図２７（ｄ），（ｅ））：ＣＰＵからアドレス
ステータス信号ＡＤＳが入力されない場合に、２次キャ
ッシュコントロール部６１４が動作の開始を指示する。

【０１４４】チップイネーブルＣＥ１，ＣＥ２（図２７
（ｊ），（ｋ））：２つのキャッシュＳＲＡＭ２０４
ａ，２０４ｂを別々に動作可能にする。

【０１４５】アウトプットイネーブルＧ１，Ｇ２（図２
７（ｌ），（ｍ））：２つのキャッシュＳＲＡＭ２０４
ａ，２０４ｂを別々に読取可能にする。

【０１４６】図２７における単一転送リードサイクル
は、アドレスＡ２（図２７（ｇ））の値が０の場合であ
り、第１のキャッシュＳＲＡＭ２０４ａからデータが読
み出される。そこで、２次キャッシュコントロール部６
１４は、第１のチップイネーブルＣＥ１（図２７
（ｊ））と第１のアウトプットイネーブルＧ１（図２７
（ｍ））をそれぞれＬレベルに立下げて、４バイト（３
２ビット）のデータを第１のキャッシュＳＲＡＭ２０４
ａから読み出している（図２７（ｏ））。

【０１４７】一方、図２７における単一転送ライトサイ
クルは、アドレスＡ２（図２７（ｇ））の値が１の場合
であり、第２のキャッシュＳＲＡＭ２０４ｂにデータが
書き込まれる。そこで、２次キャッシュコントロール部
６１４は、第２のチップイネーブルＣＥ２（図２７
（ｋ））とバイトライトＢＷ１〜４をそれぞれＬレベル
に立下げて、４バイト（３２ビット）のデータを第２の
キャッシュＳＲＡＭ２０４ｂに書き込んでいる（図２７
（ｏ））。

【０１４８】図２７における４転送バーストリードサイ
クルでは、クロックＴ２-1〜Ｔ２-4において、２つのキ
ャッシュＳＲＡＭ２０４ａ，２０４ｂから４バイトのデ
ータが交互に読み出される。まず、最初に与えられるア
ドレスＡ２（図２７（ｇ））の値が０なので、第１のチ
ップイネーブルＣＥ１（図２７（ｊ））と第１のアウト
プットイネーブルＧ１（図２７（ｌ））がＬレベルとな
り、クロックＴ２-1において第１のキャッシュＳＲＡＭ
２０４ａから４バイトのデータＱ１（図２７（ｏ））が
読み出される。この時のアドレスＡ３，Ａ２の値は、図
２７（ｈ）に示すように、両方とも０である。クロック
Ｔ２-2では、２次キャッシュコントロール部６１４が第
２のキャッシュＳＲＡＭ２０４ａに与えるコントローラ
アドレスステータスＡＣ２（図２７（ｅ））をＬレベル
に立ち下げて、第２のキャッシュＳＲＡＭ２０４ｂの動
作を開始させる。すなわち、第２のチップイネーブルＣ
Ｅ２（図２７（ｋ））と第２のアウトプットイネーブル
Ｇ２（図２７（ｍ））をＬレベルに立ち下げ、これに応
じて第２のキャッシュＳＲＡＭ２０４ｂから４バイトの
データＱ２（図２７（ｏ））が読み出される。なお、第
２のキャッシュＳＲＡＭ２０４ｂは、アドレスＡ２の値
が１であるデータを記憶しているので、クロックＴ２-2
では、図２７（ｈ）に示すようにアドレスＡ３，Ａ２の
値が０と１である４バイトのデータが読み出されている
ことになる。

【０１４９】クロックＴ２-3では、２次キャッシュコン
トロール部６１４がバーストアドレスアドバンスＡＤＶ
（図２７（ｈ））をＬレベルに立ち下げて、２つのキャ
ッシュＳＲＡＭ２０４ａ，２０４ｂ内のバーストカウン
タをカウントアップさせ、これによってアドレスＡ３が
１に変更される。クロックＴ２-3では、２次キャッシュ
コントロール部６１４が第１のアウトプットイネーブル
Ｇ１（図２７（ｌ））をＬレベルに立ち下げて、第１の
キャッシュＳＲＡＭ２０４ａから４バイトのデータＱ３
（図２７（ｏ））を読み出す。この時のアドレスＡ３，
Ａ２の値は、図２７（ｈ）に示すように１と０に相当す
る。そして、クロックＴ２-4では、２次キャッシュコン
トロール部６１４が第２のアウトプットイネーブルＧ２
（図２７（ｍ））をＬレベルに立ち下げて、第２のキャ
ッシュＳＲＡＭ２０４ｂから４バイトのデータＱ４（図
２７（ｏ））を読み出す。この時のアドレスＡ３，Ａ２
の値は、図２７（ｈ）に示すように両者とも１に相当す
る。こうして４回の転送が終了すると、メモリコントロ
ーラ２０２はバーストレディ信号ＢＲＤＹをＨレベルに
立上げて、ＣＰＵ１０４にバースト転送サイクルが終了
したことを通知する。

【０１５０】このように、３２ビットＣＰＵ１０４が実
装されている場合には、２つのキャッシュＳＲＡＭ２０
４ａ，２０４ｂから交互に４バイトずつ読み出すことに
よって、４転送のバーストリードサイクルを実行する。

【０１５１】なお、図２３と図２４とを比較すれば解る
ように、２次キャッシュコントロール部６１４と２つの
キャッシュＳＲＡＭ２０４ａ，２０４ｂとの接続関係
は、第１と第２のＣＰＵモジュールのどちらが実装され
ていても同じである。図２３と図２４の大きな違いは、
図２４において、プロセッサデータバス３０６の上位３
２ビットＤ３２〜６３と下位３２ビットＤ０〜３１、お
よび、バイトイネーブル信号の上位４ビットＢＥ４〜７
と下位４ビットＢＥ０〜３がバス接続ボード１３０によ
ってそれぞれ接続されている点にある。この結果、２次
キャッシュコントロール部６１４は、２つのキャッシュ
ＳＲＡＭ２０４ａ，２０４ｂの一方を選択してデータの
入出力を実行することができる。６４ビットＣＰＵが実
装されているか、３２ビットＣＰＵが実装されているか
は、モジュール判別信号ｄｅｔによって判別できるの
で、２次キャッシュコントロール部６１４は、実装され
ているＣＰＵに適した制御（図２６，２７）を実行する
ことができる。

【０１５２】上述したように、この実施例では、ＣＰＵ
とコネクタのみを有するＣＰＵモジュールを交換するこ
とによって、データバス幅の異なるＣＰＵを容易に交換
することが可能である。このようなモジュールは、ＣＰ
Ｕに適した電源やバス変換回路等を備えたモジュールを
交換する場合に比べて、モジュールの構成が簡単にな
り、その容積、面積を低減できるとともにコストも低く
抑えることができるという利点がある。特に、ノートパ
ソコンと呼ばれる携帯型の情報処理装置では、ＣＰＵの
ための交換モジュールの容積、面積があまり大きくする
ことができないので、小さなモジュールでＣＰＵを交換
できることのメリットが大きい。なお、モジュールが小
さければ、モジュールの交換作業も容易になるという利
点もある。

【０１５３】図９に示すバス変換部２００は、実装され
ているＣＰＵのバス幅に応じたバス変換を実行するの
で、ＣＰＵの処理能力を落とすこと無くバス幅の異なる
ＣＰＵを交換することが可能である。この場合にも、モ
ジュール内にＣＰＵに適したバス変換部２００を実装す
る必要がない。

【０１５４】さらに、ＣＰＵとコネクタのみのモジュー
ルとした場合には、ＴＣＰ（テープキャリアパッケー
ジ）やＱＦＰ（クワッドフラットパッケージ）等の小さ
なパッケージを使用することができるので、モジュール
を小型化することが可能である。

【０１５５】また、図４に示すように、第１のＣＰＵモ
ジュール１００を実装する際に、６４ビットＣＰＵ用の
コネクタ１１６にバス接続用ボード１３０を差込むよう
にすれば、このバス接続用ボード１３０を取り外さない
限り第２のＣＰＵモジュール１２０を実装することがで
きない。従って、バス接続用ボード１３０を用いること
によって、ＣＰＵモジュールに応じた信号の切換えを、
確実に、かつ、安価に行なうことができるという利点が
る。

【０１５６】なお、この発明は上記実施例に限られるも
のではなく、その要旨を逸脱しない範囲において種々の
態様において実施することが可能であり、例えば次のよ
うな変形も可能である。

【０１５７】（１）本発明は、第１のＣＰＵ１０４と第
２のＣＰＵ１２４のデータバス幅が３２ビットと６４ビ
ット以外の場合にも適用できる。

【０１５８】（２）上記実施例では、判別信号ｄｅｔ，
Ｍｄｅｔ，Ｃｄｅｔのための端子をそれぞれのモジュー
ルのコネクタに設けていたが、コネクタ以外の箇所に各
種の判別信号を発生する回路を設けるようにしてもよ
い。但し、コネクタに判別端子を設けるようにすれば、
実装されているモジュールに応じた判別信号が間違いな
く発生するという利点がある。

【０１５９】

【発明の効果】以上説明したように、請求項１および９
に記載された発明によれば、データバス幅が異なる第１
と第２のＣＰＵモジュールを選択して実装できる。

【０１６０】請求項２に記載された発明によれば、第１
のＣＰＵモジュールを実装した情報処理装置内部におい
ても、プロセッサデータバス上のデータを他の回路に転
送する手順が容易になる。

【０１６１】請求項３に記載された発明によれば、第１
と第２の端子群の対応する端子同士を容易に接続するこ
とができる。

【０１６２】請求項４および１０に記載された発明によ
れば、第１のＣＰＵモジュールを実装した情報処理装置
内部において、プロセッサデータバス上のデータを他の
回路に転送する手順がさらに容易になる。

【０１６３】請求項５に記載された発明によれば、第２
のＣＰＵモジュールを容易に実装することができる。

【０１６４】請求項６および１１に記載された発明によ
れば、いずれのＣＰＵモジュールが実装されている場合
にも第１と第２の外部キャッシュ回路を有効に利用する
ことができる。

【０１６５】請求項７に記載された発明によれば、いず
れのＣＰＵモジュールを実装した場合にも第１と第２の
外部キャッシュ回路を有効に利用することができる。

【０１６６】請求項８に記載された発明によれば、コネ
クタの接続状態に応じて、実装されているＣＰＵモジュ
ールに適した動作を実行することができる。

【図面の簡単な説明】

【図１】この発明の一実施例としてのパーソナルコンピ
ュータに実装される第１のＣＰＵモジュールを示す斜視
図。

【図２】第２のＣＰＵモジュールを示す斜視図。

【図３】第２のＣＰＵモジュール１２０を実装した状態
を示す平面図。

【図４】第１のＣＰＵモジュール１００を実装した状態
を示す平面図。

【図５】システムボード１１０上のコネクタ１１４，１
１６の結線状態を示す説明図。

【図６】コネクタ１１６とバス接続ボード１３０の形状
を示す要部断面図。

【図７】第２のＣＰＵモジュールの他の構成を示す図。

【図８】２次キャッシュの増設方法を示す概念図。

【図９】実施例におけるコンピュータの構成を示すブロ
ック図。

【図１０】メモリコントローラ２０２の内部構成を示す
ブロック図。

【図１１】６４ビットＣＰＵ実装時におけるタイミング
コントロール部６００に含まれるアドレス調整回路の構
成を示すブロック図。

【図１２】３２ビットＣＰＵ実装時におけるアドレス調
整回路の構成を示すブロック図。

【図１３】アドレス変換テーブル６０２の入出力の関係
を示す説明図。

【図１４】キャッシュイネーブル信号ＫＥＮに応じた下
位アドレス変更回路６０６の動作を示すタイミングチャ
ート。

【図１５】６４ビットＣＰＵ実装時におけるバス変換部
２００の構成を示すブロック図。

【図１６】３２ビットＣＰＵ実装時におけるバス変換部
２００の構成を示すブロック図。

【図１７】６４ビットＣＰＵ１２４から入出力データバ
ス４０６へのデータ転送の動作を示すタイミングチャー
ト。

【図１８】３２ビットＣＰＵ１２４から入出力データバ
ス４０６へのデータ転送の動作を示すタイミングチャー
ト。

【図１９】入出力データバス４０６から６４ビットＣＰ
Ｕ１２４へのデータ転送の動作を示すタイミングチャー
ト。

【図２０】入出力データバス４０６から３２ビットＣＰ
Ｕ１２４へのデータ転送の動作を示すタイミングチャー
ト。

【図２１】６４ビットＣＰＵ１２４が実装され増設ＲＡ
Ｍ２１０が実装されていない場合のバス変換部２００の
構成を示すブロック図。

【図２２】３２ビットＣＰＵ１０４が実装され増設ＲＡ
Ｍ２１０が実装されていない場合のバス変換部２００の
構成を示すブロック図。

【図２３】第２のＣＰＵモジュール１２０と、２次キャ
ッシュコントロール部６１４と、２次キャッシュ２０４
との関係を示すブロック図。

【図２４】第１のＣＰＵモジュール１００と、２次キャ
ッシュコントロール部６１４と、２次キャッシュ２０４
との関係を示すブロック図。

【図２５】ＴＡＧ−ＲＡＭ６１５の機能を示す説明図。

【図２６】６４ビットＣＰＵ１２４が実装されている場
合における２次キャッシュの動作を示すタイミングチャ
ート。

【図２７】３２ビットＣＰＵ１０４が実装されている場
合における２次キャッシュの動作を示すタイミングチャ
ート。

【符号の説明】

１００…第１のＣＰＵモジュール１０２…プリント基板１０４…３２ビットＣＰＵ１０６，１０７…コネクタ１０８，１０９…端子１１０…システムボード１１２，１１４，１１６…コネクタ１２０…第２のＣＰＵモジュール１２０ａ…第２のＣＰＵモジュール１２２…プリント基板１２４…６４ビットＣＰＵ１２６，１２７，１２８…コネクタ１３０…バス接続ボード１４０…定電圧電源１４２…可変電源１４２ａ…可変電源１４６…デコーダ１５０…キャッシュモジュール２００…バス変換部２０２…メモリコントローラ２０６…システムバス変換部２０８…内蔵メモリ２０８ａ，２０８ｂ…内蔵ＲＡＭ２１０，２１０ａ，２１０ｂ…増設ＲＡＭ２２０…グラフィックスコントローラ２２４…ハードディスクコントローラ３００…プロセッサバス３０２…コントロールバス３０４…アドレスバス３０６…データバス（プロセッサデータバス）３０６…プロセッサバス３１０…メモリデータバス３２０…メモリバス４００…入出力バス４０２…コントロールバス４０４…アドレスバス４０６…データバス（入出力データバス）５００…システムバス６００…タイミングコントロール部６０２…アドレス変換テーブル６０４…セレクタ６０６…下位アドレス変更回路６０７…バーストアドレス生成部６０８…セレクタ６０９…ＡＮＤゲート６１０…ＣＰＵコントロール部６１２…メモリコントロール部６１４…２次キャッシュコントロール部６１５…ＴＡＧ−ＲＡＭ６２０…入出力データバス変換部６２２…スワップ回路６２４，６２６…ラッチ回路６４０…メモリデータバス変換部６４２…ライトバッファ６４４…セレクタ６４６，６４８…スワップ回路６５０，６５２…ラッチ回路Ｃｄｅｔ…キャッシュ判別信号Ｍｄｅｔ…メモリ判別信号ｄｅｔ…モジュール判別信号

Claims

【特許請求の範囲】

【請求項１】第１のバス幅の第１のデータバスを有す
る第１のＣＰＵモジュールと、前記第１のバス幅の２倍
のバス幅の第２のデータバスを有する第２のＣＰＵモジ
ュールとを置換可能な情報処理装置であって、前記第１のバス幅にそれぞれ等しいバス幅を有する第１
と第２のバス部を含むプロセッサデータバスと、前記プロセッサデータバスの前記第１のバス部に接続さ
れており、前記第１のＣＰＵモジュールが実装される場
合には前記第１のデータバスに接続される第１の端子群
と、前記プロセッサデータバスの前記第２のバス部に接続さ
れた第２の端子群であって、前記第１のＣＰＵモジュー
ルが実装される場合には前記第１の端子群の対応する端
子同士と互いに接続され、前記第２のＣＰＵモジュール
が実装される場合には前記第１の端子群とともに前記第
２のデータバスに接続される第２の端子群と、を備える
ことを特徴とする情報処理装置。
【請求項２】請求項１記載の情報処理装置であって、
さらに、前記第１の端子群に、前記第１のデータバスが脱着可能
に接続された前記第１のＣＰＵモジュールと、前記第１の端子群と前記第２の端子群の互いに対応する
端子同士をそれぞれ接続する脱着可能なバス接続手段
と、を備える情報処理装置。
【請求項３】請求項２に記載の情報処理装置であっ
て、前記第１と第２の端子群の対応する端子同士は互いに対
向して設けられており、前記バス接続手段は、前記第１と第２の端子群の対向す
る端子同士をそれぞれ接続する複数の導体部を有する、
情報処理装置。
【請求項４】請求項２または３記載の情報処理装置で
あって、さらに、前記プロセッサデータバスの前記第１のバス部上のいず
れのバイトが有効であるかを示す第１のバイトイネーブ
ル信号を転送するための第１のバイトイネーブル端子群
と、前記プロセッサデータバスの前記第２のバス部上のいず
れのバイトが有効であるかを示す第２のバイトイネーブ
ル信号を転送するための第２のバイトイネーブル端子群
とを備えており、前記バス接続手段は、前記第１のバイトイネーブル端子
群と前記第２のバイトイネーブル端子群の互いに対応す
る端子同士をそれぞれ接続する手段を含む、情報処理装
置。
【請求項５】請求項１記載の情報処理装置であって、
さらに、前記第１の端子群と前記第２の端子群に、前記第２のデ
ータバスが脱着可能に接続された前記第２のＣＰＵモジ
ュール、を備える情報処理装置。
【請求項６】請求項１記載の情報処理装置であって、
さらに、前記プロセッサデータバスの前記第１のバス部に接続さ
れた第１の外部キャッシュ回路と、前記プロセッサデータバスの前記第２のバス部に接続さ
れた第２の外部キャッシュ回路と、前記第１と第２のＣＰＵモジュールのいずれが実装され
ているかを示すモジュール判別信号を生成するモジュー
ル判別信号生成手段と、前記モジュール判別信号に応じて、実装されているＣＰ
Ｕモジュールに応じたキャッシュ動作を実行するための
信号を前記第１と第２の外部キャッシュ回路に供給する
外部キャッシュ制御手段と、を備える情報処理装置。
【請求項７】請求項６記載の情報処理装置であって、前記外部キャッシュ制御手段は、前記第１のＣＰＵモジュールが実装されている場合には
実装されているＣＰＵから与えられるアドレスに応じて
前記第１と第２の外部キャッシュ回路の一方を選択して
データの入出力を実行するための信号を生成し、前記第
２のＣＰＵモジュールが実装されている場合には前記第
１と第２の外部キャッシュ回路の両方を同時に選択して
データの入出力を実行する信号を生成する手段を備え
る、情報処理装置。
【請求項８】請求項６または７記載の情報処理装置で
あって、前記モジュール判別信号生成手段は、前記第２の端子群
を含むコネクタの接続状態に応じて前記モジュール判別
信号のレベルを切り換えるモジュール判別端子を備え
る、情報処理装置。
【請求項９】第１のバス幅の第１のデータバスを有す
る第１のＣＰＵモジュールと、前記第１のバス幅の２倍
のバス幅の第２のデータバスを有する第２のＣＰＵモジ
ュールとを置換可能な情報処理装置の構成方法であっ
て、（ａ）前記第１のバス幅にそれぞれ等しいバス幅を
有する第１と第２のバス部を含むプロセッサデータバス
と、前記プロセッサデータバスの前記第１のバス部に接
続された第１の端子群と、前記プロセッサデータバスの
前記第２のバス部に接続された第２の端子群とを設ける
工程と、（ｂ）前記第１のＣＰＵモジュールを実装する
場合には前記第１の端子群に前記第１のデータバスを脱
着可能に接続し、一方、前記第２のＣＰＵモジュールを
実装する場合には前記第１の端子群と前記第２の端子群
に前記第２のデータバスを脱着可能に接続することによ
ってＣＰＵモジュールを実装する工程と、（ｃ）前記第
１のＣＰＵモジュールを実装する場合には、前記第１の
端子群と前記第２の端子群の互いに対応する端子同士を
それぞれ接続する工程と、を備えることを特徴とする情
報処理装置の構成方法。
【請求項１０】請求項９記載の情報処理装置の構成方
法であって、前記工程（ａ）は、前記プロセッサデータバスの前記第１のバス部上のいず
れのバイトが有効であるかを示す第１のバイトイネーブ
ル信号を転送するための第１のバイトイネーブル端子群
と、前記プロセッサデータバスの前記第２のバス部上の
いずれのバイトが有効であるかを示す第２のバイトイネ
ーブル信号を転送するための第２のバイトイネーブル端
子群とを設ける工程を含み、前記工程（ｃ）は、前記第１のバイトイネーブル端子群
と前記第２のバイトイネーブル端子群の互いに対応する
端子同士をそれぞれ接続する工程を含む、情報処理装置
の構成方法。
【請求項１１】請求項９記載の情報処理装置の構成方
法であって、前記工程（ａ）は、前記プロセッサデータバスの前記第１のバス部に接続さ
れた第１の外部キャッシュ回路と、前記プロセッサデー
タバスの前記第２のバス部に接続された第２の外部キャ
ッシュ回路と、前記第１と第２のＣＰＵモジュールのい
ずれが実装されているかを示すモジュール判別信号を生
成するモジュール判別信号生成手段とを設ける工程を含
み、さらに、（ｄ）前記モジュール判別信号に応じて、実装
されているＣＰＵモジュールに応じたキャッシュ動作を
実行する工程、を備える情報処理装置の構成方法。