JPH08139656A - Fm multiplex broadcasting receiver - Google Patents
Fm multiplex broadcasting receiverInfo
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- JPH08139656A JPH08139656A JP6280807A JP28080794A JPH08139656A JP H08139656 A JPH08139656 A JP H08139656A JP 6280807 A JP6280807 A JP 6280807A JP 28080794 A JP28080794 A JP 28080794A JP H08139656 A JPH08139656 A JP H08139656A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、音声信号にデジタルデ
ータを併せて送信するようにしたＦＭ多重放送を受信す
るための受信装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a receiver for receiving an FM multiplex broadcast in which digital data is transmitted together with an audio signal.
【０００２】[0002]
【従来の技術】前記ＦＭ多重放送は、周波数変調放送の
音声信号にデジタルデータを併せて送信するようにした
ものであり、欧州におけるラジオデータシステム（ＲＤ
Ｓ）および我が国におけるＶＩＣＳと称される路車間情
報の伝送のための装置などとして用いられている。2. Description of the Related Art The FM multiplex broadcasting is a system in which digital data is transmitted together with an audio signal of a frequency modulation broadcasting, and it is a radio data system (RD) in Europe.
S) and VICS in Japan, which is used as a device for transmitting road-vehicle information.
【０００３】前記ＲＤＳでは、前記デジタルデータは、
番組補完情報および付加情報ならびに各種の文字データ
を表すために用いられている。たとえば、前記付加情報
には、現在受信中の放送局のネット局の周波数などを表
す情報が含まれており、したがって、現在受信中の放送
局からのラジオ放送の受信レベルが車両の走行に伴って
低下してゆくと、ラジオ受信機は、前記付加情報に基づ
いて、各ネット局の周波数で受信レベルを測定し、最も
良好な受信レベルのネット局に選局を行うような、いわ
ゆる自動追尾などを行う。In the RDS, the digital data is
It is used to represent program complement information, additional information, and various character data. For example, the additional information includes information indicating the frequency of the net station of the currently receiving broadcasting station, and therefore, the reception level of the radio broadcasting from the currently receiving broadcasting station is accompanied by the traveling of the vehicle. As the radio receiver decreases, the radio receiver measures the reception level at the frequency of each net station based on the additional information, and selects the net station with the best reception level, so-called automatic tracking. And so on.
【０００４】また、上述のようなデジタルデータを使用
するラジオ受信機は、前述のように、自動車等の移動体
に搭載されて、電波環境が変動する状況で使用されるラ
ジオ受信機に好適に実施される。したがって、前記ラジ
オ受信機にはまた、多くの場合、車体に相互に間隔を開
けて配置した複数のアンテナの内、受信状況が最も良好
なアンテナを選択する、いわゆるダイバシティ機能が備
えられている。したがって、ラジオ受信機は、現在選択
しているアンテナの受信状況が悪化すると、残余のアン
テナに切換えて受信を行うように構成されている。Further, the radio receiver using the digital data as described above is suitable for a radio receiver mounted on a mobile body such as an automobile and used in a situation where the radio wave environment fluctuates, as described above. Be implemented. Therefore, in many cases, the radio receiver is also equipped with a so-called diversity function of selecting the antenna with the best reception condition from among the plurality of antennas spaced apart from each other on the vehicle body. Therefore, when the reception status of the currently selected antenna deteriorates, the radio receiver is configured to switch to the remaining antenna for reception.
【０００５】このようなダイバシティ機能を備える典型
的な従来技術は、たとえば本件出願人が先に提案した特
開平５−２０６７８８号公報および特開平５−２０６９
０２号公報で示される。この従来技術のＲＤＳのラジオ
受信機では、前記デジタルデータの内、該デジタルデー
タの始端に設けられている同期データでもある１６ビッ
トのブロック識別符号の予め定める固定のビットパター
ンと、受信データ列における対応するヘッダ部分とを相
互に比較して、誤りを検出し、その誤り数が所定値以上
となると受信状態が悪化したと判断して、他のアンテナ
への切換を行うように構成されている。A typical conventional technique having such a diversity function is, for example, Japanese Patent Application Laid-Open No. 5-206788 and Japanese Patent Application Laid-Open No. 5-2069 proposed by the applicant of the present application.
No. 02 publication. In this prior art RDS radio receiver, of the digital data, a predetermined fixed bit pattern of a 16-bit block identification code, which is also synchronization data provided at the beginning of the digital data, and a received data string It is configured to detect the error by comparing with the corresponding header part and judge that the reception condition has deteriorated when the number of errors exceeds a predetermined value, and switch to another antenna. .
【０００６】[0006]
【発明が解決しようとする課題】上述のような従来技術
では、デジタルデータのフォーマットで予め規定されて
いる１６ビットの前記ブロック識別符号と、受信された
デジタルデータ列との比較を行って、その結果、受信さ
れたデジタルデータの１６ビットが識別符号と２〜３回
連続して一致したときには、前記デジタルデータが識別
符号に同期した受信状態が良好な状態であると判定さ
れ、アンテナの切換は行われない。これに対して、同期
していたデジタルデータが２〜３回連続して識別符号と
一致しなくなると、同期が外れ、受信電界強度が低下し
たものと判定して、アンテナの切換が行われる。また前
記一致判定は、１６ビット全部が一致しなくても、２，
３ビット程度の誤りならば一致していると判定される。In the prior art as described above, the 16-bit block identification code defined in advance in the digital data format is compared with the received digital data string, and the comparison is made. As a result, when 16 bits of the received digital data match the identification code continuously for 2 to 3 times, it is determined that the reception state in which the digital data is synchronized with the identification code is good, and the antenna is switched. Not done On the other hand, when the synchronized digital data does not match the identification code two or three times in succession, it is determined that the synchronization has been lost and the received electric field strength has decreased, and the antenna is switched. In addition, in the matching determination, even if all 16 bits do not match,
If there is an error of about 3 bits, it is determined that they match.
【０００７】しかしながら、受信状態が悪化すると、２
８８ビットから成る１ブロックのデータ中から、前記ブ
ロック識別符号を抽出できなくなってしまうという問題
がある。また、受信状態を判定するにあたって、前記２
８８ビット中の連続した１６ビットのみが使用されるこ
とになり、ビット数が少なく、かつ、検出タイミングに
偏りがあり、したがって受信状態の悪化からその検出ま
でに要する時間が長くなってしまうという問題もある。However, if the reception condition deteriorates, 2
There is a problem that the block identification code cannot be extracted from one block of data of 88 bits. Also, in determining the reception state, the above 2
Since only 16 consecutive bits of 88 bits are used, the number of bits is small, and the detection timing is biased, so that the time required from the deterioration of the reception state to the detection thereof becomes long. There is also.
【０００８】さらにまた、自動追尾などに対応した頻繁
な周波数切換に対応可能とするように、デジタルデータ
を処理するためのクロック信号を再生するフェイズロッ
クループ（略称ＰＬＬ）のループゲインを高くしておく
と、車両の走行に伴う電界強度変化に対して、再生され
るクロックが安定性に劣るという問題もある。Furthermore, the loop gain of a phase-locked loop (abbreviated as PLL) for reproducing a clock signal for processing digital data is increased to enable frequent frequency switching corresponding to automatic tracking and the like. If this is done, there is also the problem that the stability of the reproduced clock is poor with respect to changes in the electric field strength as the vehicle runs.
【０００９】本発明の目的は、受信状態の悪化に対応し
たアンテナの切換を行うにあたって、前記受信状態の検
出タイミングに偏りがなく、かつ、速やかに受信状態の
悪化を検出することができるＦＭ多重放送受信装置を提
供することである。An object of the present invention is to perform FM multiplexing capable of promptly detecting deterioration of the reception state without bias in detection timing of the reception state when switching antennas corresponding to deterioration of reception state. It is to provide a broadcast receiving device.
【００１０】[0010]
【課題を解決するための手段】請求項１の発明に係るＦ
Ｍ多重放送受信装置は、制御手段が切換手段を制御し
て、音声受信機およびデータ受信機に複数のアンテナを
選択的に接続させ、前記音声受信機が所望とする放送局
の受信信号から音声信号を復調して音響化するととも
に、データ受信機が前記所望とする放送局の受信信号中
に含まれるデジタルデータを復調して利用するようにし
たＦＭ多重放送受信装置において、前記データ受信機
は、デジタルデータを復調するデジタル復調回路と、復
調されたデータの誤りを訂正し、解析を行うデジタル信
号処理回路とを備え、前記制御手段は、デジタル信号処
理回路によって検出される受信データの誤り訂正を行っ
た個数が予め定める値以上となると、前記切換手段に、
現在選択されているアンテナから残余のアンテナに切換
を行わせることを特徴とする。F according to the invention of claim 1
In the M multiplex broadcast receiving apparatus, the control unit controls the switching unit to selectively connect a plurality of antennas to the voice receiver and the data receiver, and the voice receiver outputs a voice signal from a reception signal of a desired broadcasting station. In the FM multiplex broadcast receiving apparatus, wherein the data receiver demodulates the signal into sound and the data receiver demodulates and uses the digital data included in the received signal of the desired broadcasting station, A digital demodulation circuit for demodulating digital data, and a digital signal processing circuit for correcting and analyzing an error in the demodulated data, wherein the control means corrects an error in received data detected by the digital signal processing circuit. When the number of performed steps exceeds a predetermined value, the switching means
It is characterized in that switching is performed from the currently selected antenna to the remaining antennas.
【００１１】また請求項２の発明に係るＦＭ多重放送受
信装置では、前記デジタル復調回路は、データの復調を
行うとともに、電圧制御発振器、位相比較器およびロー
パスフィルタを備えるフェイズロックループを有し、復
調データの処理のためのクロック信号を再生し、前記制
御手段はまた、切換手段の切換時には、前記ローパスフ
ィルタの時定数を小さくさせることを特徴とする。In the FM multiplex broadcasting receiver according to the invention of claim 2, the digital demodulation circuit has a phase-locked loop for demodulating data and having a voltage controlled oscillator, a phase comparator and a low pass filter. The clock signal for processing the demodulated data is reproduced, and the control means also reduces the time constant of the low-pass filter when the switching means switches.
【００１２】[0012]
【作用】請求項１の発明に従えば、制御手段が切換手段
を制御して音声受信機に複数のアンテナを選択的に接続
させ、所望とする放送局の受信信号から音声信号を復調
して音響化するダイバシティ受信が可能であり、かつ、
前記受信信号中からデータ受信機がデジタルデータを復
調して、たとえば、そのデータに基づいてネット局の自
動追尾などを行うようにしたＲＤＳなどのＦＭ多重放送
を受信する装置において、データ受信機を、デジタルデ
ータを復調するデジタル復調回路と、復調されたデータ
の誤りを訂正し、解析を行うデジタル信号処理回路とを
備えて構成しておく。また、制御手段は、デジタル信号
処理回路によって検出される受信データの誤り訂正を行
った個数を検出し、その検出された個数が予め定める値
以上となると、切換手段に、現在選択されているアンテ
ナから残余のアンテナに切換を行わせる。According to the invention of claim 1, the control means controls the switching means to selectively connect the plurality of antennas to the audio receiver, and demodulates the audio signal from the reception signal of the desired broadcasting station. Diversity reception that makes sound is possible, and
In a device for receiving FM multiplex broadcasting such as RDS, in which a data receiver demodulates digital data from the received signal and, for example, automatic tracking of a net station is performed based on the data, the data receiver is A digital demodulation circuit that demodulates digital data, and a digital signal processing circuit that corrects and analyzes an error in the demodulated data are configured. Further, the control means detects the number of error-corrected received data detected by the digital signal processing circuit, and when the detected number exceeds a predetermined value, the switching means selects the currently selected antenna. To switch to the rest of the antennas.
【００１３】したがって、同期データなどのように一部
分のデータの誤り数から受信状態を判定するのではな
く、データ全体における誤り数から受信状態を判定する
ので、検出タイミングに偏りがなく、かつ、受信状態が
悪化したことを速やかに検出することができる。Therefore, the receiving state is judged not from the number of errors of a part of data such as synchronous data but from the number of errors of the whole data, so that there is no bias in the detection timing and It is possible to promptly detect that the condition has deteriorated.
【００１４】また好ましくは請求項２の発明に従えば、
前記デジタル復調回路は、デジタル信号処理のためのク
ロック信号を再生する電圧制御発振器と、この電圧制御
発振器からのクロック信号と、受信信号から復調された
クロック信号とを相互に比較し、両者の位相差に対応し
た出力を導出する位相比較器と、前記位相比較器からの
出力を平滑化して前記電圧制御発振器に与えるローパス
フィルタとを備えるフェイズロックループを有してお
り、データの復調とともに、復調されたクロック信号に
応答して、安定した周波数のクロック信号を再生する。
このようなフェイズロックループの内、たとえばＲＣ積
分回路などで実現されるローパスフィルタは、前記切換
手段の切換時に、制御手段によって、その時定数が小さ
くされ、すなわちフェイズロックループのループゲイン
が高く設定される。Further preferably, according to the invention of claim 2,
The digital demodulation circuit compares a voltage-controlled oscillator that regenerates a clock signal for digital signal processing, a clock signal from the voltage-controlled oscillator, and a clock signal demodulated from a received signal with each other, and compares them. A phase comparator for deriving an output corresponding to a phase difference, and a phase-locked loop having a low-pass filter for smoothing the output from the phase comparator and giving it to the voltage controlled oscillator have a phase-locked loop, and demodulate data, A clock signal having a stable frequency is reproduced in response to the generated clock signal.
In such a phase-locked loop, a low-pass filter realized by, for example, an RC integrator circuit has its time constant reduced by the control means when the switching means is switched, that is, the loop gain of the phase-locked loop is set high. It
【００１５】したがってアンテナ切換時には、切換えら
れたアンテナでの受信信号から復調されたクロック信号
に同期したクロック信号を速やかに再生することができ
る。これに対して、前記切換の行われない定常時には、
前記ローパスフィルタの時定数が大きく、すなわち前記
ループゲインが小さくされて、電界強度変化などに対し
て良好な安定性を確保することができる。Therefore, when the antenna is switched, the clock signal synchronized with the clock signal demodulated from the signal received by the switched antenna can be quickly reproduced. On the other hand, in the steady state where the switching is not performed,
Since the time constant of the low-pass filter is large, that is, the loop gain is reduced, it is possible to secure good stability against changes in electric field strength.
【００１６】[0016]
【実施例】本発明をラジオ受信機に適用した一実施例に
ついて、図１〜図４に基づいて説明すれば以下の通りで
ある。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the present invention is applied to a radio receiver will be described below with reference to FIGS.
【００１７】本実施例に係るラジオ受信機１は、音声信
号とともにデジタルデータによって搬送波を周波数変調
して送信するＦＭ多重放送の受信に用いられる前記ＲＤ
Ｓのためのラジオ受信機である。またこのラジオ受信機
１は、受信回路２が切換回路３によって２つのアンテナ
４または５と接続されるダイバシティ受信機である。The radio receiver 1 according to the present embodiment is used for reception of FM multiplex broadcasting in which a carrier wave is frequency-modulated by digital data together with an audio signal and transmitted.
It is a radio receiver for S. The radio receiver 1 is also a diversity receiver in which the receiving circuit 2 is connected to the two antennas 4 or 5 by the switching circuit 3.
【００１８】前記受信回路２は、高周波増幅回路、混合
回路、ＰＬＬを有する局部発振回路、中間周波増幅回路
および検波回路などを備えるスーパーヘテロダイン方式
の受信回路などで実現され、音声信号およびデジタル信
号を復調し、音声処理系のローパスフィルタ（略称ＬＰ
Ｆ）６およびデジタル処理系のデジタル復調回路１１に
与える。復調された音声信号およびデジタル信号の内、
前記音声処理系では、ＬＰＦ６によって音声信号のみが
抽出され、電力増幅器７で増幅された後、スピーカ８に
よって音響化される。前記受信回路２、ＬＰＦ６、電力
増幅器７およびスピーカ８は、音声受信機を構成する。The receiving circuit 2 is realized by a super-heterodyne receiving circuit including a high-frequency amplifier circuit, a mixing circuit, a local oscillation circuit having a PLL, an intermediate-frequency amplifier circuit, a detection circuit, etc., and outputs a voice signal and a digital signal. A low-pass filter for demodulation and audio processing (abbreviated as LP
F) 6 and digital demodulation circuit 11 of the digital processing system. Of the demodulated voice signal and digital signal,
In the audio processing system, only the audio signal is extracted by the LPF 6, amplified by the power amplifier 7, and then sonicated by the speaker 8. The receiving circuit 2, the LPF 6, the power amplifier 7 and the speaker 8 constitute an audio receiver.
【００１９】また復調された音声信号およびデジタル信
号の内、デジタル復調回路１１では、バンドパスフィル
タ（略称ＢＰＦ）１２によって、７６ｋＨｚ付近のデジ
タル信号のみが抽出される。このデジタル信号は、振幅
を一定にするために、増幅回路１３で増幅された後、比
較器１４において、所定の基準レベルと比較されて矩形
波に成形され、こうして得られたＭＳＫ（Minimum Shif
t Keying) 信号は、遅延回路１５で１ビット分だけ遅延
された後、排他的論理和ゲート１６の一方の入力に与え
られるとともに、該排他的論理和ゲート１６の他方の入
力に直接与えられる。したがって排他的論理和ゲート１
６からは、比較器１４からの信号と、該信号の１ビット
だけ以前の信号とが相互に異なるとき、すなわちデータ
が変化したときに、ハイレベルの出力が導出される。排
他的論理和ゲート１６からの出力は、ＬＰＦ１７を介し
て、波形整形回路１８で波形整形され、こうして前記Ｍ
ＳＫ信号のベースバンド成分がデータ信号として、デジ
タル信号処理回路１９へ入力される。In the digital demodulation circuit 11, of the demodulated voice signal and digital signal, a bandpass filter (abbreviated as BPF) 12 extracts only a digital signal in the vicinity of 76 kHz. This digital signal is amplified by an amplifier circuit 13 in order to keep its amplitude constant, and then, in a comparator 14, compared with a predetermined reference level and shaped into a rectangular wave, and thus obtained MSK (Minimum Shif).
The t Keying) signal is delayed by one bit in the delay circuit 15 and then applied to one input of the exclusive OR gate 16 and directly to the other input of the exclusive OR gate 16. Therefore, exclusive OR gate 1
From 6, a high level output is derived when the signal from the comparator 14 differs from the signal which is one bit before the signal, that is, when the data changes. The output from the exclusive OR gate 16 is waveform-shaped by the waveform shaping circuit 18 via the LPF 17, and thus the M
The baseband component of the SK signal is input to the digital signal processing circuit 19 as a data signal.
【００２０】また、前記ＬＰＦ１７で濾波されたデジタ
ルデータは、ＰＬＬ２１を構成する位相比較器２２の一
方の入力に与えられている。この位相比較器２２の他方
の入力には、電圧制御発振器２３からの発振信号が入力
されている。位相比較器２２は、受信信号から復調され
たクロック信号のパルスと、電圧制御発振器２３で再生
されたクロック信号のパルスとを相互に比較し、両者の
位相差に対応した誤差信号をＬＰＦ２４へ出力する。Ｌ
ＰＦ２４は、前記誤差信号を直流電圧に平滑化して電圧
制御発振器２３に与える。電圧制御発振器２３は、前記
平滑化された誤差信号の電圧レベルに対応した周波数で
発振を行い、その発振信号はクロック信号として、前記
位相比較器２２の他方の入力に与えられるとともに、デ
ジタル信号処理回路１９に入力される。こうして、ＰＬ
Ｌ２１からデジタル信号処理回路１９へは、前記復調さ
れた受信信号のパルスに応答して再生されたクロック信
号が入力される。The digital data filtered by the LPF 17 is given to one input of a phase comparator 22 constituting the PLL 21. The oscillation signal from the voltage controlled oscillator 23 is input to the other input of the phase comparator 22. The phase comparator 22 mutually compares the pulse of the clock signal demodulated from the received signal and the pulse of the clock signal regenerated by the voltage controlled oscillator 23, and outputs an error signal corresponding to the phase difference between the two to the LPF 24. To do. L
The PF 24 smoothes the error signal into a DC voltage and supplies it to the voltage controlled oscillator 23. The voltage controlled oscillator 23 oscillates at a frequency corresponding to the voltage level of the smoothed error signal, and the oscillated signal is given to the other input of the phase comparator 22 as a clock signal and digital signal processing is performed. It is input to the circuit 19. Thus, PL
A clock signal reproduced in response to the pulse of the demodulated received signal is input from L21 to the digital signal processing circuit 19.
【００２１】デジタル信号処理回路１９は、入力された
データ信号およびクロック信号に基づいて、ディスクラ
ンブル、誤り訂正、および同期検出などの所定の信号処
理を行って、前記付加情報および文字データなどを取出
し、マイクロコンピュータなどで実現される制御回路３
０に与える。制御回路３０は、入力された前記文字デー
タに対応して、たとえば受信中の放送局名などを、液晶
パネルなどで実現される表示装置３１によって表示す
る。The digital signal processing circuit 19 performs predetermined signal processing such as descrambling, error correction, and synchronization detection based on the input data signal and clock signal to take out the additional information and character data. , A control circuit 3 realized by a microcomputer or the like
Give to 0. The control circuit 30 displays, for example, the name of the broadcasting station currently being received by the display device 31 realized by a liquid crystal panel or the like, corresponding to the input character data.
【００２２】また制御回路３０は、アップダウンキーお
よびプリセットキーなどで実現される入力回路３２への
入力操作に応答して、たとえば前記受信回路２における
ＰＬＬの分周比を変化して受信周波数の変更を行い、ま
たは電力増幅器７の増幅度を変化して音量調整などを行
う。Further, the control circuit 30 changes the frequency division ratio of the PLL in the receiving circuit 2 in response to an input operation to the input circuit 32 realized by an up / down key and a preset key, to change the reception frequency. The volume is adjusted by changing or changing the amplification degree of the power amplifier 7.
【００２３】デジタル信号処理回路１９はまた、後述す
るようにして、入力されたデータの誤り訂正を行うにあ
たって、その誤り数をカウントしており、そのカウント
値も前記制御回路３０に与えられる。制御回路３０は、
前記誤り数が所定値以上となると、および同期検出がで
きなくなると受信状態が悪化したものと判定して、切換
回路３を駆動して、現在選択されている一方のアンテ
ナ、たとえば５から他方のアンテナ４への切換を行う。
またこの切換にあたって、予め前記ＬＰＦ２４の時定数
を小さく設定する。さらに制御回路３０は、前記切換に
よっても受信状態が改善されないときには、前記付加情
報に基づいてネット局を選局するために受信回路２の受
信周波数の変更などを行う。前記受信回路２、デジタル
復調回路１１およびデジタル信号処理回路１９は、デー
タ受信機を構成する。The digital signal processing circuit 19 also counts the number of errors in performing error correction on the input data as will be described later, and the count value is also given to the control circuit 30. The control circuit 30
When the number of errors exceeds a predetermined value or when synchronization detection cannot be performed, it is determined that the reception state has deteriorated, the switching circuit 3 is driven, and one antenna currently selected, for example, 5 to the other antenna is selected. Switch to the antenna 4.
Further, in this switching, the time constant of the LPF 24 is set small in advance. Further, when the reception state is not improved by the switching, the control circuit 30 changes the reception frequency of the reception circuit 2 in order to select the net station based on the additional information. The reception circuit 2, the digital demodulation circuit 11 and the digital signal processing circuit 19 constitute a data receiver.
【００２４】図２は、ＬＰＦ２４の具体的構成を示す電
気回路図である。このＬＰＦ２４は、位相比較器２２か
らの前記誤差信号を電圧制御発振器２３へ出力するライ
ン３３に直列に介在される抵抗Ｒ１と、前記ライン３３
と接地ラインとの間に介在されるコンデンサＣ１および
抵抗Ｒ２，Ｒ３から成る直列回路と、前記抵抗Ｒ３と並
列に接続されるバイパストランジスタＴｒ１と、前記制
御回路３０からの出力を分圧して与えるバイアス抵抗Ｒ
４，Ｒ５とを備えて構成されている。FIG. 2 is an electric circuit diagram showing a specific structure of the LPF 24. The LPF 24 includes a resistor R1 serially interposed in a line 33 for outputting the error signal from the phase comparator 22 to the voltage controlled oscillator 23, and the line 33.
A series circuit composed of a capacitor C1 and resistors R2 and R3 interposed between the resistor R3 and a ground line, a bypass transistor Tr1 connected in parallel with the resistor R3, and a bias that divides the output from the control circuit 30 and gives it. Resistance R
4 and R5.
【００２５】前記制御回路３０は、定常受信時には前記
バイパストランジスタＴｒ１のベースにハイレベルの出
力を与える。これによって該バイパストランジスタＴｒ
１が導通して、抵抗Ｒ３がバイパスされ、ＰＬＬ２１の
ループゲインが低くなって、ノイズなどに対しても、電
圧制御発振器２３を安定した周波数で発振させることが
できる。これに対して、前記切換回路３の切換時には制
御回路３０はローレベルの出力を導出し、これによって
バイパストランジスタＴｒ１が遮断して、ＰＬＬ２１の
ループゲインは高くなり、アンテナ４，５の距離差など
に対応した復調されたクロック信号の位相差を速やかに
吸収して、電圧制御発振器２３によって再生されるクロ
ック信号を、前記復調されたクロック信号に速やかに同
期させることができる。The control circuit 30 gives a high level output to the base of the bypass transistor Tr1 during steady reception. As a result, the bypass transistor Tr
1 is conducted, the resistor R3 is bypassed, the loop gain of the PLL 21 is lowered, and the voltage controlled oscillator 23 can be oscillated at a stable frequency even against noise and the like. On the other hand, when the switching circuit 3 is switched, the control circuit 30 derives a low level output, whereby the bypass transistor Tr1 is cut off, the loop gain of the PLL 21 becomes high, and the distance difference between the antennas 4 and 5, etc. It is possible to quickly absorb the phase difference of the demodulated clock signal corresponding to, and quickly synchronize the clock signal reproduced by the voltage controlled oscillator 23 with the demodulated clock signal.
【００２６】図３は前記デジタル信号処理回路１９にお
ける誤り訂正のための具体的構成を示すブロック図であ
り、図４は前記ＲＤＳにおけるデータの構成を示す図で
ある。図４を参照して、１フレームのデジタルデータ
は、２７２のブロックから成り、各ブロックは、１６ビ
ットのブロック識別符号Ｄ１と、１９０ビットの本体デ
ータＤ２と、８２ビットのパリティビットＤ3 とから構
成されている。FIG. 3 is a block diagram showing a concrete configuration for error correction in the digital signal processing circuit 19, and FIG. 4 is a diagram showing a data configuration in the RDS. Referring to FIG. 4, one frame of digital data is composed of 272 blocks, and each block is composed of a 16-bit block identification code D1, 190-bit body data D2, and 82-bit parity bit D3. Has been done.
【００２７】前記ブロック識別符号Ｄ１は、受信機側で
の同期を得るためなどに用いられる。また、前記本体デ
ータＤ２は、ネット局の周波数などの付加情報や、受信
中の放送局名などを表す文字データなどであり、１また
は複数のブロックで１つの情報を表すように構成されて
いる。さらにまた、パリティビットＤ３は、誤り訂正の
ための冗長なビットである。一般にデジタル信号処理回
路１９では、まずブロック識別符号Ｄ１によって同期処
理を行うので、該ブロック識別符号Ｄ１の誤りは多くて
も２〜３ビット程度しか許可されず、さらにまた、２〜
３ブロック連続して、このブロック識別符号Ｄ１が検出
できないときには、非同期となって、以後のデータ処理
動作は停止される。これに対して、フレーム同期が得ら
れると、前記図３で示す構成によって、以下のように誤
り訂正を行う。The block identification code D1 is used for obtaining synchronization on the receiver side. Further, the main body data D2 is additional information such as the frequency of the Internet station, character data representing the name of the broadcasting station being received, and the like, and is constituted so that one or a plurality of blocks represent one piece of information. . Furthermore, the parity bit D3 is a redundant bit for error correction. Generally, since the digital signal processing circuit 19 first performs the synchronization processing by the block identification code D1, only about 2 to 3 bits of the error of the block identification code D1 are permitted, and further, 2 to 3 bits are allowed.
When this block identification code D1 cannot be detected for three consecutive blocks, the block becomes asynchronous and the subsequent data processing operation is stopped. On the other hand, when frame synchronization is obtained, error correction is performed as follows by the configuration shown in FIG.
【００２８】本実施例における誤り訂正方法は、従来か
らのテレビジョンの文字放送などにおける誤り訂正方法
と同じであり、たとえば、１９８４年４月発行の電子通
信学会誌Ｊ６７−Ｂ No．４ 符号化伝送方法文字放送
用誤り訂正符号（小田 宰）などで示されている。The error correction method in this embodiment is the same as the error correction method in the conventional teletext broadcasting of television, for example, the journal of the Institute of Electronics and Communication Engineers, J67-B No. 4 Encoded transmission method It is indicated by the error correction code for teletext (Osamu Oda).
【００２９】すなわち、ＦＭ多重放送のデータは、前記
図４で示されるように、各ブロック当り、本体データＤ
２と、パリティビットＤ３との２７２ビットで構成され
ている。前記波形整形回路１８からは、そのデータがパ
ラレルで１６ビットずつデータ変換器４１に入力され
て、パラレル／シリアル変換され、シンドロームレジス
タ４２およびシフトレジスタ４３にそれぞれ入力され
る。前記データ変換器４１は、タイミング発生回路４４
によって前記パラレル／シリアル変換動作を１７回繰返
すように制御されて、１ブロックのデータの入力が完了
する。また、この間に、シンドロームレジスタ４２は巡
回する。That is, as shown in FIG. 4, the data of the FM multiplex broadcast is the main data D for each block.
2 and a parity bit D3, which are 272 bits. From the waveform shaping circuit 18, the data is input to the data converter 41 in parallel in 16-bit units, subjected to parallel / serial conversion, and input to the syndrome register 42 and the shift register 43, respectively. The data converter 41 includes a timing generation circuit 44.
Thus, the parallel / serial conversion operation is controlled to be repeated 17 times, and the input of one block of data is completed. Further, during this period, the syndrome register 42 circulates.
【００３０】一方、データ変換器４１によってシリアル
変換されたデータの入力が完了すると、タイミング発生
回路４４によって前記シンドロームレジスタ４２および
シフトレジスタ４３のストア内容が１ビットずつシフト
され、シンドロームレジスタの１〜８２の各ビットのス
トア内容から、それぞれ表１で示すような排他的論理和
Ａ１〜Ａ１７を演算し、それらの演算結果を多数決判定
回路４５で１０進加算することによって、排他的論理和
Ａ１〜Ａ１７の和が１０以上であるか否を判断し、１０
以上であるときには該多数決判定回路４５はシフトレジ
スタ４３およびシンドロームレジスタ４２のビット内容
を反転させて、誤り訂正を行う。On the other hand, when the input of the data serially converted by the data converter 41 is completed, the contents stored in the syndrome register 42 and the shift register 43 are shifted by one bit by the timing generation circuit 44, and the syndrome registers 1 to 82 are stored. The exclusive ORs A1 to A17 as shown in Table 1 are calculated from the stored contents of the respective bits, and the results of these calculations are decimally added by the majority decision circuit 45 to obtain the exclusive ORs A1 to A17. 10 is judged whether the sum of is 10 or more.
When it is above, the majority decision circuit 45 inverts the bit contents of the shift register 43 and the syndrome register 42 to perform error correction.
【００３１】[0031]
【表１】 [Table 1]
【００３２】上述のようにしてエラー訂正が行われたシ
フトレジスタ４３のストア内容は、データ変換器４１で
シリアル／パラレル変換された後、前記制御回路３０へ
出力される。なお、前記タイミング発生回路４４は、レ
ジスタ４２，４３のデータ転送および巡回等のタイミン
グを制御する。The contents stored in the shift register 43, which have been error-corrected as described above, are serial / parallel converted by the data converter 41 and then output to the control circuit 30. The timing generation circuit 44 controls the timing of data transfer and circulation of the registers 42 and 43.
【００３３】このような演算処理をデータ変換器４１へ
入力される１ブロック２７２ビットの全てのデータにつ
いて行い、その時点でシンドロームレジスタ４２の内容
が全て０であるときには、判定回路４６は正しいデータ
であると判断し、データが正しいことを表すエラーステ
イタス信号を制御回路３０へ出力する。また、前記制御
回路３０へは、エラーカウント回路４７によってカウン
トされた１ブロック中のデータの誤り数が出力される。Such arithmetic processing is performed on all the data of 1 block 272 bits input to the data converter 41, and when the contents of the syndrome register 42 are all 0 at that time, the decision circuit 46 determines that the data is correct. It is determined that there is, and an error status signal indicating that the data is correct is output to the control circuit 30. Further, the number of data errors in one block counted by the error count circuit 47 is output to the control circuit 30.
【００３４】上述のような（２７２，１９０）短縮化差
巡回符号による誤り訂正方法では、１ブロック２８８ビ
ット中で、ランダムに最大１１個までの誤り検出が可能
である。したがって、前記制御回路３０は、誤り数が、
たとえば１１個以上となると、受信状態が悪化したと判
断し、前述のように切換回路３を駆動して、アンテナ
４，５の切換を行う。このように本体データＤ２および
パリティビットＤ３の誤り数から受信状態を判定するこ
とによって、判定期間が一部分に偏ることなく、かつ速
やかに判定することができる。In the error correction method using the (272,190) shortened difference cyclic code as described above, it is possible to detect up to 11 errors at random in one block of 288 bits. Therefore, the control circuit 30 has
For example, when the number of antennas is 11 or more, it is determined that the reception state has deteriorated, and the switching circuit 3 is driven as described above to switch the antennas 4 and 5. By determining the reception state from the number of errors in the main body data D2 and the parity bit D3 in this way, the determination period can be promptly determined without being partially biased.
【００３５】また、切換回路３の切換時に予めＰＬＬ２
１のＬＰＦ２４の時定数を小さく、すなわちＰＬＬ２１
のループゲインを高く設定しておくことによって、定常
時における安定性を損なうことなく、切換時における２
つのアンテナ４，５での受信信号の位相差を吸収して、
切換えられたアンテナでの受信信号から復調されたクロ
ック信号に同期したクロック信号を速やかに再生するこ
とができる。When the switching circuit 3 is switched, the PLL 2 is previously set.
1, the time constant of the LPF 24 is small, that is, the PLL 21
By setting the loop gain of 2 to a high value, the stability of 2
By absorbing the phase difference of the received signals at the two antennas 4 and 5,
The clock signal synchronized with the clock signal demodulated from the received signal at the switched antenna can be quickly reproduced.
【００３６】本発明に従うラジオ受信機は、ＲＤＳに限
らず、路車間情報を受信する前記ＶＩＣＳ用のラジオ受
信機などの他のＦＭ多重放送受信装置としても好適に実
施することができる。また、アンテナは３本以上であっ
てもよく、誤り訂正の方法にも、他の手法が用いられて
もよい。The radio receiver according to the present invention is not limited to RDS, but can be suitably implemented as other FM multiplex broadcast receivers such as the VICS radio receiver for receiving road-to-vehicle information. Further, the number of antennas may be three or more, and another method may be used for the error correction method.
【００３７】[0037]
【発明の効果】請求項１の発明に係るＦＭ多重放送受信
装置は、以上のように、受信データの誤り訂正を行った
個数が予め定める値以上となると、ダイバシティ受信を
実現するアンテナの切換を行う。それゆえ、同期データ
などのように、一部分のデータの誤り数から受信状態を
判定するのでなく、データ全体における誤り数から受信
状態を判定するので、検出タイミングに偏りがなく、か
つ受信状態が悪化したことを速やかに検出することがで
きる。As described above, the FM multiplex broadcast receiving apparatus according to the first aspect of the present invention switches the antennas for realizing diversity reception when the number of error-corrected received data exceeds a predetermined value. To do. Therefore, as in the case of synchronous data, the reception status is determined not from the number of errors in a part of the data, but from the number of errors in the entire data, so there is no bias in detection timing and the reception status deteriorates. What has been done can be promptly detected.
【００３８】また好ましくは、請求項２の発明に係るＦ
Ｍ多重放送受信装置では、以上のように、受信信号から
復調されたクロック信号に同期して、デジタル信号処理
のためのクロック信号を再生するフェイズロックループ
において、アンテナ切換時には、ローパスフィルタの時
定数が小さく、すなわち該フェイズロックループのルー
プゲインが高く設定される。それゆえ、アンテナ切換時
には、復調されたクロック信号の位相差などを速やかに
吸収して、復調されたクロック信号に同期したクロック
信号を速やかに再生することができる。また、切換の行
われない定常時には、前記ローパスフィルタの時定数が
大きく、すなわち前記ループゲインが小さくされるの
で、電界強度変化などに対して良好な安定性を確保する
ことができる。Further preferably, the F according to the invention of claim 2
As described above, in the M-multiplex broadcasting receiver, in the phase lock loop that reproduces the clock signal for digital signal processing in synchronization with the clock signal demodulated from the received signal, the time constant of the low-pass filter at the time of antenna switching. Is small, that is, the loop gain of the phase lock loop is set high. Therefore, when the antenna is switched, the phase difference of the demodulated clock signal can be quickly absorbed, and the clock signal synchronized with the demodulated clock signal can be quickly reproduced. Further, in a steady state where switching is not performed, the time constant of the low-pass filter is large, that is, the loop gain is reduced, so that good stability can be secured against changes in the electric field strength and the like.
【図１】本発明の一実施例に係るラジオ受信機の電気的
構成を示すブロック図である。FIG. 1 is a block diagram showing an electrical configuration of a radio receiver according to an embodiment of the present invention.
【図２】前記ラジオ受信機におけるクロック信号を再生
するためのＰＬＬのＬＰＦの具体的構成を示す電気回路
図である。FIG. 2 is an electric circuit diagram showing a specific configuration of a PLL LPF for reproducing a clock signal in the radio receiver.
【図３】前記ラジオ受信機におけるデジタル信号処理回
路１９の誤り訂正のための具体的構成を示すブロック図
である。FIG. 3 is a block diagram showing a specific configuration for error correction of a digital signal processing circuit 19 in the radio receiver.
【図４】ＦＭ多重放送におけるデータの構成を示す図で
ある。FIG. 4 is a diagram showing a structure of data in FM multiplex broadcasting.
１ ラジオ受信機 ２ 受信回路（音声受信機，データ受信機） ３ 切換回路（切換手段） ４ アンテナ ５ アンテナ ７ 電力増幅器（音声受信機） ８ スピーカ（音声受信機） １１ デジタル復調回路（データ受信機） １９ デジタル信号処理回路（データ受信機） ２１ ＰＬＬ ２２ 位相比較器 ２３ 電圧制御発振器 ２４ ＬＰＦ ３０ 制御回路 1 Radio Receiver 2 Reception Circuit (Voice Receiver, Data Receiver) 3 Switching Circuit (Switching Means) 4 Antenna 5 Antenna 7 Power Amplifier (Voice Receiver) 8 Speaker (Voice Receiver) 11 Digital Demodulation Circuit (Data Receiver) ) 19 digital signal processing circuit (data receiver) 21 PLL 22 phase comparator 23 voltage controlled oscillator 24 LPF 30 control circuit
Claims (2)
機およびデータ受信機に複数のアンテナを選択的に接続
させ、前記音声受信機が所望とする放送局の受信信号か
ら音声信号を復調して音響化するとともに、データ受信
機が前記所望とする放送局の受信信号中に含まれるデジ
タルデータを復調して利用するようにしたＦＭ多重放送
受信装置において、 前記データ受信機は、デジタルデータを復調するデジタ
ル復調回路と、復調されたデータの誤りを訂正し、解析
を行うデジタル信号処理回路とを備え、 前記制御手段は、デジタル信号処理回路によって検出さ
れる受信データの誤り訂正を行った個数が予め定める値
以上となると、前記切換手段に、現在選択されているア
ンテナから残余のアンテナに切換を行わせることを特徴
とするＦＭ多重放送受信装置。1. A control means controls a switching means to selectively connect a plurality of antennas to a voice receiver and a data receiver, and to change a voice signal from a reception signal of a broadcasting station desired by the voice receiver. In an FM multiplex broadcast receiving apparatus, wherein the data receiver demodulates and makes sound, and the data receiver demodulates and uses digital data included in a reception signal of the desired broadcast station, wherein the data receiver is a digital receiver. A digital demodulation circuit that demodulates data and a digital signal processing circuit that corrects and analyzes an error in the demodulated data are provided, and the control means performs error correction of the reception data detected by the digital signal processing circuit. When the number of selected antennas exceeds a predetermined value, the switching means is caused to switch from the currently selected antenna to the remaining antennas. Heavy broadcast receiver.
行うとともに、電圧制御発振器、位相比較器およびロー
パスフィルタを備えるフェイズロックループを有し、復
調データの処理のためのクロック信号を再生し、 前記制御手段はまた、切換手段の切換時には、前記ロー
パスフィルタの時定数を小さくさせることを特徴とする
請求項１記載のＦＭ多重放送受信装置。2. The digital demodulation circuit demodulates data and has a phase lock loop including a voltage controlled oscillator, a phase comparator and a low pass filter, and regenerates a clock signal for processing demodulated data, The FM multiplex broadcast receiving apparatus according to claim 1, wherein the control unit also reduces the time constant of the low-pass filter when the switching unit switches.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245986A (en) * | 2005-03-03 | 2006-09-14 | Nec Corp | Digital signal communications system for transmitting video and audio, signal transmitter, and signal receiver |
| JP2008278485A (en) * | 2003-04-01 | 2008-11-13 | Nec Corp | Information processing terminal system and transmission/reception method using the same |
| JP2009071788A (en) * | 2007-09-18 | 2009-04-02 | Rohm Co Ltd | Radio communication terminal and data transmission and reception circuit |
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1994
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008278485A (en) * | 2003-04-01 | 2008-11-13 | Nec Corp | Information processing terminal system and transmission/reception method using the same |
| US8126390B2 (en) | 2003-04-01 | 2012-02-28 | Nec Corporation | Data processing terminal system and transmitting and receiving method using the same |
| US8447224B2 (en) | 2003-04-01 | 2013-05-21 | Nec Corporation | Data processing terminal system and transmitting and receiving method using the same |
| US8489014B2 (en) | 2003-04-01 | 2013-07-16 | Nec Corporation | Data processing terminal system and transmitting and receiving method using the same |
| US8538348B2 (en) | 2003-04-01 | 2013-09-17 | Nec Corporation | Data processing terminal system and transmitting and receiving method using the same |
| JP2006245986A (en) * | 2005-03-03 | 2006-09-14 | Nec Corp | Digital signal communications system for transmitting video and audio, signal transmitter, and signal receiver |
| JP4600091B2 (en) * | 2005-03-03 | 2010-12-15 | 日本電気株式会社 | Digital signal communication system, signal transmission device, and signal reception device for transmitting video and audio |
| JP2009071788A (en) * | 2007-09-18 | 2009-04-02 | Rohm Co Ltd | Radio communication terminal and data transmission and reception circuit |
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