JP2002074961A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 読み出しマージンが少ないことによる不良メ
モリセルを容易に救済することができ、歩留まりの向上
を実現できる半導体記憶装置を提供する。 【解決手段】 モードレジスタセット６０は、外部から
与えられる制御信号に応じて、ＣＡＳレイテンシを制御
するための信号ＣＬ２，ＣＬ３を生成する。コントロー
ル回路２２は、いずれのＣＡＳレイテンシが選択される
かに応じて、ワード線の活性化からセンスアンプの活性
化までのタイミングを変更する。このタイミングは、コ
ントロール回路２２内のヒューズ素子の切断により調整
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置の
構成に関し、より特定的には、半導体記憶装置のデータ
読み出し回路の構成に関する。

【０００２】

【従来の技術】半導体記憶装置、たとえば、ダイナミッ
ク型ランダムアクセスメモリ（以下、ＤＲＡＭと呼ぶ）
においては、センスアンプ活性化信号、すなわち、ワー
ド線が活性化した後にセンスアンプを活性化させる信号
を活性化させるタイミングは、設計段階においてシミュ
レーションにより、予め一定の値に決められている。

【０００３】ところで、ＤＲＡＭの特性のテストにおい
て、不良メモリセルとされるものの中には、読み出しマ
ージンが、この予め定められている一定のタイミングに
対して少ないことが原因となっているものがある。つま
り、ワード線が活性化した後にビット線にメモリセルの
データが読み出されるまでに時間を要するために、上記
所定のタイミング中にデータの転送が十分に行なわれ
ず、正確な値を読み出すことができないことが不良の原
因となる場合がある。

【０００４】このような場合、センスアンプ活性化信号
の活性化のタイミングを微調整することによって、不良
を救済することが可能である。また、センスアンプ活性
化信号の活性化タイミングを微調整することによりメモ
リセルのデータに対する読み出し動作のマージンを向上
させることも可能である。

【０００５】

【発明が解決しようとする課題】しかしながら、従来、
このようなセンスアンプ活性化信号の活性化タイミング
の微調整を行なうためには、マスク改定により遅延段の
段数等を調整しなければならず、それに要する時間やコ
ストが必要以上に大きくなってしまうという問題があっ
た。

【０００６】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、読み出しマ
ージンが少ないことが原因となった不良メモリセルを容
易に救済することができ、歩留まりの向上を実現できる
半導体記憶装置を提供することである。

【０００７】この発明の他の目的は、動作モードに応じ
て、最適な読み出しマージンで動作することが可能な半
導体記憶装置を提供することである。

【０００８】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、行列状に配列される複数のメモリセルを有す
るメモリセルアレイと、外部から与えられる制御信号に
応じて、読出しコマンドからデータ出力までの遅延期間
を、複数の所定期間のうちのいずれかに選択的に設定す
るためのモード設定手段と、メモリセルアレイの行に対
応して設けられる複数のワード線と、メモリセルアレイ
の列に対応して設けられる複数のビット線と、アドレス
信号に応じて、ワード線を選択的に活性化する行選択手
段と、活性化されたワード線に接続するメモリセルから
ビット線を介して読み出されるデータを増幅するための
複数のセンスアンプと、いずれの所定期間が選択される
かに応じて、ワード線の活性化からセンスアンプの活性
化までのタイミングを変更する制御回路とを備える。

【０００９】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、制御回路は、
ワード線の活性化後にセンスアンプの活性化を指示する
センスアンプ活性化信号を生成するタイミング設定手段
を含み、タイミング設定手段は、複数の所定時間にそれ
ぞれ対応して設けられ、センスアンプ活性化信号の出力
タイミングを調整する複数の遅延回路と、いずれの所定
期間が選択されるかに応じて、複数の遅延回路のうちの
対応する遅延回路を選択的に動作させる選択手段とを有
する。

【００１０】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成において、各遅延回路
は、遅延時間を変更するためのヒューズ素子を含み、ヒ
ューズ素子は、レーザブローにより切断可能である。

【００１１】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成において、各遅延回路
は、遅延時間を変更するためのヒューズ素子を含み、ヒ
ューズ素子は、外部からの電圧印加により切断可能であ
る。

【００１２】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の半導体記憶装置１０００の構成を示す
概略ブロック図である。

【００１３】図１を参照して、半導体記憶装置１０００
は、外部から、外部チップセレクト信号Ｅｘｔ．／Ｃ
Ｓ、外部ロウアドレスストローブ信号Ｅｘｔ．／ＲＡ
Ｓ、外部コラムアドレスストローブ信号Ｅｘｔ．／ＣＡ
Ｓ、外部ライトイネーブル信号Ｅｘｔ．／ＷＥ等の制御
信号をそれぞれ受ける制御信号入力端子群２、４、６
と、アドレス入力端子群８と、データ信号を授受するた
めのデータ入出力端子群９と、接地電位Ｖｓｓが与えら
れる接地端子１２と、電源電位ｅｘｔ．Ｖｃｃが与えら
れる電源端子１０とを備える。

【００１４】半導体記憶装置１０００は、さらに、制御
信号を受けて、半導体記憶装置１０００の内部動作を制
御するための内部制御信号を生成するコントロール回路
２２と、外部からのアドレス信号を受けて内部アドレス
信号を生成する行および列アドレスバッファ２４と、行
および列アドレスバッファ２４からの信号を受けて、行
選択を行なうための信号を生成する行プリデコーダ２６
と、行および列アドレスバッファ２４からの信号を受け
て、列選択を行なうための信号を生成する列プリデコー
ダ２８と、センスアンプ＋入出力制御回路４０と、メモ
リセルアレイ４２と、データ入出力バッファ４４とを備
える。

【００１５】コントロール回路２２は、制御信号入力端
子１を介して与えられるチップセレクト信号Ｅｘｔ．／
ＣＳ、制御信号入力端子２、４を介して外部から与えら
れる外部行アドレスストローブ信号Ｅｘｔ．／ＲＡＳと
外部列アドレスストローブ信号Ｅｘｔ．／ＣＡＳとに基
づいた所定の動作モードに相当する制御クロック、例え
ばセンスアンプ活性化信号ＳＯＮ，ＳＯＰ等を発生し、
半導体記憶装置全体の動作を制御する。コントロール回
路２２は、さらに他の制御信号と外部ライトイネーブル
信号Ｅｘｔ．／ＷＥとの組合せに応じて、書込み動作お
よび読出動作におけるデータ入出力バッファ４４の動作
を制御する信号を生成する。

【００１６】行および列アドレスバッファ回路２４は、
外部から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然
数）に基づいて生成した内部アドレス信号を行プリデコ
ーダ２６および列プリデコーダ２８に与える。

【００１７】メモリセルアレイアは、複数のメモリセル
ブロックＭＣＢ０〜ＭＣＢｎに分割されている。各メモ
リセルブロックには、行プリデコーダ２６からの行プリ
デコード信号に基づいて、対応するメモリセルブロック
内の行（ワード線）を選択する行デコーダ２７と、列プ
リデコーダ２８からの列プリデコード信号に基づいて、
対応するメモリセルブロック内の列（ビット線対）を選
択する列デコーダ１００と、各ビット線対に対応して設
けられ、選択されたメモリセルの記憶データの増幅を行
なうセンスアンプＳＡおよび列デコーダ１００により選
択されるビット線対からのデータをデータ入出力バッフ
ァ４４に選択的に伝達するためのＩ／Ｏ回路とが設けら
れる。図１においては、便宜上、列デコーダ（ＹＤ）１
００、センスアンプおよびＩ／Ｏ回路４０とは、まとめ
てひとつのブロックで表してある。

【００１８】つまり、行デコーダ２７と列デコーダ１０
０とによって指定されたメモリセルアレイ４２中のメモ
リセルは、センスアンプ＋Ｉ／Ｏ回路４０とデータ入出
力バッファ４４を介して、入出力端子群９を通じて外部
とデータのやり取りを行なう。

【００１９】半導体記憶装置１０００は、さらに、外部
電源電位Ｅｘｔ．Ｖｃｃおよび接地電位Ｖｓｓとを受け
て、内部電源電位ＶｃｃｐおよびＶｃｃｓを生成する内
部電源回路３８を備える。

【００２０】半導体集積回路１０００は、さらに、外部
からの制御信号Ｅｘｔ．／ＣＳ、Ｅｘｔ．／ＲＡＳ、Ｅ
ｘｔ．／ＣＡＳ、ｅｘｔ．／ＷＥに基づいてコントロー
ル回路２２において生成される内部チップセレクト信号
ＣＳ０、内部ロウアドレスストローブ信号ＲＡＳ０、内
部コラムアドレスストローブ信号ＣＡＳ０、内部ライト
イネーブル信号ＷＥ０や行および列アドレスバッファ２
４からの内部アドレス信号に基づいて、モード信号、た
とえば、後に説明するＣＡＳレイテンシ制御信号ＣＬ
２、ＣＬ３等を生成するためのモードレジスタセット６
０とを備える。

【００２１】なお、図１に示した半導体記憶装置１００
０の構成は、その代表的な一例にすぎず、本願は、より
一般的に、ダイナミック型半導体記憶装置の他の構成に
も適用可能なものである。たとえば、メモリセルアレイ
の分割の仕方は、とくに図１の例に限定されるものでは
なく、また、半導体記憶装置１０００自体は、１チップ
上に他の回路とともに集積化される構成であってもよ
い。

【００２２】図２は、図１に示すセンスアンプ部の構成
を示す図である。図２においては、１つのセンスアンプ
およびそれに関連する部分の構成が代表的に示される。

【００２３】センスアンプ１７は、センスノードＳＮａ
に結合される一方導通ノードとセンスノードＳＮｂに結
合されるゲートとを有するゲートを有するＰチャネルＭ
ＯＳトランジスタＰＱａと、センスノードＳＮｂに結合
される一方導通ノードとセンスノードＳＮａに結合され
るゲートとを有するゲートを有するＰチャネルＭＯＳト
ランジスタＰＱｂと、センスノードＳＮａに結合される
一方導通ノードとセンスノードＳＮｂに結合されるゲー
トとを有するゲートを有するＮチャネルＭＯＳトランジ
スタＮＱａと、センスノードＳＮｂに結合される一方導
通ノードとセンスノードＳＮａに結合されるゲートとを
有するゲートを有するＮチャネルＭＯＳトランジスタＮ
Ｑｂとを含む。

【００２４】このセンスアンプ１７に対し、コントロー
ル回路２２に含まれるセンス活性化回路３５からのセン
スアンプ活性化信号ＳＯＰに応答して導通し、Ｐチャネ
ルＭＯＳトランジスタＰＱａおよびＰＱｂの他方導通ノ
ードへ、アレイ用電源電位Ｖｃｃｓを供給するＰチャネ
ルＭＯＳトランジスタＰＱｃと、センス活性化回路３５
からのセンスアンプ活性化信号ＳＯＮに応答して導通
し、ＮチャネルＭＯＳトランジスタＮＱａおよびＮＱｂ
の他方導通ノードへ、接地電位ＧＮＤを供給するＮチャ
ネルＭＯＳトランジスタＮＱｃとが設けられる。Ｐチャ
ネルＭＯＳトランジスタＰＱａ、ＰＱｂおよびＰＱｃの
基板領域（ウェル領域または半導体層であり、基板とし
て作用する領域）には、アレイ用電源電位Ｖｃｃｓが供
給される。センス活性化回路３５は、周辺回路用電源電
位Ｖｃｃｐを一方動作電源電位として動作する。

【００２５】センスノードＳＮａおよびＳＮｂは、一方
のメモリセルブロックのビット線ＢＬＬおよび／ＢＬＬ
に、ビット線分離トランジスタ３０ａおよび３０ｂを介
してそれぞれ接続され、かつ他方メモリセルブロックの
ビット線ＢＬＲおよび／ＢＬＲにビット線分離トランジ
スタ３２ａおよび３２ｂを介してそれぞれ接続される。
ビット線分離トランジスタ３０ａおよび３０ｂのゲート
には、ビット線分離制御信号ＢＬＩＬが与えられ、ビッ
ト線分離トランジスタ３２ａおよび３２ｂのゲートに
は、ビット線分離制御信号ＢＬＩＲが与えられる。

【００２６】ビット線ＢＬＬ，／ＢＬＬおよびビット線
ＢＬＲ，／ＢＬＲの一方に選択メモリセルＭＣが接続さ
れている場合には、ビット線分離制御信号ＢＬＩＬおよ
びＢＬＩＲのうち、この選択メモリセルが接続されるビ
ット線対に対応するビット線分離信号のみが”Ｈ”レベ
ル（通常、アレイ電源電位Ｖｃｃｓよりも高い電位レベ
ル）とされ、他方のビット線対に対するビット線分離信
号は”Ｌ”レベルとされる。

【００２７】センスノードＳＮａおよびＳＮｂとサブＩ
Ｏ線ＳＩＯ，／ＳＩＯの間に、列デコーダ３０から伝達
さるれる列選択信号ＣＳＬに応答して導通し、センスノ
ードＳＮａおよびＳＮｂを、サブＩＯ線ＳＩＯ，／ＳＩ
Ｏへ接続するＩＯゲートトランジスタ３４ａおよび３４
ｂが設けられる。

【００２８】図３は、ワード線ＷＬの活性化タイミング
とセンスアンプ活性化信号の活性化タイミングとの関係
を示すタイミングチャートである。

【００２９】時刻ｔ１において、ワード線ＷＬの電位レ
ベルが行デコーダ２７により活性化状態とされた後、時
間ΔＴだけ経過した時刻ｔ２において、センス活性化回
路３５からの信号ＳＯＮが活性状態（”Ｈ”レベル）と
なる。さらに、信号ＳＯＰ（図示せず）も活性状態（”
Ｌ”レベル）となる。

【００３０】本発明においては、この時間ΔＴを半導体
記憶装置１０００の製造後においても、事後的に調整可
能とする。

【００３１】図４は、センス活性化回路３５に含まれる
タイミング調整回路２００の構成を示す回路図である。

【００３２】タイミング調整回路２００は、ワード線の
活性化から設計時に定められた所定のタイミングで活性
状態となる信号ＳＯＮＴを受けて動作する。なお、図４
においては、信号ＳＯＮＴを受けて信号ＳＯＮを生成す
るタイミング調整回路２００は、１段のみ設けられる構
成となっているが、必要に応じて、複数段設ける構成と
なっていてもよい。

【００３３】図４を参照して、タイミング調整回路２０
０は、電源電位Ｖｃｃｐと出力ノードｎ１との間に設け
られ、ゲートに信号ＳＯＮＴを受けるＰチャネルＭＯＳ
トランジスタＰＱ１０と、ノードｎ１と接地電位ＧＮＤ
との間に直列に設けられる抵抗体Ｒ１０、Ｒ１２および
ＮチャネルＭＯＳトランジスタＮＱ１０と、抵抗体Ｒ１
２と並列に結合されるヒューズ素子Ｆ１０とを備える。

【００３４】ヒューズ素子Ｆ１０をレーザでブローする
ことにより、信号ＳＯＮＴの活性化から信号ＳＯＮの活
性化までの遅延時間を大きくすることが可能である。

【００３５】したがって、半導体記憶装置１０００の製
造後においても、ウエハ工程中であれば、ヒューズ素子
のブローによりセンスアンプ活性化信号の活性化タイミ
ングを調整することができ、メモリセルの読み出しマー
ジンを向上させることが可能となる。さらに、読み出し
マージン不足により不良となったメモリセルを救済する
ことが可能となる。

【００３６】［実施の形態２］図５は、実施の形態２の
タイミング調整回路３００の構成を示す回路図である。
図４に示した実施の形態１のタイミング調整回路２００
と異なる点は以下のとおりである。

【００３７】すなわち、タイミング調整回路３００にお
いては、ヒューズ素子Ｆ１０を電気的に切断可能なよう
にパッドＰＤ１およびパッドＰＤ２からヒューズ素子Ｆ
１０に電圧を印加可能な構成となっている。その他の点
は、タイミング調整回路２００の構成と同様であるの
で、同一部分には同一符号を付してその説明は繰り返さ
ない。

【００３８】このような構成とすることで、半導体記憶
装置１０００の製造後であって、モールド工程終了後で
あれば、ヒューズ素子のブローによりセンスアンプ活性
化信号の活性化タイミングを調整することができ、メモ
リセルの読み出しマージンを向上させることが可能とな
る。さらに、読み出しマージン不足により不良となった
メモリセルを救済することが可能となる。

【００３９】［実施の形態３］半導体記憶装置１０００
が、同期型ダイナミック型ランダムアクセスメモリ（以
下、ＳＤＲＡＭ）である場合には、読み出しデータは、
リードコマンドが与えられた後の所定のクロック期間
（ＣＡＳレイテンシ）だけ経過後に出力される。

【００４０】このＣＡＳレイテンシの大きさは、動作周
波数などに応じて、モードレジスタセットコマンドによ
り指定される。このとき、モードレジスタ６０から出力
される信号ＣＬ２またはＣＬ３が活性状態とされる。た
とえば、その組合せにより、ＣＡＳレイテンシの大きさ
は、１．５クロック、２．０クロック、２．５クロック
等に設定される。

【００４１】たとえば、ＳＤＲＡＭが動作周波数１００
ＭＨｚ動作の際には、ＣＬ＝２が設定され、１３３ＭＨ
ｚではＣＬ＝３が設定される。

【００４２】センスアンプ活性化信号の活性化タイミン
グをＣＬ＝２の場合を基準として設計すると、ＣＬ＝３
でＳＤＲＡＭを動作させる場合には、読み出しタイミン
グには余裕が生じることになる。ＣＬ＝２／３のそれぞ
れの場合において、センスアンプ活性化信号のタイミン
グを変えることで、読み出しマージンを各動作モードご
とに最適な値に設定することができる。

【００４３】図６は、このようなコントロール回路２２
に含まれるタイミング設定回路４００の構成を示す回路
図である。

【００４４】図６を参照して、タイミング設定回路４０
０は、信号ＳＯＮＴを受けるインバータＩＮＶ１０と、
インバータＩＮＶ１０の出力を一方入力ノードに受けて
信号ＣＬ２を他方入力ノードに受けるＮＡＮＤ回路ＧＮ
Ａ１と、インバータＩＮＶ１０の出力を一方入力ノード
に受けて信号ＣＬ３を他方入力ノードに受けるＮＡＮＤ
回路ＧＮＡ２と、ＮＡＮＤ回路ＧＮＡ１の出力を受けて
所定時間遅延させて出力する遅延回路ＤＬ１と、ＮＡＮ
Ｄ回路ＧＮＡ２の出力を受けて所定時間遅延させて出力
する遅延回路ＤＬ２と、遅延回路ＤＬ１およびＤＬ２か
らの出力を受けて信号ＳＯＮを出力するＮＯＲ回路ＧＮ
Ｒ１とを備える。

【００４５】以上のような構成により、ＣＡＳレイテン
シの大きさに応じて、ワード線ＷＬが活性化されてから
センスアンプ活性化信号が活性化されるまでのタイミン
グが変更されるので、いずれの動作モードにおいても読
み出しマージンを確保することが可能となる。

【００４６】［実施の形態３の変形例１］図６において
示したタイミング設定回路４００中の遅延回路ＤＬ１お
よびＤＬ２を、図４に示したタイミング調整回路２００
とすることが可能である。

【００４７】この場合、各動作モードにおいて、タイミ
ングの微調整がウエハ工程中で可能となり、読み出しマ
ージンを調整することが可能となる。したがって、各動
作モードに対する歩留まりを向上させることが可能とな
る。

【００４８】［実施の形態３の変形例２］図６において
示したタイミング設定回路４００中の遅延回路ＤＬ１お
よびＤＬ２を、図５に示したタイミング調整回路２００
とすることが可能である。

【００４９】この場合、各動作モードにおいて、タイミ
ングの微調整がモールド工程完了後で可能となり、読み
出しマージンを調整することが可能となる。したがっ
て、各動作モードに対する歩留まりを向上させることが
可能となる。

【００５０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００５１】

【発明の効果】請求項１，２記載の半導体記憶装置は、
各動作モードにおいて、タイミングの微調整が製造後で
可能となり、読み出しマージンを調整することが可能と
なる。したがって、各動作モードに対する歩留まりを向
上させることが可能となる。

【００５２】請求項３，４記載の半導体記憶装置は、半
導体記憶装置の製造後においても、ヒューズ素子の切断
によりセンスアンプ活性化信号の活性化タイミングを調
整することができ、メモリセルの読み出しマージンを向
上させることが可能となる。さらに、読み出しマージン
不足により不良となったメモリセルを救済することが可
能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体記憶装置１０
００の構成を示す概略ブロック図である。

【図２】 図１に示すセンスアンプ部の構成を示す図で
ある。

【図３】 ワード線ＷＬの活性化タイミングとセンスア
ンプ活性化信号の活性化タイミングとの関係を示すタイ
ミングチャートである。

【図４】 センス活性化回路３５に含まれるタイミング
調整回路２００の構成を示す回路図である。

【図５】 実施の形態２のタイミング調整回路３００の
構成を示す回路図である。

【図６】 タイミング設定回路４００の構成を示す回路
図である。

【符号の説明】

１，２，４，６ 制御信号入力端子、８ アドレス信号
入力端子群、９ データ入出力端子群、１０ 電源入力
端子、１２ 接地電位入力端子、１８ ゲート回路、２
２ コントロール回路、２４ 行およびアドレスバッフ
ァ、２６ 行プリデコーダ、２８ 列プリデコーダ、４
０ センスアンプ＋入出力制御回路、４２ メモリセル
アレイ、４４ データ入出力バッファ、６０ モードレ
ジスタセット、１００ 列デコーダ、２００，３００
タイミング調整回路、４００ タイミング設定回路、１
０００ 半導体集積回路装置。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置であって、 行列状に配列される複数のメモリセルを有するメモリセ
   ルアレイと、 外部から与えられる制御信号に応じて、読出しコマンド
   からデータ出力までの遅延期間を、複数の所定期間のう
   ちのいずれかに選択的に設定するためのモード設定手段
   と、 前記メモリセルアレイの行に対応して設けられる複数の
   ワード線と、 前記メモリセルアレイの列に対応して設けられる複数の
   ビット線と、 アドレス信号に応じて、前記ワード線を選択的に活性化
   する行選択手段と、 前記活性化されたワード線に接続するメモリセルから前
   記ビット線を介して読み出されるデータを増幅するため
   の複数のセンスアンプと、 いずれの前記所定期間が選択されるかに応じて、前記ワ
   ード線の活性化から前記センスアンプの活性化までのタ
   イミングを変更する制御回路とを備える、半導体記憶装
   置。
2. 【請求項２】 前記制御回路は、 前記ワード線の活性化後に前記センスアンプの活性化を
   指示するセンスアンプ活性化信号を生成するタイミング
   設定手段を含み、 前記タイミング設定手段は、 前記複数の所定時間にそれぞれ対応して設けられ、前記
   センスアンプ活性化信号の出力タイミングを調整する複
   数の遅延回路と、 いずれの前記所定期間が選択されるかに応じて、前記複
   数の遅延回路のうちの対応する遅延回路を選択的に動作
   させる選択手段とを有する、請求項１記載の半導体記憶
   装置。
3. 【請求項３】 各前記遅延回路は、遅延時間を変更する
   ためのヒューズ素子を含み、 前記ヒューズ素子は、レーザブローにより切断可能な、
   請求項２記載の半導体記憶装置。
4. 【請求項４】 各前記遅延回路は、遅延時間を変更する
   ためのヒューズ素子を含み、 前記ヒューズ素子は、外部からの電圧印加により切断可
   能な、請求項２記載の半導体記憶装置。