JPH08129033A - 平均値検出装置及び平均値検出用集積回路 - Google Patents
平均値検出装置及び平均値検出用集積回路Info
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- JPH08129033A JPH08129033A JP6268586A JP26858694A JPH08129033A JP H08129033 A JPH08129033 A JP H08129033A JP 6268586 A JP6268586 A JP 6268586A JP 26858694 A JP26858694 A JP 26858694A JP H08129033 A JPH08129033 A JP H08129033A
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Abstract
(57)【要約】
【目的】 本発明は、平均値検出装置に関し、入力信号
の平均値を検出する平均検出回路の抵抗と容量との接続
点にオフセット調整回路を平均値検出回路と並列に接続
して、その回路規模を大幅に削減できるようにすること
を目的とする。 【構成】 入力信号からその平均値を検出すべく抵抗1
1と容量12とで構成された平均値検出部1と、平均値
検出部1における抵抗11と容量12との接続点3にお
いて平均値検出部1と並列に接続されたオフセット電圧
調整部2とをそなえるように構成する。
の平均値を検出する平均検出回路の抵抗と容量との接続
点にオフセット調整回路を平均値検出回路と並列に接続
して、その回路規模を大幅に削減できるようにすること
を目的とする。 【構成】 入力信号からその平均値を検出すべく抵抗1
1と容量12とで構成された平均値検出部1と、平均値
検出部1における抵抗11と容量12との接続点3にお
いて平均値検出部1と並列に接続されたオフセット電圧
調整部2とをそなえるように構成する。
Description
【0001】(目次) 産業上の利用分野 従来の技術(図23) 発明が解決しようとする課題 課題を解決するための手段(図1〜図6) 作用(図1〜図6) 実施例 (a)第1実施例の説明(図7〜図16) (b)第2実施例の説明(図17〜図20) (c)第3実施例の説明(図21) (d)その他(図22) 発明の効果
【0002】
【産業上の利用分野】本発明は、平均値検出装置及び平
均値検出用集積回路に関する。
均値検出用集積回路に関する。
【0003】
【従来の技術】図23は従来の平均値検出装置の構成を
示す図であり、この図23において、401〜404は
FET,405はオフセット調整回路,407は端子,
R400及びC400は平均値検出用の抵抗及びコンデ
ンサである。なお、408は抵抗R400とコンデンサ
C400との接続点であり、VDDは正の電源,VSS
は負の電源である。
示す図であり、この図23において、401〜404は
FET,405はオフセット調整回路,407は端子,
R400及びC400は平均値検出用の抵抗及びコンデ
ンサである。なお、408は抵抗R400とコンデンサ
C400との接続点であり、VDDは正の電源,VSS
は負の電源である。
【0004】このような構成により、従来の平均値検出
装置では、ノーマリーオフ型のFET401で、入力信
号を分岐して、一方はそのまま入力信号の出力とし、も
う一方は抵抗R400及びコンデンサC400によりそ
の平均値(信号波形の中心電圧)を検出して出力するよ
うになっている。ところが、抵抗R400及びコンデン
サC400により、入力信号の平均値を検出する際、F
ET402には、リーク電流と呼ばれる電流ILが流れ
るため、抵抗R400でΔV=IL×R400だけの電
位差(オフセット)が生じてしまう。このため、平均値
検出で得た電位が、その中心電圧からΔVだけずれたま
ま出力されてしまい、入力信号の正確な平均値が得られ
ないだけでなく、この平均値検出装置の出力を入力とす
る後段の装置が正常に動作しない場合がある。
装置では、ノーマリーオフ型のFET401で、入力信
号を分岐して、一方はそのまま入力信号の出力とし、も
う一方は抵抗R400及びコンデンサC400によりそ
の平均値(信号波形の中心電圧)を検出して出力するよ
うになっている。ところが、抵抗R400及びコンデン
サC400により、入力信号の平均値を検出する際、F
ET402には、リーク電流と呼ばれる電流ILが流れ
るため、抵抗R400でΔV=IL×R400だけの電
位差(オフセット)が生じてしまう。このため、平均値
検出で得た電位が、その中心電圧からΔVだけずれたま
ま出力されてしまい、入力信号の正確な平均値が得られ
ないだけでなく、この平均値検出装置の出力を入力とす
る後段の装置が正常に動作しない場合がある。
【0005】そこで、従来では、オフセット調整回路4
05を抵抗R400とコンデンサC400との接続点4
08と直列に接続し、端子407を介して、このオフセ
ット調整回路405を調整することで、抵抗R400に
流れる電流を調整できるようにしている。
05を抵抗R400とコンデンサC400との接続点4
08と直列に接続し、端子407を介して、このオフセ
ット調整回路405を調整することで、抵抗R400に
流れる電流を調整できるようにしている。
【0006】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の平均値検出装置では、容量(コンデンサC4
00)をその内部に設けているので、この平均値検出装
置を集積回路化する場合も、集積回路内に容量を設ける
ことになり、集積回路のチップ面積が増大してしまうと
いう課題がある。
うな従来の平均値検出装置では、容量(コンデンサC4
00)をその内部に設けているので、この平均値検出装
置を集積回路化する場合も、集積回路内に容量を設ける
ことになり、集積回路のチップ面積が増大してしまうと
いう課題がある。
【0007】また、上述のように容量を集積回路内に設
ける場合、集積回路内では、それほど大きな容量を作る
ことができないので、平均値検出装置の時定数が制限さ
れてしまうという課題もある。そこで、容量を集積回路
外に設けることが考えられるが、この場合は、図23に
示すように、コンデンサC400を集積回路外に接続す
るための接続端子406を、オフセット調整回路405
の調整用端子407とは個別に設ける必要があるので、
これに必要な配線もそれぞれに必要になる。このため、
上述の平均値検出装置を複数用いてアレイ化した集積回
路の場合、中央部のチャンネルでは、他のチャンネルの
信号配線とオフセット調整回路405及びコンデンサ
(容量)C400用の配線の両方が交差することになる
ので、他のチャンネルからの影響を受けやすくなるとい
う課題がある。
ける場合、集積回路内では、それほど大きな容量を作る
ことができないので、平均値検出装置の時定数が制限さ
れてしまうという課題もある。そこで、容量を集積回路
外に設けることが考えられるが、この場合は、図23に
示すように、コンデンサC400を集積回路外に接続す
るための接続端子406を、オフセット調整回路405
の調整用端子407とは個別に設ける必要があるので、
これに必要な配線もそれぞれに必要になる。このため、
上述の平均値検出装置を複数用いてアレイ化した集積回
路の場合、中央部のチャンネルでは、他のチャンネルの
信号配線とオフセット調整回路405及びコンデンサ
(容量)C400用の配線の両方が交差することになる
ので、他のチャンネルからの影響を受けやすくなるとい
う課題がある。
【0008】また、1チャンネル当たり、上述のように
コンデンサC400用とオフセット調整回路405用の
2本の配線を必要とするため、集積回路のチップ面積の
増大を招きコスト高になってしまうという課題もある。
本発明は、このような課題に鑑み創案されたもので、入
力信号の平均値を検出する平均検出回路の抵抗と容量と
の接続点にオフセット調整回路を平均値検出回路と並列
に接続することでその回路規模を大幅に削減できるよう
にした、平均値検出装置を提供することを目的とする。
コンデンサC400用とオフセット調整回路405用の
2本の配線を必要とするため、集積回路のチップ面積の
増大を招きコスト高になってしまうという課題もある。
本発明は、このような課題に鑑み創案されたもので、入
力信号の平均値を検出する平均検出回路の抵抗と容量と
の接続点にオフセット調整回路を平均値検出回路と並列
に接続することでその回路規模を大幅に削減できるよう
にした、平均値検出装置を提供することを目的とする。
【0009】また、本発明は、平均値検出用の容量とオ
フセット調整回路とを集積回路外に設けて集積回路の回
路規模を最小限に抑えることができるようにした、平均
値検出用集積回路を提供することも目的とする。さら
に、本発明は、平均値検出回路で生じるリーク電流を平
均値検出回路のフィードバック信号として用いて、平均
値検出回路においてリーク電流により生じる電位差(オ
フセット)を相殺することで、入力信号の正確な平均値
が検出できるようにした、平均値検出装置を提供するこ
とも目的とする。
フセット調整回路とを集積回路外に設けて集積回路の回
路規模を最小限に抑えることができるようにした、平均
値検出用集積回路を提供することも目的とする。さら
に、本発明は、平均値検出回路で生じるリーク電流を平
均値検出回路のフィードバック信号として用いて、平均
値検出回路においてリーク電流により生じる電位差(オ
フセット)を相殺することで、入力信号の正確な平均値
が検出できるようにした、平均値検出装置を提供するこ
とも目的とする。
【0010】
【課題を解決するための手段】図1は本発明の原理ブロ
ック図で、この図1において、1は平均値検出部で、こ
の平均値検出部1には、入力信号からその平均値を検出
するための抵抗11と容量12とが設けられており、さ
らに、この平均値検出部1における抵抗11と容量12
との接続点3には、オフセット電圧調整部2が平均値検
出部1と並列に接続されている(請求項1)。
ック図で、この図1において、1は平均値検出部で、こ
の平均値検出部1には、入力信号からその平均値を検出
するための抵抗11と容量12とが設けられており、さ
らに、この平均値検出部1における抵抗11と容量12
との接続点3には、オフセット電圧調整部2が平均値検
出部1と並列に接続されている(請求項1)。
【0011】また、上記のオフセット電圧調整部2は、
電流源として構成してもよく、この場合も、電流源が、
抵抗11と容量12との接続点3において平均値検出部
1と並列に接続される(請求項2)。さらに、上記のオ
フセット電圧調整部2は、高抵抗と電圧源とを直列に接
続した回路で構成してもよく、この場合は、この回路の
高抵抗を上述の抵抗と容量との接続点に接続することに
より、この回路が、抵抗と容量との接続点において平均
値検出部1と並列に接続される(請求項3)。
電流源として構成してもよく、この場合も、電流源が、
抵抗11と容量12との接続点3において平均値検出部
1と並列に接続される(請求項2)。さらに、上記のオ
フセット電圧調整部2は、高抵抗と電圧源とを直列に接
続した回路で構成してもよく、この場合は、この回路の
高抵抗を上述の抵抗と容量との接続点に接続することに
より、この回路が、抵抗と容量との接続点において平均
値検出部1と並列に接続される(請求項3)。
【0012】また、図1に示す装置では、入力信号と平
均値出力信号との間で強制的にオフセットを生じさせる
強制オフセット生成部を設けてもよい(請求項4)。こ
こで、この強制オフセット生成部は、入力信号の方が平
均値出力信号よりも高い電位となるように、あるいは逆
に、入力信号の方が平均値出力信号よりも低い電位とな
るように、強制的にオフセットを生じさせる回路として
構成される(請求項5,6)。
均値出力信号との間で強制的にオフセットを生じさせる
強制オフセット生成部を設けてもよい(請求項4)。こ
こで、この強制オフセット生成部は、入力信号の方が平
均値出力信号よりも高い電位となるように、あるいは逆
に、入力信号の方が平均値出力信号よりも低い電位とな
るように、強制的にオフセットを生じさせる回路として
構成される(請求項5,6)。
【0013】さらに、この強制オフセット生成部は、第
1FETを用いた第1ソースフォロア回路と、第2FE
Tを用いた第2ソースフォロア回路とで構成してもよ
い。このとき、上記の第1FET及び第2FETは、そ
れぞれの閾値電圧を同一に設定するとともに、両ソース
フォロア電流をそれぞれ同一に設定し、且つ、入力信号
と平均値出力信号との間で強制的にオフセットを生じさ
せるべく、第1FETのゲート幅と第2FETのゲート
幅とを異なった幅で構成するようになる(請求項7)。
1FETを用いた第1ソースフォロア回路と、第2FE
Tを用いた第2ソースフォロア回路とで構成してもよ
い。このとき、上記の第1FET及び第2FETは、そ
れぞれの閾値電圧を同一に設定するとともに、両ソース
フォロア電流をそれぞれ同一に設定し、且つ、入力信号
と平均値出力信号との間で強制的にオフセットを生じさ
せるべく、第1FETのゲート幅と第2FETのゲート
幅とを異なった幅で構成するようになる(請求項7)。
【0014】また、上述の第1FETのゲート幅と第2
FETのゲート幅は、入力信号の方が平均値出力信号よ
りも高い電位となるように、第1FETのゲート幅を第
2FETのゲート幅より広く設定してもよく(請求項
8)、逆に、入力信号の方が平均値出力信号よりも低い
電位となるように、第2FETのゲート幅を第1FET
のゲート幅より広く設定してもよい(請求項9)。
FETのゲート幅は、入力信号の方が平均値出力信号よ
りも高い電位となるように、第1FETのゲート幅を第
2FETのゲート幅より広く設定してもよく(請求項
8)、逆に、入力信号の方が平均値出力信号よりも低い
電位となるように、第2FETのゲート幅を第1FET
のゲート幅より広く設定してもよい(請求項9)。
【0015】また、上述の強制オフセット生成部は、第
1FETを用いた第1ソースフォロア回路と、第2FE
Tを用いた第2ソースフォロア回路とで構成され、第1
FETのソースにFETからなる第1ダイオードを介し
て第1定電流源が接続されるとともに、第2FETのソ
ースにFETからなる第2ダイオードを介して第2定電
流源が接続されるようにしてもよい。
1FETを用いた第1ソースフォロア回路と、第2FE
Tを用いた第2ソースフォロア回路とで構成され、第1
FETのソースにFETからなる第1ダイオードを介し
て第1定電流源が接続されるとともに、第2FETのソ
ースにFETからなる第2ダイオードを介して第2定電
流源が接続されるようにしてもよい。
【0016】そして、この場合は、上記の第1FET及
び第2FETの閾値電圧及びゲート幅をそれぞれ同一に
設定するとともに、上記の各定電流源の電流を同一に設
定し、更に、入力信号と平均値出力信号との間で強制的
にオフセットを生じさせるべく、第1ダイオードのゲー
ト幅と第2ダイオードのゲート幅とを異なった幅で構成
するようになる(請求項10)。
び第2FETの閾値電圧及びゲート幅をそれぞれ同一に
設定するとともに、上記の各定電流源の電流を同一に設
定し、更に、入力信号と平均値出力信号との間で強制的
にオフセットを生じさせるべく、第1ダイオードのゲー
ト幅と第2ダイオードのゲート幅とを異なった幅で構成
するようになる(請求項10)。
【0017】ここで、上述の第1ダイオードのゲート幅
と第2ダイオードのゲート幅は、入力信号の方が平均値
出力信号よりも高い電位となるように、第1ダイオード
のゲート幅を第2ダイオードのゲート幅より広く設定し
てもよく(請求項11)、逆に、入力信号の方が平均値
出力信号よりも低い電位となるように、第2ダイオード
のゲート幅を第2ダイオードのゲート幅より広く設定し
てもよい(請求項12)。
と第2ダイオードのゲート幅は、入力信号の方が平均値
出力信号よりも高い電位となるように、第1ダイオード
のゲート幅を第2ダイオードのゲート幅より広く設定し
てもよく(請求項11)、逆に、入力信号の方が平均値
出力信号よりも低い電位となるように、第2ダイオード
のゲート幅を第2ダイオードのゲート幅より広く設定し
てもよい(請求項12)。
【0018】さらに、上述の強制オフセット生成部を、
第1FETを用いた第1ソースフォロア回路と、第2F
ETを用いた第2ソースフォロア回路とで構成し、第1
FETのソースに第1電流源が接続するとともに、第2
FETのソースに第2電流源を接続するようにしてもよ
い。そして、この場合、第1FET及び第2FETの閾
値電圧及びゲート幅をそれぞれ同一に設定し、更に、入
力信号と平均値出力信号との間で強制的にオフセットを
生じさせるべく、第1電流源の電流値と第2電流源の電
流値とを異なった値に設定する(請求項13)。
第1FETを用いた第1ソースフォロア回路と、第2F
ETを用いた第2ソースフォロア回路とで構成し、第1
FETのソースに第1電流源が接続するとともに、第2
FETのソースに第2電流源を接続するようにしてもよ
い。そして、この場合、第1FET及び第2FETの閾
値電圧及びゲート幅をそれぞれ同一に設定し、更に、入
力信号と平均値出力信号との間で強制的にオフセットを
生じさせるべく、第1電流源の電流値と第2電流源の電
流値とを異なった値に設定する(請求項13)。
【0019】ここで、上述の第1電流源の電流値と第2
電流源の電流値は、入力信号の方が平均値出力信号より
も高い電位となるように、第2電流源の電流値を第1電
流源の電流値より大きく設定してもよく(請求項1
4)、逆に、入力信号の方が平均値出力信号よりも低い
電位となるように、第1電流源の電流値を第2電流源の
電流値より大きく設定してもよい(請求項15)。
電流源の電流値は、入力信号の方が平均値出力信号より
も高い電位となるように、第2電流源の電流値を第1電
流源の電流値より大きく設定してもよく(請求項1
4)、逆に、入力信号の方が平均値出力信号よりも低い
電位となるように、第1電流源の電流値を第2電流源の
電流値より大きく設定してもよい(請求項15)。
【0020】また、上述の第1電流源を、第3FETと
第3FETのソースに接続された第3抵抗とで構成する
とともに、上述の第2電流源を、第4FETと第4FE
Tのソースに接続された第4抵抗とで構成してもよい。
そして、このとき、入力信号の方が平均値出力信号より
も高い電位となるように、第4FETのゲート幅を第3
FETのゲート幅のN(Nは第3抵抗の値/第4抵抗の
値)倍に設定してもよく(請求項16)、逆に、入力信
号の方が平均値出力信号よりも低い電位となるように、
第3FETのゲート幅を第4FETのゲート幅のN倍に
設定してもよい(請求項17)。
第3FETのソースに接続された第3抵抗とで構成する
とともに、上述の第2電流源を、第4FETと第4FE
Tのソースに接続された第4抵抗とで構成してもよい。
そして、このとき、入力信号の方が平均値出力信号より
も高い電位となるように、第4FETのゲート幅を第3
FETのゲート幅のN(Nは第3抵抗の値/第4抵抗の
値)倍に設定してもよく(請求項16)、逆に、入力信
号の方が平均値出力信号よりも低い電位となるように、
第3FETのゲート幅を第4FETのゲート幅のN倍に
設定してもよい(請求項17)。
【0021】さらに、上述と同様に、第1電流源を、第
3FETと第3FETのソースに接続された第3抵抗と
で構成するとともに、第2電流源を、第4FETと第4
FETのソースに接続された第4抵抗とで構成した場
合、入力信号の方が平均値出力信号よりも高い電位とな
るように、第3抵抗の値を第4抵抗の値より大きい値に
設定してもよく(請求項18)、逆に、入力信号の方が
平均値出力信号よりも低い電位となるように、第4抵抗
の値を第3抵抗の値より大きい値に設定してもよい(請
求項19)。
3FETと第3FETのソースに接続された第3抵抗と
で構成するとともに、第2電流源を、第4FETと第4
FETのソースに接続された第4抵抗とで構成した場
合、入力信号の方が平均値出力信号よりも高い電位とな
るように、第3抵抗の値を第4抵抗の値より大きい値に
設定してもよく(請求項18)、逆に、入力信号の方が
平均値出力信号よりも低い電位となるように、第4抵抗
の値を第3抵抗の値より大きい値に設定してもよい(請
求項19)。
【0022】また、上述の第1電流源を、第3FETで
構成するとともに、上述の第2電流源を、第4FETで
構成してもよく、この場合、入力信号の方が平均値出力
信号よりも高い電位となるように、第4FETのゲート
電位を第3FETのゲート電位より高い値に設定しても
よく(請求項20)、逆に、入力信号の方が平均値出力
信号よりも低い電位となるように、第3FETのゲート
電位を第4FETのゲート電位より高い値に設定しても
よい(請求項21)。
構成するとともに、上述の第2電流源を、第4FETで
構成してもよく、この場合、入力信号の方が平均値出力
信号よりも高い電位となるように、第4FETのゲート
電位を第3FETのゲート電位より高い値に設定しても
よく(請求項20)、逆に、入力信号の方が平均値出力
信号よりも低い電位となるように、第3FETのゲート
電位を第4FETのゲート電位より高い値に設定しても
よい(請求項21)。
【0023】さらに、平均値検出部1の入力側に接続さ
れ入力信号について所要の処理を施す前段回路と同一の
温度・電源電圧変動特性を有する補償回路を設け、この
補償回路を、平均値検出部1における抵抗11と容量1
2との接続点に、抵抗を介して、平均値検出部1と並列
に接続するようにしてもよい(請求項22)。次に、図
2も本発明の原理ブロック図であるが、この図2に示す
ように、集積回路4は、nチャネル分(nは自然数)の
回路部5−1〜5−nをそなえており、さらに、各回路
部5−1〜5−nは、それぞれ前段回路51−1〜51
−n,抵抗52−1〜52−n及び後段回路53−1〜
53−nをそなえている。
れ入力信号について所要の処理を施す前段回路と同一の
温度・電源電圧変動特性を有する補償回路を設け、この
補償回路を、平均値検出部1における抵抗11と容量1
2との接続点に、抵抗を介して、平均値検出部1と並列
に接続するようにしてもよい(請求項22)。次に、図
2も本発明の原理ブロック図であるが、この図2に示す
ように、集積回路4は、nチャネル分(nは自然数)の
回路部5−1〜5−nをそなえており、さらに、各回路
部5−1〜5−nは、それぞれ前段回路51−1〜51
−n,抵抗52−1〜52−n及び後段回路53−1〜
53−nをそなえている。
【0024】ここで、前段回路51−1〜51−nは、
入力信号について所要の処理を施すものであり、抵抗5
2−1〜52−nは、抵抗と容量とで構成されるべき平
均値検出部(図示略)の構成要素で、前段回路51−1
〜51−nの出力からその平均値を検出するためのもの
である。また、後段回路53−1〜53−nは、抵抗5
2−1〜52−nを介して得られる平均値出力信号につ
いて所要の処理を施すものである。
入力信号について所要の処理を施すものであり、抵抗5
2−1〜52−nは、抵抗と容量とで構成されるべき平
均値検出部(図示略)の構成要素で、前段回路51−1
〜51−nの出力からその平均値を検出するためのもの
である。また、後段回路53−1〜53−nは、抵抗5
2−1〜52−nを介して得られる平均値出力信号につ
いて所要の処理を施すものである。
【0025】そして、このような構成を有する集積回路
4において、各回路部5−1〜5−nの入出力方向に対
し交叉した方向にストリップライン6−1〜6−nを形
成し、各ストリップライン6−1〜6−nの端部に、平
均値検出部の構成要素としての容量及びオフセット電圧
調整部のための接続端子7−1〜7−nを設ける(請求
項23)。
4において、各回路部5−1〜5−nの入出力方向に対
し交叉した方向にストリップライン6−1〜6−nを形
成し、各ストリップライン6−1〜6−nの端部に、平
均値検出部の構成要素としての容量及びオフセット電圧
調整部のための接続端子7−1〜7−nを設ける(請求
項23)。
【0026】また、上述のストリップライン6−1〜6
−nの端部に、平均値検出部の構成要素としての容量の
ための接続端子を設けるとともに、ストリップライン6
−1〜6−nの端部に、高抵抗を介して、上記のオフセ
ット電圧調整部の構成要素としての電圧源のための接続
端子を設けてもよい(請求項24)。さらに、上述の前
段回路51−1〜51−nと同一の温度・電源電圧変動
特性を有する補償回路を設けるともに、この補償回路か
らの出力を出す出力端子と、各ストリップライン6−1
〜6−nの端部に設けられ補償回路のための出力端子と
接続されて補償回路からの出力を受ける入力端子とを設
けてもよい(請求項25)。
−nの端部に、平均値検出部の構成要素としての容量の
ための接続端子を設けるとともに、ストリップライン6
−1〜6−nの端部に、高抵抗を介して、上記のオフセ
ット電圧調整部の構成要素としての電圧源のための接続
端子を設けてもよい(請求項24)。さらに、上述の前
段回路51−1〜51−nと同一の温度・電源電圧変動
特性を有する補償回路を設けるともに、この補償回路か
らの出力を出す出力端子と、各ストリップライン6−1
〜6−nの端部に設けられ補償回路のための出力端子と
接続されて補償回路からの出力を受ける入力端子とを設
けてもよい(請求項25)。
【0027】また、上述の前段回路51−1〜51−n
を前置増幅器として構成するとともに、後段回路53を
上記の前置増幅器からの出力と平均値検出部の出力とを
差動入力で受ける差動増幅器として構成してもよい(請
求項26)。次に、図3も本発明の原理ブロック図であ
るが、この図3に示すように、平均値検出装置8は、平
均値検出回路9,モニタ回路10,制御回路11とをそ
なえている。
を前置増幅器として構成するとともに、後段回路53を
上記の前置増幅器からの出力と平均値検出部の出力とを
差動入力で受ける差動増幅器として構成してもよい(請
求項26)。次に、図3も本発明の原理ブロック図であ
るが、この図3に示すように、平均値検出装置8は、平
均値検出回路9,モニタ回路10,制御回路11とをそ
なえている。
【0028】ここで、平均値検出回路9は、入力信号に
ついてその平均値を検出すべく抵抗と容量とで構成され
た平均値検出部92と、第1FETを用いた第1ソース
フォロア回路91と、第2FETを用いた第2ソースフ
ォロア回路93とをそなえている。また、モニタ回路1
0は、上述のような構成を有する平均値検出回路9にお
いて、第2ソースフォロア回路93の第2FETのリー
ク電流により生じる電位差を相殺すべく、バイアス回路
101,モニタ用平均値検出回路102及び直流増幅器
タイプの比較回路103をそなえている。
ついてその平均値を検出すべく抵抗と容量とで構成され
た平均値検出部92と、第1FETを用いた第1ソース
フォロア回路91と、第2FETを用いた第2ソースフ
ォロア回路93とをそなえている。また、モニタ回路1
0は、上述のような構成を有する平均値検出回路9にお
いて、第2ソースフォロア回路93の第2FETのリー
ク電流により生じる電位差を相殺すべく、バイアス回路
101,モニタ用平均値検出回路102及び直流増幅器
タイプの比較回路103をそなえている。
【0029】ここで、モニタ用平均値検出回路102
は、バイアス回路101からの出力を入力信号とする平
均値検出回路と同一構成をとるものであり、比較回路1
03は、モニタ用平均値検出回路102の入出力信号を
比較してその偏差情報をフィードバック信号としてモニ
タ用平均値検出回路102へ戻すものである。また、制
御回路11は、上述のモニタ回路10のフィードバック
信号としての偏差情報を用いて、第2ソースフォロア回
路93のソースフォロア電流を制御するものである(以
上、請求項27)。
は、バイアス回路101からの出力を入力信号とする平
均値検出回路と同一構成をとるものであり、比較回路1
03は、モニタ用平均値検出回路102の入出力信号を
比較してその偏差情報をフィードバック信号としてモニ
タ用平均値検出回路102へ戻すものである。また、制
御回路11は、上述のモニタ回路10のフィードバック
信号としての偏差情報を用いて、第2ソースフォロア回
路93のソースフォロア電流を制御するものである(以
上、請求項27)。
【0030】次に、図4も本発明の原理ブロック図であ
るが、この図4に示すように、平均値検出装置8は、図
3にて前述した構成に加えて前置回路12及び差動増幅
回路13をそなえ、同じく図3にて前述した制御回路1
1の代わりに制御回路11Aをそなえている。したがっ
て、他の構成部分については、図3にて前述したものと
同様のものであるのでその説明は省略し、前置回路1
2,差動増幅回路13及び制御回路11Aについての
み、以下に述べる。
るが、この図4に示すように、平均値検出装置8は、図
3にて前述した構成に加えて前置回路12及び差動増幅
回路13をそなえ、同じく図3にて前述した制御回路1
1の代わりに制御回路11Aをそなえている。したがっ
て、他の構成部分については、図3にて前述したものと
同様のものであるのでその説明は省略し、前置回路1
2,差動増幅回路13及び制御回路11Aについての
み、以下に述べる。
【0031】すなわち、前置回路12は、入力信号につ
いて所要の処理を施すものであり、差動増幅回路13
は、前置回路12の出力と平均値検出回路9の出力とを
差動入力で受けるものであり、制御回路11Aは、モニ
タ回路10のフィードバック信号としての偏差情報を用
いて、第2ソースフォロア回路93のソースフォロア電
流を制御することにより、リーク電流により生じる電位
差を差動増幅回路13の入力点で相殺するものである
(請求項28)。
いて所要の処理を施すものであり、差動増幅回路13
は、前置回路12の出力と平均値検出回路9の出力とを
差動入力で受けるものであり、制御回路11Aは、モニ
タ回路10のフィードバック信号としての偏差情報を用
いて、第2ソースフォロア回路93のソースフォロア電
流を制御することにより、リーク電流により生じる電位
差を差動増幅回路13の入力点で相殺するものである
(請求項28)。
【0032】また、上述のバイアス回路101は、前置
回路12と同一の温度・電源電圧変動特性を有する回
路、もしくは、前置回路12と同一の回路として構成し
てもよい(請求項29,30)。さらに、図5も本発明
の原理ブロック図であるが、この図5に示すように、平
均値検出装置8Bは、モニタ回路10Bと複数チャネル
数分の回路部5B−1〜5B−nをそなえており、さら
に各チャネル毎に制御回路11B−1〜11B−n(n
はいずれも自然数)をそなえている。
回路12と同一の温度・電源電圧変動特性を有する回
路、もしくは、前置回路12と同一の回路として構成し
てもよい(請求項29,30)。さらに、図5も本発明
の原理ブロック図であるが、この図5に示すように、平
均値検出装置8Bは、モニタ回路10Bと複数チャネル
数分の回路部5B−1〜5B−nをそなえており、さら
に各チャネル毎に制御回路11B−1〜11B−n(n
はいずれも自然数)をそなえている。
【0033】ここで、モニタ回路10Bは、図4にて前
述したモニタ回路10と同様のものであるが、ここで
は、各チャネルに共通のものであり、回路部5B−1〜
5B−nにおける前置回路12−1〜12−n,平均値
検出回路9−1〜9−n及び差動増幅回路13−1〜1
3−nは、それぞれ図4にて前述した前置回路12,平
均値検出回路9及び差動増幅回路13と同様のものであ
る。
述したモニタ回路10と同様のものであるが、ここで
は、各チャネルに共通のものであり、回路部5B−1〜
5B−nにおける前置回路12−1〜12−n,平均値
検出回路9−1〜9−n及び差動増幅回路13−1〜1
3−nは、それぞれ図4にて前述した前置回路12,平
均値検出回路9及び差動増幅回路13と同様のものであ
る。
【0034】したがって、平均値検出回路9−1〜9−
nにおける第1ソースフォロア回路91−1〜91−
n,平均値検出部92−1〜92〜n及び第2ソースフ
ォロア回路93−1〜93−nも、それぞれ図4にて前
述した平均値検出回路9における第1ソースフォロア回
路91,平均値検出部92及び第2ソースフォロア回路
93と同様のものである。
nにおける第1ソースフォロア回路91−1〜91−
n,平均値検出部92−1〜92〜n及び第2ソースフ
ォロア回路93−1〜93−nも、それぞれ図4にて前
述した平均値検出回路9における第1ソースフォロア回
路91,平均値検出部92及び第2ソースフォロア回路
93と同様のものである。
【0035】そして、さらに、制御回路11B−1〜1
1B−nも、図4にて前述した制御回路11Aと同様の
ものであるが、ここでは、それぞれの制御回路11B−
1〜11B−nが、共通のモニタ回路10におけるフィ
ードバック信号としての偏差情報を用いて、各第2ソー
スフォロア回路91−1〜91−nのソースフォロア電
流を制御することにより、リーク電流により生じる電位
差を各差動増幅回路13−1〜13−nの入力点で相殺
するようになっている(請求項31)。
1B−nも、図4にて前述した制御回路11Aと同様の
ものであるが、ここでは、それぞれの制御回路11B−
1〜11B−nが、共通のモニタ回路10におけるフィ
ードバック信号としての偏差情報を用いて、各第2ソー
スフォロア回路91−1〜91−nのソースフォロア電
流を制御することにより、リーク電流により生じる電位
差を各差動増幅回路13−1〜13−nの入力点で相殺
するようになっている(請求項31)。
【0036】ここで、上述の共通のバイアス回路10B
は、各前置回路12−1〜12−nと同一の回路として
構成してもよい(請求項32)。次に、図6も本発明の
原理ブロック図であるが、この図6に示すように、平均
値検出装置8Cは、平均値検出回路9Cと図3にて前述
したものと同様のモニタ回路10及び制御回路11をそ
なえている。
は、各前置回路12−1〜12−nと同一の回路として
構成してもよい(請求項32)。次に、図6も本発明の
原理ブロック図であるが、この図6に示すように、平均
値検出装置8Cは、平均値検出回路9Cと図3にて前述
したものと同様のモニタ回路10及び制御回路11をそ
なえている。
【0037】そして、この場合の平均値検出回路9C
は、図3にて前述したものと同様の第1ソースフォロア
回路91,平均値検出部92及び第2ソースフォロア回
路93とをそなえている他、図1にて前述したものと同
様のオフセット電圧調整部94をそなえており、このオ
フセット電圧調整部94は、平均値検出部92における
抵抗と容量との接続点において平均値検出部92と並列
に接続されている(請求項33)。
は、図3にて前述したものと同様の第1ソースフォロア
回路91,平均値検出部92及び第2ソースフォロア回
路93とをそなえている他、図1にて前述したものと同
様のオフセット電圧調整部94をそなえており、このオ
フセット電圧調整部94は、平均値検出部92における
抵抗と容量との接続点において平均値検出部92と並列
に接続されている(請求項33)。
【0038】
【作用】上述の本発明の平均値検出装置では、抵抗11
と容量12とで構成された平均値検出部1により、入力
信号からその平均値を検出することができ、平均値検出
部1における抵抗11と容量12との接続点3において
平均値検出部1と並列に接続されたオフセット電圧調整
部2により、抵抗11と容量12との接続点3における
電圧を調整することができる(請求項1)。
と容量12とで構成された平均値検出部1により、入力
信号からその平均値を検出することができ、平均値検出
部1における抵抗11と容量12との接続点3において
平均値検出部1と並列に接続されたオフセット電圧調整
部2により、抵抗11と容量12との接続点3における
電圧を調整することができる(請求項1)。
【0039】また、オフセット電圧調整部2を電流源と
して構成し、この電流源を、抵抗11と容量12との接
続点3において平均値検出部1と並列に接続しても、抵
抗11と容量12との接続点3における電圧を調整する
ことができる(請求項2)。さらに、オフセット電圧調
整部2を、高抵抗と電圧源とを直列に接続した回路で構
成し、この回路の高抵抗を抵抗11と容量12との接続
点3に接続することにより、この回路を抵抗11と容量
12との接続点において平均値検出部1と並列に接続す
るようにしても、抵抗11と容量12との接続点の電圧
を調整することができる(請求項3)。
して構成し、この電流源を、抵抗11と容量12との接
続点3において平均値検出部1と並列に接続しても、抵
抗11と容量12との接続点3における電圧を調整する
ことができる(請求項2)。さらに、オフセット電圧調
整部2を、高抵抗と電圧源とを直列に接続した回路で構
成し、この回路の高抵抗を抵抗11と容量12との接続
点3に接続することにより、この回路を抵抗11と容量
12との接続点において平均値検出部1と並列に接続す
るようにしても、抵抗11と容量12との接続点の電圧
を調整することができる(請求項3)。
【0040】また、強制オフセット生成部により、入力
信号と平均値出力信号との間で強制的にオフセットを生
じさせることもできる(請求項4)。さらに、上記の強
制オフセット生成部は、入力信号の方が平均値出力信号
よりも高い電位となるように、あるいは逆に、入力信号
の方が平均値出力信号よりも低い電位となるように、強
制的にオフセットを生じさせることができる(請求項
5,6)。
信号と平均値出力信号との間で強制的にオフセットを生
じさせることもできる(請求項4)。さらに、上記の強
制オフセット生成部は、入力信号の方が平均値出力信号
よりも高い電位となるように、あるいは逆に、入力信号
の方が平均値出力信号よりも低い電位となるように、強
制的にオフセットを生じさせることができる(請求項
5,6)。
【0041】そして、この強制オフセット生成部を、第
1FETを用いた第1ソースフォロア回路と、第2FE
Tを用いた第2ソースフォロア回路とで構成し、第1F
ET及び第2FETの閾値電圧を同一に設定するととも
に、両ソースフォロア電流をそれぞれ同一に設定し、第
1FETのゲート幅と第2FETのゲート幅とを異なっ
た幅で構成すれば、入力信号と平均値出力信号との間で
強制的に上述のようなオフセットを生じさせることがで
きる(請求項7)。
1FETを用いた第1ソースフォロア回路と、第2FE
Tを用いた第2ソースフォロア回路とで構成し、第1F
ET及び第2FETの閾値電圧を同一に設定するととも
に、両ソースフォロア電流をそれぞれ同一に設定し、第
1FETのゲート幅と第2FETのゲート幅とを異なっ
た幅で構成すれば、入力信号と平均値出力信号との間で
強制的に上述のようなオフセットを生じさせることがで
きる(請求項7)。
【0042】すなわち、第1FETのゲート幅を第2F
ETのゲート幅より広く設定すれば、入力信号の方が平
均値出力信号よりも高い電位となり(請求項8)、逆
に、第2FETのゲート幅を第1FETのゲート幅より
広く設定すれば、入力信号の方が平均値出力信号よりも
低い電位となるので(請求項9)、入力信号と平均値出
力信号との間で強制的に上述のようなオフセットを生じ
させることができる。
ETのゲート幅より広く設定すれば、入力信号の方が平
均値出力信号よりも高い電位となり(請求項8)、逆
に、第2FETのゲート幅を第1FETのゲート幅より
広く設定すれば、入力信号の方が平均値出力信号よりも
低い電位となるので(請求項9)、入力信号と平均値出
力信号との間で強制的に上述のようなオフセットを生じ
させることができる。
【0043】また、上述の強制オフセット生成部を、第
1FETを用いた第1ソースフォロア回路と、第2FE
Tを用いた第2ソースフォロア回路とで構成し、第1F
ETのソースにFETからなる第1ダイオードを介して
第1定電流源を接続するとともに、第2FETのソース
にFETからなる第2ダイオードを介して第2定電流源
を接続した場合、第1FET及び第2FETの閾値電圧
及びゲート幅をそれぞれ同一に設定するとともに、上記
の各定電流源の電流を同一に設定し、更に、第1ダイオ
ードのゲート幅と第2ダイオードのゲート幅とを異なっ
た幅に設定しても、入力信号と平均値出力信号との間で
強制的に上述のようなオフセットを生じさせることがで
きる(請求項10)。
1FETを用いた第1ソースフォロア回路と、第2FE
Tを用いた第2ソースフォロア回路とで構成し、第1F
ETのソースにFETからなる第1ダイオードを介して
第1定電流源を接続するとともに、第2FETのソース
にFETからなる第2ダイオードを介して第2定電流源
を接続した場合、第1FET及び第2FETの閾値電圧
及びゲート幅をそれぞれ同一に設定するとともに、上記
の各定電流源の電流を同一に設定し、更に、第1ダイオ
ードのゲート幅と第2ダイオードのゲート幅とを異なっ
た幅に設定しても、入力信号と平均値出力信号との間で
強制的に上述のようなオフセットを生じさせることがで
きる(請求項10)。
【0044】すなわち、第1ダイオードのゲート幅を第
2ダイオードのゲート幅より広く設定すれば、入力信号
の方が平均値出力信号よりも高い電位となり(請求項1
1),逆に、第2ダイオードのゲート幅を第1ダイオー
ドのゲート幅より広く設定すれば、入力信号の方が平均
値出力信号よりも低い電位となるので(請求項12)、
入力信号と平均値出力信号との間で強制的に上述のよう
なオフセットを生じさせることができる。
2ダイオードのゲート幅より広く設定すれば、入力信号
の方が平均値出力信号よりも高い電位となり(請求項1
1),逆に、第2ダイオードのゲート幅を第1ダイオー
ドのゲート幅より広く設定すれば、入力信号の方が平均
値出力信号よりも低い電位となるので(請求項12)、
入力信号と平均値出力信号との間で強制的に上述のよう
なオフセットを生じさせることができる。
【0045】また、上述の強制オフセット生成部を、第
1FETを用いた第1ソースフォロア回路と、第2FE
Tを用いた第2ソースフォロア回路とで構成し、第1F
ETのソースに第1電流源を接続するとともに、第2F
ETのソースに第2電流源を接続し、且つ、第1FET
及び第2FETの閾値電圧及びゲート幅をそれぞれ同一
に設定し、更に、上記の第1電流源の電流値と第2電流
源の電流値とを異なった値に設定しても、入力信号と平
均値出力信号との間で強制的に上述のようなオフセット
を生じさせることができる(請求項13)。
1FETを用いた第1ソースフォロア回路と、第2FE
Tを用いた第2ソースフォロア回路とで構成し、第1F
ETのソースに第1電流源を接続するとともに、第2F
ETのソースに第2電流源を接続し、且つ、第1FET
及び第2FETの閾値電圧及びゲート幅をそれぞれ同一
に設定し、更に、上記の第1電流源の電流値と第2電流
源の電流値とを異なった値に設定しても、入力信号と平
均値出力信号との間で強制的に上述のようなオフセット
を生じさせることができる(請求項13)。
【0046】すなわち、第2電流源の電流値を第1電流
源の電流値より大きく設定すれば、入力信号の方が平均
値出力信号よりも高い電位となり(請求項14)、逆
に、第1電流源の電流値を第2電流源の電流値より大き
く設定すれば、入力信号の方が平均値出力信号よりも低
い電位となるので(請求項15)、入力信号と平均値出
力信号との間で強制的に上述のようなオフセットを生じ
させることができる。
源の電流値より大きく設定すれば、入力信号の方が平均
値出力信号よりも高い電位となり(請求項14)、逆
に、第1電流源の電流値を第2電流源の電流値より大き
く設定すれば、入力信号の方が平均値出力信号よりも低
い電位となるので(請求項15)、入力信号と平均値出
力信号との間で強制的に上述のようなオフセットを生じ
させることができる。
【0047】また、上述の第1電流源を、第3FETと
3FETのソースに接続された第3抵抗とで構成し、上
述の第2電流源を、第4FETと第4FETのソースに
接続された第4抵抗とで構成した場合でも、第4FET
のゲート幅を第3FETのゲート幅のN(Nは第3抵抗
の値/第4抵抗の値)倍に設定すれば、入力信号の方が
平均値出力信号よりも高い電位となり(請求項16)、
逆に、第3FETのゲート幅を第4FETのゲート幅の
N倍に設定すれば、入力信号の方が平均値出力信号より
も低い電位となるので(請求項17)、入力信号と平均
値出力信号との間で強制的に上述のようなオフセットを
生じさせることができる。
3FETのソースに接続された第3抵抗とで構成し、上
述の第2電流源を、第4FETと第4FETのソースに
接続された第4抵抗とで構成した場合でも、第4FET
のゲート幅を第3FETのゲート幅のN(Nは第3抵抗
の値/第4抵抗の値)倍に設定すれば、入力信号の方が
平均値出力信号よりも高い電位となり(請求項16)、
逆に、第3FETのゲート幅を第4FETのゲート幅の
N倍に設定すれば、入力信号の方が平均値出力信号より
も低い電位となるので(請求項17)、入力信号と平均
値出力信号との間で強制的に上述のようなオフセットを
生じさせることができる。
【0048】さらに、上述の第1電流源を、第3FET
と第3FETのソースに接続された第3抵抗とで構成す
るとともに、上述の第2電流源を、第4FETと第4F
ETのソースに接続された第4抵抗とで構成した場合で
も、第3抵抗の値を第4抵抗の値より大きい値に設定す
れば、入力信号の方が平均値出力信号よりも高い電位と
なり(請求項18)、逆に、第4抵抗の値を第3抵抗の
値より大きい値に設定すれば、入力信号の方が平均値出
力信号よりも低い電位となるので(請求項19)、入力
信号と平均値出力信号との間で強制的に上述のようなオ
フセットを生じさせることができる。
と第3FETのソースに接続された第3抵抗とで構成す
るとともに、上述の第2電流源を、第4FETと第4F
ETのソースに接続された第4抵抗とで構成した場合で
も、第3抵抗の値を第4抵抗の値より大きい値に設定す
れば、入力信号の方が平均値出力信号よりも高い電位と
なり(請求項18)、逆に、第4抵抗の値を第3抵抗の
値より大きい値に設定すれば、入力信号の方が平均値出
力信号よりも低い電位となるので(請求項19)、入力
信号と平均値出力信号との間で強制的に上述のようなオ
フセットを生じさせることができる。
【0049】また、上述の第1電流源を、第3FETで
構成するとともに、上述の第2電流源を、第4FETで
構成した場合でも、第4FETのゲート電位を第3FE
Tのゲート電位より高い値に設定すれば、入力信号の方
が平均値出力信号よりも高い電位となり(請求項2
0)、逆に、第3FETのゲート電位を第4FETのゲ
ート電位より高い値に設定すれば、入力信号の方が平均
値出力信号よりも低い電位となるので(請求項21)、
入力信号と平均値出力信号との間で強制的に上述のよう
なオフセットを生じさせることができる。
構成するとともに、上述の第2電流源を、第4FETで
構成した場合でも、第4FETのゲート電位を第3FE
Tのゲート電位より高い値に設定すれば、入力信号の方
が平均値出力信号よりも高い電位となり(請求項2
0)、逆に、第3FETのゲート電位を第4FETのゲ
ート電位より高い値に設定すれば、入力信号の方が平均
値出力信号よりも低い電位となるので(請求項21)、
入力信号と平均値出力信号との間で強制的に上述のよう
なオフセットを生じさせることができる。
【0050】さらに、平均値検出部1の入力側に接続さ
れて設けられた前段回路と同一の温度・電圧変動特性を
有する補償回路が、入力信号について所要の処理を施
し、さらに、この補償回路が、平均値検出部1における
抵抗11と容量12との接続点において、抵抗を介し
て、平均値検出部1と並列に接続されることにより、オ
フセット電圧を調整することができる(請求項22)。
れて設けられた前段回路と同一の温度・電圧変動特性を
有する補償回路が、入力信号について所要の処理を施
し、さらに、この補償回路が、平均値検出部1における
抵抗11と容量12との接続点において、抵抗を介し
て、平均値検出部1と並列に接続されることにより、オ
フセット電圧を調整することができる(請求項22)。
【0051】次に、図2に示す本発明の平均値検出用集
積回路では、複数チャネル数分設けられた回路部5−i
(i=1,2,・・・,n)の内部において、前段回路
51−iにより、入力信号について所要の処理を施すこ
とができ、抵抗52−iと容量とで構成されるべき平均
値検出部(図示略)により、前段回路51−iの出力か
らその平均値を検出することができ、後段回路53−i
により、この平均値検出部からの平均値出力信号につい
て所要の処理を施すことができる。
積回路では、複数チャネル数分設けられた回路部5−i
(i=1,2,・・・,n)の内部において、前段回路
51−iにより、入力信号について所要の処理を施すこ
とができ、抵抗52−iと容量とで構成されるべき平均
値検出部(図示略)により、前段回路51−iの出力か
らその平均値を検出することができ、後段回路53−i
により、この平均値検出部からの平均値出力信号につい
て所要の処理を施すことができる。
【0052】そして、各回路部5−iの入出力方向に対
し交叉した方向にストリップライン6−iを形成し、各
ストリップライン6−iの端部に接続端子7−iを設け
ることで、平均値検出部の構成要素としての容量及びオ
フセット電圧調整部を、この接続端子7−iに接続する
ことができる(以上、請求項23)。また、ストリップ
ライン6−iの端部に接続端子7−iを設けることで、
平均値検出部の構成要素としての容量をこの接続端子7
−iに接続することができるとともに、さらにストリッ
プライン6−iの端部に接続端子(図示略)を設けるこ
とで、オフセット電圧調整部の構成要素としての電圧源
を高抵抗を介してこの接続端子に接続することができる
(請求項24)。
し交叉した方向にストリップライン6−iを形成し、各
ストリップライン6−iの端部に接続端子7−iを設け
ることで、平均値検出部の構成要素としての容量及びオ
フセット電圧調整部を、この接続端子7−iに接続する
ことができる(以上、請求項23)。また、ストリップ
ライン6−iの端部に接続端子7−iを設けることで、
平均値検出部の構成要素としての容量をこの接続端子7
−iに接続することができるとともに、さらにストリッ
プライン6−iの端部に接続端子(図示略)を設けるこ
とで、オフセット電圧調整部の構成要素としての電圧源
を高抵抗を介してこの接続端子に接続することができる
(請求項24)。
【0053】さらに、前段回路51−iと同一の温度・
電源電圧変動特性を有する補償回路の出力が、出力端子
から出力され、この補償回路からの出力を、各ストリッ
プライン6−iの端部に設けられ上記の補償回路のため
の出力端子と接続された入力端子で受けることができる
(請求項25)。また、前置増幅器として構成された前
段回路51−iにより、入力信号について所要の処理を
施し、差動増幅器として構成された後段回路53−iに
より、上記の前置増幅器からの出力と平均値検出部の出
力とを差動入力で受けることもできる(請求項26)。
電源電圧変動特性を有する補償回路の出力が、出力端子
から出力され、この補償回路からの出力を、各ストリッ
プライン6−iの端部に設けられ上記の補償回路のため
の出力端子と接続された入力端子で受けることができる
(請求項25)。また、前置増幅器として構成された前
段回路51−iにより、入力信号について所要の処理を
施し、差動増幅器として構成された後段回路53−iに
より、上記の前置増幅器からの出力と平均値検出部の出
力とを差動入力で受けることもできる(請求項26)。
【0054】次に、図3に示す平均値検出装置8では、
まず平均値検出回路9において、入力信号についてその
平均値を検出すべく抵抗と容量とで構成された平均値検
出部92と、第1FETを用いた第1ソースフォロア回
路91と、第2FETを用いた第2ソースフォロア回路
93とにより、入力信号の平均値を検出することができ
る。
まず平均値検出回路9において、入力信号についてその
平均値を検出すべく抵抗と容量とで構成された平均値検
出部92と、第1FETを用いた第1ソースフォロア回
路91と、第2FETを用いた第2ソースフォロア回路
93とにより、入力信号の平均値を検出することができ
る。
【0055】そして、この際、モニタ回路10において
は、平均値検出回路9と同一構成をとるモニタ用平均値
検出回路102が、バイアス回路101からの出力を入
力信号としてその平均値を検出し、直流増幅器タイプの
比較回路103が、このモニタ用平均値検出回路102
の入出力信号を比較してその偏差情報をフィードバック
信号としてモニタ用平均値検出回路102へ戻す。
は、平均値検出回路9と同一構成をとるモニタ用平均値
検出回路102が、バイアス回路101からの出力を入
力信号としてその平均値を検出し、直流増幅器タイプの
比較回路103が、このモニタ用平均値検出回路102
の入出力信号を比較してその偏差情報をフィードバック
信号としてモニタ用平均値検出回路102へ戻す。
【0056】さらに、制御回路11では、このモニタ回
路10のフィードバック信号としての偏差情報を用い
て、第2ソースフォロア回路93のソースフォロア電流
を制御することで、第2ソースフォロア回路93の第2
FETのリーク電流により生じる電位差を相殺すること
ができる(以上、請求項27)。また、図4にて前述し
た構成を有する平均値検出装置8Bでは、前置回路12
が、入力信号について所要の処理を施し、平均値検出回
路9が、前置回路12からの出力の平均値を検出し、差
動増幅回路13が、前置回路12の出力と平均値検出回
路9の出力とを差動入力で受ける。
路10のフィードバック信号としての偏差情報を用い
て、第2ソースフォロア回路93のソースフォロア電流
を制御することで、第2ソースフォロア回路93の第2
FETのリーク電流により生じる電位差を相殺すること
ができる(以上、請求項27)。また、図4にて前述し
た構成を有する平均値検出装置8Bでは、前置回路12
が、入力信号について所要の処理を施し、平均値検出回
路9が、前置回路12からの出力の平均値を検出し、差
動増幅回路13が、前置回路12の出力と平均値検出回
路9の出力とを差動入力で受ける。
【0057】ここで、平均値検出回路9は、前置回路1
2の出力の平均値を検出すべく抵抗と容量とで構成され
た平均値検出部92と、第1FETを用いた第1ソース
フォロア回路91と、第2FETを用いた第2ソースフ
ォロア回路93とにより前置回路12からの出力の平均
値を検出することができる。そして、この際、モニタ回
路10においては、平均値検出回路9と同一構成をとる
モニタ用平均値検出回路102が、バイアス回路101
からの出力を入力信号としてその平均値を検出し、直流
増幅器タイプの比較回路103が、このモニタ用平均値
検出回路102の入出力信号を比較してその偏差情報を
フィードバック信号としてモニタ用平均値検出回路10
2へ戻す。
2の出力の平均値を検出すべく抵抗と容量とで構成され
た平均値検出部92と、第1FETを用いた第1ソース
フォロア回路91と、第2FETを用いた第2ソースフ
ォロア回路93とにより前置回路12からの出力の平均
値を検出することができる。そして、この際、モニタ回
路10においては、平均値検出回路9と同一構成をとる
モニタ用平均値検出回路102が、バイアス回路101
からの出力を入力信号としてその平均値を検出し、直流
増幅器タイプの比較回路103が、このモニタ用平均値
検出回路102の入出力信号を比較してその偏差情報を
フィードバック信号としてモニタ用平均値検出回路10
2へ戻す。
【0058】さらに、制御回路11では、このモニタ回
路10のフィードバック信号としての偏差情報を用い
て、第2ソースフォロア回路93のソースフォロア電流
を制御することで、第2ソースフォロア回路93の第2
FETのリーク電流により生じる電位差を差動増幅回路
の入力点で相殺することができる(請求項28)。ま
た、上記のバイアス回路を、前置回路12と同一の温度
・電源電圧変動特性を有する回路、もしくは、前置回路
12と同一の回路として構成した場合でも(請求項2
9,30)、モニタ用検出回路102では、これらの回
路からの出力を入力信号としてその平均値を検出し、直
流増幅器タイプの比較回路103が、このモニタ用平均
値検出回路102の入出力信号を比較してその偏差情報
をフィードバック信号としてモニタ用平均値検出回路1
02へ戻すことができる。
路10のフィードバック信号としての偏差情報を用い
て、第2ソースフォロア回路93のソースフォロア電流
を制御することで、第2ソースフォロア回路93の第2
FETのリーク電流により生じる電位差を差動増幅回路
の入力点で相殺することができる(請求項28)。ま
た、上記のバイアス回路を、前置回路12と同一の温度
・電源電圧変動特性を有する回路、もしくは、前置回路
12と同一の回路として構成した場合でも(請求項2
9,30)、モニタ用検出回路102では、これらの回
路からの出力を入力信号としてその平均値を検出し、直
流増幅器タイプの比較回路103が、このモニタ用平均
値検出回路102の入出力信号を比較してその偏差情報
をフィードバック信号としてモニタ用平均値検出回路1
02へ戻すことができる。
【0059】次に、図5にて前述した構成を有する平均
値検出装置8Cでは、複数チャネル数分設けられた回路
部において、前置回路12−1〜12−nが、入力信号
について所要の処理を施し、平均値検出回路9−1〜9
−nが、前置回路12−1〜12−nの出力の平均値を
検出し、差動増幅回路13−1〜13−nが、前置回路
12−1〜12−nの出力と平均値検出回路9−1〜9
−nの出力とを差動入力で受ける。
値検出装置8Cでは、複数チャネル数分設けられた回路
部において、前置回路12−1〜12−nが、入力信号
について所要の処理を施し、平均値検出回路9−1〜9
−nが、前置回路12−1〜12−nの出力の平均値を
検出し、差動増幅回路13−1〜13−nが、前置回路
12−1〜12−nの出力と平均値検出回路9−1〜9
−nの出力とを差動入力で受ける。
【0060】ここで、平均値検出回路9−1〜9−nで
は、前置回路12−1〜12−nの出力の平均値を検出
すべく抵抗と容量とで構成された平均値検出部92−1
〜92−nと、第1FETを用いた第1ソースフォロア
回路91−1〜91−nと、第2FETを用いた第2ソ
ースフォロア回路93−1〜93−nとにより、前置回
路12−1〜12−nの出力の平均値を検出することが
できる。
は、前置回路12−1〜12−nの出力の平均値を検出
すべく抵抗と容量とで構成された平均値検出部92−1
〜92−nと、第1FETを用いた第1ソースフォロア
回路91−1〜91−nと、第2FETを用いた第2ソ
ースフォロア回路93−1〜93−nとにより、前置回
路12−1〜12−nの出力の平均値を検出することが
できる。
【0061】そして、この際、各チャネルに共通のモニ
タ回路10Bにおいては、平均値検出回路9−1〜9−
nと同一構成をとるモニタ用平均値検出回路102が、
バイアス回路101からの出力を入力信号としてその平
均値を検出し、直流増幅器タイプの比較回路103が、
このモニタ用平均値検出回路102の入出力信号を比較
してその偏差情報をフィードバック信号としてモニタ用
平均値検出回路102へ戻す。
タ回路10Bにおいては、平均値検出回路9−1〜9−
nと同一構成をとるモニタ用平均値検出回路102が、
バイアス回路101からの出力を入力信号としてその平
均値を検出し、直流増幅器タイプの比較回路103が、
このモニタ用平均値検出回路102の入出力信号を比較
してその偏差情報をフィードバック信号としてモニタ用
平均値検出回路102へ戻す。
【0062】さらに、各チャネル毎に設けられた制御回
路11B−1〜11B−nは、このモニタ回路10Bの
フィードバック信号としての偏差情報を用いて、各第2
ソースフォロア回路93−1〜93−nのソースフォロ
ア電流を制御することで、各第2ソースフォロア回路9
3−1〜93−nの第2FETのリーク電流により生じ
る電位差を各差動増幅回路13−1〜13−nの入力点
で相殺することができる(以上、請求項31)。
路11B−1〜11B−nは、このモニタ回路10Bの
フィードバック信号としての偏差情報を用いて、各第2
ソースフォロア回路93−1〜93−nのソースフォロ
ア電流を制御することで、各第2ソースフォロア回路9
3−1〜93−nの第2FETのリーク電流により生じ
る電位差を各差動増幅回路13−1〜13−nの入力点
で相殺することができる(以上、請求項31)。
【0063】また、各チャネルに共通のモニタ回路10
Bのバイアス回路101を、各前置回路12−1〜12
−nと同一の回路として構成した場合でも(請求項3
2)、モニタ回路10Bでは、平均値検出回路9−1〜
9−nと同一構成をとるモニタ用平均値検出回路102
が、バイアス回路101からの出力を入力信号としてそ
の平均値を検出し、直流増幅器タイプの比較回路103
が、このモニタ用平均値検出回路102の入出力信号を
比較してその偏差情報をフィードバック信号としてモニ
タ用平均値検出回路102へ戻すことができる。
Bのバイアス回路101を、各前置回路12−1〜12
−nと同一の回路として構成した場合でも(請求項3
2)、モニタ回路10Bでは、平均値検出回路9−1〜
9−nと同一構成をとるモニタ用平均値検出回路102
が、バイアス回路101からの出力を入力信号としてそ
の平均値を検出し、直流増幅器タイプの比較回路103
が、このモニタ用平均値検出回路102の入出力信号を
比較してその偏差情報をフィードバック信号としてモニ
タ用平均値検出回路102へ戻すことができる。
【0064】次に、図6にて前述した構成を有する平均
値検出装置8Dでは、平均値検出回路9Dにおいて、入
力信号についてその平均値を検出すべく抵抗と容量とで
構成された平均値検出部92と、この平均値検出部92
における上記の抵抗と容量との接続点において平均値検
出部92と並列に接続されたオフセット電圧調整部94
と、第1FETを用いた第1ソースフォロア回路91
と、第2FETを用いた第2ソースフォロア回路93と
により、入力信号の平均値を検出することができる。
値検出装置8Dでは、平均値検出回路9Dにおいて、入
力信号についてその平均値を検出すべく抵抗と容量とで
構成された平均値検出部92と、この平均値検出部92
における上記の抵抗と容量との接続点において平均値検
出部92と並列に接続されたオフセット電圧調整部94
と、第1FETを用いた第1ソースフォロア回路91
と、第2FETを用いた第2ソースフォロア回路93と
により、入力信号の平均値を検出することができる。
【0065】そして、この際、モニタ回路10において
は、平均値検出回路9Dと同一構成をとるモニタ用平均
値検出回路102が、バイアス回路101からの出力を
入力信号として、その平均値を検出し、直流増幅器タイ
プの比較回路103が、このモニタ用平均値検出回路1
02の入出力信号を比較してその偏差情報をフィードバ
ック信号としてモニタ用平均値検出回路102へ戻す。
は、平均値検出回路9Dと同一構成をとるモニタ用平均
値検出回路102が、バイアス回路101からの出力を
入力信号として、その平均値を検出し、直流増幅器タイ
プの比較回路103が、このモニタ用平均値検出回路1
02の入出力信号を比較してその偏差情報をフィードバ
ック信号としてモニタ用平均値検出回路102へ戻す。
【0066】さらに、制御回路11では、このモニタ回
路10のフィードバック信号としての偏差情報を用い
て、第2ソースフォロア回路93のソースフォロア電流
を制御することで、第2ソースフォロア回路93の第2
FETのリーク電流により生じる電位差を差動増幅回路
の入力点で相殺する(以上、請求項33)。
路10のフィードバック信号としての偏差情報を用い
て、第2ソースフォロア回路93のソースフォロア電流
を制御することで、第2ソースフォロア回路93の第2
FETのリーク電流により生じる電位差を差動増幅回路
の入力点で相殺する(以上、請求項33)。
【0067】
【実施例】以下、図面を参照して本発明の実施例を説明
する。 (a)第1実施例の説明 図7は本発明の第1実施例としての平均値検出用集積回
路の構成を示すブロック図であるが、この図7に示すよ
うに、この平均値検出用集積回路(以下、単に集積回路
ということがある)4Aは、nチャネル分(nは自然
数)の回路部5A−1〜5A−nをそなえている。な
お、符号14A−1〜14A−nで示すものは、それぞ
れ受光素子で、受信した光信号を電気信号に光電変換す
るものである。
する。 (a)第1実施例の説明 図7は本発明の第1実施例としての平均値検出用集積回
路の構成を示すブロック図であるが、この図7に示すよ
うに、この平均値検出用集積回路(以下、単に集積回路
ということがある)4Aは、nチャネル分(nは自然
数)の回路部5A−1〜5A−nをそなえている。な
お、符号14A−1〜14A−nで示すものは、それぞ
れ受光素子で、受信した光信号を電気信号に光電変換す
るものである。
【0068】また、各回路部5A−1〜5A−nは、そ
れぞれプリアンプ(前置増幅器)51A−1〜51A−
n,平均値検出回路52A−1〜52A−n及びリミッ
タアンプ(差動増幅器)53A−1〜53A−nをそな
えている。ここで、プリアンプ51A−1〜51A−n
は、受光素子14A−1〜14A−nによりそれぞれ光
電変換された信号を所望の信号レベルに増幅するもの
で、このプリアンプ51A−1〜51A−nは入力信号
について所要の処理を施す前段回路を構成する。また、
平均値検出回路52A−1〜52A−nは、プリアンプ
51A−1〜51A−nで増幅された入力信号の平均値
を検出するものであり、リミッタアンプ53A−1〜5
3A−nは、プリアンプ51A−1〜51A−nからの
出力と平均値検出回路52A−1〜52A−nからの参
照信号としての平均値出力とを差動入力で受けて所望の
信号レベルに増幅して出力するもので、このリミッタア
ンプ53A−1〜53A−nは、平均値検出回路52A
−1〜52A−nからの平均値出力について所要の処理
を施す後段回路を構成する。
れぞれプリアンプ(前置増幅器)51A−1〜51A−
n,平均値検出回路52A−1〜52A−n及びリミッ
タアンプ(差動増幅器)53A−1〜53A−nをそな
えている。ここで、プリアンプ51A−1〜51A−n
は、受光素子14A−1〜14A−nによりそれぞれ光
電変換された信号を所望の信号レベルに増幅するもの
で、このプリアンプ51A−1〜51A−nは入力信号
について所要の処理を施す前段回路を構成する。また、
平均値検出回路52A−1〜52A−nは、プリアンプ
51A−1〜51A−nで増幅された入力信号の平均値
を検出するものであり、リミッタアンプ53A−1〜5
3A−nは、プリアンプ51A−1〜51A−nからの
出力と平均値検出回路52A−1〜52A−nからの参
照信号としての平均値出力とを差動入力で受けて所望の
信号レベルに増幅して出力するもので、このリミッタア
ンプ53A−1〜53A−nは、平均値検出回路52A
−1〜52A−nからの平均値出力について所要の処理
を施す後段回路を構成する。
【0069】このような構成により、上述の平均値検出
用集積回路4Aでも、従来と同様に、光信号(入力信
号)を、受光素子14A−1〜14A−nにより電気信
号に光電変換し、この信号をプリアンプ51A−1〜5
1A−nにより、所望の信号レベルに増幅し、平均値検
出回路52A−1〜52A−nにより、入力信号の平均
値を検出し、リミッタアンプ53A−1〜53A−nに
より、プリアンプ51A−1〜51A−nからの入力信
号と平均値検出回路52A−1〜52A−nからの参照
信号としての平均値出力とを比較し、プリアンプ51A
−1〜51A−nからの入力信号を、所望の信号レベル
に増幅して出力することができるようになっている。
用集積回路4Aでも、従来と同様に、光信号(入力信
号)を、受光素子14A−1〜14A−nにより電気信
号に光電変換し、この信号をプリアンプ51A−1〜5
1A−nにより、所望の信号レベルに増幅し、平均値検
出回路52A−1〜52A−nにより、入力信号の平均
値を検出し、リミッタアンプ53A−1〜53A−nに
より、プリアンプ51A−1〜51A−nからの入力信
号と平均値検出回路52A−1〜52A−nからの参照
信号としての平均値出力とを比較し、プリアンプ51A
−1〜51A−nからの入力信号を、所望の信号レベル
に増幅して出力することができるようになっている。
【0070】ここで、本発明の平均値検出用集積回路4
Aが、従来のものと異なるのは、各回路部5A−1〜5
A−nの入出力方向に対して交叉した方向に、各チャン
ネル毎に1本ずつのストリップライン6A−1〜6A−
nが形成され、これら各ストリップライン6A−1〜6
A−nの端部に、各平均値検出回路52A−1〜52A
−nの構成要素としてのコンデンサ(容量)C2−1〜
C2−n、及び電源25−1 〜25−nと可変抵抗(高
抵抗)26−1〜26−nとをそれぞれ直列に接続した
オフセット電圧調整回路2A−1〜2A−nのための接
続端子7A−1〜7A〜nが設けられていることであ
る。
Aが、従来のものと異なるのは、各回路部5A−1〜5
A−nの入出力方向に対して交叉した方向に、各チャン
ネル毎に1本ずつのストリップライン6A−1〜6A−
nが形成され、これら各ストリップライン6A−1〜6
A−nの端部に、各平均値検出回路52A−1〜52A
−nの構成要素としてのコンデンサ(容量)C2−1〜
C2−n、及び電源25−1 〜25−nと可変抵抗(高
抵抗)26−1〜26−nとをそれぞれ直列に接続した
オフセット電圧調整回路2A−1〜2A−nのための接
続端子7A−1〜7A〜nが設けられていることであ
る。
【0071】すなわち、このような構成により、上述の
平均値検出用集積回路4Aでは、各平均値検出回路52
A−1〜52A−nの構成要素としてのコンデンサC2
−1〜C2−n及びオフセット電圧調整回路2A−1〜
2A−nを、それぞれ接続端子7A−1〜7A−nに接
続することで、集積回路4Aの外部に設けることがで
き、これにより平均値検出用集積回路4Aの回路規模を
大幅に削減できる利点がある。
平均値検出用集積回路4Aでは、各平均値検出回路52
A−1〜52A−nの構成要素としてのコンデンサC2
−1〜C2−n及びオフセット電圧調整回路2A−1〜
2A−nを、それぞれ接続端子7A−1〜7A−nに接
続することで、集積回路4Aの外部に設けることがで
き、これにより平均値検出用集積回路4Aの回路規模を
大幅に削減できる利点がある。
【0072】また、この図7に示すように、各回路部5
A−1〜5A−nと交差するストリップライン6A−1
〜6A−nが、各チャンネルでそれぞれ1本ずつにする
ことができ、これにより他チャンネルからの影響を受け
にくいという利点もある。さらに、次の図8に示すよう
に、各ストリップライン6A−1〜6A−nの端部に、
上述と同様に、平均値検出回路52A−1〜52A−n
の構成要素としての容量C2−1〜C2−nのための接
続端子7A−1〜7A−nを設けるとともに、オフセッ
ト電圧調整回路2A−1〜2A−nの構成要素である高
抵抗26−1〜26−nを、それぞれ集積回路4A内に
設けて各高抵抗26−1〜26−nを介してオフセット
電圧調整回路2A−1〜2A−nの構成要素である電源
25−1〜25−nのための接続端子7a−1〜7a−
nを設けて、それぞれを接続するようにしてもよい。
A−1〜5A−nと交差するストリップライン6A−1
〜6A−nが、各チャンネルでそれぞれ1本ずつにする
ことができ、これにより他チャンネルからの影響を受け
にくいという利点もある。さらに、次の図8に示すよう
に、各ストリップライン6A−1〜6A−nの端部に、
上述と同様に、平均値検出回路52A−1〜52A−n
の構成要素としての容量C2−1〜C2−nのための接
続端子7A−1〜7A−nを設けるとともに、オフセッ
ト電圧調整回路2A−1〜2A−nの構成要素である高
抵抗26−1〜26−nを、それぞれ集積回路4A内に
設けて各高抵抗26−1〜26−nを介してオフセット
電圧調整回路2A−1〜2A−nの構成要素である電源
25−1〜25−nのための接続端子7a−1〜7a−
nを設けて、それぞれを接続するようにしてもよい。
【0073】この場合は、オフセット電圧調整回路2A
−1〜2A−nの構成要素である各高抵抗26−1〜2
6−nを集積回路4A内に設けることができるので、各
回路部5A−1〜5A−nと交叉する各ストリップライ
ン6A−1〜6A−nが各チャネル毎で1本ずつのま
ま、集積回路4Aの外側に接続する部品(抵抗)を削減
でき、これにより平均値検出用集積回路4Aの回路規模
をさらに削減できる利点がある。
−1〜2A−nの構成要素である各高抵抗26−1〜2
6−nを集積回路4A内に設けることができるので、各
回路部5A−1〜5A−nと交叉する各ストリップライ
ン6A−1〜6A−nが各チャネル毎で1本ずつのま
ま、集積回路4Aの外側に接続する部品(抵抗)を削減
でき、これにより平均値検出用集積回路4Aの回路規模
をさらに削減できる利点がある。
【0074】そして、図10は、図7にて上述したよう
な構成を有する平均値検出用集積回路4Aの外観を示す
図であるが、この図10に示すように、コンデンサC2
−1〜C2−4を外部に設けた平均値用集積回路4A及
び受光素子アレイ16が、パッケージ17内で構成され
ており、このような構成により、リボンファイバ15か
ら送られてくる光信号を、受光素子アレイ16で電気信
号に変化し、平均値検出用集積回路4Aで図7にて前述
したように信号の平均値を検出して所望の信号を出力端
子18から出力できるようになっている。
な構成を有する平均値検出用集積回路4Aの外観を示す
図であるが、この図10に示すように、コンデンサC2
−1〜C2−4を外部に設けた平均値用集積回路4A及
び受光素子アレイ16が、パッケージ17内で構成され
ており、このような構成により、リボンファイバ15か
ら送られてくる光信号を、受光素子アレイ16で電気信
号に変化し、平均値検出用集積回路4Aで図7にて前述
したように信号の平均値を検出して所望の信号を出力端
子18から出力できるようになっている。
【0075】次に、図9は、図7に示した各回路部5A
−1〜5A−nのうち、例えば回路部5A−1を実用の
回路で実際に構成した場合の一例を示す図であるが、こ
の図9に示すように、プリアンプ51A−1は、FET
304〜FET309,337,338,ダイオードD
11〜D14,D38,D39,抵抗R15,R16,
R39,コンデンサC10を用いて構成ており、平均値
検出回路52A−1は、FET110〜FET113,
ダイオードD15〜D18,抵抗R17を用いて構成さ
れるとともに、接続端子7A−1に、上述のように、コ
ンデンサC2−1及びオフセット電圧調整回路2A−1
が接続されている。
−1〜5A−nのうち、例えば回路部5A−1を実用の
回路で実際に構成した場合の一例を示す図であるが、こ
の図9に示すように、プリアンプ51A−1は、FET
304〜FET309,337,338,ダイオードD
11〜D14,D38,D39,抵抗R15,R16,
R39,コンデンサC10を用いて構成ており、平均値
検出回路52A−1は、FET110〜FET113,
ダイオードD15〜D18,抵抗R17を用いて構成さ
れるとともに、接続端子7A−1に、上述のように、コ
ンデンサC2−1及びオフセット電圧調整回路2A−1
が接続されている。
【0076】さらに、リミッタアンプ53A−1は、基
本的に、差動対のFET314,315,321,32
2,328,329からなる3つの増幅器を直列に接続
した3段構成の差動増幅器であり、FET314〜33
4,ダイオードD19〜D37,抵抗R24〜R38を
用いて構成されている。ここで、プリアンプ51A−1
及びリミッタアンプ53A−1を、この図10に示すよ
うに構成することは、公知の技術であるのでその説明は
省略し、本発明の要部である平均値検出回路52A−1
において、プリアンプ51A−1からの出力である入力
信号と、この入力信号から得られた平均値との間の電位
誤差(オフセット)を調整してこの誤差をなくすように
する動作について以下に詳述する。なお、以下の説明で
は、便宜上、図9に示す平均値検出回路52A−1を簡
略化した、図11を用いることにする。
本的に、差動対のFET314,315,321,32
2,328,329からなる3つの増幅器を直列に接続
した3段構成の差動増幅器であり、FET314〜33
4,ダイオードD19〜D37,抵抗R24〜R38を
用いて構成されている。ここで、プリアンプ51A−1
及びリミッタアンプ53A−1を、この図10に示すよ
うに構成することは、公知の技術であるのでその説明は
省略し、本発明の要部である平均値検出回路52A−1
において、プリアンプ51A−1からの出力である入力
信号と、この入力信号から得られた平均値との間の電位
誤差(オフセット)を調整してこの誤差をなくすように
する動作について以下に詳述する。なお、以下の説明で
は、便宜上、図9に示す平均値検出回路52A−1を簡
略化した、図11を用いることにする。
【0077】すなわち、この図11に示す平均値検出回
路52A−1では、接続端子7A−1にコンデンサC2
−1を接続することで構成されたコンデンサC2−1と
抵抗R17とからなる平均値検出部19,FET110
(第1FETを用いた第1ソースフォロア回路)及びF
ET112(第2FETを用いた第2ソースフォロア回
路)を設けている。そして、さらに、FET110のソ
ース110sに定電流源20を接続し、FET112の
ソース112sに定電流源21を接続している。
路52A−1では、接続端子7A−1にコンデンサC2
−1を接続することで構成されたコンデンサC2−1と
抵抗R17とからなる平均値検出部19,FET110
(第1FETを用いた第1ソースフォロア回路)及びF
ET112(第2FETを用いた第2ソースフォロア回
路)を設けている。そして、さらに、FET110のソ
ース110sに定電流源20を接続し、FET112の
ソース112sに定電流源21を接続している。
【0078】そして、後述の記載からもわかるように、
これらのFET110,112を含む回路で、入力信号
と平均値出力との間で強制的にオフセットを生じさせる
強制オフセット生成部が構成される。ここで、FET1
10とFET112の閾値電圧と、各定電流源20,2
1の電流値(つまり、FET110,112の両ソース
フォロア電流値)とを同一に設定しておき、FET11
0のゲート幅とFET112のゲート幅とを異なる幅に
設定しておく。
これらのFET110,112を含む回路で、入力信号
と平均値出力との間で強制的にオフセットを生じさせる
強制オフセット生成部が構成される。ここで、FET1
10とFET112の閾値電圧と、各定電流源20,2
1の電流値(つまり、FET110,112の両ソース
フォロア電流値)とを同一に設定しておき、FET11
0のゲート幅とFET112のゲート幅とを異なる幅に
設定しておく。
【0079】また、オフセット電圧調整回路2A−1
は、電源25−1と高抵抗26−1とを直列に接続した
回路であるので、この可変抵抗26−1と電源25−1
からなるオフセット電圧調整回路2A−1が、抵抗17
とコンデンサC2−1との接続点22と等価な点(接続
端子7A−1)で、平均値検出部19と並列に接続され
ることになる。なお、電源25−1に関しては後述す
る。また、GNDはGround(0V)端子,VSSは負の電圧
を供給する負電源である。
は、電源25−1と高抵抗26−1とを直列に接続した
回路であるので、この可変抵抗26−1と電源25−1
からなるオフセット電圧調整回路2A−1が、抵抗17
とコンデンサC2−1との接続点22と等価な点(接続
端子7A−1)で、平均値検出部19と並列に接続され
ることになる。なお、電源25−1に関しては後述す
る。また、GNDはGround(0V)端子,VSSは負の電圧
を供給する負電源である。
【0080】このような構成により、この図11に示す
平均値検出回路52A−1では、点23と点24との間
(入力信号と平均値出力との間)で強制的にオフセット
(電位誤差)を生じさせて、このオフセットをオフセッ
ト電圧調整回路2A−1の可変抵抗26−1で調整する
ことにより、入力信号の出力と平均値出力との誤差をな
くすことができる。すなわち、上述の平均値検出回路5
2A−1は、従来のように、FET110のソース11
0sと、FET112のソース112sとに流れる電流
のわずかな違いにより生じてしまったオフセットを調整
するのではなく、予め強制的に生じさせたオフセットを
調整するようになっているのである。
平均値検出回路52A−1では、点23と点24との間
(入力信号と平均値出力との間)で強制的にオフセット
(電位誤差)を生じさせて、このオフセットをオフセッ
ト電圧調整回路2A−1の可変抵抗26−1で調整する
ことにより、入力信号の出力と平均値出力との誤差をな
くすことができる。すなわち、上述の平均値検出回路5
2A−1は、従来のように、FET110のソース11
0sと、FET112のソース112sとに流れる電流
のわずかな違いにより生じてしまったオフセットを調整
するのではなく、予め強制的に生じさせたオフセットを
調整するようになっているのである。
【0081】以下に、上述の動作について、具体的に述
べる。まず、通常、FETのドレイン電流Idは、ゲー
ト幅をWg,閾値電圧をVth,ゲート−ソース間の電
圧をVgsと表すと、 Id∝Wg(Vgs−Vth)2 ・・・・(1) となる。
べる。まず、通常、FETのドレイン電流Idは、ゲー
ト幅をWg,閾値電圧をVth,ゲート−ソース間の電
圧をVgsと表すと、 Id∝Wg(Vgs−Vth)2 ・・・・(1) となる。
【0082】ここで、FETを用いて集積回路を設計す
る場合、設計者が意図的に値を変えられるものは、一般
に、ゲート幅Wgとゲート−ソース間電圧Vgsのみで
ある。従って、上述のように各定電流源20,21の電
流値I1,I2を同一(I1=I2)に設定してFET
110及びFET112の両ソースフォロアに同一の電
流が流れるようにしておくと、ゲート幅Wgが広いほう
が、ゲート−ソース間の電圧Vgsは小さくなる。
る場合、設計者が意図的に値を変えられるものは、一般
に、ゲート幅Wgとゲート−ソース間電圧Vgsのみで
ある。従って、上述のように各定電流源20,21の電
流値I1,I2を同一(I1=I2)に設定してFET
110及びFET112の両ソースフォロアに同一の電
流が流れるようにしておくと、ゲート幅Wgが広いほう
が、ゲート−ソース間の電圧Vgsは小さくなる。
【0083】このため、オフセット電圧調整回路2A−
1の可変抵抗26−1が、接続端子7A−1に接続され
ていない場合を考えると、FET110とFET112
のゲート電位は同じであるから、FET110のゲート
幅Wg(110)をFET112のゲート幅Wg(11
2)より広くすると、FET110のゲート−ソース間
の電圧Vgs(110)の電圧が小さくなるので、図1
0中、点23の電位が上昇して、入力信号の出力の方が
平均値の出力よりも高い電位となるオフセット電圧が生
じる。つまり、この場合は、FET110のゲート幅W
g(110)がFET112のゲート幅Wg(112)
よりも広く設定された各FET110,112を含む回
路で、入力信号の方が平均値出力信号よりも低い電位と
なるように、強制的にオフセットを生じさせる強制オフ
セット生成部を構成していることになる。
1の可変抵抗26−1が、接続端子7A−1に接続され
ていない場合を考えると、FET110とFET112
のゲート電位は同じであるから、FET110のゲート
幅Wg(110)をFET112のゲート幅Wg(11
2)より広くすると、FET110のゲート−ソース間
の電圧Vgs(110)の電圧が小さくなるので、図1
0中、点23の電位が上昇して、入力信号の出力の方が
平均値の出力よりも高い電位となるオフセット電圧が生
じる。つまり、この場合は、FET110のゲート幅W
g(110)がFET112のゲート幅Wg(112)
よりも広く設定された各FET110,112を含む回
路で、入力信号の方が平均値出力信号よりも低い電位と
なるように、強制的にオフセットを生じさせる強制オフ
セット生成部を構成していることになる。
【0084】そこで、オフセット電圧調整回路2A−1
を、点22の電位より高い電位の電源25−1と可変抵
抗26−1とを直列に接続して構成し、この可変抵抗2
6−1の抵抗値を変化させれば、抵抗R17に、信号入
力側に向かう電流I3を流すことができるので、点23
の電位を下げて入力信号の出力と平均値の出力とが同電
位になるように、つまり入力信号の出力と平均値の出力
との間に誤差がなくなるように調整することができる。
を、点22の電位より高い電位の電源25−1と可変抵
抗26−1とを直列に接続して構成し、この可変抵抗2
6−1の抵抗値を変化させれば、抵抗R17に、信号入
力側に向かう電流I3を流すことができるので、点23
の電位を下げて入力信号の出力と平均値の出力とが同電
位になるように、つまり入力信号の出力と平均値の出力
との間に誤差がなくなるように調整することができる。
【0085】また、逆に、FET112のゲート幅Wg
(112)をFET110のゲート幅Wg(110)よ
り広くすると、FET112のゲート−ソース間の電圧
Vgs(112)の電圧が小さくなるので、今度は、点
24の電位が上昇するので、入力信号の出力の方が平均
値の出力よりも低い電位となるオフセット電圧が生じ
る。つまり、この場合は、FET112のゲート幅Wg
(112)がFET110のゲート幅Wg(110)よ
りも広く設定された各FET110,112を含む回路
で、入力信号の方が平均値出力信号よりも高い電位とな
るように強制的にオフセットを生じさせる強制オフセッ
ト生成部を構成していることになる。
(112)をFET110のゲート幅Wg(110)よ
り広くすると、FET112のゲート−ソース間の電圧
Vgs(112)の電圧が小さくなるので、今度は、点
24の電位が上昇するので、入力信号の出力の方が平均
値の出力よりも低い電位となるオフセット電圧が生じ
る。つまり、この場合は、FET112のゲート幅Wg
(112)がFET110のゲート幅Wg(110)よ
りも広く設定された各FET110,112を含む回路
で、入力信号の方が平均値出力信号よりも高い電位とな
るように強制的にオフセットを生じさせる強制オフセッ
ト生成部を構成していることになる。
【0086】そこで、オフセット電圧調整回路2A−1
を、今度は、点22の電位より低い電位の電源25−1
と可変抵抗26−1とを直列に接続して構成し、この可
変抵抗26−1の抵抗値を変化させれば、抵抗R17に
出力側へ向かう電流I4を流すことができるので、点2
3の電位を上げて入力信号の出力と平均値の出力とが同
電位になるように、つまり入力信号の出力と平均値の出
力との間に誤差がなくなるように調整することができ
る。
を、今度は、点22の電位より低い電位の電源25−1
と可変抵抗26−1とを直列に接続して構成し、この可
変抵抗26−1の抵抗値を変化させれば、抵抗R17に
出力側へ向かう電流I4を流すことができるので、点2
3の電位を上げて入力信号の出力と平均値の出力とが同
電位になるように、つまり入力信号の出力と平均値の出
力との間に誤差がなくなるように調整することができ
る。
【0087】このように、上述の平均値検出回路(装
置)52A−1によれば、入力信号の出力と平均値出力
との間に強制的にオフセットを生じさせるので、平均値
検出部19の構成要素としてのコンデンサC2−1と、
オフセット電圧調整回路2A−1とを接続端子7A−1
で平均検出部19と並列に接続するだけで、このオフセ
ットをオフセット電圧調整回路2A−1により調整で
き、従来のように、コンデンサC2−1と、オフセット
電圧調整回路2A−1のための端子や配線を、それぞれ
個別に設ける必要がなく、これにより、平均値検出回路
52A−1の構成を簡素化できる。
置)52A−1によれば、入力信号の出力と平均値出力
との間に強制的にオフセットを生じさせるので、平均値
検出部19の構成要素としてのコンデンサC2−1と、
オフセット電圧調整回路2A−1とを接続端子7A−1
で平均検出部19と並列に接続するだけで、このオフセ
ットをオフセット電圧調整回路2A−1により調整で
き、従来のように、コンデンサC2−1と、オフセット
電圧調整回路2A−1のための端子や配線を、それぞれ
個別に設ける必要がなく、これにより、平均値検出回路
52A−1の構成を簡素化できる。
【0088】特に、今のように、この平均値検出回路5
2A−1を集積回路化する場合は、配線に必要なチップ
面積を大幅に削減できるので、平均値検出用集積回路4
Aの回路規模を大幅に削減できるとともに、そのコスト
も大幅に低減することができる。また、入力信号の出力
の方が平均値の出力よりも高い電位となるオフセット電
圧、もしくは入力信号の出力の方が平均値の出力よりも
低い電位となるオフセット電圧のどちらか一方のみを、
予め強制的に生じさせることができるので、接続点22
よりも高い電位、あるいは低い電位どちらかの電源25
−1のみをオフセット電圧調整回路2A−1に設ければ
よく、これにより平均値検出回路52A−1の回路規模
を削減できる。
2A−1を集積回路化する場合は、配線に必要なチップ
面積を大幅に削減できるので、平均値検出用集積回路4
Aの回路規模を大幅に削減できるとともに、そのコスト
も大幅に低減することができる。また、入力信号の出力
の方が平均値の出力よりも高い電位となるオフセット電
圧、もしくは入力信号の出力の方が平均値の出力よりも
低い電位となるオフセット電圧のどちらか一方のみを、
予め強制的に生じさせることができるので、接続点22
よりも高い電位、あるいは低い電位どちらかの電源25
−1のみをオフセット電圧調整回路2A−1に設ければ
よく、これにより平均値検出回路52A−1の回路規模
を削減できる。
【0089】特に今のように、この平均値検出回路52
A−1を集積回路化する場合、オフセット電圧調整回路
2A−1に、接続点22よりも高い電位の電源と低い電
位の電源両方の電源を用意すると、これを乗せる基板の
実装が複雑になってしまうので、上述のように、どちら
か一方のみの電源25を用いて平均値検出回路52A−
1回路を構成できることによる効果は絶大である。
A−1を集積回路化する場合、オフセット電圧調整回路
2A−1に、接続点22よりも高い電位の電源と低い電
位の電源両方の電源を用意すると、これを乗せる基板の
実装が複雑になってしまうので、上述のように、どちら
か一方のみの電源25を用いて平均値検出回路52A−
1回路を構成できることによる効果は絶大である。
【0090】ここで、上述の場合は、各FET110,
112の閾値電圧と、各定電流源20,21のそれぞれ
の電流値I1,I2を同一に設定し、FET110のゲ
ート幅Wg(110)とFET112のゲート幅Wg
(112)とを異なる幅に設定することで、入力信号と
平均値出力との間で、強制的にオフセット電圧を生じさ
せているが、各FET110,112の閾値電圧と、ゲ
ート幅Wg(110)及びWg(112)とを同一に設
定し、定電流源20の電流値I1と定電流源21の電流
値I2とを異なった値に設定した場合でも、同様にし
て、入力信号と平均値出力との間で強制的にオフセット
電圧を生じさせることができる。
112の閾値電圧と、各定電流源20,21のそれぞれ
の電流値I1,I2を同一に設定し、FET110のゲ
ート幅Wg(110)とFET112のゲート幅Wg
(112)とを異なる幅に設定することで、入力信号と
平均値出力との間で、強制的にオフセット電圧を生じさ
せているが、各FET110,112の閾値電圧と、ゲ
ート幅Wg(110)及びWg(112)とを同一に設
定し、定電流源20の電流値I1と定電流源21の電流
値I2とを異なった値に設定した場合でも、同様にし
て、入力信号と平均値出力との間で強制的にオフセット
電圧を生じさせることができる。
【0091】すなわち、上記の式(1)から分かるよう
に、電流Idが大きくなった場合は、FETのゲート−
ソース間電圧Vgsが大きくなり、逆に電流Idが小さ
くなった場合は、ゲート−ソース間電圧Vgsは小さく
なる。従って、I1<I2とすれば、FET110のゲ
ート−ソース間電圧Vgs(112)が小さくなり、点
24に対して点23の電位が上昇するので、入力信号の
出力の方が平均値出力よりも高い電位となるオフセット
電圧を生じさせることができる。つまり、この場合は、
FET112のソースに接続された定電流源(第2電流
源)21の電流値I2がFET110のソースに接続さ
れた定電流源(第1電流源)20の電流値I1より大き
く設定された回路を用いて、入力信号の方が平均値出力
よりも高い電位となるように強制的にオフセットを生じ
させる強制オフセット生成部を構成している。
に、電流Idが大きくなった場合は、FETのゲート−
ソース間電圧Vgsが大きくなり、逆に電流Idが小さ
くなった場合は、ゲート−ソース間電圧Vgsは小さく
なる。従って、I1<I2とすれば、FET110のゲ
ート−ソース間電圧Vgs(112)が小さくなり、点
24に対して点23の電位が上昇するので、入力信号の
出力の方が平均値出力よりも高い電位となるオフセット
電圧を生じさせることができる。つまり、この場合は、
FET112のソースに接続された定電流源(第2電流
源)21の電流値I2がFET110のソースに接続さ
れた定電流源(第1電流源)20の電流値I1より大き
く設定された回路を用いて、入力信号の方が平均値出力
よりも高い電位となるように強制的にオフセットを生じ
させる強制オフセット生成部を構成している。
【0092】また逆に、I2<I1とすれば、FET1
10のゲート−ソース間電圧Vgs(110)が大きく
なり、点24に対して点23の電位が下降するので、入
力信号の出力の方が平均値出力よりも低い電位となるオ
フセットを生じさせることができる。つまり、この場合
は、FET110のソースに接続された定電流源(第1
電流源)20の電流値I1がFET112のソースに接
続された定電流源(第2電流源)21の電流値I2より
大きく設定された回路を用いて、入力信号の方が平均値
出力よりも高い電位となるように強制的にオフセットを
生じさせる強制オフセット生成部を構成している。
10のゲート−ソース間電圧Vgs(110)が大きく
なり、点24に対して点23の電位が下降するので、入
力信号の出力の方が平均値出力よりも低い電位となるオ
フセットを生じさせることができる。つまり、この場合
は、FET110のソースに接続された定電流源(第1
電流源)20の電流値I1がFET112のソースに接
続された定電流源(第2電流源)21の電流値I2より
大きく設定された回路を用いて、入力信号の方が平均値
出力よりも高い電位となるように強制的にオフセットを
生じさせる強制オフセット生成部を構成している。
【0093】ここで、上述の図11に示す平均値検出回
路52A−1は、図12に示すような構成にしてもよ
い。この場合、この図12に示す平均値検出回路52A
−1は、図11にて前述したものに比して、FET11
0のソース110sに、ダイオードD1(第1ダイオー
ド)を介して定電流源20が接続され、FET112の
ソース112sに、ダイオード(第2ダイオード)D2
を介して定電流源21が接続されている点が異なる。
路52A−1は、図12に示すような構成にしてもよ
い。この場合、この図12に示す平均値検出回路52A
−1は、図11にて前述したものに比して、FET11
0のソース110sに、ダイオードD1(第1ダイオー
ド)を介して定電流源20が接続され、FET112の
ソース112sに、ダイオード(第2ダイオード)D2
を介して定電流源21が接続されている点が異なる。
【0094】ここで、上述のダイオードD1は、FET
111のドレイン111dとソース111s間を短絡す
ることで構成し、ダイオードD2は、FET113のド
レイン113dとソース113s間を短絡することで構
成している。そして、この場合は、FET110及びF
ET112の閾値電圧とゲート幅とを同一に設定すると
ともに、各定電流源20,21の電流値を同一に設定し
ておき、ダイオードD1のゲート幅Wg(D1)とダイ
オードD2のゲート幅Wg(D2)とを異なった幅に設
定することで、入力信号と平均値出力信号との間で、強
制的にオフセット電圧を生じさせることができる。以下
に、この動作について詳述する。
111のドレイン111dとソース111s間を短絡す
ることで構成し、ダイオードD2は、FET113のド
レイン113dとソース113s間を短絡することで構
成している。そして、この場合は、FET110及びF
ET112の閾値電圧とゲート幅とを同一に設定すると
ともに、各定電流源20,21の電流値を同一に設定し
ておき、ダイオードD1のゲート幅Wg(D1)とダイ
オードD2のゲート幅Wg(D2)とを異なった幅に設
定することで、入力信号と平均値出力信号との間で、強
制的にオフセット電圧を生じさせることができる。以下
に、この動作について詳述する。
【0095】まず、ダイオードD1(D2)を、上述の
ようにFET111(113)を用いて構成した場合、
このダイオードD1(D2)のダイオード特性〔V(電
圧)−I(電流)特性〕は、図13に示すようになる。
すなわち、このダイオードD1(D2)は、同一電流I
5が流れる場合、そのゲート幅Wgが広い方が内部抵抗
が小さいので、レベルシフトする(下降あるいは上昇す
る)電圧が小さくなる。
ようにFET111(113)を用いて構成した場合、
このダイオードD1(D2)のダイオード特性〔V(電
圧)−I(電流)特性〕は、図13に示すようになる。
すなわち、このダイオードD1(D2)は、同一電流I
5が流れる場合、そのゲート幅Wgが広い方が内部抵抗
が小さいので、レベルシフトする(下降あるいは上昇す
る)電圧が小さくなる。
【0096】従って、ダイオードD1のゲート幅Wg
(D1)>ダイオードD2のゲート幅Wg(D2)とす
れば、点24に対して点23の電位が上昇するので、入
力信号の出力の方が平均値出力よりも高い電位となるオ
フセットが生じ、逆に、Wg(D1)<Wg(D2)と
すれば、点24に対して点23の電位が下降するので、
入力信号の出力の方が平均値出力よりも低い電位となる
オフセットが生じる。
(D1)>ダイオードD2のゲート幅Wg(D2)とす
れば、点24に対して点23の電位が上昇するので、入
力信号の出力の方が平均値出力よりも高い電位となるオ
フセットが生じ、逆に、Wg(D1)<Wg(D2)と
すれば、点24に対して点23の電位が下降するので、
入力信号の出力の方が平均値出力よりも低い電位となる
オフセットが生じる。
【0097】つまり、この場合は、FET111からな
るダイオードD1のゲート幅Wg(D1)がFET11
3からなるダイオードD2のゲート幅Wg(D2)より
広く設定された回路、あるいは、FET113からなる
ダイオードD2のゲート幅Wg(D2)がFET111
からなるダイオードD1のゲート幅Wg(D1)より広
く設定された回路を用いて、入力信号の方が平均値出力
よりも高い、あるいは、入力信号の方が平均値出力より
も低い電位となるように強制的にオフセットを生じさせ
る強制オフセット生成部を構成している。
るダイオードD1のゲート幅Wg(D1)がFET11
3からなるダイオードD2のゲート幅Wg(D2)より
広く設定された回路、あるいは、FET113からなる
ダイオードD2のゲート幅Wg(D2)がFET111
からなるダイオードD1のゲート幅Wg(D1)より広
く設定された回路を用いて、入力信号の方が平均値出力
よりも高い、あるいは、入力信号の方が平均値出力より
も低い電位となるように強制的にオフセットを生じさせ
る強制オフセット生成部を構成している。
【0098】そして、上述のようにして強制的に生じさ
せたオフセットに応じて、オフセット電圧調整回路2A
−1に用いる電源が、接続点22より高い電位あるいは
低い電位のどちらか一方の電源25−1のみで済む。す
なわち、入力信号の出力の方が平均値出力よりも高い電
位となるオフセットが生じている場合は、接続点22よ
り高い電位の電源25−1、逆に、入力信号の出力の方
が平均値出力よりも低い電位となるオフセットが生じて
いる場合は、接続点22より低い電位の電源25−1を
用いて、抵抗R17に流れる電流を調整して、平均値出
力信号のオフセットを調整することができる。
せたオフセットに応じて、オフセット電圧調整回路2A
−1に用いる電源が、接続点22より高い電位あるいは
低い電位のどちらか一方の電源25−1のみで済む。す
なわち、入力信号の出力の方が平均値出力よりも高い電
位となるオフセットが生じている場合は、接続点22よ
り高い電位の電源25−1、逆に、入力信号の出力の方
が平均値出力よりも低い電位となるオフセットが生じて
いる場合は、接続点22より低い電位の電源25−1を
用いて、抵抗R17に流れる電流を調整して、平均値出
力信号のオフセットを調整することができる。
【0099】このように、図12に示す平均値検出回路
(装置)でも、FET111からなるダイオードD1の
ゲート幅Wg(D1)と、FET113からなるダイオ
ードD2のゲート幅Wg(D2)とを、Wg(D1)<
Wg(D2)、あるいはWg(D2)<Wg(D1)と
いうように異なるゲート幅に設定することで、入力信号
の出力と平均値出力との間で、強制的にオフセットを生
じさせることができるので、図11に示す平均値検出回
路52A−1と同様の効果ないし利点がある。
(装置)でも、FET111からなるダイオードD1の
ゲート幅Wg(D1)と、FET113からなるダイオ
ードD2のゲート幅Wg(D2)とを、Wg(D1)<
Wg(D2)、あるいはWg(D2)<Wg(D1)と
いうように異なるゲート幅に設定することで、入力信号
の出力と平均値出力との間で、強制的にオフセットを生
じさせることができるので、図11に示す平均値検出回
路52A−1と同様の効果ないし利点がある。
【0100】また、上述の平均値検出回路52A−1
は、図14に示すような構成にしてもよい。ここで、こ
の図14に示す平均値検出回路52A−1は、図11に
示した平均値検出回路52A−1における定電流源20
を、FET111(第3FET)と、このFET111
のソース111sに接続された抵抗(第1抵抗)R3と
で構成し、同じく図9中に示す定電流源21を、FET
113(第4FET)とこのFET113のソース11
3sに接続された抵抗(第2抵抗)R4とで構成したも
のと等価である。
は、図14に示すような構成にしてもよい。ここで、こ
の図14に示す平均値検出回路52A−1は、図11に
示した平均値検出回路52A−1における定電流源20
を、FET111(第3FET)と、このFET111
のソース111sに接続された抵抗(第1抵抗)R3と
で構成し、同じく図9中に示す定電流源21を、FET
113(第4FET)とこのFET113のソース11
3sに接続された抵抗(第2抵抗)R4とで構成したも
のと等価である。
【0101】このため、この図14に示す平均値検出回
路52A−1では、各FET111,113の各ソース
フォロア電流Is1,Is2(抵抗R3,R4に流れる
電流)を異なる値に設定することで、図11にて前述し
たのと同様に、入力信号と平均値出力信号との間で、予
め強制的にオフセットを生じさせることができる。ここ
で、各FET111,113の各ソースフォロア電流I
s1,Is2を異なる値に設定するには、以下の、2通
りの方法がある。
路52A−1では、各FET111,113の各ソース
フォロア電流Is1,Is2(抵抗R3,R4に流れる
電流)を異なる値に設定することで、図11にて前述し
たのと同様に、入力信号と平均値出力信号との間で、予
め強制的にオフセットを生じさせることができる。ここ
で、各FET111,113の各ソースフォロア電流I
s1,Is2を異なる値に設定するには、以下の、2通
りの方法がある。
【0102】(1)FET111のゲート幅Wg(11
1)とFET113のゲート幅Wg(113)とを異な
る幅に設定する方法。この場合、まず、FET113の
ゲート幅Wg(113)が、FET111のゲート幅W
g(111)のN倍(Nは自然数)であると仮定し、 Wg(113)=N・Wg(111) とする。
1)とFET113のゲート幅Wg(113)とを異な
る幅に設定する方法。この場合、まず、FET113の
ゲート幅Wg(113)が、FET111のゲート幅W
g(111)のN倍(Nは自然数)であると仮定し、 Wg(113)=N・Wg(111) とする。
【0103】また、この時、FET113のソースフォ
ロア電流Is2も,FET111のソースフォロア電流
Is1のN倍となるように、 Is2=N・Is1 とするためには、上記の式(1)より、FET113の
ゲート−ソース間の電圧Vgs(113)と、FET1
15のゲート−ソース間の電圧Vgs(113)とを、
同一の値に設定すればよい。
ロア電流Is2も,FET111のソースフォロア電流
Is1のN倍となるように、 Is2=N・Is1 とするためには、上記の式(1)より、FET113の
ゲート−ソース間の電圧Vgs(113)と、FET1
15のゲート−ソース間の電圧Vgs(113)とを、
同一の値に設定すればよい。
【0104】ここで、今、 Vgs(111)=Is1・R3 Vgs(113)=Is2・R4 であるため、 Vgs(113)=Vgs(111) とすると、 R4=Is1・R3/Is2 =Is1・R3/(N・Is1) =R3/N ∴N=R3/R4 となる。従って、上記のように、FET113のゲート
幅Wgs(113)を、FET111のゲート幅Wgs
(111)のN(R3/R4)倍に設定すれば、Is2
=N・Is1よりIs1<Is2となるので、FET1
10のゲート−ソース間の電圧が下降する。
幅Wgs(113)を、FET111のゲート幅Wgs
(111)のN(R3/R4)倍に設定すれば、Is2
=N・Is1よりIs1<Is2となるので、FET1
10のゲート−ソース間の電圧が下降する。
【0105】すなわち、点24に対して点23の電位が
相対的に上昇することになるので、入力信号の方が平均
値出力信号より高い電位となるオフセット電圧を、入力
信号と平均値出力信号との間で、予め強制的に生じさせ
ることができる。つまり、この場合は、図11にて前述
した定電流源20を、FET111とこのFET111
のソース111sに接続された抵抗R3とで構成すると
ともに、同じく図11にて前述した定電流源21を、F
ET113とこのFET113のソース113sに接続
された抵抗R4とで構成し、入力信号の方が平均値出力
よりも高い電位となるように、FET111のゲート幅
Wgs(111)をFET113のゲート幅Wgs(1
13)のN(R3/R4)倍に設定した回路を用いて、
強制オフセット生成部を構成している。
相対的に上昇することになるので、入力信号の方が平均
値出力信号より高い電位となるオフセット電圧を、入力
信号と平均値出力信号との間で、予め強制的に生じさせ
ることができる。つまり、この場合は、図11にて前述
した定電流源20を、FET111とこのFET111
のソース111sに接続された抵抗R3とで構成すると
ともに、同じく図11にて前述した定電流源21を、F
ET113とこのFET113のソース113sに接続
された抵抗R4とで構成し、入力信号の方が平均値出力
よりも高い電位となるように、FET111のゲート幅
Wgs(111)をFET113のゲート幅Wgs(1
13)のN(R3/R4)倍に設定した回路を用いて、
強制オフセット生成部を構成している。
【0106】また、逆に、Wg(111)=N・Wg
(113),Is1=N・Is2としてNを求めた場合
も、N=R3/R4となるので、今度は、FET111
のゲート幅Wgs(111)を、FET113のゲート
幅Wgs(113)のN(R3/R4)倍に設定すれ
ば、Is2<Is1となり、FET112のゲート−ソ
ース間の電圧が下降する。
(113),Is1=N・Is2としてNを求めた場合
も、N=R3/R4となるので、今度は、FET111
のゲート幅Wgs(111)を、FET113のゲート
幅Wgs(113)のN(R3/R4)倍に設定すれ
ば、Is2<Is1となり、FET112のゲート−ソ
ース間の電圧が下降する。
【0107】すなわち、点24に対して点23の電位が
相対的に下降することになるので、入力信号の方が平均
値出力信号より低い電位となるオフセット電圧を、入力
信号と平均値出力信号との間で、予め強制的に生じさせ
ることができる。つまり、この場合は、図11にて前述
した定電流源20を、FET111とこのFET111
のソース111sに接続された抵抗R3とで構成すると
ともに、同じく図11にて前述した定電流源21を、F
ET113とこのFET113のソース113sに接続
された抵抗R4とで構成し、入力信号の方が平均値出力
よりも低い電位となるように、FET113のゲート幅
Wgs(113)をFET111のゲート幅Wgs(1
11)のN(R3/R4)倍に設定した回路を用いて、
強制オフセット生成部を構成している。
相対的に下降することになるので、入力信号の方が平均
値出力信号より低い電位となるオフセット電圧を、入力
信号と平均値出力信号との間で、予め強制的に生じさせ
ることができる。つまり、この場合は、図11にて前述
した定電流源20を、FET111とこのFET111
のソース111sに接続された抵抗R3とで構成すると
ともに、同じく図11にて前述した定電流源21を、F
ET113とこのFET113のソース113sに接続
された抵抗R4とで構成し、入力信号の方が平均値出力
よりも低い電位となるように、FET113のゲート幅
Wgs(113)をFET111のゲート幅Wgs(1
11)のN(R3/R4)倍に設定した回路を用いて、
強制オフセット生成部を構成している。
【0108】(2)抵抗R3の抵抗値と抵抗R4の抵抗
値とを異なる値に設定する方法。一般に、FETと抵抗
で電流源を構成した場合、FETのゲート−ソース間電
圧をVgs,抵抗値をR,抵抗に流れる電流をIdとす
ると、Vgs=Id・Rとなる。これを上記の式(1)
に代入してIdについて解くと Id ∝ 1/2Wg−Vth/R+(1/2)×
〔(2Vth/R−1/Wg)2 −4Vth2 /R2 〕
1/2 となる。
値とを異なる値に設定する方法。一般に、FETと抵抗
で電流源を構成した場合、FETのゲート−ソース間電
圧をVgs,抵抗値をR,抵抗に流れる電流をIdとす
ると、Vgs=Id・Rとなる。これを上記の式(1)
に代入してIdについて解くと Id ∝ 1/2Wg−Vth/R+(1/2)×
〔(2Vth/R−1/Wg)2 −4Vth2 /R2 〕
1/2 となる。
【0109】従って、R4<R3なら、FET114の
ソースフォロア電流Is1が少なくなり(つまり、Is
1<Is2)、逆に、R3<R4なら、FET115の
ソースフォロア電流Is2が少なくなる(つまり、Is
2<Is1)。このようにして、上述と同様に、各FE
T114,115の各ソースフォロア電流Is1,Is
2を異なる値に設定することができるので、上述と同様
に、入力信号の方が平均値出力信号より高い電位とな
る、あるいは逆に、入力信号の方が平均値出力信号より
低い電位となるオフセット電圧を、入力信号と平均値出
力信号との間で、予め強制的に生じさせることができ
る。
ソースフォロア電流Is1が少なくなり(つまり、Is
1<Is2)、逆に、R3<R4なら、FET115の
ソースフォロア電流Is2が少なくなる(つまり、Is
2<Is1)。このようにして、上述と同様に、各FE
T114,115の各ソースフォロア電流Is1,Is
2を異なる値に設定することができるので、上述と同様
に、入力信号の方が平均値出力信号より高い電位とな
る、あるいは逆に、入力信号の方が平均値出力信号より
低い電位となるオフセット電圧を、入力信号と平均値出
力信号との間で、予め強制的に生じさせることができ
る。
【0110】つまり、この場合は、図11にて前述した
定電流源20を、FET111とこのFET111のソ
ース111sに接続された抵抗R3とで構成するととも
に、同じく図11にて前述した定電流源21を、FET
113とこのFET113のソース113sに接続され
た抵抗R4とで構成し、入力信号の方が平均値出力より
も高い電位となるように、抵抗R3の値が抵抗R4の値
より大きい値に設定した回路、あるいは逆に、入力信号
の方が平均値出力よりも低い電位となるように、抵抗R
4の値が抵抗R3の値より大きい値に設定した回路を用
いて、強制オフセット生成部を構成している。
定電流源20を、FET111とこのFET111のソ
ース111sに接続された抵抗R3とで構成するととも
に、同じく図11にて前述した定電流源21を、FET
113とこのFET113のソース113sに接続され
た抵抗R4とで構成し、入力信号の方が平均値出力より
も高い電位となるように、抵抗R3の値が抵抗R4の値
より大きい値に設定した回路、あるいは逆に、入力信号
の方が平均値出力よりも低い電位となるように、抵抗R
4の値が抵抗R3の値より大きい値に設定した回路を用
いて、強制オフセット生成部を構成している。
【0111】以上のように、この図13に示す平均値検
出回路(装置)52A−1によれば、図10に示した平
均値検出回路52A−1おける各定電流源20,21
を、上述のように、それぞれFET111及び抵抗R
3,FET113及び抵抗R4とで構成し、各FET1
11,113のソース111s,113sに流れる電流
(抵抗R3,R4に流れる電流)を異なる値に設定する
ことで、入力信号の出力と平均値出力との間で強制的に
オフセットを生じさせることができるので、図10に示
した平均値検出回路52A−1と同様の効果ないし利点
があるほか、各定電流源20,21を実用の回路で極め
て容易に実現できるという利点もある。
出回路(装置)52A−1によれば、図10に示した平
均値検出回路52A−1おける各定電流源20,21
を、上述のように、それぞれFET111及び抵抗R
3,FET113及び抵抗R4とで構成し、各FET1
11,113のソース111s,113sに流れる電流
(抵抗R3,R4に流れる電流)を異なる値に設定する
ことで、入力信号の出力と平均値出力との間で強制的に
オフセットを生じさせることができるので、図10に示
した平均値検出回路52A−1と同様の効果ないし利点
があるほか、各定電流源20,21を実用の回路で極め
て容易に実現できるという利点もある。
【0112】さらに、最後に、上述の平均値検出回路5
2A−1は、図15に示すように構成してもよい。ここ
で、この図15に示す平均値検出回路52A−1は、図
11に示した平均値検出回路52A−1における定電流
源20を、FET111と、このFET111のゲート
111gに接続された電源V1とで構成し、同じく図9
中の定電流源21を、FET113と、このFET11
3のゲート113gに接続された電源V2とで構成した
ものと等価である。
2A−1は、図15に示すように構成してもよい。ここ
で、この図15に示す平均値検出回路52A−1は、図
11に示した平均値検出回路52A−1における定電流
源20を、FET111と、このFET111のゲート
111gに接続された電源V1とで構成し、同じく図9
中の定電流源21を、FET113と、このFET11
3のゲート113gに接続された電源V2とで構成した
ものと等価である。
【0113】従って、この場合は、FET111とFE
T113の各ゲート−ソース間電圧Vgs(111),
Vgs(113)を、それぞれ電源V1,V2で直接変
化させることで、各FET111,113の各ソースフ
ォロア電流Is1,Is2を異なる値に設定することが
できる。すなわち、V1<V2とすれば、Is1<Is
2となるので、FET110のゲート−ソース間電圧V
gs(110)が小さくなり、点24に対して点23の
電位が相対的に上昇する。従って、入力信号の出力の方
が平均値出力より高い電位となるオフセットを、予め強
制的に生じさせることができる。
T113の各ゲート−ソース間電圧Vgs(111),
Vgs(113)を、それぞれ電源V1,V2で直接変
化させることで、各FET111,113の各ソースフ
ォロア電流Is1,Is2を異なる値に設定することが
できる。すなわち、V1<V2とすれば、Is1<Is
2となるので、FET110のゲート−ソース間電圧V
gs(110)が小さくなり、点24に対して点23の
電位が相対的に上昇する。従って、入力信号の出力の方
が平均値出力より高い電位となるオフセットを、予め強
制的に生じさせることができる。
【0114】つまり、この場合は、図11にて前述した
定電流源20を、FET111で構成するとともに、同
じく図11にて前述した定電流源21を、FET113
で構成し、入力信号の方が平均値出力よりも高い電位と
なるように、FET113のゲート電位(V2)をFE
T111のゲート電位(V1)より大きい値に設定した
回路を用いて、強制オフセット生成部を構成している。
定電流源20を、FET111で構成するとともに、同
じく図11にて前述した定電流源21を、FET113
で構成し、入力信号の方が平均値出力よりも高い電位と
なるように、FET113のゲート電位(V2)をFE
T111のゲート電位(V1)より大きい値に設定した
回路を用いて、強制オフセット生成部を構成している。
【0115】また逆に、V2<V1とすれば、Is2<
Is1となるので、FET112のゲート−ソース間電
圧Vgs(112)が小さくなり、今度は、点24に対
して点23の電位が相対的に下降する。従って、入力信
号の出力の方が平均値出力より低い電位となるオフセッ
トを、予め強制的に生じさせることができる。つまり、
この場合は、図11にて前述した定電流源20を、FE
T111で構成するとともに、同じく図11にて前述し
た定電流源21を、FET113で構成し、入力信号の
方が平均値出力よりも低い電位となるように、FET1
11のゲート電位(V1)をFET113のゲート電位
(V2)より大きい値に設定した回路を用いて、強制オ
フセット生成部を構成している。
Is1となるので、FET112のゲート−ソース間電
圧Vgs(112)が小さくなり、今度は、点24に対
して点23の電位が相対的に下降する。従って、入力信
号の出力の方が平均値出力より低い電位となるオフセッ
トを、予め強制的に生じさせることができる。つまり、
この場合は、図11にて前述した定電流源20を、FE
T111で構成するとともに、同じく図11にて前述し
た定電流源21を、FET113で構成し、入力信号の
方が平均値出力よりも低い電位となるように、FET1
11のゲート電位(V1)をFET113のゲート電位
(V2)より大きい値に設定した回路を用いて、強制オ
フセット生成部を構成している。
【0116】このように、この図15に示す平均値検出
回路52A−1によれば、図11における各定電流源2
0,21を、それぞれFET111及び電源V1,FE
T及び電源V2で構成し、各電源V1,V2により、F
ET111,113のソースフォロア電流Is1,Is
2を直接異なる値に設定することで、入力信号と平均値
出力との間で強制的にオフセットを生じさせることがで
きるので、図11に示した平均値検出回路52A−1と
同様の効果ないし利点があるほか、この場合も、上述の
各電流源20,21を実用の回路で極めて容易に実現で
きるという利点がある。
回路52A−1によれば、図11における各定電流源2
0,21を、それぞれFET111及び電源V1,FE
T及び電源V2で構成し、各電源V1,V2により、F
ET111,113のソースフォロア電流Is1,Is
2を直接異なる値に設定することで、入力信号と平均値
出力との間で強制的にオフセットを生じさせることがで
きるので、図11に示した平均値検出回路52A−1と
同様の効果ないし利点があるほか、この場合も、上述の
各電流源20,21を実用の回路で極めて容易に実現で
きるという利点がある。
【0117】なお、図11〜図15に示した各平均値検
出回路52A−1の構成は、それぞれを組み合わせて実
現してもよい。また、図11〜図15に示したように、
オフセット電圧調整回路2A−1は、実用の回路で容易
に実現できるように高抵抗26−1と電源25−1とを
直列に接続した回路で構成して、平均値検出部19の構
成要素である抵抗R17に流れる電流を調整できるよう
にしているが、このオフセット電圧調整回路2A−1を
電流源で構成し、平均値検出部19の抵抗R17とコン
デンサC2−1との接続点22と等化な点(接続端子7
A−1)において平均値検出部19と並列に接続して、
直接、抵抗R17に流れる電流を調整できるようにして
もよい。
出回路52A−1の構成は、それぞれを組み合わせて実
現してもよい。また、図11〜図15に示したように、
オフセット電圧調整回路2A−1は、実用の回路で容易
に実現できるように高抵抗26−1と電源25−1とを
直列に接続した回路で構成して、平均値検出部19の構
成要素である抵抗R17に流れる電流を調整できるよう
にしているが、このオフセット電圧調整回路2A−1を
電流源で構成し、平均値検出部19の抵抗R17とコン
デンサC2−1との接続点22と等化な点(接続端子7
A−1)において平均値検出部19と並列に接続して、
直接、抵抗R17に流れる電流を調整できるようにして
もよい。
【0118】さらに、図11〜図15中の接続端子7A
−1には、オフセット電圧調整回路2A−1が接続され
ているが、このオフセット電圧調整回路2A−1の代わ
りに、プリアンプ51A−1(図7参照)と同一の温度
・電源電圧変動特性を有する補償回路を、抵抗を介して
接続端子7A−1に接続してもよい。つまり、入力信号
について所要の処理を施すプリアンプ(前段回路)51
A−1と同一の温度・電源電圧変動特性を有する補償回
路を、平均値検出部19における抵抗R17とコンデン
サ(容量)C2−1との接続点22と等化な点である接
続端子7A−1において、抵抗を介して、平均値検出部
19と並列に接続する。
−1には、オフセット電圧調整回路2A−1が接続され
ているが、このオフセット電圧調整回路2A−1の代わ
りに、プリアンプ51A−1(図7参照)と同一の温度
・電源電圧変動特性を有する補償回路を、抵抗を介して
接続端子7A−1に接続してもよい。つまり、入力信号
について所要の処理を施すプリアンプ(前段回路)51
A−1と同一の温度・電源電圧変動特性を有する補償回
路を、平均値検出部19における抵抗R17とコンデン
サ(容量)C2−1との接続点22と等化な点である接
続端子7A−1において、抵抗を介して、平均値検出部
19と並列に接続する。
【0119】この場合は、上述の補償回路により、図1
1〜図15にて前述したオフセット電圧調整回路2A−
1と同様に、入力信号と平均値出力との間で強制的に生
じさせたオフセットを調整することができるとともに、
プリアンプ51A−1の温度や電源電圧特性が変動した
場合に影響を受ける平均値検出回路52A−1の入力信
号の誤差(変動)を補償することができる。
1〜図15にて前述したオフセット電圧調整回路2A−
1と同様に、入力信号と平均値出力との間で強制的に生
じさせたオフセットを調整することができるとともに、
プリアンプ51A−1の温度や電源電圧特性が変動した
場合に影響を受ける平均値検出回路52A−1の入力信
号の誤差(変動)を補償することができる。
【0120】図16は上述のような補償回路を図7に示
した平均値検出用集積回路4Aに設けた場合の構成を示
すブロック図であり、この図16に示すように、平均値
検出用集積回路4Aには、プリアンプ51A−1と同一
の温度・電源電圧特性を有する補償回路27が設けられ
られるとともに、この補償回路27からの出力を出す出
力端子27aが設けられており、補償回路27がこの出
力端子27aと抵抗26−1〜26−nとを介して各ス
トリップライン6A−1〜6A−nの端部に設けられた
接続端子7A−1〜7A−nに接続されている。
した平均値検出用集積回路4Aに設けた場合の構成を示
すブロック図であり、この図16に示すように、平均値
検出用集積回路4Aには、プリアンプ51A−1と同一
の温度・電源電圧特性を有する補償回路27が設けられ
られるとともに、この補償回路27からの出力を出す出
力端子27aが設けられており、補償回路27がこの出
力端子27aと抵抗26−1〜26−nとを介して各ス
トリップライン6A−1〜6A−nの端部に設けられた
接続端子7A−1〜7A−nに接続されている。
【0121】そして、この場合の接続端子7A−1〜7
A−nは、補償回路27のための出力端子27aと接続
されてこの補償回路8からの出力を受ける入力端子とし
て構成されている。このような構成により、この平均値
検出用集積回路4Aでは、補償回路27からの出力を、
各抵抗26−1〜26−nを介して、各ストリップライ
ン6A−1〜6A−nの端部に設けられた接続端子7A
−1〜7A−nで受けることにより、図11〜図15に
て前述したオフセット電圧調整回路2A−1と同様に、
各平均値検出回路52A−1〜52A−nにおいて入力
信号と平均値出力との間で強制的に生じさせたオフセッ
トを調整することができるとともに、プリアンプ51A
−1〜51A−nの温度や電源電圧特性が変動した場合
に影響を受ける平均値検出回路52A−1〜52A−n
への入力信号の誤差(変動)を補償することができる。
なお、各平均値検出回路52A−1〜52A−nにおけ
る動作については、図11〜図15にて詳述しているの
でその説明は省略する。
A−nは、補償回路27のための出力端子27aと接続
されてこの補償回路8からの出力を受ける入力端子とし
て構成されている。このような構成により、この平均値
検出用集積回路4Aでは、補償回路27からの出力を、
各抵抗26−1〜26−nを介して、各ストリップライ
ン6A−1〜6A−nの端部に設けられた接続端子7A
−1〜7A−nで受けることにより、図11〜図15に
て前述したオフセット電圧調整回路2A−1と同様に、
各平均値検出回路52A−1〜52A−nにおいて入力
信号と平均値出力との間で強制的に生じさせたオフセッ
トを調整することができるとともに、プリアンプ51A
−1〜51A−nの温度や電源電圧特性が変動した場合
に影響を受ける平均値検出回路52A−1〜52A−n
への入力信号の誤差(変動)を補償することができる。
なお、各平均値検出回路52A−1〜52A−nにおけ
る動作については、図11〜図15にて詳述しているの
でその説明は省略する。
【0122】このように、図16に示す平均値検出用集
積回路4Aによれば、平均値検出回路52A−1〜52
A−nで信号の平均値を検出する際、補償回路27の出
力を用いることで、温度や電源電圧の変動による平均値
検出の誤差を補償することができ、これにより、より正
確な平均値が得られる利点がある。なお、この補償回路
27は、平均値検出用集積回路4Aの外部に設けて、そ
の出力を各平均値検出回路52A−1〜52A−nに分
配できるようにしてもよい。
積回路4Aによれば、平均値検出回路52A−1〜52
A−nで信号の平均値を検出する際、補償回路27の出
力を用いることで、温度や電源電圧の変動による平均値
検出の誤差を補償することができ、これにより、より正
確な平均値が得られる利点がある。なお、この補償回路
27は、平均値検出用集積回路4Aの外部に設けて、そ
の出力を各平均値検出回路52A−1〜52A−nに分
配できるようにしてもよい。
【0123】(b)第2実施例の説明 図17は本発明の第2実施例としての平均値検出装置の
構成を示すブロック図であるが、この図17に示す平均
値検出装置には、プリアンプ(前置回路)12B,平均
値検出回路9B,リミッタアンプ(差動増幅回路)13
B及びモニタ回路10Bが設けられている。
構成を示すブロック図であるが、この図17に示す平均
値検出装置には、プリアンプ(前置回路)12B,平均
値検出回路9B,リミッタアンプ(差動増幅回路)13
B及びモニタ回路10Bが設けられている。
【0124】ここで、プリアンプ12Bは、入力信号を
所望の信号レベルに増幅するものであり、平均値検出回
路9Bは、プリアンプ12Bで増幅された信号の平均値
を検出するものであり、リミッタアンプ13Bは、プリ
アンプ12Bの出力と平均値検出回路9Bからの平均値
出力とを差動入力で受け、所望の信号レベルに増幅して
出力するものである。
所望の信号レベルに増幅するものであり、平均値検出回
路9Bは、プリアンプ12Bで増幅された信号の平均値
を検出するものであり、リミッタアンプ13Bは、プリ
アンプ12Bの出力と平均値検出回路9Bからの平均値
出力とを差動入力で受け、所望の信号レベルに増幅して
出力するものである。
【0125】さらに、上述の平均値検出回路9Bは、プ
リアンプ12Bの出力の平均値を検出するための抵抗R
5とコンデンサ(容量)C6とで構成された平均値検出
部92Bと、FET201(第1FETを用いた第1ソ
ースフォロア回路)と、FET202(第2FETを用
いた第2ソースフォロア回路)と、このFET202の
ソース202sに接続された電流源(制御回路)31B
とで構成されている。
リアンプ12Bの出力の平均値を検出するための抵抗R
5とコンデンサ(容量)C6とで構成された平均値検出
部92Bと、FET201(第1FETを用いた第1ソ
ースフォロア回路)と、FET202(第2FETを用
いた第2ソースフォロア回路)と、このFET202の
ソース202sに接続された電流源(制御回路)31B
とで構成されている。
【0126】ここで、FET201及びFET202
は、入力信号と、平均値検出部92Bで検出した平均値
とをそれぞれ2系統の信号として出力するためのもので
あり、電流源31Bは、後述するモニタ回路10BのD
Cアンプ(DC−Amp)103Bからのフィードバッ
ク信号を用いて、FET202のソースフォロア電流を
制御することで、FET202のリーク電流ILEAKによ
り抵抗R5で生じる電位差を、リミッタアンプ13Bの
入力点bで相殺するようにするものである。なお、FE
T201のソース201sに接続されている定電流源3
0は、FET201のソースに流れるソースフォロア電
流を一定に保つようにするものである。
は、入力信号と、平均値検出部92Bで検出した平均値
とをそれぞれ2系統の信号として出力するためのもので
あり、電流源31Bは、後述するモニタ回路10BのD
Cアンプ(DC−Amp)103Bからのフィードバッ
ク信号を用いて、FET202のソースフォロア電流を
制御することで、FET202のリーク電流ILEAKによ
り抵抗R5で生じる電位差を、リミッタアンプ13Bの
入力点bで相殺するようにするものである。なお、FE
T201のソース201sに接続されている定電流源3
0は、FET201のソースに流れるソースフォロア電
流を一定に保つようにするものである。
【0127】そして、この図17に示すように、プリア
ンプ12B,平均値検出回路9B及びリミッタアンプ1
3Bの上段には、上述のように、FET202のリーク
電流ILEAKにより抵抗R5で生じる電位差を、リミッタ
アンプ13Bの入力点bで相殺するために、モニタ回路
10Bが設けられている。そして、このモニタ回路10
Bは、バイアス回路101B,モニタ用の平均値検出回
路9D及びDCアンプ(直流増幅器タイプの比較回路)
103Bをそなえている。ここで、バイアス回路10B
は、上述のプリアンプ12Bと同一の回路で構成された
ものであり、モニタ用平均値検出回路9Dは、このバイ
アス回路10Bからの出力を入力信号とし上述の平均値
検出回路9Bと同一の構成を有するものであり、DCア
ンプ103Bは、モニタ用平均値検出回路9Dの入出力
信号の電位を比較してその電位差(偏差情報)をフィー
ドバック信号としてモニタ用平均値検出回路9Dへ戻す
ものである。
ンプ12B,平均値検出回路9B及びリミッタアンプ1
3Bの上段には、上述のように、FET202のリーク
電流ILEAKにより抵抗R5で生じる電位差を、リミッタ
アンプ13Bの入力点bで相殺するために、モニタ回路
10Bが設けられている。そして、このモニタ回路10
Bは、バイアス回路101B,モニタ用の平均値検出回
路9D及びDCアンプ(直流増幅器タイプの比較回路)
103Bをそなえている。ここで、バイアス回路10B
は、上述のプリアンプ12Bと同一の回路で構成された
ものであり、モニタ用平均値検出回路9Dは、このバイ
アス回路10Bからの出力を入力信号とし上述の平均値
検出回路9Bと同一の構成を有するものであり、DCア
ンプ103Bは、モニタ用平均値検出回路9Dの入出力
信号の電位を比較してその電位差(偏差情報)をフィー
ドバック信号としてモニタ用平均値検出回路9Dへ戻す
ものである。
【0128】そして、モニタ回路10Bをこのような構
成にすることで、モニタ用平均値検出回路9Dにより、
バイアス回路101Bからの出力信号の平均値を検出
し、DCアンプ103Bにより、モニタ用平均値検出回
路9Dの入力信号(つまり、バイアス回路101Bの出
力信号)の電位と平均値出力信号の電位とを比較して、
その電位差をフィードバック信号として平均値検出回路
9Dの電流源31Dに戻すとともに、平均値検出回路9
Bの電流源31Bにも戻すことができる。
成にすることで、モニタ用平均値検出回路9Dにより、
バイアス回路101Bからの出力信号の平均値を検出
し、DCアンプ103Bにより、モニタ用平均値検出回
路9Dの入力信号(つまり、バイアス回路101Bの出
力信号)の電位と平均値出力信号の電位とを比較して、
その電位差をフィードバック信号として平均値検出回路
9Dの電流源31Dに戻すとともに、平均値検出回路9
Bの電流源31Bにも戻すことができる。
【0129】従って、各電流源(制御回路)31B,3
1Dは、この電位差を用いて、各平均値検出回路9B,
9Dの各FET202のソースフォロア電流を調整(制
御)することで、それぞれFET202のリーク電流I
LEAKにより抵抗R5で生じる電位差をキャンセルできる
ので、各平均値検出回路9B,9Dの各入出力信号の電
位誤差によるDCアンプ103B,リミッタアンプ13
Bの誤作動を防ぐことができるようになる。
1Dは、この電位差を用いて、各平均値検出回路9B,
9Dの各FET202のソースフォロア電流を調整(制
御)することで、それぞれFET202のリーク電流I
LEAKにより抵抗R5で生じる電位差をキャンセルできる
ので、各平均値検出回路9B,9Dの各入出力信号の電
位誤差によるDCアンプ103B,リミッタアンプ13
Bの誤作動を防ぐことができるようになる。
【0130】そして、以下、上述の動作について、次の
図18を用いて詳述する。この図18に示す平均値検出
装置は、図17に示した、各平均値検出回路9B,9D
と、DCアンプ103B及びリミッタアンプ13Bを、
実用の回路として構成した場合の一例を示す図である。
そして、この図18に示すように、モニタ用平均値検出
回路9D及びDCアンプ103Bは、それぞれ平均値検
出回路9B及びリミッタアンプ13Bと同一の構成とな
っている。
図18を用いて詳述する。この図18に示す平均値検出
装置は、図17に示した、各平均値検出回路9B,9D
と、DCアンプ103B及びリミッタアンプ13Bを、
実用の回路として構成した場合の一例を示す図である。
そして、この図18に示すように、モニタ用平均値検出
回路9D及びDCアンプ103Bは、それぞれ平均値検
出回路9B及びリミッタアンプ13Bと同一の構成とな
っている。
【0131】ここで、図17にて前述した各平均値検出
回路9B,9Dの電流源31B,31Dは、この図18
においては、FET203のドレインとソースをそれぞ
れFET204のドレインとソースに接続したものと、
FET212のドレインとソースをそれぞれFET21
3のドレインとソースに接続したもので構成している。
回路9B,9Dの電流源31B,31Dは、この図18
においては、FET203のドレインとソースをそれぞ
れFET204のドレインとソースに接続したものと、
FET212のドレインとソースをそれぞれFET21
3のドレインとソースに接続したもので構成している。
【0132】また、DCアンプ103Bは、差動対構成
のFET215,FET216及び抵抗R9,R10,
これら抵抗R9,R10に接続されたダイオードD4,
FET215のドレインにゲートを接続されたFET2
17,FET216のドレインにゲートを接続されたF
ET218,及び定電流源39〜41で構成されてい
る。
のFET215,FET216及び抵抗R9,R10,
これら抵抗R9,R10に接続されたダイオードD4,
FET215のドレインにゲートを接続されたFET2
17,FET216のドレインにゲートを接続されたF
ET218,及び定電流源39〜41で構成されてい
る。
【0133】そして、リミッタアンプ13Bも同様に、
差動対構成のFET206,FET207及び抵抗R
6,R7,これら抵抗R6,R7に接続されたダイオー
ドD3,FET206のドレインにゲートを接続された
FET208,FET207のドレインにゲートを接続
されたFET209,及び定電流源34〜36で構成さ
れている。なお、DCアンプ103B及びリミッタアン
プ13Bを上述のように構成することは、公知の技術で
あるので、その説明は省略する。
差動対構成のFET206,FET207及び抵抗R
6,R7,これら抵抗R6,R7に接続されたダイオー
ドD3,FET206のドレインにゲートを接続された
FET208,FET207のドレインにゲートを接続
されたFET209,及び定電流源34〜36で構成さ
れている。なお、DCアンプ103B及びリミッタアン
プ13Bを上述のように構成することは、公知の技術で
あるので、その説明は省略する。
【0134】ここで、この図18に示す平均値検出装置
において、モニタ用の平均値検出回路9DのFET21
1のリーク電流IL1と平均値検出用の抵抗R8によ
り、生じた点A1と点B1間の電位差ΔV1(ΔV1=
IL1×R8)は、FET210及びFET211のソ
ースフォロアを通った後の点a1と点b1間の電位差Δ
V1となる。
において、モニタ用の平均値検出回路9DのFET21
1のリーク電流IL1と平均値検出用の抵抗R8によ
り、生じた点A1と点B1間の電位差ΔV1(ΔV1=
IL1×R8)は、FET210及びFET211のソ
ースフォロアを通った後の点a1と点b1間の電位差Δ
V1となる。
【0135】また、平均値検出回路9Bにおいても同様
に、FET202のリーク電流IL2と平均値検出用の
抵抗R5により、点E1と点F1との間で電位差ΔV2
(ΔV2=IL2×R5)を生じ、この電位差ΔV2
は、FET201及びFET202のソースフォロアを
通った後の点e1と点f1との間の電位差ΔV2とな
る。
に、FET202のリーク電流IL2と平均値検出用の
抵抗R5により、点E1と点F1との間で電位差ΔV2
(ΔV2=IL2×R5)を生じ、この電位差ΔV2
は、FET201及びFET202のソースフォロアを
通った後の点e1と点f1との間の電位差ΔV2とな
る。
【0136】今、上段と下段の平均値検出回路9D,9
Bに用いている各素子は、同じものであるので、点a1
と点b1間の電位差ΔV1と、点e1と点f1間の電位
差ΔV2は、同一(ΔV1=ΔV2)となる。そして、
まず、平均値検出回路9DにおけるFET211のリー
ク電流IL1により生じる電位差ΔV1を、キャンセル
させる動作について述べる。
Bに用いている各素子は、同じものであるので、点a1
と点b1間の電位差ΔV1と、点e1と点f1間の電位
差ΔV2は、同一(ΔV1=ΔV2)となる。そして、
まず、平均値検出回路9DにおけるFET211のリー
ク電流IL1により生じる電位差ΔV1を、キャンセル
させる動作について述べる。
【0137】今、点b1の電位が点a1の電位よりΔV
1だけ電位が高くなっている仮定する。このとき、後段
のDCアンプ103Bにおける差動対のFET215及
びFET216の各ゲート電位(点a1と点b1の電
位)には、点b1が点a1よりΔV電位が高い状態で、
それぞれ信号が入力される。すると、DCアンプ103
Bにおける点c1の電位は、この電位差ΔV1だけ電位
が高くなり、この結果、点d1の電位が低くなる。さら
に、FET217のソースフォロアにおける点g1の電
位は、点c1の電位が高くなったことにより、同様に高
くなり、FET218のソースフォロアにおける点h1
では、点d1の電位が低くなったことにより、同様に低
くなる。
1だけ電位が高くなっている仮定する。このとき、後段
のDCアンプ103Bにおける差動対のFET215及
びFET216の各ゲート電位(点a1と点b1の電
位)には、点b1が点a1よりΔV電位が高い状態で、
それぞれ信号が入力される。すると、DCアンプ103
Bにおける点c1の電位は、この電位差ΔV1だけ電位
が高くなり、この結果、点d1の電位が低くなる。さら
に、FET217のソースフォロアにおける点g1の電
位は、点c1の電位が高くなったことにより、同様に高
くなり、FET218のソースフォロアにおける点h1
では、点d1の電位が低くなったことにより、同様に低
くなる。
【0138】ここで、点g1は、FET214のソース
フォロアのゲートにつながっているため、FET214
のゲートの電位も高くなり、これに応じてFET213
のゲート電位も高くなる。従って、FET213のゲー
ト−ソース間電圧Vgsが増加し、このFET213の
ソースに流れるソースフォロア電流が増加するので、点
a1より電位差ΔV1だけ高かった点b1の電位を下げ
ることができる。
フォロアのゲートにつながっているため、FET214
のゲートの電位も高くなり、これに応じてFET213
のゲート電位も高くなる。従って、FET213のゲー
ト−ソース間電圧Vgsが増加し、このFET213の
ソースに流れるソースフォロア電流が増加するので、点
a1より電位差ΔV1だけ高かった点b1の電位を下げ
ることができる。
【0139】すなわち、このようにしてFET211の
リーク電流IL1により生じる電位差ΔV1をキャンセ
ルすることができる。そして、今、上述のように、平均
値検出回路9BにおけるFET202のリーク電流によ
り生じる電位差ΔV2がΔV1と同一(ΔV2=ΔV
1)であることから、点g1を平均値検出回路9BのF
ET205のゲートにも接続すれば、FET211のソ
ースに流れるソースフォロア電流が増加し、点f1の電
位を下げることができるので、FET202のリーク電
流IL2により生じる電位差ΔV2も同時にキャンセル
することができる。なお、上述の場合とは逆に、点b1
の電位の方が点a1の電位より低い場合は、それぞれ逆
の動作により、同様にして電位差ΔV2をキャンセルす
ることができる。
リーク電流IL1により生じる電位差ΔV1をキャンセ
ルすることができる。そして、今、上述のように、平均
値検出回路9BにおけるFET202のリーク電流によ
り生じる電位差ΔV2がΔV1と同一(ΔV2=ΔV
1)であることから、点g1を平均値検出回路9BのF
ET205のゲートにも接続すれば、FET211のソ
ースに流れるソースフォロア電流が増加し、点f1の電
位を下げることができるので、FET202のリーク電
流IL2により生じる電位差ΔV2も同時にキャンセル
することができる。なお、上述の場合とは逆に、点b1
の電位の方が点a1の電位より低い場合は、それぞれ逆
の動作により、同様にして電位差ΔV2をキャンセルす
ることができる。
【0140】以上のように、本発明の平均値検出装置に
よれば、モニタ回路10BのDCアンプ103Bからの
電位差(偏差情報)ΔV1をフィードバックして、電流
源(制御回路)31Bの構成要素であるFET204の
ソースフォロア電流を制御することで、FET202の
リーク電流IL2と抵抗R5によって生じた電位差ΔV
2を、リミッタアンプ13Bの入力点(点f1)でキャ
ンセル(相殺)することができるので、入力信号の平均
値をより正確に検出することができるとともに、平均値
検出装置の性能を大幅に向上させることができる。
よれば、モニタ回路10BのDCアンプ103Bからの
電位差(偏差情報)ΔV1をフィードバックして、電流
源(制御回路)31Bの構成要素であるFET204の
ソースフォロア電流を制御することで、FET202の
リーク電流IL2と抵抗R5によって生じた電位差ΔV
2を、リミッタアンプ13Bの入力点(点f1)でキャ
ンセル(相殺)することができるので、入力信号の平均
値をより正確に検出することができるとともに、平均値
検出装置の性能を大幅に向上させることができる。
【0141】また、バイアス回路101Bをプリアンプ
12Bと同一の回路で構成しているので、モニタ用の平
均値検出回路9Dで得られるフィードバック信号として
の誤差電位(偏差情報)が、平均値検出回路9Bにおけ
るFET202のリーク電流IL2により生じる誤差電
位と同一、あるいはそれにかなり近い値となり、より効
果的にこの誤差電位をキャンセルすることができる。
12Bと同一の回路で構成しているので、モニタ用の平
均値検出回路9Dで得られるフィードバック信号として
の誤差電位(偏差情報)が、平均値検出回路9Bにおけ
るFET202のリーク電流IL2により生じる誤差電
位と同一、あるいはそれにかなり近い値となり、より効
果的にこの誤差電位をキャンセルすることができる。
【0142】なお、本実施例では、上述のように、バイ
アス回路101Bをプリアンプ12Bと同一の回路で構
成しているが、このバイアス回路101Bは、プリアン
プ12Bと同一の温度・電源電圧変動特性を有する回路
(この回路はプリアンプ12Bと同一の構成を有する)
で構成してもよい。次に、図19は、図17にて前述し
たプリアンプ12B,平均値検出回路9B及びリミッタ
アンプ13Bからなる回路(回路部)を2チャネル分設
け、モニタ回路10Bを、それぞれに共通のものとした
平均値検出装置の構成を示す図である。従って、この図
19に示す平均値検出回路の各構成部分及びその動作な
どについての説明は、図17及び図18にて詳述してい
るので、ここでは省略する。
アス回路101Bをプリアンプ12Bと同一の回路で構
成しているが、このバイアス回路101Bは、プリアン
プ12Bと同一の温度・電源電圧変動特性を有する回路
(この回路はプリアンプ12Bと同一の構成を有する)
で構成してもよい。次に、図19は、図17にて前述し
たプリアンプ12B,平均値検出回路9B及びリミッタ
アンプ13Bからなる回路(回路部)を2チャネル分設
け、モニタ回路10Bを、それぞれに共通のものとした
平均値検出装置の構成を示す図である。従って、この図
19に示す平均値検出回路の各構成部分及びその動作な
どについての説明は、図17及び図18にて詳述してい
るので、ここでは省略する。
【0143】そして、このように、平均値検出装置を構
成することで、これら2チャネルに共通のモニタ回路1
0Bにより、図17,図18にて前述したように、リー
ク電流により生じる電位差を、各チャネルでこの共通の
モニタ回路10Bのフィードバック信号を用いてキャン
セルすることができる。なお、上述の平均値検出装置で
は、モニタ回路10Bを2チャネルに共通のものとして
いるが、もちろん、その他複数チャネル分に共通のもの
としてもよい。
成することで、これら2チャネルに共通のモニタ回路1
0Bにより、図17,図18にて前述したように、リー
ク電流により生じる電位差を、各チャネルでこの共通の
モニタ回路10Bのフィードバック信号を用いてキャン
セルすることができる。なお、上述の平均値検出装置で
は、モニタ回路10Bを2チャネルに共通のものとして
いるが、もちろん、その他複数チャネル分に共通のもの
としてもよい。
【0144】また、この場合も、上述の共通のモニタ回
路10Bにおけるバイアス回路101Bは、2チャネル
分設けられているプリアンプ12Bと同一の回路で構成
すれば、リーク電流により生じる電位差をより効果的に
キャンセルすることができる。以上のように、この図1
9に示す平均値検出装置では、各チャネルに共通のモニ
タ回路10Bを設けているので、複数チャネル数分のプ
リアンプ12B,平均値検出回路9B及びリミッタアン
プ13Bからなる回路を有する平均値検出装置の回路規
模を最小限に抑止できる利点がある。
路10Bにおけるバイアス回路101Bは、2チャネル
分設けられているプリアンプ12Bと同一の回路で構成
すれば、リーク電流により生じる電位差をより効果的に
キャンセルすることができる。以上のように、この図1
9に示す平均値検出装置では、各チャネルに共通のモニ
タ回路10Bを設けているので、複数チャネル数分のプ
リアンプ12B,平均値検出回路9B及びリミッタアン
プ13Bからなる回路を有する平均値検出装置の回路規
模を最小限に抑止できる利点がある。
【0145】なお、図20は、プリアンプ12B,平均
値検出回路9B及びリミッタアンプ13Bからなる回路
を複数チャネル分(例えば5チャネル:ch2〜ch
6)設け、各チャネルに共通のモニタ回路10Bを設け
た平均値検出装置を実用の回路で構成した場合の一例を
示す図である。 (c)第3実施例の説明 図21は本発明の第3実施例としての平均値検出装置の
構成を示す図であるが、この図21に示す平均値検出装
置は、簡単に言えば第1実施例の平均値検出回路(装
置)と第2実施例の平均値検出装置とを組み合わせたも
のである。
値検出回路9B及びリミッタアンプ13Bからなる回路
を複数チャネル分(例えば5チャネル:ch2〜ch
6)設け、各チャネルに共通のモニタ回路10Bを設け
た平均値検出装置を実用の回路で構成した場合の一例を
示す図である。 (c)第3実施例の説明 図21は本発明の第3実施例としての平均値検出装置の
構成を示す図であるが、この図21に示す平均値検出装
置は、簡単に言えば第1実施例の平均値検出回路(装
置)と第2実施例の平均値検出装置とを組み合わせたも
のである。
【0146】すなわち、この図21に示す装置は、ま
ず、プリアンプ12B,平均値検出回路9E及びリミッ
タアンプ13Bをそなえている。ここで、プリアンプ1
2B及びリミッタアンプ13Bは、第2実施例と同様の
ものであるので、その説明は省略する。そして、平均値
検出回路9Eは、平均値検出部19と、オフセット電圧
調整回路2A−1と、FET201(第1FETを用い
た第1ソースフォロア回路)と、FET202(第2F
ETを用いた第2ソースフォロア回路)とをそなえてお
り、FET202のソースには電流源(制御回路)31
Bが接続されている。
ず、プリアンプ12B,平均値検出回路9E及びリミッ
タアンプ13Bをそなえている。ここで、プリアンプ1
2B及びリミッタアンプ13Bは、第2実施例と同様の
ものであるので、その説明は省略する。そして、平均値
検出回路9Eは、平均値検出部19と、オフセット電圧
調整回路2A−1と、FET201(第1FETを用い
た第1ソースフォロア回路)と、FET202(第2F
ETを用いた第2ソースフォロア回路)とをそなえてお
り、FET202のソースには電流源(制御回路)31
Bが接続されている。
【0147】さらに、平均値検出部19は、プリアンプ
12Bの出力(入力信号)について、その平均値を検出
するための抵抗R5とコンデンサ(容量)C6とで構成
されている。また、可変抵抗26−1と電源25−1と
を直列に接続したオフセット電圧調整回路2A−1は、
平均値検出部19における抵抗R5とコンデンサC6と
の接続点において平均値検出部19と並列に接続されて
いる。
12Bの出力(入力信号)について、その平均値を検出
するための抵抗R5とコンデンサ(容量)C6とで構成
されている。また、可変抵抗26−1と電源25−1と
を直列に接続したオフセット電圧調整回路2A−1は、
平均値検出部19における抵抗R5とコンデンサC6と
の接続点において平均値検出部19と並列に接続されて
いる。
【0148】さらに、この図21に示す平均値検出装置
は、FET202のリーク電流により抵抗R5で生じる
電位差ΔV3をキャンセル(相殺)するためのモニタ回
路10Eが設けられている。ここで、このモニタ回路1
0Eは、第2実施例と同様のバイアス回路101B及び
DCアンプ(DC−Amp)103Bと、上述の平均値
検出回路9Eと同一の構成を有するモニタ用の平均値検
出回路9Fとをそなえている。
は、FET202のリーク電流により抵抗R5で生じる
電位差ΔV3をキャンセル(相殺)するためのモニタ回
路10Eが設けられている。ここで、このモニタ回路1
0Eは、第2実施例と同様のバイアス回路101B及び
DCアンプ(DC−Amp)103Bと、上述の平均値
検出回路9Eと同一の構成を有するモニタ用の平均値検
出回路9Fとをそなえている。
【0149】このような構成により、この図21に示す
平均値検出装置では、平均値検出回路9Eにおいて、F
ET202のリーク電流により、入力信号と平均値の出
力との間に生じる電位誤差を、第1実施例にて前述した
ように、オフセット電圧調整回路2A−1により調整す
ることができるとともに、第2実施例にて前述したよう
に、モニタ回路10EのDCアンプ103Bからのフィ
ードバック信号である偏差情報を用いて電流源31B,
31Dの電流値を制御することにより、入力信号と平均
値の出力との間に生じる電位誤差をキャンセル(相殺)
することができる。
平均値検出装置では、平均値検出回路9Eにおいて、F
ET202のリーク電流により、入力信号と平均値の出
力との間に生じる電位誤差を、第1実施例にて前述した
ように、オフセット電圧調整回路2A−1により調整す
ることができるとともに、第2実施例にて前述したよう
に、モニタ回路10EのDCアンプ103Bからのフィ
ードバック信号である偏差情報を用いて電流源31B,
31Dの電流値を制御することにより、入力信号と平均
値の出力との間に生じる電位誤差をキャンセル(相殺)
することができる。
【0150】すなわち、この図21に示す平均値検出装
置によれば、第1実施例及び第2実施例にて前述した各
平均値検出装置(回路)を組み合わせることで、入力信
号と平均値出力信号との間のオフセット(電位誤差)
を、オフセット電圧調整回路2A−1及びモニタ回路1
0EのDCアンプ103Bからのフィードバック信号で
ある電位差(偏差情報)を用いて2重に調整することが
でき、これにより、平均値検出装置の性能がさらに向上
する。
置によれば、第1実施例及び第2実施例にて前述した各
平均値検出装置(回路)を組み合わせることで、入力信
号と平均値出力信号との間のオフセット(電位誤差)
を、オフセット電圧調整回路2A−1及びモニタ回路1
0EのDCアンプ103Bからのフィードバック信号で
ある電位差(偏差情報)を用いて2重に調整することが
でき、これにより、平均値検出装置の性能がさらに向上
する。
【0151】(d)その他 なお、上述の各実施例では、各平均値検出回路を、それ
ぞれ例えば図14に示したような構成としているが、も
ちろん他の等価回路に置き換えたものをそれぞれ用いて
も、同様の作用・効果が得られる。具体的には、例え
ば、図14に示した平均値検出回路の等価回路として、
図22に示すような回路を用いることができる。なお、
この場合は、FET110(第1FET),FET11
1及び抵抗R3で第1ソースフォロア回路を構成し、F
ET112(第2FET),FET113及び抵抗R4
で第2ソースフォロア回路を構成している。
ぞれ例えば図14に示したような構成としているが、も
ちろん他の等価回路に置き換えたものをそれぞれ用いて
も、同様の作用・効果が得られる。具体的には、例え
ば、図14に示した平均値検出回路の等価回路として、
図22に示すような回路を用いることができる。なお、
この場合は、FET110(第1FET),FET11
1及び抵抗R3で第1ソースフォロア回路を構成し、F
ET112(第2FET),FET113及び抵抗R4
で第2ソースフォロア回路を構成している。
【0152】
【発明の効果】以上詳述したように、本発明の平均値検
出装置によれば、入力信号からその平均値を検出すべく
抵抗と容量とで構成された平均値検出部と、この平均値
検出部における抵抗と容量との接続点において平均値検
出部と並列に接続されたオフセット電圧調整部とをそな
えているので、容量とオフセット電圧調整部を設けるた
めにそれぞれ個別の端子あるいは配線を設ける必要がな
く、これにより、平均値検出部の周辺に生じるオフセッ
トを調整できる平均値検出装置を、より簡素な構成で実
現でき、平均値検出装置の回路規模を最小限に抑えるこ
とができる利点がある(請求項1)。
出装置によれば、入力信号からその平均値を検出すべく
抵抗と容量とで構成された平均値検出部と、この平均値
検出部における抵抗と容量との接続点において平均値検
出部と並列に接続されたオフセット電圧調整部とをそな
えているので、容量とオフセット電圧調整部を設けるた
めにそれぞれ個別の端子あるいは配線を設ける必要がな
く、これにより、平均値検出部の周辺に生じるオフセッ
トを調整できる平均値検出装置を、より簡素な構成で実
現でき、平均値検出装置の回路規模を最小限に抑えるこ
とができる利点がある(請求項1)。
【0153】また、本発明の平均値検出装置によれば、
上述のオフセット電圧調整部を、電流源として構成し、
この電流源を上記の抵抗と容量との接続点において平均
値検出部と並列に接続してもよいので、平均値検出部の
周辺に生じるオフセットを調整できる平均値検出装置
を、より簡単に構成できる利点がある(請求項2)。さ
らに、本発明の平均値検出装置によれば、上述のオフセ
ット電圧調整部を、高抵抗と電圧源とを直列に接続した
回路で構成し、この回路の高抵抗を上記の抵抗と容量と
の接続点に接続することにより、この回路を、上記の抵
抗と容量との接続点において平均値検出部と並列に接続
してもよいので、平均値検出部の周辺に生じるオフセッ
トを調整できる平均値検出装置を、実用の回路で極めて
容易に実現できる利点がある(請求項3)。
上述のオフセット電圧調整部を、電流源として構成し、
この電流源を上記の抵抗と容量との接続点において平均
値検出部と並列に接続してもよいので、平均値検出部の
周辺に生じるオフセットを調整できる平均値検出装置
を、より簡単に構成できる利点がある(請求項2)。さ
らに、本発明の平均値検出装置によれば、上述のオフセ
ット電圧調整部を、高抵抗と電圧源とを直列に接続した
回路で構成し、この回路の高抵抗を上記の抵抗と容量と
の接続点に接続することにより、この回路を、上記の抵
抗と容量との接続点において平均値検出部と並列に接続
してもよいので、平均値検出部の周辺に生じるオフセッ
トを調整できる平均値検出装置を、実用の回路で極めて
容易に実現できる利点がある(請求項3)。
【0154】また、本発明の平均値検出装置によれば、
入力信号と平均値出力信号との間で強制的にオフセット
を生じさせる強制オフセット生成部を設けてもよいの
で、この強制オフセット生成部により強制的に生じさせ
たオフセットを、上述のオフセット調整部により調整す
ることにより、平均値検出回路の周辺に生じるオフセッ
トを簡単に調整することができる利点がある(請求項
4)。
入力信号と平均値出力信号との間で強制的にオフセット
を生じさせる強制オフセット生成部を設けてもよいの
で、この強制オフセット生成部により強制的に生じさせ
たオフセットを、上述のオフセット調整部により調整す
ることにより、平均値検出回路の周辺に生じるオフセッ
トを簡単に調整することができる利点がある(請求項
4)。
【0155】さらに、本発明の平均値検出装置によれ
ば、上述の強制オフセット生成部を、入力信号の方が平
均値出力信号よりも高い電位となるように、あるいは逆
に、入力信号の方が平均値出力信号よりも低い電位とな
るように、強制的にオフセットを生じさせる回路として
構成してもよいので、オフセット電圧調整部は、この電
位の高低が予め確定しているオフセットを調整するだけ
よく、これにより、平均値検出装置を、より簡素に構成
できるとともに、回路規模も大幅に削減できる利点があ
る(請求項5,6)。
ば、上述の強制オフセット生成部を、入力信号の方が平
均値出力信号よりも高い電位となるように、あるいは逆
に、入力信号の方が平均値出力信号よりも低い電位とな
るように、強制的にオフセットを生じさせる回路として
構成してもよいので、オフセット電圧調整部は、この電
位の高低が予め確定しているオフセットを調整するだけ
よく、これにより、平均値検出装置を、より簡素に構成
できるとともに、回路規模も大幅に削減できる利点があ
る(請求項5,6)。
【0156】また、本発明の平均値検出装置によれば、
強制オフセット生成部を、第1FETを用いた第1ソー
スフォロア回路と、第2FETを用いた第2ソースフォ
ロア回路とで構成し、第1FET及び第2FETの閾値
電圧が同一に設定するとともに、両ソースフォロア電流
がそれぞれ同一に設定し、且つ、入力信号と平均値出力
信号との間で強制的にオフセットを生じさせるべく、第
1FETのゲート幅と第2FETのゲート幅とが異なっ
た幅で構成することにより、上述の入力信号と平均値出
力信号との間で強制的にオフセットを生じさせることが
できる強制オフセット調整部を、実用の回路で極めて容
易に実現できる利点がある(請求項7)。
強制オフセット生成部を、第1FETを用いた第1ソー
スフォロア回路と、第2FETを用いた第2ソースフォ
ロア回路とで構成し、第1FET及び第2FETの閾値
電圧が同一に設定するとともに、両ソースフォロア電流
がそれぞれ同一に設定し、且つ、入力信号と平均値出力
信号との間で強制的にオフセットを生じさせるべく、第
1FETのゲート幅と第2FETのゲート幅とが異なっ
た幅で構成することにより、上述の入力信号と平均値出
力信号との間で強制的にオフセットを生じさせることが
できる強制オフセット調整部を、実用の回路で極めて容
易に実現できる利点がある(請求項7)。
【0157】さらに、本発明の平均値検出装置によれ
ば、上述の第1FETのゲート幅を第2FETのゲート
幅より広く設定すれば、入力信号の方が平均値出力信号
よりも高い電位となり、逆に、第2FETのゲート幅を
第1FETのゲート幅より広く設定すれば、入力信号の
方が平均値出力信号よりも低い電位となるので、オフセ
ット電圧調整部は、この電位の高低が予め確定している
オフセットを調整するようにすればよく、これにより、
平均値検出装置を、実用の回路でより簡素に構成できる
とともに、回路規模も大幅に削減できる利点がある(請
求項8,9)。
ば、上述の第1FETのゲート幅を第2FETのゲート
幅より広く設定すれば、入力信号の方が平均値出力信号
よりも高い電位となり、逆に、第2FETのゲート幅を
第1FETのゲート幅より広く設定すれば、入力信号の
方が平均値出力信号よりも低い電位となるので、オフセ
ット電圧調整部は、この電位の高低が予め確定している
オフセットを調整するようにすればよく、これにより、
平均値検出装置を、実用の回路でより簡素に構成できる
とともに、回路規模も大幅に削減できる利点がある(請
求項8,9)。
【0158】また、本発明の平均値検出装置によれば、
上述の強制オフセット生成部を、第1FETを用いた第
1ソースフォロア回路と、第2FETを用いた第2ソー
スフォロア回路とで構成し、第1FETのソースにFE
Tからなる第1ダイオードを介して第1定電流源を接続
するとともに、第2FETのソースにFETからなる第
2ダイオードを介して第2定電流源を接続して、且つ、
上記の第1FET及び第2FETの閾値電圧及びゲート
幅がそれぞれ同一に設定するとともに、上記の各定電流
源の電流を同一に設定し、更に、入力信号と平均値出力
信号との間で強制的にオフセットを生じさせるべく、第
1ダイオードのゲート幅と第2ダイオードのゲート幅と
が異なった幅で構成してもよいので、この場合も、入力
信号と平均値出力信号との間で強制的にオフセットを生
じさせる強制オフセット調整部を、実用の回路で極めて
容易に実現することができる利点がある(請求項1
0)。
上述の強制オフセット生成部を、第1FETを用いた第
1ソースフォロア回路と、第2FETを用いた第2ソー
スフォロア回路とで構成し、第1FETのソースにFE
Tからなる第1ダイオードを介して第1定電流源を接続
するとともに、第2FETのソースにFETからなる第
2ダイオードを介して第2定電流源を接続して、且つ、
上記の第1FET及び第2FETの閾値電圧及びゲート
幅がそれぞれ同一に設定するとともに、上記の各定電流
源の電流を同一に設定し、更に、入力信号と平均値出力
信号との間で強制的にオフセットを生じさせるべく、第
1ダイオードのゲート幅と第2ダイオードのゲート幅と
が異なった幅で構成してもよいので、この場合も、入力
信号と平均値出力信号との間で強制的にオフセットを生
じさせる強制オフセット調整部を、実用の回路で極めて
容易に実現することができる利点がある(請求項1
0)。
【0159】さらに、本発明の平均値検出装置によれ
ば、上述の第1ダイオードのゲート幅を第2ダイオード
のゲート幅より広く設定すれば、入力信号の方が平均値
出力信号よりも高い電位となり、逆に、第2ダイオード
のゲート幅を第2ダイオードのゲート幅より広く設定す
れば、入力信号の方が平均値出力信号よりも低い電位と
なるので、オフセット電圧調整部は、この電位の高低が
予め確定しているオフセットを調整するように構成すれ
ばよく、これにより、平均値検出装置を、実用の回路で
より簡素に構成できるとともに、回路規模も大幅に削減
できる利点がある(請求項11,12)。
ば、上述の第1ダイオードのゲート幅を第2ダイオード
のゲート幅より広く設定すれば、入力信号の方が平均値
出力信号よりも高い電位となり、逆に、第2ダイオード
のゲート幅を第2ダイオードのゲート幅より広く設定す
れば、入力信号の方が平均値出力信号よりも低い電位と
なるので、オフセット電圧調整部は、この電位の高低が
予め確定しているオフセットを調整するように構成すれ
ばよく、これにより、平均値検出装置を、実用の回路で
より簡素に構成できるとともに、回路規模も大幅に削減
できる利点がある(請求項11,12)。
【0160】また、本発明の平均値検出装置によれば、
上述の強制オフセット生成部を、第1FETを用いた第
1ソースフォロア回路と、第2FETを用いた第2ソー
スフォロア回路とで構成し、第1FETのソースに第1
電流源を接続するとともに、第2FETのソースに第2
電流源を接続して、且つ、第1FET及び第2FETの
閾値電圧及びゲート幅がそれぞれ同一に設定し、更に、
入力信号と平均値出力信号との間で強制的にオフセット
を生じさせるべく、第1電流源の電流値と第2電流源の
電流値とを異なった値に設定してもよいので、この場合
も、入力信号と平均値出力信号との間で強制的にオフセ
ットを生じさせる強制オフセット調整部を、実用の回路
で極めて容易に実現することができる利点がある(請求
項13)。
上述の強制オフセット生成部を、第1FETを用いた第
1ソースフォロア回路と、第2FETを用いた第2ソー
スフォロア回路とで構成し、第1FETのソースに第1
電流源を接続するとともに、第2FETのソースに第2
電流源を接続して、且つ、第1FET及び第2FETの
閾値電圧及びゲート幅がそれぞれ同一に設定し、更に、
入力信号と平均値出力信号との間で強制的にオフセット
を生じさせるべく、第1電流源の電流値と第2電流源の
電流値とを異なった値に設定してもよいので、この場合
も、入力信号と平均値出力信号との間で強制的にオフセ
ットを生じさせる強制オフセット調整部を、実用の回路
で極めて容易に実現することができる利点がある(請求
項13)。
【0161】さらに、本発明の平均値検出装置によれ
ば、上述の第2電流源の電流値を第1電流源の電流値よ
り大きく設定すれば、入力信号の方が平均値出力信号よ
りも高い電位となり、逆に、第1電流源の電流値を第2
電流源の電流値より大きく設定すれば、入力信号の方が
平均値出力信号よりも低い電位となるので、オフセット
電圧調整部は、この電位の高低が予め確定しているオフ
セットを調整するようにすればよく、これにより、平均
値検出装置を、実用の回路でより簡素に構成できるとと
もに、回路規模も大幅に削減できる利点がある(請求項
14,15)。
ば、上述の第2電流源の電流値を第1電流源の電流値よ
り大きく設定すれば、入力信号の方が平均値出力信号よ
りも高い電位となり、逆に、第1電流源の電流値を第2
電流源の電流値より大きく設定すれば、入力信号の方が
平均値出力信号よりも低い電位となるので、オフセット
電圧調整部は、この電位の高低が予め確定しているオフ
セットを調整するようにすればよく、これにより、平均
値検出装置を、実用の回路でより簡素に構成できるとと
もに、回路規模も大幅に削減できる利点がある(請求項
14,15)。
【0162】また、本発明の平均値検出装置によれば、
上述の第1電流源を、第3FETとこの第3FETのソ
ースに接続された第3抵抗とで構成するとともに、上述
の第2電流源を、第4FETとこの第4FETのソース
に接続された第4抵抗とで構成し、入力信号の方が平均
値出力信号よりも高い電位となるように、第4FETの
ゲート幅を第3FETのゲート幅のN(Nは第3抵抗の
値/第4抵抗の値)倍に設定してもよく、逆に、入力信
号の方が平均値出力信号よりも低い電位となるように、
第3FETのゲート幅を第4FETのゲート幅のN(N
は同じく第3抵抗の値/第4抵抗の値)倍に設定しても
よいので、これら第1電流源及び第2電流源を、実用の
回路で極めて容易に実現できる利点がある(請求項1
6,17)。
上述の第1電流源を、第3FETとこの第3FETのソ
ースに接続された第3抵抗とで構成するとともに、上述
の第2電流源を、第4FETとこの第4FETのソース
に接続された第4抵抗とで構成し、入力信号の方が平均
値出力信号よりも高い電位となるように、第4FETの
ゲート幅を第3FETのゲート幅のN(Nは第3抵抗の
値/第4抵抗の値)倍に設定してもよく、逆に、入力信
号の方が平均値出力信号よりも低い電位となるように、
第3FETのゲート幅を第4FETのゲート幅のN(N
は同じく第3抵抗の値/第4抵抗の値)倍に設定しても
よいので、これら第1電流源及び第2電流源を、実用の
回路で極めて容易に実現できる利点がある(請求項1
6,17)。
【0163】さらに、本発明の平均値検出装置によれ
ば、上述の第1電流源を、第3FETとこの第3FET
のソースに接続された第3抵抗とで構成するとともに、
上述の第2電流源を、第4FETとこの第4FETのソ
ースに接続された第4抵抗とで構成し、入力信号の方が
平均値出力信号よりも高い電位となるように、第3抵抗
の値を第4抵抗の値より大きい値に設定してもよく、逆
に、入力信号の方が平均値出力信号よりも低い電位とな
るように、第4抵抗の値を第3抵抗の値より大きい値に
設定しもよいので、この場合も、これら第1電流源及び
第2電流源を、実用の回路で極めて容易に実現できる利
点がある(請求項18,19)。
ば、上述の第1電流源を、第3FETとこの第3FET
のソースに接続された第3抵抗とで構成するとともに、
上述の第2電流源を、第4FETとこの第4FETのソ
ースに接続された第4抵抗とで構成し、入力信号の方が
平均値出力信号よりも高い電位となるように、第3抵抗
の値を第4抵抗の値より大きい値に設定してもよく、逆
に、入力信号の方が平均値出力信号よりも低い電位とな
るように、第4抵抗の値を第3抵抗の値より大きい値に
設定しもよいので、この場合も、これら第1電流源及び
第2電流源を、実用の回路で極めて容易に実現できる利
点がある(請求項18,19)。
【0164】また、本発明の平均値検出装置によれば、
上述の第1電流源を、第3FETで構成するとともに、
上述の第2電流源を、第4FETで構成し、入力信号の
方が平均値出力信号よりも高い電位となるように、第4
FETのゲート電位を第3FETのゲート電位より高い
値に設定してもよく、逆に、入力信号の方が平均値出力
信号よりも低い電位となるように、第3FETのゲート
電位を第4FETのゲート電位より高い値に設定しても
よいので、この場合も、これら第1電流源及び第2電流
源を、実用の回路で極めて容易に実現できる他、抵抗を
用いない分、より回路規模を削減できる利点がある(請
求項20,21)。
上述の第1電流源を、第3FETで構成するとともに、
上述の第2電流源を、第4FETで構成し、入力信号の
方が平均値出力信号よりも高い電位となるように、第4
FETのゲート電位を第3FETのゲート電位より高い
値に設定してもよく、逆に、入力信号の方が平均値出力
信号よりも低い電位となるように、第3FETのゲート
電位を第4FETのゲート電位より高い値に設定しても
よいので、この場合も、これら第1電流源及び第2電流
源を、実用の回路で極めて容易に実現できる他、抵抗を
用いない分、より回路規模を削減できる利点がある(請
求項20,21)。
【0165】さらに、本発明の平均値検出装置によれ
ば、平均値検出部の入力側に接続され入力信号について
所要の処理を施す前段回路と同一の温度・電源電圧変動
特性を有する補償回路を設け、この補償回路を、平均値
検出部における抵抗と容量との接続点において、抵抗を
介して、平均値検出部と並列に接続してもよいので、平
均値検出部における温度や電源電圧の変動などによる平
均値の誤差を、この補償回路により補償することがで
き、これにより、入力信号の平均値検出の信頼性をさら
に向上させることができる利点がある(請求項22)。
ば、平均値検出部の入力側に接続され入力信号について
所要の処理を施す前段回路と同一の温度・電源電圧変動
特性を有する補償回路を設け、この補償回路を、平均値
検出部における抵抗と容量との接続点において、抵抗を
介して、平均値検出部と並列に接続してもよいので、平
均値検出部における温度や電源電圧の変動などによる平
均値の誤差を、この補償回路により補償することがで
き、これにより、入力信号の平均値検出の信頼性をさら
に向上させることができる利点がある(請求項22)。
【0166】また、本発明の平均値検出用集積回路によ
れば、入力信号について所要の処理を施す前段回路と、
この前段回路の出力からその平均値を検出すべく抵抗と
容量とで構成されるべき平均値検出部の構成要素として
の抵抗と、この平均値検出部からの平均値出力信号につ
いて所要の処理を施す後段回路とをそなえた回路部を複
数チャネル数分そなえた集積回路において、各回路部の
入出力方向に対し交叉した方向にストリップラインを形
成し、各ストリップラインの端部に、平均値検出部の構
成要素としての容量及びオフセット電圧調整部のための
接続端子を設けてもよいので、平均値検出部の構成要素
としての容量及びオフセット電圧調整部を、これらを接
続するための接続端子に接続して、集積回路外に設ける
ことができ、これにより平均値検出用集積回路の回路規
模を大幅に削減できる利点がある(請求項23)。
れば、入力信号について所要の処理を施す前段回路と、
この前段回路の出力からその平均値を検出すべく抵抗と
容量とで構成されるべき平均値検出部の構成要素として
の抵抗と、この平均値検出部からの平均値出力信号につ
いて所要の処理を施す後段回路とをそなえた回路部を複
数チャネル数分そなえた集積回路において、各回路部の
入出力方向に対し交叉した方向にストリップラインを形
成し、各ストリップラインの端部に、平均値検出部の構
成要素としての容量及びオフセット電圧調整部のための
接続端子を設けてもよいので、平均値検出部の構成要素
としての容量及びオフセット電圧調整部を、これらを接
続するための接続端子に接続して、集積回路外に設ける
ことができ、これにより平均値検出用集積回路の回路規
模を大幅に削減できる利点がある(請求項23)。
【0167】さらに、本発明の平均値検出用集積回路に
よれば、上述のストリップラインの端部に、平均値検出
部の構成要素としての容量のための接続端子を設けると
ともに、このストリップラインの端部に、高抵抗を介し
て、オフセット電圧調整部の構成要素としての電圧源の
ための接続端子を設けてもよいので、平均値検出部の構
成要素としての容量及びオフセット電圧調整部の構成要
素としての電圧源を、それぞれのための接続端子に接続
して、集積回路外に設けることができ、これにより平均
値検出用集積回路の回路規模を大幅に削減できる利点が
ある(請求項24)。
よれば、上述のストリップラインの端部に、平均値検出
部の構成要素としての容量のための接続端子を設けると
ともに、このストリップラインの端部に、高抵抗を介し
て、オフセット電圧調整部の構成要素としての電圧源の
ための接続端子を設けてもよいので、平均値検出部の構
成要素としての容量及びオフセット電圧調整部の構成要
素としての電圧源を、それぞれのための接続端子に接続
して、集積回路外に設けることができ、これにより平均
値検出用集積回路の回路規模を大幅に削減できる利点が
ある(請求項24)。
【0168】また、本発明の平均値検出用集積回路によ
れば、上述の前段回路と同一の温度・電源電圧変動特性
を有する補償回路を設けるとともに、この補償回路から
の出力を出す出力端子と、各ストリップラインの端部に
設けられ補償回路のための出力端子と接続されて補償回
路からの出力を受ける入力端子とを設けてもよいので、
平均値検出部における温度や電源電圧の変動による平均
値の誤差を補償することができ、これにより平均値検出
用集積回路の性能を大幅に向上させることができる利点
がある(請求項25)。
れば、上述の前段回路と同一の温度・電源電圧変動特性
を有する補償回路を設けるとともに、この補償回路から
の出力を出す出力端子と、各ストリップラインの端部に
設けられ補償回路のための出力端子と接続されて補償回
路からの出力を受ける入力端子とを設けてもよいので、
平均値検出部における温度や電源電圧の変動による平均
値の誤差を補償することができ、これにより平均値検出
用集積回路の性能を大幅に向上させることができる利点
がある(請求項25)。
【0169】さらに、本発明の平均値検出用集積回路に
よれば、上述の前段回路を前置増幅器として構成すると
ともに、上述の後段回路を前置増幅器からの出力と平均
値検出部の出力とを差動入力で受ける差動増幅器として
構成してもよいので、上述の平均値検出用集積回路を、
実用の回路で極めて容易に実現できる利点がある(請求
項26)。
よれば、上述の前段回路を前置増幅器として構成すると
ともに、上述の後段回路を前置増幅器からの出力と平均
値検出部の出力とを差動入力で受ける差動増幅器として
構成してもよいので、上述の平均値検出用集積回路を、
実用の回路で極めて容易に実現できる利点がある(請求
項26)。
【0170】また、本発明の平均値検出装置によれば、
入力信号についてその平均値を検出すべく抵抗と容量と
で構成された平均値検出部と、第1FETを用いた第1
ソースフォロア回路と、第2FETを用いた第2ソース
フォロア回路とをそなえた平均値検出回路において、第
2ソースフォロア回路の第2FETのリーク電流により
生じる電位差を相殺すべく、バイアス回路と、このバイ
アス回路からの出力を入力信号とし平均値検出回路と同
一構成をとるモニタ用平均値検出回路と、このモニタ用
平均値検出回路の入出力信号を比較してその偏差情報を
フィードバック信号としてモニタ用平均値検出回路へ戻
す直流増幅器タイプの比較回路とからなるモニタ回路を
そなえ、このモニタ回路のフィードバック信号としての
偏差情報を用いて、第2ソースフォロア回路のソースフ
ォロア電流を制御する制御回路が設けられているので、
第2ソースフォロア回路の第2FETのリーク電流によ
り生じる電位差が原因である平均値検出回路における平
均値検出の誤差を抑止することができるので、平均値検
出装置の性能を大幅に向上させることができる利点があ
る(請求項27)。
入力信号についてその平均値を検出すべく抵抗と容量と
で構成された平均値検出部と、第1FETを用いた第1
ソースフォロア回路と、第2FETを用いた第2ソース
フォロア回路とをそなえた平均値検出回路において、第
2ソースフォロア回路の第2FETのリーク電流により
生じる電位差を相殺すべく、バイアス回路と、このバイ
アス回路からの出力を入力信号とし平均値検出回路と同
一構成をとるモニタ用平均値検出回路と、このモニタ用
平均値検出回路の入出力信号を比較してその偏差情報を
フィードバック信号としてモニタ用平均値検出回路へ戻
す直流増幅器タイプの比較回路とからなるモニタ回路を
そなえ、このモニタ回路のフィードバック信号としての
偏差情報を用いて、第2ソースフォロア回路のソースフ
ォロア電流を制御する制御回路が設けられているので、
第2ソースフォロア回路の第2FETのリーク電流によ
り生じる電位差が原因である平均値検出回路における平
均値検出の誤差を抑止することができるので、平均値検
出装置の性能を大幅に向上させることができる利点があ
る(請求項27)。
【0171】さらに、本発明の平均値検出装置によれ
ば、入力信号について所要の処理を施す前置回路と、こ
の前置回路の出力の平均値を検出すべく抵抗と容量とで
構成された平均値検出部と、第1FETを用いた第1ソ
ースフォロア回路と、第2FETを用いた第2ソースフ
ォロア回路とをそなえた平均値検出回路と、前置回路の
出力と平均値検出回路の出力とを差動入力で受ける差動
増幅回路とをそなえ、上述の平均値検出回路における第
2ソースフォロア回路の第2FETのリーク電流により
生じる電位差を相殺すべく、バイアス回路と、このバイ
アス回路からの出力を入力信号とし平均値検出回路と同
一構成をとるモニタ用平均値検出回路と、このモニタ用
平均値検出回路の入出力信号を比較してその偏差情報を
フィードバック信号としてモニタ用平均値検出回路へ戻
す直流増幅器タイプの比較回路とからなるモニタ回路を
そなえ、このモニタ回路のフィードバック信号としての
偏差情報を用いて、第2ソースフォロア回路のソースフ
ォロア電流を制御することにより、リーク電流により生
じる電位差を差動増幅回路の入力点で相殺する制御回路
が設けられているので、この平均値検出装置を、実用の
回路で極めて容易に実現することができるとともに、こ
の場合も、第2ソースフォロア回路の第2FETのリー
ク電流により生じる電位差が原因である、平均値検出回
路における平均値検出の誤差を抑止することができ、こ
れにより平均値検出装置の性能を大幅に向上させること
ができる利点がある(請求項28)。
ば、入力信号について所要の処理を施す前置回路と、こ
の前置回路の出力の平均値を検出すべく抵抗と容量とで
構成された平均値検出部と、第1FETを用いた第1ソ
ースフォロア回路と、第2FETを用いた第2ソースフ
ォロア回路とをそなえた平均値検出回路と、前置回路の
出力と平均値検出回路の出力とを差動入力で受ける差動
増幅回路とをそなえ、上述の平均値検出回路における第
2ソースフォロア回路の第2FETのリーク電流により
生じる電位差を相殺すべく、バイアス回路と、このバイ
アス回路からの出力を入力信号とし平均値検出回路と同
一構成をとるモニタ用平均値検出回路と、このモニタ用
平均値検出回路の入出力信号を比較してその偏差情報を
フィードバック信号としてモニタ用平均値検出回路へ戻
す直流増幅器タイプの比較回路とからなるモニタ回路を
そなえ、このモニタ回路のフィードバック信号としての
偏差情報を用いて、第2ソースフォロア回路のソースフ
ォロア電流を制御することにより、リーク電流により生
じる電位差を差動増幅回路の入力点で相殺する制御回路
が設けられているので、この平均値検出装置を、実用の
回路で極めて容易に実現することができるとともに、こ
の場合も、第2ソースフォロア回路の第2FETのリー
ク電流により生じる電位差が原因である、平均値検出回
路における平均値検出の誤差を抑止することができ、こ
れにより平均値検出装置の性能を大幅に向上させること
ができる利点がある(請求項28)。
【0172】また、本発明の平均値検出装置によれば、
上述のバイアス回路を、上述の前置回路と同一の温度・
電源電圧変動特性を有する回路、あるいは、上述の前置
回路と同一の回路として構成してもよいので、モニタ回
路のフィードバック信号としての偏差情報を、前置回路
と同一の温度・電源電圧変動特性、あるいは同一の特性
にすることができ、これにより、上述のリーク電流によ
り生じる電位差を、より効果的に相殺することができ、
平均値検出装置の性能を大幅に向上させることができる
(請求項29,30)。
上述のバイアス回路を、上述の前置回路と同一の温度・
電源電圧変動特性を有する回路、あるいは、上述の前置
回路と同一の回路として構成してもよいので、モニタ回
路のフィードバック信号としての偏差情報を、前置回路
と同一の温度・電源電圧変動特性、あるいは同一の特性
にすることができ、これにより、上述のリーク電流によ
り生じる電位差を、より効果的に相殺することができ、
平均値検出装置の性能を大幅に向上させることができる
(請求項29,30)。
【0173】さらに、本発明の平均値検出装置によれ
ば、入力信号について所要の処理を施す前置回路と、こ
の前置回路の出力の平均値を検出すべく抵抗と容量とで
構成された平均値検出部と、第1FETを用いた第1ソ
ースフォロア回路と、第2FETを用いた第2ソースフ
ォロア回路とをそなえた平均値検出回路と、前置回路の
出力と平均値検出回路の出力とを差動入力で受ける差動
増幅回路とをそなえた回路部を複数チャネル数分そなえ
各平均値検出回路における第2ソースフォロア回路の第
2FETのリーク電流により生じる電位差を相殺すべ
く、バイアス回路と、該バイアス回路からの出力を入力
信号とし平均値検出回路と同一構成をとるモニタ用平均
値検出回路と、このモニタ用平均値検出回路の入出力信
号を比較してその偏差情報をフィードバック信号として
モニタ用平均値検出回路へ戻す直流増幅器タイプの比較
回路とからなる共通のモニタ回路をそなえ、この共通の
モニタ回路におけるフィードバック信号としての偏差情
報を用いて、各第2ソースフォロア回路のソースフォロ
ア電流を制御することにより、リーク電流により生じる
電位差を各差動増幅回路の入力点で相殺する制御回路が
各チャネル毎に設けられているので、複数の入力信号に
対する平均値検出装置を、実用の回路で極めて容易に実
現することができるとともに、各第2ソースフォロア回
路の第2FETのリーク電流により生じる電位差が原因
である、各平均値検出回路における平均値検出の誤差を
それぞれ抑止することができ、これにより平均値検出装
置の性能を大幅に向上させることができる利点がある。
また、モニタ回路は、各チャネルに共通のものとしてい
るので、上述の平均値検出装置の回路規模を大幅に削減
できる利点もある(請求項31)。
ば、入力信号について所要の処理を施す前置回路と、こ
の前置回路の出力の平均値を検出すべく抵抗と容量とで
構成された平均値検出部と、第1FETを用いた第1ソ
ースフォロア回路と、第2FETを用いた第2ソースフ
ォロア回路とをそなえた平均値検出回路と、前置回路の
出力と平均値検出回路の出力とを差動入力で受ける差動
増幅回路とをそなえた回路部を複数チャネル数分そなえ
各平均値検出回路における第2ソースフォロア回路の第
2FETのリーク電流により生じる電位差を相殺すべ
く、バイアス回路と、該バイアス回路からの出力を入力
信号とし平均値検出回路と同一構成をとるモニタ用平均
値検出回路と、このモニタ用平均値検出回路の入出力信
号を比較してその偏差情報をフィードバック信号として
モニタ用平均値検出回路へ戻す直流増幅器タイプの比較
回路とからなる共通のモニタ回路をそなえ、この共通の
モニタ回路におけるフィードバック信号としての偏差情
報を用いて、各第2ソースフォロア回路のソースフォロ
ア電流を制御することにより、リーク電流により生じる
電位差を各差動増幅回路の入力点で相殺する制御回路が
各チャネル毎に設けられているので、複数の入力信号に
対する平均値検出装置を、実用の回路で極めて容易に実
現することができるとともに、各第2ソースフォロア回
路の第2FETのリーク電流により生じる電位差が原因
である、各平均値検出回路における平均値検出の誤差を
それぞれ抑止することができ、これにより平均値検出装
置の性能を大幅に向上させることができる利点がある。
また、モニタ回路は、各チャネルに共通のものとしてい
るので、上述の平均値検出装置の回路規模を大幅に削減
できる利点もある(請求項31)。
【0174】また、本発明の平均値検出装置によれば、
上述の共通のバイアス回路を、各前置回路と同一の回路
として構成してもよいので、モニタ回路のフィードバッ
ク信号としての偏差情報を、前置回路と同一の特性にす
ることができ、これにより、上述のリーク電流により生
じる電位差を、より効果的に相殺することができ、上述
のように回路部を複数チャネル数分有する平均値検出装
置の性能を、さらに大幅に向上させることができる(請
求項32)。
上述の共通のバイアス回路を、各前置回路と同一の回路
として構成してもよいので、モニタ回路のフィードバッ
ク信号としての偏差情報を、前置回路と同一の特性にす
ることができ、これにより、上述のリーク電流により生
じる電位差を、より効果的に相殺することができ、上述
のように回路部を複数チャネル数分有する平均値検出装
置の性能を、さらに大幅に向上させることができる(請
求項32)。
【0175】さらに、本発明の平均値検出装置によれ
ば、入力信号についてその平均値を検出すべく抵抗と容
量とで構成された平均値検出部と、この平均値検出部に
おける抵抗と容量との接続点においてこの平均値検出部
と並列に接続されたオフセット電圧調整部と、第1FE
Tを用いた第1ソースフォロア回路と、第2FETを用
いた第2ソースフォロア回路とをそなえた平均値検出回
路において、第2ソースフォロア回路の第2FETのリ
ーク電流により生じる電位差を相殺すべく、バイアス回
路と、このバイアス回路からの出力を入力信号とし平均
値検出回路と同一構成をとるモニタ用平均値検出回路
と、このモニタ用平均値検出回路の入出力信号を比較し
てその偏差情報をフィードバック信号としてモニタ用平
均値検出回路へ戻す直流増幅器タイプの比較回路とから
なるモニタ回路をそなえ、このモニタ回路のフィードバ
ック信号としての偏差情報を用いて、第2ソースフォロ
ア回路のソースフォロア電流を制御する制御回路が設け
られているので、第2ソースフォロア回路の第2FET
のリーク電流により生じる電位差が原因である平均値検
出回路における平均値検出の誤差を抑止することができ
るとともに、オフセット電圧調整部によりさらにこの誤
差を低減させることができるので、平均値検出装置の性
能を、さらに大幅に向上させることができる利点がある
(請求項33)。
ば、入力信号についてその平均値を検出すべく抵抗と容
量とで構成された平均値検出部と、この平均値検出部に
おける抵抗と容量との接続点においてこの平均値検出部
と並列に接続されたオフセット電圧調整部と、第1FE
Tを用いた第1ソースフォロア回路と、第2FETを用
いた第2ソースフォロア回路とをそなえた平均値検出回
路において、第2ソースフォロア回路の第2FETのリ
ーク電流により生じる電位差を相殺すべく、バイアス回
路と、このバイアス回路からの出力を入力信号とし平均
値検出回路と同一構成をとるモニタ用平均値検出回路
と、このモニタ用平均値検出回路の入出力信号を比較し
てその偏差情報をフィードバック信号としてモニタ用平
均値検出回路へ戻す直流増幅器タイプの比較回路とから
なるモニタ回路をそなえ、このモニタ回路のフィードバ
ック信号としての偏差情報を用いて、第2ソースフォロ
ア回路のソースフォロア電流を制御する制御回路が設け
られているので、第2ソースフォロア回路の第2FET
のリーク電流により生じる電位差が原因である平均値検
出回路における平均値検出の誤差を抑止することができ
るとともに、オフセット電圧調整部によりさらにこの誤
差を低減させることができるので、平均値検出装置の性
能を、さらに大幅に向上させることができる利点がある
(請求項33)。
【図1】本発明の原理ブロック図である。
【図2】本発明の原理ブロック図である。
【図3】本発明の原理ブロック図である。
【図4】本発明の原理ブロック図である。
【図5】本発明の原理ブロック図である。
【図6】本発明の原理ブロック図である。
【図7】本発明の第1実施例としての平均値検出用集積
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図8】本発明の第1実施例としての平均値検出用集積
回路の他の構成を示すブロック図である。
回路の他の構成を示すブロック図である。
【図9】本発明の第1実施例としての平均値検出用集積
回路を実用の回路で構成した場合の一例を示す図であ
る。
回路を実用の回路で構成した場合の一例を示す図であ
る。
【図10】本発明の第1実施例としての平均値検出用集
積回路の外観の一例を示す図である。
積回路の外観の一例を示す図である。
【図11】本発明の第1実施例としての平均値検出用集
積回路の要部である平均値検出回路の構成を示す図であ
る。
積回路の要部である平均値検出回路の構成を示す図であ
る。
【図12】本発明の第1実施例としての平均値検出用集
積回路の要部である平均値検出回路の他の構成を示す図
である。
積回路の要部である平均値検出回路の他の構成を示す図
である。
【図13】ダイオードをFETで構成した場合のダイオ
ード特性を示す図である。
ード特性を示す図である。
【図14】本発明の第1実施例としての平均値検出用集
積回路の要部である平均値検出回路の他の構成を示す図
である。
積回路の要部である平均値検出回路の他の構成を示す図
である。
【図15】本発明の第1実施例としての平均値検出用集
積回路の要部である平均値検出回路の他の構成を示す図
である。
積回路の要部である平均値検出回路の他の構成を示す図
である。
【図16】本発明の第1実施例としての平均値検出用集
積回路に補償回路を設けた場合の構成を示すブロック図
である。
積回路に補償回路を設けた場合の構成を示すブロック図
である。
【図17】本発明の第2実施例としての平均値検出装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図18】本発明の第2実施例としての平均値検出装置
の要部を実用の回路で構成した場合の一例を示す図であ
る。
の要部を実用の回路で構成した場合の一例を示す図であ
る。
【図19】本発明の第2実施例としての平均値検出装置
の他の構成を示すブロック図である。
の他の構成を示すブロック図である。
【図20】本発明の第2実施例としての平均値検出装置
を実用の回路で構成した場合の一例を示す図である。
を実用の回路で構成した場合の一例を示す図である。
【図21】本発明の第3実施例としての平均値検出装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図22】本発明の平均値検出回路の他の構成を示す図
である。
である。
【図23】従来の平均値検出装置の構成を示す図であ
る。
る。
1,19 平均値検出部 2 オフセット電圧調整部 2A−1〜2A−n オフセット電圧調整回路 3 接続点 4,4A 平均値検出用集積回路 5−1〜5−n,5A−1〜5A−n 回路部 6−1〜6−n,6A−1〜6A−n ストリップライ
ン 7−1〜7−n,7A−1〜7A−n 接続端子 8,8B,8C 平均値検出装置 9,9C,9E 平均値検出回路 9D,9F モニタ用平均値検回路 10,10B,10E モニタ回路 11,11A,11B−1〜11B−n 制御回路 12,12−1〜12−n 前置回路 12B プリアンプ 13,13−1〜13−n 差動増幅回路 13B リミッタアンプ 14−1〜14−n 受光素子 15 リボンファイバ 16 受光素子 17 パッケージ 18,27a 出力端子 20,21 定電流源 22,23,24 接続点 25−1〜25−n 電源 26−1〜26−n 可変抵抗(高抵抗) 27 補償回路 31B,31D 電流源 32〜41 定電流源 51−1〜51−n 前段回路 51A−1〜51A−n プリアンプ(前段回路) 52−1〜52−n 抵抗 52A−1〜52A−n 平均値検出回路 53−1〜53−n 後段回路 53A−1〜53A−n リミッタアンプ(後段回路) 91,91−1〜91−n 第1ソースフォロア回路 92,92B,92−1〜92−n 平均値検出部 93,93−1〜93−n 第2ソースフォロア回路 94 オフセット電圧調整部 101,101B バイアス回路 102,102B モニタ用平均値検出回路 103 比較回路 110〜113,201〜218,304〜309,3
14〜334,337,338 FET 110s,111s,112s,113s ソース 111d,113d ドレイン 111g,113g ゲート D3,D4,D11〜D39 ダイオード R3〜R10,R15〜R17,R24〜R39 抵抗 C2−1〜C2−n,C10 コンデンサ(容量) I1〜I4 電流 Is1,Is2 ソースフォロア電流 IL,IL1,IL2 リーク電流
ン 7−1〜7−n,7A−1〜7A−n 接続端子 8,8B,8C 平均値検出装置 9,9C,9E 平均値検出回路 9D,9F モニタ用平均値検回路 10,10B,10E モニタ回路 11,11A,11B−1〜11B−n 制御回路 12,12−1〜12−n 前置回路 12B プリアンプ 13,13−1〜13−n 差動増幅回路 13B リミッタアンプ 14−1〜14−n 受光素子 15 リボンファイバ 16 受光素子 17 パッケージ 18,27a 出力端子 20,21 定電流源 22,23,24 接続点 25−1〜25−n 電源 26−1〜26−n 可変抵抗(高抵抗) 27 補償回路 31B,31D 電流源 32〜41 定電流源 51−1〜51−n 前段回路 51A−1〜51A−n プリアンプ(前段回路) 52−1〜52−n 抵抗 52A−1〜52A−n 平均値検出回路 53−1〜53−n 後段回路 53A−1〜53A−n リミッタアンプ(後段回路) 91,91−1〜91−n 第1ソースフォロア回路 92,92B,92−1〜92−n 平均値検出部 93,93−1〜93−n 第2ソースフォロア回路 94 オフセット電圧調整部 101,101B バイアス回路 102,102B モニタ用平均値検出回路 103 比較回路 110〜113,201〜218,304〜309,3
14〜334,337,338 FET 110s,111s,112s,113s ソース 111d,113d ドレイン 111g,113g ゲート D3,D4,D11〜D39 ダイオード R3〜R10,R15〜R17,R24〜R39 抵抗 C2−1〜C2−n,C10 コンデンサ(容量) I1〜I4 電流 Is1,Is2 ソースフォロア電流 IL,IL1,IL2 リーク電流
Claims (33)
- 【請求項1】 入力信号からその平均値を検出すべく抵
抗と容量とで構成された平均値検出部と、 該平均値検出部における上記の抵抗と容量との接続点に
おいて該平均値検出部と並列に接続されたオフセット電
圧調整部とをそなえて構成されたことを特徴とする、平
均値検出装置。 - 【請求項2】 該オフセット電圧調整部が電流源として
構成され、該電流源が、上記の抵抗と容量との接続点に
おいて該平均値検出部と並列に接続されていることを特
徴とする請求項1記載の平均値検出装置。 - 【請求項3】 該オフセット電圧調整部が、高抵抗と電
圧源とを直列に接続した回路で構成され、該回路の高抵
抗が上記の抵抗と容量との接続点に接続されることによ
り、該回路が、上記の抵抗と容量との接続点において該
平均値検出部と並列に接続されていることを特徴とする
請求項1記載の平均値検出回路。、平均値検出装置。 - 【請求項4】 入力信号と平均値出力信号との間で強制
的にオフセットを生じさせる強制オフセット生成部が設
けられたことを特徴とする請求項1記載の平均値検出装
置。 - 【請求項5】 該強制オフセット生成部が、入力信号の
方が平均値出力信号よりも高い電位となるように、強制
的にオフセットを生じさせる回路として構成されている
ことを特徴とする請求項4記載の平均値検出装置。 - 【請求項6】 該強制オフセット生成部が、入力信号の
方が平均値出力信号よりも低い電位となるように、強制
的にオフセットを生じさせる回路として構成されている
ことを特徴とする請求項4記載の平均値検出装置。 - 【請求項7】 該強制オフセット生成部が、第1FET
を用いた第1ソースフォロア回路と、第2FETを用い
た第2ソースフォロア回路とで構成され、 上記の第1FET及び第2FETの閾値電圧が同一に設
定されるとともに、両ソースフォロア電流がそれぞれ同
一に設定され、且つ、入力信号と平均値出力信号との間
で強制的にオフセットを生じさせるべく、該第1FET
のゲート幅と該第2FETのゲート幅とが異なった幅で
構成されていることを特徴とする請求項4記載の平均値
検出装置。 - 【請求項8】 入力信号の方が平均値出力信号よりも高
い電位となるように、該第1FETのゲート幅が該第2
FETのゲート幅より広く設定されていることを特徴と
する請求項7記載の平均値検出装置。 - 【請求項9】 入力信号の方が平均値出力信号よりも低
い電位となるように、該第2FETのゲート幅が該第1
FETのゲート幅より広く設定されていることを特徴と
する請求項7記載の平均値検出装置。 - 【請求項10】 該強制オフセット生成部が、第1FE
Tを用いた第1ソースフォロア回路と、第2FETを用
いた第2ソースフォロア回路とで構成され、 該第1FETのソースにFETからなる第1ダイオード
を介して第1定電流源が接続されるとともに、該第2F
ETのソースにFETからなる第2ダイオードを介して
第2定電流源が接続されて、 且つ、上記の第1FET及び第2FETの閾値電圧及び
ゲート幅がそれぞれ同一に設定されるとともに、上記の
各定電流源の電流が同一に設定され、 更に、入力信号と平均値出力信号との間で強制的にオフ
セットを生じさせるべく、該第1ダイオードのゲート幅
と該第2ダイオードのゲート幅とが異なった幅で構成さ
れていることを特徴とする請求項4記載の平均値検出装
置。 - 【請求項11】 入力信号の方が平均値出力信号よりも
高い電位となるように、該第1ダイオードのゲート幅が
該第2ダイオードのゲート幅より広く設定されているこ
とを特徴とする請求項10記載の平均値検出装置。 - 【請求項12】 入力信号の方が平均値出力信号よりも
低い電位となるように、該第2ダイオードのゲート幅が
該第2ダイオードのゲート幅より広く設定されているこ
とを特徴とする請求項10記載の平均値検出装置。 - 【請求項13】 該強制オフセット生成部が、第1FE
Tを用いた第1ソースフォロア回路と、第2FETを用
いた第2ソースフォロア回路とで構成され、 該第1FETのソースに第1電流源が接続されるととも
に、該第2FETのソースに第2電流源が接続されて、 且つ、上記の第1FET及び第2FETの閾値電圧及び
ゲート幅がそれぞれ同一に設定され、 更に、入力信号と平均値出力信号との間で強制的にオフ
セットを生じさせるべく、該第1電流源の電流値と該第
2電流源の電流値とが異なった値に設定されていること
を特徴とする請求項4記載の平均値検出装置。 - 【請求項14】 入力信号の方が平均値出力信号よりも
高い電位となるように、該第2電流源の電流値が該第1
電流源の電流値より大きく設定されていることを特徴と
する請求項13記載の平均値検出装置。 - 【請求項15】 入力信号の方が平均値出力信号よりも
低い電位となるように、該第1電流源の電流値が該第2
電流源の電流値より大きく設定されていることを特徴と
する請求項13記載の平均値検出装置。 - 【請求項16】 該第1電流源が、第3FETと該第3
FETのソースに接続された第1抵抗とで構成されると
ともに、該第2電流源が、第4FETと該第4FETの
ソースに接続された第2抵抗とで構成され、入力信号の
方が平均値出力信号よりも高い電位となるように、該第
4FETのゲート幅が該第3FETのゲート幅のN(N
は第1抵抗の値/第2抵抗の値)倍に設定されているこ
とを特徴とする請求項14記載の平均値検出装置。 - 【請求項17】 該第1電流源が、第3FETと該第3
FETのソースに接続された第1抵抗とで構成されると
ともに、該第2電流源が、第4FETと該第4FETの
ソースに接続された第2抵抗とで構成され、入力信号の
方が平均値出力信号よりも低い電位となるように、該第
3FETのゲート幅が該第4FETのゲート幅のN(N
は第1抵抗の値/第2抵抗の値)倍に設定されているこ
とを特徴とする請求項15記載の平均値検出装置。 - 【請求項18】 該第1電流源が、第3FETと該第3
FETのソースに接続された第1抵抗とで構成されると
ともに、該第2電流源が、第4FETと該第4FETの
ソースに接続された第2抵抗とで構成され、入力信号の
方が平均値出力信号よりも高い電位となるように、該第
1抵抗の値が該第2抵抗の値より大きい値に設定されて
いることを特徴とする請求項14記載の平均値検出装
置。 - 【請求項19】 該第1電流源が、第3FETと該第3
FETのソースに接続された第1抵抗とで構成されると
ともに、該第2電流源が、第4FETと該第4FETの
ソースに接続された第2抵抗とで構成され、入力信号の
方が平均値出力信号よりも低い電位となるように、該第
2抵抗の値が該第1抵抗の値より大きい値に設定されて
いることを特徴とする請求項15記載の平均値検出装
置。 - 【請求項20】 該第1電流源が、第3FETで構成さ
れるとともに、該第2電流源が、第4FETで構成さ
れ、入力信号の方が平均値出力信号よりも高い電位とな
るように、該第4FETのゲート電位が該第3FETの
ゲート電位より高い電位に設定されていることを特徴と
する請求項14記載の平均値検出装置。 - 【請求項21】 該第1電流源が、第3FETで構成さ
れるとともに、該第2電流源が、第4FETで構成さ
れ、入力信号の方が平均値出力信号よりも低い電位とな
るように、該第3FETのゲート電位が該第4FETの
ゲート電位より高い電位に設定されていることを特徴と
する請求項15記載の平均値検出装置。 - 【請求項22】 該平均値検出部の入力側に接続され入
力信号について所要の処理を施す前段回路と同一の温度
・電源電圧変動特性を有する補償回路が設けられ、該補
償回路が、該平均値検出部における上記の抵抗と容量と
の接続点において、抵抗を介して、該平均値検出部と並
列に接続されていることを特徴とする請求項1記載の平
均値検出装置。 - 【請求項23】 入力信号について所要の処理を施す前
段回路と、該前段回路の出力からその平均値を検出すべ
く抵抗と容量とで構成されるべき平均値検出部の構成要
素としての該抵抗と、該平均値検出部からの平均値出力
信号について所要の処理を施す後段回路とをそなえた回
路部を複数チャネル数分そなえた集積回路において、 各回路部の入出力方向に対し交叉した方向にストリップ
ラインを形成し、各ストリップラインの端部に、該平均
値検出部の構成要素としての該容量及びオフセット電圧
調整部のための接続端子が設けられていることを特徴と
する、平均値検出用集積回路。 - 【請求項24】 該ストリップラインの端部に、該平均
値検出部の構成要素としての該容量のための接続端子が
設けられるとともに、該ストリップラインの端部に、高
抵抗を介して、該オフセット電圧調整部の構成要素とし
ての電圧源のための接続端子が設けられていることを特
徴とする請求項23記載の平均値検出用集積回路。 - 【請求項25】 該前段回路と同一の温度・電源電圧変
動特性を有する補償回路が設けられとともに、 該補償回路からの出力を出す出力端子と、各ストリップ
ラインの端部に設けられ該補償回路のための出力端子と
接続されて該補償回路からの出力を受ける入力端子とが
設けられていることを特徴とする請求項23記載の平均
値検出用集積回路。 - 【請求項26】 該前段回路が前置増幅器として構成さ
れるとともに、該後段回路が該前置増幅器からの出力と
該平均値検出部の出力とを差動入力で受ける差動増幅器
として構成されたことを特徴とする請求項23記載の平
均値検出用集積回路。 - 【請求項27】 入力信号についてその平均値を検出す
べく抵抗と容量とで構成された平均値検出部と、 第1FETを用いた第1ソースフォロア回路と、 第2FETを用いた第2ソースフォロア回路とをそなえ
た平均値検出回路において、 該第2ソースフォロア回路の該第2FETのリーク電流
により生じる電位差を相殺すべく、 バイアス回路と、該バイアス回路からの出力を入力信号
とし上記平均値検出回路と同一構成をとるモニタ用平均
値検出回路と、該モニタ用平均値検出回路の入出力信号
を比較してその偏差情報をフィードバック信号として該
モニタ用平均値検出回路へ戻す直流増幅器タイプの比較
回路とからなるモニタ回路をそなえ、 該モニタ回路のフィードバック信号としての偏差情報を
用いて、該第2ソースフォロア回路のソースフォロア電
流を制御する制御回路が設けられていることを特徴とす
る、平均値検出装置。 - 【請求項28】 入力信号について所要の処理を施す前
置回路と、 該前置回路の出力の平均値を検出すべく抵抗と容量とで
構成された平均値検出部と、第1FETを用いた第1ソ
ースフォロア回路と、第2FETを用いた第2ソースフ
ォロア回路とをそなえた平均値検出回路と、 該前置回路の出力と該平均値検出回路の出力とを差動入
力で受ける差動増幅回路とをそなえ、 該平均値検出回路における該第2ソースフォロア回路の
該第2FETのリーク電流により生じる電位差を相殺す
べく、 バイアス回路と、該バイアス回路からの出力を入力信号
とし上記平均値検出回路と同一構成をとるモニタ用平均
値検出回路と、該モニタ用平均値検出回路の入出力信号
を比較してその偏差情報をフィードバック信号として該
モニタ用平均値検出回路へ戻す直流増幅器タイプの比較
回路とからなるモニタ回路をそなえ、 該モニタ回路のフィードバック信号としての偏差情報を
用いて、該第2ソースフォロア回路のソースフォロア電
流を制御することにより、該リーク電流により生じる電
位差を該差動増幅回路の入力点で相殺する制御回路が設
けられていることを特徴とする、平均値検出装置。 - 【請求項29】 該バイアス回路が、該前置回路と同一
の温度・電源電圧変動特性を有する回路として構成され
ていることを特徴とする請求項28記載の平均値検出装
置。 - 【請求項30】 該バイアス回路が、該前置回路と同一
の回路として構成されていることを特徴とする請求項2
8記載の平均値検出装置。 - 【請求項31】 入力信号について所要の処理を施す前
置回路と、該前置回路の出力の平均値を検出すべく抵抗
と容量とで構成された平均値検出部と、第1FETを用
いた第1ソースフォロア回路と、第2FETを用いた第
2ソースフォロア回路とをそなえた平均値検出回路と、
該前置回路の出力と該平均値検出回路の出力とを差動入
力で受ける差動増幅回路とをそなえた回路部を複数チャ
ネル数分そなえ、 各平均値検出回路における該第2ソースフォロア回路の
該第2FETのリーク電流により生じる電位差を相殺す
べく、 バイアス回路と、該バイアス回路からの出力を入力信号
とし上記平均値検出回路と同一構成をとるモニタ用平均
値検出回路と、該モニタ用平均値検出回路の入出力信号
を比較してその偏差情報をフィードバック信号として該
モニタ用平均値検出回路へ戻す直流増幅器タイプの比較
回路とからなる共通のモニタ回路をそなえ、 この共通のモニタ回路におけるフィードバック信号とし
ての偏差情報を用いて、各第2ソースフォロア回路のソ
ースフォロア電流を制御することにより、該リーク電流
により生じる電位差を各差動増幅回路の入力点で相殺す
る制御回路が各チャネル毎に設けられていることを特徴
とする、平均値検出装置。 - 【請求項32】 該共通のバイアス回路が、各前置回路
と同一の回路として構成されていることを特徴とする請
求項31記載の平均値検出装置。 - 【請求項33】 入力信号についてその平均値を検出す
べく抵抗と容量とで構成された平均値検出部と、 該平均値検出部における上記の抵抗と容量との接続点に
おいて該平均値検出部と並列に接続されたオフセット電
圧調整部と、 第1FETを用いた第1ソースフォロア回路と、 第2FETを用いた第2ソースフォロア回路とをそなえ
た平均値検出回路において、 該第2ソースフォロア回路の該第2FETのリーク電流
により生じる電位差を相殺すべく、 バイアス回路と、該バイアス回路からの出力を入力信号
とし上記平均値検出回路と同一構成をとるモニタ用平均
値検出回路と、該モニタ用平均値検出回路の入出力信号
を比較してその偏差情報をフィードバック信号として該
モニタ用平均値検出回路へ戻す直流増幅器タイプの比較
回路とからなるモニタ回路をそなえ、 該モニタ回路のフィードバック信号としての偏差情報を
用いて、該第2ソースフォロア回路のソースフォロア電
流を制御する制御回路が設けられていることを特徴とす
る、平均値検出装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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JP6268586A JPH08129033A (ja) | 1994-11-01 | 1994-11-01 | 平均値検出装置及び平均値検出用集積回路 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6268586A JPH08129033A (ja) | 1994-11-01 | 1994-11-01 | 平均値検出装置及び平均値検出用集積回路 |
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Application Number | Title | Priority Date | Filing Date |
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EP (1) | EP0710845A3 (ja) |
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1995
- 1995-08-31 US US08/521,689 patent/US5714895A/en not_active Expired - Fee Related
- 1995-09-14 EP EP95114466A patent/EP0710845A3/en not_active Withdrawn
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