JPH08129033A - 平均値検出装置及び平均値検出用集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、平均値検出装置に関し、入力信号
の平均値を検出する平均検出回路の抵抗と容量との接続
点にオフセット調整回路を平均値検出回路と並列に接続
して、その回路規模を大幅に削減できるようにすること
を目的とする。 【構成】 入力信号からその平均値を検出すべく抵抗１
１と容量１２とで構成された平均値検出部１と、平均値
検出部１における抵抗１１と容量１２との接続点３にお
いて平均値検出部１と並列に接続されたオフセット電圧
調整部２とをそなえるように構成する。

Description

【発明の詳細な説明】

【０００１】（目次） 産業上の利用分野 従来の技術（図２３） 発明が解決しようとする課題 課題を解決するための手段（図１〜図６） 作用（図１〜図６） 実施例 （ａ）第１実施例の説明（図７〜図１６） （ｂ）第２実施例の説明（図１７〜図２０） （ｃ）第３実施例の説明（図２１） （ｄ）その他（図２２） 発明の効果

【０００２】

【産業上の利用分野】本発明は、平均値検出装置及び平
均値検出用集積回路に関する。

【０００３】

【従来の技術】図２３は従来の平均値検出装置の構成を
示す図であり、この図２３において、４０１〜４０４は
ＦＥＴ，４０５はオフセット調整回路，４０７は端子，
Ｒ４００及びＣ４００は平均値検出用の抵抗及びコンデ
ンサである。なお、４０８は抵抗Ｒ４００とコンデンサ
Ｃ４００との接続点であり、ＶＤＤは正の電源，ＶＳＳ
は負の電源である。

【０００４】このような構成により、従来の平均値検出
装置では、ノーマリーオフ型のＦＥＴ４０１で、入力信
号を分岐して、一方はそのまま入力信号の出力とし、も
う一方は抵抗Ｒ４００及びコンデンサＣ４００によりそ
の平均値（信号波形の中心電圧）を検出して出力するよ
うになっている。ところが、抵抗Ｒ４００及びコンデン
サＣ４００により、入力信号の平均値を検出する際、Ｆ
ＥＴ４０２には、リーク電流と呼ばれる電流ＩＬが流れ
るため、抵抗Ｒ４００でΔＶ＝ＩＬ×Ｒ４００だけの電
位差（オフセット）が生じてしまう。このため、平均値
検出で得た電位が、その中心電圧からΔＶだけずれたま
ま出力されてしまい、入力信号の正確な平均値が得られ
ないだけでなく、この平均値検出装置の出力を入力とす
る後段の装置が正常に動作しない場合がある。

【０００５】そこで、従来では、オフセット調整回路４
０５を抵抗Ｒ４００とコンデンサＣ４００との接続点４
０８と直列に接続し、端子４０７を介して、このオフセ
ット調整回路４０５を調整することで、抵抗Ｒ４００に
流れる電流を調整できるようにしている。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の平均値検出装置では、容量（コンデンサＣ４
００）をその内部に設けているので、この平均値検出装
置を集積回路化する場合も、集積回路内に容量を設ける
ことになり、集積回路のチップ面積が増大してしまうと
いう課題がある。

【０００７】また、上述のように容量を集積回路内に設
ける場合、集積回路内では、それほど大きな容量を作る
ことができないので、平均値検出装置の時定数が制限さ
れてしまうという課題もある。そこで、容量を集積回路
外に設けることが考えられるが、この場合は、図２３に
示すように、コンデンサＣ４００を集積回路外に接続す
るための接続端子４０６を、オフセット調整回路４０５
の調整用端子４０７とは個別に設ける必要があるので、
これに必要な配線もそれぞれに必要になる。このため、
上述の平均値検出装置を複数用いてアレイ化した集積回
路の場合、中央部のチャンネルでは、他のチャンネルの
信号配線とオフセット調整回路４０５及びコンデンサ
（容量）Ｃ４００用の配線の両方が交差することになる
ので、他のチャンネルからの影響を受けやすくなるとい
う課題がある。

【０００８】また、１チャンネル当たり、上述のように
コンデンサＣ４００用とオフセット調整回路４０５用の
２本の配線を必要とするため、集積回路のチップ面積の
増大を招きコスト高になってしまうという課題もある。
本発明は、このような課題に鑑み創案されたもので、入
力信号の平均値を検出する平均検出回路の抵抗と容量と
の接続点にオフセット調整回路を平均値検出回路と並列
に接続することでその回路規模を大幅に削減できるよう
にした、平均値検出装置を提供することを目的とする。

【０００９】また、本発明は、平均値検出用の容量とオ
フセット調整回路とを集積回路外に設けて集積回路の回
路規模を最小限に抑えることができるようにした、平均
値検出用集積回路を提供することも目的とする。さら
に、本発明は、平均値検出回路で生じるリーク電流を平
均値検出回路のフィードバック信号として用いて、平均
値検出回路においてリーク電流により生じる電位差（オ
フセット）を相殺することで、入力信号の正確な平均値
が検出できるようにした、平均値検出装置を提供するこ
とも目的とする。

【００１０】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１は平均値検出部で、こ
の平均値検出部１には、入力信号からその平均値を検出
するための抵抗１１と容量１２とが設けられており、さ
らに、この平均値検出部１における抵抗１１と容量１２
との接続点３には、オフセット電圧調整部２が平均値検
出部１と並列に接続されている（請求項１）。

【００１１】また、上記のオフセット電圧調整部２は、
電流源として構成してもよく、この場合も、電流源が、
抵抗１１と容量１２との接続点３において平均値検出部
１と並列に接続される（請求項２）。さらに、上記のオ
フセット電圧調整部２は、高抵抗と電圧源とを直列に接
続した回路で構成してもよく、この場合は、この回路の
高抵抗を上述の抵抗と容量との接続点に接続することに
より、この回路が、抵抗と容量との接続点において平均
値検出部１と並列に接続される（請求項３）。

【００１２】また、図１に示す装置では、入力信号と平
均値出力信号との間で強制的にオフセットを生じさせる
強制オフセット生成部を設けてもよい（請求項４）。こ
こで、この強制オフセット生成部は、入力信号の方が平
均値出力信号よりも高い電位となるように、あるいは逆
に、入力信号の方が平均値出力信号よりも低い電位とな
るように、強制的にオフセットを生じさせる回路として
構成される（請求項５，６）。

【００１３】さらに、この強制オフセット生成部は、第
１ＦＥＴを用いた第１ソースフォロア回路と、第２ＦＥ
Ｔを用いた第２ソースフォロア回路とで構成してもよ
い。このとき、上記の第１ＦＥＴ及び第２ＦＥＴは、そ
れぞれの閾値電圧を同一に設定するとともに、両ソース
フォロア電流をそれぞれ同一に設定し、且つ、入力信号
と平均値出力信号との間で強制的にオフセットを生じさ
せるべく、第１ＦＥＴのゲート幅と第２ＦＥＴのゲート
幅とを異なった幅で構成するようになる（請求項７）。

【００１４】また、上述の第１ＦＥＴのゲート幅と第２
ＦＥＴのゲート幅は、入力信号の方が平均値出力信号よ
りも高い電位となるように、第１ＦＥＴのゲート幅を第
２ＦＥＴのゲート幅より広く設定してもよく（請求項
８）、逆に、入力信号の方が平均値出力信号よりも低い
電位となるように、第２ＦＥＴのゲート幅を第１ＦＥＴ
のゲート幅より広く設定してもよい（請求項９）。

【００１５】また、上述の強制オフセット生成部は、第
１ＦＥＴを用いた第１ソースフォロア回路と、第２ＦＥ
Ｔを用いた第２ソースフォロア回路とで構成され、第１
ＦＥＴのソースにＦＥＴからなる第１ダイオードを介し
て第１定電流源が接続されるとともに、第２ＦＥＴのソ
ースにＦＥＴからなる第２ダイオードを介して第２定電
流源が接続されるようにしてもよい。

【００１６】そして、この場合は、上記の第１ＦＥＴ及
び第２ＦＥＴの閾値電圧及びゲート幅をそれぞれ同一に
設定するとともに、上記の各定電流源の電流を同一に設
定し、更に、入力信号と平均値出力信号との間で強制的
にオフセットを生じさせるべく、第１ダイオードのゲー
ト幅と第２ダイオードのゲート幅とを異なった幅で構成
するようになる（請求項１０）。

【００１７】ここで、上述の第１ダイオードのゲート幅
と第２ダイオードのゲート幅は、入力信号の方が平均値
出力信号よりも高い電位となるように、第１ダイオード
のゲート幅を第２ダイオードのゲート幅より広く設定し
てもよく（請求項１１）、逆に、入力信号の方が平均値
出力信号よりも低い電位となるように、第２ダイオード
のゲート幅を第２ダイオードのゲート幅より広く設定し
てもよい（請求項１２）。

【００１８】さらに、上述の強制オフセット生成部を、
第１ＦＥＴを用いた第１ソースフォロア回路と、第２Ｆ
ＥＴを用いた第２ソースフォロア回路とで構成し、第１
ＦＥＴのソースに第１電流源が接続するとともに、第２
ＦＥＴのソースに第２電流源を接続するようにしてもよ
い。そして、この場合、第１ＦＥＴ及び第２ＦＥＴの閾
値電圧及びゲート幅をそれぞれ同一に設定し、更に、入
力信号と平均値出力信号との間で強制的にオフセットを
生じさせるべく、第１電流源の電流値と第２電流源の電
流値とを異なった値に設定する（請求項１３）。

【００１９】ここで、上述の第１電流源の電流値と第２
電流源の電流値は、入力信号の方が平均値出力信号より
も高い電位となるように、第２電流源の電流値を第１電
流源の電流値より大きく設定してもよく（請求項１
４）、逆に、入力信号の方が平均値出力信号よりも低い
電位となるように、第１電流源の電流値を第２電流源の
電流値より大きく設定してもよい（請求項１５）。

【００２０】また、上述の第１電流源を、第３ＦＥＴと
第３ＦＥＴのソースに接続された第３抵抗とで構成する
とともに、上述の第２電流源を、第４ＦＥＴと第４ＦＥ
Ｔのソースに接続された第４抵抗とで構成してもよい。
そして、このとき、入力信号の方が平均値出力信号より
も高い電位となるように、第４ＦＥＴのゲート幅を第３
ＦＥＴのゲート幅のＮ（Ｎは第３抵抗の値／第４抵抗の
値）倍に設定してもよく（請求項１６）、逆に、入力信
号の方が平均値出力信号よりも低い電位となるように、
第３ＦＥＴのゲート幅を第４ＦＥＴのゲート幅のＮ倍に
設定してもよい（請求項１７）。

【００２１】さらに、上述と同様に、第１電流源を、第
３ＦＥＴと第３ＦＥＴのソースに接続された第３抵抗と
で構成するとともに、第２電流源を、第４ＦＥＴと第４
ＦＥＴのソースに接続された第４抵抗とで構成した場
合、入力信号の方が平均値出力信号よりも高い電位とな
るように、第３抵抗の値を第４抵抗の値より大きい値に
設定してもよく（請求項１８）、逆に、入力信号の方が
平均値出力信号よりも低い電位となるように、第４抵抗
の値を第３抵抗の値より大きい値に設定してもよい（請
求項１９）。

【００２２】また、上述の第１電流源を、第３ＦＥＴで
構成するとともに、上述の第２電流源を、第４ＦＥＴで
構成してもよく、この場合、入力信号の方が平均値出力
信号よりも高い電位となるように、第４ＦＥＴのゲート
電位を第３ＦＥＴのゲート電位より高い値に設定しても
よく（請求項２０）、逆に、入力信号の方が平均値出力
信号よりも低い電位となるように、第３ＦＥＴのゲート
電位を第４ＦＥＴのゲート電位より高い値に設定しても
よい（請求項２１）。

【００２３】さらに、平均値検出部１の入力側に接続さ
れ入力信号について所要の処理を施す前段回路と同一の
温度・電源電圧変動特性を有する補償回路を設け、この
補償回路を、平均値検出部１における抵抗１１と容量１
２との接続点に、抵抗を介して、平均値検出部１と並列
に接続するようにしてもよい（請求項２２）。次に、図
２も本発明の原理ブロック図であるが、この図２に示す
ように、集積回路４は、ｎチャネル分（ｎは自然数）の
回路部５−１〜５−ｎをそなえており、さらに、各回路
部５−１〜５−ｎは、それぞれ前段回路５１−１〜５１
−ｎ，抵抗５２−１〜５２−ｎ及び後段回路５３−１〜
５３−ｎをそなえている。

【００２４】ここで、前段回路５１−１〜５１−ｎは、
入力信号について所要の処理を施すものであり、抵抗５
２−１〜５２−ｎは、抵抗と容量とで構成されるべき平
均値検出部（図示略）の構成要素で、前段回路５１−１
〜５１−ｎの出力からその平均値を検出するためのもの
である。また、後段回路５３−１〜５３−ｎは、抵抗５
２−１〜５２−ｎを介して得られる平均値出力信号につ
いて所要の処理を施すものである。

【００２５】そして、このような構成を有する集積回路
４において、各回路部５−１〜５−ｎの入出力方向に対
し交叉した方向にストリップライン６−１〜６−ｎを形
成し、各ストリップライン６−１〜６−ｎの端部に、平
均値検出部の構成要素としての容量及びオフセット電圧
調整部のための接続端子７−１〜７−ｎを設ける（請求
項２３）。

【００２６】また、上述のストリップライン６−１〜６
−ｎの端部に、平均値検出部の構成要素としての容量の
ための接続端子を設けるとともに、ストリップライン６
−１〜６−ｎの端部に、高抵抗を介して、上記のオフセ
ット電圧調整部の構成要素としての電圧源のための接続
端子を設けてもよい（請求項２４）。さらに、上述の前
段回路５１−１〜５１−ｎと同一の温度・電源電圧変動
特性を有する補償回路を設けるともに、この補償回路か
らの出力を出す出力端子と、各ストリップライン６−１
〜６−ｎの端部に設けられ補償回路のための出力端子と
接続されて補償回路からの出力を受ける入力端子とを設
けてもよい（請求項２５）。

【００２７】また、上述の前段回路５１−１〜５１−ｎ
を前置増幅器として構成するとともに、後段回路５３を
上記の前置増幅器からの出力と平均値検出部の出力とを
差動入力で受ける差動増幅器として構成してもよい（請
求項２６）。次に、図３も本発明の原理ブロック図であ
るが、この図３に示すように、平均値検出装置８は、平
均値検出回路９，モニタ回路１０，制御回路１１とをそ
なえている。

【００２８】ここで、平均値検出回路９は、入力信号に
ついてその平均値を検出すべく抵抗と容量とで構成され
た平均値検出部９２と、第１ＦＥＴを用いた第１ソース
フォロア回路９１と、第２ＦＥＴを用いた第２ソースフ
ォロア回路９３とをそなえている。また、モニタ回路１
０は、上述のような構成を有する平均値検出回路９にお
いて、第２ソースフォロア回路９３の第２ＦＥＴのリー
ク電流により生じる電位差を相殺すべく、バイアス回路
１０１，モニタ用平均値検出回路１０２及び直流増幅器
タイプの比較回路１０３をそなえている。

【００２９】ここで、モニタ用平均値検出回路１０２
は、バイアス回路１０１からの出力を入力信号とする平
均値検出回路と同一構成をとるものであり、比較回路１
０３は、モニタ用平均値検出回路１０２の入出力信号を
比較してその偏差情報をフィードバック信号としてモニ
タ用平均値検出回路１０２へ戻すものである。また、制
御回路１１は、上述のモニタ回路１０のフィードバック
信号としての偏差情報を用いて、第２ソースフォロア回
路９３のソースフォロア電流を制御するものである（以
上、請求項２７）。

【００３０】次に、図４も本発明の原理ブロック図であ
るが、この図４に示すように、平均値検出装置８は、図
３にて前述した構成に加えて前置回路１２及び差動増幅
回路１３をそなえ、同じく図３にて前述した制御回路１
１の代わりに制御回路１１Ａをそなえている。したがっ
て、他の構成部分については、図３にて前述したものと
同様のものであるのでその説明は省略し、前置回路１
２，差動増幅回路１３及び制御回路１１Ａについての
み、以下に述べる。

【００３１】すなわち、前置回路１２は、入力信号につ
いて所要の処理を施すものであり、差動増幅回路１３
は、前置回路１２の出力と平均値検出回路９の出力とを
差動入力で受けるものであり、制御回路１１Ａは、モニ
タ回路１０のフィードバック信号としての偏差情報を用
いて、第２ソースフォロア回路９３のソースフォロア電
流を制御することにより、リーク電流により生じる電位
差を差動増幅回路１３の入力点で相殺するものである
（請求項２８）。

【００３２】また、上述のバイアス回路１０１は、前置
回路１２と同一の温度・電源電圧変動特性を有する回
路、もしくは、前置回路１２と同一の回路として構成し
てもよい（請求項２９，３０）。さらに、図５も本発明
の原理ブロック図であるが、この図５に示すように、平
均値検出装置８Ｂは、モニタ回路１０Ｂと複数チャネル
数分の回路部５Ｂ−１〜５Ｂ−ｎをそなえており、さら
に各チャネル毎に制御回路１１Ｂ−１〜１１Ｂ−ｎ（ｎ
はいずれも自然数）をそなえている。

【００３３】ここで、モニタ回路１０Ｂは、図４にて前
述したモニタ回路１０と同様のものであるが、ここで
は、各チャネルに共通のものであり、回路部５Ｂ−１〜
５Ｂ−ｎにおける前置回路１２−１〜１２−ｎ，平均値
検出回路９−１〜９−ｎ及び差動増幅回路１３−１〜１
３−ｎは、それぞれ図４にて前述した前置回路１２，平
均値検出回路９及び差動増幅回路１３と同様のものであ
る。

【００３４】したがって、平均値検出回路９−１〜９−
ｎにおける第１ソースフォロア回路９１−１〜９１−
ｎ，平均値検出部９２−１〜９２〜ｎ及び第２ソースフ
ォロア回路９３−１〜９３−ｎも、それぞれ図４にて前
述した平均値検出回路９における第１ソースフォロア回
路９１，平均値検出部９２及び第２ソースフォロア回路
９３と同様のものである。

【００３５】そして、さらに、制御回路１１Ｂ−１〜１
１Ｂ−ｎも、図４にて前述した制御回路１１Ａと同様の
ものであるが、ここでは、それぞれの制御回路１１Ｂ−
１〜１１Ｂ−ｎが、共通のモニタ回路１０におけるフィ
ードバック信号としての偏差情報を用いて、各第２ソー
スフォロア回路９１−１〜９１−ｎのソースフォロア電
流を制御することにより、リーク電流により生じる電位
差を各差動増幅回路１３−１〜１３−ｎの入力点で相殺
するようになっている（請求項３１）。

【００３６】ここで、上述の共通のバイアス回路１０Ｂ
は、各前置回路１２−１〜１２−ｎと同一の回路として
構成してもよい（請求項３２）。次に、図６も本発明の
原理ブロック図であるが、この図６に示すように、平均
値検出装置８Ｃは、平均値検出回路９Ｃと図３にて前述
したものと同様のモニタ回路１０及び制御回路１１をそ
なえている。

【００３７】そして、この場合の平均値検出回路９Ｃ
は、図３にて前述したものと同様の第１ソースフォロア
回路９１，平均値検出部９２及び第２ソースフォロア回
路９３とをそなえている他、図１にて前述したものと同
様のオフセット電圧調整部９４をそなえており、このオ
フセット電圧調整部９４は、平均値検出部９２における
抵抗と容量との接続点において平均値検出部９２と並列
に接続されている（請求項３３）。

【００３８】

【作用】上述の本発明の平均値検出装置では、抵抗１１
と容量１２とで構成された平均値検出部１により、入力
信号からその平均値を検出することができ、平均値検出
部１における抵抗１１と容量１２との接続点３において
平均値検出部１と並列に接続されたオフセット電圧調整
部２により、抵抗１１と容量１２との接続点３における
電圧を調整することができる（請求項１）。

【００３９】また、オフセット電圧調整部２を電流源と
して構成し、この電流源を、抵抗１１と容量１２との接
続点３において平均値検出部１と並列に接続しても、抵
抗１１と容量１２との接続点３における電圧を調整する
ことができる（請求項２）。さらに、オフセット電圧調
整部２を、高抵抗と電圧源とを直列に接続した回路で構
成し、この回路の高抵抗を抵抗１１と容量１２との接続
点３に接続することにより、この回路を抵抗１１と容量
１２との接続点において平均値検出部１と並列に接続す
るようにしても、抵抗１１と容量１２との接続点の電圧
を調整することができる（請求項３）。

【００４０】また、強制オフセット生成部により、入力
信号と平均値出力信号との間で強制的にオフセットを生
じさせることもできる（請求項４）。さらに、上記の強
制オフセット生成部は、入力信号の方が平均値出力信号
よりも高い電位となるように、あるいは逆に、入力信号
の方が平均値出力信号よりも低い電位となるように、強
制的にオフセットを生じさせることができる（請求項
５，６）。

【００４１】そして、この強制オフセット生成部を、第
１ＦＥＴを用いた第１ソースフォロア回路と、第２ＦＥ
Ｔを用いた第２ソースフォロア回路とで構成し、第１Ｆ
ＥＴ及び第２ＦＥＴの閾値電圧を同一に設定するととも
に、両ソースフォロア電流をそれぞれ同一に設定し、第
１ＦＥＴのゲート幅と第２ＦＥＴのゲート幅とを異なっ
た幅で構成すれば、入力信号と平均値出力信号との間で
強制的に上述のようなオフセットを生じさせることがで
きる（請求項７）。

【００４２】すなわち、第１ＦＥＴのゲート幅を第２Ｆ
ＥＴのゲート幅より広く設定すれば、入力信号の方が平
均値出力信号よりも高い電位となり（請求項８）、逆
に、第２ＦＥＴのゲート幅を第１ＦＥＴのゲート幅より
広く設定すれば、入力信号の方が平均値出力信号よりも
低い電位となるので（請求項９）、入力信号と平均値出
力信号との間で強制的に上述のようなオフセットを生じ
させることができる。

【００４３】また、上述の強制オフセット生成部を、第
１ＦＥＴを用いた第１ソースフォロア回路と、第２ＦＥ
Ｔを用いた第２ソースフォロア回路とで構成し、第１Ｆ
ＥＴのソースにＦＥＴからなる第１ダイオードを介して
第１定電流源を接続するとともに、第２ＦＥＴのソース
にＦＥＴからなる第２ダイオードを介して第２定電流源
を接続した場合、第１ＦＥＴ及び第２ＦＥＴの閾値電圧
及びゲート幅をそれぞれ同一に設定するとともに、上記
の各定電流源の電流を同一に設定し、更に、第１ダイオ
ードのゲート幅と第２ダイオードのゲート幅とを異なっ
た幅に設定しても、入力信号と平均値出力信号との間で
強制的に上述のようなオフセットを生じさせることがで
きる（請求項１０）。

【００４４】すなわち、第１ダイオードのゲート幅を第
２ダイオードのゲート幅より広く設定すれば、入力信号
の方が平均値出力信号よりも高い電位となり（請求項１
１），逆に、第２ダイオードのゲート幅を第１ダイオー
ドのゲート幅より広く設定すれば、入力信号の方が平均
値出力信号よりも低い電位となるので（請求項１２）、
入力信号と平均値出力信号との間で強制的に上述のよう
なオフセットを生じさせることができる。

【００４５】また、上述の強制オフセット生成部を、第
１ＦＥＴを用いた第１ソースフォロア回路と、第２ＦＥ
Ｔを用いた第２ソースフォロア回路とで構成し、第１Ｆ
ＥＴのソースに第１電流源を接続するとともに、第２Ｆ
ＥＴのソースに第２電流源を接続し、且つ、第１ＦＥＴ
及び第２ＦＥＴの閾値電圧及びゲート幅をそれぞれ同一
に設定し、更に、上記の第１電流源の電流値と第２電流
源の電流値とを異なった値に設定しても、入力信号と平
均値出力信号との間で強制的に上述のようなオフセット
を生じさせることができる（請求項１３）。

【００４６】すなわち、第２電流源の電流値を第１電流
源の電流値より大きく設定すれば、入力信号の方が平均
値出力信号よりも高い電位となり（請求項１４）、逆
に、第１電流源の電流値を第２電流源の電流値より大き
く設定すれば、入力信号の方が平均値出力信号よりも低
い電位となるので（請求項１５）、入力信号と平均値出
力信号との間で強制的に上述のようなオフセットを生じ
させることができる。

【００４７】また、上述の第１電流源を、第３ＦＥＴと
３ＦＥＴのソースに接続された第３抵抗とで構成し、上
述の第２電流源を、第４ＦＥＴと第４ＦＥＴのソースに
接続された第４抵抗とで構成した場合でも、第４ＦＥＴ
のゲート幅を第３ＦＥＴのゲート幅のＮ（Ｎは第３抵抗
の値／第４抵抗の値）倍に設定すれば、入力信号の方が
平均値出力信号よりも高い電位となり（請求項１６）、
逆に、第３ＦＥＴのゲート幅を第４ＦＥＴのゲート幅の
Ｎ倍に設定すれば、入力信号の方が平均値出力信号より
も低い電位となるので（請求項１７）、入力信号と平均
値出力信号との間で強制的に上述のようなオフセットを
生じさせることができる。

【００４８】さらに、上述の第１電流源を、第３ＦＥＴ
と第３ＦＥＴのソースに接続された第３抵抗とで構成す
るとともに、上述の第２電流源を、第４ＦＥＴと第４Ｆ
ＥＴのソースに接続された第４抵抗とで構成した場合で
も、第３抵抗の値を第４抵抗の値より大きい値に設定す
れば、入力信号の方が平均値出力信号よりも高い電位と
なり（請求項１８）、逆に、第４抵抗の値を第３抵抗の
値より大きい値に設定すれば、入力信号の方が平均値出
力信号よりも低い電位となるので（請求項１９）、入力
信号と平均値出力信号との間で強制的に上述のようなオ
フセットを生じさせることができる。

【００４９】また、上述の第１電流源を、第３ＦＥＴで
構成するとともに、上述の第２電流源を、第４ＦＥＴで
構成した場合でも、第４ＦＥＴのゲート電位を第３ＦＥ
Ｔのゲート電位より高い値に設定すれば、入力信号の方
が平均値出力信号よりも高い電位となり（請求項２
０）、逆に、第３ＦＥＴのゲート電位を第４ＦＥＴのゲ
ート電位より高い値に設定すれば、入力信号の方が平均
値出力信号よりも低い電位となるので（請求項２１）、
入力信号と平均値出力信号との間で強制的に上述のよう
なオフセットを生じさせることができる。

【００５０】さらに、平均値検出部１の入力側に接続さ
れて設けられた前段回路と同一の温度・電圧変動特性を
有する補償回路が、入力信号について所要の処理を施
し、さらに、この補償回路が、平均値検出部１における
抵抗１１と容量１２との接続点において、抵抗を介し
て、平均値検出部１と並列に接続されることにより、オ
フセット電圧を調整することができる（請求項２２）。

【００５１】次に、図２に示す本発明の平均値検出用集
積回路では、複数チャネル数分設けられた回路部５−ｉ
（ｉ＝１，２，・・・，ｎ）の内部において、前段回路
５１−ｉにより、入力信号について所要の処理を施すこ
とができ、抵抗５２−ｉと容量とで構成されるべき平均
値検出部（図示略）により、前段回路５１−ｉの出力か
らその平均値を検出することができ、後段回路５３−ｉ
により、この平均値検出部からの平均値出力信号につい
て所要の処理を施すことができる。

【００５２】そして、各回路部５−ｉの入出力方向に対
し交叉した方向にストリップライン６−ｉを形成し、各
ストリップライン６−ｉの端部に接続端子７−ｉを設け
ることで、平均値検出部の構成要素としての容量及びオ
フセット電圧調整部を、この接続端子７−ｉに接続する
ことができる（以上、請求項２３）。また、ストリップ
ライン６−ｉの端部に接続端子７−ｉを設けることで、
平均値検出部の構成要素としての容量をこの接続端子７
−ｉに接続することができるとともに、さらにストリッ
プライン６−ｉの端部に接続端子（図示略）を設けるこ
とで、オフセット電圧調整部の構成要素としての電圧源
を高抵抗を介してこの接続端子に接続することができる
（請求項２４）。

【００５３】さらに、前段回路５１−ｉと同一の温度・
電源電圧変動特性を有する補償回路の出力が、出力端子
から出力され、この補償回路からの出力を、各ストリッ
プライン６−ｉの端部に設けられ上記の補償回路のため
の出力端子と接続された入力端子で受けることができる
（請求項２５）。また、前置増幅器として構成された前
段回路５１−ｉにより、入力信号について所要の処理を
施し、差動増幅器として構成された後段回路５３−ｉに
より、上記の前置増幅器からの出力と平均値検出部の出
力とを差動入力で受けることもできる（請求項２６）。

【００５４】次に、図３に示す平均値検出装置８では、
まず平均値検出回路９において、入力信号についてその
平均値を検出すべく抵抗と容量とで構成された平均値検
出部９２と、第１ＦＥＴを用いた第１ソースフォロア回
路９１と、第２ＦＥＴを用いた第２ソースフォロア回路
９３とにより、入力信号の平均値を検出することができ
る。

【００５５】そして、この際、モニタ回路１０において
は、平均値検出回路９と同一構成をとるモニタ用平均値
検出回路１０２が、バイアス回路１０１からの出力を入
力信号としてその平均値を検出し、直流増幅器タイプの
比較回路１０３が、このモニタ用平均値検出回路１０２
の入出力信号を比較してその偏差情報をフィードバック
信号としてモニタ用平均値検出回路１０２へ戻す。

【００５６】さらに、制御回路１１では、このモニタ回
路１０のフィードバック信号としての偏差情報を用い
て、第２ソースフォロア回路９３のソースフォロア電流
を制御することで、第２ソースフォロア回路９３の第２
ＦＥＴのリーク電流により生じる電位差を相殺すること
ができる（以上、請求項２７）。また、図４にて前述し
た構成を有する平均値検出装置８Ｂでは、前置回路１２
が、入力信号について所要の処理を施し、平均値検出回
路９が、前置回路１２からの出力の平均値を検出し、差
動増幅回路１３が、前置回路１２の出力と平均値検出回
路９の出力とを差動入力で受ける。

【００５７】ここで、平均値検出回路９は、前置回路１
２の出力の平均値を検出すべく抵抗と容量とで構成され
た平均値検出部９２と、第１ＦＥＴを用いた第１ソース
フォロア回路９１と、第２ＦＥＴを用いた第２ソースフ
ォロア回路９３とにより前置回路１２からの出力の平均
値を検出することができる。そして、この際、モニタ回
路１０においては、平均値検出回路９と同一構成をとる
モニタ用平均値検出回路１０２が、バイアス回路１０１
からの出力を入力信号としてその平均値を検出し、直流
増幅器タイプの比較回路１０３が、このモニタ用平均値
検出回路１０２の入出力信号を比較してその偏差情報を
フィードバック信号としてモニタ用平均値検出回路１０
２へ戻す。

【００５８】さらに、制御回路１１では、このモニタ回
路１０のフィードバック信号としての偏差情報を用い
て、第２ソースフォロア回路９３のソースフォロア電流
を制御することで、第２ソースフォロア回路９３の第２
ＦＥＴのリーク電流により生じる電位差を差動増幅回路
の入力点で相殺することができる（請求項２８）。ま
た、上記のバイアス回路を、前置回路１２と同一の温度
・電源電圧変動特性を有する回路、もしくは、前置回路
１２と同一の回路として構成した場合でも（請求項２
９，３０）、モニタ用検出回路１０２では、これらの回
路からの出力を入力信号としてその平均値を検出し、直
流増幅器タイプの比較回路１０３が、このモニタ用平均
値検出回路１０２の入出力信号を比較してその偏差情報
をフィードバック信号としてモニタ用平均値検出回路１
０２へ戻すことができる。

【００５９】次に、図５にて前述した構成を有する平均
値検出装置８Ｃでは、複数チャネル数分設けられた回路
部において、前置回路１２−１〜１２−ｎが、入力信号
について所要の処理を施し、平均値検出回路９−１〜９
−ｎが、前置回路１２−１〜１２−ｎの出力の平均値を
検出し、差動増幅回路１３−１〜１３−ｎが、前置回路
１２−１〜１２−ｎの出力と平均値検出回路９−１〜９
−ｎの出力とを差動入力で受ける。

【００６０】ここで、平均値検出回路９−１〜９−ｎで
は、前置回路１２−１〜１２−ｎの出力の平均値を検出
すべく抵抗と容量とで構成された平均値検出部９２−１
〜９２−ｎと、第１ＦＥＴを用いた第１ソースフォロア
回路９１−１〜９１−ｎと、第２ＦＥＴを用いた第２ソ
ースフォロア回路９３−１〜９３−ｎとにより、前置回
路１２−１〜１２−ｎの出力の平均値を検出することが
できる。

【００６１】そして、この際、各チャネルに共通のモニ
タ回路１０Ｂにおいては、平均値検出回路９−１〜９−
ｎと同一構成をとるモニタ用平均値検出回路１０２が、
バイアス回路１０１からの出力を入力信号としてその平
均値を検出し、直流増幅器タイプの比較回路１０３が、
このモニタ用平均値検出回路１０２の入出力信号を比較
してその偏差情報をフィードバック信号としてモニタ用
平均値検出回路１０２へ戻す。

【００６２】さらに、各チャネル毎に設けられた制御回
路１１Ｂ−１〜１１Ｂ−ｎは、このモニタ回路１０Ｂの
フィードバック信号としての偏差情報を用いて、各第２
ソースフォロア回路９３−１〜９３−ｎのソースフォロ
ア電流を制御することで、各第２ソースフォロア回路９
３−１〜９３−ｎの第２ＦＥＴのリーク電流により生じ
る電位差を各差動増幅回路１３−１〜１３−ｎの入力点
で相殺することができる（以上、請求項３１）。

【００６３】また、各チャネルに共通のモニタ回路１０
Ｂのバイアス回路１０１を、各前置回路１２−１〜１２
−ｎと同一の回路として構成した場合でも（請求項３
２）、モニタ回路１０Ｂでは、平均値検出回路９−１〜
９−ｎと同一構成をとるモニタ用平均値検出回路１０２
が、バイアス回路１０１からの出力を入力信号としてそ
の平均値を検出し、直流増幅器タイプの比較回路１０３
が、このモニタ用平均値検出回路１０２の入出力信号を
比較してその偏差情報をフィードバック信号としてモニ
タ用平均値検出回路１０２へ戻すことができる。

【００６４】次に、図６にて前述した構成を有する平均
値検出装置８Ｄでは、平均値検出回路９Ｄにおいて、入
力信号についてその平均値を検出すべく抵抗と容量とで
構成された平均値検出部９２と、この平均値検出部９２
における上記の抵抗と容量との接続点において平均値検
出部９２と並列に接続されたオフセット電圧調整部９４
と、第１ＦＥＴを用いた第１ソースフォロア回路９１
と、第２ＦＥＴを用いた第２ソースフォロア回路９３と
により、入力信号の平均値を検出することができる。

【００６５】そして、この際、モニタ回路１０において
は、平均値検出回路９Ｄと同一構成をとるモニタ用平均
値検出回路１０２が、バイアス回路１０１からの出力を
入力信号として、その平均値を検出し、直流増幅器タイ
プの比較回路１０３が、このモニタ用平均値検出回路１
０２の入出力信号を比較してその偏差情報をフィードバ
ック信号としてモニタ用平均値検出回路１０２へ戻す。

【００６６】さらに、制御回路１１では、このモニタ回
路１０のフィードバック信号としての偏差情報を用い
て、第２ソースフォロア回路９３のソースフォロア電流
を制御することで、第２ソースフォロア回路９３の第２
ＦＥＴのリーク電流により生じる電位差を差動増幅回路
の入力点で相殺する（以上、請求項３３）。

【００６７】

【実施例】以下、図面を参照して本発明の実施例を説明
する。 （ａ）第１実施例の説明 図７は本発明の第１実施例としての平均値検出用集積回
路の構成を示すブロック図であるが、この図７に示すよ
うに、この平均値検出用集積回路（以下、単に集積回路
ということがある）４Ａは、ｎチャネル分（ｎは自然
数）の回路部５Ａ−１〜５Ａ−ｎをそなえている。な
お、符号１４Ａ−１〜１４Ａ−ｎで示すものは、それぞ
れ受光素子で、受信した光信号を電気信号に光電変換す
るものである。

【００６８】また、各回路部５Ａ−１〜５Ａ−ｎは、そ
れぞれプリアンプ（前置増幅器）５１Ａ−１〜５１Ａ−
ｎ，平均値検出回路５２Ａ−１〜５２Ａ−ｎ及びリミッ
タアンプ（差動増幅器）５３Ａ−１〜５３Ａ−ｎをそな
えている。ここで、プリアンプ５１Ａ−１〜５１Ａ−ｎ
は、受光素子１４Ａ−１〜１４Ａ−ｎによりそれぞれ光
電変換された信号を所望の信号レベルに増幅するもの
で、このプリアンプ５１Ａ−１〜５１Ａ−ｎは入力信号
について所要の処理を施す前段回路を構成する。また、
平均値検出回路５２Ａ−１〜５２Ａ−ｎは、プリアンプ
５１Ａ−１〜５１Ａ−ｎで増幅された入力信号の平均値
を検出するものであり、リミッタアンプ５３Ａ−１〜５
３Ａ−ｎは、プリアンプ５１Ａ−１〜５１Ａ−ｎからの
出力と平均値検出回路５２Ａ−１〜５２Ａ−ｎからの参
照信号としての平均値出力とを差動入力で受けて所望の
信号レベルに増幅して出力するもので、このリミッタア
ンプ５３Ａ−１〜５３Ａ−ｎは、平均値検出回路５２Ａ
−１〜５２Ａ−ｎからの平均値出力について所要の処理
を施す後段回路を構成する。

【００６９】このような構成により、上述の平均値検出
用集積回路４Ａでも、従来と同様に、光信号（入力信
号）を、受光素子１４Ａ−１〜１４Ａ−ｎにより電気信
号に光電変換し、この信号をプリアンプ５１Ａ−１〜５
１Ａ−ｎにより、所望の信号レベルに増幅し、平均値検
出回路５２Ａ−１〜５２Ａ−ｎにより、入力信号の平均
値を検出し、リミッタアンプ５３Ａ−１〜５３Ａ−ｎに
より、プリアンプ５１Ａ−１〜５１Ａ−ｎからの入力信
号と平均値検出回路５２Ａ−１〜５２Ａ−ｎからの参照
信号としての平均値出力とを比較し、プリアンプ５１Ａ
−１〜５１Ａ−ｎからの入力信号を、所望の信号レベル
に増幅して出力することができるようになっている。

【００７０】ここで、本発明の平均値検出用集積回路４
Ａが、従来のものと異なるのは、各回路部５Ａ−１〜５
Ａ−ｎの入出力方向に対して交叉した方向に、各チャン
ネル毎に１本ずつのストリップライン６Ａ−１〜６Ａ−
ｎが形成され、これら各ストリップライン６Ａ−１〜６
Ａ−ｎの端部に、各平均値検出回路５２Ａ−１〜５２Ａ
−ｎの構成要素としてのコンデンサ（容量）Ｃ２−１〜
Ｃ２−ｎ、及び電源２５−1 〜２５−ｎと可変抵抗（高
抵抗）２６−１〜２６−ｎとをそれぞれ直列に接続した
オフセット電圧調整回路２Ａ−１〜２Ａ−ｎのための接
続端子７Ａ−１〜７Ａ〜ｎが設けられていることであ
る。

【００７１】すなわち、このような構成により、上述の
平均値検出用集積回路４Ａでは、各平均値検出回路５２
Ａ−１〜５２Ａ−ｎの構成要素としてのコンデンサＣ２
−１〜Ｃ２−ｎ及びオフセット電圧調整回路２Ａ−１〜
２Ａ−ｎを、それぞれ接続端子７Ａ−１〜７Ａ−ｎに接
続することで、集積回路４Ａの外部に設けることがで
き、これにより平均値検出用集積回路４Ａの回路規模を
大幅に削減できる利点がある。

【００７２】また、この図７に示すように、各回路部５
Ａ−１〜５Ａ−ｎと交差するストリップライン６Ａ−１
〜６Ａ−ｎが、各チャンネルでそれぞれ１本ずつにする
ことができ、これにより他チャンネルからの影響を受け
にくいという利点もある。さらに、次の図８に示すよう
に、各ストリップライン６Ａ−１〜６Ａ−ｎの端部に、
上述と同様に、平均値検出回路５２Ａ−１〜５２Ａ−ｎ
の構成要素としての容量Ｃ２−１〜Ｃ２−ｎのための接
続端子７Ａ−１〜７Ａ−ｎを設けるとともに、オフセッ
ト電圧調整回路２Ａ−１〜２Ａ−ｎの構成要素である高
抵抗２６−１〜２６−ｎを、それぞれ集積回路４Ａ内に
設けて各高抵抗２６−１〜２６−ｎを介してオフセット
電圧調整回路２Ａ−１〜２Ａ−ｎの構成要素である電源
２５−１〜２５−ｎのための接続端子７ａ−１〜７ａ−
ｎを設けて、それぞれを接続するようにしてもよい。

【００７３】この場合は、オフセット電圧調整回路２Ａ
−１〜２Ａ−ｎの構成要素である各高抵抗２６−１〜２
６−ｎを集積回路４Ａ内に設けることができるので、各
回路部５Ａ−１〜５Ａ−ｎと交叉する各ストリップライ
ン６Ａ−１〜６Ａ−ｎが各チャネル毎で１本ずつのま
ま、集積回路４Ａの外側に接続する部品（抵抗）を削減
でき、これにより平均値検出用集積回路４Ａの回路規模
をさらに削減できる利点がある。

【００７４】そして、図１０は、図７にて上述したよう
な構成を有する平均値検出用集積回路４Ａの外観を示す
図であるが、この図１０に示すように、コンデンサＣ２
−１〜Ｃ２−４を外部に設けた平均値用集積回路４Ａ及
び受光素子アレイ１６が、パッケージ１７内で構成され
ており、このような構成により、リボンファイバ１５か
ら送られてくる光信号を、受光素子アレイ１６で電気信
号に変化し、平均値検出用集積回路４Ａで図７にて前述
したように信号の平均値を検出して所望の信号を出力端
子１８から出力できるようになっている。

【００７５】次に、図９は、図７に示した各回路部５Ａ
−１〜５Ａ−ｎのうち、例えば回路部５Ａ−１を実用の
回路で実際に構成した場合の一例を示す図であるが、こ
の図９に示すように、プリアンプ５１Ａ−１は、ＦＥＴ
３０４〜ＦＥＴ３０９，３３７，３３８，ダイオードＤ
１１〜Ｄ１４，Ｄ３８，Ｄ３９，抵抗Ｒ１５，Ｒ１６，
Ｒ３９，コンデンサＣ１０を用いて構成ており、平均値
検出回路５２Ａ−１は、ＦＥＴ１１０〜ＦＥＴ１１３，
ダイオードＤ１５〜Ｄ１８，抵抗Ｒ１７を用いて構成さ
れるとともに、接続端子７Ａ−１に、上述のように、コ
ンデンサＣ２−１及びオフセット電圧調整回路２Ａ−１
が接続されている。

【００７６】さらに、リミッタアンプ５３Ａ−１は、基
本的に、差動対のＦＥＴ３１４，３１５，３２１，３２
２，３２８，３２９からなる３つの増幅器を直列に接続
した３段構成の差動増幅器であり、ＦＥＴ３１４〜３３
４，ダイオードＤ１９〜Ｄ３７，抵抗Ｒ２４〜Ｒ３８を
用いて構成されている。ここで、プリアンプ５１Ａ−１
及びリミッタアンプ５３Ａ−１を、この図１０に示すよ
うに構成することは、公知の技術であるのでその説明は
省略し、本発明の要部である平均値検出回路５２Ａ−１
において、プリアンプ５１Ａ−１からの出力である入力
信号と、この入力信号から得られた平均値との間の電位
誤差（オフセット）を調整してこの誤差をなくすように
する動作について以下に詳述する。なお、以下の説明で
は、便宜上、図９に示す平均値検出回路５２Ａ−１を簡
略化した、図１１を用いることにする。

【００７７】すなわち、この図１１に示す平均値検出回
路５２Ａ−１では、接続端子７Ａ−１にコンデンサＣ２
−１を接続することで構成されたコンデンサＣ２−１と
抵抗Ｒ１７とからなる平均値検出部１９，ＦＥＴ１１０
（第１ＦＥＴを用いた第１ソースフォロア回路）及びＦ
ＥＴ１１２（第２ＦＥＴを用いた第２ソースフォロア回
路）を設けている。そして、さらに、ＦＥＴ１１０のソ
ース１１０ｓに定電流源２０を接続し、ＦＥＴ１１２の
ソース１１２ｓに定電流源２１を接続している。

【００７８】そして、後述の記載からもわかるように、
これらのＦＥＴ１１０，１１２を含む回路で、入力信号
と平均値出力との間で強制的にオフセットを生じさせる
強制オフセット生成部が構成される。ここで、ＦＥＴ１
１０とＦＥＴ１１２の閾値電圧と、各定電流源２０，２
１の電流値（つまり、ＦＥＴ１１０，１１２の両ソース
フォロア電流値）とを同一に設定しておき、ＦＥＴ１１
０のゲート幅とＦＥＴ１１２のゲート幅とを異なる幅に
設定しておく。

【００７９】また、オフセット電圧調整回路２Ａ−１
は、電源２５−１と高抵抗２６−１とを直列に接続した
回路であるので、この可変抵抗２６−１と電源２５−１
からなるオフセット電圧調整回路２Ａ−１が、抵抗１７
とコンデンサＣ２−１との接続点２２と等価な点（接続
端子７Ａ−１）で、平均値検出部１９と並列に接続され
ることになる。なお、電源２５−１に関しては後述す
る。また、ＧＮＤはGround(0V)端子，ＶＳＳは負の電圧
を供給する負電源である。

【００８０】このような構成により、この図１１に示す
平均値検出回路５２Ａ−１では、点２３と点２４との間
（入力信号と平均値出力との間）で強制的にオフセット
（電位誤差）を生じさせて、このオフセットをオフセッ
ト電圧調整回路２Ａ−１の可変抵抗２６−１で調整する
ことにより、入力信号の出力と平均値出力との誤差をな
くすことができる。すなわち、上述の平均値検出回路５
２Ａ−１は、従来のように、ＦＥＴ１１０のソース１１
０ｓと、ＦＥＴ１１２のソース１１２ｓとに流れる電流
のわずかな違いにより生じてしまったオフセットを調整
するのではなく、予め強制的に生じさせたオフセットを
調整するようになっているのである。

【００８１】以下に、上述の動作について、具体的に述
べる。まず、通常、ＦＥＴのドレイン電流Ｉｄは、ゲー
ト幅をＷｇ，閾値電圧をＶｔｈ，ゲート−ソース間の電
圧をＶｇｓと表すと、 Ｉｄ∝Ｗｇ（Ｖｇｓ−Ｖｔｈ）² ・・・・（１） となる。

【００８２】ここで、ＦＥＴを用いて集積回路を設計す
る場合、設計者が意図的に値を変えられるものは、一般
に、ゲート幅Ｗｇとゲート−ソース間電圧Ｖｇｓのみで
ある。従って、上述のように各定電流源２０，２１の電
流値Ｉ１，Ｉ２を同一（Ｉ１＝Ｉ２）に設定してＦＥＴ
１１０及びＦＥＴ１１２の両ソースフォロアに同一の電
流が流れるようにしておくと、ゲート幅Ｗｇが広いほう
が、ゲート−ソース間の電圧Ｖｇｓは小さくなる。

【００８３】このため、オフセット電圧調整回路２Ａ−
１の可変抵抗２６−１が、接続端子７Ａ−１に接続され
ていない場合を考えると、ＦＥＴ１１０とＦＥＴ１１２
のゲート電位は同じであるから、ＦＥＴ１１０のゲート
幅Ｗｇ（１１０）をＦＥＴ１１２のゲート幅Ｗｇ（１１
２）より広くすると、ＦＥＴ１１０のゲート−ソース間
の電圧Ｖｇｓ（１１０）の電圧が小さくなるので、図１
０中、点２３の電位が上昇して、入力信号の出力の方が
平均値の出力よりも高い電位となるオフセット電圧が生
じる。つまり、この場合は、ＦＥＴ１１０のゲート幅Ｗ
ｇ（１１０）がＦＥＴ１１２のゲート幅Ｗｇ（１１２）
よりも広く設定された各ＦＥＴ１１０，１１２を含む回
路で、入力信号の方が平均値出力信号よりも低い電位と
なるように、強制的にオフセットを生じさせる強制オフ
セット生成部を構成していることになる。

【００８４】そこで、オフセット電圧調整回路２Ａ−１
を、点２２の電位より高い電位の電源２５−１と可変抵
抗２６−１とを直列に接続して構成し、この可変抵抗２
６−１の抵抗値を変化させれば、抵抗Ｒ１７に、信号入
力側に向かう電流Ｉ３を流すことができるので、点２３
の電位を下げて入力信号の出力と平均値の出力とが同電
位になるように、つまり入力信号の出力と平均値の出力
との間に誤差がなくなるように調整することができる。

【００８５】また、逆に、ＦＥＴ１１２のゲート幅Ｗｇ
（１１２）をＦＥＴ１１０のゲート幅Ｗｇ（１１０）よ
り広くすると、ＦＥＴ１１２のゲート−ソース間の電圧
Ｖｇｓ（１１２）の電圧が小さくなるので、今度は、点
２４の電位が上昇するので、入力信号の出力の方が平均
値の出力よりも低い電位となるオフセット電圧が生じ
る。つまり、この場合は、ＦＥＴ１１２のゲート幅Ｗｇ
（１１２）がＦＥＴ１１０のゲート幅Ｗｇ（１１０）よ
りも広く設定された各ＦＥＴ１１０，１１２を含む回路
で、入力信号の方が平均値出力信号よりも高い電位とな
るように強制的にオフセットを生じさせる強制オフセッ
ト生成部を構成していることになる。

【００８６】そこで、オフセット電圧調整回路２Ａ−１
を、今度は、点２２の電位より低い電位の電源２５−１
と可変抵抗２６−１とを直列に接続して構成し、この可
変抵抗２６−１の抵抗値を変化させれば、抵抗Ｒ１７に
出力側へ向かう電流Ｉ４を流すことができるので、点２
３の電位を上げて入力信号の出力と平均値の出力とが同
電位になるように、つまり入力信号の出力と平均値の出
力との間に誤差がなくなるように調整することができ
る。

【００８７】このように、上述の平均値検出回路（装
置）５２Ａ−１によれば、入力信号の出力と平均値出力
との間に強制的にオフセットを生じさせるので、平均値
検出部１９の構成要素としてのコンデンサＣ２−１と、
オフセット電圧調整回路２Ａ−１とを接続端子７Ａ−１
で平均検出部１９と並列に接続するだけで、このオフセ
ットをオフセット電圧調整回路２Ａ−１により調整で
き、従来のように、コンデンサＣ２−１と、オフセット
電圧調整回路２Ａ−１のための端子や配線を、それぞれ
個別に設ける必要がなく、これにより、平均値検出回路
５２Ａ−１の構成を簡素化できる。

【００８８】特に、今のように、この平均値検出回路５
２Ａ−１を集積回路化する場合は、配線に必要なチップ
面積を大幅に削減できるので、平均値検出用集積回路４
Ａの回路規模を大幅に削減できるとともに、そのコスト
も大幅に低減することができる。また、入力信号の出力
の方が平均値の出力よりも高い電位となるオフセット電
圧、もしくは入力信号の出力の方が平均値の出力よりも
低い電位となるオフセット電圧のどちらか一方のみを、
予め強制的に生じさせることができるので、接続点２２
よりも高い電位、あるいは低い電位どちらかの電源２５
−１のみをオフセット電圧調整回路２Ａ−１に設ければ
よく、これにより平均値検出回路５２Ａ−１の回路規模
を削減できる。

【００８９】特に今のように、この平均値検出回路５２
Ａ−１を集積回路化する場合、オフセット電圧調整回路
２Ａ−１に、接続点２２よりも高い電位の電源と低い電
位の電源両方の電源を用意すると、これを乗せる基板の
実装が複雑になってしまうので、上述のように、どちら
か一方のみの電源２５を用いて平均値検出回路５２Ａ−
１回路を構成できることによる効果は絶大である。

【００９０】ここで、上述の場合は、各ＦＥＴ１１０，
１１２の閾値電圧と、各定電流源２０，２１のそれぞれ
の電流値Ｉ１，Ｉ２を同一に設定し、ＦＥＴ１１０のゲ
ート幅Ｗｇ（１１０）とＦＥＴ１１２のゲート幅Ｗｇ
（１１２）とを異なる幅に設定することで、入力信号と
平均値出力との間で、強制的にオフセット電圧を生じさ
せているが、各ＦＥＴ１１０，１１２の閾値電圧と、ゲ
ート幅Ｗｇ（１１０）及びＷｇ（１１２）とを同一に設
定し、定電流源２０の電流値Ｉ１と定電流源２１の電流
値Ｉ２とを異なった値に設定した場合でも、同様にし
て、入力信号と平均値出力との間で強制的にオフセット
電圧を生じさせることができる。

【００９１】すなわち、上記の式（１）から分かるよう
に、電流Ｉｄが大きくなった場合は、ＦＥＴのゲート−
ソース間電圧Ｖｇｓが大きくなり、逆に電流Ｉｄが小さ
くなった場合は、ゲート−ソース間電圧Ｖｇｓは小さく
なる。従って、Ｉ１＜Ｉ２とすれば、ＦＥＴ１１０のゲ
ート−ソース間電圧Ｖｇｓ（１１２）が小さくなり、点
２４に対して点２３の電位が上昇するので、入力信号の
出力の方が平均値出力よりも高い電位となるオフセット
電圧を生じさせることができる。つまり、この場合は、
ＦＥＴ１１２のソースに接続された定電流源（第２電流
源）２１の電流値Ｉ２がＦＥＴ１１０のソースに接続さ
れた定電流源（第１電流源）２０の電流値Ｉ１より大き
く設定された回路を用いて、入力信号の方が平均値出力
よりも高い電位となるように強制的にオフセットを生じ
させる強制オフセット生成部を構成している。

【００９２】また逆に、Ｉ２＜Ｉ１とすれば、ＦＥＴ１
１０のゲート−ソース間電圧Ｖｇｓ（１１０）が大きく
なり、点２４に対して点２３の電位が下降するので、入
力信号の出力の方が平均値出力よりも低い電位となるオ
フセットを生じさせることができる。つまり、この場合
は、ＦＥＴ１１０のソースに接続された定電流源（第１
電流源）２０の電流値Ｉ１がＦＥＴ１１２のソースに接
続された定電流源（第２電流源）２１の電流値Ｉ２より
大きく設定された回路を用いて、入力信号の方が平均値
出力よりも高い電位となるように強制的にオフセットを
生じさせる強制オフセット生成部を構成している。

【００９３】ここで、上述の図１１に示す平均値検出回
路５２Ａ−１は、図１２に示すような構成にしてもよ
い。この場合、この図１２に示す平均値検出回路５２Ａ
−１は、図１１にて前述したものに比して、ＦＥＴ１１
０のソース１１０ｓに、ダイオードＤ１（第１ダイオー
ド）を介して定電流源２０が接続され、ＦＥＴ１１２の
ソース１１２ｓに、ダイオード（第２ダイオード）Ｄ２
を介して定電流源２１が接続されている点が異なる。

【００９４】ここで、上述のダイオードＤ１は、ＦＥＴ
１１１のドレイン１１１ｄとソース１１１ｓ間を短絡す
ることで構成し、ダイオードＤ２は、ＦＥＴ１１３のド
レイン１１３ｄとソース１１３ｓ間を短絡することで構
成している。そして、この場合は、ＦＥＴ１１０及びＦ
ＥＴ１１２の閾値電圧とゲート幅とを同一に設定すると
ともに、各定電流源２０，２１の電流値を同一に設定し
ておき、ダイオードＤ１のゲート幅Ｗｇ（Ｄ１）とダイ
オードＤ２のゲート幅Ｗｇ（Ｄ２）とを異なった幅に設
定することで、入力信号と平均値出力信号との間で、強
制的にオフセット電圧を生じさせることができる。以下
に、この動作について詳述する。

【００９５】まず、ダイオードＤ１（Ｄ２）を、上述の
ようにＦＥＴ１１１（１１３）を用いて構成した場合、
このダイオードＤ１（Ｄ２）のダイオード特性〔Ｖ（電
圧）−Ｉ（電流）特性〕は、図１３に示すようになる。
すなわち、このダイオードＤ１（Ｄ２）は、同一電流Ｉ
５が流れる場合、そのゲート幅Ｗｇが広い方が内部抵抗
が小さいので、レベルシフトする（下降あるいは上昇す
る）電圧が小さくなる。

【００９６】従って、ダイオードＤ１のゲート幅Ｗｇ
（Ｄ１）＞ダイオードＤ２のゲート幅Ｗｇ（Ｄ２）とす
れば、点２４に対して点２３の電位が上昇するので、入
力信号の出力の方が平均値出力よりも高い電位となるオ
フセットが生じ、逆に、Ｗｇ（Ｄ１）＜Ｗｇ（Ｄ２）と
すれば、点２４に対して点２３の電位が下降するので、
入力信号の出力の方が平均値出力よりも低い電位となる
オフセットが生じる。

【００９７】つまり、この場合は、ＦＥＴ１１１からな
るダイオードＤ１のゲート幅Ｗｇ（Ｄ１）がＦＥＴ１１
３からなるダイオードＤ２のゲート幅Ｗｇ（Ｄ２）より
広く設定された回路、あるいは、ＦＥＴ１１３からなる
ダイオードＤ２のゲート幅Ｗｇ（Ｄ２）がＦＥＴ１１１
からなるダイオードＤ１のゲート幅Ｗｇ（Ｄ１）より広
く設定された回路を用いて、入力信号の方が平均値出力
よりも高い、あるいは、入力信号の方が平均値出力より
も低い電位となるように強制的にオフセットを生じさせ
る強制オフセット生成部を構成している。

【００９８】そして、上述のようにして強制的に生じさ
せたオフセットに応じて、オフセット電圧調整回路２Ａ
−１に用いる電源が、接続点２２より高い電位あるいは
低い電位のどちらか一方の電源２５−１のみで済む。す
なわち、入力信号の出力の方が平均値出力よりも高い電
位となるオフセットが生じている場合は、接続点２２よ
り高い電位の電源２５−１、逆に、入力信号の出力の方
が平均値出力よりも低い電位となるオフセットが生じて
いる場合は、接続点２２より低い電位の電源２５−１を
用いて、抵抗Ｒ１７に流れる電流を調整して、平均値出
力信号のオフセットを調整することができる。

【００９９】このように、図１２に示す平均値検出回路
（装置）でも、ＦＥＴ１１１からなるダイオードＤ１の
ゲート幅Ｗｇ（Ｄ１）と、ＦＥＴ１１３からなるダイオ
ードＤ２のゲート幅Ｗｇ（Ｄ２）とを、Ｗｇ（Ｄ１）＜
Ｗｇ（Ｄ２）、あるいはＷｇ（Ｄ２）＜Ｗｇ（Ｄ１）と
いうように異なるゲート幅に設定することで、入力信号
の出力と平均値出力との間で、強制的にオフセットを生
じさせることができるので、図１１に示す平均値検出回
路５２Ａ−１と同様の効果ないし利点がある。

【０１００】また、上述の平均値検出回路５２Ａ−１
は、図１４に示すような構成にしてもよい。ここで、こ
の図１４に示す平均値検出回路５２Ａ−１は、図１１に
示した平均値検出回路５２Ａ−１における定電流源２０
を、ＦＥＴ１１１（第３ＦＥＴ）と、このＦＥＴ１１１
のソース１１１ｓに接続された抵抗（第１抵抗）Ｒ３と
で構成し、同じく図９中に示す定電流源２１を、ＦＥＴ
１１３（第４ＦＥＴ）とこのＦＥＴ１１３のソース１１
３ｓに接続された抵抗（第２抵抗）Ｒ４とで構成したも
のと等価である。

【０１０１】このため、この図１４に示す平均値検出回
路５２Ａ−１では、各ＦＥＴ１１１，１１３の各ソース
フォロア電流Ｉｓ１，Ｉｓ２（抵抗Ｒ３，Ｒ４に流れる
電流）を異なる値に設定することで、図１１にて前述し
たのと同様に、入力信号と平均値出力信号との間で、予
め強制的にオフセットを生じさせることができる。ここ
で、各ＦＥＴ１１１，１１３の各ソースフォロア電流Ｉ
ｓ１，Ｉｓ２を異なる値に設定するには、以下の、２通
りの方法がある。

【０１０２】（１）ＦＥＴ１１１のゲート幅Ｗｇ（１１
１）とＦＥＴ１１３のゲート幅Ｗｇ（１１３）とを異な
る幅に設定する方法。この場合、まず、ＦＥＴ１１３の
ゲート幅Ｗｇ（１１３）が、ＦＥＴ１１１のゲート幅Ｗ
ｇ（１１１）のＮ倍（Ｎは自然数）であると仮定し、 Ｗｇ（１１３）＝Ｎ・Ｗｇ（１１１） とする。

【０１０３】また、この時、ＦＥＴ１１３のソースフォ
ロア電流Ｉｓ２も，ＦＥＴ１１１のソースフォロア電流
Ｉｓ１のＮ倍となるように、 Ｉｓ２＝Ｎ・Ｉｓ１ とするためには、上記の式（１）より、ＦＥＴ１１３の
ゲート−ソース間の電圧Ｖｇｓ（１１３）と、ＦＥＴ１
１５のゲート−ソース間の電圧Ｖｇｓ（１１３）とを、
同一の値に設定すればよい。

【０１０４】ここで、今、 Ｖｇｓ（１１１）＝Ｉｓ１・Ｒ３ Ｖｇｓ（１１３）＝Ｉｓ２・Ｒ４ であるため、 Ｖｇｓ（１１３）＝Ｖｇｓ（１１１） とすると、 Ｒ４＝Ｉｓ１・Ｒ３／Ｉｓ２ ＝Ｉｓ１・Ｒ３／（Ｎ・Ｉｓ１） ＝Ｒ３／Ｎ ∴Ｎ＝Ｒ３／Ｒ４ となる。従って、上記のように、ＦＥＴ１１３のゲート
幅Ｗｇｓ（１１３）を、ＦＥＴ１１１のゲート幅Ｗｇｓ
（１１１）のＮ（Ｒ３／Ｒ４）倍に設定すれば、Ｉｓ２
＝Ｎ・Ｉｓ１よりＩｓ１＜Ｉｓ２となるので、ＦＥＴ１
１０のゲート−ソース間の電圧が下降する。

【０１０５】すなわち、点２４に対して点２３の電位が
相対的に上昇することになるので、入力信号の方が平均
値出力信号より高い電位となるオフセット電圧を、入力
信号と平均値出力信号との間で、予め強制的に生じさせ
ることができる。つまり、この場合は、図１１にて前述
した定電流源２０を、ＦＥＴ１１１とこのＦＥＴ１１１
のソース１１１ｓに接続された抵抗Ｒ３とで構成すると
ともに、同じく図１１にて前述した定電流源２１を、Ｆ
ＥＴ１１３とこのＦＥＴ１１３のソース１１３ｓに接続
された抵抗Ｒ４とで構成し、入力信号の方が平均値出力
よりも高い電位となるように、ＦＥＴ１１１のゲート幅
Ｗｇｓ（１１１）をＦＥＴ１１３のゲート幅Ｗｇｓ（１
１３）のＮ（Ｒ３／Ｒ４）倍に設定した回路を用いて、
強制オフセット生成部を構成している。

【０１０６】また、逆に、Ｗｇ（１１１）＝Ｎ・Ｗｇ
（１１３），Ｉｓ１＝Ｎ・Ｉｓ２としてＮを求めた場合
も、Ｎ＝Ｒ３／Ｒ４となるので、今度は、ＦＥＴ１１１
のゲート幅Ｗｇｓ（１１１）を、ＦＥＴ１１３のゲート
幅Ｗｇｓ（１１３）のＮ（Ｒ３／Ｒ４）倍に設定すれ
ば、Ｉｓ２＜Ｉｓ１となり、ＦＥＴ１１２のゲート−ソ
ース間の電圧が下降する。

【０１０７】すなわち、点２４に対して点２３の電位が
相対的に下降することになるので、入力信号の方が平均
値出力信号より低い電位となるオフセット電圧を、入力
信号と平均値出力信号との間で、予め強制的に生じさせ
ることができる。つまり、この場合は、図１１にて前述
した定電流源２０を、ＦＥＴ１１１とこのＦＥＴ１１１
のソース１１１ｓに接続された抵抗Ｒ３とで構成すると
ともに、同じく図１１にて前述した定電流源２１を、Ｆ
ＥＴ１１３とこのＦＥＴ１１３のソース１１３ｓに接続
された抵抗Ｒ４とで構成し、入力信号の方が平均値出力
よりも低い電位となるように、ＦＥＴ１１３のゲート幅
Ｗｇｓ（１１３）をＦＥＴ１１１のゲート幅Ｗｇｓ（１
１１）のＮ（Ｒ３／Ｒ４）倍に設定した回路を用いて、
強制オフセット生成部を構成している。

【０１０８】（２）抵抗Ｒ３の抵抗値と抵抗Ｒ４の抵抗
値とを異なる値に設定する方法。一般に、ＦＥＴと抵抗
で電流源を構成した場合、ＦＥＴのゲート−ソース間電
圧をＶｇｓ，抵抗値をＲ，抵抗に流れる電流をＩｄとす
ると、Ｖｇｓ＝Ｉｄ・Ｒとなる。これを上記の式（１）
に代入してＩｄについて解くと Ｉｄ ∝ １／２Ｗｇ−Ｖｔｈ／Ｒ＋（１／２）×
〔（２Ｖｔｈ／Ｒ−１／Ｗｇ）² −４Ｖｔｈ² ／Ｒ² 〕
^1/2 となる。

【０１０９】従って、Ｒ４＜Ｒ３なら、ＦＥＴ１１４の
ソースフォロア電流Ｉｓ１が少なくなり（つまり、Ｉｓ
１＜Ｉｓ２）、逆に、Ｒ３＜Ｒ４なら、ＦＥＴ１１５の
ソースフォロア電流Ｉｓ２が少なくなる（つまり、Ｉｓ
２＜Ｉｓ１）。このようにして、上述と同様に、各ＦＥ
Ｔ１１４，１１５の各ソースフォロア電流Ｉｓ１，Ｉｓ
２を異なる値に設定することができるので、上述と同様
に、入力信号の方が平均値出力信号より高い電位とな
る、あるいは逆に、入力信号の方が平均値出力信号より
低い電位となるオフセット電圧を、入力信号と平均値出
力信号との間で、予め強制的に生じさせることができ
る。

【０１１０】つまり、この場合は、図１１にて前述した
定電流源２０を、ＦＥＴ１１１とこのＦＥＴ１１１のソ
ース１１１ｓに接続された抵抗Ｒ３とで構成するととも
に、同じく図１１にて前述した定電流源２１を、ＦＥＴ
１１３とこのＦＥＴ１１３のソース１１３ｓに接続され
た抵抗Ｒ４とで構成し、入力信号の方が平均値出力より
も高い電位となるように、抵抗Ｒ３の値が抵抗Ｒ４の値
より大きい値に設定した回路、あるいは逆に、入力信号
の方が平均値出力よりも低い電位となるように、抵抗Ｒ
４の値が抵抗Ｒ３の値より大きい値に設定した回路を用
いて、強制オフセット生成部を構成している。

【０１１１】以上のように、この図１３に示す平均値検
出回路（装置）５２Ａ−１によれば、図１０に示した平
均値検出回路５２Ａ−１おける各定電流源２０，２１
を、上述のように、それぞれＦＥＴ１１１及び抵抗Ｒ
３，ＦＥＴ１１３及び抵抗Ｒ４とで構成し、各ＦＥＴ１
１１，１１３のソース１１１ｓ，１１３ｓに流れる電流
（抵抗Ｒ３，Ｒ４に流れる電流）を異なる値に設定する
ことで、入力信号の出力と平均値出力との間で強制的に
オフセットを生じさせることができるので、図１０に示
した平均値検出回路５２Ａ−１と同様の効果ないし利点
があるほか、各定電流源２０，２１を実用の回路で極め
て容易に実現できるという利点もある。

【０１１２】さらに、最後に、上述の平均値検出回路５
２Ａ−１は、図１５に示すように構成してもよい。ここ
で、この図１５に示す平均値検出回路５２Ａ−１は、図
１１に示した平均値検出回路５２Ａ−１における定電流
源２０を、ＦＥＴ１１１と、このＦＥＴ１１１のゲート
１１１ｇに接続された電源Ｖ１とで構成し、同じく図９
中の定電流源２１を、ＦＥＴ１１３と、このＦＥＴ１１
３のゲート１１３ｇに接続された電源Ｖ２とで構成した
ものと等価である。

【０１１３】従って、この場合は、ＦＥＴ１１１とＦＥ
Ｔ１１３の各ゲート−ソース間電圧Ｖｇｓ（１１１），
Ｖｇｓ（１１３）を、それぞれ電源Ｖ１，Ｖ２で直接変
化させることで、各ＦＥＴ１１１，１１３の各ソースフ
ォロア電流Ｉｓ１，Ｉｓ２を異なる値に設定することが
できる。すなわち、Ｖ１＜Ｖ２とすれば、Ｉｓ１＜Ｉｓ
２となるので、ＦＥＴ１１０のゲート−ソース間電圧Ｖ
ｇｓ（１１０）が小さくなり、点２４に対して点２３の
電位が相対的に上昇する。従って、入力信号の出力の方
が平均値出力より高い電位となるオフセットを、予め強
制的に生じさせることができる。

【０１１４】つまり、この場合は、図１１にて前述した
定電流源２０を、ＦＥＴ１１１で構成するとともに、同
じく図１１にて前述した定電流源２１を、ＦＥＴ１１３
で構成し、入力信号の方が平均値出力よりも高い電位と
なるように、ＦＥＴ１１３のゲート電位（Ｖ２）をＦＥ
Ｔ１１１のゲート電位（Ｖ１）より大きい値に設定した
回路を用いて、強制オフセット生成部を構成している。

【０１１５】また逆に、Ｖ２＜Ｖ１とすれば、Ｉｓ２＜
Ｉｓ１となるので、ＦＥＴ１１２のゲート−ソース間電
圧Ｖｇｓ（１１２）が小さくなり、今度は、点２４に対
して点２３の電位が相対的に下降する。従って、入力信
号の出力の方が平均値出力より低い電位となるオフセッ
トを、予め強制的に生じさせることができる。つまり、
この場合は、図１１にて前述した定電流源２０を、ＦＥ
Ｔ１１１で構成するとともに、同じく図１１にて前述し
た定電流源２１を、ＦＥＴ１１３で構成し、入力信号の
方が平均値出力よりも低い電位となるように、ＦＥＴ１
１１のゲート電位（Ｖ１）をＦＥＴ１１３のゲート電位
（Ｖ２）より大きい値に設定した回路を用いて、強制オ
フセット生成部を構成している。

【０１１６】このように、この図１５に示す平均値検出
回路５２Ａ−１によれば、図１１における各定電流源２
０，２１を、それぞれＦＥＴ１１１及び電源Ｖ１，ＦＥ
Ｔ及び電源Ｖ２で構成し、各電源Ｖ１，Ｖ２により、Ｆ
ＥＴ１１１，１１３のソースフォロア電流Ｉｓ１，Ｉｓ
２を直接異なる値に設定することで、入力信号と平均値
出力との間で強制的にオフセットを生じさせることがで
きるので、図１１に示した平均値検出回路５２Ａ−１と
同様の効果ないし利点があるほか、この場合も、上述の
各電流源２０，２１を実用の回路で極めて容易に実現で
きるという利点がある。

【０１１７】なお、図１１〜図１５に示した各平均値検
出回路５２Ａ−１の構成は、それぞれを組み合わせて実
現してもよい。また、図１１〜図１５に示したように、
オフセット電圧調整回路２Ａ−１は、実用の回路で容易
に実現できるように高抵抗２６−１と電源２５−１とを
直列に接続した回路で構成して、平均値検出部１９の構
成要素である抵抗Ｒ１７に流れる電流を調整できるよう
にしているが、このオフセット電圧調整回路２Ａ−１を
電流源で構成し、平均値検出部１９の抵抗Ｒ１７とコン
デンサＣ２−１との接続点２２と等化な点（接続端子７
Ａ−１）において平均値検出部１９と並列に接続して、
直接、抵抗Ｒ１７に流れる電流を調整できるようにして
もよい。

【０１１８】さらに、図１１〜図１５中の接続端子７Ａ
−１には、オフセット電圧調整回路２Ａ−１が接続され
ているが、このオフセット電圧調整回路２Ａ−１の代わ
りに、プリアンプ５１Ａ−１（図７参照）と同一の温度
・電源電圧変動特性を有する補償回路を、抵抗を介して
接続端子７Ａ−１に接続してもよい。つまり、入力信号
について所要の処理を施すプリアンプ（前段回路）５１
Ａ−１と同一の温度・電源電圧変動特性を有する補償回
路を、平均値検出部１９における抵抗Ｒ１７とコンデン
サ（容量）Ｃ２−１との接続点２２と等化な点である接
続端子７Ａ−１において、抵抗を介して、平均値検出部
１９と並列に接続する。

【０１１９】この場合は、上述の補償回路により、図１
１〜図１５にて前述したオフセット電圧調整回路２Ａ−
１と同様に、入力信号と平均値出力との間で強制的に生
じさせたオフセットを調整することができるとともに、
プリアンプ５１Ａ−１の温度や電源電圧特性が変動した
場合に影響を受ける平均値検出回路５２Ａ−１の入力信
号の誤差（変動）を補償することができる。

【０１２０】図１６は上述のような補償回路を図７に示
した平均値検出用集積回路４Ａに設けた場合の構成を示
すブロック図であり、この図１６に示すように、平均値
検出用集積回路４Ａには、プリアンプ５１Ａ−１と同一
の温度・電源電圧特性を有する補償回路２７が設けられ
られるとともに、この補償回路２７からの出力を出す出
力端子２７ａが設けられており、補償回路２７がこの出
力端子２７ａと抵抗２６−１〜２６−ｎとを介して各ス
トリップライン６Ａ−１〜６Ａ−ｎの端部に設けられた
接続端子７Ａ−１〜７Ａ−ｎに接続されている。

【０１２１】そして、この場合の接続端子７Ａ−１〜７
Ａ−ｎは、補償回路２７のための出力端子２７ａと接続
されてこの補償回路８からの出力を受ける入力端子とし
て構成されている。このような構成により、この平均値
検出用集積回路４Ａでは、補償回路２７からの出力を、
各抵抗２６−１〜２６−ｎを介して、各ストリップライ
ン６Ａ−１〜６Ａ−ｎの端部に設けられた接続端子７Ａ
−１〜７Ａ−ｎで受けることにより、図１１〜図１５に
て前述したオフセット電圧調整回路２Ａ−１と同様に、
各平均値検出回路５２Ａ−１〜５２Ａ−ｎにおいて入力
信号と平均値出力との間で強制的に生じさせたオフセッ
トを調整することができるとともに、プリアンプ５１Ａ
−１〜５１Ａ−ｎの温度や電源電圧特性が変動した場合
に影響を受ける平均値検出回路５２Ａ−１〜５２Ａ−ｎ
への入力信号の誤差（変動）を補償することができる。
なお、各平均値検出回路５２Ａ−１〜５２Ａ−ｎにおけ
る動作については、図１１〜図１５にて詳述しているの
でその説明は省略する。

【０１２２】このように、図１６に示す平均値検出用集
積回路４Ａによれば、平均値検出回路５２Ａ−１〜５２
Ａ−ｎで信号の平均値を検出する際、補償回路２７の出
力を用いることで、温度や電源電圧の変動による平均値
検出の誤差を補償することができ、これにより、より正
確な平均値が得られる利点がある。なお、この補償回路
２７は、平均値検出用集積回路４Ａの外部に設けて、そ
の出力を各平均値検出回路５２Ａ−１〜５２Ａ−ｎに分
配できるようにしてもよい。

【０１２３】（ｂ）第２実施例の説明 図１７は本発明の第２実施例としての平均値検出装置の
構成を示すブロック図であるが、この図１７に示す平均
値検出装置には、プリアンプ（前置回路）１２Ｂ，平均
値検出回路９Ｂ，リミッタアンプ（差動増幅回路）１３
Ｂ及びモニタ回路１０Ｂが設けられている。

【０１２４】ここで、プリアンプ１２Ｂは、入力信号を
所望の信号レベルに増幅するものであり、平均値検出回
路９Ｂは、プリアンプ１２Ｂで増幅された信号の平均値
を検出するものであり、リミッタアンプ１３Ｂは、プリ
アンプ１２Ｂの出力と平均値検出回路９Ｂからの平均値
出力とを差動入力で受け、所望の信号レベルに増幅して
出力するものである。

【０１２５】さらに、上述の平均値検出回路９Ｂは、プ
リアンプ１２Ｂの出力の平均値を検出するための抵抗Ｒ
５とコンデンサ（容量）Ｃ６とで構成された平均値検出
部９２Ｂと、ＦＥＴ２０１（第１ＦＥＴを用いた第１ソ
ースフォロア回路）と、ＦＥＴ２０２（第２ＦＥＴを用
いた第２ソースフォロア回路）と、このＦＥＴ２０２の
ソース２０２ｓに接続された電流源（制御回路）３１Ｂ
とで構成されている。

【０１２６】ここで、ＦＥＴ２０１及びＦＥＴ２０２
は、入力信号と、平均値検出部９２Ｂで検出した平均値
とをそれぞれ２系統の信号として出力するためのもので
あり、電流源３１Ｂは、後述するモニタ回路１０ＢのＤ
Ｃアンプ（ＤＣ−Ａｍｐ）１０３Ｂからのフィードバッ
ク信号を用いて、ＦＥＴ２０２のソースフォロア電流を
制御することで、ＦＥＴ２０２のリーク電流Ｉ_LEAKによ
り抵抗Ｒ５で生じる電位差を、リミッタアンプ１３Ｂの
入力点ｂで相殺するようにするものである。なお、ＦＥ
Ｔ２０１のソース２０１ｓに接続されている定電流源３
０は、ＦＥＴ２０１のソースに流れるソースフォロア電
流を一定に保つようにするものである。

【０１２７】そして、この図１７に示すように、プリア
ンプ１２Ｂ，平均値検出回路９Ｂ及びリミッタアンプ１
３Ｂの上段には、上述のように、ＦＥＴ２０２のリーク
電流Ｉ_LEAKにより抵抗Ｒ５で生じる電位差を、リミッタ
アンプ１３Ｂの入力点ｂで相殺するために、モニタ回路
１０Ｂが設けられている。そして、このモニタ回路１０
Ｂは、バイアス回路１０１Ｂ，モニタ用の平均値検出回
路９Ｄ及びＤＣアンプ（直流増幅器タイプの比較回路）
１０３Ｂをそなえている。ここで、バイアス回路１０Ｂ
は、上述のプリアンプ１２Ｂと同一の回路で構成された
ものであり、モニタ用平均値検出回路９Ｄは、このバイ
アス回路１０Ｂからの出力を入力信号とし上述の平均値
検出回路９Ｂと同一の構成を有するものであり、ＤＣア
ンプ１０３Ｂは、モニタ用平均値検出回路９Ｄの入出力
信号の電位を比較してその電位差（偏差情報）をフィー
ドバック信号としてモニタ用平均値検出回路９Ｄへ戻す
ものである。

【０１２８】そして、モニタ回路１０Ｂをこのような構
成にすることで、モニタ用平均値検出回路９Ｄにより、
バイアス回路１０１Ｂからの出力信号の平均値を検出
し、ＤＣアンプ１０３Ｂにより、モニタ用平均値検出回
路９Ｄの入力信号（つまり、バイアス回路１０１Ｂの出
力信号）の電位と平均値出力信号の電位とを比較して、
その電位差をフィードバック信号として平均値検出回路
９Ｄの電流源３１Ｄに戻すとともに、平均値検出回路９
Ｂの電流源３１Ｂにも戻すことができる。

【０１２９】従って、各電流源（制御回路）３１Ｂ，３
１Ｄは、この電位差を用いて、各平均値検出回路９Ｂ，
９Ｄの各ＦＥＴ２０２のソースフォロア電流を調整（制
御）することで、それぞれＦＥＴ２０２のリーク電流Ｉ
_LEAKにより抵抗Ｒ５で生じる電位差をキャンセルできる
ので、各平均値検出回路９Ｂ，９Ｄの各入出力信号の電
位誤差によるＤＣアンプ１０３Ｂ，リミッタアンプ１３
Ｂの誤作動を防ぐことができるようになる。

【０１３０】そして、以下、上述の動作について、次の
図１８を用いて詳述する。この図１８に示す平均値検出
装置は、図１７に示した、各平均値検出回路９Ｂ，９Ｄ
と、ＤＣアンプ１０３Ｂ及びリミッタアンプ１３Ｂを、
実用の回路として構成した場合の一例を示す図である。
そして、この図１８に示すように、モニタ用平均値検出
回路９Ｄ及びＤＣアンプ１０３Ｂは、それぞれ平均値検
出回路９Ｂ及びリミッタアンプ１３Ｂと同一の構成とな
っている。

【０１３１】ここで、図１７にて前述した各平均値検出
回路９Ｂ，９Ｄの電流源３１Ｂ，３１Ｄは、この図１８
においては、ＦＥＴ２０３のドレインとソースをそれぞ
れＦＥＴ２０４のドレインとソースに接続したものと、
ＦＥＴ２１２のドレインとソースをそれぞれＦＥＴ２１
３のドレインとソースに接続したもので構成している。

【０１３２】また、ＤＣアンプ１０３Ｂは、差動対構成
のＦＥＴ２１５，ＦＥＴ２１６及び抵抗Ｒ９，Ｒ１０，
これら抵抗Ｒ９，Ｒ１０に接続されたダイオードＤ４，
ＦＥＴ２１５のドレインにゲートを接続されたＦＥＴ２
１７，ＦＥＴ２１６のドレインにゲートを接続されたＦ
ＥＴ２１８，及び定電流源３９〜４１で構成されてい
る。

【０１３３】そして、リミッタアンプ１３Ｂも同様に、
差動対構成のＦＥＴ２０６，ＦＥＴ２０７及び抵抗Ｒ
６，Ｒ７，これら抵抗Ｒ６，Ｒ７に接続されたダイオー
ドＤ３，ＦＥＴ２０６のドレインにゲートを接続された
ＦＥＴ２０８，ＦＥＴ２０７のドレインにゲートを接続
されたＦＥＴ２０９，及び定電流源３４〜３６で構成さ
れている。なお、ＤＣアンプ１０３Ｂ及びリミッタアン
プ１３Ｂを上述のように構成することは、公知の技術で
あるので、その説明は省略する。

【０１３４】ここで、この図１８に示す平均値検出装置
において、モニタ用の平均値検出回路９ＤのＦＥＴ２１
１のリーク電流ＩＬ１と平均値検出用の抵抗Ｒ８によ
り、生じた点Ａ１と点Ｂ１間の電位差ΔＶ１（ΔＶ１＝
ＩＬ１×Ｒ８）は、ＦＥＴ２１０及びＦＥＴ２１１のソ
ースフォロアを通った後の点ａ１と点ｂ１間の電位差Δ
Ｖ１となる。

【０１３５】また、平均値検出回路９Ｂにおいても同様
に、ＦＥＴ２０２のリーク電流ＩＬ２と平均値検出用の
抵抗Ｒ５により、点Ｅ１と点Ｆ１との間で電位差ΔＶ２
（ΔＶ２＝ＩＬ２×Ｒ５）を生じ、この電位差ΔＶ２
は、ＦＥＴ２０１及びＦＥＴ２０２のソースフォロアを
通った後の点ｅ１と点ｆ１との間の電位差ΔＶ２とな
る。

【０１３６】今、上段と下段の平均値検出回路９Ｄ，９
Ｂに用いている各素子は、同じものであるので、点ａ１
と点ｂ１間の電位差ΔＶ１と、点ｅ１と点ｆ１間の電位
差ΔＶ２は、同一（ΔＶ１＝ΔＶ２）となる。そして、
まず、平均値検出回路９ＤにおけるＦＥＴ２１１のリー
ク電流ＩＬ１により生じる電位差ΔＶ１を、キャンセル
させる動作について述べる。

【０１３７】今、点ｂ１の電位が点ａ１の電位よりΔＶ
１だけ電位が高くなっている仮定する。このとき、後段
のＤＣアンプ１０３Ｂにおける差動対のＦＥＴ２１５及
びＦＥＴ２１６の各ゲート電位（点ａ１と点ｂ１の電
位）には、点ｂ１が点ａ１よりΔＶ電位が高い状態で、
それぞれ信号が入力される。すると、ＤＣアンプ１０３
Ｂにおける点ｃ１の電位は、この電位差ΔＶ１だけ電位
が高くなり、この結果、点ｄ１の電位が低くなる。さら
に、ＦＥＴ２１７のソースフォロアにおける点ｇ１の電
位は、点ｃ１の電位が高くなったことにより、同様に高
くなり、ＦＥＴ２１８のソースフォロアにおける点ｈ１
では、点ｄ１の電位が低くなったことにより、同様に低
くなる。

【０１３８】ここで、点ｇ１は、ＦＥＴ２１４のソース
フォロアのゲートにつながっているため、ＦＥＴ２１４
のゲートの電位も高くなり、これに応じてＦＥＴ２１３
のゲート電位も高くなる。従って、ＦＥＴ２１３のゲー
ト−ソース間電圧Ｖｇｓが増加し、このＦＥＴ２１３の
ソースに流れるソースフォロア電流が増加するので、点
ａ１より電位差ΔＶ１だけ高かった点ｂ１の電位を下げ
ることができる。

【０１３９】すなわち、このようにしてＦＥＴ２１１の
リーク電流ＩＬ１により生じる電位差ΔＶ１をキャンセ
ルすることができる。そして、今、上述のように、平均
値検出回路９ＢにおけるＦＥＴ２０２のリーク電流によ
り生じる電位差ΔＶ２がΔＶ１と同一（ΔＶ２＝ΔＶ
１）であることから、点ｇ１を平均値検出回路９ＢのＦ
ＥＴ２０５のゲートにも接続すれば、ＦＥＴ２１１のソ
ースに流れるソースフォロア電流が増加し、点ｆ１の電
位を下げることができるので、ＦＥＴ２０２のリーク電
流ＩＬ２により生じる電位差ΔＶ２も同時にキャンセル
することができる。なお、上述の場合とは逆に、点ｂ１
の電位の方が点ａ１の電位より低い場合は、それぞれ逆
の動作により、同様にして電位差ΔＶ２をキャンセルす
ることができる。

【０１４０】以上のように、本発明の平均値検出装置に
よれば、モニタ回路１０ＢのＤＣアンプ１０３Ｂからの
電位差（偏差情報）ΔＶ１をフィードバックして、電流
源（制御回路）３１Ｂの構成要素であるＦＥＴ２０４の
ソースフォロア電流を制御することで、ＦＥＴ２０２の
リーク電流ＩＬ２と抵抗Ｒ５によって生じた電位差ΔＶ
２を、リミッタアンプ１３Ｂの入力点（点ｆ１）でキャ
ンセル（相殺）することができるので、入力信号の平均
値をより正確に検出することができるとともに、平均値
検出装置の性能を大幅に向上させることができる。

【０１４１】また、バイアス回路１０１Ｂをプリアンプ
１２Ｂと同一の回路で構成しているので、モニタ用の平
均値検出回路９Ｄで得られるフィードバック信号として
の誤差電位（偏差情報）が、平均値検出回路９Ｂにおけ
るＦＥＴ２０２のリーク電流ＩＬ２により生じる誤差電
位と同一、あるいはそれにかなり近い値となり、より効
果的にこの誤差電位をキャンセルすることができる。

【０１４２】なお、本実施例では、上述のように、バイ
アス回路１０１Ｂをプリアンプ１２Ｂと同一の回路で構
成しているが、このバイアス回路１０１Ｂは、プリアン
プ１２Ｂと同一の温度・電源電圧変動特性を有する回路
（この回路はプリアンプ１２Ｂと同一の構成を有する）
で構成してもよい。次に、図１９は、図１７にて前述し
たプリアンプ１２Ｂ，平均値検出回路９Ｂ及びリミッタ
アンプ１３Ｂからなる回路（回路部）を２チャネル分設
け、モニタ回路１０Ｂを、それぞれに共通のものとした
平均値検出装置の構成を示す図である。従って、この図
１９に示す平均値検出回路の各構成部分及びその動作な
どについての説明は、図１７及び図１８にて詳述してい
るので、ここでは省略する。

【０１４３】そして、このように、平均値検出装置を構
成することで、これら２チャネルに共通のモニタ回路１
０Ｂにより、図１７，図１８にて前述したように、リー
ク電流により生じる電位差を、各チャネルでこの共通の
モニタ回路１０Ｂのフィードバック信号を用いてキャン
セルすることができる。なお、上述の平均値検出装置で
は、モニタ回路１０Ｂを２チャネルに共通のものとして
いるが、もちろん、その他複数チャネル分に共通のもの
としてもよい。

【０１４４】また、この場合も、上述の共通のモニタ回
路１０Ｂにおけるバイアス回路１０１Ｂは、２チャネル
分設けられているプリアンプ１２Ｂと同一の回路で構成
すれば、リーク電流により生じる電位差をより効果的に
キャンセルすることができる。以上のように、この図１
９に示す平均値検出装置では、各チャネルに共通のモニ
タ回路１０Ｂを設けているので、複数チャネル数分のプ
リアンプ１２Ｂ，平均値検出回路９Ｂ及びリミッタアン
プ１３Ｂからなる回路を有する平均値検出装置の回路規
模を最小限に抑止できる利点がある。

【０１４５】なお、図２０は、プリアンプ１２Ｂ，平均
値検出回路９Ｂ及びリミッタアンプ１３Ｂからなる回路
を複数チャネル分（例えば５チャネル：ｃｈ２〜ｃｈ
６）設け、各チャネルに共通のモニタ回路１０Ｂを設け
た平均値検出装置を実用の回路で構成した場合の一例を
示す図である。 （ｃ）第３実施例の説明 図２１は本発明の第３実施例としての平均値検出装置の
構成を示す図であるが、この図２１に示す平均値検出装
置は、簡単に言えば第１実施例の平均値検出回路（装
置）と第２実施例の平均値検出装置とを組み合わせたも
のである。

【０１４６】すなわち、この図２１に示す装置は、ま
ず、プリアンプ１２Ｂ，平均値検出回路９Ｅ及びリミッ
タアンプ１３Ｂをそなえている。ここで、プリアンプ１
２Ｂ及びリミッタアンプ１３Ｂは、第２実施例と同様の
ものであるので、その説明は省略する。そして、平均値
検出回路９Ｅは、平均値検出部１９と、オフセット電圧
調整回路２Ａ−１と、ＦＥＴ２０１（第１ＦＥＴを用い
た第１ソースフォロア回路）と、ＦＥＴ２０２（第２Ｆ
ＥＴを用いた第２ソースフォロア回路）とをそなえてお
り、ＦＥＴ２０２のソースには電流源（制御回路）３１
Ｂが接続されている。

【０１４７】さらに、平均値検出部１９は、プリアンプ
１２Ｂの出力（入力信号）について、その平均値を検出
するための抵抗Ｒ５とコンデンサ（容量）Ｃ６とで構成
されている。また、可変抵抗２６−１と電源２５−１と
を直列に接続したオフセット電圧調整回路２Ａ−１は、
平均値検出部１９における抵抗Ｒ５とコンデンサＣ６と
の接続点において平均値検出部１９と並列に接続されて
いる。

【０１４８】さらに、この図２１に示す平均値検出装置
は、ＦＥＴ２０２のリーク電流により抵抗Ｒ５で生じる
電位差ΔＶ３をキャンセル（相殺）するためのモニタ回
路１０Ｅが設けられている。ここで、このモニタ回路１
０Ｅは、第２実施例と同様のバイアス回路１０１Ｂ及び
ＤＣアンプ（ＤＣ−Ａｍｐ）１０３Ｂと、上述の平均値
検出回路９Ｅと同一の構成を有するモニタ用の平均値検
出回路９Ｆとをそなえている。

【０１４９】このような構成により、この図２１に示す
平均値検出装置では、平均値検出回路９Ｅにおいて、Ｆ
ＥＴ２０２のリーク電流により、入力信号と平均値の出
力との間に生じる電位誤差を、第１実施例にて前述した
ように、オフセット電圧調整回路２Ａ−１により調整す
ることができるとともに、第２実施例にて前述したよう
に、モニタ回路１０ＥのＤＣアンプ１０３Ｂからのフィ
ードバック信号である偏差情報を用いて電流源３１Ｂ，
３１Ｄの電流値を制御することにより、入力信号と平均
値の出力との間に生じる電位誤差をキャンセル（相殺）
することができる。

【０１５０】すなわち、この図２１に示す平均値検出装
置によれば、第１実施例及び第２実施例にて前述した各
平均値検出装置（回路）を組み合わせることで、入力信
号と平均値出力信号との間のオフセット（電位誤差）
を、オフセット電圧調整回路２Ａ−１及びモニタ回路１
０ＥのＤＣアンプ１０３Ｂからのフィードバック信号で
ある電位差（偏差情報）を用いて２重に調整することが
でき、これにより、平均値検出装置の性能がさらに向上
する。

【０１５１】（ｄ）その他 なお、上述の各実施例では、各平均値検出回路を、それ
ぞれ例えば図１４に示したような構成としているが、も
ちろん他の等価回路に置き換えたものをそれぞれ用いて
も、同様の作用・効果が得られる。具体的には、例え
ば、図１４に示した平均値検出回路の等価回路として、
図２２に示すような回路を用いることができる。なお、
この場合は、ＦＥＴ１１０（第１ＦＥＴ），ＦＥＴ１１
１及び抵抗Ｒ３で第１ソースフォロア回路を構成し、Ｆ
ＥＴ１１２（第２ＦＥＴ），ＦＥＴ１１３及び抵抗Ｒ４
で第２ソースフォロア回路を構成している。

【０１５２】

【発明の効果】以上詳述したように、本発明の平均値検
出装置によれば、入力信号からその平均値を検出すべく
抵抗と容量とで構成された平均値検出部と、この平均値
検出部における抵抗と容量との接続点において平均値検
出部と並列に接続されたオフセット電圧調整部とをそな
えているので、容量とオフセット電圧調整部を設けるた
めにそれぞれ個別の端子あるいは配線を設ける必要がな
く、これにより、平均値検出部の周辺に生じるオフセッ
トを調整できる平均値検出装置を、より簡素な構成で実
現でき、平均値検出装置の回路規模を最小限に抑えるこ
とができる利点がある（請求項１）。

【０１５３】また、本発明の平均値検出装置によれば、
上述のオフセット電圧調整部を、電流源として構成し、
この電流源を上記の抵抗と容量との接続点において平均
値検出部と並列に接続してもよいので、平均値検出部の
周辺に生じるオフセットを調整できる平均値検出装置
を、より簡単に構成できる利点がある（請求項２）。さ
らに、本発明の平均値検出装置によれば、上述のオフセ
ット電圧調整部を、高抵抗と電圧源とを直列に接続した
回路で構成し、この回路の高抵抗を上記の抵抗と容量と
の接続点に接続することにより、この回路を、上記の抵
抗と容量との接続点において平均値検出部と並列に接続
してもよいので、平均値検出部の周辺に生じるオフセッ
トを調整できる平均値検出装置を、実用の回路で極めて
容易に実現できる利点がある（請求項３）。

【０１５４】また、本発明の平均値検出装置によれば、
入力信号と平均値出力信号との間で強制的にオフセット
を生じさせる強制オフセット生成部を設けてもよいの
で、この強制オフセット生成部により強制的に生じさせ
たオフセットを、上述のオフセット調整部により調整す
ることにより、平均値検出回路の周辺に生じるオフセッ
トを簡単に調整することができる利点がある（請求項
４）。

【０１５５】さらに、本発明の平均値検出装置によれ
ば、上述の強制オフセット生成部を、入力信号の方が平
均値出力信号よりも高い電位となるように、あるいは逆
に、入力信号の方が平均値出力信号よりも低い電位とな
るように、強制的にオフセットを生じさせる回路として
構成してもよいので、オフセット電圧調整部は、この電
位の高低が予め確定しているオフセットを調整するだけ
よく、これにより、平均値検出装置を、より簡素に構成
できるとともに、回路規模も大幅に削減できる利点があ
る（請求項５，６）。

【０１５６】また、本発明の平均値検出装置によれば、
強制オフセット生成部を、第１ＦＥＴを用いた第１ソー
スフォロア回路と、第２ＦＥＴを用いた第２ソースフォ
ロア回路とで構成し、第１ＦＥＴ及び第２ＦＥＴの閾値
電圧が同一に設定するとともに、両ソースフォロア電流
がそれぞれ同一に設定し、且つ、入力信号と平均値出力
信号との間で強制的にオフセットを生じさせるべく、第
１ＦＥＴのゲート幅と第２ＦＥＴのゲート幅とが異なっ
た幅で構成することにより、上述の入力信号と平均値出
力信号との間で強制的にオフセットを生じさせることが
できる強制オフセット調整部を、実用の回路で極めて容
易に実現できる利点がある（請求項７）。

【０１５７】さらに、本発明の平均値検出装置によれ
ば、上述の第１ＦＥＴのゲート幅を第２ＦＥＴのゲート
幅より広く設定すれば、入力信号の方が平均値出力信号
よりも高い電位となり、逆に、第２ＦＥＴのゲート幅を
第１ＦＥＴのゲート幅より広く設定すれば、入力信号の
方が平均値出力信号よりも低い電位となるので、オフセ
ット電圧調整部は、この電位の高低が予め確定している
オフセットを調整するようにすればよく、これにより、
平均値検出装置を、実用の回路でより簡素に構成できる
とともに、回路規模も大幅に削減できる利点がある（請
求項８，９）。

【０１５８】また、本発明の平均値検出装置によれば、
上述の強制オフセット生成部を、第１ＦＥＴを用いた第
１ソースフォロア回路と、第２ＦＥＴを用いた第２ソー
スフォロア回路とで構成し、第１ＦＥＴのソースにＦＥ
Ｔからなる第１ダイオードを介して第１定電流源を接続
するとともに、第２ＦＥＴのソースにＦＥＴからなる第
２ダイオードを介して第２定電流源を接続して、且つ、
上記の第１ＦＥＴ及び第２ＦＥＴの閾値電圧及びゲート
幅がそれぞれ同一に設定するとともに、上記の各定電流
源の電流を同一に設定し、更に、入力信号と平均値出力
信号との間で強制的にオフセットを生じさせるべく、第
１ダイオードのゲート幅と第２ダイオードのゲート幅と
が異なった幅で構成してもよいので、この場合も、入力
信号と平均値出力信号との間で強制的にオフセットを生
じさせる強制オフセット調整部を、実用の回路で極めて
容易に実現することができる利点がある（請求項１
０）。

【０１５９】さらに、本発明の平均値検出装置によれ
ば、上述の第１ダイオードのゲート幅を第２ダイオード
のゲート幅より広く設定すれば、入力信号の方が平均値
出力信号よりも高い電位となり、逆に、第２ダイオード
のゲート幅を第２ダイオードのゲート幅より広く設定す
れば、入力信号の方が平均値出力信号よりも低い電位と
なるので、オフセット電圧調整部は、この電位の高低が
予め確定しているオフセットを調整するように構成すれ
ばよく、これにより、平均値検出装置を、実用の回路で
より簡素に構成できるとともに、回路規模も大幅に削減
できる利点がある（請求項１１，１２）。

【０１６０】また、本発明の平均値検出装置によれば、
上述の強制オフセット生成部を、第１ＦＥＴを用いた第
１ソースフォロア回路と、第２ＦＥＴを用いた第２ソー
スフォロア回路とで構成し、第１ＦＥＴのソースに第１
電流源を接続するとともに、第２ＦＥＴのソースに第２
電流源を接続して、且つ、第１ＦＥＴ及び第２ＦＥＴの
閾値電圧及びゲート幅がそれぞれ同一に設定し、更に、
入力信号と平均値出力信号との間で強制的にオフセット
を生じさせるべく、第１電流源の電流値と第２電流源の
電流値とを異なった値に設定してもよいので、この場合
も、入力信号と平均値出力信号との間で強制的にオフセ
ットを生じさせる強制オフセット調整部を、実用の回路
で極めて容易に実現することができる利点がある（請求
項１３）。

【０１６１】さらに、本発明の平均値検出装置によれ
ば、上述の第２電流源の電流値を第１電流源の電流値よ
り大きく設定すれば、入力信号の方が平均値出力信号よ
りも高い電位となり、逆に、第１電流源の電流値を第２
電流源の電流値より大きく設定すれば、入力信号の方が
平均値出力信号よりも低い電位となるので、オフセット
電圧調整部は、この電位の高低が予め確定しているオフ
セットを調整するようにすればよく、これにより、平均
値検出装置を、実用の回路でより簡素に構成できるとと
もに、回路規模も大幅に削減できる利点がある（請求項
１４，１５）。

【０１６２】また、本発明の平均値検出装置によれば、
上述の第１電流源を、第３ＦＥＴとこの第３ＦＥＴのソ
ースに接続された第３抵抗とで構成するとともに、上述
の第２電流源を、第４ＦＥＴとこの第４ＦＥＴのソース
に接続された第４抵抗とで構成し、入力信号の方が平均
値出力信号よりも高い電位となるように、第４ＦＥＴの
ゲート幅を第３ＦＥＴのゲート幅のＮ（Ｎは第３抵抗の
値／第４抵抗の値）倍に設定してもよく、逆に、入力信
号の方が平均値出力信号よりも低い電位となるように、
第３ＦＥＴのゲート幅を第４ＦＥＴのゲート幅のＮ（Ｎ
は同じく第３抵抗の値／第４抵抗の値）倍に設定しても
よいので、これら第１電流源及び第２電流源を、実用の
回路で極めて容易に実現できる利点がある（請求項１
６，１７）。

【０１６３】さらに、本発明の平均値検出装置によれ
ば、上述の第１電流源を、第３ＦＥＴとこの第３ＦＥＴ
のソースに接続された第３抵抗とで構成するとともに、
上述の第２電流源を、第４ＦＥＴとこの第４ＦＥＴのソ
ースに接続された第４抵抗とで構成し、入力信号の方が
平均値出力信号よりも高い電位となるように、第３抵抗
の値を第４抵抗の値より大きい値に設定してもよく、逆
に、入力信号の方が平均値出力信号よりも低い電位とな
るように、第４抵抗の値を第３抵抗の値より大きい値に
設定しもよいので、この場合も、これら第１電流源及び
第２電流源を、実用の回路で極めて容易に実現できる利
点がある（請求項１８，１９）。

【０１６４】また、本発明の平均値検出装置によれば、
上述の第１電流源を、第３ＦＥＴで構成するとともに、
上述の第２電流源を、第４ＦＥＴで構成し、入力信号の
方が平均値出力信号よりも高い電位となるように、第４
ＦＥＴのゲート電位を第３ＦＥＴのゲート電位より高い
値に設定してもよく、逆に、入力信号の方が平均値出力
信号よりも低い電位となるように、第３ＦＥＴのゲート
電位を第４ＦＥＴのゲート電位より高い値に設定しても
よいので、この場合も、これら第１電流源及び第２電流
源を、実用の回路で極めて容易に実現できる他、抵抗を
用いない分、より回路規模を削減できる利点がある（請
求項２０，２１）。

【０１６５】さらに、本発明の平均値検出装置によれ
ば、平均値検出部の入力側に接続され入力信号について
所要の処理を施す前段回路と同一の温度・電源電圧変動
特性を有する補償回路を設け、この補償回路を、平均値
検出部における抵抗と容量との接続点において、抵抗を
介して、平均値検出部と並列に接続してもよいので、平
均値検出部における温度や電源電圧の変動などによる平
均値の誤差を、この補償回路により補償することがで
き、これにより、入力信号の平均値検出の信頼性をさら
に向上させることができる利点がある（請求項２２）。

【０１６６】また、本発明の平均値検出用集積回路によ
れば、入力信号について所要の処理を施す前段回路と、
この前段回路の出力からその平均値を検出すべく抵抗と
容量とで構成されるべき平均値検出部の構成要素として
の抵抗と、この平均値検出部からの平均値出力信号につ
いて所要の処理を施す後段回路とをそなえた回路部を複
数チャネル数分そなえた集積回路において、各回路部の
入出力方向に対し交叉した方向にストリップラインを形
成し、各ストリップラインの端部に、平均値検出部の構
成要素としての容量及びオフセット電圧調整部のための
接続端子を設けてもよいので、平均値検出部の構成要素
としての容量及びオフセット電圧調整部を、これらを接
続するための接続端子に接続して、集積回路外に設ける
ことができ、これにより平均値検出用集積回路の回路規
模を大幅に削減できる利点がある（請求項２３）。

【０１６７】さらに、本発明の平均値検出用集積回路に
よれば、上述のストリップラインの端部に、平均値検出
部の構成要素としての容量のための接続端子を設けると
ともに、このストリップラインの端部に、高抵抗を介し
て、オフセット電圧調整部の構成要素としての電圧源の
ための接続端子を設けてもよいので、平均値検出部の構
成要素としての容量及びオフセット電圧調整部の構成要
素としての電圧源を、それぞれのための接続端子に接続
して、集積回路外に設けることができ、これにより平均
値検出用集積回路の回路規模を大幅に削減できる利点が
ある（請求項２４）。

【０１６８】また、本発明の平均値検出用集積回路によ
れば、上述の前段回路と同一の温度・電源電圧変動特性
を有する補償回路を設けるとともに、この補償回路から
の出力を出す出力端子と、各ストリップラインの端部に
設けられ補償回路のための出力端子と接続されて補償回
路からの出力を受ける入力端子とを設けてもよいので、
平均値検出部における温度や電源電圧の変動による平均
値の誤差を補償することができ、これにより平均値検出
用集積回路の性能を大幅に向上させることができる利点
がある（請求項２５）。

【０１６９】さらに、本発明の平均値検出用集積回路に
よれば、上述の前段回路を前置増幅器として構成すると
ともに、上述の後段回路を前置増幅器からの出力と平均
値検出部の出力とを差動入力で受ける差動増幅器として
構成してもよいので、上述の平均値検出用集積回路を、
実用の回路で極めて容易に実現できる利点がある（請求
項２６）。

【０１７０】また、本発明の平均値検出装置によれば、
入力信号についてその平均値を検出すべく抵抗と容量と
で構成された平均値検出部と、第１ＦＥＴを用いた第１
ソースフォロア回路と、第２ＦＥＴを用いた第２ソース
フォロア回路とをそなえた平均値検出回路において、第
２ソースフォロア回路の第２ＦＥＴのリーク電流により
生じる電位差を相殺すべく、バイアス回路と、このバイ
アス回路からの出力を入力信号とし平均値検出回路と同
一構成をとるモニタ用平均値検出回路と、このモニタ用
平均値検出回路の入出力信号を比較してその偏差情報を
フィードバック信号としてモニタ用平均値検出回路へ戻
す直流増幅器タイプの比較回路とからなるモニタ回路を
そなえ、このモニタ回路のフィードバック信号としての
偏差情報を用いて、第２ソースフォロア回路のソースフ
ォロア電流を制御する制御回路が設けられているので、
第２ソースフォロア回路の第２ＦＥＴのリーク電流によ
り生じる電位差が原因である平均値検出回路における平
均値検出の誤差を抑止することができるので、平均値検
出装置の性能を大幅に向上させることができる利点があ
る（請求項２７）。

【０１７１】さらに、本発明の平均値検出装置によれ
ば、入力信号について所要の処理を施す前置回路と、こ
の前置回路の出力の平均値を検出すべく抵抗と容量とで
構成された平均値検出部と、第１ＦＥＴを用いた第１ソ
ースフォロア回路と、第２ＦＥＴを用いた第２ソースフ
ォロア回路とをそなえた平均値検出回路と、前置回路の
出力と平均値検出回路の出力とを差動入力で受ける差動
増幅回路とをそなえ、上述の平均値検出回路における第
２ソースフォロア回路の第２ＦＥＴのリーク電流により
生じる電位差を相殺すべく、バイアス回路と、このバイ
アス回路からの出力を入力信号とし平均値検出回路と同
一構成をとるモニタ用平均値検出回路と、このモニタ用
平均値検出回路の入出力信号を比較してその偏差情報を
フィードバック信号としてモニタ用平均値検出回路へ戻
す直流増幅器タイプの比較回路とからなるモニタ回路を
そなえ、このモニタ回路のフィードバック信号としての
偏差情報を用いて、第２ソースフォロア回路のソースフ
ォロア電流を制御することにより、リーク電流により生
じる電位差を差動増幅回路の入力点で相殺する制御回路
が設けられているので、この平均値検出装置を、実用の
回路で極めて容易に実現することができるとともに、こ
の場合も、第２ソースフォロア回路の第２ＦＥＴのリー
ク電流により生じる電位差が原因である、平均値検出回
路における平均値検出の誤差を抑止することができ、こ
れにより平均値検出装置の性能を大幅に向上させること
ができる利点がある（請求項２８）。

【０１７２】また、本発明の平均値検出装置によれば、
上述のバイアス回路を、上述の前置回路と同一の温度・
電源電圧変動特性を有する回路、あるいは、上述の前置
回路と同一の回路として構成してもよいので、モニタ回
路のフィードバック信号としての偏差情報を、前置回路
と同一の温度・電源電圧変動特性、あるいは同一の特性
にすることができ、これにより、上述のリーク電流によ
り生じる電位差を、より効果的に相殺することができ、
平均値検出装置の性能を大幅に向上させることができる
（請求項２９，３０）。

【０１７３】さらに、本発明の平均値検出装置によれ
ば、入力信号について所要の処理を施す前置回路と、こ
の前置回路の出力の平均値を検出すべく抵抗と容量とで
構成された平均値検出部と、第１ＦＥＴを用いた第１ソ
ースフォロア回路と、第２ＦＥＴを用いた第２ソースフ
ォロア回路とをそなえた平均値検出回路と、前置回路の
出力と平均値検出回路の出力とを差動入力で受ける差動
増幅回路とをそなえた回路部を複数チャネル数分そなえ
各平均値検出回路における第２ソースフォロア回路の第
２ＦＥＴのリーク電流により生じる電位差を相殺すべ
く、バイアス回路と、該バイアス回路からの出力を入力
信号とし平均値検出回路と同一構成をとるモニタ用平均
値検出回路と、このモニタ用平均値検出回路の入出力信
号を比較してその偏差情報をフィードバック信号として
モニタ用平均値検出回路へ戻す直流増幅器タイプの比較
回路とからなる共通のモニタ回路をそなえ、この共通の
モニタ回路におけるフィードバック信号としての偏差情
報を用いて、各第２ソースフォロア回路のソースフォロ
ア電流を制御することにより、リーク電流により生じる
電位差を各差動増幅回路の入力点で相殺する制御回路が
各チャネル毎に設けられているので、複数の入力信号に
対する平均値検出装置を、実用の回路で極めて容易に実
現することができるとともに、各第２ソースフォロア回
路の第２ＦＥＴのリーク電流により生じる電位差が原因
である、各平均値検出回路における平均値検出の誤差を
それぞれ抑止することができ、これにより平均値検出装
置の性能を大幅に向上させることができる利点がある。
また、モニタ回路は、各チャネルに共通のものとしてい
るので、上述の平均値検出装置の回路規模を大幅に削減
できる利点もある（請求項３１）。

【０１７４】また、本発明の平均値検出装置によれば、
上述の共通のバイアス回路を、各前置回路と同一の回路
として構成してもよいので、モニタ回路のフィードバッ
ク信号としての偏差情報を、前置回路と同一の特性にす
ることができ、これにより、上述のリーク電流により生
じる電位差を、より効果的に相殺することができ、上述
のように回路部を複数チャネル数分有する平均値検出装
置の性能を、さらに大幅に向上させることができる（請
求項３２）。

【０１７５】さらに、本発明の平均値検出装置によれ
ば、入力信号についてその平均値を検出すべく抵抗と容
量とで構成された平均値検出部と、この平均値検出部に
おける抵抗と容量との接続点においてこの平均値検出部
と並列に接続されたオフセット電圧調整部と、第１ＦＥ
Ｔを用いた第１ソースフォロア回路と、第２ＦＥＴを用
いた第２ソースフォロア回路とをそなえた平均値検出回
路において、第２ソースフォロア回路の第２ＦＥＴのリ
ーク電流により生じる電位差を相殺すべく、バイアス回
路と、このバイアス回路からの出力を入力信号とし平均
値検出回路と同一構成をとるモニタ用平均値検出回路
と、このモニタ用平均値検出回路の入出力信号を比較し
てその偏差情報をフィードバック信号としてモニタ用平
均値検出回路へ戻す直流増幅器タイプの比較回路とから
なるモニタ回路をそなえ、このモニタ回路のフィードバ
ック信号としての偏差情報を用いて、第２ソースフォロ
ア回路のソースフォロア電流を制御する制御回路が設け
られているので、第２ソースフォロア回路の第２ＦＥＴ
のリーク電流により生じる電位差が原因である平均値検
出回路における平均値検出の誤差を抑止することができ
るとともに、オフセット電圧調整部によりさらにこの誤
差を低減させることができるので、平均値検出装置の性
能を、さらに大幅に向上させることができる利点がある
（請求項３３）。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の原理ブロック図である。

【図３】本発明の原理ブロック図である。

【図４】本発明の原理ブロック図である。

【図５】本発明の原理ブロック図である。

【図６】本発明の原理ブロック図である。

【図７】本発明の第１実施例としての平均値検出用集積
回路の構成を示すブロック図である。

【図８】本発明の第１実施例としての平均値検出用集積
回路の他の構成を示すブロック図である。

【図９】本発明の第１実施例としての平均値検出用集積
回路を実用の回路で構成した場合の一例を示す図であ
る。

【図１０】本発明の第１実施例としての平均値検出用集
積回路の外観の一例を示す図である。

【図１１】本発明の第１実施例としての平均値検出用集
積回路の要部である平均値検出回路の構成を示す図であ
る。

【図１２】本発明の第１実施例としての平均値検出用集
積回路の要部である平均値検出回路の他の構成を示す図
である。

【図１３】ダイオードをＦＥＴで構成した場合のダイオ
ード特性を示す図である。

【図１４】本発明の第１実施例としての平均値検出用集
積回路の要部である平均値検出回路の他の構成を示す図
である。

【図１５】本発明の第１実施例としての平均値検出用集
積回路の要部である平均値検出回路の他の構成を示す図
である。

【図１６】本発明の第１実施例としての平均値検出用集
積回路に補償回路を設けた場合の構成を示すブロック図
である。

【図１７】本発明の第２実施例としての平均値検出装置
の構成を示すブロック図である。

【図１８】本発明の第２実施例としての平均値検出装置
の要部を実用の回路で構成した場合の一例を示す図であ
る。

【図１９】本発明の第２実施例としての平均値検出装置
の他の構成を示すブロック図である。

【図２０】本発明の第２実施例としての平均値検出装置
を実用の回路で構成した場合の一例を示す図である。

【図２１】本発明の第３実施例としての平均値検出装置
の構成を示すブロック図である。

【図２２】本発明の平均値検出回路の他の構成を示す図
である。

【図２３】従来の平均値検出装置の構成を示す図であ
る。

【符号の説明】

１，１９ 平均値検出部 ２ オフセット電圧調整部 ２Ａ−１〜２Ａ−ｎ オフセット電圧調整回路 ３ 接続点 ４，４Ａ 平均値検出用集積回路 ５−１〜５−ｎ，５Ａ−１〜５Ａ−ｎ 回路部 ６−１〜６−ｎ，６Ａ−１〜６Ａ−ｎ ストリップライ
ン ７−１〜７−ｎ，７Ａ−１〜７Ａ−ｎ 接続端子 ８，８Ｂ，８Ｃ 平均値検出装置 ９，９Ｃ，９Ｅ 平均値検出回路 ９Ｄ，９Ｆ モニタ用平均値検回路 １０，１０Ｂ，１０Ｅ モニタ回路 １１，１１Ａ，１１Ｂ−１〜１１Ｂ−ｎ 制御回路 １２，１２−１〜１２−ｎ 前置回路 １２Ｂ プリアンプ １３，１３−１〜１３−ｎ 差動増幅回路 １３Ｂ リミッタアンプ １４−１〜１４−ｎ 受光素子 １５ リボンファイバ １６ 受光素子 １７ パッケージ １８，２７ａ 出力端子 ２０，２１ 定電流源 ２２，２３，２４ 接続点 ２５−１〜２５−ｎ 電源 ２６−１〜２６−ｎ 可変抵抗（高抵抗） ２７ 補償回路 ３１Ｂ，３１Ｄ 電流源 ３２〜４１ 定電流源 ５１−１〜５１−ｎ 前段回路 ５１Ａ−１〜５１Ａ−ｎ プリアンプ（前段回路） ５２−１〜５２−ｎ 抵抗 ５２Ａ−１〜５２Ａ−ｎ 平均値検出回路 ５３−１〜５３−ｎ 後段回路 ５３Ａ−１〜５３Ａ−ｎ リミッタアンプ（後段回路） ９１，９１−１〜９１−ｎ 第１ソースフォロア回路 ９２，９２Ｂ，９２−１〜９２−ｎ 平均値検出部 ９３，９３−１〜９３−ｎ 第２ソースフォロア回路 ９４ オフセット電圧調整部 １０１，１０１Ｂ バイアス回路 １０２，１０２Ｂ モニタ用平均値検出回路 １０３ 比較回路 １１０〜１１３，２０１〜２１８，３０４〜３０９，３
１４〜３３４，３３７，３３８ ＦＥＴ １１０ｓ，１１１ｓ，１１２ｓ，１１３ｓ ソース １１１ｄ，１１３ｄ ドレイン １１１ｇ，１１３ｇ ゲート Ｄ３，Ｄ４，Ｄ１１〜Ｄ３９ ダイオード Ｒ３〜Ｒ１０，Ｒ１５〜Ｒ１７，Ｒ２４〜Ｒ３９ 抵抗 Ｃ２−１〜Ｃ２−ｎ，Ｃ１０ コンデンサ（容量） Ｉ１〜Ｉ４ 電流 Ｉｓ１，Ｉｓ２ ソースフォロア電流 ＩＬ，ＩＬ１，ＩＬ２ リーク電流

Claims (33)

【特許請求の範囲】
1. 【請求項１】 入力信号からその平均値を検出すべく抵
   抗と容量とで構成された平均値検出部と、 該平均値検出部における上記の抵抗と容量との接続点に
   おいて該平均値検出部と並列に接続されたオフセット電
   圧調整部とをそなえて構成されたことを特徴とする、平
   均値検出装置。
2. 【請求項２】 該オフセット電圧調整部が電流源として
   構成され、該電流源が、上記の抵抗と容量との接続点に
   おいて該平均値検出部と並列に接続されていることを特
   徴とする請求項１記載の平均値検出装置。
3. 【請求項３】 該オフセット電圧調整部が、高抵抗と電
   圧源とを直列に接続した回路で構成され、該回路の高抵
   抗が上記の抵抗と容量との接続点に接続されることによ
   り、該回路が、上記の抵抗と容量との接続点において該
   平均値検出部と並列に接続されていることを特徴とする
   請求項１記載の平均値検出回路。、平均値検出装置。
4. 【請求項４】 入力信号と平均値出力信号との間で強制
   的にオフセットを生じさせる強制オフセット生成部が設
   けられたことを特徴とする請求項１記載の平均値検出装
   置。
5. 【請求項５】 該強制オフセット生成部が、入力信号の
   方が平均値出力信号よりも高い電位となるように、強制
   的にオフセットを生じさせる回路として構成されている
   ことを特徴とする請求項４記載の平均値検出装置。
6. 【請求項６】 該強制オフセット生成部が、入力信号の
   方が平均値出力信号よりも低い電位となるように、強制
   的にオフセットを生じさせる回路として構成されている
   ことを特徴とする請求項４記載の平均値検出装置。
7. 【請求項７】 該強制オフセット生成部が、第１ＦＥＴ
   を用いた第１ソースフォロア回路と、第２ＦＥＴを用い
   た第２ソースフォロア回路とで構成され、 上記の第１ＦＥＴ及び第２ＦＥＴの閾値電圧が同一に設
   定されるとともに、両ソースフォロア電流がそれぞれ同
   一に設定され、且つ、入力信号と平均値出力信号との間
   で強制的にオフセットを生じさせるべく、該第１ＦＥＴ
   のゲート幅と該第２ＦＥＴのゲート幅とが異なった幅で
   構成されていることを特徴とする請求項４記載の平均値
   検出装置。
8. 【請求項８】 入力信号の方が平均値出力信号よりも高
   い電位となるように、該第１ＦＥＴのゲート幅が該第２
   ＦＥＴのゲート幅より広く設定されていることを特徴と
   する請求項７記載の平均値検出装置。
9. 【請求項９】 入力信号の方が平均値出力信号よりも低
   い電位となるように、該第２ＦＥＴのゲート幅が該第１
   ＦＥＴのゲート幅より広く設定されていることを特徴と
   する請求項７記載の平均値検出装置。
10. 【請求項１０】 該強制オフセット生成部が、第１ＦＥ
    Ｔを用いた第１ソースフォロア回路と、第２ＦＥＴを用
    いた第２ソースフォロア回路とで構成され、 該第１ＦＥＴのソースにＦＥＴからなる第１ダイオード
    を介して第１定電流源が接続されるとともに、該第２Ｆ
    ＥＴのソースにＦＥＴからなる第２ダイオードを介して
    第２定電流源が接続されて、 且つ、上記の第１ＦＥＴ及び第２ＦＥＴの閾値電圧及び
    ゲート幅がそれぞれ同一に設定されるとともに、上記の
    各定電流源の電流が同一に設定され、 更に、入力信号と平均値出力信号との間で強制的にオフ
    セットを生じさせるべく、該第１ダイオードのゲート幅
    と該第２ダイオードのゲート幅とが異なった幅で構成さ
    れていることを特徴とする請求項４記載の平均値検出装
    置。
11. 【請求項１１】 入力信号の方が平均値出力信号よりも
    高い電位となるように、該第１ダイオードのゲート幅が
    該第２ダイオードのゲート幅より広く設定されているこ
    とを特徴とする請求項１０記載の平均値検出装置。
12. 【請求項１２】 入力信号の方が平均値出力信号よりも
    低い電位となるように、該第２ダイオードのゲート幅が
    該第２ダイオードのゲート幅より広く設定されているこ
    とを特徴とする請求項１０記載の平均値検出装置。
13. 【請求項１３】 該強制オフセット生成部が、第１ＦＥ
    Ｔを用いた第１ソースフォロア回路と、第２ＦＥＴを用
    いた第２ソースフォロア回路とで構成され、 該第１ＦＥＴのソースに第１電流源が接続されるととも
    に、該第２ＦＥＴのソースに第２電流源が接続されて、 且つ、上記の第１ＦＥＴ及び第２ＦＥＴの閾値電圧及び
    ゲート幅がそれぞれ同一に設定され、 更に、入力信号と平均値出力信号との間で強制的にオフ
    セットを生じさせるべく、該第１電流源の電流値と該第
    ２電流源の電流値とが異なった値に設定されていること
    を特徴とする請求項４記載の平均値検出装置。
14. 【請求項１４】 入力信号の方が平均値出力信号よりも
    高い電位となるように、該第２電流源の電流値が該第１
    電流源の電流値より大きく設定されていることを特徴と
    する請求項１３記載の平均値検出装置。
15. 【請求項１５】 入力信号の方が平均値出力信号よりも
    低い電位となるように、該第１電流源の電流値が該第２
    電流源の電流値より大きく設定されていることを特徴と
    する請求項１３記載の平均値検出装置。
16. 【請求項１６】 該第１電流源が、第３ＦＥＴと該第３
    ＦＥＴのソースに接続された第１抵抗とで構成されると
    ともに、該第２電流源が、第４ＦＥＴと該第４ＦＥＴの
    ソースに接続された第２抵抗とで構成され、入力信号の
    方が平均値出力信号よりも高い電位となるように、該第
    ４ＦＥＴのゲート幅が該第３ＦＥＴのゲート幅のＮ（Ｎ
    は第１抵抗の値／第２抵抗の値）倍に設定されているこ
    とを特徴とする請求項１４記載の平均値検出装置。
17. 【請求項１７】 該第１電流源が、第３ＦＥＴと該第３
    ＦＥＴのソースに接続された第１抵抗とで構成されると
    ともに、該第２電流源が、第４ＦＥＴと該第４ＦＥＴの
    ソースに接続された第２抵抗とで構成され、入力信号の
    方が平均値出力信号よりも低い電位となるように、該第
    ３ＦＥＴのゲート幅が該第４ＦＥＴのゲート幅のＮ（Ｎ
    は第１抵抗の値／第２抵抗の値）倍に設定されているこ
    とを特徴とする請求項１５記載の平均値検出装置。
18. 【請求項１８】 該第１電流源が、第３ＦＥＴと該第３
    ＦＥＴのソースに接続された第１抵抗とで構成されると
    ともに、該第２電流源が、第４ＦＥＴと該第４ＦＥＴの
    ソースに接続された第２抵抗とで構成され、入力信号の
    方が平均値出力信号よりも高い電位となるように、該第
    １抵抗の値が該第２抵抗の値より大きい値に設定されて
    いることを特徴とする請求項１４記載の平均値検出装
    置。
19. 【請求項１９】 該第１電流源が、第３ＦＥＴと該第３
    ＦＥＴのソースに接続された第１抵抗とで構成されると
    ともに、該第２電流源が、第４ＦＥＴと該第４ＦＥＴの
    ソースに接続された第２抵抗とで構成され、入力信号の
    方が平均値出力信号よりも低い電位となるように、該第
    ２抵抗の値が該第１抵抗の値より大きい値に設定されて
    いることを特徴とする請求項１５記載の平均値検出装
    置。
20. 【請求項２０】 該第１電流源が、第３ＦＥＴで構成さ
    れるとともに、該第２電流源が、第４ＦＥＴで構成さ
    れ、入力信号の方が平均値出力信号よりも高い電位とな
    るように、該第４ＦＥＴのゲート電位が該第３ＦＥＴの
    ゲート電位より高い電位に設定されていることを特徴と
    する請求項１４記載の平均値検出装置。
21. 【請求項２１】 該第１電流源が、第３ＦＥＴで構成さ
    れるとともに、該第２電流源が、第４ＦＥＴで構成さ
    れ、入力信号の方が平均値出力信号よりも低い電位とな
    るように、該第３ＦＥＴのゲート電位が該第４ＦＥＴの
    ゲート電位より高い電位に設定されていることを特徴と
    する請求項１５記載の平均値検出装置。
22. 【請求項２２】 該平均値検出部の入力側に接続され入
    力信号について所要の処理を施す前段回路と同一の温度
    ・電源電圧変動特性を有する補償回路が設けられ、該補
    償回路が、該平均値検出部における上記の抵抗と容量と
    の接続点において、抵抗を介して、該平均値検出部と並
    列に接続されていることを特徴とする請求項１記載の平
    均値検出装置。
23. 【請求項２３】 入力信号について所要の処理を施す前
    段回路と、該前段回路の出力からその平均値を検出すべ
    く抵抗と容量とで構成されるべき平均値検出部の構成要
    素としての該抵抗と、該平均値検出部からの平均値出力
    信号について所要の処理を施す後段回路とをそなえた回
    路部を複数チャネル数分そなえた集積回路において、 各回路部の入出力方向に対し交叉した方向にストリップ
    ラインを形成し、各ストリップラインの端部に、該平均
    値検出部の構成要素としての該容量及びオフセット電圧
    調整部のための接続端子が設けられていることを特徴と
    する、平均値検出用集積回路。
24. 【請求項２４】 該ストリップラインの端部に、該平均
    値検出部の構成要素としての該容量のための接続端子が
    設けられるとともに、該ストリップラインの端部に、高
    抵抗を介して、該オフセット電圧調整部の構成要素とし
    ての電圧源のための接続端子が設けられていることを特
    徴とする請求項２３記載の平均値検出用集積回路。
25. 【請求項２５】 該前段回路と同一の温度・電源電圧変
    動特性を有する補償回路が設けられとともに、 該補償回路からの出力を出す出力端子と、各ストリップ
    ラインの端部に設けられ該補償回路のための出力端子と
    接続されて該補償回路からの出力を受ける入力端子とが
    設けられていることを特徴とする請求項２３記載の平均
    値検出用集積回路。
26. 【請求項２６】 該前段回路が前置増幅器として構成さ
    れるとともに、該後段回路が該前置増幅器からの出力と
    該平均値検出部の出力とを差動入力で受ける差動増幅器
    として構成されたことを特徴とする請求項２３記載の平
    均値検出用集積回路。
27. 【請求項２７】 入力信号についてその平均値を検出す
    べく抵抗と容量とで構成された平均値検出部と、 第１ＦＥＴを用いた第１ソースフォロア回路と、 第２ＦＥＴを用いた第２ソースフォロア回路とをそなえ
    た平均値検出回路において、 該第２ソースフォロア回路の該第２ＦＥＴのリーク電流
    により生じる電位差を相殺すべく、 バイアス回路と、該バイアス回路からの出力を入力信号
    とし上記平均値検出回路と同一構成をとるモニタ用平均
    値検出回路と、該モニタ用平均値検出回路の入出力信号
    を比較してその偏差情報をフィードバック信号として該
    モニタ用平均値検出回路へ戻す直流増幅器タイプの比較
    回路とからなるモニタ回路をそなえ、 該モニタ回路のフィードバック信号としての偏差情報を
    用いて、該第２ソースフォロア回路のソースフォロア電
    流を制御する制御回路が設けられていることを特徴とす
    る、平均値検出装置。
28. 【請求項２８】 入力信号について所要の処理を施す前
    置回路と、 該前置回路の出力の平均値を検出すべく抵抗と容量とで
    構成された平均値検出部と、第１ＦＥＴを用いた第１ソ
    ースフォロア回路と、第２ＦＥＴを用いた第２ソースフ
    ォロア回路とをそなえた平均値検出回路と、 該前置回路の出力と該平均値検出回路の出力とを差動入
    力で受ける差動増幅回路とをそなえ、 該平均値検出回路における該第２ソースフォロア回路の
    該第２ＦＥＴのリーク電流により生じる電位差を相殺す
    べく、 バイアス回路と、該バイアス回路からの出力を入力信号
    とし上記平均値検出回路と同一構成をとるモニタ用平均
    値検出回路と、該モニタ用平均値検出回路の入出力信号
    を比較してその偏差情報をフィードバック信号として該
    モニタ用平均値検出回路へ戻す直流増幅器タイプの比較
    回路とからなるモニタ回路をそなえ、 該モニタ回路のフィードバック信号としての偏差情報を
    用いて、該第２ソースフォロア回路のソースフォロア電
    流を制御することにより、該リーク電流により生じる電
    位差を該差動増幅回路の入力点で相殺する制御回路が設
    けられていることを特徴とする、平均値検出装置。
29. 【請求項２９】 該バイアス回路が、該前置回路と同一
    の温度・電源電圧変動特性を有する回路として構成され
    ていることを特徴とする請求項２８記載の平均値検出装
    置。
30. 【請求項３０】 該バイアス回路が、該前置回路と同一
    の回路として構成されていることを特徴とする請求項２
    ８記載の平均値検出装置。
31. 【請求項３１】 入力信号について所要の処理を施す前
    置回路と、該前置回路の出力の平均値を検出すべく抵抗
    と容量とで構成された平均値検出部と、第１ＦＥＴを用
    いた第１ソースフォロア回路と、第２ＦＥＴを用いた第
    ２ソースフォロア回路とをそなえた平均値検出回路と、
    該前置回路の出力と該平均値検出回路の出力とを差動入
    力で受ける差動増幅回路とをそなえた回路部を複数チャ
    ネル数分そなえ、 各平均値検出回路における該第２ソースフォロア回路の
    該第２ＦＥＴのリーク電流により生じる電位差を相殺す
    べく、 バイアス回路と、該バイアス回路からの出力を入力信号
    とし上記平均値検出回路と同一構成をとるモニタ用平均
    値検出回路と、該モニタ用平均値検出回路の入出力信号
    を比較してその偏差情報をフィードバック信号として該
    モニタ用平均値検出回路へ戻す直流増幅器タイプの比較
    回路とからなる共通のモニタ回路をそなえ、 この共通のモニタ回路におけるフィードバック信号とし
    ての偏差情報を用いて、各第２ソースフォロア回路のソ
    ースフォロア電流を制御することにより、該リーク電流
    により生じる電位差を各差動増幅回路の入力点で相殺す
    る制御回路が各チャネル毎に設けられていることを特徴
    とする、平均値検出装置。
32. 【請求項３２】 該共通のバイアス回路が、各前置回路
    と同一の回路として構成されていることを特徴とする請
    求項３１記載の平均値検出装置。
33. 【請求項３３】 入力信号についてその平均値を検出す
    べく抵抗と容量とで構成された平均値検出部と、 該平均値検出部における上記の抵抗と容量との接続点に
    おいて該平均値検出部と並列に接続されたオフセット電
    圧調整部と、 第１ＦＥＴを用いた第１ソースフォロア回路と、 第２ＦＥＴを用いた第２ソースフォロア回路とをそなえ
    た平均値検出回路において、 該第２ソースフォロア回路の該第２ＦＥＴのリーク電流
    により生じる電位差を相殺すべく、 バイアス回路と、該バイアス回路からの出力を入力信号
    とし上記平均値検出回路と同一構成をとるモニタ用平均
    値検出回路と、該モニタ用平均値検出回路の入出力信号
    を比較してその偏差情報をフィードバック信号として該
    モニタ用平均値検出回路へ戻す直流増幅器タイプの比較
    回路とからなるモニタ回路をそなえ、 該モニタ回路のフィードバック信号としての偏差情報を
    用いて、該第２ソースフォロア回路のソースフォロア電
    流を制御する制御回路が設けられていることを特徴とす
    る、平均値検出装置。