JPH08122413A - 半導体集積回路及びそのテスト方法 - Google Patents

Abstract

(57)【要約】 【目的】セルベースＩＣに複数のＡ／Ｄ変換器のメガマ
クロを搭載した場合の同時テストで、変換誤差により複
数のＡ／Ｄ変換器の変換結果が異なっていても、許容誤
差範囲内であれば、正しく良品と判定できる手段を提供
する。 【構成】Ａ／Ｄ変換器１，２からなる複数の同一メガマ
クロを搭載し、これらのメガマクロに同時に信号を入力
させると共に、出力信号同士を比較し、その結果を出力
する回路をもつＡＳＩＣに於いて、外部からの信号入力
により前記の出力信号同士の比較を行う比較回路４２を
持つことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路とそのテ
スト方法に関し、特に複数の同一メガマクロを搭載した
ＡＳ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ）Ｉ
Ｃに内蔵するテスト回路とそのテスト方法に関する。

【０００２】

【従来の技術】近年、半導体技術の進歩に伴い、半導体
集積回路の応用分野は多岐にわたり、同時に応用分野毎
のユーザの要求も多岐にわたっている。半導体集積回路
の製造メーカの量産性を確保しつつ、ユーザの要求を完
全に満たすことのできるＡＳＩＣ製品の需要は特に増大
の一途をたどっている。

【０００３】ＡＳＩＣの中でも、特にセルベースＩＣの
占める比率は年毎に高まっている。セルベースＩＣは、
半導体メーカによってあらかじめ設計されたＣＰＵやメ
モリ等に代表されるメガマクロを搭載できるようになっ
ており、ユーザはそれらのメガマクロを使用することに
より、手軽に大規模なシステムを設計できるようになっ
ている。

【０００４】この種のメガマクロを採用したＡＳＩＣに
おいては、ＣＰＵやメモリ，タイマ，シリアルインター
フェイス等の各種機能ブロックのレイアウト情報やテス
ト情報をはじめとするデータベースをライブラリとして
登録しておき、ユーザが設計したマクロの接続回路図を
もとに、これらのマクロのレイアウトを互いに接続し、
１チップのレイアウトを作成する。即ち、機能単位の集
積回路群を１チップ上に集積することにより、システム
オンチップを実現している。

【０００５】近年の電子機器に対する小型化及び低消費
電力化のニーズの高まりにより、システム・オン・シリ
コンを実現するための技術として、セルベースＩＣは必
須要件となっている。また、電子機器の小型化・低価格
化により市場が広がり、より多くの人が電子機器を使用
できるようにするため、マンマシンインターフェイス技
術の改善も盛んに行われている。従来の押しボタン方式
から、より人間に近い情報入力手段即ち音声入力や手書
き文字等の認識手段の採用に移行しつつある。

【０００６】これらの手書き文字認識等の新しい情報入
力手段に於いては、入力される情報はアナログデータで
あるが、これに基く情報処理はデジタルデータで処理す
る必要があり、これは他のアナログ情報処理に於いても
同様である。そのため、アナログ・デジタル変換回路
（以下、Ａ／Ｄ変換器）が必要となり、セルベースＩＣ
に於いても、複数のＡ／Ｄ変換器のメガマクロの搭載は
不可欠となりつつある。

【０００７】セルベースＩＣでは、ユーザが自ら必要と
する機能となるように回路設計を行うため、ＬＳＩの製
造時に必要なテストパタンもユーザが設計を行う。しか
し、半導体メーカが提供しているメガマクロ部分のテス
トパタンは、半導体メーカが分担するのが合理的であ
る。従って、セルベースＩＣの製造時テストでは、大別
してユーザ設計のテストと半導体メーカが設計したテス
トとの２種類のテストがある。半導体メーカが設計する
テストは、前述のメガマクロ自体に対して行われる。Ｌ
ＳＩの製造時のテスト時間は品質を低下させない範囲
で、短縮することが望ましい。

【０００８】複数の同一種類のメガマクロがセルベース
ＩＣに搭載されている場合のテスト時間の短縮方法とし
て、これらのメガマクロに同時にテストパタンを入力
し、メガマクロの出力信号同士を比較し、その比較結果
を外部に出力して、良否判定を行うという技術が、特開
平３−２０９８４９号公報や、特開平４−９３１８０号
公報等にみられる。

【０００９】

【発明が解決しようとする課題】これら公報にみられる
複数のメガマクロは、いずれも内蔵されたメガマクロ同
士の出力値が互いに一致するか否かを相対的に検出して
いた。ここで、完全に一致した場合は、これを良品とな
し、出力値内の１ビットでも相違があれば、これを不良
品となしていた。

【００１０】前述の従来技術に於いては、複数のＡ／Ｄ
変換器のメガマクロをセルベースＩＣに搭載した場合
に、アナログ信号からデジタル信号までの変換で生じる
変換誤差等に起因する問題がある。例えば、Ａ／Ｄコン
バータの出力期待値として、［１０１１０１０１］を考
える。なお、この数値は２進数で表現してある。理想的
なＡ／Ｄ変換器の場合は、変換誤差は、量子化誤差及び
標本化誤差である。この量子化誤差は、±１／２ＬＳＢ
の誤差である。従って、正しい変換結果は［１０１１０
１００］か［１０１１０１０１］かである。

【００１１】セルベースＩＣに複数のＡ／Ｄ変換器のメ
ガマクロを搭載した場合、同一メガマクロでも、配置場
所や周囲の回路との距離等により、変換に僅かな相違を
与えることがある。即ち、複数のＡ／Ｄ変換器のメガマ
クロに同一電圧を入力しても、変換結果が異なる場合が
出てくる。例えば、あるＡ／Ｄコンバータは［１０１１
０１００］を出力し、他のＡ／Ｄコンバータは［１０１
１０１０１］を出力する場合である。このような場合に
は互いのＡ／Ｄ変換器のメガマクロの出力値が同一では
ないので、従来技術ではその高密度集積回路（ＬＳＩ）
は不良品と判断されていた。しかしながら、互いのメガ
マクロの出力値が完全に一致していなくとも所定の範囲
内に行っていれば実用上差しつかえない場合がある。

【００１２】この種のメガマクロとして、アナログ／デ
ィジタル変換器（Ａ／Ｄ変換器）が挙げられる。このよ
うなＡ／Ｄ変換器は、原理的に量子化誤差と標本化誤差
とが発生し、さらに構成素子の不均一性や電源電圧変動
等に起因する精度の低下が認められる。このような精度
上の低下があっても、出力値として基準値の±１ビット
以内の相違であれば、実用上良品として取り扱ってなん
ら差しつかえないことが判明した。

【００１３】このさい、外部リードの本数の増加を最小
限に留めることも、各種の半導体集積回路への応用範囲
を拡大し、汎用性を高める上で、重要な要素である。

【００１４】また、本来の通常動作機能と、テスト動作
機能とが互いを阻害することなく、両立し得るものでな
ければならない。即ち、付加したテスト回路が、通常動
作機能を阻害してはならないし、また通常動作機能を有
する回路によって、テスト回路のテスト精度を低下させ
るように影響を及ばしてはならない。

【００１５】さらに、付加するテスト回路自体の測定精
度が、検査対象となるＡ／Ｄ変換器の変換精度を上回
り、相対的に無視しえる程度の誤差でなければならな
い。

【００１６】また、検査対象となるＡ／Ｄ変換器のテス
ト条件が、実際の通常動作時と大幅に相違した条件設定
とならぬように、回路上の組み合せを配慮することも重
要である。

【００１７】そして、付加するテスト回路を簡単な構成
となし、搭載するメガマクロに影響を及ぼさない程の小
さな占有面積を有するものでなければならない。

【００１８】以上の諸問題に鑑み、本発明は次の課題を
挙げる。

【００１９】（１）メガマクロとして内蔵された複数の
Ａ／Ｄ変換器の機能テストが、実用レベルで判定できる
こと。

【００２０】（２）外部リードの本数増加を最小限に留
めること。

【００２１】（３）通常動作機能とテスト動作器とが両
立し得ること。

【００２２】（４）付加するテスト回路自体の測定精度
が高く、ここで生じる精度低下は無視し得る程小さいこ
と。

【００２３】（５）テスト条件は、通常使用時にできる
だけ近い状態の回路で行うようにすること。

【００２４】（６）簡単な回路構成として、占有面積を
小さく留めること。

【００２５】（７）複数のＡ／Ｄ変換器のうちのどれが
不良であるかも判定できるようにすること。

【００２６】

【課題を解決するための手段】本発明の構成は、入，出
力特性が同一となるように構成された第１，第２のメガ
マクロを備え、前記第１，第２のメガマクロの出力値を
互いに比較してその比較結果を出力するテスト回路を備
えた半導体集積回路において、前記第１，第２のメガマ
クロが、それぞれ第１，第２のＡ／Ｄ変換器からなり、
前記テスト回路は、前記第１のＡ／Ｄ変換器と前記第２
のＡ／Ｄ変換器との間で減算を行う処理手段と、この手
段における処理結果が所定の範囲内であるか否かを判定
して出力する判定手段とを有することを特徴とする。

【００２７】特に、前記判定手段が、前記所定の範囲内
である±１ビット差を検出する回路とビット差のない場
合を検出する回路とを有することを特徴とし、さらに前
記±１ビットの差を検出する回路の出力がこの判定手段
の出力にあらわれないように制御するゲート手段が備え
られたことも特徴とする。

【００２８】また、特に前記減算を行う処理手段が、補
数を取る回路と加算する回路とからなることを特徴とす
る。

【００２９】本発明のテスト方法の構成は、入，出力特
性が同一となるように構成された第１，第２のＡ／Ｄ変
換器の出力値を互いに比較して得たテスト回路の出力デ
ータを参照してテストを行う半導体集積回路のテスト方
法において、前記第１のＡ／Ｄ変換器の出力値の判定デ
ータと、前記テスト回路の出力データとを論理的に組み
合わせて、前記第１，第２のＡ／Ｄ変換器のそれぞれの
良・不良判定を行うことを特徴とする。

【００３０】

【実施例】本発明の一実施例の半導体集積回路を示す回
路ブロック図を示す図１を参照すると、この実施例の半
導体集積回路３０は、多数のメガマクロが形成されてお
り（図示せず）、そのメガマクロのうちの２つのメガマ
クロ即ち第１のＡ／Ｄ変換器１と第２のＡ／Ｄ変換器２
が検査対象として示され、これら変換器１，２を検査す
るために、セレクタ３，比較回路４２，第１，第２の制
御端子６，７，比較出力端子１９等が設けられている。

【００３１】ここで、第１，第２のＡ／Ｄ変換器１，２
は、その回路及び機能上同一となるように、設計されて
いるが、その通り製造されているか否かは不明とする。
この変換器１，２としては、逐次比較型，連続比較型；
非帰還型，帰還型を問わず、またデジタル出力値は８ビ
ットで説明するが、この他に何ビットの構成であっても
よい。

【００３２】第１のＡ／Ｄ変換器１には、アナログ量の
データ入力端子として第１の入力端子４が接続され、そ
の出力となる２進化８ビットのデジタル出力１０乃至１
７は、それぞれに出力端子２０乃至２７が接続されてい
る。

【００３３】第２の入力端子５の信号は、第１の制御端
子６の信号によって二者択一的に作用するセレクタ３を
介して、第２のＡ／Ｄ変換器２の入力に印加される。セ
レクタ３は、第１，第２の入力端子４，５のうち、どち
らかを選んで通過させるいわゆるゲートであり、第１の
制御端子６の信号がＨ即ちハイ・レベルの時とこの端子
６がオープンの時とは、通常動作時となし、第２の入力
端子５の信号のみを第２のＡ／Ｄ変換器２に入力させ、
検査時には第１の制御端子６のレベルをＬ即ちロウ・レ
ベルに落とし、これによって第１の入力端子４の信号の
みが変換器２に印加される。

【００３４】第２のＡ／Ｄ変換器２の８ビットのデジタ
ル出力は、第１のＡ／Ｄ変換器１の対応ビットのデジタ
ル出力１０乃至１７と共に、比較回路４２に入力され
る。通常動作時の第１，第２のＡ／Ｄ変換器１，２のデ
ジタル出力は、いずれも他の機能のメガロマクロ（図示
せず）に配線されているが、ここではその配線を省力し
ている。

【００３５】比較回路４２の比較結果を示す比較出力端
子１９は唯一つであり、第２の制御端子７からの信号に
より、その内部機能が変更される。

【００３６】以上の機能を備えた半導体集積回路３０を
検査する場合には、外部からテスト信号発生回路２８か
らの検査信号が順に印加され、出力端子２０乃至２７，
１９の各デジタル出力値を、後述するように、検証する
ことになる。

【００３７】比較回路４２は、第１のＡ／Ｄ変換器１の
出力１０乃至１７を基準とし、第２のＡ／Ｄ変換器２の
出力値が±１ビットなる場合と０ビット即ち相違がない
場合とをハイ・レベルとして出力端子１９に出力し、そ
れ以外（例えば±２ビットとか±３ビット）の相違があ
る場合をロウ・レベルとして出力端子１９に出力する回
路であり、この比較回路４２はすべてデジタル回路から
なり、同様なセルベースのメガマクロとして簡便に設計
でき、利用し得る。

【００３８】この比較回路４２の機能は、第１のＡ／Ｄ
変換１の出力値から第２のＡ／Ｄ変換器２の出力値を差
し引く機能を有しており、その減算機能としては、まず
変換器２の出力値の補数を取り、これと変換器１の出力
値とを加算することにより達成している。補数を取る回
路としては、それぞれインバータを用いる。８ビットの
加算器としては、加算結果の桁上がりを示すキャリ出力
を有するものが必要である。

【００３９】この比較回路４２の具体的論理回路ブロッ
クを示す図２を参照すると、この比較回路は、変換器
１，２双方の８ビットを加算する加算器３１と、この出
力を一時記憶するラッチ３２とハ入力の３つのＡＮＤゲ
ート３３，３４，３５と、２つの二入力ＡＮＤゲート
８，９と、ＯＲゲート３６とを備え、第２の制御端子７
と、比較出力端子１９が接続されている。

【００４０】ここで、加算器３１は、第１のＡ／Ｄ変換
器１の出力１０乃至１７と、第２のＡ／Ｄ変換器２の各
出力をインバータ３９でそれぞれ反転した出力とを、加
算する。ここで、合計８つのインバータ３９は、補数を
取る回路となる。加算器３１の加算結果の８ビットと最
上位のキャリの１ビットとが、それぞれラッチ３２に入
力され、一時的に記憶される。加算器３１の制御入力３
１，ラッチ３２のラッチ制御入力３８は、内部のクロッ
ク信号を利用し得る。

【００４１】ＡＮＤゲート３５は、キャリア出力線４１
の１ビットを除く８ビットの全出力をそのまま入力と
し、これら各出力がすべてハイ・レベルとなった場合
に、ハイ・ベレルを出力する。このＡＮＤゲート３５
は、第１，第２のＡ／Ｄ変換器１，２の出力値が完全に
一致した場合を検出する。

【００４２】ＡＮＤゲート３４は、ラッチ３２出力の最
小位の１ビットの値を反転するインバータ４０の出力
と、キャリ出力線４１の出力を除く他の７ビットの出力
値とを入力とする。このＡＮＤゲート３４は、第１のＡ
／Ｄ変換器１の出力よりも第２のＡ／Ｄ変換器２の出力
が１ビット大きい場合を検出する。

【００４３】ＡＮＤゲート３３は、ラッチ３２のキャリ
出力線４１の出力と、８ビットの各出力をそれぞれ反転
したインバータの出力を入力とする。このＡＮＤゲート
３３は、第１のＡ／Ｄ変換器１の出力が、第２のＡ／Ｄ
変換器２の出力よりも１ビットだけ大なる場合を検出す
る。ＡＮＤゲート３３の出力と第２の制御端子７からの
信号とを入力とする第１のＡＮＤゲート８を設け、ＡＮ
Ｄゲート３４の出力と第２の制御端子７からの信号とを
入力とする第２のＡＮＤゲート９とを入力とする第２の
ＡＮＤゲート９を設ける。第１，第２のＡＮＤゲート
８，９の出力とＡＮＤゲート３５の出力とを入力するＯ
Ｒゲート３６を設け、この出力を出力端子１９に接続す
る。

【００４４】尚、８つのインバータ３９は、第１のＡ／
Ｄ変換器１の出力と加算器３１との間にそれぞれ介在さ
せてもよく、この場合には他の回路は全く共通に使用し
える。

【００４５】図１，図２の回路に基いて、第１，第２の
Ａ／Ｄ変換器１，２の検査を行う手順を示す図３を参照
すると、まずテストモードに設定する処理５０では、第
１の制御端子６を０レベルに設定し、加算器３１，ラッ
チ３２に制御入力３７，３８が印加され、活性化する。
セレクタ３は、第１の入力端子４からのデータを第２の
Ａ／Ｄ変換器２に印加するため、第１のＡ／Ｄ変換器１
と同一のデータが印加されることになる。

【００４６】次に、第１のアナログ値を同時入力の処理
５１では、評価を行う所定のアナログ・レベルの電圧
を、変換器１，２に入力する。

【００４７】次にデータ出力値を期待値と比較する処理
５２では、第１のＡ／Ｄ変換器１の各出力１０乃至１７
が接続された出力端子２０乃至２７の論理レベルと、図
示しないテスタ内に用意された期待値（上記所定のアナ
ログ・レベルの電圧に基いた期待値）の論理レベルとの
比較を行う。この比較結果が、不一致となり、実用上使
用できない精度であることが明確な場合は、不良処理５
３としてこれを廃棄する。

【００４８】次に、比較結果が一致した場合には、次に
比較出力端子１９の出力値が１即ちハイ・ベレルである
か否かの判断５４を行う。この場合、第２の制御端子７
の印加電圧がハイ・レベル又は「無接続」となっている
場合には、ＡＮＤゲート３３，３４の出力もＯＲゲート
３６の入力に印加される状態となっており、第１のＡ／
Ｄ変換器１の出力値を基準として、第２のＡ／Ｄ変換器
２の出力値が最小桁の±１ビット差及びビット差なしの
時に、出力端子１９はハイ・レベルとなる。判断５４の
判断結果が、１即ちハイ・レベルでない場合は、第２の
Ａ／Ｄ変換器２が許容の精度内にないとして、これを不
良処理５５となす。

【００４９】この判断結果がハイ・レベルである場合に
は、第１，第２のＡ／Ｄ変換器１，２は、共に与えられ
た入力条件としては良品とみなし、次に処理５６ですべ
てのテストを終了している場合は、この二つのメガマク
ロについては良判定処理５７をなし、終了５８となる
が、すべてのテストを終了していない場合は、上記アナ
ログ値と異なるレベルの別のアナログ・レベルの電圧を
第１の入力端子４に印加し（処理５９）、上記処理５２
乃至５７を繰り返して行う。

【００５０】ここで、処理５２と処理５４との順序は逆
であってもよく、またこれらを同時に処理してもよい。

【００５１】以上の判定結果が、データ出力端子２０乃
至２７の出力値と比較出力端子１９の出力値とを組み合
わることによって得られる状態を表に示した図４を参照
すると、ケース３の場合にはデータ出力端子２０乃至２
７の出力値が期待値と不一致となり、さらに出力端子１
９が１レベルなっている時、変換器１，２共に不良とな
るが、データ出力端子２０乃至２７の出力値が期待値と
不一致の時で、かつ出力端子１９が０レベルになってい
るケース４の場合には、第２のＡ／Ｄ変換器２は良品で
ある可能性もあり、正確にはこの変換器２の良否判定不
可といえるが、この場合良品となる確率は極めて小さ
く、実際の製造工程で不良品と見なして、差しつかえな
い。

【００５２】ケース１，２の場合は、すでに図３で説明
してあるため、これと共通する説明を省略する。

【００５３】尚、図２において、±１ビット差を０レベ
ル出力としたい場合には、第２の制御端子７を０レベル
に設定すればよい。この時、ＡＮＤゲート８，９の信号
通過が阻止され、ＡＮＤゲート３５の出力のみがＯＲゲ
ート３６に入力される。また、±２ビット差まで、１レ
ベル出力としたい場合には、ＡＮＤゲート３３，３４，
３５に類似した第４のＡＮＤゲートが設けられ、その出
力はＯＲゲート３６に入力される。

【００５４】三つのＡ／Ｄ変換器が形成されている場合
は、図１，図２の構成に付加して、第１のＡ／Ｄ変換器
１の出力と第３のＡ／Ｄ変換器の出力とを比較する共通
の比較回路を設け、この出力を新らたに設けた出力端子
に出力すればよい。さらに、図２の出力端子１９と、新
らたに設けた出力端子との二信号をＡＮＤゲートに通し
た後に、共通の一本の出力端子に出力してもよい。

【００５５】図示されていないテスタ内の一致・不一致
の判定を行う回路は、図２の回路が利用され得る。この
場合の回路は、図１の出力端子２０乃至２７を図２の加
算器３１の一方の入力となし、図２の第２のＡ／Ｄ変換
器２の入力に換えてテスタ内に設定した期待値の入力を
印加すればよい。

【００５６】半導体集積回路３０を検査するための以上
のテストは、テスト信号発生回路２８を用いて、そのテ
ストパターン出力を第３の制御入力２９によって順次変
換して、第１の入力端子１に印加し、必要な回数だけ繰
り返して行う。この時のテストパターンとしては、少な
くとも４種類が必要である。

【００５７】その第１，第２のパターンは、直流電圧又
はきわめて低い周波数であって、検出し得る最小入力
値、及び検査し得る最大入力値である。これは、スタテ
ィックな特性を検査し得る最小限のパターンである。こ
の他に、使用される信号の最高周波数の電圧であって、
検出し得る最小入力値、及び検出し得る最大入力値を少
なくとも検査する必要があり、これらをそれぞれ第３，
第４のパターンとする。これは、ダイナミックな特性を
知る上で必要である。以上の第１乃至第４のパターン
は、シーケンシャルに発生させる。

【００５８】以上の実施例によれば、比較回路が±１ビ
ット差まで検出できるので、実用レベルで判定できるよ
うになり、外部リードの増加分は、端子６，７，１９の
３本分であり、第２の制御端子７は省略してもよく、こ
の場合の増加分は２本だけであり、セレクタ３を設けて
いるので、通常動作機能とも両立しうる構成となってお
り、テスト回路となる比較回路は、デジタルな論理素子
で構成しているため、この回路内での測定精度は高くな
っており、またテスト条件は、通常使用時とセレクタ３
の選択が相違するだけで、通常使用時に近い状態に設定
されており、組み合わせ論理素子と順序論理素子とを含
めて、テスト回路を約６０個程度の単位素子で構成でき
るため、占有面積を大きく占めるようなことがなく、半
導体集積回路内に組み込むことができる。

【００５９】尚、第１のＡ／Ｄ変換器と第２のＡ／Ｄ変
換器とは、同一の入力値に対して同一の出力値が得られ
るように設計してあれば、その内部の回路構成は相違し
ていても、差しつかえない。

【００６０】また図１，図２，図３を通して、共通する
部分は、共通した参照数字で示す留め、説明を省略し
た。

【００６１】

【発明の効果】以上説明した通り、本発明によれば、上
記課題が達成され、メガマクロとして複数のＡ／Ｄ変換
器を含む半導体集積回路内のこれら変換器の性能検査が
高精度で容易に行えるようになった。

【図面の簡単な説明】

【図１】本発明の実施例の半導体集積回路を示すブロッ
ク図である。

【図２】図１中の比較回路を具体的に示すブロック図で
ある。

【図３】本発明の実施例のテスト手順を示すフロー図で
ある。

【図４】本発明の実施例のテスト結果をケース別に分類
した図である。

【符号の説明】

１，２ Ａ／Ｄ変換器 ３ セレクタ ４，５ 入力端子 ６，７，２９ 制御端子 ８，９ 二入力ＡＮＤゲート １０乃至１７ 出力 １９ 比較出力端子 ２０乃至２７ 出力端子 ２８ テスト信号発生回路 ３０ 半導体集積回路 ３１ 加算器 ３２ ラッチ ３３乃至３５ ハ入力ＡＮＤゲート ３６ ＯＲゲート ３７，３８ 制御入力 ４１ キャリ出力線 ４２ 比較回路 ５０乃至５９ 処理

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入，出力特性が同一となるように構成さ
   れた第１，第２のメガマクロを備え、前記第１，第２の
   メガマクロの出力値を互いに比較してその比較結果を出
   力するテスト回路を備えた半導体集積回路において、前
   記第１，第２のメガマクロが、それぞれ第１，第２のＡ
   ／Ｄ変換器からなり、前記テスト回路は、前記第１のＡ
   ／Ｄ変換器と前記第２のＡ／Ｄ変換器との間で減算を行
   う処理手段と、この手段における処理結果が所定の範囲
   内であるか否かを判定して出力する判定手段とを有する
   ことを特徴とする半導体集積回路。
2. 【請求項２】 前記判定手段が、前記所定の範囲内であ
   る±１ビットの差を検出する回路とビット差のない場合
   を検出する回路とを有する請求項１記載の半導体集積回
   路。
3. 【請求項３】 前記±１ビットの差を検出する回路の出
   力がこの判定手段の出力にあらわれないように制御する
   ゲート手段が備えられた請求項２記載の半導体集積回
   路。
4. 【請求項４】 前記減算を行う処理手段が、補数を取る
   回路と加算する回路とからなる請求項１記載の半導体集
   積回路。
5. 【請求項５】 入，出力特性が同一となるように構成さ
   れた第１，第２のＡ／Ｄ変換器の出力値を互いに比較し
   て得たテスト回路の出力データを参照してテストを行う
   半導体集積回路のテスト方法において、前記第１のＡ／
   Ｄ変換器の出力値の判定データと、前記テスト回路の出
   力データとを論理的に組み合わせて、前記第１，第２の
   Ａ／Ｄ変換器のそれぞれの良・不良判定を行うことを特
   徴とする半導体集積回路のテスト方法。