JPH08122413A - 半導体集積回路及びそのテスト方法 - Google Patents
半導体集積回路及びそのテスト方法Info
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- JPH08122413A JPH08122413A JP6265597A JP26559794A JPH08122413A JP H08122413 A JPH08122413 A JP H08122413A JP 6265597 A JP6265597 A JP 6265597A JP 26559794 A JP26559794 A JP 26559794A JP H08122413 A JPH08122413 A JP H08122413A
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- circuit
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Abstract
(57)【要約】
【目的】セルベースICに複数のA/D変換器のメガマ
クロを搭載した場合の同時テストで、変換誤差により複
数のA/D変換器の変換結果が異なっていても、許容誤
差範囲内であれば、正しく良品と判定できる手段を提供
する。 【構成】A/D変換器1,2からなる複数の同一メガマ
クロを搭載し、これらのメガマクロに同時に信号を入力
させると共に、出力信号同士を比較し、その結果を出力
する回路をもつASICに於いて、外部からの信号入力
により前記の出力信号同士の比較を行う比較回路42を
持つことを特徴とする。
クロを搭載した場合の同時テストで、変換誤差により複
数のA/D変換器の変換結果が異なっていても、許容誤
差範囲内であれば、正しく良品と判定できる手段を提供
する。 【構成】A/D変換器1,2からなる複数の同一メガマ
クロを搭載し、これらのメガマクロに同時に信号を入力
させると共に、出力信号同士を比較し、その結果を出力
する回路をもつASICに於いて、外部からの信号入力
により前記の出力信号同士の比較を行う比較回路42を
持つことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路とそのテ
スト方法に関し、特に複数の同一メガマクロを搭載した
AS(Application Specific)I
Cに内蔵するテスト回路とそのテスト方法に関する。
スト方法に関し、特に複数の同一メガマクロを搭載した
AS(Application Specific)I
Cに内蔵するテスト回路とそのテスト方法に関する。
【0002】
【従来の技術】近年、半導体技術の進歩に伴い、半導体
集積回路の応用分野は多岐にわたり、同時に応用分野毎
のユーザの要求も多岐にわたっている。半導体集積回路
の製造メーカの量産性を確保しつつ、ユーザの要求を完
全に満たすことのできるASIC製品の需要は特に増大
の一途をたどっている。
集積回路の応用分野は多岐にわたり、同時に応用分野毎
のユーザの要求も多岐にわたっている。半導体集積回路
の製造メーカの量産性を確保しつつ、ユーザの要求を完
全に満たすことのできるASIC製品の需要は特に増大
の一途をたどっている。
【0003】ASICの中でも、特にセルベースICの
占める比率は年毎に高まっている。セルベースICは、
半導体メーカによってあらかじめ設計されたCPUやメ
モリ等に代表されるメガマクロを搭載できるようになっ
ており、ユーザはそれらのメガマクロを使用することに
より、手軽に大規模なシステムを設計できるようになっ
ている。
占める比率は年毎に高まっている。セルベースICは、
半導体メーカによってあらかじめ設計されたCPUやメ
モリ等に代表されるメガマクロを搭載できるようになっ
ており、ユーザはそれらのメガマクロを使用することに
より、手軽に大規模なシステムを設計できるようになっ
ている。
【0004】この種のメガマクロを採用したASICに
おいては、CPUやメモリ,タイマ,シリアルインター
フェイス等の各種機能ブロックのレイアウト情報やテス
ト情報をはじめとするデータベースをライブラリとして
登録しておき、ユーザが設計したマクロの接続回路図を
もとに、これらのマクロのレイアウトを互いに接続し、
1チップのレイアウトを作成する。即ち、機能単位の集
積回路群を1チップ上に集積することにより、システム
オンチップを実現している。
おいては、CPUやメモリ,タイマ,シリアルインター
フェイス等の各種機能ブロックのレイアウト情報やテス
ト情報をはじめとするデータベースをライブラリとして
登録しておき、ユーザが設計したマクロの接続回路図を
もとに、これらのマクロのレイアウトを互いに接続し、
1チップのレイアウトを作成する。即ち、機能単位の集
積回路群を1チップ上に集積することにより、システム
オンチップを実現している。
【0005】近年の電子機器に対する小型化及び低消費
電力化のニーズの高まりにより、システム・オン・シリ
コンを実現するための技術として、セルベースICは必
須要件となっている。また、電子機器の小型化・低価格
化により市場が広がり、より多くの人が電子機器を使用
できるようにするため、マンマシンインターフェイス技
術の改善も盛んに行われている。従来の押しボタン方式
から、より人間に近い情報入力手段即ち音声入力や手書
き文字等の認識手段の採用に移行しつつある。
電力化のニーズの高まりにより、システム・オン・シリ
コンを実現するための技術として、セルベースICは必
須要件となっている。また、電子機器の小型化・低価格
化により市場が広がり、より多くの人が電子機器を使用
できるようにするため、マンマシンインターフェイス技
術の改善も盛んに行われている。従来の押しボタン方式
から、より人間に近い情報入力手段即ち音声入力や手書
き文字等の認識手段の採用に移行しつつある。
【0006】これらの手書き文字認識等の新しい情報入
力手段に於いては、入力される情報はアナログデータで
あるが、これに基く情報処理はデジタルデータで処理す
る必要があり、これは他のアナログ情報処理に於いても
同様である。そのため、アナログ・デジタル変換回路
(以下、A/D変換器)が必要となり、セルベースIC
に於いても、複数のA/D変換器のメガマクロの搭載は
不可欠となりつつある。
力手段に於いては、入力される情報はアナログデータで
あるが、これに基く情報処理はデジタルデータで処理す
る必要があり、これは他のアナログ情報処理に於いても
同様である。そのため、アナログ・デジタル変換回路
(以下、A/D変換器)が必要となり、セルベースIC
に於いても、複数のA/D変換器のメガマクロの搭載は
不可欠となりつつある。
【0007】セルベースICでは、ユーザが自ら必要と
する機能となるように回路設計を行うため、LSIの製
造時に必要なテストパタンもユーザが設計を行う。しか
し、半導体メーカが提供しているメガマクロ部分のテス
トパタンは、半導体メーカが分担するのが合理的であ
る。従って、セルベースICの製造時テストでは、大別
してユーザ設計のテストと半導体メーカが設計したテス
トとの2種類のテストがある。半導体メーカが設計する
テストは、前述のメガマクロ自体に対して行われる。L
SIの製造時のテスト時間は品質を低下させない範囲
で、短縮することが望ましい。
する機能となるように回路設計を行うため、LSIの製
造時に必要なテストパタンもユーザが設計を行う。しか
し、半導体メーカが提供しているメガマクロ部分のテス
トパタンは、半導体メーカが分担するのが合理的であ
る。従って、セルベースICの製造時テストでは、大別
してユーザ設計のテストと半導体メーカが設計したテス
トとの2種類のテストがある。半導体メーカが設計する
テストは、前述のメガマクロ自体に対して行われる。L
SIの製造時のテスト時間は品質を低下させない範囲
で、短縮することが望ましい。
【0008】複数の同一種類のメガマクロがセルベース
ICに搭載されている場合のテスト時間の短縮方法とし
て、これらのメガマクロに同時にテストパタンを入力
し、メガマクロの出力信号同士を比較し、その比較結果
を外部に出力して、良否判定を行うという技術が、特開
平3−209849号公報や、特開平4−93180号
公報等にみられる。
ICに搭載されている場合のテスト時間の短縮方法とし
て、これらのメガマクロに同時にテストパタンを入力
し、メガマクロの出力信号同士を比較し、その比較結果
を外部に出力して、良否判定を行うという技術が、特開
平3−209849号公報や、特開平4−93180号
公報等にみられる。
【0009】
【発明が解決しようとする課題】これら公報にみられる
複数のメガマクロは、いずれも内蔵されたメガマクロ同
士の出力値が互いに一致するか否かを相対的に検出して
いた。ここで、完全に一致した場合は、これを良品とな
し、出力値内の1ビットでも相違があれば、これを不良
品となしていた。
複数のメガマクロは、いずれも内蔵されたメガマクロ同
士の出力値が互いに一致するか否かを相対的に検出して
いた。ここで、完全に一致した場合は、これを良品とな
し、出力値内の1ビットでも相違があれば、これを不良
品となしていた。
【0010】前述の従来技術に於いては、複数のA/D
変換器のメガマクロをセルベースICに搭載した場合
に、アナログ信号からデジタル信号までの変換で生じる
変換誤差等に起因する問題がある。例えば、A/Dコン
バータの出力期待値として、[10110101]を考
える。なお、この数値は2進数で表現してある。理想的
なA/D変換器の場合は、変換誤差は、量子化誤差及び
標本化誤差である。この量子化誤差は、±1/2LSB
の誤差である。従って、正しい変換結果は[10110
100]か[10110101]かである。
変換器のメガマクロをセルベースICに搭載した場合
に、アナログ信号からデジタル信号までの変換で生じる
変換誤差等に起因する問題がある。例えば、A/Dコン
バータの出力期待値として、[10110101]を考
える。なお、この数値は2進数で表現してある。理想的
なA/D変換器の場合は、変換誤差は、量子化誤差及び
標本化誤差である。この量子化誤差は、±1/2LSB
の誤差である。従って、正しい変換結果は[10110
100]か[10110101]かである。
【0011】セルベースICに複数のA/D変換器のメ
ガマクロを搭載した場合、同一メガマクロでも、配置場
所や周囲の回路との距離等により、変換に僅かな相違を
与えることがある。即ち、複数のA/D変換器のメガマ
クロに同一電圧を入力しても、変換結果が異なる場合が
出てくる。例えば、あるA/Dコンバータは[1011
0100]を出力し、他のA/Dコンバータは[101
10101]を出力する場合である。このような場合に
は互いのA/D変換器のメガマクロの出力値が同一では
ないので、従来技術ではその高密度集積回路(LSI)
は不良品と判断されていた。しかしながら、互いのメガ
マクロの出力値が完全に一致していなくとも所定の範囲
内に行っていれば実用上差しつかえない場合がある。
ガマクロを搭載した場合、同一メガマクロでも、配置場
所や周囲の回路との距離等により、変換に僅かな相違を
与えることがある。即ち、複数のA/D変換器のメガマ
クロに同一電圧を入力しても、変換結果が異なる場合が
出てくる。例えば、あるA/Dコンバータは[1011
0100]を出力し、他のA/Dコンバータは[101
10101]を出力する場合である。このような場合に
は互いのA/D変換器のメガマクロの出力値が同一では
ないので、従来技術ではその高密度集積回路(LSI)
は不良品と判断されていた。しかしながら、互いのメガ
マクロの出力値が完全に一致していなくとも所定の範囲
内に行っていれば実用上差しつかえない場合がある。
【0012】この種のメガマクロとして、アナログ/デ
ィジタル変換器(A/D変換器)が挙げられる。このよ
うなA/D変換器は、原理的に量子化誤差と標本化誤差
とが発生し、さらに構成素子の不均一性や電源電圧変動
等に起因する精度の低下が認められる。このような精度
上の低下があっても、出力値として基準値の±1ビット
以内の相違であれば、実用上良品として取り扱ってなん
ら差しつかえないことが判明した。
ィジタル変換器(A/D変換器)が挙げられる。このよ
うなA/D変換器は、原理的に量子化誤差と標本化誤差
とが発生し、さらに構成素子の不均一性や電源電圧変動
等に起因する精度の低下が認められる。このような精度
上の低下があっても、出力値として基準値の±1ビット
以内の相違であれば、実用上良品として取り扱ってなん
ら差しつかえないことが判明した。
【0013】このさい、外部リードの本数の増加を最小
限に留めることも、各種の半導体集積回路への応用範囲
を拡大し、汎用性を高める上で、重要な要素である。
限に留めることも、各種の半導体集積回路への応用範囲
を拡大し、汎用性を高める上で、重要な要素である。
【0014】また、本来の通常動作機能と、テスト動作
機能とが互いを阻害することなく、両立し得るものでな
ければならない。即ち、付加したテスト回路が、通常動
作機能を阻害してはならないし、また通常動作機能を有
する回路によって、テスト回路のテスト精度を低下させ
るように影響を及ばしてはならない。
機能とが互いを阻害することなく、両立し得るものでな
ければならない。即ち、付加したテスト回路が、通常動
作機能を阻害してはならないし、また通常動作機能を有
する回路によって、テスト回路のテスト精度を低下させ
るように影響を及ばしてはならない。
【0015】さらに、付加するテスト回路自体の測定精
度が、検査対象となるA/D変換器の変換精度を上回
り、相対的に無視しえる程度の誤差でなければならな
い。
度が、検査対象となるA/D変換器の変換精度を上回
り、相対的に無視しえる程度の誤差でなければならな
い。
【0016】また、検査対象となるA/D変換器のテス
ト条件が、実際の通常動作時と大幅に相違した条件設定
とならぬように、回路上の組み合せを配慮することも重
要である。
ト条件が、実際の通常動作時と大幅に相違した条件設定
とならぬように、回路上の組み合せを配慮することも重
要である。
【0017】そして、付加するテスト回路を簡単な構成
となし、搭載するメガマクロに影響を及ぼさない程の小
さな占有面積を有するものでなければならない。
となし、搭載するメガマクロに影響を及ぼさない程の小
さな占有面積を有するものでなければならない。
【0018】以上の諸問題に鑑み、本発明は次の課題を
挙げる。
挙げる。
【0019】(1)メガマクロとして内蔵された複数の
A/D変換器の機能テストが、実用レベルで判定できる
こと。
A/D変換器の機能テストが、実用レベルで判定できる
こと。
【0020】(2)外部リードの本数増加を最小限に留
めること。
めること。
【0021】(3)通常動作機能とテスト動作器とが両
立し得ること。
立し得ること。
【0022】(4)付加するテスト回路自体の測定精度
が高く、ここで生じる精度低下は無視し得る程小さいこ
と。
が高く、ここで生じる精度低下は無視し得る程小さいこ
と。
【0023】(5)テスト条件は、通常使用時にできる
だけ近い状態の回路で行うようにすること。
だけ近い状態の回路で行うようにすること。
【0024】(6)簡単な回路構成として、占有面積を
小さく留めること。
小さく留めること。
【0025】(7)複数のA/D変換器のうちのどれが
不良であるかも判定できるようにすること。
不良であるかも判定できるようにすること。
【0026】
【課題を解決するための手段】本発明の構成は、入,出
力特性が同一となるように構成された第1,第2のメガ
マクロを備え、前記第1,第2のメガマクロの出力値を
互いに比較してその比較結果を出力するテスト回路を備
えた半導体集積回路において、前記第1,第2のメガマ
クロが、それぞれ第1,第2のA/D変換器からなり、
前記テスト回路は、前記第1のA/D変換器と前記第2
のA/D変換器との間で減算を行う処理手段と、この手
段における処理結果が所定の範囲内であるか否かを判定
して出力する判定手段とを有することを特徴とする。
力特性が同一となるように構成された第1,第2のメガ
マクロを備え、前記第1,第2のメガマクロの出力値を
互いに比較してその比較結果を出力するテスト回路を備
えた半導体集積回路において、前記第1,第2のメガマ
クロが、それぞれ第1,第2のA/D変換器からなり、
前記テスト回路は、前記第1のA/D変換器と前記第2
のA/D変換器との間で減算を行う処理手段と、この手
段における処理結果が所定の範囲内であるか否かを判定
して出力する判定手段とを有することを特徴とする。
【0027】特に、前記判定手段が、前記所定の範囲内
である±1ビット差を検出する回路とビット差のない場
合を検出する回路とを有することを特徴とし、さらに前
記±1ビットの差を検出する回路の出力がこの判定手段
の出力にあらわれないように制御するゲート手段が備え
られたことも特徴とする。
である±1ビット差を検出する回路とビット差のない場
合を検出する回路とを有することを特徴とし、さらに前
記±1ビットの差を検出する回路の出力がこの判定手段
の出力にあらわれないように制御するゲート手段が備え
られたことも特徴とする。
【0028】また、特に前記減算を行う処理手段が、補
数を取る回路と加算する回路とからなることを特徴とす
る。
数を取る回路と加算する回路とからなることを特徴とす
る。
【0029】本発明のテスト方法の構成は、入,出力特
性が同一となるように構成された第1,第2のA/D変
換器の出力値を互いに比較して得たテスト回路の出力デ
ータを参照してテストを行う半導体集積回路のテスト方
法において、前記第1のA/D変換器の出力値の判定デ
ータと、前記テスト回路の出力データとを論理的に組み
合わせて、前記第1,第2のA/D変換器のそれぞれの
良・不良判定を行うことを特徴とする。
性が同一となるように構成された第1,第2のA/D変
換器の出力値を互いに比較して得たテスト回路の出力デ
ータを参照してテストを行う半導体集積回路のテスト方
法において、前記第1のA/D変換器の出力値の判定デ
ータと、前記テスト回路の出力データとを論理的に組み
合わせて、前記第1,第2のA/D変換器のそれぞれの
良・不良判定を行うことを特徴とする。
【0030】
【実施例】本発明の一実施例の半導体集積回路を示す回
路ブロック図を示す図1を参照すると、この実施例の半
導体集積回路30は、多数のメガマクロが形成されてお
り(図示せず)、そのメガマクロのうちの2つのメガマ
クロ即ち第1のA/D変換器1と第2のA/D変換器2
が検査対象として示され、これら変換器1,2を検査す
るために、セレクタ3,比較回路42,第1,第2の制
御端子6,7,比較出力端子19等が設けられている。
路ブロック図を示す図1を参照すると、この実施例の半
導体集積回路30は、多数のメガマクロが形成されてお
り(図示せず)、そのメガマクロのうちの2つのメガマ
クロ即ち第1のA/D変換器1と第2のA/D変換器2
が検査対象として示され、これら変換器1,2を検査す
るために、セレクタ3,比較回路42,第1,第2の制
御端子6,7,比較出力端子19等が設けられている。
【0031】ここで、第1,第2のA/D変換器1,2
は、その回路及び機能上同一となるように、設計されて
いるが、その通り製造されているか否かは不明とする。
この変換器1,2としては、逐次比較型,連続比較型;
非帰還型,帰還型を問わず、またデジタル出力値は8ビ
ットで説明するが、この他に何ビットの構成であっても
よい。
は、その回路及び機能上同一となるように、設計されて
いるが、その通り製造されているか否かは不明とする。
この変換器1,2としては、逐次比較型,連続比較型;
非帰還型,帰還型を問わず、またデジタル出力値は8ビ
ットで説明するが、この他に何ビットの構成であっても
よい。
【0032】第1のA/D変換器1には、アナログ量の
データ入力端子として第1の入力端子4が接続され、そ
の出力となる2進化8ビットのデジタル出力10乃至1
7は、それぞれに出力端子20乃至27が接続されてい
る。
データ入力端子として第1の入力端子4が接続され、そ
の出力となる2進化8ビットのデジタル出力10乃至1
7は、それぞれに出力端子20乃至27が接続されてい
る。
【0033】第2の入力端子5の信号は、第1の制御端
子6の信号によって二者択一的に作用するセレクタ3を
介して、第2のA/D変換器2の入力に印加される。セ
レクタ3は、第1,第2の入力端子4,5のうち、どち
らかを選んで通過させるいわゆるゲートであり、第1の
制御端子6の信号がH即ちハイ・レベルの時とこの端子
6がオープンの時とは、通常動作時となし、第2の入力
端子5の信号のみを第2のA/D変換器2に入力させ、
検査時には第1の制御端子6のレベルをL即ちロウ・レ
ベルに落とし、これによって第1の入力端子4の信号の
みが変換器2に印加される。
子6の信号によって二者択一的に作用するセレクタ3を
介して、第2のA/D変換器2の入力に印加される。セ
レクタ3は、第1,第2の入力端子4,5のうち、どち
らかを選んで通過させるいわゆるゲートであり、第1の
制御端子6の信号がH即ちハイ・レベルの時とこの端子
6がオープンの時とは、通常動作時となし、第2の入力
端子5の信号のみを第2のA/D変換器2に入力させ、
検査時には第1の制御端子6のレベルをL即ちロウ・レ
ベルに落とし、これによって第1の入力端子4の信号の
みが変換器2に印加される。
【0034】第2のA/D変換器2の8ビットのデジタ
ル出力は、第1のA/D変換器1の対応ビットのデジタ
ル出力10乃至17と共に、比較回路42に入力され
る。通常動作時の第1,第2のA/D変換器1,2のデ
ジタル出力は、いずれも他の機能のメガロマクロ(図示
せず)に配線されているが、ここではその配線を省力し
ている。
ル出力は、第1のA/D変換器1の対応ビットのデジタ
ル出力10乃至17と共に、比較回路42に入力され
る。通常動作時の第1,第2のA/D変換器1,2のデ
ジタル出力は、いずれも他の機能のメガロマクロ(図示
せず)に配線されているが、ここではその配線を省力し
ている。
【0035】比較回路42の比較結果を示す比較出力端
子19は唯一つであり、第2の制御端子7からの信号に
より、その内部機能が変更される。
子19は唯一つであり、第2の制御端子7からの信号に
より、その内部機能が変更される。
【0036】以上の機能を備えた半導体集積回路30を
検査する場合には、外部からテスト信号発生回路28か
らの検査信号が順に印加され、出力端子20乃至27,
19の各デジタル出力値を、後述するように、検証する
ことになる。
検査する場合には、外部からテスト信号発生回路28か
らの検査信号が順に印加され、出力端子20乃至27,
19の各デジタル出力値を、後述するように、検証する
ことになる。
【0037】比較回路42は、第1のA/D変換器1の
出力10乃至17を基準とし、第2のA/D変換器2の
出力値が±1ビットなる場合と0ビット即ち相違がない
場合とをハイ・レベルとして出力端子19に出力し、そ
れ以外(例えば±2ビットとか±3ビット)の相違があ
る場合をロウ・レベルとして出力端子19に出力する回
路であり、この比較回路42はすべてデジタル回路から
なり、同様なセルベースのメガマクロとして簡便に設計
でき、利用し得る。
出力10乃至17を基準とし、第2のA/D変換器2の
出力値が±1ビットなる場合と0ビット即ち相違がない
場合とをハイ・レベルとして出力端子19に出力し、そ
れ以外(例えば±2ビットとか±3ビット)の相違があ
る場合をロウ・レベルとして出力端子19に出力する回
路であり、この比較回路42はすべてデジタル回路から
なり、同様なセルベースのメガマクロとして簡便に設計
でき、利用し得る。
【0038】この比較回路42の機能は、第1のA/D
変換1の出力値から第2のA/D変換器2の出力値を差
し引く機能を有しており、その減算機能としては、まず
変換器2の出力値の補数を取り、これと変換器1の出力
値とを加算することにより達成している。補数を取る回
路としては、それぞれインバータを用いる。8ビットの
加算器としては、加算結果の桁上がりを示すキャリ出力
を有するものが必要である。
変換1の出力値から第2のA/D変換器2の出力値を差
し引く機能を有しており、その減算機能としては、まず
変換器2の出力値の補数を取り、これと変換器1の出力
値とを加算することにより達成している。補数を取る回
路としては、それぞれインバータを用いる。8ビットの
加算器としては、加算結果の桁上がりを示すキャリ出力
を有するものが必要である。
【0039】この比較回路42の具体的論理回路ブロッ
クを示す図2を参照すると、この比較回路は、変換器
1,2双方の8ビットを加算する加算器31と、この出
力を一時記憶するラッチ32とハ入力の3つのANDゲ
ート33,34,35と、2つの二入力ANDゲート
8,9と、ORゲート36とを備え、第2の制御端子7
と、比較出力端子19が接続されている。
クを示す図2を参照すると、この比較回路は、変換器
1,2双方の8ビットを加算する加算器31と、この出
力を一時記憶するラッチ32とハ入力の3つのANDゲ
ート33,34,35と、2つの二入力ANDゲート
8,9と、ORゲート36とを備え、第2の制御端子7
と、比較出力端子19が接続されている。
【0040】ここで、加算器31は、第1のA/D変換
器1の出力10乃至17と、第2のA/D変換器2の各
出力をインバータ39でそれぞれ反転した出力とを、加
算する。ここで、合計8つのインバータ39は、補数を
取る回路となる。加算器31の加算結果の8ビットと最
上位のキャリの1ビットとが、それぞれラッチ32に入
力され、一時的に記憶される。加算器31の制御入力3
1,ラッチ32のラッチ制御入力38は、内部のクロッ
ク信号を利用し得る。
器1の出力10乃至17と、第2のA/D変換器2の各
出力をインバータ39でそれぞれ反転した出力とを、加
算する。ここで、合計8つのインバータ39は、補数を
取る回路となる。加算器31の加算結果の8ビットと最
上位のキャリの1ビットとが、それぞれラッチ32に入
力され、一時的に記憶される。加算器31の制御入力3
1,ラッチ32のラッチ制御入力38は、内部のクロッ
ク信号を利用し得る。
【0041】ANDゲート35は、キャリア出力線41
の1ビットを除く8ビットの全出力をそのまま入力と
し、これら各出力がすべてハイ・レベルとなった場合
に、ハイ・ベレルを出力する。このANDゲート35
は、第1,第2のA/D変換器1,2の出力値が完全に
一致した場合を検出する。
の1ビットを除く8ビットの全出力をそのまま入力と
し、これら各出力がすべてハイ・レベルとなった場合
に、ハイ・ベレルを出力する。このANDゲート35
は、第1,第2のA/D変換器1,2の出力値が完全に
一致した場合を検出する。
【0042】ANDゲート34は、ラッチ32出力の最
小位の1ビットの値を反転するインバータ40の出力
と、キャリ出力線41の出力を除く他の7ビットの出力
値とを入力とする。このANDゲート34は、第1のA
/D変換器1の出力よりも第2のA/D変換器2の出力
が1ビット大きい場合を検出する。
小位の1ビットの値を反転するインバータ40の出力
と、キャリ出力線41の出力を除く他の7ビットの出力
値とを入力とする。このANDゲート34は、第1のA
/D変換器1の出力よりも第2のA/D変換器2の出力
が1ビット大きい場合を検出する。
【0043】ANDゲート33は、ラッチ32のキャリ
出力線41の出力と、8ビットの各出力をそれぞれ反転
したインバータの出力を入力とする。このANDゲート
33は、第1のA/D変換器1の出力が、第2のA/D
変換器2の出力よりも1ビットだけ大なる場合を検出す
る。ANDゲート33の出力と第2の制御端子7からの
信号とを入力とする第1のANDゲート8を設け、AN
Dゲート34の出力と第2の制御端子7からの信号とを
入力とする第2のANDゲート9とを入力とする第2の
ANDゲート9を設ける。第1,第2のANDゲート
8,9の出力とANDゲート35の出力とを入力するO
Rゲート36を設け、この出力を出力端子19に接続す
る。
出力線41の出力と、8ビットの各出力をそれぞれ反転
したインバータの出力を入力とする。このANDゲート
33は、第1のA/D変換器1の出力が、第2のA/D
変換器2の出力よりも1ビットだけ大なる場合を検出す
る。ANDゲート33の出力と第2の制御端子7からの
信号とを入力とする第1のANDゲート8を設け、AN
Dゲート34の出力と第2の制御端子7からの信号とを
入力とする第2のANDゲート9とを入力とする第2の
ANDゲート9を設ける。第1,第2のANDゲート
8,9の出力とANDゲート35の出力とを入力するO
Rゲート36を設け、この出力を出力端子19に接続す
る。
【0044】尚、8つのインバータ39は、第1のA/
D変換器1の出力と加算器31との間にそれぞれ介在さ
せてもよく、この場合には他の回路は全く共通に使用し
える。
D変換器1の出力と加算器31との間にそれぞれ介在さ
せてもよく、この場合には他の回路は全く共通に使用し
える。
【0045】図1,図2の回路に基いて、第1,第2の
A/D変換器1,2の検査を行う手順を示す図3を参照
すると、まずテストモードに設定する処理50では、第
1の制御端子6を0レベルに設定し、加算器31,ラッ
チ32に制御入力37,38が印加され、活性化する。
セレクタ3は、第1の入力端子4からのデータを第2の
A/D変換器2に印加するため、第1のA/D変換器1
と同一のデータが印加されることになる。
A/D変換器1,2の検査を行う手順を示す図3を参照
すると、まずテストモードに設定する処理50では、第
1の制御端子6を0レベルに設定し、加算器31,ラッ
チ32に制御入力37,38が印加され、活性化する。
セレクタ3は、第1の入力端子4からのデータを第2の
A/D変換器2に印加するため、第1のA/D変換器1
と同一のデータが印加されることになる。
【0046】次に、第1のアナログ値を同時入力の処理
51では、評価を行う所定のアナログ・レベルの電圧
を、変換器1,2に入力する。
51では、評価を行う所定のアナログ・レベルの電圧
を、変換器1,2に入力する。
【0047】次にデータ出力値を期待値と比較する処理
52では、第1のA/D変換器1の各出力10乃至17
が接続された出力端子20乃至27の論理レベルと、図
示しないテスタ内に用意された期待値(上記所定のアナ
ログ・レベルの電圧に基いた期待値)の論理レベルとの
比較を行う。この比較結果が、不一致となり、実用上使
用できない精度であることが明確な場合は、不良処理5
3としてこれを廃棄する。
52では、第1のA/D変換器1の各出力10乃至17
が接続された出力端子20乃至27の論理レベルと、図
示しないテスタ内に用意された期待値(上記所定のアナ
ログ・レベルの電圧に基いた期待値)の論理レベルとの
比較を行う。この比較結果が、不一致となり、実用上使
用できない精度であることが明確な場合は、不良処理5
3としてこれを廃棄する。
【0048】次に、比較結果が一致した場合には、次に
比較出力端子19の出力値が1即ちハイ・ベレルである
か否かの判断54を行う。この場合、第2の制御端子7
の印加電圧がハイ・レベル又は「無接続」となっている
場合には、ANDゲート33,34の出力もORゲート
36の入力に印加される状態となっており、第1のA/
D変換器1の出力値を基準として、第2のA/D変換器
2の出力値が最小桁の±1ビット差及びビット差なしの
時に、出力端子19はハイ・レベルとなる。判断54の
判断結果が、1即ちハイ・レベルでない場合は、第2の
A/D変換器2が許容の精度内にないとして、これを不
良処理55となす。
比較出力端子19の出力値が1即ちハイ・ベレルである
か否かの判断54を行う。この場合、第2の制御端子7
の印加電圧がハイ・レベル又は「無接続」となっている
場合には、ANDゲート33,34の出力もORゲート
36の入力に印加される状態となっており、第1のA/
D変換器1の出力値を基準として、第2のA/D変換器
2の出力値が最小桁の±1ビット差及びビット差なしの
時に、出力端子19はハイ・レベルとなる。判断54の
判断結果が、1即ちハイ・レベルでない場合は、第2の
A/D変換器2が許容の精度内にないとして、これを不
良処理55となす。
【0049】この判断結果がハイ・レベルである場合に
は、第1,第2のA/D変換器1,2は、共に与えられ
た入力条件としては良品とみなし、次に処理56ですべ
てのテストを終了している場合は、この二つのメガマク
ロについては良判定処理57をなし、終了58となる
が、すべてのテストを終了していない場合は、上記アナ
ログ値と異なるレベルの別のアナログ・レベルの電圧を
第1の入力端子4に印加し(処理59)、上記処理52
乃至57を繰り返して行う。
は、第1,第2のA/D変換器1,2は、共に与えられ
た入力条件としては良品とみなし、次に処理56ですべ
てのテストを終了している場合は、この二つのメガマク
ロについては良判定処理57をなし、終了58となる
が、すべてのテストを終了していない場合は、上記アナ
ログ値と異なるレベルの別のアナログ・レベルの電圧を
第1の入力端子4に印加し(処理59)、上記処理52
乃至57を繰り返して行う。
【0050】ここで、処理52と処理54との順序は逆
であってもよく、またこれらを同時に処理してもよい。
であってもよく、またこれらを同時に処理してもよい。
【0051】以上の判定結果が、データ出力端子20乃
至27の出力値と比較出力端子19の出力値とを組み合
わることによって得られる状態を表に示した図4を参照
すると、ケース3の場合にはデータ出力端子20乃至2
7の出力値が期待値と不一致となり、さらに出力端子1
9が1レベルなっている時、変換器1,2共に不良とな
るが、データ出力端子20乃至27の出力値が期待値と
不一致の時で、かつ出力端子19が0レベルになってい
るケース4の場合には、第2のA/D変換器2は良品で
ある可能性もあり、正確にはこの変換器2の良否判定不
可といえるが、この場合良品となる確率は極めて小さ
く、実際の製造工程で不良品と見なして、差しつかえな
い。
至27の出力値と比較出力端子19の出力値とを組み合
わることによって得られる状態を表に示した図4を参照
すると、ケース3の場合にはデータ出力端子20乃至2
7の出力値が期待値と不一致となり、さらに出力端子1
9が1レベルなっている時、変換器1,2共に不良とな
るが、データ出力端子20乃至27の出力値が期待値と
不一致の時で、かつ出力端子19が0レベルになってい
るケース4の場合には、第2のA/D変換器2は良品で
ある可能性もあり、正確にはこの変換器2の良否判定不
可といえるが、この場合良品となる確率は極めて小さ
く、実際の製造工程で不良品と見なして、差しつかえな
い。
【0052】ケース1,2の場合は、すでに図3で説明
してあるため、これと共通する説明を省略する。
してあるため、これと共通する説明を省略する。
【0053】尚、図2において、±1ビット差を0レベ
ル出力としたい場合には、第2の制御端子7を0レベル
に設定すればよい。この時、ANDゲート8,9の信号
通過が阻止され、ANDゲート35の出力のみがORゲ
ート36に入力される。また、±2ビット差まで、1レ
ベル出力としたい場合には、ANDゲート33,34,
35に類似した第4のANDゲートが設けられ、その出
力はORゲート36に入力される。
ル出力としたい場合には、第2の制御端子7を0レベル
に設定すればよい。この時、ANDゲート8,9の信号
通過が阻止され、ANDゲート35の出力のみがORゲ
ート36に入力される。また、±2ビット差まで、1レ
ベル出力としたい場合には、ANDゲート33,34,
35に類似した第4のANDゲートが設けられ、その出
力はORゲート36に入力される。
【0054】三つのA/D変換器が形成されている場合
は、図1,図2の構成に付加して、第1のA/D変換器
1の出力と第3のA/D変換器の出力とを比較する共通
の比較回路を設け、この出力を新らたに設けた出力端子
に出力すればよい。さらに、図2の出力端子19と、新
らたに設けた出力端子との二信号をANDゲートに通し
た後に、共通の一本の出力端子に出力してもよい。
は、図1,図2の構成に付加して、第1のA/D変換器
1の出力と第3のA/D変換器の出力とを比較する共通
の比較回路を設け、この出力を新らたに設けた出力端子
に出力すればよい。さらに、図2の出力端子19と、新
らたに設けた出力端子との二信号をANDゲートに通し
た後に、共通の一本の出力端子に出力してもよい。
【0055】図示されていないテスタ内の一致・不一致
の判定を行う回路は、図2の回路が利用され得る。この
場合の回路は、図1の出力端子20乃至27を図2の加
算器31の一方の入力となし、図2の第2のA/D変換
器2の入力に換えてテスタ内に設定した期待値の入力を
印加すればよい。
の判定を行う回路は、図2の回路が利用され得る。この
場合の回路は、図1の出力端子20乃至27を図2の加
算器31の一方の入力となし、図2の第2のA/D変換
器2の入力に換えてテスタ内に設定した期待値の入力を
印加すればよい。
【0056】半導体集積回路30を検査するための以上
のテストは、テスト信号発生回路28を用いて、そのテ
ストパターン出力を第3の制御入力29によって順次変
換して、第1の入力端子1に印加し、必要な回数だけ繰
り返して行う。この時のテストパターンとしては、少な
くとも4種類が必要である。
のテストは、テスト信号発生回路28を用いて、そのテ
ストパターン出力を第3の制御入力29によって順次変
換して、第1の入力端子1に印加し、必要な回数だけ繰
り返して行う。この時のテストパターンとしては、少な
くとも4種類が必要である。
【0057】その第1,第2のパターンは、直流電圧又
はきわめて低い周波数であって、検出し得る最小入力
値、及び検査し得る最大入力値である。これは、スタテ
ィックな特性を検査し得る最小限のパターンである。こ
の他に、使用される信号の最高周波数の電圧であって、
検出し得る最小入力値、及び検出し得る最大入力値を少
なくとも検査する必要があり、これらをそれぞれ第3,
第4のパターンとする。これは、ダイナミックな特性を
知る上で必要である。以上の第1乃至第4のパターン
は、シーケンシャルに発生させる。
はきわめて低い周波数であって、検出し得る最小入力
値、及び検査し得る最大入力値である。これは、スタテ
ィックな特性を検査し得る最小限のパターンである。こ
の他に、使用される信号の最高周波数の電圧であって、
検出し得る最小入力値、及び検出し得る最大入力値を少
なくとも検査する必要があり、これらをそれぞれ第3,
第4のパターンとする。これは、ダイナミックな特性を
知る上で必要である。以上の第1乃至第4のパターン
は、シーケンシャルに発生させる。
【0058】以上の実施例によれば、比較回路が±1ビ
ット差まで検出できるので、実用レベルで判定できるよ
うになり、外部リードの増加分は、端子6,7,19の
3本分であり、第2の制御端子7は省略してもよく、こ
の場合の増加分は2本だけであり、セレクタ3を設けて
いるので、通常動作機能とも両立しうる構成となってお
り、テスト回路となる比較回路は、デジタルな論理素子
で構成しているため、この回路内での測定精度は高くな
っており、またテスト条件は、通常使用時とセレクタ3
の選択が相違するだけで、通常使用時に近い状態に設定
されており、組み合わせ論理素子と順序論理素子とを含
めて、テスト回路を約60個程度の単位素子で構成でき
るため、占有面積を大きく占めるようなことがなく、半
導体集積回路内に組み込むことができる。
ット差まで検出できるので、実用レベルで判定できるよ
うになり、外部リードの増加分は、端子6,7,19の
3本分であり、第2の制御端子7は省略してもよく、こ
の場合の増加分は2本だけであり、セレクタ3を設けて
いるので、通常動作機能とも両立しうる構成となってお
り、テスト回路となる比較回路は、デジタルな論理素子
で構成しているため、この回路内での測定精度は高くな
っており、またテスト条件は、通常使用時とセレクタ3
の選択が相違するだけで、通常使用時に近い状態に設定
されており、組み合わせ論理素子と順序論理素子とを含
めて、テスト回路を約60個程度の単位素子で構成でき
るため、占有面積を大きく占めるようなことがなく、半
導体集積回路内に組み込むことができる。
【0059】尚、第1のA/D変換器と第2のA/D変
換器とは、同一の入力値に対して同一の出力値が得られ
るように設計してあれば、その内部の回路構成は相違し
ていても、差しつかえない。
換器とは、同一の入力値に対して同一の出力値が得られ
るように設計してあれば、その内部の回路構成は相違し
ていても、差しつかえない。
【0060】また図1,図2,図3を通して、共通する
部分は、共通した参照数字で示す留め、説明を省略し
た。
部分は、共通した参照数字で示す留め、説明を省略し
た。
【0061】
【発明の効果】以上説明した通り、本発明によれば、上
記課題が達成され、メガマクロとして複数のA/D変換
器を含む半導体集積回路内のこれら変換器の性能検査が
高精度で容易に行えるようになった。
記課題が達成され、メガマクロとして複数のA/D変換
器を含む半導体集積回路内のこれら変換器の性能検査が
高精度で容易に行えるようになった。
【図面の簡単な説明】
【図1】本発明の実施例の半導体集積回路を示すブロッ
ク図である。
ク図である。
【図2】図1中の比較回路を具体的に示すブロック図で
ある。
ある。
【図3】本発明の実施例のテスト手順を示すフロー図で
ある。
ある。
【図4】本発明の実施例のテスト結果をケース別に分類
した図である。
した図である。
1,2 A/D変換器 3 セレクタ 4,5 入力端子 6,7,29 制御端子 8,9 二入力ANDゲート 10乃至17 出力 19 比較出力端子 20乃至27 出力端子 28 テスト信号発生回路 30 半導体集積回路 31 加算器 32 ラッチ 33乃至35 ハ入力ANDゲート 36 ORゲート 37,38 制御入力 41 キャリ出力線 42 比較回路 50乃至59 処理
Claims (5)
- 【請求項1】 入,出力特性が同一となるように構成さ
れた第1,第2のメガマクロを備え、前記第1,第2の
メガマクロの出力値を互いに比較してその比較結果を出
力するテスト回路を備えた半導体集積回路において、前
記第1,第2のメガマクロが、それぞれ第1,第2のA
/D変換器からなり、前記テスト回路は、前記第1のA
/D変換器と前記第2のA/D変換器との間で減算を行
う処理手段と、この手段における処理結果が所定の範囲
内であるか否かを判定して出力する判定手段とを有する
ことを特徴とする半導体集積回路。 - 【請求項2】 前記判定手段が、前記所定の範囲内であ
る±1ビットの差を検出する回路とビット差のない場合
を検出する回路とを有する請求項1記載の半導体集積回
路。 - 【請求項3】 前記±1ビットの差を検出する回路の出
力がこの判定手段の出力にあらわれないように制御する
ゲート手段が備えられた請求項2記載の半導体集積回
路。 - 【請求項4】 前記減算を行う処理手段が、補数を取る
回路と加算する回路とからなる請求項1記載の半導体集
積回路。 - 【請求項5】 入,出力特性が同一となるように構成さ
れた第1,第2のA/D変換器の出力値を互いに比較し
て得たテスト回路の出力データを参照してテストを行う
半導体集積回路のテスト方法において、前記第1のA/
D変換器の出力値の判定データと、前記テスト回路の出
力データとを論理的に組み合わせて、前記第1,第2の
A/D変換器のそれぞれの良・不良判定を行うことを特
徴とする半導体集積回路のテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6265597A JP2658912B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体集積回路及びそのテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6265597A JP2658912B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体集積回路及びそのテスト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08122413A true JPH08122413A (ja) | 1996-05-17 |
JP2658912B2 JP2658912B2 (ja) | 1997-09-30 |
Family
ID=17419340
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6265597A Expired - Lifetime JP2658912B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体集積回路及びそのテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2658912B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007285764A (ja) * | 2006-04-13 | 2007-11-01 | Toshiba Lsi System Support Kk | 半導体装置及びその自己試験故障検出方法 |
JP2013183350A (ja) * | 2012-03-02 | 2013-09-12 | Fujitsu Semiconductor Ltd | 半導体装置、アナログ/デジタル変換回路のテスト方法 |
WO2016067353A1 (ja) * | 2014-10-28 | 2016-05-06 | 三菱電機株式会社 | 車載用dcdcコンバータ |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5326652A (en) * | 1976-08-25 | 1978-03-11 | Tokyo Electric Power Co Inc:The | Analog-digital converter with automatic monitor |
JPS58101519A (ja) * | 1981-12-14 | 1983-06-16 | Mitsubishi Electric Corp | アナログ・デイジタル変換器の故障検出装置 |
JPS6429023A (en) * | 1987-07-23 | 1989-01-31 | Nec Corp | Signal converter |
JPH02104026A (ja) * | 1988-06-27 | 1990-04-17 | Analog Devices Inc <Adi> | 高速デジタル・アナログ・コンバータ |
JPH0470214A (ja) * | 1990-07-11 | 1992-03-05 | Inter Nitsukusu Kk | A/dコンバータ |
JPH06232751A (ja) * | 1992-12-08 | 1994-08-19 | Sony Tektronix Corp | アナログ・デジタル変換回路 |
-
1994
- 1994-10-28 JP JP6265597A patent/JP2658912B2/ja not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
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US10173546B2 (en) | 2014-10-28 | 2019-01-08 | Mitsubishi Electric Corporation | In-vehicle DC-DC converter |
Also Published As
Publication number | Publication date |
---|---|
JP2658912B2 (ja) | 1997-09-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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