JPH08115889A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08115889A JPH08115889A JP25244194A JP25244194A JPH08115889A JP H08115889 A JPH08115889 A JP H08115889A JP 25244194 A JP25244194 A JP 25244194A JP 25244194 A JP25244194 A JP 25244194A JP H08115889 A JPH08115889 A JP H08115889A
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- insulating film
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Abstract
(57)【要約】
【目的】 コンタクトホール内の基板表面近傍の欠陥領
域を取り除き、リーク電流の発生を防ぐ。 【構成】 第1の絶縁膜5を堆積し、コンタクトホール
6を形成した後、このコンタクトホール6内の表面を熱
酸化し、第1の熱酸化膜8を形成後、コンタクトホール
6の側壁面を覆うように、第2の絶縁膜9を堆積した
後、コンタクトホール6の側壁面に第2の絶縁膜9を残
存させ、かつコンタクトホール6内の第1の熱酸化膜8
および第2の絶縁膜9を貫通して、基板1の表面に達す
るまでエッチングする。この露出した基板1の表面を熱
酸化し、第2の熱酸化膜13を形成し、この第2の熱酸
化膜13をエッチングした後、コンタクトホール6をへ
て基板1の表面と接合される導電膜11を形成する。
域を取り除き、リーク電流の発生を防ぐ。 【構成】 第1の絶縁膜5を堆積し、コンタクトホール
6を形成した後、このコンタクトホール6内の表面を熱
酸化し、第1の熱酸化膜8を形成後、コンタクトホール
6の側壁面を覆うように、第2の絶縁膜9を堆積した
後、コンタクトホール6の側壁面に第2の絶縁膜9を残
存させ、かつコンタクトホール6内の第1の熱酸化膜8
および第2の絶縁膜9を貫通して、基板1の表面に達す
るまでエッチングする。この露出した基板1の表面を熱
酸化し、第2の熱酸化膜13を形成し、この第2の熱酸
化膜13をエッチングした後、コンタクトホール6をへ
て基板1の表面と接合される導電膜11を形成する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するもので、特にコンタクトホールの側壁面に絶縁
膜を付加したサイドウォールコンタクトホールの製造方
法に関するものである。
に関するもので、特にコンタクトホールの側壁面に絶縁
膜を付加したサイドウォールコンタクトホールの製造方
法に関するものである。
【0002】
【従来の技術】最近、IC、LSI等の半導体装置の発
展は目覚ましく、それはすべて高集積化・高性能化する
方向に技術は進んでいる。従って、半導体装置において
は、微細化のためにコンタクトホールの径もますます小
さくなってきたが、エッチングによるコンタクトホール
の径の微細化には限界があるために、コンタクトホール
の側径に絶縁膜を形成し、さらにコンタクトホールの径
を小さくするサイドウォールコンタクトホールが開発さ
れている。
展は目覚ましく、それはすべて高集積化・高性能化する
方向に技術は進んでいる。従って、半導体装置において
は、微細化のためにコンタクトホールの径もますます小
さくなってきたが、エッチングによるコンタクトホール
の径の微細化には限界があるために、コンタクトホール
の側径に絶縁膜を形成し、さらにコンタクトホールの径
を小さくするサイドウォールコンタクトホールが開発さ
れている。
【0003】従来の半導体装置におけるサイドウォール
コンタクトホールの形成方法については、例えば特開平
5−243175号公報に示されている。図4および図
5は従来の半導体装置の製造工程を順次示したものであ
って、これらの図において、1はシリコン等の半導体か
らなる基板、2はこの基板1上に形成された厚さ約50
0nmのSiO2等からなるフィールド酸化膜、3は基
板1上に形成された例えばSiO2からなる厚さ約15
nmのゲート絶縁膜、4はこのゲート絶縁膜3上に形成
された例えばポリシリコンからなる厚さ約200nmの
ゲート電極である。5はこのゲート電極4上に形成され
た例えばTEOS酸化膜からなる厚さ約500nmの第
1の絶縁膜、6はこの第1の絶縁膜5に形成されたコン
タクトホール、7はこのコンタクトホール6内の基板1
の表面近傍に形成された、結晶性が悪化した欠陥領域
(この欠陥領域が発生する原因については後述する)、
8はこの欠陥領域7を酸化させたSiO2からなる第1
の熱酸化膜である。
コンタクトホールの形成方法については、例えば特開平
5−243175号公報に示されている。図4および図
5は従来の半導体装置の製造工程を順次示したものであ
って、これらの図において、1はシリコン等の半導体か
らなる基板、2はこの基板1上に形成された厚さ約50
0nmのSiO2等からなるフィールド酸化膜、3は基
板1上に形成された例えばSiO2からなる厚さ約15
nmのゲート絶縁膜、4はこのゲート絶縁膜3上に形成
された例えばポリシリコンからなる厚さ約200nmの
ゲート電極である。5はこのゲート電極4上に形成され
た例えばTEOS酸化膜からなる厚さ約500nmの第
1の絶縁膜、6はこの第1の絶縁膜5に形成されたコン
タクトホール、7はこのコンタクトホール6内の基板1
の表面近傍に形成された、結晶性が悪化した欠陥領域
(この欠陥領域が発生する原因については後述する)、
8はこの欠陥領域7を酸化させたSiO2からなる第1
の熱酸化膜である。
【0004】9は第1の絶縁膜5上およびコンタクトホ
ール6内に形成された厚さ約500nmのTEOS酸化
膜等からなる第2の絶縁膜、10はこの第2の絶縁膜9
からなり、コンタクトホール6の側壁面に形成された側
壁絶縁膜、11はコンタクトホール6をへて基板1に接
合される例えばポリシリコン等からなる厚さ約200n
mの導電膜であるストレージノードである。
ール6内に形成された厚さ約500nmのTEOS酸化
膜等からなる第2の絶縁膜、10はこの第2の絶縁膜9
からなり、コンタクトホール6の側壁面に形成された側
壁絶縁膜、11はコンタクトホール6をへて基板1に接
合される例えばポリシリコン等からなる厚さ約200n
mの導電膜であるストレージノードである。
【0005】次に、図4および図5に基づいて上述した
半導体装置の製造方法について説明する。まず、図4
(a)に示されるように、Locos法により基板1上
にフィールド酸化膜2を形成し、基板1を活性領域と非
活性領域とに分離する。次に、図4(b)に示されるよ
うに、基板1上にCVD法により約15nmのSiO2
膜を堆積し、続いて燐をドープしたポリシリコンをLP
CVD法により約200nm堆積し、フォトリソグラフ
ィー技術により所望形状にレジストをパターニングし、
異方性ドライエッチングを施し、ゲート絶縁膜3および
ゲート電極4を形成する。
半導体装置の製造方法について説明する。まず、図4
(a)に示されるように、Locos法により基板1上
にフィールド酸化膜2を形成し、基板1を活性領域と非
活性領域とに分離する。次に、図4(b)に示されるよ
うに、基板1上にCVD法により約15nmのSiO2
膜を堆積し、続いて燐をドープしたポリシリコンをLP
CVD法により約200nm堆積し、フォトリソグラフ
ィー技術により所望形状にレジストをパターニングし、
異方性ドライエッチングを施し、ゲート絶縁膜3および
ゲート電極4を形成する。
【0006】次に、図4(c)に示されるように、CV
D法等により第1の絶縁膜5となるTEOS酸化膜を堆
積する。次に、図4(d)に示されるように、リソグラ
フィー技術によりコンタクトホール6部分が開口したレ
ジストパターンを形成した後、異方性ドライエッチング
により第1の絶縁膜5を貫通して基板1の表面まで達す
るコンタクトホール6を開口し、その後レジストを除去
する。このとき、コンタクトホール6形成時のドライエ
ッチングにより、コンタクトホール6内の基板1の表面
近傍に結晶性が悪化した欠陥領域7が生じる。
D法等により第1の絶縁膜5となるTEOS酸化膜を堆
積する。次に、図4(d)に示されるように、リソグラ
フィー技術によりコンタクトホール6部分が開口したレ
ジストパターンを形成した後、異方性ドライエッチング
により第1の絶縁膜5を貫通して基板1の表面まで達す
るコンタクトホール6を開口し、その後レジストを除去
する。このとき、コンタクトホール6形成時のドライエ
ッチングにより、コンタクトホール6内の基板1の表面
近傍に結晶性が悪化した欠陥領域7が生じる。
【0007】従って、図4(e)に示されるようにこの
結晶性が悪化した欠陥領域7を取り除くために熱酸化を
施し、コンタクトホール6内の基板1の表面に第1の熱
酸化膜8を形成する。このとき、欠陥領域7は第1の熱
酸化膜8中に取り込まれることとなる。次に、図4
(f)に示されるように、基板1の全面にTEOS酸化
膜からなる第2の絶縁膜9をCVD法にて堆積する。
結晶性が悪化した欠陥領域7を取り除くために熱酸化を
施し、コンタクトホール6内の基板1の表面に第1の熱
酸化膜8を形成する。このとき、欠陥領域7は第1の熱
酸化膜8中に取り込まれることとなる。次に、図4
(f)に示されるように、基板1の全面にTEOS酸化
膜からなる第2の絶縁膜9をCVD法にて堆積する。
【0008】次に、図5(a)に示されるように、異方
性ドライエッチングにより、第2の絶縁膜9がコンタク
トホール6の側壁に残存し、かつコンタクトホール内の
第2の絶縁膜9および第1の熱酸化膜8を貫通し、基板
1の表面が露出する状態までエッチバックを施し、側壁
絶縁膜10が形成される。
性ドライエッチングにより、第2の絶縁膜9がコンタク
トホール6の側壁に残存し、かつコンタクトホール内の
第2の絶縁膜9および第1の熱酸化膜8を貫通し、基板
1の表面が露出する状態までエッチバックを施し、側壁
絶縁膜10が形成される。
【0009】次に、図5(b)に示されるように、燐を
ドープしたポリシリコン膜11をLPCVD法により2
00nm堆積し、フォトリソグラフィー技術により所望
形状にパターニングして、異方性ドライエッチングを施
し、ストレージノード11が完成する。
ドープしたポリシリコン膜11をLPCVD法により2
00nm堆積し、フォトリソグラフィー技術により所望
形状にパターニングして、異方性ドライエッチングを施
し、ストレージノード11が完成する。
【0010】
【発明が解決しようとする課題】しかしながら、上述し
たような半導体装置の製造方法においては、コンタクト
ホール6形成のための異方性ドライエッチングによるコ
ンタクトホール6内の基板1表面の欠陥領域7は、熱酸
化し、第1の熱酸化膜8を形成することによって側壁絶
縁膜10形成のための異方性ドライエッチング時に取り
除かれるものの、図6に示すようにさらにこの異方性ド
ライエッチングによって、コンタクトホール6内の基板
1表面近傍の結晶性が悪化し、第2の欠陥領域12が生
じることとなる。図6は従来の半導体装置における第2
の欠陥領域12を説明するためのものである。
たような半導体装置の製造方法においては、コンタクト
ホール6形成のための異方性ドライエッチングによるコ
ンタクトホール6内の基板1表面の欠陥領域7は、熱酸
化し、第1の熱酸化膜8を形成することによって側壁絶
縁膜10形成のための異方性ドライエッチング時に取り
除かれるものの、図6に示すようにさらにこの異方性ド
ライエッチングによって、コンタクトホール6内の基板
1表面近傍の結晶性が悪化し、第2の欠陥領域12が生
じることとなる。図6は従来の半導体装置における第2
の欠陥領域12を説明するためのものである。
【0011】従って、このコンタクトホール6内の基板
1表面近傍に第2の欠陥領域12を介してリーク電流が
生じることとなり、ストレージノード11の電荷保持能
力が低下するという課題が生じていた。
1表面近傍に第2の欠陥領域12を介してリーク電流が
生じることとなり、ストレージノード11の電荷保持能
力が低下するという課題が生じていた。
【0012】本発明は係る課題を解決するためなされた
もので、コンタクトホール内の基板の表面近傍の欠陥領
域を取り除き、リーク電流の発生を防ぐことにより高性
能な半導体装置が得られる半導体装置の製造方法を提供
することを目的とする。
もので、コンタクトホール内の基板の表面近傍の欠陥領
域を取り除き、リーク電流の発生を防ぐことにより高性
能な半導体装置が得られる半導体装置の製造方法を提供
することを目的とする。
【0013】
【課題を解決するための手段】本発明の請求項1記載の
半導体装置の製造方法においては、半導体からなる基板
の表面上に第1の絶縁膜を堆積する工程と、この第1の
絶縁膜を貫通して、上記基板の表面まで達するコンタク
トホールを形成する工程と、このコンタクトホール内の
露出した基板の表面を熱酸化し、第1の熱酸化膜を形成
する工程と、上記コンタクトホール形成後、上記コンタ
クトホールの側壁面を覆うように上記第1の絶縁膜上に
第2の絶縁膜を堆積する工程と、この第2の絶縁膜が上
記コンタクトホールの側壁面に残存し、かつ上記コンタ
クトホール内の上記第1の熱酸化膜および上記第2の絶
縁膜を貫通して、上記基板の表面に達するまでエッチン
グする工程と、このエッチング後、上記コンタクトホー
ル内に露出した基板の表面を熱酸化し、第2の熱酸化膜
を形成する工程と、この第2の熱酸化膜をエッチングす
る工程と、上記コンタクトホールをへて基板の表面に接
合する導電膜を形成する工程とを備えたことを特徴とす
るものである。
半導体装置の製造方法においては、半導体からなる基板
の表面上に第1の絶縁膜を堆積する工程と、この第1の
絶縁膜を貫通して、上記基板の表面まで達するコンタク
トホールを形成する工程と、このコンタクトホール内の
露出した基板の表面を熱酸化し、第1の熱酸化膜を形成
する工程と、上記コンタクトホール形成後、上記コンタ
クトホールの側壁面を覆うように上記第1の絶縁膜上に
第2の絶縁膜を堆積する工程と、この第2の絶縁膜が上
記コンタクトホールの側壁面に残存し、かつ上記コンタ
クトホール内の上記第1の熱酸化膜および上記第2の絶
縁膜を貫通して、上記基板の表面に達するまでエッチン
グする工程と、このエッチング後、上記コンタクトホー
ル内に露出した基板の表面を熱酸化し、第2の熱酸化膜
を形成する工程と、この第2の熱酸化膜をエッチングす
る工程と、上記コンタクトホールをへて基板の表面に接
合する導電膜を形成する工程とを備えたことを特徴とす
るものである。
【0014】また、本発明の請求項2記載の半導体装置
の製造方法においては、半導体からなる基板の表面上に
第1の絶縁膜を堆積する工程と、この第1の絶縁膜を貫
通して、上記基板の表面まで達するコンタクトホールを
形成する工程と、このコンタクトホール内の露出した基
板の表面を熱酸化し、第1の熱酸化膜を形成する工程
と、この第1の熱酸化膜をエッチングする工程と、この
第1の熱酸化膜のエッチング後、上記コンタクトホール
の側壁面を覆うように第1の絶縁膜上に第2の絶縁膜を
堆積する工程と、この第2の絶縁膜が上記コンタクトホ
ールの側壁面に残存し、かつコンタクトホール内の上記
第2の絶縁膜を貫通して、上記基板の表面に達するまで
エッチングする工程と、このエッチング後、上記コンタ
クトホール内に露出した基板の表面を熱酸化し、第2の
熱酸化膜を形成する工程と、この第2の熱酸化膜をエッ
チングする工程と、上記コンタクトホールをへて基板の
表面に接合する導電膜を形成する工程とを備えたことを
特徴とするものである。
の製造方法においては、半導体からなる基板の表面上に
第1の絶縁膜を堆積する工程と、この第1の絶縁膜を貫
通して、上記基板の表面まで達するコンタクトホールを
形成する工程と、このコンタクトホール内の露出した基
板の表面を熱酸化し、第1の熱酸化膜を形成する工程
と、この第1の熱酸化膜をエッチングする工程と、この
第1の熱酸化膜のエッチング後、上記コンタクトホール
の側壁面を覆うように第1の絶縁膜上に第2の絶縁膜を
堆積する工程と、この第2の絶縁膜が上記コンタクトホ
ールの側壁面に残存し、かつコンタクトホール内の上記
第2の絶縁膜を貫通して、上記基板の表面に達するまで
エッチングする工程と、このエッチング後、上記コンタ
クトホール内に露出した基板の表面を熱酸化し、第2の
熱酸化膜を形成する工程と、この第2の熱酸化膜をエッ
チングする工程と、上記コンタクトホールをへて基板の
表面に接合する導電膜を形成する工程とを備えたことを
特徴とするものである。
【0015】さらに、本発明の請求項3記載の半導体装
置の製造方法においては、第2の熱酸化膜をエッチング
する工程をフッ酸処理にて行うことを特徴とするもので
ある。
置の製造方法においては、第2の熱酸化膜をエッチング
する工程をフッ酸処理にて行うことを特徴とするもので
ある。
【0016】また、本発明の請求項4記載の半導体装置
の製造方法においては、半導体からなる基板の表面上に
第1の絶縁膜を堆積する工程と、この第1の絶縁膜を貫
通して、上記基板の表面まで達するコンタクトホールを
形成する工程と、上記コンタクトホール形成後、上記コ
ンタクトホールの側壁面を覆うように上記第1の絶縁膜
上に第2の絶縁膜を堆積する工程と、この第2の絶縁膜
が上記コンタクトホールの側壁面に残存し、かつコンタ
クトホール内の第2の絶縁膜を貫通し、上記半導体基板
の表面に達するまでエッチングする工程と、このエッチ
ング後、上記コンタクトホール内に露出した基板の表面
を熱酸化し、第3の熱酸化膜を形成する工程と、この第
3の熱酸化膜をエッチングする工程と、上記コンタクト
ホールをへて、基板の表面に接合される導電膜を形成す
る工程とを備えたことを特徴とするものである。
の製造方法においては、半導体からなる基板の表面上に
第1の絶縁膜を堆積する工程と、この第1の絶縁膜を貫
通して、上記基板の表面まで達するコンタクトホールを
形成する工程と、上記コンタクトホール形成後、上記コ
ンタクトホールの側壁面を覆うように上記第1の絶縁膜
上に第2の絶縁膜を堆積する工程と、この第2の絶縁膜
が上記コンタクトホールの側壁面に残存し、かつコンタ
クトホール内の第2の絶縁膜を貫通し、上記半導体基板
の表面に達するまでエッチングする工程と、このエッチ
ング後、上記コンタクトホール内に露出した基板の表面
を熱酸化し、第3の熱酸化膜を形成する工程と、この第
3の熱酸化膜をエッチングする工程と、上記コンタクト
ホールをへて、基板の表面に接合される導電膜を形成す
る工程とを備えたことを特徴とするものである。
【0017】さらに、本発明の請求項5記載の半導体装
置の製造方法においては、第3の熱酸化膜をエッチング
する工程をフッ酸処理にて行うことを特徴とするもので
ある。
置の製造方法においては、第3の熱酸化膜をエッチング
する工程をフッ酸処理にて行うことを特徴とするもので
ある。
【0018】
【作用】本発明の請求項1記載の半導体装置において
は、第1の絶縁膜のコンタクトホール形成時に生じたコ
ンタクトホール内の基板表面近傍の結晶性が悪化した領
域を熱酸化し第1の熱酸化を形成した後、第1の絶縁膜
および第1の熱酸化膜上に第2の絶縁膜を堆積し、この
第2の絶縁膜を基板の表面に達するまでエッチングする
工程において、コンタクトホール内の基板の表面近傍に
結晶性の悪化した領域が生じるが、この結晶性の悪化し
た領域を熱酸化することによって、第2の熱酸化膜を形
成し、この第2の熱酸化膜をエッチングすることにより
結晶性が悪化した領域が除去されるので、コンタクトホ
ールをへて接合される導電膜と基板との接合面におい
て、リーク電流が発生することを防ぐことができる。
は、第1の絶縁膜のコンタクトホール形成時に生じたコ
ンタクトホール内の基板表面近傍の結晶性が悪化した領
域を熱酸化し第1の熱酸化を形成した後、第1の絶縁膜
および第1の熱酸化膜上に第2の絶縁膜を堆積し、この
第2の絶縁膜を基板の表面に達するまでエッチングする
工程において、コンタクトホール内の基板の表面近傍に
結晶性の悪化した領域が生じるが、この結晶性の悪化し
た領域を熱酸化することによって、第2の熱酸化膜を形
成し、この第2の熱酸化膜をエッチングすることにより
結晶性が悪化した領域が除去されるので、コンタクトホ
ールをへて接合される導電膜と基板との接合面におい
て、リーク電流が発生することを防ぐことができる。
【0019】また、本発明の請求項2記載の半導体装置
の製造方法においては、第1の絶縁膜のコンタクトホー
ル形成時に生じたコンタクトホール内の基板の表面近傍
の結晶性が悪化した領域を熱酸化し、第1の熱酸化膜を
形成した後この第1の熱酸化膜をエッチングすることに
よって、結晶性の悪化した領域が除去される。また、第
1の絶縁膜上に第2の絶縁膜を堆積し、この第2の絶縁
膜を基板の表面に達するまでエッチングするが、さら
に、このエッチング工程において、コンタクトホール内
の基板の表面に結晶性が悪化した領域が生じる。この結
晶性の悪化した領域を熱酸化し、第2の熱酸化膜を形成
する。この第2の熱酸化膜中に上記結晶性の悪化した領
域は取り込まれ、この第2の熱酸化膜をエッチングする
ことによって、結晶性が悪化した領域は除去されるの
で、コンタクトホールをへて接合される導電膜と基板と
の接合面において、リーク電流が発生することを防ぐこ
とができる。
の製造方法においては、第1の絶縁膜のコンタクトホー
ル形成時に生じたコンタクトホール内の基板の表面近傍
の結晶性が悪化した領域を熱酸化し、第1の熱酸化膜を
形成した後この第1の熱酸化膜をエッチングすることに
よって、結晶性の悪化した領域が除去される。また、第
1の絶縁膜上に第2の絶縁膜を堆積し、この第2の絶縁
膜を基板の表面に達するまでエッチングするが、さら
に、このエッチング工程において、コンタクトホール内
の基板の表面に結晶性が悪化した領域が生じる。この結
晶性の悪化した領域を熱酸化し、第2の熱酸化膜を形成
する。この第2の熱酸化膜中に上記結晶性の悪化した領
域は取り込まれ、この第2の熱酸化膜をエッチングする
ことによって、結晶性が悪化した領域は除去されるの
で、コンタクトホールをへて接合される導電膜と基板と
の接合面において、リーク電流が発生することを防ぐこ
とができる。
【0020】さらに、本発明の請求項3記載の半導体装
置の製造方法においては、第2の熱酸化膜をエッチング
する工程をフッ酸処理にて行うことによって、コンタク
トホール内の基板表面にダメージを与えることなく完全
に第2の熱酸化膜を除去できるために、コンタクトホー
ルをへて接合される導電膜と基板との接合面において、
リーク電流の発生を防ぐことができる。
置の製造方法においては、第2の熱酸化膜をエッチング
する工程をフッ酸処理にて行うことによって、コンタク
トホール内の基板表面にダメージを与えることなく完全
に第2の熱酸化膜を除去できるために、コンタクトホー
ルをへて接合される導電膜と基板との接合面において、
リーク電流の発生を防ぐことができる。
【0021】また、本発明の請求項4記載の半導体装置
の製造方法においては、第1の絶縁膜のコンタクトホー
ル形成時に、コンタクトホール内の基板表面近傍に結晶
性が悪化した領域が生じる。さらに、第1の絶縁膜上に
第2の絶縁膜を堆積し、この第2の絶縁膜を基板の表面
に達するまでエッチングする工程において、コンタクト
ホール内の基板表面近傍の結晶性の悪化した領域は拡が
ることとなるが、この拡がった結晶性の悪化した領域を
一度で熱酸化し、第3の熱酸化膜を形成する。この第3
の熱酸化膜中に拡がった結晶性の悪化した領域は取り込
まれ、この第3の熱酸化膜をエッチングすることによっ
て、結晶性の悪化した領域は除去されるので、コンタク
トホールをへて接合される導電膜と基板との接合面にお
いて、リーク電流が発生することを防ぐとともに、結晶
性の悪化した領域をまとめて熱酸化し、除去することに
よって製造工程数の増加を抑えることができる。
の製造方法においては、第1の絶縁膜のコンタクトホー
ル形成時に、コンタクトホール内の基板表面近傍に結晶
性が悪化した領域が生じる。さらに、第1の絶縁膜上に
第2の絶縁膜を堆積し、この第2の絶縁膜を基板の表面
に達するまでエッチングする工程において、コンタクト
ホール内の基板表面近傍の結晶性の悪化した領域は拡が
ることとなるが、この拡がった結晶性の悪化した領域を
一度で熱酸化し、第3の熱酸化膜を形成する。この第3
の熱酸化膜中に拡がった結晶性の悪化した領域は取り込
まれ、この第3の熱酸化膜をエッチングすることによっ
て、結晶性の悪化した領域は除去されるので、コンタク
トホールをへて接合される導電膜と基板との接合面にお
いて、リーク電流が発生することを防ぐとともに、結晶
性の悪化した領域をまとめて熱酸化し、除去することに
よって製造工程数の増加を抑えることができる。
【0022】さらに、本発明の請求項5記載の半導体装
置の製造方法においては、第3の熱酸化膜をエッチング
する工程をフッ酸処理にて行うことによって、コンタク
トホール内の基板表面にダメージを与えることなく、第
3の熱酸化膜を除去できるためにコンタクトホールをへ
て接合される導電膜と基板との接合面において、リーク
電流が発生を防ぐことができる。
置の製造方法においては、第3の熱酸化膜をエッチング
する工程をフッ酸処理にて行うことによって、コンタク
トホール内の基板表面にダメージを与えることなく、第
3の熱酸化膜を除去できるためにコンタクトホールをへ
て接合される導電膜と基板との接合面において、リーク
電流が発生を防ぐことができる。
【0023】
実施例1.本発明の実施例1である半導体装置の製造方
法について、図1および図4に基づいて詳細に説明す
る。図1はこの実施例1の半導体装置におけるサイドウ
ォールコンタクトホールの製造方法を説明するための製
造工程断面図である。この図において、従来例と同一符
号は同一のものを示す。13はコンタクトホール6のエ
ッチング時に形成された第2の欠陥領域12を熱酸化し
形成した第2の熱酸化膜である。
法について、図1および図4に基づいて詳細に説明す
る。図1はこの実施例1の半導体装置におけるサイドウ
ォールコンタクトホールの製造方法を説明するための製
造工程断面図である。この図において、従来例と同一符
号は同一のものを示す。13はコンタクトホール6のエ
ッチング時に形成された第2の欠陥領域12を熱酸化し
形成した第2の熱酸化膜である。
【0024】次に、この実施例の半導体装置の製造方法
を順次説明する。まず、従来例の図4で示したものと同
様に、コンタクトホール6を異方性ドライエッチングで
形成後、この異方性ドライエッチングにて生じた第1の
欠陥領域7を除去するために850℃のウェット雰囲気
中で約30分間熱処理を施し、コンタクトホール6内の
基板1の表面に第1の熱酸化膜8を形成する。このとき
第1の欠陥領域7は第1の熱酸化膜8中に取り込まれ
る。次に、図1(a)に示すように、基板1の全面にC
VD法にて膜厚200nmのTEOS酸化膜からなる第
2の絶縁膜9を堆積する。
を順次説明する。まず、従来例の図4で示したものと同
様に、コンタクトホール6を異方性ドライエッチングで
形成後、この異方性ドライエッチングにて生じた第1の
欠陥領域7を除去するために850℃のウェット雰囲気
中で約30分間熱処理を施し、コンタクトホール6内の
基板1の表面に第1の熱酸化膜8を形成する。このとき
第1の欠陥領域7は第1の熱酸化膜8中に取り込まれ
る。次に、図1(a)に示すように、基板1の全面にC
VD法にて膜厚200nmのTEOS酸化膜からなる第
2の絶縁膜9を堆積する。
【0025】次に、図1(b)に示されるように、異方
性ドライエッチングにより第2の絶縁膜9がコンタクト
ホール6の側壁面に残存し、コンタクトホール6内の第
2の絶縁膜9および第1の熱酸化膜8を貫通し、かつ基
板1の表面が露出する状態までエッチバックを施し、側
壁絶縁膜10が形成される。このとき、基板全面に配さ
れたコンタクトホール内に存在する膜厚のバラツキを吸
収するために生じ得る異方性ドライエッチングのオーバ
ーエッチングによって、深さ20〜30nmの結晶性が
悪化した第2の欠陥領域12がコンタクトホール6内の
基板1の表面に生じることとなる。
性ドライエッチングにより第2の絶縁膜9がコンタクト
ホール6の側壁面に残存し、コンタクトホール6内の第
2の絶縁膜9および第1の熱酸化膜8を貫通し、かつ基
板1の表面が露出する状態までエッチバックを施し、側
壁絶縁膜10が形成される。このとき、基板全面に配さ
れたコンタクトホール内に存在する膜厚のバラツキを吸
収するために生じ得る異方性ドライエッチングのオーバ
ーエッチングによって、深さ20〜30nmの結晶性が
悪化した第2の欠陥領域12がコンタクトホール6内の
基板1の表面に生じることとなる。
【0026】次に、図1(c)に示されるように、85
0℃のウェット雰囲気中で30分間熱処理を施し、コン
タクトホール6内の基板1の表面に厚さ約50nmの第
2の熱酸化膜13を形成する。このとき、第2の欠陥領
域12は第2の熱酸化膜13中に取り込まれる。
0℃のウェット雰囲気中で30分間熱処理を施し、コン
タクトホール6内の基板1の表面に厚さ約50nmの第
2の熱酸化膜13を形成する。このとき、第2の欠陥領
域12は第2の熱酸化膜13中に取り込まれる。
【0027】次に、図1(d)に示されるように、フッ
酸処理であるHF1:水10のHF水溶液に1分間浸す
ウェットエッチングまたはベーパーHF処理を行うこと
によって第2の熱酸化膜13はエッチングされる。
酸処理であるHF1:水10のHF水溶液に1分間浸す
ウェットエッチングまたはベーパーHF処理を行うこと
によって第2の熱酸化膜13はエッチングされる。
【0028】次に、図1(e)に示されるように、燐を
ドープしたポリシリコン膜をLPCVD法により約20
0nm堆積し、フォトリソグラフィー技術により所望形
状にレジストをパターニングして、異方性ドライエッチ
ングを施すことによって、ストレージノード11が完成
する。
ドープしたポリシリコン膜をLPCVD法により約20
0nm堆積し、フォトリソグラフィー技術により所望形
状にレジストをパターニングして、異方性ドライエッチ
ングを施すことによって、ストレージノード11が完成
する。
【0029】上述したような半導体装置の製造方法にお
いては、コンタクトホール6を形成するためのエッチン
グ時に生じた第1の欠陥領域7を除去する際に、さらに
第2の欠陥領域12を形成することとなるが、この第2
の欠陥領域12を熱酸化し、第2の熱酸化膜13を形成
した後HF水溶液のウェットエッチングによって除去す
ることによって基板1の表面の結晶性を悪化させること
なく、第2の欠陥領域12を取り除くことができる。従
って、ストレージノード11と基板1とは欠陥領域を介
することなく接続できるために、接合面でのリーク電流
の発生を防ぐことができるので、ストレージノード11
の電荷保持の能力が向上する。
いては、コンタクトホール6を形成するためのエッチン
グ時に生じた第1の欠陥領域7を除去する際に、さらに
第2の欠陥領域12を形成することとなるが、この第2
の欠陥領域12を熱酸化し、第2の熱酸化膜13を形成
した後HF水溶液のウェットエッチングによって除去す
ることによって基板1の表面の結晶性を悪化させること
なく、第2の欠陥領域12を取り除くことができる。従
って、ストレージノード11と基板1とは欠陥領域を介
することなく接続できるために、接合面でのリーク電流
の発生を防ぐことができるので、ストレージノード11
の電荷保持の能力が向上する。
【0030】さらに、コンタクトホール6内の第2の熱
酸化膜13の膜厚は約50nmと非常に薄いので、この
エッチング工程をフッ酸処理ではなく異方性ドライエッ
チングにてエッチングを行っても、オーバーエッチ時間
は非常に短いので基板1の表面近傍にはほとんどダメー
ジを与えない。
酸化膜13の膜厚は約50nmと非常に薄いので、この
エッチング工程をフッ酸処理ではなく異方性ドライエッ
チングにてエッチングを行っても、オーバーエッチ時間
は非常に短いので基板1の表面近傍にはほとんどダメー
ジを与えない。
【0031】実施例2.次に、本発明の実施例2である
半導体装置の製造方法について図2および図4(a)〜
(e)に基づいて説明する。図2は本発明の実施例2で
ある半導体装置におけるサイドウォールコンタクトホー
ルの製造方法を説明するための製造工程断面図である。
まず、図4(a)〜(d)に示される従来の半導体装置
と同様にコンタクトホール6を異方性ドライエッチング
によって形成する。このとき、コンタクトホール6内の
基板1の表面近傍に結晶性が悪化した第1の欠陥領域7
が生じる。次に、図4(d)に示されるように850℃
のウェット雰囲気中で30分間熱処理を施し、コンタク
トホール6内の基板1の表面に第1の熱酸化膜8を形成
する。このとき、第1の欠陥領域7は第1の熱酸化膜8
中に取り込まれる。
半導体装置の製造方法について図2および図4(a)〜
(e)に基づいて説明する。図2は本発明の実施例2で
ある半導体装置におけるサイドウォールコンタクトホー
ルの製造方法を説明するための製造工程断面図である。
まず、図4(a)〜(d)に示される従来の半導体装置
と同様にコンタクトホール6を異方性ドライエッチング
によって形成する。このとき、コンタクトホール6内の
基板1の表面近傍に結晶性が悪化した第1の欠陥領域7
が生じる。次に、図4(d)に示されるように850℃
のウェット雰囲気中で30分間熱処理を施し、コンタク
トホール6内の基板1の表面に第1の熱酸化膜8を形成
する。このとき、第1の欠陥領域7は第1の熱酸化膜8
中に取り込まれる。
【0032】次に、図2(a)に示されるように、基板
1をフッ酸処理であるHF1:水10のHF水溶液中に
1分間浸すウェットエッチングまたはベーパーHF処理
を行うことによって第1の熱酸化膜8を除去する。この
とき、第1の熱酸化膜8を除去することによって、コン
タクトホール6内の第1の欠陥領域7はなくなる。
1をフッ酸処理であるHF1:水10のHF水溶液中に
1分間浸すウェットエッチングまたはベーパーHF処理
を行うことによって第1の熱酸化膜8を除去する。この
とき、第1の熱酸化膜8を除去することによって、コン
タクトホール6内の第1の欠陥領域7はなくなる。
【0033】次に、図2(b)に示されるように、基板
1の全面にCVD法にてTEOS酸化膜からなる第2の
絶縁膜9を堆積する。次に図2(c)に示されるように
異方性ドライエッチングにより、第2の絶縁膜9がコン
タクトホール6の側壁面に残存し、コンタクトホール6
内の第2の絶縁膜を貫通し、基板1の表面が露出する状
態までエッチバックを施すことによって、側壁絶縁膜9
が形成される。このときの異方性エッチングによって、
深さ約20〜30nmの基板1の表面に結晶性が悪化し
た第2の欠陥領域12が生じることとなる。
1の全面にCVD法にてTEOS酸化膜からなる第2の
絶縁膜9を堆積する。次に図2(c)に示されるように
異方性ドライエッチングにより、第2の絶縁膜9がコン
タクトホール6の側壁面に残存し、コンタクトホール6
内の第2の絶縁膜を貫通し、基板1の表面が露出する状
態までエッチバックを施すことによって、側壁絶縁膜9
が形成される。このときの異方性エッチングによって、
深さ約20〜30nmの基板1の表面に結晶性が悪化し
た第2の欠陥領域12が生じることとなる。
【0034】次に、図2(d)に示されるように、85
0℃のウェット雰囲気中で30分間熱処理を施し、コン
タクトホール6内の基板1の表面に約50nmの第2の
熱酸化膜13を形成する。このとき、第2の欠陥領域1
2は、第2の熱酸化膜13中に取り込まれることとな
る。
0℃のウェット雰囲気中で30分間熱処理を施し、コン
タクトホール6内の基板1の表面に約50nmの第2の
熱酸化膜13を形成する。このとき、第2の欠陥領域1
2は、第2の熱酸化膜13中に取り込まれることとな
る。
【0035】次に、図2(e)に示されるように、フッ
酸処理であるHF1:水10のHF水溶液中に約1分間
浸すウェットエッチングまたはHFベーパー処理を施
し、第2の熱酸化膜13を除去することによって、第2
の欠陥領域12も除去されることとなる。次に、燐をド
ープしたポリシリコン膜をLPCVD法により約200
nm堆積し、フォトリソグラフィー技術により所望形状
にレジストをパターニングし、異方性ドライエッチング
を施すことによって、ストレージノード11が完成す
る。
酸処理であるHF1:水10のHF水溶液中に約1分間
浸すウェットエッチングまたはHFベーパー処理を施
し、第2の熱酸化膜13を除去することによって、第2
の欠陥領域12も除去されることとなる。次に、燐をド
ープしたポリシリコン膜をLPCVD法により約200
nm堆積し、フォトリソグラフィー技術により所望形状
にレジストをパターニングし、異方性ドライエッチング
を施すことによって、ストレージノード11が完成す
る。
【0036】上述したような半導体装置の製造方法にお
いては、コンタクトホール6を形成した時に生じた第1
の欠陥領域7を熱酸化し、第1の熱酸化膜8を形成し、
フッ酸処理により第1の熱酸化膜を除去することによっ
て、コンタクトホール6内の基板1の表面近傍に欠陥領
域はなくなるがコンタクトホール6の側壁面に側壁絶縁
膜10を形成する工程において、コンタクトホール6の
側壁面に側壁絶縁膜10が残存し、かつコンタクトホー
ル6内の第2の絶縁膜9を貫通する状態まで異方性ドラ
イエッチングする際に、コンタクトホール6内の基板1
の表面近傍に第2の欠陥領域12が生じる。その後、熱
酸化し、第2の熱酸化膜13をエッチングすることによ
って、第2の欠陥領域12も除去することができる。従
って、ストレージノード11と基板1との接合面の欠陥
領域が取り除かれることとなるため、接合面からの電流
のリークが防がれるとともにストレージノード11の電
荷保持能力が向上する。
いては、コンタクトホール6を形成した時に生じた第1
の欠陥領域7を熱酸化し、第1の熱酸化膜8を形成し、
フッ酸処理により第1の熱酸化膜を除去することによっ
て、コンタクトホール6内の基板1の表面近傍に欠陥領
域はなくなるがコンタクトホール6の側壁面に側壁絶縁
膜10を形成する工程において、コンタクトホール6の
側壁面に側壁絶縁膜10が残存し、かつコンタクトホー
ル6内の第2の絶縁膜9を貫通する状態まで異方性ドラ
イエッチングする際に、コンタクトホール6内の基板1
の表面近傍に第2の欠陥領域12が生じる。その後、熱
酸化し、第2の熱酸化膜13をエッチングすることによ
って、第2の欠陥領域12も除去することができる。従
って、ストレージノード11と基板1との接合面の欠陥
領域が取り除かれることとなるため、接合面からの電流
のリークが防がれるとともにストレージノード11の電
荷保持能力が向上する。
【0037】また、この実施例の半導体装置の製造方法
においても、実施例1と同様にフッ酸処理により第2の
熱酸化膜13をエッチングすることによって、基板1の
表面にダメージを与えず、第2の欠陥領域12を除去で
きる。さらに、この第2の熱酸化膜は約50nmと薄い
ため、異方性ドライエッチングによるエッチング方法を
用いても、エッチング時間が非常に短いので基板1への
ダメージはほとんどない。
においても、実施例1と同様にフッ酸処理により第2の
熱酸化膜13をエッチングすることによって、基板1の
表面にダメージを与えず、第2の欠陥領域12を除去で
きる。さらに、この第2の熱酸化膜は約50nmと薄い
ため、異方性ドライエッチングによるエッチング方法を
用いても、エッチング時間が非常に短いので基板1への
ダメージはほとんどない。
【0038】実施例3.次に、本発明の実施例3である
半導体装置の製造方法について図3を用いて説明する。
図3は本発明の実施例3である半導体装置におけるサイ
ドウォールコンタクトホールの製造方法を説明する製造
工程断面図である。
半導体装置の製造方法について図3を用いて説明する。
図3は本発明の実施例3である半導体装置におけるサイ
ドウォールコンタクトホールの製造方法を説明する製造
工程断面図である。
【0039】まず、図3(a)に示されるように、従来
例で示したものと全く同様の方法にて、コンタクトホー
ル6まで形成される。このコンタクトホール6をエッチ
ングする工程にて、コンタクトホール6内の基板1の表
面近傍には第1の欠陥領域7が発生している。
例で示したものと全く同様の方法にて、コンタクトホー
ル6まで形成される。このコンタクトホール6をエッチ
ングする工程にて、コンタクトホール6内の基板1の表
面近傍には第1の欠陥領域7が発生している。
【0040】次に、図3(b)に示されるように、基板
1の全面にCVD法にてTEOS酸化膜からなる第2の
絶縁膜9を堆積し、図3(c)に示されるように、異方
性ドライエッチングによりこの第2の絶縁膜9がコンタ
クトホール6の側壁面に残存し、かつコンタクトホール
6内の第2の絶縁膜9を貫通するとともに、コンタクト
ホール6内の基板1の表面が露出する状態までエッチバ
ックを施し、側壁絶縁膜10が形成される。このとき、
この異方性ドライエッチングの工程において、さらに結
晶性の悪化している領域である第3の欠陥領域14が側
壁絶縁膜10に取り込まれた基板1の表面近傍に発生
し、側壁絶縁膜10と基板1間には、第1の欠陥領域7
が残存することとなる。
1の全面にCVD法にてTEOS酸化膜からなる第2の
絶縁膜9を堆積し、図3(c)に示されるように、異方
性ドライエッチングによりこの第2の絶縁膜9がコンタ
クトホール6の側壁面に残存し、かつコンタクトホール
6内の第2の絶縁膜9を貫通するとともに、コンタクト
ホール6内の基板1の表面が露出する状態までエッチバ
ックを施し、側壁絶縁膜10が形成される。このとき、
この異方性ドライエッチングの工程において、さらに結
晶性の悪化している領域である第3の欠陥領域14が側
壁絶縁膜10に取り込まれた基板1の表面近傍に発生
し、側壁絶縁膜10と基板1間には、第1の欠陥領域7
が残存することとなる。
【0041】次に、図3(d)に示されるように、85
0℃のウェット雰囲気中で30分間熱処理を施すことに
よって、側壁絶縁膜10の形成されたコンタクトホール
6内の基板1の表面近傍に厚さ約50nmの第3の熱酸
化膜15を形成する。
0℃のウェット雰囲気中で30分間熱処理を施すことに
よって、側壁絶縁膜10の形成されたコンタクトホール
6内の基板1の表面近傍に厚さ約50nmの第3の熱酸
化膜15を形成する。
【0042】次に、図3(e)に示すように、フッ酸処
理であるHF1:水10のHF水溶液に1分間浸すウェ
ットエッチングまたはベーパーHF処理を行うことによ
って、第3の熱酸化膜15がエッチングされることとな
る。このとき、第3の欠陥領域14は第3の熱酸化膜1
5のエッチングにより除去されるが、側壁絶縁膜10下
に第1の欠陥領域7が残存する。しかし、これは極めて
わずかな量にとどまる。
理であるHF1:水10のHF水溶液に1分間浸すウェ
ットエッチングまたはベーパーHF処理を行うことによ
って、第3の熱酸化膜15がエッチングされることとな
る。このとき、第3の欠陥領域14は第3の熱酸化膜1
5のエッチングにより除去されるが、側壁絶縁膜10下
に第1の欠陥領域7が残存する。しかし、これは極めて
わずかな量にとどまる。
【0043】次に、図3(f)に示されるように、燐を
ドープしたポリシリコン膜をLPCVD法により約20
0nm堆積し、リソグラフィー技術によって所望形状に
レジストをパターニングして、異方性ドライエッチング
を施すことによって、ストレージノード11が形成され
る。
ドープしたポリシリコン膜をLPCVD法により約20
0nm堆積し、リソグラフィー技術によって所望形状に
レジストをパターニングして、異方性ドライエッチング
を施すことによって、ストレージノード11が形成され
る。
【0044】上述したような半導体装置の製造方法にお
いてはコンタクトホール6形成時に生じた第1の欠陥領
域8上に、さらに第2の絶縁膜9を堆積し、側壁絶縁膜
10となるようにエッチングすると、欠陥領域はさらに
拡がり、第1の欠陥領域8と合わせて第3の欠陥領域1
4となる。その後、ウェット雰囲気中で850℃30分
間熱処理し第3の熱酸化膜15とした後、この第3の熱
酸化膜15をエッチングすることによって、第3の欠陥
領域14も除去することができる。従って、ストレージ
ノード11と基板1との接合面の欠陥領域が取り除かれ
ることとなるためストレージノード11と基板1との接
合面からの電流のリークが防がれるとともに、ストレー
ジノード11の電荷保持能力が向上する。
いてはコンタクトホール6形成時に生じた第1の欠陥領
域8上に、さらに第2の絶縁膜9を堆積し、側壁絶縁膜
10となるようにエッチングすると、欠陥領域はさらに
拡がり、第1の欠陥領域8と合わせて第3の欠陥領域1
4となる。その後、ウェット雰囲気中で850℃30分
間熱処理し第3の熱酸化膜15とした後、この第3の熱
酸化膜15をエッチングすることによって、第3の欠陥
領域14も除去することができる。従って、ストレージ
ノード11と基板1との接合面の欠陥領域が取り除かれ
ることとなるためストレージノード11と基板1との接
合面からの電流のリークが防がれるとともに、ストレー
ジノード11の電荷保持能力が向上する。
【0045】また、この実施例の半導体装置の製造方法
においては、上記実施例1および2と比べて熱酸化工程
が1回省かれるため製造工程数が減少し、半導体装置の
コストダウンを図ることができる。
においては、上記実施例1および2と比べて熱酸化工程
が1回省かれるため製造工程数が減少し、半導体装置の
コストダウンを図ることができる。
【0046】また、この実施例の半導体装置の製造方法
においても、第3の欠陥領域14をエッチングする工程
においてフッ酸処理を用いることによって、基板1の表
面にダメージを与えず、第3の欠陥領域14は除去でき
る。この第3の欠陥領域14も数10nmと薄いために
異方性ドライエッチングによるエッチング方法を用いて
もエッチング時間が非常に短いので、基板1の表面への
ダメージはほとんどない。
においても、第3の欠陥領域14をエッチングする工程
においてフッ酸処理を用いることによって、基板1の表
面にダメージを与えず、第3の欠陥領域14は除去でき
る。この第3の欠陥領域14も数10nmと薄いために
異方性ドライエッチングによるエッチング方法を用いて
もエッチング時間が非常に短いので、基板1の表面への
ダメージはほとんどない。
【0047】
【発明の効果】本発明の請求項1記載の半導体装置の製
造方法においては、コンタクトホール内の基板の表面近
傍に生じた結晶性が悪化した領域を取り除いた後に、コ
ンタクトホールをへて基板の表面に接合される導電膜を
形成するので、導電膜と基板との接合面においてリーク
電流が発生することを防ぐことができ、高性能な半導体
装置を得ることができるという効果を有する。
造方法においては、コンタクトホール内の基板の表面近
傍に生じた結晶性が悪化した領域を取り除いた後に、コ
ンタクトホールをへて基板の表面に接合される導電膜を
形成するので、導電膜と基板との接合面においてリーク
電流が発生することを防ぐことができ、高性能な半導体
装置を得ることができるという効果を有する。
【0048】また、本発明の請求項2記載の半導体装置
の製造方法においても、コンタクトホール内の基板の表
面近傍に生じた結晶性が悪化した領域を取り除いた後
に、コンタクトホールをへて基板の表面に接合される導
電膜を形成するので、導電膜と基板との接合面において
リーク電流が発生することを防ぐことができ、高性能な
半導体装置を得ることができるという効果を有する。
の製造方法においても、コンタクトホール内の基板の表
面近傍に生じた結晶性が悪化した領域を取り除いた後
に、コンタクトホールをへて基板の表面に接合される導
電膜を形成するので、導電膜と基板との接合面において
リーク電流が発生することを防ぐことができ、高性能な
半導体装置を得ることができるという効果を有する。
【0049】また、本発明の請求項3記載の半導体装置
の製造方法においては、第2の熱酸化膜をエッチングす
る工程に、フッ酸処理を用いることにより、コンタクト
ホール内の基板の表面にダメージを与えることなく、欠
陥領域を完全に除去できるので、さらに導電膜と基板と
の接合面においてリーク電流が発生することを防ぐこと
ができるためにさらに高性能な半導体装置を得るという
効果を有する。
の製造方法においては、第2の熱酸化膜をエッチングす
る工程に、フッ酸処理を用いることにより、コンタクト
ホール内の基板の表面にダメージを与えることなく、欠
陥領域を完全に除去できるので、さらに導電膜と基板と
の接合面においてリーク電流が発生することを防ぐこと
ができるためにさらに高性能な半導体装置を得るという
効果を有する。
【0050】さらに、本発明の請求項4記載の半導体装
置の製造方法においては、コンタクトホール内の基板の
表面近傍に生じた結晶性が悪化した領域を取り除いた後
に、コンタクトホールをへて基板の表面に接合される導
電膜を形成するので、導電膜と基板との接合面において
リーク電流がの発生することを防ぐことができ、高性能
な半導体装置を得ることができるという効果を有すると
ともに、製造工程数を抑えることによって安価な半導体
装置が得られるという効果を有する。
置の製造方法においては、コンタクトホール内の基板の
表面近傍に生じた結晶性が悪化した領域を取り除いた後
に、コンタクトホールをへて基板の表面に接合される導
電膜を形成するので、導電膜と基板との接合面において
リーク電流がの発生することを防ぐことができ、高性能
な半導体装置を得ることができるという効果を有すると
ともに、製造工程数を抑えることによって安価な半導体
装置が得られるという効果を有する。
【0051】さらに、本発明の請求項5記載の半導体装
置の製造方法においては、第3の熱酸化膜をエッチング
する工程に、フッ酸処理を用いることにより、コンタク
トホール内の基板の表面にダメージを与えることなく、
欠陥領域を完全に除去できるので、さらに導電膜と基板
との接合面においてリーク電流が発生することを防ぐこ
とができるためにさらに高性能な半導体装置を得るとい
う効果を有する。
置の製造方法においては、第3の熱酸化膜をエッチング
する工程に、フッ酸処理を用いることにより、コンタク
トホール内の基板の表面にダメージを与えることなく、
欠陥領域を完全に除去できるので、さらに導電膜と基板
との接合面においてリーク電流が発生することを防ぐこ
とができるためにさらに高性能な半導体装置を得るとい
う効果を有する。
【図1】 本発明の実施例1である半導体装置の製造方
法を示す断面工程図である。
法を示す断面工程図である。
【図2】 本発明の実施例2である半導体装置の製造方
法を示す断面工程図である。
法を示す断面工程図である。
【図3】 本発明の実施例3である半導体装置の製造方
法を示す断面工程図である。
法を示す断面工程図である。
【図4】 従来の半導体装置の製造方法を示す断面工程
図である。
図である。
【図5】 従来の半導体装置の製造方法を示す断面工程
図である。
図である。
【図6】 従来の半導体装置の構成を示す断面図であ
る。
る。
1 基板、5 第1の絶縁膜、6 コンタクトホール、
8 第1の熱酸化膜、9 第2の絶縁膜、11 ストレ
ージノード、13 第2の熱酸化膜、15 第3の熱酸
化膜。
8 第1の熱酸化膜、9 第2の絶縁膜、11 ストレ
ージノード、13 第2の熱酸化膜、15 第3の熱酸
化膜。
Claims (5)
- 【請求項1】 半導体からなる基板の表面上に第1の絶
縁膜を堆積する工程と、この第1の絶縁膜を貫通して、
上記基板の表面まで達するコンタクトホールを形成する
工程と、このコンタクトホール内の露出した基板の表面
を熱酸化し、第1の熱酸化膜を形成する工程と、上記コ
ンタクトホール形成後、上記コンタクトホールの側壁面
を覆うように上記第1の絶縁膜上に第2の絶縁膜を堆積
する工程と、この第2の絶縁膜が上記コンタクトホール
の側壁面に残存し、かつ上記コンタクトホール内の上記
第1の熱酸化膜および上記第2の絶縁膜を貫通して、上
記基板の表面に達するまでエッチングする工程と、この
エッチング後、上記コンタクトホール内に露出した基板
の表面を熱酸化し、第2の熱酸化膜を形成する工程と、
この第2の熱酸化膜をエッチングする工程と、上記コン
タクトホールをへて基板の表面に接合する導電膜を形成
する工程とを備えたことを特徴とする半導体装置の製造
方法。 - 【請求項2】 半導体からなる基板の表面上に第1の絶
縁膜を堆積する工程と、この第1の絶縁膜を貫通して、
上記基板の表面まで達するコンタクトホールを形成する
工程と、このコンタクトホール内の露出した基板の表面
を熱酸化し、第1の熱酸化膜を形成する工程と、この第
1の熱酸化膜をエッチングする工程と、この第1の熱酸
化膜のエッチング後、上記コンタクトホールの側壁面を
覆うように第1の絶縁膜上に第2の絶縁膜を堆積する工
程と、この第2の絶縁膜が上記コンタクトホールの側壁
面に残存し、かつコンタクトホール内の上記第2の絶縁
膜を貫通して、上記基板の表面に達するまでエッチング
する工程と、このエッチング後、上記コンタクトホール
内に露出した基板の表面を熱酸化し、第2の熱酸化膜を
形成する工程と、この第2の熱酸化膜をエッチングする
工程と、上記コンタクトホールをへて基板の表面に接合
する導電膜を形成する工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項3】 第2の熱酸化膜をエッチングする工程を
フッ酸処理にて行うことを特徴とする請求項1または2
記載の半導体装置。 - 【請求項4】 半導体からなる基板の表面上に第1の絶
縁膜を堆積する工程と、この第1の絶縁膜を貫通して、
上記基板の表面まで達するコンタクトホールを形成する
工程と、上記コンタクトホール形成後、上記コンタクト
ホールの側壁面を覆うように上記第1の絶縁膜上に第2
の絶縁膜を堆積する工程と、この第2の絶縁膜が上記コ
ンタクトホールの側壁面に残存し、かつコンタクトホー
ル内の第2の絶縁膜を貫通し、上記半導体基板の表面に
達するまでエッチングする工程と、このエッチング後、
上記コンタクトホール内に露出した基板の表面を熱酸化
し、第3の熱酸化膜を形成する工程と、この第3の熱酸
化膜をエッチングする工程と、上記コンタクトホールを
へて、基板の表面に接合される導電膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 【請求項5】 第3の熱酸化膜をエッチングする工程を
フッ酸処理にて行うことを特徴とする請求項4記載の半
導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25244194A JPH08115889A (ja) | 1994-10-18 | 1994-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25244194A JPH08115889A (ja) | 1994-10-18 | 1994-10-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08115889A true JPH08115889A (ja) | 1996-05-07 |
Family
ID=17237423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25244194A Pending JPH08115889A (ja) | 1994-10-18 | 1994-10-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08115889A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100357186B1 (ko) * | 2000-11-02 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
-
1994
- 1994-10-18 JP JP25244194A patent/JPH08115889A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100357186B1 (ko) * | 2000-11-02 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
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