JPH08111460A - Structure of multilayer wiring and fabrication thereof - Google Patents
Structure of multilayer wiring and fabrication thereofInfo
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- JPH08111460A JPH08111460A JP7183766A JP18376695A JPH08111460A JP H08111460 A JPH08111460 A JP H08111460A JP 7183766 A JP7183766 A JP 7183766A JP 18376695 A JP18376695 A JP 18376695A JP H08111460 A JPH08111460 A JP H08111460A
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- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は微細集積回路で使用する
多層配線に関し、特にを成し遂げる微細配線の構造およ
びその製法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer wiring used in a fine integrated circuit, and more particularly to a fine wiring structure and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】半導体集積回路は、年々高集積化が促進
されてきており、それに伴い配線幅が縮小されると共
に、更にチップ面積を縮小するために多層配線技術が重
要になっってきている。2. Description of the Related Art In semiconductor integrated circuits, high integration has been promoted year by year, and the wiring width has been reduced accordingly, and multilayer wiring technology has become important in order to further reduce the chip area. .
【０００３】従来の多層配線構造の平面図を図６（ａ）
に，図中のＡ−Ａ´に沿った断面図を図６（ｂ）に示
す。以降に、その製法を以降に説明する。半導体基板１
の上に形成したフィールド酸化膜２の上にアルミニウム
からなる下層配線９を形成した後に、全面に層間絶縁膜
７を形成する。次に、層間絶縁膜の上にスピンオングラ
ス（ＳＯＧ）膜１０を堆積した後エッチバックして上面
を平坦化し、下層配線９上の層間絶縁膜７を選択的にエ
ッチングしてスルーホール１１を開口する。その後、ス
ルーホール１１を含む表面にアルミニウムの金属膜を堆
積し、これをパターンニングして下層配線９と接続され
た上層配線８を形成していた。ここで、図６（ｂ）の断
面形状からも分るように、層間絶縁膜７のエッチングは
２段階で行い、いわゆる杯型スルーホールにすることに
より、スルーホール１１の開口が或程度微細化しても、
スルーホール１１内に配線金属が埋められるような工夫
が行われていた。A plan view of a conventional multilayer wiring structure is shown in FIG.
6 (b) is a sectional view taken along the line AA 'in FIG. The manufacturing method will be described below. Semiconductor substrate 1
After the lower layer wiring 9 made of aluminum is formed on the field oxide film 2 formed thereon, the interlayer insulating film 7 is formed on the entire surface. Next, a spin-on-glass (SOG) film 10 is deposited on the interlayer insulating film and then etched back to flatten the upper surface, and the interlayer insulating film 7 on the lower wiring 9 is selectively etched to open the through hole 11. To do. After that, an aluminum metal film was deposited on the surface including the through holes 11, and this was patterned to form the upper layer wiring 8 connected to the lower layer wiring 9. Here, as can be seen from the cross-sectional shape of FIG. 6B, the etching of the interlayer insulating film 7 is performed in two steps, and by forming a so-called cup-shaped through hole, the opening of the through hole 11 is miniaturized to some extent. Even
The device for filling the wiring metal in the through hole 11 has been made.
【０００４】しかし、配線幅が更に狭くなり、それに伴
いスルーホール開口が更に狭くなると、下層配線９上の
層間絶縁膜７の膜厚とスルーホール開口部の幅の比であ
るアスペクト比が大きくなり、スルーホール開口部での
上層配線８の金属のステップカバレジが悪くなり、この
部分での配線抵抗の増大やエレクトロマイグレーション
不良、更には配線金属が断線するという問題がある。However, if the wiring width is further narrowed and the through hole opening is further narrowed accordingly, the aspect ratio, which is the ratio of the thickness of the interlayer insulating film 7 on the lower layer wiring 9 to the width of the through hole opening, becomes large. There is a problem that the step coverage of the metal of the upper layer wiring 8 in the through hole opening becomes worse, the wiring resistance increases at this portion, electromigration is defective, and the wiring metal is broken.
【０００５】これを改良するために、スルーホール開口
内にタングステン（Ｗ）やモリブデン（ＭO）などをＣ
ＶＤ法やスパッタ法で埋込む方法が行われてきたが、膜
圧の堆積速度の制御性が困難なことや、素子へのダメー
ジの問題がのこる。In order to improve this, tungsten (W), molybdenum (MO) or the like is added to the inside of the through hole opening by C.
Although the VD method and the sputtering method have been used for embedding, there are problems that the controllability of the deposition rate of the film pressure is difficult and the element is damaged.
【０００６】そこで、更なる改良として、下層配線上に
設けたスルーホール内に金属を埋込むのではなく、下層
配線の上に金属ピラーを形成しから層間絶縁膜を堆積
し、この層間絶縁膜をエッチングして金属ピラーの上面
を露呈させた上に、上層配線を形成する方法が特開平１
ー１９１４４４号公報で提案されている。以下にその概
要を説明する。Therefore, as a further improvement, instead of burying a metal in the through hole provided on the lower layer wiring, a metal pillar is formed on the lower layer wiring and then an interlayer insulating film is deposited. Japanese Laid-Open Patent Publication No. HEI-1 (1994) discloses a method of etching upper layers to expose upper surfaces of metal pillars and then forming upper wiring.
It is proposed in Japanese Patent Laid-Open No. 191444. The outline will be described below.
【０００７】先ず、図７（ａ）に示すように、半導体基
板１上のフィールド酸化膜２の上にアルミニウム層３お
よびタングステン層４を積み、これをパターンニングし
て下層配線５を形成する。次に、全面にＣＶＤ酸化膜を
堆積した後、これをエッチングして配線５の側壁にテー
パー状のＣＶＤ酸化膜６を残す。First, as shown in FIG. 7A, an aluminum layer 3 and a tungsten layer 4 are stacked on a field oxide film 2 on a semiconductor substrate 1 and patterned to form a lower layer wiring 5. Next, after depositing a CVD oxide film on the entire surface, this is etched to leave a tapered CVD oxide film 6 on the side wall of the wiring 5.
【０００８】その後、図７（ｂ）に示すように、全面に
アルミミウム層７を堆積させ、金属ピラー形成部にフォ
トレジスト８をパターンニングする。次に、図７（ｃ）
に示すように、レジスト８をマスクにしてアルミニウム
層７を異方性エッチングしてピラー７Ａを形成してか
ら、常温でのＥＣＲプラズマＣＶＤ酸化膜９を堆積しす
る。After that, as shown in FIG. 7B, an aluminum layer 7 is deposited on the entire surface, and a photoresist 8 is patterned on the metal pillar forming portion. Next, FIG. 7 (c)
As shown in FIG. 3, the aluminum layer 7 is anisotropically etched using the resist 8 as a mask to form pillars 7A, and then an ECR plasma CVD oxide film 9 at room temperature is deposited.
【０００９】次に、不要なＥＣＲプラズマ酸化膜および
フォトレジスト８を除去する。最後に、アルミニウム層
１０およびチタン層１１を堆積し、これらをパターンニ
ングして上層配線１２を形成するものである（図７
（ｄ））。Then, the unnecessary ECR plasma oxide film and the photoresist 8 are removed. Finally, the aluminum layer 10 and the titanium layer 11 are deposited, and these are patterned to form the upper wiring 12 (FIG. 7).
(D)).
【００１０】[0010]
【発明が解決しようとする課題】上述のように、色々な
方法で微細多層配線の構造や製法が提案され使用されて
きたが、そのいずれも下層配線を形成した後で、その上
部に上層配線と下層配線を接続するためのスルーホール
の開口や金属ピラーを形成している。As described above, the structures and manufacturing methods of fine multilayer wiring have been proposed and used by various methods. In each case, after forming the lower layer wiring, the upper layer wiring is formed on the upper layer wiring. And through-hole openings and metal pillars for connecting the lower layer wiring.
【００１１】従って、図６に示す従来技術においては、
下層配線上に形成するスルーホールの位置が多少ずれて
も、スルーホールが完全に下層配線金属上に載るように
マスクの目合わせ余裕が必要になり、その目合わせ余裕
として、スルーホールを設ける部分の下層配線の幅を広
くした太らせ部を設けていた。この理由は、もしスルー
ホールが完全に下層配線の上に載らないと、上下配線間
で接続不良を起す危険性が高くなるためである。そこで
例えば、スルーホールの大きさを０．６μｍ□とする
と、この余裕として０．２μｍ程度を見込んでいた。こ
のために、図６（ａ）に示すように配線が隣接して平行
に走る場合において、互いに向い合うスルーホールが有
る場合には０．４μｍ分の余分な余裕が必要になってい
た。Therefore, in the prior art shown in FIG.
Even if the position of the through hole formed on the lower layer wiring is slightly displaced, it is necessary to have a mask alignment margin so that the through hole can be completely placed on the lower layer wiring metal, and the through hole is provided as the alignment margin. There is a thickened portion in which the width of the lower layer wiring is wide. The reason for this is that if the through hole is not completely placed on the lower layer wiring, there is a high risk of causing a connection failure between the upper and lower wirings. Therefore, for example, assuming that the size of the through hole is 0.6 μm □, this margin is expected to be about 0.2 μm. For this reason, as shown in FIG. 6A, when wirings run adjacent to each other in parallel and there are through holes facing each other, an extra margin of 0.4 μm is required.
【００１２】また、特開平１ー１９１４４４号公報で提
案された方法においても同様のことが言え、金属ピラー
７Ａの幅よりも下層配線５の幅を広くする必要がある。The same can be said with the method proposed in Japanese Patent Laid-Open No. 191144/1989, and it is necessary to make the width of the lower layer wiring 5 wider than the width of the metal pillar 7A.
【００１３】このように、配線幅自体を縮小しても、ス
ルーホール部や金属ピラー部での太らせ部のために、配
線の高密化を妨げているという問題があった。As described above, even if the wiring width itself is reduced, there is a problem in that the thickening of the through hole portion and the metal pillar portion prevents the wiring from becoming dense.
【００１４】従って、本発明の目的は、多層配線におい
て、下層配線と上層配線配線との接続部分で上述した太
らせ部をなくすことにより、配線密度を向上させること
にある。Therefore, an object of the present invention is to improve the wiring density by eliminating the above-mentioned thickened portion at the connecting portion between the lower layer wiring and the upper layer wiring in the multilayer wiring.
【００１５】[0015]
【課題を解決するための手段】本発明の多層配線構造
は、半導体基板上に形成した絶縁膜上に設けられ、下層
配線と上層配線が金属柱を介して接続される多層配線構
造において、前記下層配線の幅と前記金属柱の幅が略同
じである。A multilayer wiring structure of the present invention is a multilayer wiring structure provided on an insulating film formed on a semiconductor substrate, wherein a lower layer wiring and an upper layer wiring are connected via a metal pillar. The width of the lower layer wiring and the width of the metal pillar are substantially the same.
【００１６】その製造方法は、半導体基板上に形成した
絶縁膜の上に第１の金属膜、第１のバリアメタル膜、第
２の金属膜および第２のバリアメタル膜を順次堆積する
工程と、前記第２のバリアメタル膜、第２の金属膜、第
１のバリアメタル膜および第１の金属膜を同一マスクを
使用して順次エッチングして下層配線パターンを形成す
る第１の選択的エッチング工程と、前記同一マスクとは
異なる別のマスクを使用して前記第２のバリアメタル膜
および第２の金属膜を順次エッチングして前記第２のバ
リアメタル膜および前記第２の金属膜から成る金属柱を
形成する第２の選択的エッチング工程と、全面に層間絶
縁膜を堆積する工程と、前記層間膜を前記第２のバリア
メタル膜の上面が露呈するまで研磨する工程と、全面に
第３の金属膜を堆積する工程と、前記第３の金属膜を選
択的にエッチングして前記金属柱を介して前記下層配線
と接続される上層配線を形成する工程とを含む。The manufacturing method includes a step of sequentially depositing a first metal film, a first barrier metal film, a second metal film and a second barrier metal film on an insulating film formed on a semiconductor substrate. A first selective etching for forming a lower wiring pattern by sequentially etching the second barrier metal film, the second metal film, the first barrier metal film and the first metal film using the same mask Steps and the second barrier metal film and the second metal film are sequentially etched by using another mask different from the same mask to form the second barrier metal film and the second metal film. A second selective etching step of forming a metal pillar; a step of depositing an interlayer insulating film on the entire surface; a step of polishing the interlayer film until the upper surface of the second barrier metal film is exposed; Stack metal film of 3 And a step of, and forming a selectively etched and the upper wiring connected to the lower wiring through the metal column to the third metal film.
【００１７】[0017]
【実施例】以降、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【００１８】図１（ａ）〜（ｃ）は本発明の第１の実施
例の多層配線構造を示す図であり、図１（ａ）はその平
面図、図１（ｂ）は図１（ａ）に示すＡ−Ａ′に沿った
断面図、図１（ｃ）はＢ−Ｂ′に沿った断面図である。
図において、１は半導体基板、２はフィールド酸化膜、
１３は下層配線、１４はバリアメタル膜、１５は下層配
線と上層配線を接続する金属柱、１６はバリアメタル
膜、１９は上層配線である。1 (a) to 1 (c) are views showing a multilayer wiring structure of a first embodiment of the present invention, FIG. 1 (a) is a plan view thereof, and FIG. 1 (b) is FIG. 1 ( 1A is a sectional view taken along the line AA ′, and FIG. 1C is a sectional view taken along the line BB ′.
In the figure, 1 is a semiconductor substrate, 2 is a field oxide film,
Reference numeral 13 is a lower layer wiring, 14 is a barrier metal film, 15 is a metal pillar connecting the lower layer wiring and the upper layer wiring, 16 is a barrier metal film, and 19 is an upper layer wiring.
【００１９】以降に、図２（ａ）〜（ｃ）および図３
（ａ）〜（ｂ）を用いて、上記第１の実施例の多層配線
構造の製造方法を説明する。先ず、図２（ａ）に示すよ
うに、半導体基板１の上に形成したフィールド酸化膜２
の上に、スパッタ法により第１の金属膜２３、第１のバ
リヤメタル膜２４、第２の金属膜２５および第２のバリ
アメタル膜２６を全面に順次堆積する。2 (a) to 2 (c) and FIG.
A method of manufacturing the multilayer wiring structure of the first embodiment will be described with reference to (a) and (b). First, as shown in FIG. 2A, the field oxide film 2 formed on the semiconductor substrate 1
A first metal film 23, a first barrier metal film 24, a second metal film 25, and a second barrier metal film 26 are sequentially deposited on the entire surface by sputtering.
【００２０】ここで例えば、第１の金属膜２３は厚さ
０．５μｍのアルミニウム膜から成り、第１のバリアメ
タル膜２４は厚さ５０ｎｍのチタン膜と厚さ１００ｎｍ
の窒化チタン膜をこの順に堆積した２層から成る。ま
た、第２の金属膜２５は第１の金属膜と同じ材質であり
で厚さは０．８μｍであり、第２のバリアメタル膜２６
は厚さ３０ｎｍのチタン膜および厚さ８０ｎｍの窒化チ
タン膜をこの順に堆積して構成される。Here, for example, the first metal film 23 is made of an aluminum film having a thickness of 0.5 μm, and the first barrier metal film 24 is a titanium film having a thickness of 50 nm and a thickness of 100 nm.
The titanium nitride film is formed in this order by two layers. The second metal film 25 is made of the same material as the first metal film and has a thickness of 0.8 μm.
Is formed by depositing a titanium film having a thickness of 30 nm and a titanium nitride film having a thickness of 80 nm in this order.
【００２１】次に、図２（ｂ）に示すように、フォトレ
ジスト膜を全面に塗布した後、下層配線形となる領域に
フォトレジスト２７を残し、これをマスクにして第２の
バリアメタル膜２６、第２の金属膜２５、第１のバリア
メタル膜２４および第１の金属膜２３をｃｌ2＋Ｂｃｌ3
のガス雰囲気で反応性スパッタエッチングにより、選択
的に順次エッチングする。この工程によって、下層配線
となるパターン１３、１４ができあがる。Next, as shown in FIG. 2B, after a photoresist film is applied on the entire surface, a photoresist 27 is left in the region to be the lower wiring type, and this is used as a mask to form a second barrier metal film. 26, the second metal film 25, the first barrier metal film 24, and the first metal film 23 are cl2 + Bcl3.
Etching is sequentially performed selectively by reactive sputter etching in the gas atmosphere. By this process, the patterns 13 and 14 to be the lower layer wiring are completed.
【００２２】その後、フォトレジスト２７を除去し、図
２（ｃ）に示すように、下層配線と上層配線とを接続す
る位置に金属柱を形成するためにフォトレジスト２８を
パターンニングする。続いて、フォトレジスト２８をマ
スクにして、第２のバリアメタル層２６および第２の金
属層２５をｃｌ2＋Ｂｃｌ3のガス雰囲気で反応性スパッ
タエッチングを用いて順次エッチング除去すると、金属
柱となる１５、１６ができる。ここで、第１のバリアメ
タル膜１４はアルミニウムに比べてエッチングレートが
小さいため、その下層にあるアルミニウム配線１３に対
してエッチングストッパーとして働く。After that, the photoresist 27 is removed, and as shown in FIG. 2C, the photoresist 28 is patterned to form a metal pillar at a position connecting the lower layer wiring and the upper layer wiring. Then, using the photoresist 28 as a mask, the second barrier metal layer 26 and the second metal layer 25 are sequentially etched and removed by reactive sputter etching in a gas atmosphere of cl2 + Bcl3 to form metal pillars 15, 16 You can Here, since the first barrier metal film 14 has a smaller etching rate than aluminum, it acts as an etching stopper for the aluminum wiring 13 located thereunder.
【００２３】その後、フォトレジスト２８を除去し、図
３（ａ）に示すように、化学気相成長法により全面に層
間絶縁膜１７を堆積し、次いで化学的機械的研磨法（Ｃ
ＭＰ）を用いて、第２のバリアメタル膜１６の上面が露
出するまで層間絶縁膜１７を研磨する。ここで、層間絶
縁膜としては例えば、酸化膜を使用すれば良い。After that, the photoresist 28 is removed, and as shown in FIG. 3A, the interlayer insulating film 17 is deposited on the entire surface by the chemical vapor deposition method, and then the chemical mechanical polishing method (C
MP) is used to polish the interlayer insulating film 17 until the upper surface of the second barrier metal film 16 is exposed. Here, for example, an oxide film may be used as the interlayer insulating film.
【００２４】次に、全面にアルミニウム膜２９を堆積し
た後、上層配線を形成する場所にフォトレジスト３０を
パターンニングする（図３（ｂ））。最後に、フォトレ
ジスト３０をマスクにして、ｃｌ2＋Ｂｃｌ3のガス雰囲
気で反応性スパッタエッチング法により第３の金属膜と
してアルミニウム膜２９をエッチングして上層配線１６
を形成すると、図１（ａ）〜（ｃ）に示す構造が得られ
る。Next, after depositing the aluminum film 29 on the entire surface, the photoresist 30 is patterned at the place where the upper wiring is formed (FIG. 3B). Finally, using the photoresist 30 as a mask, the aluminum film 29 as a third metal film is etched by a reactive sputter etching method in a gas atmosphere of cl2 + Bcl3 to form the upper wiring 16.
Is formed, the structure shown in FIGS. 1A to 1C is obtained.
【００２５】ここで、図３（ｂ）に示す工程において、
上層配線をパターンニングするためのフォトレジスト３
０に、金属柱１５、１６に対して目合わせ余裕を持たせ
てはいない。この理由は、アルミニウム膜２９をエッチ
ングするときに、金属柱の表面にあるバリアメタル膜１
６が金属柱１５のエッチングストッパーとして働くため
である。従って、フォトレジスト３０のパターンが金属
柱に対して多少ずれていても、金属柱１５はエッチング
されることなく、その上層にあるアルミニウム膜２９の
みを選択的にエッチングできるため、上層配線１９と金
属柱１６、１５は確実に接続できる。Here, in the step shown in FIG.
Photoresist 3 for patterning upper wiring
0 does not have an alignment margin with respect to the metal columns 15 and 16. The reason for this is that when the aluminum film 29 is etched, the barrier metal film 1 on the surface of the metal pillar is
This is because 6 acts as an etching stopper for the metal pillar 15. Therefore, even if the pattern of the photoresist 30 is slightly deviated from the metal pillar, the metal pillar 15 is not etched, and only the aluminum film 29 above the metal pillar 15 can be selectively etched. The pillars 16 and 15 can be reliably connected.
【００２６】次に、本発明の製造方法を使用した第２実
施例の多層配線構造の平面図を図４に示す。ここで、第
１の構造との違いは、金属柱の長さａを上層配線１９よ
りも広くしている点である。このように、金属柱の長さ
広くするすることにより、上層配線を形成するためのレ
ジストパターン３０が金属柱の長さ方向に多少ずれて
も、上層配線１９の下面はその全幅が金属柱と接続され
るため、第１の構造よりも接続抵抗を低くできる。Next, FIG. 4 is a plan view of the multilayer wiring structure of the second embodiment using the manufacturing method of the present invention. Here, the difference from the first structure is that the length a of the metal column is made wider than that of the upper layer wiring 19. In this way, by increasing the length of the metal pillar, even if the resist pattern 30 for forming the upper layer wiring is slightly deviated in the length direction of the metal pillar, the entire width of the lower surface of the upper layer wiring 19 becomes the metal pillar. Since they are connected, the connection resistance can be made lower than that of the first structure.
【００２７】尚、金属柱の長さａは、ａ＝上層配線の幅
ｃ＋上層配線の目合わせ余裕となる。The length a of the metal pillar is a = width c of the upper layer wiring + alignment margin of the upper layer wiring.
【００２８】次に、本発明の製造方法を使用した第３の
実施例の多層配線構造を説明する。図５は第３の多層配
線構造の平面図である。複数の上層配線１９を近接して
配線し、且つ下層配線１３との接続を取る場合は、金属
柱の幅ｂは ｂ＝上層配線の幅ｃ×上層配線数ｎ＋配線間隔ｄ×（上
層配線数ｎ−１）＋配線１本分の目合わせ余裕＝ｎ本の
配線を平行に配設する幅 となる。Next, the multi-layer wiring structure of the third embodiment using the manufacturing method of the present invention will be described. FIG. 5 is a plan view of the third multilayer wiring structure. When wiring a plurality of upper layer wirings 19 in close proximity and connecting them to the lower layer wirings 13, the width b of the metal pillar is b = the width c of the upper layer wirings × the number of upper layer wirings n + the wiring interval d × (the number of the upper layer wirings) (n-1) + alignment allowance for one wire = width for arranging n wires in parallel.
【００２９】同様のことを従来技術を用いて行うと、 ｎ本の配線を平行に配設する幅＝（上層配線の幅ｃ＋配
線１本分の目合わせ余裕）×上層配線数ｎ＋配線間隔ｄ
×（上層配線数ｎ−１） となる。従って、本発明を使用すると、従来に比べて
（配線１本分の目合わせ余裕）×（上層配線数ｎー１）
分の面積を小さくできる。When the same operation is performed by using the conventional technique, the width of arranging n wirings in parallel = (width c of upper layer wiring + alignment allowance for one wiring) × number of upper layer wiring n + wiring interval d
X (number of upper layer wirings n-1). Therefore, when the present invention is used, compared to the conventional case, (alignment allowance for one wiring) × (number of upper layer wirings n−1)
The area of minutes can be reduced.
【００３０】以上に本発明の実施例を述べたが、下層配
線、金属柱および上層配線の材質として、エレクトロマ
イグレーションに強くするためにアルミニウムにシリコ
ンや銅を混入した合金を用いてもよいことは勿論であ
る。また、バリアメタルの材質としてはタングステンな
どの高融点金属を用いることができる。Although the embodiments of the present invention have been described above, as the material of the lower layer wiring, the metal columns and the upper layer wiring, an alloy in which silicon or copper is mixed with aluminum in order to make it resistant to electromigration may be used. Of course. Further, as the material of the barrier metal, a refractory metal such as tungsten can be used.
【００３１】また、上記実施例では上層配線を形成する
ために１層からなるアルミニウム膜２９を用いたが、こ
の代りに下層配線を構成した場合と同じようにアルミニ
ウム膜、バリアメタル膜、アルミニウム膜およびバリア
メタル膜を順次堆積した層を用いれば、２層目配線と３
層目配線を上述した方法により接続できることは言うま
でもない。Further, in the above embodiment, the aluminum film 29 consisting of one layer is used to form the upper layer wiring, but instead of this, the aluminum film, the barrier metal film and the aluminum film are formed as in the case of forming the lower layer wiring. If a layer in which a barrier metal film is sequentially deposited is used, a second layer wiring and
It goes without saying that the layer wiring can be connected by the method described above.
【００３２】[0032]
【発明の効果】以上述べたように、本発明によれば、下
層配線と金属柱とが元々一体となっている金属層を上か
ら順にエッチングして金属柱を造るため、金属柱を形成
するときに、従来のような位置合わせ余裕が不要にな
る。従って、下層配線に太らせ部を設ける必要が無くな
る。更に、金属柱の最上層にバリアメタル膜を付けたの
で、上層配線をパターンニングする際にも、上層配線と
金属柱の間の目合わせ余裕を減少できる。従って、従来
必要であった目合わせ余裕が少なくでき、その分高密度
な配線が可能となる。As described above, according to the present invention, the metal pillar is formed by sequentially etching the metal layer in which the lower wiring and the metal pillar are originally integrated from the top to form the metal pillar. Occasionally, the conventional alignment margin becomes unnecessary. Therefore, it is not necessary to provide a thickening portion in the lower layer wiring. Further, since the barrier metal film is attached to the uppermost layer of the metal pillar, the alignment margin between the upper wire and the metal pillar can be reduced even when the upper wire is patterned. Therefore, the alignment margin required conventionally can be reduced, and accordingly, high-density wiring can be achieved.
【図１】本発明の第１の実施例の多層配線構造を示す平
面図および断面図。FIG. 1 is a plan view and a cross-sectional view showing a multilayer wiring structure according to a first embodiment of the present invention.
【図２】本発明の第１の実施例の多層配線構造を造るた
めの製造工程図。FIG. 2 is a manufacturing process diagram for manufacturing a multilayer wiring structure according to the first embodiment of the present invention.
【図３】本発明の第１の実施例の多層配線構造を造るた
めの製造工程図。FIG. 3 is a manufacturing process diagram for manufacturing a multilayer wiring structure according to the first embodiment of the present invention.
【図４】本発明の第２の実施例の多層配線構造を示す平
面図。FIG. 4 is a plan view showing a multilayer wiring structure according to a second embodiment of the present invention.
【図５】本発明の第３の実施例の多層配線構造を示す平
面図。FIG. 5 is a plan view showing a multilayer wiring structure according to a third embodiment of the present invention.
【図６】従来技術１の多層配線構造を示す図。FIG. 6 is a diagram showing a multi-layer wiring structure of prior art 1;
【図７】従来技術２の多層配線の製造工程図。FIG. 7 is a manufacturing process diagram of a multilayer wiring according to the related art 2.
１ 半導体基板 ２ 絶縁膜 １３ 下層配線 １４、１６ バリアメタル膜 １５ 金属柱 １９ 上層配線 ２３ 第１の金属膜 ２４、２６ バリアメタル膜 ２５ 第２の金属膜 ２９ 第３の金属膜 1 Semiconductor Substrate 2 Insulating Film 13 Lower Layer Wiring 14, 16 Barrier Metal Film 15 Metal Pillar 19 Upper Layer Wiring 23 First Metal Film 24, 26 Barrier Metal Film 25 Second Metal Film 29 Third Metal Film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/88 Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/88 C
Claims (16)
られ、下層配線と上層配線が金属柱を介して接続される
多層配線構造において、前記下層配線の幅と前記金属柱
の幅が略同じであることを特徴とする多層配線構造。1. In a multilayer wiring structure which is provided on an insulating film formed on a semiconductor substrate and in which a lower layer wiring and an upper layer wiring are connected via a metal pillar, a width of the lower layer wiring and a width of the metal pillar are substantially equal to each other. A multilayer wiring structure characterized by being the same.
前記下層配線および前記金属柱は共に、下層がアルミニ
ウムを主体とする金属膜と上層がバリアメタル膜からな
る２層構造であることを特徴とする多層配線構造。2. The multilayer wiring structure according to claim 1, wherein
A multilayer wiring structure in which both the lower layer wiring and the metal pillar have a two-layer structure in which a lower layer is a metal film mainly containing aluminum and an upper layer is a barrier metal film.
前記バリアメタル膜はチタン膜および窒化チタン膜から
成ることを特徴とする多層配線構造。3. The multilayer wiring structure according to claim 2,
A multilayer wiring structure characterized in that the barrier metal film comprises a titanium film and a titanium nitride film.
前記バリアメタル膜は高融点金属膜から成ることを特徴
とする多層配線構造。4. The multilayer wiring structure according to claim 2,
A multilayer wiring structure, wherein the barrier metal film is made of a refractory metal film.
前記上層配線の幅と前記金属柱の長さが略同じであるこ
とを特徴とする多層配線構造。5. The multilayer wiring structure according to claim 1, wherein
A multilayer wiring structure, wherein the width of the upper layer wiring and the length of the metal pillar are substantially the same.
前記金属柱はその長さ方向のみに上層配線との目合わせ
余裕分だけ上層配線の幅よりも長く成っていることを特
徴とする多層配線構造。6. The multilayer wiring structure according to claim 1, wherein
A multi-layer wiring structure, wherein the metal pillar is formed to be longer than the width of the upper layer wiring by an alignment margin with the upper layer wiring only in the length direction.
前記上層配線がｎ本等間隔を隔てて近接して平行に配設
され、且つ前記ｎ本の上層配線が同じ下層配線に金属柱
を介して接続される場合に、前記金属柱の長さをａ、前
記層配線の幅をｃ、前記間隔をｄとすると、 ａ＝ｃ×ｎ＋ｄ×（ｎ−１）＋上層配線１本分の目合わ
せ余裕 であることを特徴とする多層配線構造。7. The multilayer wiring structure according to claim 1, wherein
When the upper layer wirings are arranged in parallel in close proximity to each other at equal intervals, and the n upper layer wirings are connected to the same lower layer wirings via metal columns, the length of the metal columns is a, the width of the layer wiring is c, and the spacing is d, a = c × n + d × (n−1) + alignment allowance for one upper layer wiring.
１の金属膜、第１のバリアメタル膜、第２の金属膜およ
び第２のバリアメタル膜を順次堆積する工程と、前記第
２のバリアメタル膜、第２の金属膜、第１のバリアメタ
ル膜および第１の金属膜を同一マスクを使用して順次エ
ッチングして下層配線パターンを形成する第１の選択的
エッチング工程と、前記同一マスクとは異なる別のマス
クを使用して前記第２のバリアメタル膜および第２の金
属膜を順次エッチングして前記第２のバリアメタル膜お
よび前記第２の金属膜から成る金属柱を形成する第２の
選択的エッチング工程と、全面に層間絶縁膜を堆積する
工程と、前記層間膜を前記第２のバリアメタル膜の上面
が露呈するまで研磨する工程と、全面に第３の金属膜を
堆積する工程と、前記第３の金属膜を選択的にエッチン
グして前記金属柱を介して前記下層配線と接続される上
層配線を形成する工程とを含むことを特徴とする多層配
線の形成方法。8. A step of sequentially depositing a first metal film, a first barrier metal film, a second metal film and a second barrier metal film on an insulating film formed on a semiconductor substrate, the method comprising: A first selective etching step of forming a lower wiring pattern by sequentially etching the second barrier metal film, the second metal film, the first barrier metal film, and the first metal film using the same mask; The second barrier metal film and the second metal film are sequentially etched by using another mask different from the same mask to form a metal pillar made of the second barrier metal film and the second metal film. A second selective etching step of forming, a step of depositing an interlayer insulating film on the entire surface, a step of polishing the interlayer film until the upper surface of the second barrier metal film is exposed, and a third metal film on the entire surface. Before the step of depositing the film And a step of selectively etching the third metal film to form an upper layer wiring connected to the lower layer wiring via the metal pillar.
いて、前記第１、第２および第３の金属膜はアルミニウ
ムを含む膜からなり、前記第１および第２のバリヤメタ
ル膜は共にチタン膜と窒化チタン膜から成ることを特徴
とする多層配線の形成方法。9. The method for forming a multilayer wiring according to claim 8, wherein the first, second and third metal films are films containing aluminum, and the first and second barrier metal films are both titanium films. And a titanium nitride film.
おいて、前記第１、第２および第３の金属膜はアルミニ
ウムを含む膜からなり、前記第１および第２のバリヤメ
タル膜は共に高融点金属から成ることを特徴とする多層
配線の形成方法。10. The method for forming a multilayer wiring according to claim 9, wherein the first, second and third metal films are films containing aluminum, and both the first and second barrier metal films have a high melting point. A method for forming a multi-layer wiring, which is made of metal.
おいて、前記第１および第２の選択的エッチングは反応
性スパッタ法を用いることを特徴とする多層配線の形成
方法。11. The method for forming a multilayer wiring according to claim 8, wherein a reactive sputtering method is used for the first and second selective etching.
に、金属柱を用いて下層配線と上層配線を接続した多層
配線を製造する方法において、前記下層配線を構成する
第１の層と前記金属柱を構成する第２層を順次堆積する
工程と、同一のマスクを使用して前記第１および第２の
層を順次選択的にエッチングして下層配線を形成する工
程と、前記同一のマスクとは異なるマスクを使用して前
記第２の層を選択的にエッチングして前記金属柱を形成
する工程と、全面に層間絶縁膜を堆積する工程と、前記
金属柱の上面が露呈するまで前記層間絶縁膜を研磨する
工程と、前記上層配線を形成する第３の層を全面に堆積
する工程と、前記第３の層を選択的にエッチングして前
記金属柱を介して前記下層配線と接続される上層配線を
形成することを特徴とする多層配線の形成方法。12. A method of manufacturing a multilayer wiring in which a lower layer wiring and an upper layer wiring are connected to each other by using a metal pillar on an insulating film formed on a semiconductor substrate, wherein the first layer and the first layer constituting the lower layer wiring are formed. A step of sequentially depositing a second layer forming a metal column, a step of selectively selectively etching the first and second layers using the same mask to form a lower layer wiring, and the same mask Selectively etching the second layer using a mask different from the above to form the metal pillar, depositing an interlayer insulating film on the entire surface, and exposing the upper surface of the metal pillar until the upper surface is exposed. A step of polishing the interlayer insulating film, a step of depositing a third layer forming the upper layer wiring on the entire surface, and a step of selectively etching the third layer and connecting to the lower layer wiring via the metal pillar Characterized by forming upper layer wiring Method for forming multilayer wiring.
において、前記第１の層および第２の層は共に、下層が
アルミニウムを主体とする金属層と上層が前記金属層に
対するエッチングストッパ層となる２層から成り、前記
第３の層はアルミニウムを主体とすることを特徴とする
多層配線の形成方法。13. The method for forming a multilayer wiring according to claim 12, wherein both of the first layer and the second layer are a metal layer whose lower layer is mainly composed of aluminum and an upper layer is an etching stopper layer for the metal layer. The method for forming a multilayer interconnection is characterized in that the third layer is mainly composed of aluminum.
において、前記エッチングストッパ層は下層がチタン膜
で上層が窒化チタン膜であることを特徴とする多層配線
の形成方法。14. The method for forming a multilayer wiring according to claim 13, wherein the etching stopper layer has a titanium film as a lower layer and a titanium nitride film as an upper layer in the etching stopper layer.
において、前記エッチングストッパ層が高融点金属から
なることを特徴とする多層配線の形成方法。15. The method of forming a multilayer wiring according to claim 13, wherein the etching stopper layer is made of a refractory metal.
において、前記選択的にエッチングする方法として反応
性スパッタ法を使用することを特徴とする多層配線の形
成方法。16. The method for forming a multilayer wiring according to claim 13, wherein a reactive sputtering method is used as the selective etching method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7183766A JPH08111460A (en) | 1994-08-16 | 1995-07-20 | Structure of multilayer wiring and fabrication thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19261694 | 1994-08-16 | ||
| JP6-192616 | 1994-08-16 | ||
| JP7183766A JPH08111460A (en) | 1994-08-16 | 1995-07-20 | Structure of multilayer wiring and fabrication thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111460A true JPH08111460A (en) | 1996-04-30 |
Family
ID=26502063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7183766A Pending JPH08111460A (en) | 1994-08-16 | 1995-07-20 | Structure of multilayer wiring and fabrication thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08111460A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7303988B2 (en) | 2003-12-31 | 2007-12-04 | Dongbu Electronics Co., Ltd. | Methods of manufacturing multi-level metal lines in semiconductor devices |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5967649A (en) * | 1982-10-12 | 1984-04-17 | Hitachi Ltd | Manufacture of multilayer wiring |
| JPS63500346A (en) * | 1985-07-19 | 1988-02-04 | プレツシ− オ−バ−シ−ズ リミテツド | How to make layered structures |
| JPH02137355A (en) * | 1988-11-18 | 1990-05-25 | Nec Corp | Manufacture of semiconductor device |
| JPH02265243A (en) * | 1989-04-05 | 1990-10-30 | Nec Corp | Multilayer wiring and its formation |
| JPH05206283A (en) * | 1992-01-20 | 1993-08-13 | Nec Corp | Manufacturing method of semiconductor device |
-
1995
- 1995-07-20 JP JP7183766A patent/JPH08111460A/en active Pending
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