JPH08107359A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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- JPH08107359A JPH08107359A JP24125094A JP24125094A JPH08107359A JP H08107359 A JPH08107359 A JP H08107359A JP 24125094 A JP24125094 A JP 24125094A JP 24125094 A JP24125094 A JP 24125094A JP H08107359 A JPH08107359 A JP H08107359A
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Abstract
(57)【要約】
【目的】デジタルゼロ時にノイズ成分を増幅させず、S
/N比を改善する。 【構成】デジタル信号は、DSP11で所定の演算が行
われ、DAC12でアナログ信号に変換される。曲間や
ポーズなどで、デジタル信号が無信号状態、即ちデジタ
ルゼロ時になると、デジタルゼロ検出回路17は、検出
信号を利得制御回路18に出力する。利得制御回路18
は、可変利得回路(アナログアンプ)16のゲインを徐
々に下げる。これにより、デジタルゼロ時、DAC12
からのノイズ成分を増幅させることがない。
/N比を改善する。 【構成】デジタル信号は、DSP11で所定の演算が行
われ、DAC12でアナログ信号に変換される。曲間や
ポーズなどで、デジタル信号が無信号状態、即ちデジタ
ルゼロ時になると、デジタルゼロ検出回路17は、検出
信号を利得制御回路18に出力する。利得制御回路18
は、可変利得回路(アナログアンプ)16のゲインを徐
々に下げる。これにより、デジタルゼロ時、DAC12
からのノイズ成分を増幅させることがない。
Description
【0001】
【産業上の利用分野】本発明は、デジタル信号処理装置
に関し、特にオーディオ製品に使用されるものである。
に関し、特にオーディオ製品に使用されるものである。
【0002】
【従来の技術】図10は、従来のデジタル信号処理装置
を示している。このデジタル信号処理装置は、DSP
(デジタルシグナルプロセッサ)11のOFFモードと
ONモードの2つのモードを有している。これら2つの
モードは、スイッチ14により切り替えられる。
を示している。このデジタル信号処理装置は、DSP
(デジタルシグナルプロセッサ)11のOFFモードと
ONモードの2つのモードを有している。これら2つの
モードは、スイッチ14により切り替えられる。
【0003】DSP11がOFFモードのとき、デジタ
ル信号Dinは、DAC(デジタルアナログコンバー
タ)12により、直接アナログ信号に変換される。DA
C12の出力信号は、アナログアンプ13を介して出力
される。
ル信号Dinは、DAC(デジタルアナログコンバー
タ)12により、直接アナログ信号に変換される。DA
C12の出力信号は、アナログアンプ13を介して出力
される。
【0004】DSP11がONモードのとき、デジタル
信号Dinは、DSP11に入力され、DSP11によ
り所定の処理が施される。また、DSP11では、デジ
タル信号に種々の効果を付加する際にサチレーションす
るのを防止するため、デジタル信号のレベルを1/n
(nは1より大きい数)に絞った後に所定の演算を行な
っている。
信号Dinは、DSP11に入力され、DSP11によ
り所定の処理が施される。また、DSP11では、デジ
タル信号に種々の効果を付加する際にサチレーションす
るのを防止するため、デジタル信号のレベルを1/n
(nは1より大きい数)に絞った後に所定の演算を行な
っている。
【0005】DSP11がONモードのときは、DSP
11でデジタル信号のレベルが1/nに絞られるため、
OFFモード時のレベルに合わせるべく、アナログアン
プ13によりアナログ信号のゲインの調整を行ってい
る。
11でデジタル信号のレベルが1/nに絞られるため、
OFFモード時のレベルに合わせるべく、アナログアン
プ13によりアナログ信号のゲインの調整を行ってい
る。
【0006】
【発明が解決しようとする課題】DSP11がONモー
ドのときは、アナログアンプ13が機能し、アナログ信
号のゲインが調整される。しかし、デジタルゼロ、即ち
曲間やポーズ時などの無信号入力状態においては、DA
C12からはノイズ成分のみが出力されている。
ドのときは、アナログアンプ13が機能し、アナログ信
号のゲインが調整される。しかし、デジタルゼロ、即ち
曲間やポーズ時などの無信号入力状態においては、DA
C12からはノイズ成分のみが出力されている。
【0007】従って、DSP11がONモードであっ
て、デジタルゼロ時においては、ノイズ成分のみがアナ
ログアンプ13により増幅されることになるため、S/
N比が悪化するという欠点がある。
て、デジタルゼロ時においては、ノイズ成分のみがアナ
ログアンプ13により増幅されることになるため、S/
N比が悪化するという欠点がある。
【0008】このように、従来は、DSPがONモード
のとき、デジタルゼロになると、ノイズ成分のみがアナ
ログアンプにより増幅され、S/N比が悪化するという
欠点がある。
のとき、デジタルゼロになると、ノイズ成分のみがアナ
ログアンプにより増幅され、S/N比が悪化するという
欠点がある。
【0009】本発明は、上記欠点を解決すべくなされた
もので、その目的は、DSPがONモードでデジタルゼ
ロになっても、ノイズ成分がアナログアンプにより増幅
されないようにし、S/N比を改善することである。
もので、その目的は、DSPがONモードでデジタルゼ
ロになっても、ノイズ成分がアナログアンプにより増幅
されないようにし、S/N比を改善することである。
【0010】
【課題を解決するための手段】上記目的を達成するた
め、本発明のデジタル信号処理装置は、デジタル信号を
処理し、アナログ信号に変換するデジタル信号処理部
と、ゲインを調整して前記アナログ信号を出力する可変
利得回路と、前記デジタル信号が無信号入力状態を示す
とき、前記可変利得回路のゲインを徐々に下げる手段と
を備えいてる。
め、本発明のデジタル信号処理装置は、デジタル信号を
処理し、アナログ信号に変換するデジタル信号処理部
と、ゲインを調整して前記アナログ信号を出力する可変
利得回路と、前記デジタル信号が無信号入力状態を示す
とき、前記可変利得回路のゲインを徐々に下げる手段と
を備えいてる。
【0011】本発明のデジタル信号処理装置は、デジタ
ル信号を処理し、アナログ信号に変換するデジタル信号
処理部と、ゲインを調整して前記アナログ信号を出力す
る可変利得回路と、前記アナログ信号と基準電圧を選択
して前記可変利得回路に出力するスイッチと、前記デジ
タル信号が無信号入力状態を示すとき、前記可変利得回
路のゲインを徐々に下げた後、前記基準電圧を前記可変
利得回路に出力するように制御する手段とを備えてい
る。
ル信号を処理し、アナログ信号に変換するデジタル信号
処理部と、ゲインを調整して前記アナログ信号を出力す
る可変利得回路と、前記アナログ信号と基準電圧を選択
して前記可変利得回路に出力するスイッチと、前記デジ
タル信号が無信号入力状態を示すとき、前記可変利得回
路のゲインを徐々に下げた後、前記基準電圧を前記可変
利得回路に出力するように制御する手段とを備えてい
る。
【0012】本発明のデジタル信号処理装置は、デジタ
ル信号を処理し、アナログ信号に変換するデジタル信号
処理部と、ゲインを調整して前記アナログ信号を出力す
る可変利得回路と、前記可変利得回路の出力信号と基準
電圧を選択して出力するスイッチと、前記デジタル信号
が無信号入力状態を示すとき、前記可変利得回路のゲイ
ンを徐々に下げた後、前記基準電圧を出力するように制
御する手段とを備えている。
ル信号を処理し、アナログ信号に変換するデジタル信号
処理部と、ゲインを調整して前記アナログ信号を出力す
る可変利得回路と、前記可変利得回路の出力信号と基準
電圧を選択して出力するスイッチと、前記デジタル信号
が無信号入力状態を示すとき、前記可変利得回路のゲイ
ンを徐々に下げた後、前記基準電圧を出力するように制
御する手段とを備えている。
【0013】前記デジタル信号処理部は、デジタル信号
をアナログ信号に変換するDAコンバータと、デジタル
信号について所定の演算を行う演算回路と、デジタル信
号を前記演算回路を介して前記DAコンバータに導くか
又はデジタル信号を直接DAコンバータに導くかを選択
するスイッチとを有している。
をアナログ信号に変換するDAコンバータと、デジタル
信号について所定の演算を行う演算回路と、デジタル信
号を前記演算回路を介して前記DAコンバータに導くか
又はデジタル信号を直接DAコンバータに導くかを選択
するスイッチとを有している。
【0014】
【作用】上記構成によれば、上記手段により、デジタル
信号の無信号入力状態(デジタルゼロ)を検出し、無信
号入力状態における可変利得回路(アナログアンプ)の
ゲインを徐々に下げている。
信号の無信号入力状態(デジタルゼロ)を検出し、無信
号入力状態における可変利得回路(アナログアンプ)の
ゲインを徐々に下げている。
【0015】また、上記手段により、可変利得回路のゲ
インを徐々に下げた後に、基準電圧を出力するように構
成し、ミュートをかけることもできる。従って、デジタ
ル信号処理部のデジタル信号が無信号入力状態になって
も、ノイズ成分を増幅させることがないため、S/N比
を改善することができる。
インを徐々に下げた後に、基準電圧を出力するように構
成し、ミュートをかけることもできる。従って、デジタ
ル信号処理部のデジタル信号が無信号入力状態になって
も、ノイズ成分を増幅させることがないため、S/N比
を改善することができる。
【0016】
【実施例】以下、図面を参照しながら、本発明のデジタ
ル信号処理装置について詳細に説明する。 [A] 図1は、本発明の第1実施例に係わるデジタル
信号処理装置を示している。
ル信号処理装置について詳細に説明する。 [A] 図1は、本発明の第1実施例に係わるデジタル
信号処理装置を示している。
【0017】デジタル信号処理部15は、DSP11及
びDAC12から構成されている。デジタル信号Din
は、DSP11で所定の演算が行われ、DAC12によ
りアナログ信号に変換される。なお、デジタル信号処理
部15では、デジタル信号のレベルが1/n(nは1よ
り大きい数)に絞られている。
びDAC12から構成されている。デジタル信号Din
は、DSP11で所定の演算が行われ、DAC12によ
りアナログ信号に変換される。なお、デジタル信号処理
部15では、デジタル信号のレベルが1/n(nは1よ
り大きい数)に絞られている。
【0018】デジタル信号Dinがいわゆるデジタルゼ
ロのとき、デジタルゼロ検出回路17は、検出信号を出
力する。利得制御回路18は、デジタルゼロ検出回路1
7の検出信号を受けると、可変利得回路(アナログアン
プ)16のゲインを徐々に下げる。
ロのとき、デジタルゼロ検出回路17は、検出信号を出
力する。利得制御回路18は、デジタルゼロ検出回路1
7の検出信号を受けると、可変利得回路(アナログアン
プ)16のゲインを徐々に下げる。
【0019】なお、利得制御回路18は、時定数回路
(例えば抵抗とコンデンサ)などから構成することがで
きる。これにより、デジタルゼロ時において、ノイズ成
分のみを増幅することがなく、S/N比を悪化させると
いうこともない。
(例えば抵抗とコンデンサ)などから構成することがで
きる。これにより、デジタルゼロ時において、ノイズ成
分のみを増幅することがなく、S/N比を悪化させると
いうこともない。
【0020】図2及び図3は、図1のデジタル信号処理
装置の具体例を示すものである。図2のデジタル信号処
理装置では、DSPのOFFモードとONモードの切り
替えがスイッチ14により行われている。
装置の具体例を示すものである。図2のデジタル信号処
理装置では、DSPのOFFモードとONモードの切り
替えがスイッチ14により行われている。
【0021】即ち、DSP11がOFFモードのとき、
デジタル信号Dinは、DAC12により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
16を介して出力される。
デジタル信号Dinは、DAC12により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
16を介して出力される。
【0022】また、DSP11がONモードであって、
デジタルゼロでないときは、デジタル信号Dinは、D
SP11に入力され、DSP11により所定の処理が施
される。DSP11では、デジタル信号のレベルが1/
nに絞られるため、OFFモード時のレベルに合わせる
べく、可変利得回路16によりアナログ信号のゲインが
調整される。
デジタルゼロでないときは、デジタル信号Dinは、D
SP11に入力され、DSP11により所定の処理が施
される。DSP11では、デジタル信号のレベルが1/
nに絞られるため、OFFモード時のレベルに合わせる
べく、可変利得回路16によりアナログ信号のゲインが
調整される。
【0023】また、DSP11がONモードであって、
デジタルゼロのときは、デジタル信号Dinは、DSP
11を介してDAC12に入力されると共に、DSP1
1を介してデジタルゼロ検出回路17にも入力される。
デジタルゼロのときは、デジタル信号Dinは、DSP
11を介してDAC12に入力されると共に、DSP1
1を介してデジタルゼロ検出回路17にも入力される。
【0024】デジタルゼロ検出回路17は、デジタルゼ
ロであることを検知すると、検知信号を利得制御回路1
8に出力する。利得制御回路18は、デジタルゼロ検出
回路17の検出信号を受けると、可変利得回路16のゲ
インを徐々に下げる。
ロであることを検知すると、検知信号を利得制御回路1
8に出力する。利得制御回路18は、デジタルゼロ検出
回路17の検出信号を受けると、可変利得回路16のゲ
インを徐々に下げる。
【0025】従って、DSP11がONモード、デジタ
ルゼロ時において、ノイズ成分のみを増幅することがな
く、S/N比を悪化させるということがなくなる。図3
のデジタル信号処理装置では、DSP11に入力される
デジタル信号をもとに、デジタルゼロ検出回路17によ
るデジタルゼロの検出が行われている。
ルゼロ時において、ノイズ成分のみを増幅することがな
く、S/N比を悪化させるということがなくなる。図3
のデジタル信号処理装置では、DSP11に入力される
デジタル信号をもとに、デジタルゼロ検出回路17によ
るデジタルゼロの検出が行われている。
【0026】即ち、DSP11がOFFモードのとき、
デジタル信号Dinは、DAC12により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
16を介して出力される。
デジタル信号Dinは、DAC12により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
16を介して出力される。
【0027】また、DSP11がONモードであって、
デジタルゼロでないときは、デジタル信号Dinは、D
SP11に入力され、DSP11により所定の処理が施
される。DSP11では、デジタル信号のレベルが1/
nに絞られるため、OFFモード時のレベルに合わせる
べく、可変利得回路16によりアナログ信号のゲインが
調整される。
デジタルゼロでないときは、デジタル信号Dinは、D
SP11に入力され、DSP11により所定の処理が施
される。DSP11では、デジタル信号のレベルが1/
nに絞られるため、OFFモード時のレベルに合わせる
べく、可変利得回路16によりアナログ信号のゲインが
調整される。
【0028】また、DSP11がONモードであって、
デジタルゼロのときは、デジタル信号Dinは、DSP
11を介してDAC12に入力されると共に、直接デジ
タルゼロ検出回路17にも入力される。
デジタルゼロのときは、デジタル信号Dinは、DSP
11を介してDAC12に入力されると共に、直接デジ
タルゼロ検出回路17にも入力される。
【0029】デジタルゼロ検出回路17は、デジタルゼ
ロであることを検知すると、検知信号を利得制御回路1
8に出力する。利得制御回路18は、デジタルゼロ検出
回路17の検出信号を受けると、可変利得回路16のゲ
インを徐々に下げる。
ロであることを検知すると、検知信号を利得制御回路1
8に出力する。利得制御回路18は、デジタルゼロ検出
回路17の検出信号を受けると、可変利得回路16のゲ
インを徐々に下げる。
【0030】従って、DSP11がONモード、デジタ
ルゼロ時において、ノイズ成分のみを増幅することがな
く、S/N比を悪化させるということがなくなる。
[B] 図4は、本発明の第2実施例に係わるデジタル
信号処理装置を示している。
ルゼロ時において、ノイズ成分のみを増幅することがな
く、S/N比を悪化させるということがなくなる。
[B] 図4は、本発明の第2実施例に係わるデジタル
信号処理装置を示している。
【0031】デジタル信号処理部15は、DSP11及
びDAC12から構成されている。デジタル信号Din
は、DSP11で所定の演算が行われ、DAC12によ
りアナログ信号に変換される。なお、デジタル信号処理
部15では、デジタル信号のレベルが1/nに絞られて
いる。
びDAC12から構成されている。デジタル信号Din
は、DSP11で所定の演算が行われ、DAC12によ
りアナログ信号に変換される。なお、デジタル信号処理
部15では、デジタル信号のレベルが1/nに絞られて
いる。
【0032】デジタル信号Dinがいわゆるデジタルゼ
ロのとき、デジタルゼロ検出回路17は、検出信号を出
力する。利得制御回路18は、デジタルゼロ検出回路1
7の検出信号を受けると、可変利得回路(アナログアン
プ)16のゲインを徐々に下げる。また、スイッチ20
は、可変利得回路16のゲインがある程度小さくなった
後に基準電圧発生回路19側に切り替わるため、ミュー
トがかかる。
ロのとき、デジタルゼロ検出回路17は、検出信号を出
力する。利得制御回路18は、デジタルゼロ検出回路1
7の検出信号を受けると、可変利得回路(アナログアン
プ)16のゲインを徐々に下げる。また、スイッチ20
は、可変利得回路16のゲインがある程度小さくなった
後に基準電圧発生回路19側に切り替わるため、ミュー
トがかかる。
【0033】なお、スイッチ20の切り替えのタイミン
グは、遅延回路などにより制御することができる。これ
により、デジタルゼロ時において、ノイズ成分のみを増
幅することがなく、S/N比を悪化させるということも
ない。
グは、遅延回路などにより制御することができる。これ
により、デジタルゼロ時において、ノイズ成分のみを増
幅することがなく、S/N比を悪化させるということも
ない。
【0034】図5及び図6は、図4のデジタル信号処理
装置の具体例を示すものである。図5のデジタル信号処
理装置では、DSPのOFFモードとONモードの切り
替えがスイッチ14により行われている。
装置の具体例を示すものである。図5のデジタル信号処
理装置では、DSPのOFFモードとONモードの切り
替えがスイッチ14により行われている。
【0035】即ち、DSP11がOFFモードのとき
は、デジタル信号Dinは、DAC12により、直接ア
ナログ信号に変換され、当該アナログ信号は、スイッチ
20及び可変利得回路16を介して出力される。
は、デジタル信号Dinは、DAC12により、直接ア
ナログ信号に変換され、当該アナログ信号は、スイッチ
20及び可変利得回路16を介して出力される。
【0036】また、DSP11がONモードであって、
デジタルゼロでないときは、デジタル信号Dinは、D
SP11に入力され、DSP11により所定の処理が施
される。DSP11では、デジタル信号のレベルが1/
nに絞られるため、OFFモード時のレベルに合わせる
べく、可変利得回路16によりアナログ信号のゲインが
調整される。
デジタルゼロでないときは、デジタル信号Dinは、D
SP11に入力され、DSP11により所定の処理が施
される。DSP11では、デジタル信号のレベルが1/
nに絞られるため、OFFモード時のレベルに合わせる
べく、可変利得回路16によりアナログ信号のゲインが
調整される。
【0037】また、DSP11がONモードであって、
デジタルゼロのときは、デジタル信号Dinは、DSP
11を介してDAC12に入力される。デジタルゼロ検
出回路17は、デジタルゼロであることを検知すると、
検知信号を利得制御回路18及びスイッチ20にそれぞ
れ出力する。
デジタルゼロのときは、デジタル信号Dinは、DSP
11を介してDAC12に入力される。デジタルゼロ検
出回路17は、デジタルゼロであることを検知すると、
検知信号を利得制御回路18及びスイッチ20にそれぞ
れ出力する。
【0038】利得制御回路18は、デジタルゼロ検出回
路17の検出信号を受けると、可変利得回路16のゲイ
ンを徐々に下げる。また、スイッチ20は、可変利得回
路16のゲインがある程度小さくなった後に基準電圧発
生回路19側に切り替わる。
路17の検出信号を受けると、可変利得回路16のゲイ
ンを徐々に下げる。また、スイッチ20は、可変利得回
路16のゲインがある程度小さくなった後に基準電圧発
生回路19側に切り替わる。
【0039】従って、DSP11がONモード、デジタ
ルゼロ時においても、ノイズ成分のみを増幅することが
なく、S/N比を悪化させるということがない。図6の
デジタル信号処理装置では、DSP11に入力されるデ
ジタル信号をもとに、デジタルゼロ検出回路17による
デジタルゼロの検出が行われている。
ルゼロ時においても、ノイズ成分のみを増幅することが
なく、S/N比を悪化させるということがない。図6の
デジタル信号処理装置では、DSP11に入力されるデ
ジタル信号をもとに、デジタルゼロ検出回路17による
デジタルゼロの検出が行われている。
【0040】即ち、DSP11がOFFモードのとき、
デジタル信号Dinは、DAC12により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
16を介して出力される。
デジタル信号Dinは、DAC12により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
16を介して出力される。
【0041】また、DSP11がONモードであって、
デジタルゼロでないときは、デジタル信号Dinは、D
SP11に入力され、DSP11により所定の処理が施
される。DSP11では、デジタル信号のレベルが1/
nに絞られるため、OFFモード時のレベルに合わせる
べく、可変利得回路16によりアナログ信号のゲインが
調整される。
デジタルゼロでないときは、デジタル信号Dinは、D
SP11に入力され、DSP11により所定の処理が施
される。DSP11では、デジタル信号のレベルが1/
nに絞られるため、OFFモード時のレベルに合わせる
べく、可変利得回路16によりアナログ信号のゲインが
調整される。
【0042】また、DSP11がONモードであって、
デジタルゼロのときは、デジタル信号Dinは、DSP
11を介してDAC12に入力される。デジタルゼロ検
出回路17は、デジタルゼロであることを検知すると、
検知信号を利得制御回路18及びスイッチ20にそれぞ
れ出力する。
デジタルゼロのときは、デジタル信号Dinは、DSP
11を介してDAC12に入力される。デジタルゼロ検
出回路17は、デジタルゼロであることを検知すると、
検知信号を利得制御回路18及びスイッチ20にそれぞ
れ出力する。
【0043】利得制御回路18は、デジタルゼロ検出回
路17の検出信号を受けると、可変利得回路16のゲイ
ンを徐々に下げる。また、スイッチ20は、可変利得回
路16のゲインがある程度小さくなった後に基準電圧発
生回路19側に切り替わる。
路17の検出信号を受けると、可変利得回路16のゲイ
ンを徐々に下げる。また、スイッチ20は、可変利得回
路16のゲインがある程度小さくなった後に基準電圧発
生回路19側に切り替わる。
【0044】従って、DSP11がONモード、デジタ
ルゼロ時において、ノイズ成分のみを増幅することがな
く、S/N比を悪化させるということがなくなる。 [C] 図7は、本発明の第3実施例に係わるデジタル
信号処理装置を示している。
ルゼロ時において、ノイズ成分のみを増幅することがな
く、S/N比を悪化させるということがなくなる。 [C] 図7は、本発明の第3実施例に係わるデジタル
信号処理装置を示している。
【0045】デジタル信号処理部15は、DSP11及
びDAC12から構成されている。デジタル信号Din
は、DSP11で所定の演算が行われ、DAC12によ
りアナログ信号に変換される。なお、デジタル信号処理
部15では、デジタル信号のレベルが1/nに絞られて
いる。
びDAC12から構成されている。デジタル信号Din
は、DSP11で所定の演算が行われ、DAC12によ
りアナログ信号に変換される。なお、デジタル信号処理
部15では、デジタル信号のレベルが1/nに絞られて
いる。
【0046】デジタル信号Dinがいわゆるデジタルゼ
ロのとき、デジタルゼロ検出回路17は、検出信号を出
力する。利得制御回路18は、デジタルゼロ検出回路1
7の検出信号を受けると、可変利得回路(アナログアン
プ)16のゲインを徐々に下げる。
ロのとき、デジタルゼロ検出回路17は、検出信号を出
力する。利得制御回路18は、デジタルゼロ検出回路1
7の検出信号を受けると、可変利得回路(アナログアン
プ)16のゲインを徐々に下げる。
【0047】また、スイッチ20は、通常は可変利得回
路16の出力信号を選択して出力するが、可変利得回路
16のゲインがある程度小さくなった後には、基準電圧
発生回路19側に切り替わり、基準電圧を出力すること
になる。
路16の出力信号を選択して出力するが、可変利得回路
16のゲインがある程度小さくなった後には、基準電圧
発生回路19側に切り替わり、基準電圧を出力すること
になる。
【0048】なお、スイッチ20の切り替えのタイミン
グは、遅延回路などにより制御することができる。これ
により、デジタルゼロ時において、ノイズ成分のみを増
幅することがなく、S/N比を悪化させるということも
ない。
グは、遅延回路などにより制御することができる。これ
により、デジタルゼロ時において、ノイズ成分のみを増
幅することがなく、S/N比を悪化させるということも
ない。
【0049】図8及び図9は、図7のデジタル信号処理
装置の具体例を示すものである。図8のデジタル信号処
理装置では、DSPのOFFモードとONモードの切り
替えがスイッチ14により行われている。
装置の具体例を示すものである。図8のデジタル信号処
理装置では、DSPのOFFモードとONモードの切り
替えがスイッチ14により行われている。
【0050】即ち、DSP11がOFFモードのとき
は、デジタル信号Dinは、DAC12により、直接ア
ナログ信号に変換され、当該アナログ信号は、スイッチ
20及び可変利得回路16を介して出力される。
は、デジタル信号Dinは、DAC12により、直接ア
ナログ信号に変換され、当該アナログ信号は、スイッチ
20及び可変利得回路16を介して出力される。
【0051】また、DSP11がONモードであって、
デジタルゼロでないときは、デジタル信号Dinは、D
SP11に入力され、DSP11により所定の処理が施
される。DSP11では、デジタル信号のレベルが1/
nに絞られるため、OFFモード時のレベルに合わせる
べく、可変利得回路16によりアナログ信号のゲインが
調整される。
デジタルゼロでないときは、デジタル信号Dinは、D
SP11に入力され、DSP11により所定の処理が施
される。DSP11では、デジタル信号のレベルが1/
nに絞られるため、OFFモード時のレベルに合わせる
べく、可変利得回路16によりアナログ信号のゲインが
調整される。
【0052】また、DSP11がONモードであって、
デジタルゼロのときは、デジタル信号Dinは、DSP
11を介してDAC12に入力される。デジタルゼロ検
出回路17は、デジタルゼロであることを検知すると、
検知信号を利得制御回路18及びスイッチ20にそれぞ
れ出力する。
デジタルゼロのときは、デジタル信号Dinは、DSP
11を介してDAC12に入力される。デジタルゼロ検
出回路17は、デジタルゼロであることを検知すると、
検知信号を利得制御回路18及びスイッチ20にそれぞ
れ出力する。
【0053】利得制御回路18は、デジタルゼロ検出回
路17の検出信号を受けると、可変利得回路16のゲイ
ンを徐々に下げる。また、スイッチ20は、可変利得回
路16のゲインがある程度小さくなった後に基準電圧発
生回路19側に切り替わる。
路17の検出信号を受けると、可変利得回路16のゲイ
ンを徐々に下げる。また、スイッチ20は、可変利得回
路16のゲインがある程度小さくなった後に基準電圧発
生回路19側に切り替わる。
【0054】従って、DSP11がONモード、デジタ
ルゼロ時においても、ノイズ成分のみを増幅することが
なく、S/N比を悪化させるということがない。図9の
デジタル信号処理装置では、DSP11に入力されるデ
ジタル信号をもとに、デジタルゼロ検出回路17による
デジタルゼロの検出が行われている。
ルゼロ時においても、ノイズ成分のみを増幅することが
なく、S/N比を悪化させるということがない。図9の
デジタル信号処理装置では、DSP11に入力されるデ
ジタル信号をもとに、デジタルゼロ検出回路17による
デジタルゼロの検出が行われている。
【0055】即ち、DSP11がOFFモードのとき、
デジタル信号Dinは、DAC12により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
16を介して出力される。
デジタル信号Dinは、DAC12により、直接アナロ
グ信号に変換され、当該アナログ信号は、可変利得回路
16を介して出力される。
【0056】また、DSP11がONモードであって、
デジタルゼロでないときは、デジタル信号Dinは、D
SP11に入力され、DSP11により所定の処理が施
される。DSP11では、デジタル信号のレベルが1/
nに絞られるため、OFFモード時のレベルに合わせる
べく、可変利得回路16によりアナログ信号のゲインが
調整される。
デジタルゼロでないときは、デジタル信号Dinは、D
SP11に入力され、DSP11により所定の処理が施
される。DSP11では、デジタル信号のレベルが1/
nに絞られるため、OFFモード時のレベルに合わせる
べく、可変利得回路16によりアナログ信号のゲインが
調整される。
【0057】また、DSP11がONモードであって、
デジタルゼロのときは、デジタル信号Dinは、DSP
11を介してDAC12に入力される。デジタルゼロ検
出回路17は、デジタルゼロであることを検知すると、
検知信号を利得制御回路18及びスイッチ20にそれぞ
れ出力する。
デジタルゼロのときは、デジタル信号Dinは、DSP
11を介してDAC12に入力される。デジタルゼロ検
出回路17は、デジタルゼロであることを検知すると、
検知信号を利得制御回路18及びスイッチ20にそれぞ
れ出力する。
【0058】利得制御回路18は、デジタルゼロ検出回
路17の検出信号を受けると、可変利得回路16のゲイ
ンを徐々に下げる。また、スイッチ20は、可変利得回
路16のゲインがある程度小さくなった後に基準電圧発
生回路19側に切り替わる。従って、DSP11がON
モード、デジタルゼロ時において、ノイズ成分のみを増
幅することがなく、S/N比を悪化させるということが
なくなる。
路17の検出信号を受けると、可変利得回路16のゲイ
ンを徐々に下げる。また、スイッチ20は、可変利得回
路16のゲインがある程度小さくなった後に基準電圧発
生回路19側に切り替わる。従って、DSP11がON
モード、デジタルゼロ時において、ノイズ成分のみを増
幅することがなく、S/N比を悪化させるということが
なくなる。
【0059】
【発明の効果】以上、説明したように、本発明のデジタ
ル信号処理装置によれば、次のような効果を奏する。デ
ジタルゼロ検出回路によりデジタルゼロ(曲間やポーズ
時の無信号入力状態)を検出し、デジタルゼロ時におけ
る可変利得回路(アナログアンプ)のゲインを徐々に下
げている。また、可変利得回路のゲインを徐々に下げた
後に基準電圧を出力するように構成し、ミュートをかけ
るようにしている。これにより、DSPがONモードで
デジタルゼロになっても、ノイズ成分を増幅させること
がないため、S/N比を改善することができる。
ル信号処理装置によれば、次のような効果を奏する。デ
ジタルゼロ検出回路によりデジタルゼロ(曲間やポーズ
時の無信号入力状態)を検出し、デジタルゼロ時におけ
る可変利得回路(アナログアンプ)のゲインを徐々に下
げている。また、可変利得回路のゲインを徐々に下げた
後に基準電圧を出力するように構成し、ミュートをかけ
るようにしている。これにより、DSPがONモードで
デジタルゼロになっても、ノイズ成分を増幅させること
がないため、S/N比を改善することができる。
【図1】本発明の第1実施例に係わるデジタル信号処理
装置を示すブロック図。
装置を示すブロック図。
【図2】図1のデジタル信号処理装置の具体例を示すブ
ロック図。
ロック図。
【図3】図1のデジタル信号処理装置の具体例を示すブ
ロック図。
ロック図。
【図4】本発明の第2実施例に係わるデジタル信号処理
装置を示すブロック図。
装置を示すブロック図。
【図5】図4のデジタル信号処理装置の具体例を示すブ
ロック図。
ロック図。
【図6】図4のデジタル信号処理装置の具体例を示すブ
ロック図。
ロック図。
【図7】本発明の第3実施例に係わるデジタル信号処理
装置を示すブロック図。
装置を示すブロック図。
【図8】図7のデジタル信号処理装置の具体例を示すブ
ロック図。
ロック図。
【図9】図7のデジタル信号処理装置の具体例を示すブ
ロック図。
ロック図。
【図10】従来のデジタル信号処理装置を示すブロック
図。
図。
11 …DSP(デジタルシグナルプロセッ
サ)、 12 …DAC(デジタルアナログコンバー
タ)、 13 …アナログアンプ、 14 …スイッチ、 15 …デジタル信号処理部、 16 …可変利得回路(アナログアンプ)、 17 …デジタルゼロ検出回路、 18 …利得制御回路、 19 …基準電圧発生回路、 20 …スイッチ。
サ)、 12 …DAC(デジタルアナログコンバー
タ)、 13 …アナログアンプ、 14 …スイッチ、 15 …デジタル信号処理部、 16 …可変利得回路(アナログアンプ)、 17 …デジタルゼロ検出回路、 18 …利得制御回路、 19 …基準電圧発生回路、 20 …スイッチ。
Claims (4)
- 【請求項1】 デジタル信号を処理し、アナログ信号に
変換するデジタル信号処理部と、 ゲインを調整して前記アナログ信号を出力する可変利得
回路と、 前記デジタル信号が無信号入力状態を示すとき、前記可
変利得回路のゲインを徐々に下げる手段とを具備するこ
とを特徴とするデジタル信号処理装置。 - 【請求項2】 デジタル信号を処理し、アナログ信号に
変換するデジタル信号処理部と、 ゲインを調整して前記アナログ信号を出力する可変利得
回路と、 前記アナログ信号と基準電圧を選択して前記可変利得回
路に出力するスイッチと、 前記デジタル信号が無信号入力状態を示すとき、前記可
変利得回路のゲインを徐々に下げた後、前記基準電圧を
前記可変利得回路に出力するように制御する手段とを具
備することを特徴とするデジタル信号処理装置。 - 【請求項3】 デジタル信号を処理し、アナログ信号に
変換するデジタル信号処理部と、 ゲインを調整して前記アナログ信号を出力する可変利得
回路と、 前記可変利得回路の出力信号と基準電圧を選択して出力
するスイッチと、 前記デジタル信号が無信号入力状態を示すとき、前記可
変利得回路のゲインを徐々に下げた後、前記基準電圧を
出力するように制御する手段とを具備することを特徴と
するデジタル信号処理装置。 - 【請求項4】 前記デジタル信号処理部は、デジタル信
号をアナログ信号に変換するDAコンバータと、デジタ
ル信号について所定の演算を行う演算回路と、デジタル
信号を前記演算回路を介して前記DAコンバータに導く
か又はデジタル信号を直接DAコンバータに導くかを選
択するスイッチとを有していることを特徴とする請求項
1乃至3のいずれか1項に記載のデジタル信号処理装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24125094A JP3270256B2 (ja) | 1994-10-05 | 1994-10-05 | デジタル信号処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24125094A JP3270256B2 (ja) | 1994-10-05 | 1994-10-05 | デジタル信号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08107359A true JPH08107359A (ja) | 1996-04-23 |
JP3270256B2 JP3270256B2 (ja) | 2002-04-02 |
Family
ID=17071447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24125094A Expired - Fee Related JP3270256B2 (ja) | 1994-10-05 | 1994-10-05 | デジタル信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3270256B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001359016A (ja) * | 2000-06-12 | 2001-12-26 | Matsushita Electric Ind Co Ltd | テレビジョン受信機 |
JP2011205283A (ja) * | 2010-03-25 | 2011-10-13 | Yamaha Corp | 信号処理装置 |
JP2017123635A (ja) * | 2016-01-06 | 2017-07-13 | オンキヨー株式会社 | 音声処理装置 |
US10062391B2 (en) | 2016-01-06 | 2018-08-28 | Onkyo Corporation | Audio processing device |
-
1994
- 1994-10-05 JP JP24125094A patent/JP3270256B2/ja not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001359016A (ja) * | 2000-06-12 | 2001-12-26 | Matsushita Electric Ind Co Ltd | テレビジョン受信機 |
JP2011205283A (ja) * | 2010-03-25 | 2011-10-13 | Yamaha Corp | 信号処理装置 |
CN102281038A (zh) * | 2010-03-25 | 2011-12-14 | 雅马哈株式会社 | 信号处理装置 |
JP2017123635A (ja) * | 2016-01-06 | 2017-07-13 | オンキヨー株式会社 | 音声処理装置 |
US10062391B2 (en) | 2016-01-06 | 2018-08-28 | Onkyo Corporation | Audio processing device |
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Publication number | Publication date |
---|---|
JP3270256B2 (ja) | 2002-04-02 |
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