JPH08107354A - Pipeline type successive approximation a/d converter - Google Patents
Pipeline type successive approximation a/d converterInfo
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- JPH08107354A JPH08107354A JP24024194A JP24024194A JPH08107354A JP H08107354 A JPH08107354 A JP H08107354A JP 24024194 A JP24024194 A JP 24024194A JP 24024194 A JP24024194 A JP 24024194A JP H08107354 A JPH08107354 A JP H08107354A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、アナログ信号をサンプ
ルホールドしておいて、逐次変化した基準値と逐次比較
することによりディジタル値を得る逐次比較型Ａ／Ｄコ
ンバータを複数備え、それら複数のＡ／Ｄコンバータを
用いて高速Ａ／Ｄ変換を実現するように構成されたパイ
プライン式逐次比較型Ａ／Ｄ変換器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is provided with a plurality of successive approximation A / D converters that sample and hold an analog signal and obtain a digital value by sequentially comparing it with a reference value that has changed successively. The present invention relates to a pipelined successive approximation type A / D converter configured to realize high speed A / D conversion using an A / D converter.
【０００２】[0002]
【従来の技術】従来より、上述のような逐次比較型Ａ／
Ｄコンバータが知られている。この逐次比較型Ａ／Ｄコ
ンバータは、サンプルホールドされた１つのアナログ信
号を、１つの比較回路で複数の基準値と逐次比較する方
式であるため、回路規模は小さくて済むが、Ａ／Ｄ変換
に時間がかかるという難点がある。2. Description of the Related Art Conventionally, the successive approximation type A /
D converters are known. This successive approximation type A / D converter is a system in which one analog signal sampled and held is successively compared with a plurality of reference values by one comparison circuit, so that the circuit scale is small, but the A / D conversion is performed. There is a drawback that it takes time.
【０００３】この難点を克服するため、この逐次比較型
Ａ／Ｄコンバータを複数備えたパイプライン式逐次比較
型Ａ／Ｄ変換器が提案されている（例えば特開昭６０−
１８３８１９号公報、特開昭６１−１９４９１９号公
報、特開昭６１−２９２４２０号公報参照）。ここでは
それらの提案のうちの１つについて概略説明する。図４
は特開昭６０−１８３８１９号公報に提案されたパイプ
ライン式逐次比較型Ａ／Ｄ変換器の概略ブロック図、図
５は、そのタイミングチャートである。In order to overcome this difficulty, a pipeline type successive approximation type A / D converter provided with a plurality of successive approximation type A / D converters has been proposed (for example, JP-A-60-).
183819, JP 61-194919 A, JP 61-292420 A). Here, one of those proposals will be outlined. FIG.
Is a schematic block diagram of a pipeline type successive approximation A / D converter proposed in Japanese Patent Laid-Open No. 60-183819, and FIG. 5 is a timing chart thereof.
【０００４】このＡ／Ｄ変換器１０には、４個の逐次比
較型Ａ／Ｄコンバータ１１，１２，１３，１４が備えら
れており、それら４個の逐次比較型Ａ／Ｄコンバータ１
１，１２，１３，１４には、アナログ信号入力端子１５
から、例えば図５に示すようなアナログ信号が入力され
る。これらＡ／Ｄコンバータ１１，１２，１３，１４で
は、図５のＡＤ１，ＡＤ２，ＡＤ３，ＡＤ４に示すよう
に、互いに異なる時点のアナログ信号をサンプリングし
４クロック分の時間をかけて、そのサンプリングされた
アナログ値をディジタル値に変換する。This A / D converter 10 is provided with four successive approximation type A / D converters 11, 12, 13, and 14, and these four successive approximation type A / D converters 1 are provided.
1, 12, 13, and 14 have analog signal input terminals 15
, An analog signal as shown in FIG. 5, for example, is input. In these A / D converters 11, 12, 13, and 14, as shown by AD1, AD2, AD3, and AD4 in FIG. 5, analog signals at different time points are sampled, and the sampling is performed for four clocks. Converted analog value to digital value.
【０００５】図４に示す集計・出力回路１６では、４個
のＡ／Ｄコンバータ１１，１２，１３，１４で得られた
ディジタル値を入力して、それらのディジタル値をクロ
ックに同期した時系列の信号として出力する。このよう
に、逐次比較型Ａ／Ｄコンバータを複数備えることによ
り、Ａ／Ｄ変換速度が低いという逐次比較型Ａ／Ｄコン
バータの難点が解消される。In the totaling / outputting circuit 16 shown in FIG. 4, the digital values obtained by the four A / D converters 11, 12, 13, 14 are input, and the digital values are time-series synchronized with a clock. Output as a signal. As described above, by providing a plurality of successive approximation A / D converters, the disadvantage of the successive approximation A / D converter that the A / D conversion speed is low is solved.
【０００６】[0006]
【発明が解決しようとする課題】ところが、逐次比較型
Ａ／Ｄコンバータを複数用いると、それら複数Ａ／Ｄコ
ンバータに備えられた、アナログ値と基準値との大小を
比較するコンパレータの特性のばらつきにより誤差が増
大するという問題があり、製造プロセスの管理によりそ
れらのコンパレータ間のばらつきを押えるにも限度があ
る。However, when a plurality of successive approximation type A / D converters are used, variations in the characteristics of the comparators provided in the plurality of A / D converters for comparing the analog value and the reference value are compared. Therefore, there is a problem that the error increases, and there is a limit to suppressing the variation between the comparators by controlling the manufacturing process.
【０００７】本発明は、上記事情に鑑み、逐次比較型Ａ
／Ｄコンバータを複数用いたパイプライン式のＡ／Ｄ変
換器において、Ａ／Ｄ変換精度の高いＡ／Ｄ変換器を提
供することを目的とする。In view of the above circumstances, the present invention is a successive approximation type A
An object of the present invention is to provide an A / D converter with high A / D conversion accuracy in a pipeline type A / D converter using a plurality of A / D converters.
【０００８】[0008]
【課題を解決するための手段】上記目的を達する本発明
のパイプライン式逐次比較型Ａ／Ｄ変換器は、アナログ
信号をサンプルホールドするサンプルホールド回路と、
逐次変化した基準値を設定する基準値設定回路と、サン
プルホールドされたアナログ信号と基準値設定回路で設
定された基準値との大小を逐次比較する比較回路とを有
するＡ／Ｄコンバータを複数備えてなるパイプライン式
逐次比較型Ａ／Ｄ変換器において、上記比較回路が、同
一のアナログ値と同一の基準値とを同時に比較する複数
のコンパレータと、これら複数のコンパレータの出力の
多数決により、アナログ値と基準値との大小を判定する
判定回路とを備えたことを特徴とする。A pipeline type successive approximation A / D converter of the present invention which achieves the above object, comprises a sample hold circuit for sampling and holding an analog signal,
A plurality of A / D converters each having a reference value setting circuit for setting a sequentially changed reference value and a comparison circuit for sequentially comparing the sampled and held analog signal and the reference value set by the reference value setting circuit In the pipelined successive approximation A / D converter, the comparator circuit compares a plurality of comparators that simultaneously compare the same analog value with the same reference value, and the majority of the outputs of the plurality of comparators causes the analog And a determination circuit for determining the magnitude of the value and the reference value.
【０００９】ここで、上記本発明のパイプラン式逐次比
較型Ａ／Ｄ変換器を半導体チップ上に作り込む場合、複
数のＡ／Ｄコンバータを構成するコンパレータが、半導
体チップ上に、異なるＡ／Ｄコンバータを構成するコン
パレータが順次隣接するように、循環的に配置されてい
ることが好ましい。Here, when the pipeline type successive approximation A / D converter of the present invention is built on a semiconductor chip, the comparators forming a plurality of A / D converters have different A / D converters on the semiconductor chip. It is preferable that the comparators forming the converter are cyclically arranged so as to be adjacent to each other.
【００１０】[0010]
【作用】本発明のパイプライン式逐次比較型Ａ／Ｄ変換
器は、１つのＡ／Ｄコンバータにつき複数個のコンパレ
ータを備え、それら複数個のコンパレータで同一のアナ
ログ値と同一の基準値とを同時に比較し、その多数決に
よってアナログ値と基準値との大小を判定するものであ
るため、コンパレータ間にばらつきがあってもそのばら
つきが誤差としてあらわれにくくなり、高精度のＡ／Ｄ
変換器が実現する。The pipeline type successive approximation A / D converter of the present invention is provided with a plurality of comparators per A / D converter, and the plurality of comparators generate the same analog value and the same reference value. Since the values are compared at the same time and the magnitude of the analog value and the reference value is determined by the majority decision, even if there is a difference between the comparators, the difference is unlikely to appear as an error, and the high precision A / D
The converter is realized.
【００１１】また、このＡ／Ｄ変換器を半導体チップ上
に形成する場合、コンパレータを上記のように循環的に
配置すると、コンパレータを作り込む位置の相違による
コンパレータの特性のばらつきが各Ａ／Ｄコンバータに
分散され、Ａ／Ｄコンバータ間の精度の均一化が図られ
る。Further, when the A / D converter is formed on a semiconductor chip, if the comparators are cyclically arranged as described above, variations in the characteristics of the comparators due to the difference in the positions where the comparators are built will occur in each A / D. It is distributed to the converters, and the accuracy of the A / D converters is made uniform.
【００１２】[0012]
【実施例】以下、本発明の実施例について説明する。図
１は、本発明のパイプライン式逐次比較型Ａ／Ｄ変換器
の一実施例を表わす部分回路ブロック図である。ここに
は、図４に示す複数のＡ／Ｄコンバータ１１，１２，１
３，１４のうちの１個に相当する回路が示されている。Embodiments of the present invention will be described below. FIG. 1 is a partial circuit block diagram showing an embodiment of a pipeline type successive approximation A / D converter of the present invention. Here, the plurality of A / D converters 11, 12, 1 shown in FIG.
A circuit corresponding to one of 3, 14 is shown.
【００１３】このＡ／Ｄコンバータ２０のアナログ入力
端子２１から入力されたアナログ信号はサンプルホール
ド回路２２でサンプルホールドされる。このサンプルホ
ールド回路２２にサンプルホールドされたアナログ値
は、比較回路２３を構成する３つのコンパレータ２４
ａ，２４ｂ，２４ｃに同時に入力される。また、このＡ
／Ｄコンバータ２０には、本発明にいう基準値設定回路
としてのＤ／Ａコンバータ２６が備えられており、その
Ｄ／Ａコンバータ２６から出力された基準値も各コンパ
レータ２４ａ，２４ｂ，２４ｃに入力される。The analog signal input from the analog input terminal 21 of the A / D converter 20 is sampled and held by the sample and hold circuit 22. The analog value sampled and held by the sample and hold circuit 22 is converted into three comparators 24 that form a comparison circuit 23.
It is simultaneously input to a, 24b, and 24c. Also, this A
The / D converter 20 is provided with a D / A converter 26 as a reference value setting circuit according to the present invention, and the reference value output from the D / A converter 26 is also input to each of the comparators 24a, 24b, 24c. To be done.
【００１４】各コンパレータ２４ａ，２４ｂ，２４ｃで
は、入力されたアナログ値と基準とを比較し、その比較
結果を多数決回路２５に渡す。多数決回路２５では多数
決により、サンプルホールド回路２２から入力されたア
ナログ値とＤ／Ａコンバータ２６から入力された基準値
の大小を判定する。このように、本実施例の比較回路２
３は、３つのコンパレータ２４ａ，２４ｂ，２４ｃと多
数決回路２５を備え、３つのコンパレータ２４ａ，２４
ｂ，２４ｃの大小比較結果を多数決で判定するようにし
たため、高精度のＡ／Ｄ変換器が構成される。Each of the comparators 24a, 24b, 24c compares the input analog value with the reference and passes the comparison result to the majority decision circuit 25. The majority decision circuit 25 decides the magnitude of the analog value inputted from the sample hold circuit 22 and the reference value inputted from the D / A converter 26 by the majority decision. Thus, the comparison circuit 2 of the present embodiment
3 includes three comparators 24a, 24b, 24c and a majority circuit 25, and three comparators 24a, 24
Since the magnitude comparison result of b and 24c is determined by the majority decision, a high precision A / D converter is configured.
【００１５】図２はコンパレータ２４ａ，２４ｂ，２４
ｃの半導体チップ上のレイアウト図である。ここには、
図１に示すＡ／Ｄコンバータ２０が、図４に示すように
４個備えられており、それら４個のＡ／Ｄコンバータ
の、合計１２個のコンパレータが、図２に示すように循
環的に配列されている。この図２の“ｉ−ｊ”（ｉ＝
１，２，３，４；ｊ＝１，２，３）はｉ番目のＡ／Ｄコ
ンバータのｊ番目のコンパレータを表わしている。FIG. 2 shows comparators 24a, 24b and 24.
It is a layout diagram on the semiconductor chip of c. here,
As shown in FIG. 4, four A / D converters 20 shown in FIG. 1 are provided, and a total of 12 comparators of the four A / D converters are cyclically arranged as shown in FIG. It is arranged. "I-j" (i =
1, 2, 3, 4; j = 1, 2, 3) represents the j-th comparator of the i-th A / D converter.
【００１６】本実施例では、この図２に示すように各Ａ
／Ｄコンバータのコンパレータを分散して配置したた
め、プロセスのばらつきや温度変化の影響が各Ａ／Ｄコ
ンバータに平均的に分散され、精度の揃ったＡ／Ｄコン
バータが形成される。図３は多数決回路の一例を示す図
である。出力Ｙは、３つの入力Ａ，Ｂ，Ｃのうちの、論
理が一致した任意の２つ以上の入力の論理と同一の論理
となる。In this embodiment, as shown in FIG.
Since the comparators of the A / D converters are arranged in a distributed manner, the influences of process variations and temperature changes are evenly distributed among the A / D converters, and an A / D converter with uniform accuracy is formed. FIG. 3 is a diagram showing an example of a majority decision circuit. The output Y has the same logic as the logic of any two or more inputs having the same logic among the three inputs A, B, and C.
【００１７】尚、上記実施例において、コンパレータを
３つ備え、かつ多数決回路を備えたことから回路規模は
大きくなる傾向にはあるが、逐次比較Ａ／Ｄコンバータ
のセル面積のほとんどの部分は、サンプルホールド回路
２２と、Ｄ／Ａコンバータ２６に通常備えられるラダー
抵抗が占めており、したがってコンパレータや多数決回
路が増えても、回路規模の増加分は極めてわずかで済
む。Although the circuit scale tends to increase due to the provision of the three comparators and the majority circuit in the above embodiment, most of the cell area of the successive approximation A / D converter is The sample-hold circuit 22 and the ladder resistor normally provided in the D / A converter 26 occupy the same. Therefore, even if the number of comparators and the majority circuit is increased, the increase in the circuit scale is extremely small.
【００１８】ここで、多数決回路を採用したときのばら
つき緩和の効果について説明する。ここではコンパレー
タの４コ中１コが他の３コとは異なった特性を有するも
のと仮定する。４個のＡ／Ｄコンバータを有し、それぞ
れが１コのコンパレータを持っている場合、コンパレー
タの総数は４コであるのでばらつきの影響が出る確率は
１００％である。Here, the effect of alleviating the variation when the majority circuit is adopted will be described. Here, it is assumed that one of the four comparators has different characteristics from the other three comparators. In the case of having four A / D converters and each having one comparator, the total number of comparators is four, and therefore the probability of influence of variations is 100%.
【００１９】４個のＡ／Ｄコンバータを有し、それぞれ
が５コのコンパレータを持っている場合、コンパレータ
の総数は２０コであり、そのうち５コが異なった特性の
コンパレータである。各Ａ／Ｄコンバータは５コのコン
パレータの多数決をとるので３個以上の異なった特性の
コンパレータが１つのＡ／Ｄコンバータに集中する確率
（すなわちばらつきの影響が出る確率）は約３０％であ
る。When four A / D converters are provided and each has five comparators, the total number of comparators is 20, and 5 of them are comparators having different characteristics. Since each A / D converter takes the majority vote of the five comparators, the probability that three or more comparators having different characteristics are concentrated in one A / D converter (that is, the probability of variation) is about 30%. .
【００２０】８個のＡ／Ｄコンバータを有し、それぞれ
が５コのコンパレータを持っている場合、コンパレータ
の総数は４０コであり、ばらつきの影響の出る確率は約
８％である。４個のＡ／Ｄコンバータを有し、それぞれ
が７コのコンパレータを持っている場合、コンパレータ
の総数は２８コであり、ばらつきの影響の出る確率は約
１６％である。When there are eight A / D converters and each has five comparators, the total number of comparators is 40, and the probability of influence of variations is about 8%. When four A / D converters are provided and each has seven comparators, the total number of comparators is 28, and the probability of influence of variations is about 16%.
【００２１】このようにコンパレータの総数が多いほ
ど、ばらつきの影響の出る確率は小さくなる。またばら
つきの原因はチップ上で突発的に起こるわけではないの
で、図２のように配置することにより、上で求めた確率
はさらに下がることになる。As described above, the larger the total number of comparators, the smaller the probability of the influence of variations. Further, since the cause of the variation does not occur suddenly on the chip, by arranging as shown in FIG. 2, the probability obtained above is further lowered.
【００２２】[0022]
【発明の効果】以上説明したように、本発明のパイプラ
イン式逐次比較型Ａ／Ｄ変換器によれば、コンパレータ
のばらつきが誤差に反映されにくくなり、高精度のＡ／
Ｄ変換器が実現する。As described above, according to the pipeline type successive approximation type A / D converter of the present invention, the variation of the comparator is less likely to be reflected in the error and the high precision A / D
A D converter is realized.
【図１】本発明のパイプライン式逐次比較型Ａ／Ｄ変換
器の一実施例を表わす部分回路ブロック図である。FIG. 1 is a partial circuit block diagram showing an embodiment of a pipelined successive approximation type A / D converter of the present invention.
【図２】コンパレータの半導体チップ上のレイアウト図
である。FIG. 2 is a layout diagram of a comparator on a semiconductor chip.
【図３】多数決回路の一例を示す図である。FIG. 3 is a diagram showing an example of a majority decision circuit.
【図４】パイプライン式逐次比較型Ａ／Ｄ変換器の概略
ブロック図である。FIG. 4 is a schematic block diagram of a pipeline type successive approximation type A / D converter.
【図５】図４に示すパイプライン式逐次比較型Ａ／Ｄ変
換器のタイミングチャートである。5 is a timing chart of the pipeline type successive approximation A / D converter shown in FIG.
２０ Ａ／Ｄコンバータ ２１ アナログ入力端子 ２３ 比較回路 ２４ａ，２４ｂ，２４ｃ コンパレータ ２５ 多数決回路 ２６ Ｄ／Ａコンバータ 20 A / D converter 21 Analog input terminal 23 Comparison circuit 24a, 24b, 24c Comparator 25 Majority decision circuit 26 D / A converter
Claims (2)
ンプルホールド回路と、逐次変化した基準値を設定する
基準値設定回路と、サンプルホールドされたアナログ値
と基準値設定回路で設定された基準値との大小を逐次比
較する比較回路とを有するＡ／Ｄコンバータを複数備え
てなるパイプライン式逐次比較型Ａ／Ｄ変換器におい
て、 前記比較回路が、同一のアナログ値と同一の基準値とを
同時に比較する複数のコンパレータと、これら複数のコ
ンパレータの出力の多数決により、前記アナログ値と前
記基準値との大小を判定する判定回路とを備えたことを
特徴とするパイプライン式逐次比較型Ａ／Ｄ変換器。1. A sample hold circuit for sample-holding an analog signal, a reference value setting circuit for setting a reference value that is successively changed, a sample-hold analog value and a reference value set by the reference value setting circuit. In a pipelined successive approximation type A / D converter including a plurality of A / D converters each having a comparison circuit for sequentially comparing with each other, the comparison circuit simultaneously compares the same analog value with the same reference value. A pipelined successive approximation type A / D converter comprising a plurality of comparators and a determination circuit for determining the magnitude of the analog value and the reference value by majority vote of the outputs of the plurality of comparators. .
前記コンパレータが、半導体チップ上に、異なるＡ／Ｄ
コンバータを構成するコンパレータが順次隣接するよう
に循環的に配置されてなることを特徴とするパイプラン
式逐次比較型Ａ／Ｄ変換器。2. The comparators constituting the plurality of A / D converters have different A / Ds on a semiconductor chip.
A pipeline type successive approximation type A / D converter characterized in that comparators constituting a converter are cyclically arranged so as to be successively adjacent to each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24024194A JPH08107354A (en) | 1994-10-04 | 1994-10-04 | Pipeline type successive approximation a/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24024194A JPH08107354A (en) | 1994-10-04 | 1994-10-04 | Pipeline type successive approximation a/d converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107354A true JPH08107354A (en) | 1996-04-23 |
Family
ID=17056561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24024194A Pending JPH08107354A (en) | 1994-10-04 | 1994-10-04 | Pipeline type successive approximation a/d converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107354A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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1994
- 1994-10-04 JP JP24024194A patent/JPH08107354A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021029 |