JPH08107279A - Manufacture of wiring board - Google Patents

Abstract

PURPOSE: To make it possible to form reliably a wiring pattern having a highly reliable via stud by a method wherein the wiring pattern is formed in a state that the via stud is completely covered with an etching resist of a shape dimension decided by specified functions. CONSTITUTION: While a via stud 105 is protected with an etching resist 106, a wiring pattern is formed on a conductor layer 102. At that time, the shape dimension of the etching resist 106 covering the stud 105 is decided by functions of the angle α of inclination of the wall surface of the stud 105 at the time of electroplating of a through hole provided in a plated resist 103, an angle βof inclination from a segment dropped vertically from a via stud top end part in the resist 106 covering the stud 105 to the surface of a substrate, the diameter (d) of the bottom of the stud 105, the height (h) of the stud 105 and an alignment error (δ) of a photomask. The wiring pattern is formed in a state that the stud 105 is completely covered with the resist 106.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、電子回路を実装する多
層配線基板の製造方法に係り、特にセラミックスのよう
な固体の基板上に、有機絶縁膜と金属導体膜とを交互に
積層して配線パターンを形成する工程を含む薄膜回路基
板の形成に好適な配線基板の製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a multilayer wiring board for mounting an electronic circuit, and in particular, an organic insulating film and a metal conductor film are alternately laminated on a solid substrate such as ceramics. The present invention relates to a method of manufacturing a wiring board suitable for forming a thin film circuit board including a step of forming a wiring pattern.

【０００２】[0002]

【従来の技術】セラミックスのような基板上に高密度な
薄膜配線パターンを形成する従来の配線基板の製造方法
の一例を、図４の工程断面図に従って説明する。2. Description of the Related Art An example of a conventional method of manufacturing a wiring board in which a high-density thin film wiring pattern is formed on a substrate such as ceramics will be described with reference to process sectional views of FIG.

【０００３】図４（ａ）に示すように、基板（図示せ
ず）にポリイミドを一定厚さにスピンナ塗布した後、乾
燥ベークし、絶縁層１０１を形成する。次いでこの基板
上にスパッタにより導体層１０２を形成する。図４
（ｂ）に示すように、第１のフォトリソグラフ工程によ
り導体層１０２上にフォトレジストをスピンナ塗布し、
露光、現像を経てスルーホール１０４を有するめっきレ
ジスト１０３を形成する。めっきレジスト１０３を硬化
させるため、通常は、この後の電気めっき工程に先行し
てポストベークを行なう。図４（ｃ）に示すように、電
気めっきでスルーホール１０４に金属導体を埋込みビア
スタッド１０５を形成する。次いで図４（ｄ）に示すよ
うに、めっきレジスト１０３を剥離、除去する。As shown in FIG. 4A, a substrate (not shown) is spin-coated with polyimide to a constant thickness and then dried and baked to form an insulating layer 101. Next, the conductor layer 102 is formed on this substrate by sputtering. FIG.
As shown in (b), a photoresist is spinner-coated on the conductor layer 102 by the first photolithography process,
A plating resist 103 having a through hole 104 is formed through exposure and development. In order to cure the plating resist 103, post baking is usually performed prior to the subsequent electroplating step. As shown in FIG. 4C, a via stud 105 is formed by embedding a metal conductor in the through hole 104 by electroplating. Next, as shown in FIG. 4D, the plating resist 103 is peeled and removed.

【０００４】図４（ｅ）に示すように、第２のフォトリ
ソグラフ工程の前半で、レジスト塗布、露光、現像を行
い、ビアスタッド１０５、及び配線導体形成領域１０７
上にエッチングレジストパターン１０６を形成する。こ
のエッチングレジスト１０６はビアスタッド１０５を覆
うのに必要な大きさであり、通常はホトマスクの位置ず
れ量から決まる値である。図４（ｆ）に示すように、第
２のフォトリソグラフ工程の後半で、このエッチングレ
ジスト１０６をマスクとして導体層１０２を部分的にエ
ッチング除去し、次いで図４（ｇ）に示すように、エッ
チングレジスト１０６を除去して配線パターンを形成す
る。図４（ｈ）に示すように、ビアスタッド１０５およ
び配線パターン上を含む基板全面に層間絶縁層１０８を
塗布し、更に図４（ｉ）に示すように、ビアスタッド１
０５上の絶縁層１０８をプラズマエッチング等の方法で
除去して表面を露出させて一層分の配線層を形成する。
この後、必要に応じて図４（ａ）〜図４（ｉ）工程を繰
り返す。As shown in FIG. 4E, resist coating, exposure, and development are performed in the first half of the second photolithography process to form the via stud 105 and the wiring conductor formation region 107.
An etching resist pattern 106 is formed on top. The etching resist 106 has a size necessary to cover the via stud 105, and is usually a value determined by the amount of position shift of the photomask. As shown in FIG. 4F, in the latter half of the second photolithography process, the conductor layer 102 is partially etched away using the etching resist 106 as a mask, and then as shown in FIG. The resist 106 is removed to form a wiring pattern. As shown in FIG. 4H, the interlayer insulating layer 108 is applied to the entire surface of the substrate including the via stud 105 and the wiring pattern, and further, as shown in FIG.
The insulating layer 108 on 05 is removed by a method such as plasma etching to expose the surface to form a wiring layer for one layer.
After that, the steps of FIGS. 4A to 4I are repeated if necessary.

【０００５】このような配線基板の製造方法は、微細な
ビアスタッド１０５が電気めっきを用いて形成できるた
め高密度配線に適し、かつ、無電解めっきでビアスタッ
ドを形成するのに比べてめっきの不析出と言ったような
欠陥の発生が少ないと云う点で優れている。なお、この
種の配線基板の製造方法に関連するものとして、例えば
特開平３−６０１８８号公報が挙げられる。The method for manufacturing such a wiring board is suitable for high-density wiring because the fine via studs 105 can be formed by electroplating, and the via studs can be formed by electroless plating as compared with forming via studs. It is excellent in that it is less likely to cause defects such as non-precipitation. Note that, for example, Japanese Patent Application Laid-Open No. 3-60188 can be cited as one related to the method for manufacturing a wiring board of this type.

【０００６】[0006]

【発明が解決しようとする課題】しかし、図４で説明し
た従来方法により配線パターンを形成したところ、スル
ーホールの高さが数ミクロンメータを越える場合には、
図４（ｂ）のめっきレジスト１０３に形成されたスルー
ホール１０４は垂直な形状を得ることが難しく、図５に
部分拡大図を示すように、めっきレジスト１０３は厚さ
方向に広がって、スルーホール１０４の径は厚さ方向に
大きくなる傾向を持つ。この広がりの原因は、この後の
電気めっき工程に先行してポストベークを行なうからで
あって、スルーホール形成後の加熱処理によってめっき
レジスト１０３が収縮するために生じる現象である。し
かし、このポストベークは、めっきレジストの硬化と、
下地との接着性を良くするためには必要であり、これに
より電気めっきを行なう際の鋳型となる良好なスルーホ
ールを得るこができる。However, when the wiring pattern is formed by the conventional method described in FIG. 4 and the height of the through hole exceeds several micrometers,
It is difficult to obtain the vertical shape of the through hole 104 formed in the plating resist 103 of FIG. 4B, and as shown in the partially enlarged view of FIG. 5, the plating resist 103 spreads in the thickness direction to form the through hole. The diameter of 104 tends to increase in the thickness direction. The reason for this spread is that post-baking is performed prior to the subsequent electroplating step, and is a phenomenon that occurs because the plating resist 103 contracts due to the heat treatment after forming the through holes. However, this post-baking is due to the hardening of the plating resist,
It is necessary in order to improve the adhesiveness to the base, and it is possible to obtain a good through hole that serves as a template for electroplating.

【０００７】このため、厚さ方向に広がりを持つこのレ
ジストをめっきマスク１０３として電気めっきによりビ
アスタッド１０５を形成すると図６の斜視図に示すよう
に、ビアスタッド１０５は高さ方向に広がった形状とな
る。一方、エッチングのマスクとして形成したエッチン
グレジスト１０６は図７の斜視図に示すように厚さ方向
に対して小さくなる。このためにビアスタッド１０５を
覆うエッチングレジスト１０６の大きさがビアスタッド
径に対して小さい場合は、図示のようにビアスタッド１
０５をエッチングレジスト１０６で十分に覆いきれず
に、ビアスタッド１０５の一部、稜線部分がエッチング
レジスト１０６からはみ出してしまう。For this reason, when the via stud 105 is formed by electroplating using this resist having a spread in the thickness direction as a plating mask 103, the via stud 105 has a shape spread in the height direction as shown in the perspective view of FIG. Becomes On the other hand, the etching resist 106 formed as an etching mask becomes smaller in the thickness direction as shown in the perspective view of FIG. Therefore, when the size of the etching resist 106 covering the via stud 105 is smaller than the diameter of the via stud, the via stud 1 is formed as shown in the figure.
05 cannot be sufficiently covered with the etching resist 106, and a part of the via stud 105 and the ridge line portion protrude from the etching resist 106.

【０００８】この状態で図４（ｆ）工程により導体層１
０２のエッチングを行うと、図８の斜視図に示したよう
に、ビアスタッド１０５も部分的に１０５ａで表示した
ようにエッチングされてしまい、正常なビアスタッドの
形状を得ることができなかった。In this state, the conductor layer 1 is formed by the step of FIG.
When the etching of No. 02 was performed, as shown in the perspective view of FIG. 8, the via stud 105 was also partially etched as indicated by 105a, and the normal shape of the via stud could not be obtained.

【０００９】上記従来工程で薄膜配線の形成を行うこと
は、高密度な配線パターンを得られる利点がある反面、
パターン設計を誤るとビアスタッド１０５の形状が不完
全となって、上下の配線層１０７が確実に接続できない
場合が生じるので、高密度配線基板においては、配線歩
留りと共に配線基板の信頼性が著しく低下すると云う問
題があった。Forming the thin film wiring in the conventional process has an advantage that a high density wiring pattern can be obtained, but
If the pattern design is incorrect, the shape of the via stud 105 may become incomplete and the upper and lower wiring layers 107 may not be reliably connected. Therefore, in a high-density wiring board, the wiring yield and the reliability of the wiring board are significantly reduced. There was a problem with that.

【００１０】したがって、本発明の目的は上記従来の問
題点を解消することにあり、信頼性の高いビアスタッド
を有する配線パターンを確実に形成することのできる改
良された配線基板の製造方法を提供することにある。更
に具体的には、従来のプロセスで薄膜配線を形成する場
合にもビアスタッドの先端がエッチングレジストから露
出しないような最適のエッチングレジストパターンの形
状を確実に実現し得る配線基板の製造方法を提供するこ
とにある。Therefore, an object of the present invention is to solve the above-mentioned conventional problems, and to provide an improved method of manufacturing a wiring board capable of reliably forming a wiring pattern having a highly reliable via stud. To do. More specifically, the present invention provides a method for manufacturing a wiring board that can surely realize an optimum etching resist pattern shape such that the tip of a via stud is not exposed from an etching resist even when a thin film wiring is formed by a conventional process. To do.

【００１１】[0011]

【課題を解決するための手段】上記の課題を解決するた
めにはフォトレジスト膜形成後の、めっきレジストへの
スルーホール形成時およびエッチングレジスト形成時
に、現像後のレジスト膜側壁が垂直からどの程度傾いて
いるか各々の傾斜角度αおよびβを把握し、この値とビ
アスタッドの高さｈから計算により求められる寸法を、
ビアスタッドの底面径ｄ及びエッチングレジスト形成時
におけるホトマスクの重ね合わせ精度δに加えた値をエ
ッチングレジストのパターン径寸法とすることで解決で
きる。[Means for Solving the Problems] In order to solve the above-mentioned problems, how much the side wall of a resist film after development is vertical from the time of forming a through hole in a plating resist and forming an etching resist after forming a photoresist film. Grasp the inclination angles α and β of each inclination, and calculate the dimension calculated from this value and the height h of the via stud.
This can be solved by setting the value added to the bottom diameter d of the via stud and the overlay accuracy δ of the photomask when forming the etching resist as the pattern diameter dimension of the etching resist.

【００１２】すなわち、本発明の具体的な目的達成手段
を以下に説明すると、上記目的は、絶縁層と導体層とを
交互に複数回繰り返し積層する工程と、導体層上に第１
のフォトレジスト膜を形成し、フォトリソグラフ工程に
よりスルーホールが設けられためっきレジストを形成し
てから、電気めっきによりスルーホール内にビアスタッ
ドを形成する工程と、ビアスタッドを第２のフォトレジ
ストによって形成したエッチングレジストで保護しなが
らフォトリソグラフ工程により導体層に配線パターンを
形成する工程とを有して成る多層配線基板の製造方法で
あって、前記エッチングレジストでビアスタッドを保護
しながら導体層に配線パターンを形成するに際しては、
ビアスタッドを被覆するエッチングレジストの形状寸法
を、めっきレジストに形成されたスルーホールの電気め
っき時における壁面傾斜角度α、ビアスタッドを被覆す
るエッチングレジストのビアスタッド頂端部から基板面
に垂直に下ろした線分からの傾斜角β、ビアスタッドの
底面径ｄ、ビアスタッドの高さ寸法ｈ、およびフォトマ
スクの位置合わせ誤差δの関数で決め、ビアスタッドが
エッチングレジストによって完全に被覆された状態で配
線パターンを形成する工程として成る配線基板の製造方
法により、達成される。That is, the specific means for achieving the object of the present invention will be described below. The above object is to provide a step of repeatedly laminating an insulating layer and a conductor layer alternately a plurality of times, and a first step on the conductor layer.
Forming a photoresist film and forming a plating resist having a through hole by a photolithography process, and then forming a via stud in the through hole by electroplating, and forming the via stud by a second photoresist. A method of manufacturing a multi-layer wiring board comprising a step of forming a wiring pattern on a conductor layer by a photolithography process while protecting the conductor layer while protecting the via stud with the etching resist. When forming the wiring pattern,
The shape of the etching resist covering the via studs was lowered vertically from the via stud top end of the etching resist covering the via studs to the substrate surface by the wall surface inclination angle α during electroplating of the through holes formed in the plating resists. The wiring pattern with the via stud completely covered by the etching resist, determined by the functions of the inclination angle β from the line segment, the bottom diameter d of the via stud, the height dimension h of the via stud, and the alignment error δ of the photomask. This is achieved by a method for manufacturing a wiring board, which comprises the step of forming

【００１３】更に具体的には、ビアスタッドを被覆する
エッチングレジストのパターン径Ｄが、Ｄ≧ｄ＋２ｈ
（ｔａｎα＋ｔａｎβ）＋δとなる条件下でフォトマス
クの位置合わせを行ない、ビアスタッドがエッチングレ
ジストで完全に被覆された状態で配線パターンを形成す
る工程として成る配線基板の製造方法により、達成され
る。More specifically, the pattern diameter D of the etching resist covering the via stud is D ≧ d + 2h
This is achieved by a method of manufacturing a wiring board, which comprises a step of aligning a photomask under the condition of (tan α + tan β) + δ and forming a wiring pattern with the via stud completely covered with an etching resist.

【００１４】第１のフォトレジスト（めっきレジスト）
と第２のフォトレジスト（エッチングレジスト）とは、
それぞれ異なる特性のフォトレジストとすることもでき
るが、両者を同一のフォトレジストで構成することが実
用的で好ましい。この場合にはα＝βとなり、上式はｄ
＋４ｈ・ｔａｎα＋δとなり、Ｄ≧ｄ＋４ｈ・ｔａｎα
＋δの条件下でフォトマスクの位置合わせを行ない、ビ
アスタッドがエッチングレジストで完全に被覆された状
態で配線パターンを形成する工程とすればよい。First photoresist (plating resist)
And the second photoresist (etching resist)
Although it is possible to use photoresists having different characteristics, it is practical and preferable to use the same photoresist for both. In this case, α = β, and the above equation is d
+ 4h · tan α + δ, and D ≧ d + 4h · tan α
The photomask may be aligned under the condition of + δ and the wiring pattern may be formed with the via stud completely covered with the etching resist.

【００１５】[0015]

【作用】図１の断面模式図を用いて説明すると、この図
からビアスタッド１０５がエッチングレジスト１０６か
ら露出しない条件を求める。先ず、ビアスタッド１０５
を形成するための、めっきレジスト１０６に形成された
スルーホールの側壁が垂直より角度α傾くとすると、こ
のめっきレジストを鋳型として作られたビアスタッド１
０５は、その側壁が図１のように角度αでビアスタッド
の高さｈの方向に広がりを持つ。Operation will be described with reference to the schematic sectional view of FIG. 1. From this figure, the conditions under which the via stud 105 is not exposed from the etching resist 106 will be determined. First, via stud 105
Assuming that the side wall of the through hole formed in the plating resist 106 for forming the structure is inclined at an angle α with respect to the vertical, the via stud 1 formed by using this plating resist as a mold is formed.
No. 05 has a side wall with an angle α as shown in FIG. 1 and extends in the direction of the height h of the via stud.

【００１６】一方、エッチングレジスト１０６の側壁が
基板垂直方向から角度β傾くとすると、ビアスタッド頂
上のエッジ部とエッチングレジスト１０６の側壁が接す
る限界の寸法は図１のようになる。On the other hand, if the side wall of the etching resist 106 is inclined at an angle β from the direction perpendicular to the substrate, the critical dimension at which the edge portion of the top of the via stud and the side wall of the etching resist 106 are in contact is as shown in FIG.

【００１７】すなわち、エッチングレジスト１０６のパ
ターン寸法Ｄが、ビアスタッド１０５の底面径ｄに２倍
の（ｈ・ｔａｎα＋ｈ・ｔａｎβ）を加えた寸法とな
る。そこで、エッチングレジスト１０６のパターン寸法
ＤをＤ≧ｄ＋２ｈ（ｔａｎα＋ｔａｎβ）＋δとするこ
とで、ビアスタッド１０５はエッチングレジスト１０６
から露出しなくなり、確実に被覆される。ここで、δは
ホトマスクの位置合わせ誤差に係る値である。That is, the pattern dimension D of the etching resist 106 is a dimension obtained by adding twice (h · tan α + h · tan β) to the bottom surface diameter d of the via stud 105. Therefore, by setting the pattern dimension D of the etching resist 106 to be D ≧ d + 2h (tan α + tan β) + δ, the via stud 105 becomes the etching resist 106.
It is not exposed from the outside and is surely covered. Here, δ is a value related to the alignment error of the photomask.

【００１８】[0018]

【実施例】以下、本発明の一実施例を図２の工程断面図
にしたがって順次説明する。図２は基本的には従来例で
説明した製造工程図と同一である。図２（ａ）は、ムラ
イトセラミックス基板上（図面省略）に基板の平坦化と
セラミックス基板上の導体部分との絶縁を兼ねて、ポリ
イミド膜１０１を厚さ２０μｍ塗布し、４００℃で１時
間ベークした後、スパッタ装置で導体膜１０２を形成し
た状態を示している。ポリイミド材料としては日立化成
工業（株）の商品名ＰＩＱ−３２５０を使用し、導体層
１０２としてはポリイミドとの接着層としてＣｒを０．
０７μｍ、導体金属としてＣｕを５．０μｍ、更にＣｕ
の酸化保護層としてＣｒを０．０５μｍ連続成膜し、３
層の導体層とした。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below in sequence with reference to the process sectional view of FIG. FIG. 2 is basically the same as the manufacturing process diagram described in the conventional example. In FIG. 2A, a polyimide film 101 is applied on a mullite ceramics substrate (not shown) for a thickness of 20 μm for both flattening of the substrate and insulation of a conductor portion on the ceramics substrate, and baking is performed at 400 ° C. for 1 hour. After that, the state where the conductor film 102 is formed by the sputtering apparatus is shown. As the polyimide material, PIQ-3250 under the trade name of Hitachi Chemical Co., Ltd. is used, and as the conductor layer 102, Cr is used as an adhesive layer with polyimide to a thickness of 0.
07 μm, Cu as conductor metal 5.0 μm, Cu
Cr as an oxidation protection layer of 0.05 μm is continuously formed, and 3
The conductor layer of the layer.

【００１９】図２（ｂ）は導体膜１０２の上に第１のフ
ォトレジストを塗布、ベーク、露光、現像して、スルー
ホールが設けられためっきレジスト１０６を形成し、ス
ルーホール底部のめっき前処理、電気めっきの工程を経
て得られたビアスタッド１０５の断面形状を示してい
る。本形状を得るまでの具体的な工程を述べると、先
ず、導体膜１０２の上に第１のフォトレジストとしてヘ
キスト社製の商品名ＬＰ１０（ポジ型レジスト）を２０
μｍの厚さにスピンナ塗布し、９０℃で３０分間ベーク
する。次に、所望のビアスタッド（この例では断面矩形
状）のパターンが得られるホトマスクを用いて密着露光
型の露光機で露光、現像を行ないフォトレジスト膜にス
ルーホールを形成し、めっきレジスト１０３を形成し
た。フォトマスクは、現像後のレジスト寸法、すなわ
ち、スルーホールの底面径（ビアスタッドの底面径とな
る）ｄ＝２０μｍの矩形となる形状を用い、露光量は１
０００ｍＪ／ｃｍ²とした。また、現像液にはヘキスト
社製の商品名ＡＺ３０３Ｎを用いている。現像後は、め
っき前処理として酸素プラズマによりスルーホール底部
の汚れを除去し、表面に露出した導体層（Ｃｒ層）をエ
ッチング除去し、下地のＣｕ層を露出させる。この時点
でめっきレジスト１０３は基板の垂直面に対してα＝２
０±５度の角度が生じている。In FIG. 2B, the first photoresist is applied, baked, exposed and developed on the conductor film 102 to form a plating resist 106 having through holes, and the bottom of the through holes is not plated. The cross-sectional shape of the via stud 105 obtained through the process of processing and electroplating is shown. A specific process for obtaining this shape will be described. First, on the conductor film 102, a trade name LP10 (positive resist) manufactured by Hoechst Co., Ltd. as a first photoresist is used.
A spinner is applied to a thickness of μm and baked at 90 ° C. for 30 minutes. Next, a contact mask type exposure machine is used to perform exposure and development using a photomask capable of obtaining a desired via stud (rectangular cross section in this example) pattern to form a through hole in the photoresist film, and the plating resist 103 is formed. Formed. The photomask has a resist size after development, that is, a rectangular shape having a bottom diameter of the through hole (which is the bottom diameter of the via stud) d = 20 μm, and the exposure amount is 1
It was set to 000 mJ / cm ² . Further, as a developing solution, a trade name AZ303N manufactured by Hoechst Co. is used. After the development, as a pre-plating treatment, oxygen plasma is used to remove stains on the bottom of the through hole, and the conductor layer (Cr layer) exposed on the surface is removed by etching to expose the underlying Cu layer. At this point, the plating resist 103 is α = 2 with respect to the vertical surface of the substrate.
An angle of 0 ± 5 degrees occurs.

【００２０】Ｃｒのエッチングにはフェリシアン化カリ
の４０℃溶液（フェリシアン化カリ：２００ｇ／ｌ、Ｋ
ＯＨ：５ｇ／ｌ、ＫＣｌ：１００ｇ／ｌの水溶液）を用
いて５分間行い、その後水洗を１分間行った。次に１０
％硫酸によるＣｕ酸化膜の除去を１分間行った後、硫酸
銅めっき浴中で５０分間の電気めっきを行った。めっき
条件は電流密度が１Ａ／ｄｍ²で、めっき液の組成はＣ
ｕＳＯ₄：７５ｇ／ｌ、Ｈ₂ＳＯ₄：１８０ｇ／ｌ、ＨＣ
ｌ：６０ｍｇ／ｌ、添加剤：１０ｍｌ／ｌである。この
結果、ビアスタッド１０５の高さｈ＝１３±２μｍが得
られた。For etching of Cr, a solution of potassium ferricyanide at 40 ° C. (potassium ferricyanide: 200 g / l, K
OH: 5 g / l, KCl: 100 g / l aqueous solution) was used for 5 minutes, followed by washing with water for 1 minute. Then 10
After removing the Cu oxide film with 1% sulfuric acid for 1 minute, electroplating was performed for 50 minutes in a copper sulfate plating bath. The plating conditions were a current density of 1 A / dm ² and a plating solution composition of C
uSO ₄ : 75 g / l, H ₂ SO ₄ : 180 g / l, HC
1: 60 mg / l, additive: 10 ml / l. As a result, the height h of the via stud 105 was 13 ± 2 μm.

【００２１】図２（ｃ）は、第２のフォトレジストとし
てレジスト１０６を塗布して、ビアスタッド１０５と配
線導体を覆うようなパターン形状に所定のフォトマスク
を用いて露光し、現像して、エッチングレジストパター
ン１０６を形成する。レジスト塗布から露光現像に至る
工程は、材料、条件とも図２（ｂ）のレジスト加工条件
と同一である。この時、エッチングレジスト１０６でビ
アスタッド１０５を完全に覆うための条件Ｄは、式ｄ＋
２ｈ（ｔａｎα＋ｔａｎβ）＋δで求めた値よりも大き
いことである。この場合、図２（ｂ）および図２（ｃ）
の両工程共にレジストの形成プロセスは同一であるので
α＝βとなり、上式はｄ＋４ｈ・ｔａｎα＋δとなる。In FIG. 2C, a resist 106 is applied as a second photoresist, and a pattern shape that covers the via stud 105 and the wiring conductor is exposed and developed using a predetermined photomask, An etching resist pattern 106 is formed. The steps from resist application to exposure and development are the same as the resist processing conditions of FIG. 2B in terms of materials and conditions. At this time, the condition D for completely covering the via stud 105 with the etching resist 106 is expressed by the formula d +
It is larger than the value obtained by 2h (tan α + tan β) + δ. In this case, FIG. 2 (b) and FIG. 2 (c)
Since the resist forming process is the same in both steps, α = β, and the above equation is d + 4h · tan α + δ.

【００２２】この式を本実施例の製造工程の例に当ては
めると、ビアスタッドの底面径ｄは２０μｍ、ビアスタ
ッド高さｈは最高値を考えて１５μｍ、めっきレジスト
側壁の傾斜角度αも最大値で考えると２５度となる。ま
た、フォトマスクの位置合わせ精度δは±３μｍであ
る。このため、エッチングレジストの最小必要径は（２
０＋４×１５×ｔａｎ２５＋３）となる。すなわち、Ｄ
＝５１μｍのエッチングレジスト径で覆うことにより無
欠陥のビアスタッド１０５が形成できる。When this equation is applied to the example of the manufacturing process of this embodiment, the bottom diameter d of the via stud is 20 μm, the via stud height h is 15 μm considering the maximum value, and the inclination angle α of the side wall of the plating resist is also the maximum value. It will be 25 degrees. Further, the alignment accuracy δ of the photomask is ± 3 μm. Therefore, the minimum required diameter of the etching resist is (2
0 + 4 × 15 × tan25 + 3). That is, D
The defect-free via stud 105 can be formed by covering with an etching resist diameter of = 51 μm.

【００２３】図２（ｄ）は、エッチングレジスト１０６
で覆われた部分を除いて、導体層１０２を部分的にエッ
チング除去したものである。導体層１０２のエッチング
はＣｒ／Ｃｕ／Ｃｒの順に行い、Ｃｒのエッチングは前
述のフェリシアン化カリ溶液を用い、Ｃｕのエッチング
には燐酸、酢酸の混合溶液を用いてスプレーエッチング
を行った。この方法でエッチングを行うと配線導体１０
７は片側約２μｍのサイドエッチング量が入り、導体１
０７の側壁には約７０度の傾きが発生した。このために
厚さ５μｍの導体層１０２をエッチング加工すると導体
層上側寸法はレジスト寸法より７．６μｍ細くなり、５
１μｍのエッチングレジスト径Ｄで覆われたビアスタッ
ド１０５の導体パターン径は４３．４μｍとなった。FIG. 2D shows the etching resist 106.
The conductor layer 102 is partially removed by etching except the portion covered with. The conductor layer 102 was etched in the order of Cr / Cu / Cr, the above-mentioned potassium ferricyanide solution was used for the etching of Cr, and the mixed etching solution of phosphoric acid and acetic acid was used for the etching of Cu. When the etching is performed by this method, the wiring conductor 10
7 has a side etching amount of about 2 μm on one side, and conductor 1
An inclination of about 70 degrees occurred on the side wall of 07. Therefore, when the conductor layer 102 having a thickness of 5 μm is etched, the upper dimension of the conductor layer becomes 7.6 μm smaller than the resist dimension.
The conductor pattern diameter of the via stud 105 covered with the etching resist diameter D of 1 μm was 43.4 μm.

【００２４】図２（ｅ）は（ｄ）で図示した工程から、
エッチングレジスト１０６を剥離した後、ポリイミド１
０８を２０μｍの厚さにスピンナー塗布して４００℃で
１時間ベークした状態を示している。ポリイミド材料と
しては日立化成工業（株）の商品名ＰＩＱ−３２５０を
使用した。FIG. 2 (e) shows the process shown in FIG.
After removing the etching resist 106, polyimide 1
8 shows a state in which 08 is applied to a thickness of 20 μm by a spinner and baked at 400 ° C. for 1 hour. As the polyimide material, trade name PIQ-3250 manufactured by Hitachi Chemical Co., Ltd. was used.

【００２５】最後に、ビアスタッド１０５の上部を覆っ
ているポリイミド１０８を研磨により除去して、一層分
の薄膜配線工程が完成する。この後の工程は、必要に応
じて図２（ａ）に戻り、同一の工程を複数回繰り返すこ
とにより薄膜多層配線基板が完成する。Finally, the polyimide 108 covering the upper part of the via stud 105 is removed by polishing, and the thin film wiring process for one layer is completed. The subsequent process returns to FIG. 2A as necessary, and the same process is repeated a plurality of times to complete the thin film multilayer wiring board.

【００２６】図２は配線構造を各工程毎に断面方向から
見た構造図として示したものであるが、図３は図２
（ｅ）の工程での配線構造を平面図としてみた構造を示
す。配線導体１０７の上にビアスタッド１０５が乗って
おり、層間絶縁膜１０８は全面に均一に塗布してあるの
で図には示していない。なお、本実施例で得られた各部
の寸法を数値（単位μｍ）で図３中に示した。FIG. 2 shows the wiring structure as a structural view seen from the cross-sectional direction for each step, while FIG.
The structure which looked at the wiring structure in the process of (e) as a top view is shown. The via studs 105 are placed on the wiring conductors 107, and the interlayer insulating film 108 is uniformly applied to the entire surface, so that it is not shown in the drawing. The dimensions of each part obtained in this example are shown in FIG. 3 as numerical values (unit: μm).

【００２７】[0027]

【発明の効果】以上詳述したように本発明により、所期
の目的を達成することができた。すなわち、配線導体膜
を形成後に、めっきレジストに設けたスルーホール内に
電気めっきを用いて配線の上下層を電気的に接続するた
めのビアスタッドを形成し、しかる後にエッチングレジ
ストでビアスタッドを保護しながら所望の配線パターン
を形成する工程において、エッチングレジストの形状寸
法を、レジストのだれ形状（めっきレジスト側壁の傾き
角度α、エッチングレジスト側壁の傾き角度β）とビア
スタッドの高さｈ、ビアスタッドの底面径ｄ、及びフォ
トマスクの重ね合わせ誤差δの関数で最適値を求めるこ
とにした。As described above in detail, according to the present invention, the intended purpose can be achieved. That is, after forming the wiring conductor film, a via stud for electrically connecting the upper and lower layers of the wiring is formed by electroplating in the through hole provided in the plating resist, and then the via stud is protected by the etching resist. However, in the step of forming a desired wiring pattern, the shape dimension of the etching resist is defined by the resist sag shape (plating resist side wall inclination angle α, etching resist side wall inclination angle β), via stud height h, and via stud. The optimum value is determined by the function of the bottom surface diameter d of, and the overlay error δ of the photomask.

【００２８】これにより、ビアスタッドは確実にレジス
トで保護されるようになり、導体層をエッチングして回
路パターンを形成する際に、ビアスタッドの形状が変形
ダメージを受けるものがなくなった。このため上下の導
体層の接続欠陥が大幅に減少して高歩留まりの信頼性の
高い配線基板が得られた。As a result, the via studs are surely protected by the resist, and when the conductor layer is etched to form the circuit pattern, the shape of the via stud is not subject to deformation damage. For this reason, connection defects in the upper and lower conductor layers were significantly reduced, and a highly reliable wiring board with a high yield was obtained.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理を説明するためのレジスト寸法を
決める要因を示した工程途中の構造断面図。FIG. 1 is a structural cross-sectional view showing a factor for determining a resist size for explaining the principle of the present invention during a process.

【図２】本発明の一実施例となる製造工程を示した断面
図。FIG. 2 is a sectional view showing a manufacturing process according to an embodiment of the present invention.

【図３】同じく配線導体とビアスタッドの一構造例を示
す平面図。FIG. 3 is a plan view showing one structural example of the wiring conductor and the via stud.

【図４】従来の製造工程を示した断面図。FIG. 4 is a cross-sectional view showing a conventional manufacturing process.

【図５】レジストのスルーホール側壁に発生する傾きを
示す工程途中の構造断面図。FIG. 5 is a structural cross-sectional view showing a slope generated on a sidewall of a through hole of a resist during a process.

【図６】ビアスタッドの斜視図。FIG. 6 is a perspective view of a via stud.

【図７】従来のレジスト寸法が不適切な場合のエッチン
グレジストの形状を模式的に示した斜視図。FIG. 7 is a perspective view schematically showing the shape of an etching resist when the conventional resist dimensions are inappropriate.

【図８】図７のエッチングレジストを用いて配線パター
ンを形成した場合に生じるビアスタッドの欠陥を模式的
に示した斜視図。8 is a perspective view schematically showing a defect of a via stud that occurs when a wiring pattern is formed using the etching resist of FIG.

【符号の説明】[Explanation of symbols]

１０１…絶縁層（ポリイミド膜）、 １０２…導体層、 １０３…第１のフォトレジスト（めっきレジスト）、 １０４…スルーホール、 １０５…ビアスタッド、 １０６…第２のフォトレジスト（エッチングレジス
ト）、 １０７…配線導体、 １０８…層間絶縁膜。101 ... Insulating layer (polyimide film), 102 ... Conductor layer, 103 ... First photoresist (plating resist), 104 ... Through hole, 105 ... Via stud, 106 ... Second photoresist (etching resist), 107 ... Wiring conductor, 108 ... Interlayer insulating film.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】絶縁層と導体層とを交互に複数回繰り返し
積層する工程と、導体層上に第１のフォトレジスト膜を
形成し、フォトリソグラフ工程によりスルーホールを設
けためっきレジスト形成してから、電気めっきによりス
ルーホール内にビアスタッドを形成する工程と、ビアス
タッドを第２のフォトレジストによって形成したエッチ
ングレジストで保護しながらフォトリソグラフ工程によ
り導体層に配線パターンを形成する工程とを有して成る
多層配線基板の製造方法であって、前記エッチングレジ
ストでビアスタッドを保護しながら導体層に配線パター
ンを形成するに際しては、ビアスタッドを被覆するエッ
チングレジストの形状寸法を、めっきレジストに設けら
れたスルーホールの電気めっき時における壁面傾斜角度
α、ビアスタッドを被覆するエッチングレジストのビア
スタッド頂端部から基板面に垂直に下ろした線分からの
傾斜角β、ビアスタッドの底面径ｄ、ビアスタッドの高
さ寸法ｈ、およびフォトマスクの位置合わせ誤差δの関
数で決め、ビアスタッドがエッチングレジストによって
完全に被覆された状態で配線パターンを形成する工程と
して成る配線基板の製造方法。1. A step of repeatedly laminating an insulating layer and a conductor layer alternately a plurality of times, a first photoresist film is formed on the conductor layer, and a plating resist having through holes is formed by a photolithography step. From the above, there is a step of forming a via stud in the through hole by electroplating and a step of forming a wiring pattern on the conductor layer by a photolithography step while protecting the via stud with an etching resist formed by a second photoresist. The method of manufacturing a multilayer wiring board according to claim 1, wherein when forming the wiring pattern on the conductor layer while protecting the via stud with the etching resist, the shape dimension of the etching resist covering the via stud is provided in the plating resist. Inclination angle α, via stud at the time of electroplating through holes As a function of the inclination angle β from the line of the etching resist to be coated, which is dropped from the top end of the via stud perpendicular to the substrate surface, the bottom diameter d of the via stud, the height dimension h of the via stud, and the alignment error δ of the photomask. A method of manufacturing a wiring board, which comprises the step of forming a wiring pattern with the via stud completely covered with an etching resist. 【請求項２】ビアスタッドを被覆するエッチングレジス
トのパターン径Ｄが、Ｄ≧ｄ＋２ｈ（ｔａｎα＋ｔａｎ
β）＋δとなる条件下でフォトマスクの位置合わせを行
ない、ビアスタッドがエッチングレジストで完全に被覆
された状態で配線パターンを形成する工程として成る請
求項１記載の配線基板の製造方法。2. The pattern diameter D of the etching resist covering the via stud is D ≧ d + 2h (tan α + tan).
2. The method for manufacturing a wiring board according to claim 1, which comprises the step of aligning the photomask under the condition of β) + δ and forming the wiring pattern with the via stud completely covered with the etching resist.