JPH08107212A - 薄膜トランジスタ・マトリクス基板及びその製造方法 - Google Patents
薄膜トランジスタ・マトリクス基板及びその製造方法Info
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- JPH08107212A JPH08107212A JP24280794A JP24280794A JPH08107212A JP H08107212 A JPH08107212 A JP H08107212A JP 24280794 A JP24280794 A JP 24280794A JP 24280794 A JP24280794 A JP 24280794A JP H08107212 A JPH08107212 A JP H08107212A
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- operating semiconductor
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Abstract
(57)【要約】
【目的】 薄膜トランジスタ・マトリクス基板及びその
製造方法に関し、ソース・ドレイン間のリーク電流が増
加する旨の問題を発生させることなく製造時のマスク数
を減らすことを可能にし、製造工程の簡単化及びＴＦＴ
の特性安定化を実現しようとする。 【構成】 絶縁性基板１上にアモルファス・シリコンか
らなる動作半導体層６及びゲート絶縁膜７及び平面のパ
ターンが動作半導体層６の平面のパターンに比較して内
側に在るゲート電極８Ｇがそれぞれ積層形成され且つ動
作半導体層６のゲート電極８Ｇからはみ出した部分に於
ける少なくとも一部或いは全部を動作半導体層６と異質
なものに変換された薄膜トランジスタで構成されてい
る。
製造方法に関し、ソース・ドレイン間のリーク電流が増
加する旨の問題を発生させることなく製造時のマスク数
を減らすことを可能にし、製造工程の簡単化及びＴＦＴ
の特性安定化を実現しようとする。 【構成】 絶縁性基板１上にアモルファス・シリコンか
らなる動作半導体層６及びゲート絶縁膜７及び平面のパ
ターンが動作半導体層６の平面のパターンに比較して内
側に在るゲート電極８Ｇがそれぞれ積層形成され且つ動
作半導体層６のゲート電極８Ｇからはみ出した部分に於
ける少なくとも一部或いは全部を動作半導体層６と異質
なものに変換された薄膜トランジスタで構成されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置を駆動す
る為の薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａ
ｎｓｉｓｔｏｒ）マトリクス基板の構造及びそれを製造
する方法の改良に関する。
る為の薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａ
ｎｓｉｓｔｏｒ）マトリクス基板の構造及びそれを製造
する方法の改良に関する。
【０００２】現在、ＴＦＴマトリクス基板を用いて駆動
する液晶表示装置は、陰極線管に劣らない鮮明なカラー
画像が得られるようになり、また、液晶表示装置本来の
特徴である薄型であることなどから、より大型のものが
要求されている。
する液晶表示装置は、陰極線管に劣らない鮮明なカラー
画像が得られるようになり、また、液晶表示装置本来の
特徴である薄型であることなどから、より大型のものが
要求されている。
【０００３】それには、ＴＦＴマトリクス基板を製造す
る工程の簡略化、従って、マスク数の低減を図り、且
つ、ＴＦＴのオフ時に於けるリーク電流を低減させ、動
作を安定化して表示品質及び信頼性を向上させることが
必要であり、本発明では、これを達成する。
る工程の簡略化、従って、マスク数の低減を図り、且
つ、ＴＦＴのオフ時に於けるリーク電流を低減させ、動
作を安定化して表示品質及び信頼性を向上させることが
必要であり、本発明では、これを達成する。
【０００４】
【従来の技術】図７は従来の技術を説明する為のスタガ
型ＴＦＴマトリクス基板を表す要部切断平面図であり、
図８は同じく要部切断側面図である。
型ＴＦＴマトリクス基板を表す要部切断平面図であり、
図８は同じく要部切断側面図である。
【０００５】図に於いて、（Ａ）は図７に見られる線Ｘ
−Ｘに沿う要部切断側面、（Ｂ）は図７に見られる線Ｙ
−Ｙに沿う要部切断側面、１はガラスなどの絶縁性基
板、２は遮光膜、３は絶縁膜、４ＤはＩＴＯ（ｉｎｄｉ
ｕｍ ｔｉｎ ｏｘｉｄｅ）からなるドレイン電極、４
ＬはＩＴＯからなるデータ・バス・ライン（ドレイン・
バス・ライン）、５はＩＴＯからなるソース電極、６は
アモルファス・シリコンからなる動作半導体層、６Ａは
動作半導体層に於けるゲート電極からのはみ出し部分、
７はＳｉＯ2 或いはＳｉＮからなるゲート絶縁膜、８Ｇ
はＡｌなどの低抵抗金属からなるゲート電極、８ＬはＡ
ｌなどの低抵抗金属からなるゲート・バス・ライン、９
はＩＴＯからなる画素電極、１０はＣｒなどの低抵抗金
属からなるデータ・バス・ラインをそれぞれ示してい
る。
−Ｘに沿う要部切断側面、（Ｂ）は図７に見られる線Ｙ
−Ｙに沿う要部切断側面、１はガラスなどの絶縁性基
板、２は遮光膜、３は絶縁膜、４ＤはＩＴＯ（ｉｎｄｉ
ｕｍ ｔｉｎ ｏｘｉｄｅ）からなるドレイン電極、４
ＬはＩＴＯからなるデータ・バス・ライン（ドレイン・
バス・ライン）、５はＩＴＯからなるソース電極、６は
アモルファス・シリコンからなる動作半導体層、６Ａは
動作半導体層に於けるゲート電極からのはみ出し部分、
７はＳｉＯ2 或いはＳｉＮからなるゲート絶縁膜、８Ｇ
はＡｌなどの低抵抗金属からなるゲート電極、８ＬはＡ
ｌなどの低抵抗金属からなるゲート・バス・ライン、９
はＩＴＯからなる画素電極、１０はＣｒなどの低抵抗金
属からなるデータ・バス・ラインをそれぞれ示してい
る。
【０００６】前記従来例に於いて、遮光膜２は、スタガ
型ＴＦＴの場合、裏側からバック・ライトの光が入射
し、光リーク電流が流れて画質が劣化するのを防止する
作用をする。また、ソース電極５は画素電極９と別個に
作製して接続するか、或いは、一体的なパターンとして
作製される。
型ＴＦＴの場合、裏側からバック・ライトの光が入射
し、光リーク電流が流れて画質が劣化するのを防止する
作用をする。また、ソース電極５は画素電極９と別個に
作製して接続するか、或いは、一体的なパターンとして
作製される。
【０００７】前記従来例を作製するには、 遮光膜２のパターニングに用いるマスク ドレイン電極４Ｄ及びデータ・バス・ライン４Ｌ及
びソース電極５及び画素電極９のパターニングに用いる
マスク データ・バス・ライン１０のパターニングに用いる
マスク 素子分離に用いるマスク ゲート電極８Ｇ及びゲート・バス・ライン８Ｌのパ
ターニングに用いるマスク の計５枚のマスクが必要である。
びソース電極５及び画素電極９のパターニングに用いる
マスク データ・バス・ライン１０のパターニングに用いる
マスク 素子分離に用いるマスク ゲート電極８Ｇ及びゲート・バス・ライン８Ｌのパ
ターニングに用いるマスク の計５枚のマスクが必要である。
【０００８】前記５枚のマスクのうち、及び、及
びについては、それぞれ同一化が進められているとこ
ろであり、及びの同一化を実現するには、ゲート電
極８Ｇ及びゲート・バス・ライン８Ｌのパターンで素子
分離も行うことになるが、ゲート電極８Ｇと動作半導体
層６或いはソース電極５やドレイン電極４Ｄとの絶縁を
維持する為、ゲート電極８Ｇをオーバ・エッチングする
などしてゲート絶縁膜７のパターンよりも内側に後退さ
せるようにしている。
びについては、それぞれ同一化が進められているとこ
ろであり、及びの同一化を実現するには、ゲート電
極８Ｇ及びゲート・バス・ライン８Ｌのパターンで素子
分離も行うことになるが、ゲート電極８Ｇと動作半導体
層６或いはソース電極５やドレイン電極４Ｄとの絶縁を
維持する為、ゲート電極８Ｇをオーバ・エッチングする
などしてゲート絶縁膜７のパターンよりも内側に後退さ
せるようにしている。
【０００９】
【発明が解決しようとする課題】従来の技術の項で説明
したように、スタガ型ＴＦＴに於いては、動作半導体層
６のパターンでゲート電極８Ｇのパターンからのはみ出
し部分６Ａを生ずる。
したように、スタガ型ＴＦＴに於いては、動作半導体層
６のパターンでゲート電極８Ｇのパターンからのはみ出
し部分６Ａを生ずる。
【００１０】このはみ出し部分６Ａでは、ゲート電極８
ＧにＴＦＴをオフにする為の電圧を印加しても、電界が
充分に加わらず、ソース・ドレイン間のリーク電流が発
生する旨の問題があった。
ＧにＴＦＴをオフにする為の電圧を印加しても、電界が
充分に加わらず、ソース・ドレイン間のリーク電流が発
生する旨の問題があった。
【００１１】また、動作半導体層６の一部、即ち、側面
が露出された状態にあることから、外界の影響を受けや
すく、水分や不純物などが付着してオフ電流を増加させ
る原因となり、信頼性が低下する旨の問題もある。
が露出された状態にあることから、外界の影響を受けや
すく、水分や不純物などが付着してオフ電流を増加させ
る原因となり、信頼性が低下する旨の問題もある。
【００１２】前記外界の影響を排除するには、ＳｉＮな
どからなる最終保護膜を形成する手段もあるが、その場
合、端子部分及び画素部分を表出させる為のリソグラフ
ィ工程が必要になるため、製造歩留りが低下するなどの
問題が発生する。
どからなる最終保護膜を形成する手段もあるが、その場
合、端子部分及び画素部分を表出させる為のリソグラフ
ィ工程が必要になるため、製造歩留りが低下するなどの
問題が発生する。
【００１３】本発明は、ソース・ドレイン間のリーク電
流が増加する旨の問題を発生させることなく製造時のマ
スク数を減らすことを可能にし、製造工程の簡単化及び
ＴＦＴの特性安定化を実現しようとする。
流が増加する旨の問題を発生させることなく製造時のマ
スク数を減らすことを可能にし、製造工程の簡単化及び
ＴＦＴの特性安定化を実現しようとする。
【００１４】
【課題を解決するための手段】本発明では、ゲート電極
に依って制御することが困難で、しかも、外界の影響を
受け易い動作半導体層のはみ出し部分を電気的に不活性
な構造にすることが基本になっている。
に依って制御することが困難で、しかも、外界の影響を
受け易い動作半導体層のはみ出し部分を電気的に不活性
な構造にすることが基本になっている。
【００１５】図１は本発明の原理を説明する為のＴＦＴ
マトリクス基板を表す要部切断側面図であり、図７及び
図８に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
マトリクス基板を表す要部切断側面図であり、図７及び
図８に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
【００１６】図に於いて、２０は動作半導体層６に於け
るはみ出し部分を電気的に不活性化した部分を示してい
る。
るはみ出し部分を電気的に不活性化した部分を示してい
る。
【００１７】どのようにして不活性化部分２０を形成す
るかは、良く知られている種々な手段が存在するので、
それ等は実施例に依って明らかにする。
るかは、良く知られている種々な手段が存在するので、
それ等は実施例に依って明らかにする。
【００１８】前記したところから、本発明に依るＴＦＴ
マトリクス基板及びその製造方法に於いては、
マトリクス基板及びその製造方法に於いては、
【００１９】（１）絶縁性基板（例えば絶縁性基板１）
上に積層形成された動作半導体層（例えば動作半導体層
６）及びゲート絶縁膜（例えばゲート絶縁膜７）及び平
面のパターンが前記動作半導体層の平面のパターンに比
較して内側に在るゲート電極（例えばゲート電極８Ｇ）
をそれぞれ備え且つ前記動作半導体層の前記ゲート電極
からはみ出した部分（例えばはみ出し部分６Ａ）に於け
る少なくとも一部を前記動作半導体層の材料組成と異な
る材料組成（例えばＳｉＯ、ＳｉＮ、ＳｉＣなど）とし
てなる薄膜トランジスタで構成されたことを特徴とする
か、或いは、
上に積層形成された動作半導体層（例えば動作半導体層
６）及びゲート絶縁膜（例えばゲート絶縁膜７）及び平
面のパターンが前記動作半導体層の平面のパターンに比
較して内側に在るゲート電極（例えばゲート電極８Ｇ）
をそれぞれ備え且つ前記動作半導体層の前記ゲート電極
からはみ出した部分（例えばはみ出し部分６Ａ）に於け
る少なくとも一部を前記動作半導体層の材料組成と異な
る材料組成（例えばＳｉＯ、ＳｉＮ、ＳｉＣなど）とし
てなる薄膜トランジスタで構成されたことを特徴とする
か、或いは、
【００２０】（２）前記（１）に於いて、動作半導体層
のゲート電極からはみ出した部分の少なくとも一部に於
けるエネルギ・バンド・ギャップが前記動作半導体層の
エネルギ・バンド・ギャップに比較して大きくされ（酸
化膜或いは窒化膜など）てなることを特徴とするか、或
いは、
のゲート電極からはみ出した部分の少なくとも一部に於
けるエネルギ・バンド・ギャップが前記動作半導体層の
エネルギ・バンド・ギャップに比較して大きくされ（酸
化膜或いは窒化膜など）てなることを特徴とするか、或
いは、
【００２１】（３）絶縁性基板上に積層形成された動作
半導体層及びゲート絶縁膜及び平面のパターンが前記動
作半導体層の平面のパターンに比較して内側に在るゲー
ト電極をそれぞれ備え且つ前記動作半導体層のゲート電
極からはみ出した部分の少なくとも一部に含まれる不純
物（例えばｐ型不純物）が前記動作半導体層に含まれる
不純物と異なる薄膜トランジスタで構成されたことを特
徴とするか、或いは、
半導体層及びゲート絶縁膜及び平面のパターンが前記動
作半導体層の平面のパターンに比較して内側に在るゲー
ト電極をそれぞれ備え且つ前記動作半導体層のゲート電
極からはみ出した部分の少なくとも一部に含まれる不純
物（例えばｐ型不純物）が前記動作半導体層に含まれる
不純物と異なる薄膜トランジスタで構成されたことを特
徴とするか、或いは、
【００２２】（４）絶縁性基板上に積層形成された動作
半導体層及びゲート絶縁膜及び平面のパターンが前記動
作半導体層の平面のパターンに比較して内側に在るゲー
ト電極をそれぞれ備え且つ前記動作半導体層のゲート電
極からはみ出した部分の少なくとも一部に於ける欠陥密
度が前記動作半導体層に於ける欠陥密度に比較して大き
くされてなる薄膜トランジスタで構成されたことを特徴
とするか、或いは、
半導体層及びゲート絶縁膜及び平面のパターンが前記動
作半導体層の平面のパターンに比較して内側に在るゲー
ト電極をそれぞれ備え且つ前記動作半導体層のゲート電
極からはみ出した部分の少なくとも一部に於ける欠陥密
度が前記動作半導体層に於ける欠陥密度に比較して大き
くされてなる薄膜トランジスタで構成されたことを特徴
とするか、或いは、
【００２３】（５）絶縁性基板上に動作半導体層及びゲ
ート絶縁膜及びゲート電極を積層形成する工程と、次い
で、平面のパターンが前記動作半導体層の平面のパター
ンに比較して内側に在るよう前記ゲート電極をパターニ
ングする工程と、次いで、前記動作半導体層の前記ゲー
ト電極からはみ出した部分に於ける少なくとも一部を前
記動作半導体層の材料組成と異なる材料組成に変える工
程とが含まれることを特徴とするか、或いは、
ート絶縁膜及びゲート電極を積層形成する工程と、次い
で、平面のパターンが前記動作半導体層の平面のパター
ンに比較して内側に在るよう前記ゲート電極をパターニ
ングする工程と、次いで、前記動作半導体層の前記ゲー
ト電極からはみ出した部分に於ける少なくとも一部を前
記動作半導体層の材料組成と異なる材料組成に変える工
程とが含まれることを特徴とするか、或いは、
【００２４】（６）絶縁性基板上に主成分の一つがシリ
コンである動作半導体層及びゲート絶縁膜及びゲート電
極を積層形成する工程と、次いで、平面のパターンが前
記動作半導体層の平面のパターンに比較して内側に在る
よう前記ゲート電極をパターニングする工程と、次い
で、前記動作半導体層に於ける前記ゲート電極からはみ
出した部分の少なくとも一部に周期律表の三族或いは五
族のうちの一つの元素を含むイオン或いは中性粒子を前
記ゲート電極をマスクとして打ち込んで選択的に導電型
を変化させる工程が含まれることを特徴とするか、或い
は、
コンである動作半導体層及びゲート絶縁膜及びゲート電
極を積層形成する工程と、次いで、平面のパターンが前
記動作半導体層の平面のパターンに比較して内側に在る
よう前記ゲート電極をパターニングする工程と、次い
で、前記動作半導体層に於ける前記ゲート電極からはみ
出した部分の少なくとも一部に周期律表の三族或いは五
族のうちの一つの元素を含むイオン或いは中性粒子を前
記ゲート電極をマスクとして打ち込んで選択的に導電型
を変化させる工程が含まれることを特徴とするか、或い
は、
【００２５】（７）前記（５）に於いて、動作半導体層
に於けるゲート電極からはみ出した部分の少なくとも一
部を酸化或いは窒化する工程が含まれることを特徴とす
るか、或いは、
に於けるゲート電極からはみ出した部分の少なくとも一
部を酸化或いは窒化する工程が含まれることを特徴とす
るか、或いは、
【００２６】（８）前記（５）又は（７）に於いて、動
作半導体層に於けるゲート電極からはみ出した部分の少
なくとも一部をＯ或いはＮの何れかの元素を含むプラズ
マに曝して酸化或いは窒化する工程が含まれることを特
徴とするか、或いは、
作半導体層に於けるゲート電極からはみ出した部分の少
なくとも一部をＯ或いはＮの何れかの元素を含むプラズ
マに曝して酸化或いは窒化する工程が含まれることを特
徴とするか、或いは、
【００２７】（９）前記（５）に於いて、酸化性の水溶
液中に浸漬して動作半導体層に於けるゲート電極からは
み出した部分の少なくとも一部を酸化する工程が含まれ
ることを特徴とするか、或いは、
液中に浸漬して動作半導体層に於けるゲート電極からは
み出した部分の少なくとも一部を酸化する工程が含まれ
ることを特徴とするか、或いは、
【００２８】（１０）前記（５）に於いて、動作半導体
層に於けるゲート電極からはみ出した部分の少なくとも
一部を陽極酸化する工程が含まれることを特徴とする
か、或いは、
層に於けるゲート電極からはみ出した部分の少なくとも
一部を陽極酸化する工程が含まれることを特徴とする
か、或いは、
【００２９】（１１）前記（５）に於いて、動作半導体
層に於けるゲート電極からはみ出した部分の少なくとも
一部に酸素イオンを打ち込んでから熱処理を行って前記
酸素イオン注入領域の酸化を行う工程が含まれることを
特徴とするか、或いは、
層に於けるゲート電極からはみ出した部分の少なくとも
一部に酸素イオンを打ち込んでから熱処理を行って前記
酸素イオン注入領域の酸化を行う工程が含まれることを
特徴とするか、或いは、
【００３０】（１２）絶縁性基板上に主成分の一つがシ
リコンである動作半導体層及びゲート絶縁膜及びゲート
電極を積層形成する工程と、次いで、平面のパターンが
前記動作半導体層の平面のパターンに比較して内側に在
るよう前記ゲート電極をパターニングする工程と、次い
で、前記動作半導体層に於けるゲート電極からはみ出し
た部分の少なくとも一部にイオン或いは中性粒子或いは
光或いは電子のうちの何れか一つを前記ゲート電極をマ
スクに照射して選択的に欠陥を生成させる工程が含まれ
ることを特徴とする。
リコンである動作半導体層及びゲート絶縁膜及びゲート
電極を積層形成する工程と、次いで、平面のパターンが
前記動作半導体層の平面のパターンに比較して内側に在
るよう前記ゲート電極をパターニングする工程と、次い
で、前記動作半導体層に於けるゲート電極からはみ出し
た部分の少なくとも一部にイオン或いは中性粒子或いは
光或いは電子のうちの何れか一つを前記ゲート電極をマ
スクに照射して選択的に欠陥を生成させる工程が含まれ
ることを特徴とする。
【００３１】
【作用】前記手段を採ることに依って、動作半導体層に
於けるゲート電極からのはみ出し部分は、電気的に不活
性化、即ち、電流が流れ難い状態になっているので、チ
ャネルをオフにする電界が弱くても、ソース・ドレイン
間のリーク電流は生じない。また、動作半導体層側面の
不活性部分は保護膜として作用する為、外界の影響を受
け難くなってＴＦＴの特性は安定化し、信頼性が向上す
る。更にまた、製造する際のマスク数を少なくして、工
程を簡略化することが可能であるにも拘わらず、ＳｉＮ
などからなる最終保護膜を形成した場合の同様な効果を
得ることができる。
於けるゲート電極からのはみ出し部分は、電気的に不活
性化、即ち、電流が流れ難い状態になっているので、チ
ャネルをオフにする電界が弱くても、ソース・ドレイン
間のリーク電流は生じない。また、動作半導体層側面の
不活性部分は保護膜として作用する為、外界の影響を受
け難くなってＴＦＴの特性は安定化し、信頼性が向上す
る。更にまた、製造する際のマスク数を少なくして、工
程を簡略化することが可能であるにも拘わらず、ＳｉＮ
などからなる最終保護膜を形成した場合の同様な効果を
得ることができる。
【００３２】
【実施例】図２乃至図４は本発明に於ける第一実施例を
説明する為の工程要所に於けるＴＦＴマトリクス基板を
表す要部切断側面図であり、以下、これ等の図を参照し
つつ説明する。尚、本実施例の説明に於いては、常に、
図７を参考にすると理解し易く、図２及び図３の（Ｂ）
は図７に見られる線Ｙ−Ｙに沿って切断したものに相当
し、残りの図３の（Ａ）及び図４は図７に見られる線Ｘ
−Ｘに沿って切断したものに相当する。また、図７及び
図８に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
説明する為の工程要所に於けるＴＦＴマトリクス基板を
表す要部切断側面図であり、以下、これ等の図を参照し
つつ説明する。尚、本実施例の説明に於いては、常に、
図７を参考にすると理解し易く、図２及び図３の（Ｂ）
は図７に見られる線Ｙ−Ｙに沿って切断したものに相当
し、残りの図３の（Ａ）及び図４は図７に見られる線Ｘ
−Ｘに沿って切断したものに相当する。また、図７及び
図８に於いて用いた記号と同記号は同部分を表すか或い
は同じ意味を持つものとする。
【００３３】図２参照 ２−（１） スパッタ法を適用することに依り、絶縁性基板１上に厚
さが例えば３０００〔Å〕のＣｒからなる遮光膜２を形
成する。尚、遮光膜２は、Ｃｒに限らず、例えばＡｌな
ど他の金属に代替することができる。
さが例えば３０００〔Å〕のＣｒからなる遮光膜２を形
成する。尚、遮光膜２は、Ｃｒに限らず、例えばＡｌな
ど他の金属に代替することができる。
【００３４】２−（２） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを硝酸二アンモニウムセリウムの水溶液と
するウエット・エッチング法を適用することに依り、遮
光膜２のパターニングを行う。
エッチャントを硝酸二アンモニウムセリウムの水溶液と
するウエット・エッチング法を適用することに依り、遮
光膜２のパターニングを行う。
【００３５】２−（３） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さが例えば５０００〔Å〕のＳｉＯ2 からなる絶縁膜３
を形成する。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さが例えば５０００〔Å〕のＳｉＯ2 からなる絶縁膜３
を形成する。
【００３６】２−（４） スパッタ法を適用することに依り、厚さが例えば１００
０〔Å〕のＩＴＯからなる透明導電膜を形成する。
０〔Å〕のＩＴＯからなる透明導電膜を形成する。
【００３７】２−（５） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを硝酸＋塩酸＋水の混合液とするウエット
・エッチング法を適用することに依って、前記工程２−
（４）で形成したＩＴＯからなる透明導電膜のパターニ
ングを行い、ドレイン電極４Ｄ、データ・バス・ライン
（ドレイン・バス・ライン）４Ｌ、ソース電極５、画素
電極９を形成する。
エッチャントを硝酸＋塩酸＋水の混合液とするウエット
・エッチング法を適用することに依って、前記工程２−
（４）で形成したＩＴＯからなる透明導電膜のパターニ
ングを行い、ドレイン電極４Ｄ、データ・バス・ライン
（ドレイン・バス・ライン）４Ｌ、ソース電極５、画素
電極９を形成する。
【００３８】尚、データ・バス・ライン４Ｌ及び画素電
極９は、切断面の関係で図示されていないが、図７に依
って理解できよう。
極９は、切断面の関係で図示されていないが、図７に依
って理解できよう。
【００３９】図３参照 ３−（１） ＣＶＤ法を適用することに依り、厚さが例えば８００
〔Å〕のｉ−アモルファス・シリコンからなる動作半導
体層６を形成する。このｉ−アモルファス・シリコンか
らなる動作半導体層６に於ける、特に、表出された部分
は、外界の影響を受けてｎ型に変換され易いことが知ら
れている。
〔Å〕のｉ−アモルファス・シリコンからなる動作半導
体層６を形成する。このｉ−アモルファス・シリコンか
らなる動作半導体層６に於ける、特に、表出された部分
は、外界の影響を受けてｎ型に変換され易いことが知ら
れている。
【００４０】尚、動作半導体層６を形成する前に、必要
に応じて、ドレイン電極４Ｄやソース電極５などの上に
厚さが例えば３００〔Å〕のｎ+ −アモルファス・シリ
コンを選択成長してオーミック・コンタクト層としても
良く、この技術は、現在、確立したものとなっているの
で、その実施は容易である。
に応じて、ドレイン電極４Ｄやソース電極５などの上に
厚さが例えば３００〔Å〕のｎ+ −アモルファス・シリ
コンを選択成長してオーミック・コンタクト層としても
良く、この技術は、現在、確立したものとなっているの
で、その実施は容易である。
【００４１】３−（２） 引き続きＣＶＤ法を適用することに依って、厚さが例え
ば３０００〔Å〕のＳｉＮからなるゲート絶縁膜７を形
成する。尚、ＳｉＮはＳｉＯ2 に代替することができ
る。
ば３０００〔Å〕のＳｉＮからなるゲート絶縁膜７を形
成する。尚、ＳｉＮはＳｉＯ2 に代替することができ
る。
【００４２】３−（３） 真空蒸着法を適用することに依り、厚さが例えば５００
０〔Å〕のＡｌからなる低抵抗導電膜８を形成する。
尚、ＡｌはＣｒなど他の低抵抗金属に代替することがで
きる。
０〔Å〕のＡｌからなる低抵抗導電膜８を形成する。
尚、ＡｌはＣｒなど他の低抵抗金属に代替することがで
きる。
【００４３】図４の（Ａ）参照 ４−（１） 通常のリソグラフィ技術に於けるレジスト・プロセスを
適用することに依って、ゲート電極及びゲート・バス・
ラインのパターンをもったレジスト膜１１を形成する。
適用することに依って、ゲート電極及びゲート・バス・
ラインのパターンをもったレジスト膜１１を形成する。
【００４４】４−（２） エッチャントをリン酸を主とする硝酸及び酢酸の混酸と
するウエット・エッチング法を適用することに依り、低
抵抗導電膜８のパターニングを行ってゲート電極８Ｇ及
びゲート・バス・ライン８Ｌ（図７参照）を形成する。
するウエット・エッチング法を適用することに依り、低
抵抗導電膜８のパターニングを行ってゲート電極８Ｇ及
びゲート・バス・ライン８Ｌ（図７参照）を形成する。
【００４５】この場合の低抵抗導電膜８は等方性エッチ
ングされ、若干オーバ・エッチングを行うことで、レジ
スト膜１１のパターンよりも内側に入り込んだパターン
になる。
ングされ、若干オーバ・エッチングを行うことで、レジ
スト膜１１のパターンよりも内側に入り込んだパターン
になる。
【００４６】オーバ・エッチング量は、絶縁性を向上さ
せる為には、多い方が良いのであるが、パターン精度の
面からすると少ない方が好ましく、この点は、トレード
・オフの関係にあって、通常、０．０５〔μｍ〕〜２．
０〔μｍ〕の範囲に選ばれ、特に、素子サイズ（開口
率）や信頼性を考慮すると、０．２〔μｍ〕〜０．８
〔μｍ〕程度が良い。
せる為には、多い方が良いのであるが、パターン精度の
面からすると少ない方が好ましく、この点は、トレード
・オフの関係にあって、通常、０．０５〔μｍ〕〜２．
０〔μｍ〕の範囲に選ばれ、特に、素子サイズ（開口
率）や信頼性を考慮すると、０．２〔μｍ〕〜０．８
〔μｍ〕程度が良い。
【００４７】４−（３） レジスト膜１１をマスクとして、エッチング・ガスをＣ
ＨＦ3 及びＣＦ4 の混合ガスとする反応性イオン・エッ
チング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：
ＲＩＥ）法を適用することに依り、ゲート絶縁膜７及び
動作半導体層６のエッチングを行う。
ＨＦ3 及びＣＦ4 の混合ガスとする反応性イオン・エッ
チング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：
ＲＩＥ）法を適用することに依り、ゲート絶縁膜７及び
動作半導体層６のエッチングを行う。
【００４８】図４の（Ｂ）参照 ４−（４） エッチング・マスクとして用いたレジスト膜１１を除去
してから、イオン注入法を適用することに依り、ドーズ
量を例えば２×１０13〔cm-2〕、また、イオン加速エネ
ルギを例えば７０〔ｋｅＶ〕とし、ゲート電極８Ｇをマ
スクとして動作半導体層６に硼素イオンの打ち込みを行
う。
してから、イオン注入法を適用することに依り、ドーズ
量を例えば２×１０13〔cm-2〕、また、イオン加速エネ
ルギを例えば７０〔ｋｅＶ〕とし、ゲート電極８Ｇをマ
スクとして動作半導体層６に硼素イオンの打ち込みを行
う。
【００４９】これに依って、動作半導体層６に於けるゲ
ート電極８Ｇからのはみ出し部分は、ｐ−アモルファス
・シリコン層２１となる。
ート電極８Ｇからのはみ出し部分は、ｐ−アモルファス
・シリコン層２１となる。
【００５０】前記のようにして製造されたＴＦＴマトリ
クス基板では、ｐ−アモルファス・シリコン層２１は、
ドレイン電極４Ｄ及びソース電極５、或いは、それ等の
表面に選択成長されたｎ+ −アモルファス・シリコンか
らなるオーミック・コンタクト層との間で接合障壁を生
成するので、動作半導体層６に於けるゲート電極８Ｇか
らのはみ出し部分を流れようとする電流は阻止され、オ
フ時のリーク電流を低減することができる。尚、この説
明については、図７を参照すると理解が容易となる。
クス基板では、ｐ−アモルファス・シリコン層２１は、
ドレイン電極４Ｄ及びソース電極５、或いは、それ等の
表面に選択成長されたｎ+ −アモルファス・シリコンか
らなるオーミック・コンタクト層との間で接合障壁を生
成するので、動作半導体層６に於けるゲート電極８Ｇか
らのはみ出し部分を流れようとする電流は阻止され、オ
フ時のリーク電流を低減することができる。尚、この説
明については、図７を参照すると理解が容易となる。
【００５１】また、外界の影響に依って、エネルギ・バ
ンドに若干の曲がりを生じたとしても、反転してチャネ
ルが生成されることはなく、特性も安定である。
ンドに若干の曲がりを生じたとしても、反転してチャネ
ルが生成されることはなく、特性も安定である。
【００５２】図５及び図６は本発明に於ける第二実施例
を説明する為の工程要所に於けるＴＦＴマトリクス基板
を表す要部切断側面図であり、以下、この図を参照しつ
つ説明する。尚、ここでも図７を参考にすると理解し易
く、また、各図は、図７に見られる線Ｘ−Ｘに沿って切
断した面に相当し、図２乃至図４に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つものとす
る。
を説明する為の工程要所に於けるＴＦＴマトリクス基板
を表す要部切断側面図であり、以下、この図を参照しつ
つ説明する。尚、ここでも図７を参考にすると理解し易
く、また、各図は、図７に見られる線Ｘ−Ｘに沿って切
断した面に相当し、図２乃至図４に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つものとす
る。
【００５３】図５の（Ａ）参照 ５−（１） 第一実施例に於ける工程３−（３）までを完了した後、
通常のリソグラフィ技術に於けるレジスト・プロセス、
及び、エッチャントをリン酸を主とする硝酸及び酢酸の
混酸とするウエット・エッチング法を適用することに依
り、低抵抗導電膜のパターニングを行ってゲート電極８
Ｇ及びゲート・バス・ライン８Ｌ（図７参照）を形成す
る。
通常のリソグラフィ技術に於けるレジスト・プロセス、
及び、エッチャントをリン酸を主とする硝酸及び酢酸の
混酸とするウエット・エッチング法を適用することに依
り、低抵抗導電膜のパターニングを行ってゲート電極８
Ｇ及びゲート・バス・ライン８Ｌ（図７参照）を形成す
る。
【００５４】５−（２） 電解液を酒石酸のエチレングリコール溶液、電流密度を
２〔ｍＡ／ｃｍ2 〕とする陽極酸化法を適用することに
依り、ゲート電極８Ｇなどの表面に厚さが例えば６００
〔Å〕乃至１５００〔Å〕である陽極酸化膜２２を形成
する。
２〔ｍＡ／ｃｍ2 〕とする陽極酸化法を適用することに
依り、ゲート電極８Ｇなどの表面に厚さが例えば６００
〔Å〕乃至１５００〔Å〕である陽極酸化膜２２を形成
する。
【００５５】図５の（Ｂ）参照 ５−（３） エッチング・ガスをＣＨＦ3 などとするＲＩＥ法を適用
することに依り、陽極酸化膜２２をマスクとしてゲート
絶縁膜７及び動作半導体層６の異方性エッチングを行っ
てメサ状にする。
することに依り、陽極酸化膜２２をマスクとしてゲート
絶縁膜７及び動作半導体層６の異方性エッチングを行っ
てメサ状にする。
【００５６】このようにして製造されたＴＦＴマスク基
板では、ゲート電極８Ｇが陽極酸化膜２２で覆われてい
ることから、ゲート電極８Ｇなどとドレイン電極４Ｄ及
びソース電極５などとの間の絶縁性が向上し、また、動
作半導体層６に於けるゲート電極８Ｇなどからのはみ出
し部分の厚さは陽極酸化膜２２の膜厚に相当するもので
あるから、６００〔Å〕〜１５００〔Å〕に過ぎず、リ
ーク電流は低く抑えることができる。
板では、ゲート電極８Ｇが陽極酸化膜２２で覆われてい
ることから、ゲート電極８Ｇなどとドレイン電極４Ｄ及
びソース電極５などとの間の絶縁性が向上し、また、動
作半導体層６に於けるゲート電極８Ｇなどからのはみ出
し部分の厚さは陽極酸化膜２２の膜厚に相当するもので
あるから、６００〔Å〕〜１５００〔Å〕に過ぎず、リ
ーク電流は低く抑えることができる。
【００５７】図６参照 ６−（１） 本実施例の場合、少ないとはいえ、動作半導体層６に於
けるゲート電極８Ｇなどからのはみ出し部分が存在し、
且つ、動作半導体層６の側面は表出されているので、オ
フ時にリーク電流や安定性の問題は同様に存在してい
る。
けるゲート電極８Ｇなどからのはみ出し部分が存在し、
且つ、動作半導体層６の側面は表出されているので、オ
フ時にリーク電流や安定性の問題は同様に存在してい
る。
【００５８】そこで、例えば過酸化水素水など酸化性の
水溶液に浸漬して、動作半導体層６に於ける表出した側
面に酸化膜２３を形成する。尚、ここで形成する酸化膜
２３の厚さは、前記はみ出し部分の厚さと同程度にする
と良い。
水溶液に浸漬して、動作半導体層６に於ける表出した側
面に酸化膜２３を形成する。尚、ここで形成する酸化膜
２３の厚さは、前記はみ出し部分の厚さと同程度にする
と良い。
【００５９】前記のようにして製造された第二実施例の
ＴＦＴマトリクス基板では、ゲート電極８Ｇからの電界
が弱い部分である動作半導体層６のはみ出し部分は、酸
化膜２３、即ち、絶縁膜になっていることから、そこに
は電流が流れず、従って、オフ時のリーク電流は低減さ
れる。
ＴＦＴマトリクス基板では、ゲート電極８Ｇからの電界
が弱い部分である動作半導体層６のはみ出し部分は、酸
化膜２３、即ち、絶縁膜になっていることから、そこに
は電流が流れず、従って、オフ時のリーク電流は低減さ
れる。
【００６０】また、動作半導体層６が表出される部分は
なくなるので、外界の影響を受け難くなり、素子特性が
安定し、信頼性も向上する。
なくなるので、外界の影響を受け難くなり、素子特性が
安定し、信頼性も向上する。
【００６１】第二実施例では、動作半導体層６の表出部
分を酸化性水溶液に依って酸化させたが、この他、動作
半導体層６を陽極として陽極酸化しても良い。その場
合、例えば、電界液にＫＮＯ3 水溶液と無水エチレング
リコールの混合液を用い、電流密度を３〔ｍＡ／ｃ
ｍ2 〕とした定電流法で陽極酸化を行うと、動作半導体
層６の側面、即ち、はみ出し部分のみが５．５〔Å／
Ｖ〕程度酸化される。
分を酸化性水溶液に依って酸化させたが、この他、動作
半導体層６を陽極として陽極酸化しても良い。その場
合、例えば、電界液にＫＮＯ3 水溶液と無水エチレング
リコールの混合液を用い、電流密度を３〔ｍＡ／ｃ
ｍ2 〕とした定電流法で陽極酸化を行うと、動作半導体
層６の側面、即ち、はみ出し部分のみが５．５〔Å／
Ｖ〕程度酸化される。
【００６２】このとき、アモルファス・シリコンに充分
な電流が流れるように、ゲート電極８Ｇに対し、チャネ
ルをオンにする電圧、即ち、動作半導体層６に印加する
電圧である陽極電位よりも１５〔Ｖ〕〜２０〔Ｖ〕高い
電圧を印加する回路を構成しておくことが必要である。
な電流が流れるように、ゲート電極８Ｇに対し、チャネ
ルをオンにする電圧、即ち、動作半導体層６に印加する
電圧である陽極電位よりも１５〔Ｖ〕〜２０〔Ｖ〕高い
電圧を印加する回路を構成しておくことが必要である。
【００６３】また、前記のような陽極酸化の他に、Ｎ2
Ｏ，Ｏ2 ，ＮＨ3 ，Ｎ2 など、ＯやＮの元素を含むプラ
ズマ中に曝し、動作半導体層６の表出部分、即ち、側面
のみを酸化或いは窒化することが可能である。
Ｏ，Ｏ2 ，ＮＨ3 ，Ｎ2 など、ＯやＮの元素を含むプラ
ズマ中に曝し、動作半導体層６の表出部分、即ち、側面
のみを酸化或いは窒化することが可能である。
【００６４】本発明に於ける第三実施例として、動作半
導体層６に於けるゲート電極８Ｇなどからのはみ出し部
分にキャリヤのトラップ準位を生成させたＴＦＴマトリ
クス基板を挙げる。
導体層６に於けるゲート電極８Ｇなどからのはみ出し部
分にキャリヤのトラップ準位を生成させたＴＦＴマトリ
クス基板を挙げる。
【００６５】即ち、第一実施例に於ける工程４−
（３）、或いは、第二実施例に於ける工程５−（３）が
完了した後、第一実施例と同様、ゲート電極８Ｇなどを
マスクとして、例えばＡｕなどをイオン注入する。
（３）、或いは、第二実施例に於ける工程５−（３）が
完了した後、第一実施例と同様、ゲート電極８Ｇなどを
マスクとして、例えばＡｕなどをイオン注入する。
【００６６】例えば、Ａｕは、シリコン中で深い準位を
生成し、その深い準位はキャリヤの再結合中心として機
能する。従って、深い準位が生成された部分を流れるキ
ャリヤは、Ａｕのトラップ準位に捕獲されてしまい、電
流としては流れないので、ゲート電極への印加電圧に起
因する電界が弱くても、ソース・ドレイン間のリーク電
流は生じない。また、一般に、深い準位を多くもつ領域
では、エネルギ・バンドが曲がり難く、従って、外界の
影響に対して鈍感であることから、素子特性は安定化す
る。
生成し、その深い準位はキャリヤの再結合中心として機
能する。従って、深い準位が生成された部分を流れるキ
ャリヤは、Ａｕのトラップ準位に捕獲されてしまい、電
流としては流れないので、ゲート電極への印加電圧に起
因する電界が弱くても、ソース・ドレイン間のリーク電
流は生じない。また、一般に、深い準位を多くもつ領域
では、エネルギ・バンドが曲がり難く、従って、外界の
影響に対して鈍感であることから、素子特性は安定化す
る。
【００６７】第三実施例に於いては、はみ出し部分にイ
オン注入する金属としてＡｕを選択したが、この他、Ａ
ｇ，Ｃｕ，Ｎｉ，Ｃｒなど深い準位を生成させることが
できる物資であれば任意に選択して良い。
オン注入する金属としてＡｕを選択したが、この他、Ａ
ｇ，Ｃｕ，Ｎｉ，Ｃｒなど深い準位を生成させることが
できる物資であれば任意に選択して良い。
【００６８】
【発明の効果】本発明に依る薄膜トランジスタ・マトリ
クス基板及びその製造方法に依れば、絶縁性基板上に動
作半導体層及びゲート絶縁膜及び平面のパターンが前記
動作半導体層の平面のパターンに比較して内側に在るゲ
ート電極がそれぞれ積層形成され且つ前記動作半導体層
の前記ゲート電極からはみ出した部分に於ける少なくと
も一部を前記動作半導体層とは異質のものに変化させ
る。
クス基板及びその製造方法に依れば、絶縁性基板上に動
作半導体層及びゲート絶縁膜及び平面のパターンが前記
動作半導体層の平面のパターンに比較して内側に在るゲ
ート電極がそれぞれ積層形成され且つ前記動作半導体層
の前記ゲート電極からはみ出した部分に於ける少なくと
も一部を前記動作半導体層とは異質のものに変化させ
る。
【００６９】前記構成を採ることに依り、リソグラフィ
工程などを増加させることなく、ゲート電極で制御でき
ない部分をキャリヤが再結合し易い材質或いはキャリヤ
が流れ難い材質或いは絶縁膜で構成し、ゲート電極とソ
ース電極及びドレイン電極との間の耐圧を確保したまま
ソース・ドレイン間を流れるリーク電流を低減させるこ
とができる。また、動作半導体層が露出させる部分が存
在せず、且つ、動作半導体層の側面が保護膜として作用
するので素子特性は安定化され、ＴＦＴのスイッチング
動作が確実になって性能が向上し、従って、液晶表示装
置の表示品質の向上及び信頼性の向上に結び付けること
ができる。
工程などを増加させることなく、ゲート電極で制御でき
ない部分をキャリヤが再結合し易い材質或いはキャリヤ
が流れ難い材質或いは絶縁膜で構成し、ゲート電極とソ
ース電極及びドレイン電極との間の耐圧を確保したまま
ソース・ドレイン間を流れるリーク電流を低減させるこ
とができる。また、動作半導体層が露出させる部分が存
在せず、且つ、動作半導体層の側面が保護膜として作用
するので素子特性は安定化され、ＴＦＴのスイッチング
動作が確実になって性能が向上し、従って、液晶表示装
置の表示品質の向上及び信頼性の向上に結び付けること
ができる。
【図１】本発明の原理を説明する為のＴＦＴマトリクス
基板を表す要部切断側面図である。
基板を表す要部切断側面図である。
【図２】本発明に於ける第一実施例を説明する為の工程
要所に於けるＴＦＴマトリクス基板を表す要部切断側面
図である。
要所に於けるＴＦＴマトリクス基板を表す要部切断側面
図である。
【図３】本発明に於ける第一実施例を説明する為の工程
要所に於けるＴＦＴマトリクス基板を表す要部切断側面
図である。
要所に於けるＴＦＴマトリクス基板を表す要部切断側面
図である。
【図４】本発明に於ける第一実施例を説明する為の工程
要所に於けるＴＦＴマトリクス基板を表す要部切断側面
図である。
要所に於けるＴＦＴマトリクス基板を表す要部切断側面
図である。
【図５】本発明に於ける第二実施例を説明する為の工程
要所に於けるＴＦＴマトリクス基板を表す要部切断側面
図である。
要所に於けるＴＦＴマトリクス基板を表す要部切断側面
図である。
【図６】本発明に於ける第二実施例を説明する為の工程
要所に於けるＴＦＴマトリクス基板を表す要部切断側面
図である。
要所に於けるＴＦＴマトリクス基板を表す要部切断側面
図である。
【図７】従来の技術を説明する為のスタガ型ＴＦＴマト
リクス基板を表す要部切断平面図である。
リクス基板を表す要部切断平面図である。
【図８】従来の技術を説明する為のスタガ型ＴＦＴマト
リクス基板を表す要部切断側面図である。
リクス基板を表す要部切断側面図である。
１ ガラスなどの絶縁性基板 ２ 遮光膜 ３ 絶縁膜 ４Ｄ ＩＴＯからなるドレイン電極 ４Ｌ ＩＴＯからなるデータ・バス・ライン（ドレイン
・バス・ライン） ５ ＩＴＯからなるソース電極 ６ アモルファス・シリコンからなる動作半導体層 ６Ａ 動作半導体層に於けるゲート電極からのはみ出し
部分 ７ ＳｉＯ2 或いはＳｉＮからなるゲート絶縁膜 ８ 低抵抗導電膜 ８Ｇ Ａｌなどの低抵抗金属からなるゲート電極 ８Ｌ Ａｌなどの低抵抗金属からなるゲート・バス・ラ
イン ９ ＩＴＯからなる画素電極 １０ Ｃｒなどの低抵抗金属からなるデータ・バス・ラ
イン １１ レジスト膜 ２０ 動作半導体層６に於けるはみ出し部分を電気的に
不活性化した部分 ２１ ｐ−アモルファス・シリコン層 ２２ 陽極酸化膜 ２３ 酸化膜
・バス・ライン） ５ ＩＴＯからなるソース電極 ６ アモルファス・シリコンからなる動作半導体層 ６Ａ 動作半導体層に於けるゲート電極からのはみ出し
部分 ７ ＳｉＯ2 或いはＳｉＮからなるゲート絶縁膜 ８ 低抵抗導電膜 ８Ｇ Ａｌなどの低抵抗金属からなるゲート電極 ８Ｌ Ａｌなどの低抵抗金属からなるゲート・バス・ラ
イン ９ ＩＴＯからなる画素電極 １０ Ｃｒなどの低抵抗金属からなるデータ・バス・ラ
イン １１ レジスト膜 ２０ 動作半導体層６に於けるはみ出し部分を電気的に
不活性化した部分 ２１ ｐ−アモルファス・シリコン層 ２２ 陽極酸化膜 ２３ 酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 勉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 梁井 健一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (12)
- 【請求項１】絶縁性基板上に積層形成された動作半導体
層及びゲート絶縁膜及び平面のパターンが前記動作半導
体層の平面のパターンに比較して内側に在るゲート電極
をそれぞれ備え且つ前記動作半導体層の前記ゲート電極
からはみ出した部分に於ける少なくとも一部を前記動作
半導体層の材料組成と異なる材料組成としてなる薄膜ト
ランジスタで構成されたことを特徴とする薄膜トランジ
スタ・マトリクス基板。 - 【請求項２】動作半導体層のゲート電極からはみ出した
部分の少なくとも一部に於けるエネルギ・バンド・ギャ
ップが前記動作半導体層のエネルギ・バンド・ギャップ
に比較して大きくされてなることを特徴とする請求項１
記載の薄膜トランジスタ・マトリクス基板。 - 【請求項３】絶縁性基板上に積層形成された動作半導体
層及びゲート絶縁膜及び平面のパターンが前記動作半導
体層の平面のパターンに比較して内側に在るゲート電極
をそれぞれ備え且つ前記動作半導体層のゲート電極から
はみ出した部分の少なくとも一部に含まれる不純物が前
記動作半導体層に含まれる不純物と異なる薄膜トランジ
スタで構成されたことを特徴とする薄膜トランジスタ・
マトリクス基板。 - 【請求項４】絶縁性基板上に積層形成された動作半導体
層及びゲート絶縁膜及び平面のパターンが前記動作半導
体層の平面のパターンに比較して内側に在るゲート電極
をそれぞれ備え且つ前記動作半導体層のゲート電極から
はみ出した部分の少なくとも一部に於ける欠陥密度が前
記動作半導体層に於ける欠陥密度に比較して大きくされ
てなる薄膜トランジスタで構成されたことを特徴とする
薄膜トランジスタ・マトリクス基板。 - 【請求項５】絶縁性基板上に動作半導体層及びゲート絶
縁膜及びゲート電極を積層形成する工程と、 次いで、平面のパターンが前記動作半導体層の平面のパ
ターンに比較して内側に在るよう前記ゲート電極をパタ
ーニングする工程と、 次いで、前記動作半導体層の前記ゲート電極からはみ出
した部分に於ける少なくとも一部を前記動作半導体層の
材料組成と異なる材料組成に変える工程とが含まれるこ
とを特徴とする薄膜トランジスタ・マトリクス基板の製
造方法。 - 【請求項６】絶縁性基板上に主成分の一つがシリコンで
ある動作半導体層及びゲート絶縁膜及びゲート電極を積
層形成する工程と、 次いで、平面のパターンが前記動作半導体層の平面のパ
ターンに比較して内側に在るよう前記ゲート電極をパタ
ーニングする工程と、 次いで、前記動作半導体層に於ける前記ゲート電極から
はみ出した部分の少なくとも一部に周期律表の三族或い
は五族のうちの一つの元素を含むイオン或いは中性粒子
を前記ゲート電極をマスクとして打ち込んで選択的に導
電型を変化させる工程が含まれることを特徴とする薄膜
トランジスタ・マトリクス基板の製造方法。 - 【請求項７】動作半導体層に於けるゲート電極からはみ
出した部分の少なくとも一部を酸化或いは窒化する工程
が含まれることを特徴とする請求項５記載の薄膜トラン
ジスタ・マトリクス基板の製造方法。 - 【請求項８】動作半導体層に於けるゲート電極からはみ
出した部分の少なくとも一部をＯ或いはＮの何れかの元
素を含むプラズマに曝して酸化或いは窒化する工程が含
まれることを特徴とする請求項５或いは７記載の薄膜ト
ランジスタ・マトリクス基板の製造方法。 - 【請求項９】酸化性の水溶液中に浸漬して動作半導体層
に於けるゲート電極からはみ出した部分の少なくとも一
部を酸化する工程が含まれることを特徴とする請求項５
記載の薄膜トランジスタ・マトリクス基板の製造方法。 - 【請求項１０】動作半導体層に於けるゲート電極からは
み出した部分の少なくとも一部を陽極酸化する工程が含
まれることを特徴とする請求項５記載の薄膜トランジス
タ・マトリクス基板の製造方法。 - 【請求項１１】動作半導体層に於けるゲート電極からは
み出した部分の少なくとも一部に酸素イオンを打ち込ん
でから熱処理を行って前記酸素イオン注入領域の酸化を
行う工程が含まれることを特徴とする請求項５記載の薄
膜トランジスタ・マトリクス基板の製造方法。 - 【請求項１２】絶縁性基板上に主成分の一つがシリコン
である動作半導体層及びゲート絶縁膜及びゲート電極を
積層形成する工程と、 次いで、平面のパターンが前記動作半導体層の平面のパ
ターンに比較して内側に在るよう前記ゲート電極をパタ
ーニングする工程と、 次いで、前記動作半導体層に於けるゲート電極からはみ
出した部分の少なくとも一部にイオン或いは中性粒子或
いは光或いは電子のうちの何れか一つを前記ゲート電極
をマスクに照射して選択的に欠陥を生成させる工程が含
まれることを特徴とする薄膜トランジスタ・マトリクス
基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24280794A JP3360199B2 (ja) | 1994-10-06 | 1994-10-06 | 薄膜トランジスタ・マトリクス基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24280794A JP3360199B2 (ja) | 1994-10-06 | 1994-10-06 | 薄膜トランジスタ・マトリクス基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107212A true JPH08107212A (ja) | 1996-04-23 |
| JP3360199B2 JP3360199B2 (ja) | 2002-12-24 |
Family
ID=17094584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24280794A Expired - Fee Related JP3360199B2 (ja) | 1994-10-06 | 1994-10-06 | 薄膜トランジスタ・マトリクス基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3360199B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1994
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