JPH08106387A - 命令プリフェッチ回路及びキャッシュ装置 - Google Patents
命令プリフェッチ回路及びキャッシュ装置Info
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- JPH08106387A JPH08106387A JP6242553A JP24255394A JPH08106387A JP H08106387 A JPH08106387 A JP H08106387A JP 6242553 A JP6242553 A JP 6242553A JP 24255394 A JP24255394 A JP 24255394A JP H08106387 A JPH08106387 A JP H08106387A
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- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 abstract description 11
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
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Abstract
(57)【要約】
【目的】 分岐命令をプリフェッチした場合の命令プリ
フェッチ回路における無駄な待ち時間をなくす。 【構成】 演算装置から入力されたプリフェッチアドレ
スＦＡは、プリフェッチアドレスレジスタ１２に保持さ
れ、逐次インクリメンタ１３によってインクリメントさ
れてプリフェッチアドレスが生成される。プリフェッチ
アドレスに対応する命令がメモリ２０から読み出されて
データレジスタ４０を介して演算装置に供給される。こ
こで、プリフェッチした命令が分岐命令の場合、選択信
号生成手段６０は、その時入力されたＦＡとプリフェッ
チアドレスの不一致となるサイクルを検出し、選択信号
SEL1を送出する。アドレス生成部１０では選択信号SEL1
に基き、インクリメンタ１３の出力でなく入力されてい
るＦＡを選択し、プリフェッチアドレスレジスタ１２に
ロードしてメモリ２０に与える。
フェッチ回路における無駄な待ち時間をなくす。 【構成】 演算装置から入力されたプリフェッチアドレ
スＦＡは、プリフェッチアドレスレジスタ１２に保持さ
れ、逐次インクリメンタ１３によってインクリメントさ
れてプリフェッチアドレスが生成される。プリフェッチ
アドレスに対応する命令がメモリ２０から読み出されて
データレジスタ４０を介して演算装置に供給される。こ
こで、プリフェッチした命令が分岐命令の場合、選択信
号生成手段６０は、その時入力されたＦＡとプリフェッ
チアドレスの不一致となるサイクルを検出し、選択信号
SEL1を送出する。アドレス生成部１０では選択信号SEL1
に基き、インクリメンタ１３の出力でなく入力されてい
るＦＡを選択し、プリフェッチアドレスレジスタ１２に
ロードしてメモリ２０に与える。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理システム等に
おける処理を高速化するために用いられる命令プリフッ
ェチ回路及びキャッシュ装置に関するものである。
おける処理を高速化するために用いられる命令プリフッ
ェチ回路及びキャッシュ装置に関するものである。
【０００２】
【従来の技術】図２は、従来の命令プリフェッチ回路を
示す構成ブロック図である。この命令プリフェッチ回路
は、マイクロコンピュータ等の演算装置等に設けられ、
該演算装置で次に必要とする命令データＤを予め読出
し、命令実行速度を早めるものである。また、図２の回
路は、キャッシュ装置にも適応される場合もある。この
場合、例えば、ＣＰＵから発せられる命令アドレスより
も先行してミスヒット時の命令書き替えを行う。即ち、
命令データＤを予め読出し、キャッシュ装置の動作を早
くするものとなる。図２の命令プリフェッチ回路は、図
示しない演算装置からのフェッチアドレス（以下、ＦＡ
という）を入力し、プリフェッチアドレスを生成するア
ドレス生成部１０と、そのアドレス生成部１０の出力側
に接続され、命令をアドレスに対応させて格納している
メモリ２０と、同様にアドレス生成部１０の出力側に接
続されて、演算装置に出力するデータＤが有効か無効か
を示す信号Valid を該演算装置に出力する判定信号生成
部３０とを、備えている。また、メモリ２０の出力側に
はメモリ２０から読み出されたデータＤを保持して演算
装置に出力するデータ送出部であるデータレジスタ（DA
TA）４０が、接続されている。データレジスタ４０の出
力側にはプリデコーダ（prDEC)５１が接続され、プリデ
コーダ５１の出力側は２入力ＯＲゲート５２の一方の入
力端子に接続されている。ＯＲゲート５２の他方の入力
端子には、リセット信号RST が入力される構成である。
また、この命令プリフェッチ回路には信号Valid をイン
バータ５３を介して入力するリセットセットフリップフ
ロップ（以下ＲＳ−ＦＦいう）５４が設けられ、ＲＳ−
ＦＦ５４のにリセット端子にはＯＲゲート５２からのリ
セット信号Ｒが入力され、ＲＳ−ＦＦ５４はそのリセッ
ト信号Ｒによってリセットされる構成である。ＲＳ−Ｆ
Ｆ５４の出力がアドレス生成部１０に接続されている。
示す構成ブロック図である。この命令プリフェッチ回路
は、マイクロコンピュータ等の演算装置等に設けられ、
該演算装置で次に必要とする命令データＤを予め読出
し、命令実行速度を早めるものである。また、図２の回
路は、キャッシュ装置にも適応される場合もある。この
場合、例えば、ＣＰＵから発せられる命令アドレスより
も先行してミスヒット時の命令書き替えを行う。即ち、
命令データＤを予め読出し、キャッシュ装置の動作を早
くするものとなる。図２の命令プリフェッチ回路は、図
示しない演算装置からのフェッチアドレス（以下、ＦＡ
という）を入力し、プリフェッチアドレスを生成するア
ドレス生成部１０と、そのアドレス生成部１０の出力側
に接続され、命令をアドレスに対応させて格納している
メモリ２０と、同様にアドレス生成部１０の出力側に接
続されて、演算装置に出力するデータＤが有効か無効か
を示す信号Valid を該演算装置に出力する判定信号生成
部３０とを、備えている。また、メモリ２０の出力側に
はメモリ２０から読み出されたデータＤを保持して演算
装置に出力するデータ送出部であるデータレジスタ（DA
TA）４０が、接続されている。データレジスタ４０の出
力側にはプリデコーダ（prDEC)５１が接続され、プリデ
コーダ５１の出力側は２入力ＯＲゲート５２の一方の入
力端子に接続されている。ＯＲゲート５２の他方の入力
端子には、リセット信号RST が入力される構成である。
また、この命令プリフェッチ回路には信号Valid をイン
バータ５３を介して入力するリセットセットフリップフ
ロップ（以下ＲＳ−ＦＦいう）５４が設けられ、ＲＳ−
ＦＦ５４のにリセット端子にはＯＲゲート５２からのリ
セット信号Ｒが入力され、ＲＳ−ＦＦ５４はそのリセッ
ト信号Ｒによってリセットされる構成である。ＲＳ−Ｆ
Ｆ５４の出力がアドレス生成部１０に接続されている。
【０００３】アドレス生成部１０は、ＦＡを一方の入力
端子に入力するセレクタ１１と、セレクタ１１の出力側
に接続されたプリフェッチアドレスレジスタ（PFA ）１
２と、レジスタ１２の出力を入力とするインクリメンタ
１３とを、備えている。インクリメンタ１３は、レジス
タ１２の保持しているアドレスに１を加算するものであ
り、インクリメンタ１３の出力はセレクタ１１の他方の
入力端子に接続されている。セレクタ１１はＲＳ−ＦＦ
５４の出力信号SEL0によって、ＦＡまたはインクリメン
タ１３の出力を選択してレジスタ１２に供給する構成で
ある。つまり、ＲＳ−ＦＦ５４の出力信号SEL0は、レジ
スタ１２のロード選択信号となっている。レジスタ１２
はセレクタ１１の出力するアドレスをロードし、ロード
したアドレスをプリフェッチアドレスとしてメモリ２０
に与える接続となっている。判定信号生成部３０は、タ
グレジスタ（ＴＡＧ）３１とマッチャー（ＭＡＴ）３２
とを備えている。タグレジスタ３１はアドレス生成部１
０中のレジスタ１２の出力を保持して、マッチャー３２
に出力する構成である。マッチャー３２はタグレジスタ
３１の出力とＦＡの一致を検出して、一致でないとき信
号valid を“０”、一致しているとき“１”にする構成
となっている。図３は、図２の動作を示すタイムチャー
トであり、この図を参照しつつ、図２の命令プリフェッ
チ回路の動作を説明する。図３には、ＦＡとレジスタ１
２のロードしているプリフェッチアドレスと、レジスタ
４０の送出データと、各信号Valid ，SEL0，RST とが、
示されている。まず、リセット時には、信号RST が
“１”であり、レジスタ１２のロード選択信号SEL0が、
“０”にリセットされる。この段階ではレジスタ４０は
有効データを送出しない。次のステージでは信号RST が
“０”となって、同時にレジスタ１２にはＦＡが取り込
まれる。１度、信号SEL0が“１”となるとこの回路はプ
リフェッチモードとして動作し、この間レジスタ１２は
インクリメントしたアドレスをフェッチし続ける。メモ
リ２０からはレジスタ１２の出力するアドレスに対応し
たデータＤをレジスタ４０を介して出力する。ここで、
レジスタ１２の送出するアドレス２が分岐命令である場
合、プリデコーダ５１で分岐命令であることがレジスタ
４０の送出データ中の（２）から検出され、プリフェッ
チが中止される。この後、ＦＡに分岐先のアドレスＡが
現れ、レジスタ１２に取り込まれて新たにプリフェッチ
が開始される。
端子に入力するセレクタ１１と、セレクタ１１の出力側
に接続されたプリフェッチアドレスレジスタ（PFA ）１
２と、レジスタ１２の出力を入力とするインクリメンタ
１３とを、備えている。インクリメンタ１３は、レジス
タ１２の保持しているアドレスに１を加算するものであ
り、インクリメンタ１３の出力はセレクタ１１の他方の
入力端子に接続されている。セレクタ１１はＲＳ−ＦＦ
５４の出力信号SEL0によって、ＦＡまたはインクリメン
タ１３の出力を選択してレジスタ１２に供給する構成で
ある。つまり、ＲＳ−ＦＦ５４の出力信号SEL0は、レジ
スタ１２のロード選択信号となっている。レジスタ１２
はセレクタ１１の出力するアドレスをロードし、ロード
したアドレスをプリフェッチアドレスとしてメモリ２０
に与える接続となっている。判定信号生成部３０は、タ
グレジスタ（ＴＡＧ）３１とマッチャー（ＭＡＴ）３２
とを備えている。タグレジスタ３１はアドレス生成部１
０中のレジスタ１２の出力を保持して、マッチャー３２
に出力する構成である。マッチャー３２はタグレジスタ
３１の出力とＦＡの一致を検出して、一致でないとき信
号valid を“０”、一致しているとき“１”にする構成
となっている。図３は、図２の動作を示すタイムチャー
トであり、この図を参照しつつ、図２の命令プリフェッ
チ回路の動作を説明する。図３には、ＦＡとレジスタ１
２のロードしているプリフェッチアドレスと、レジスタ
４０の送出データと、各信号Valid ，SEL0，RST とが、
示されている。まず、リセット時には、信号RST が
“１”であり、レジスタ１２のロード選択信号SEL0が、
“０”にリセットされる。この段階ではレジスタ４０は
有効データを送出しない。次のステージでは信号RST が
“０”となって、同時にレジスタ１２にはＦＡが取り込
まれる。１度、信号SEL0が“１”となるとこの回路はプ
リフェッチモードとして動作し、この間レジスタ１２は
インクリメントしたアドレスをフェッチし続ける。メモ
リ２０からはレジスタ１２の出力するアドレスに対応し
たデータＤをレジスタ４０を介して出力する。ここで、
レジスタ１２の送出するアドレス２が分岐命令である場
合、プリデコーダ５１で分岐命令であることがレジスタ
４０の送出データ中の（２）から検出され、プリフェッ
チが中止される。この後、ＦＡに分岐先のアドレスＡが
現れ、レジスタ１２に取り込まれて新たにプリフェッチ
が開始される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
命令プリフェッチ回路では、次のような課題があった。
プリデコーダ５１で検出した命令が、無条件分岐命令な
らまだしも、条件分岐命令の場合にも、プリフェッチを
一度中止する。そのため、この条件分岐命令が成立しな
くてもプリフェッチを一度停止することになり、無駄な
待ち時間が発生し、演算装置やキャッシュ装置における
処理性能を低下させていた。
命令プリフェッチ回路では、次のような課題があった。
プリデコーダ５１で検出した命令が、無条件分岐命令な
らまだしも、条件分岐命令の場合にも、プリフェッチを
一度中止する。そのため、この条件分岐命令が成立しな
くてもプリフェッチを一度停止することになり、無駄な
待ち時間が発生し、演算装置やキャッシュ装置における
処理性能を低下させていた。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、演算装置で使用する命令を予めアド
レスに対応させて格納するメモリと、前記演算装置から
入力された第１の命令アドレスをインクリメントしプリ
フェッチアドレスを生成するアドレス生成部と、前記プ
リフェッチアドレスに対応する前記命令を前記メモリか
ら読出し前記演算装置へ送出するデータ送出部と、前記
第１の命令アドレスの後に入力された第２の命令アドレ
スと前記プリフェッチアドレス間の一致不一致を検出
し、該検出結果が一致の場合に前記データ送出部の送出
する命令が有効であり不一致の場合には無効であること
を示す判定信号を、前記演算装置に供給する判定信号生
成部とを備え、前記演算装置が次に必要とする命令を前
記第１の命令アドレスよりも先行して該演算装置へ与え
る命令プリフェッチ回路またはキャッシュ装置におい
て、次のような構成としている。即ち、本発明の命令プ
リフェッチ回路またはキャッシュ装置は、前記第２の命
令アドレスと前記プリフェッチアドレスが一致から不一
致に変化したときのみ、前記アドレス生成部に前記イン
クリメントの停止を選択させる選択信号を送出する選択
信号生成手段を設け、前記アドレス生成部は、前記選択
信号を入力した場合前記第２の命令アドレスを新たなプ
リフェッチアドレスとして送出する構成としている。第
２の発明は、第１の発明におけるメモリとデータ送出部
と判定信号生成部と、演算装置から入力された第１の命
令アドレスをインクリメントしプリフェッチアドレスを
生成するアドレス生成部とを備え、前記データ送出部の
送出する命令が無条件分岐命令であることを検出する手
段と、前記無条件分岐命令における分岐先アドレスを該
無条件分岐命令から抽出する手段とを設け、前記アドレ
ス生成部は、前記データ送出部の送出する命令が無条件
分岐命令のとき、前記分岐先アドレスを新たな前記プリ
フェッチアドレスとして送出する構成としている。
を解決するために、演算装置で使用する命令を予めアド
レスに対応させて格納するメモリと、前記演算装置から
入力された第１の命令アドレスをインクリメントしプリ
フェッチアドレスを生成するアドレス生成部と、前記プ
リフェッチアドレスに対応する前記命令を前記メモリか
ら読出し前記演算装置へ送出するデータ送出部と、前記
第１の命令アドレスの後に入力された第２の命令アドレ
スと前記プリフェッチアドレス間の一致不一致を検出
し、該検出結果が一致の場合に前記データ送出部の送出
する命令が有効であり不一致の場合には無効であること
を示す判定信号を、前記演算装置に供給する判定信号生
成部とを備え、前記演算装置が次に必要とする命令を前
記第１の命令アドレスよりも先行して該演算装置へ与え
る命令プリフェッチ回路またはキャッシュ装置におい
て、次のような構成としている。即ち、本発明の命令プ
リフェッチ回路またはキャッシュ装置は、前記第２の命
令アドレスと前記プリフェッチアドレスが一致から不一
致に変化したときのみ、前記アドレス生成部に前記イン
クリメントの停止を選択させる選択信号を送出する選択
信号生成手段を設け、前記アドレス生成部は、前記選択
信号を入力した場合前記第２の命令アドレスを新たなプ
リフェッチアドレスとして送出する構成としている。第
２の発明は、第１の発明におけるメモリとデータ送出部
と判定信号生成部と、演算装置から入力された第１の命
令アドレスをインクリメントしプリフェッチアドレスを
生成するアドレス生成部とを備え、前記データ送出部の
送出する命令が無条件分岐命令であることを検出する手
段と、前記無条件分岐命令における分岐先アドレスを該
無条件分岐命令から抽出する手段とを設け、前記アドレ
ス生成部は、前記データ送出部の送出する命令が無条件
分岐命令のとき、前記分岐先アドレスを新たな前記プリ
フェッチアドレスとして送出する構成としている。
【０００６】第３の発明は、第１及び第２の発明に記載
のメモリとデータ送出部と判定信号生成部と、演算装置
から入力された第１の命令アドレスをインクリメントし
プリフェッチアドレスを生成するアドレス生成部とを備
えている。そして、本発明の命令プリフェッチ回路また
はキャッシュ装置は、前記データ送出部の送出する命令
が条件分岐命令であることを検出する手段と、前記条件
分岐命令における分岐先アドレスを該条件分岐命令から
抽出する手段と、前記条件分岐が実際に行われるか否か
を予測する手段と、前記予測に基づき前記第１の命令ア
ドレスをインクリメントしたアドレスまたは前記分岐先
アドレスを選択する選択手段と、前記予測が外れたかど
うかを示す信号に基づき前記選択手段の出力アドレス或
いはその時前記演算装置から入力されている第２の命令
アドレスを前記アドレス生成部にプリフェッチアドレス
として出力させる手段とを、設けている。第４の発明
は、第３の発明の命令プリフェッチ回路またはキャッシ
ュ装置において、前記条件分岐が実際に行われるか否か
を予測する手段を、命令フィールド中の分岐予測ビット
を抽出し、それを予測値とする手段としている。第５の
発明は、第３の発明の命令プリフェッチ回路またはキャ
ッシュ装置において、前記条件分岐が実際に行われるか
否かを予測する手段を、ランダム値を予測値とする手段
としている。第６の発明は、第３の発明の命令プリフェ
ッチ回路またはキャッシュ装置において、前記条件分岐
が実際に行われるか否かを予測する手段を、条件分岐命
令における過去の分岐履歴を格納するテーブルを用い、
該分岐履歴を参照して予測値をたてる構成としている。
のメモリとデータ送出部と判定信号生成部と、演算装置
から入力された第１の命令アドレスをインクリメントし
プリフェッチアドレスを生成するアドレス生成部とを備
えている。そして、本発明の命令プリフェッチ回路また
はキャッシュ装置は、前記データ送出部の送出する命令
が条件分岐命令であることを検出する手段と、前記条件
分岐命令における分岐先アドレスを該条件分岐命令から
抽出する手段と、前記条件分岐が実際に行われるか否か
を予測する手段と、前記予測に基づき前記第１の命令ア
ドレスをインクリメントしたアドレスまたは前記分岐先
アドレスを選択する選択手段と、前記予測が外れたかど
うかを示す信号に基づき前記選択手段の出力アドレス或
いはその時前記演算装置から入力されている第２の命令
アドレスを前記アドレス生成部にプリフェッチアドレス
として出力させる手段とを、設けている。第４の発明
は、第３の発明の命令プリフェッチ回路またはキャッシ
ュ装置において、前記条件分岐が実際に行われるか否か
を予測する手段を、命令フィールド中の分岐予測ビット
を抽出し、それを予測値とする手段としている。第５の
発明は、第３の発明の命令プリフェッチ回路またはキャ
ッシュ装置において、前記条件分岐が実際に行われるか
否かを予測する手段を、ランダム値を予測値とする手段
としている。第６の発明は、第３の発明の命令プリフェ
ッチ回路またはキャッシュ装置において、前記条件分岐
が実際に行われるか否かを予測する手段を、条件分岐命
令における過去の分岐履歴を格納するテーブルを用い、
該分岐履歴を参照して予測値をたてる構成としている。
【０００７】
【作用】第１の発明によれば、以上のように命令プリフ
ェッチ回路またはキャッシュ装置を構成したので、メモ
リは演算装置で使用する命令を予めアドレスに対応させ
て格納し、アドレス生成部が演算装置から入力された第
１の命令アドレスをインクリメントしてプリフェッチア
ドレスを生成する。データ送出部は、プリフェッチアド
レスに対応する前記命令をメモリから読出し、演算装置
へ送出する。一方、判定信号生成部は、第２の命令アド
レスとプリフェッチアドレス間の一致不一致を検出して
判定信号を演算装置に供給する。その結果、演算装置が
次に必要とする命令が前記フェッチアドレスよりも先行
して与られる。ここで、アドレス生成部は、命令アドレ
スとプリフェッチアドレスが一致から不一致に変化した
ときのみ、選択信号によって前記インクリメントの停止
を選択し、前記選択信その時入力されている第２の命令
アドレスをプリフェッチアドレスとして送出する。
ェッチ回路またはキャッシュ装置を構成したので、メモ
リは演算装置で使用する命令を予めアドレスに対応させ
て格納し、アドレス生成部が演算装置から入力された第
１の命令アドレスをインクリメントしてプリフェッチア
ドレスを生成する。データ送出部は、プリフェッチアド
レスに対応する前記命令をメモリから読出し、演算装置
へ送出する。一方、判定信号生成部は、第２の命令アド
レスとプリフェッチアドレス間の一致不一致を検出して
判定信号を演算装置に供給する。その結果、演算装置が
次に必要とする命令が前記フェッチアドレスよりも先行
して与られる。ここで、アドレス生成部は、命令アドレ
スとプリフェッチアドレスが一致から不一致に変化した
ときのみ、選択信号によって前記インクリメントの停止
を選択し、前記選択信その時入力されている第２の命令
アドレスをプリフェッチアドレスとして送出する。
【０００８】第２の発明によれば、第１の発明に記載の
データ送出部の送出する命令が無条件分岐命令であるこ
とが検出され、また、その無条件分岐命令における分岐
先アドレスが抽出される。アドレス生成部は、データ送
出部の送出する命令が無条件分岐命令のとき、その分岐
先アドレスを新たなプリフェッチアドレスとして送出す
る。第３の発明によれば、第１及び第２の発明における
データ送出部の送出する命令が条件分岐命令であること
が検出されると共にその条件分岐命令における分岐先ア
ドレスが抽出される。条件分岐が実際に行われるか否か
の予測が行われ、予測に基づき、アドレス生成部の出力
する第１の命令アドレスをインクリメントしたアドレス
または分岐先アドレスが、選択手段によって選択され
る。そして、予測が外れたかどうかを示す信号に基づ
き、選択されたアドレスかまたはそのとき入力されてい
る第２の命令アドレスがプリフェッチアドレスとして出
力される。第４の発明によれば、条件分岐が実際に行わ
れるか否かを予測する手段は、命令フィールド中の分岐
予測ビットを抽出し、それを予測値とする。第５の発明
によれば、第３の発明における条件分岐が実際に行われ
るか否かを予測する手段は、ランダム値を予測値とす
る。第６の発明によれば、第３の発明における条件分岐
が実際に行われるか否かを予測する手段は、条件分岐命
令における過去の分岐履歴を格納するテーブルから、該
分岐履歴を参照して予測値とする。
データ送出部の送出する命令が無条件分岐命令であるこ
とが検出され、また、その無条件分岐命令における分岐
先アドレスが抽出される。アドレス生成部は、データ送
出部の送出する命令が無条件分岐命令のとき、その分岐
先アドレスを新たなプリフェッチアドレスとして送出す
る。第３の発明によれば、第１及び第２の発明における
データ送出部の送出する命令が条件分岐命令であること
が検出されると共にその条件分岐命令における分岐先ア
ドレスが抽出される。条件分岐が実際に行われるか否か
の予測が行われ、予測に基づき、アドレス生成部の出力
する第１の命令アドレスをインクリメントしたアドレス
または分岐先アドレスが、選択手段によって選択され
る。そして、予測が外れたかどうかを示す信号に基づ
き、選択されたアドレスかまたはそのとき入力されてい
る第２の命令アドレスがプリフェッチアドレスとして出
力される。第４の発明によれば、条件分岐が実際に行わ
れるか否かを予測する手段は、命令フィールド中の分岐
予測ビットを抽出し、それを予測値とする。第５の発明
によれば、第３の発明における条件分岐が実際に行われ
るか否かを予測する手段は、ランダム値を予測値とす
る。第６の発明によれば、第３の発明における条件分岐
が実際に行われるか否かを予測する手段は、条件分岐命
令における過去の分岐履歴を格納するテーブルから、該
分岐履歴を参照して予測値とする。
【０００９】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す命令プリフェッチ
回路の構成ブロック図であり、従来の図２と共通する要
素には共通の符号が付されている。本実施例の命令プリ
フェッチ回路は、図示しない演算装置に接続されその演
算装置で次に必要とする命令をプリフェッチする回路で
あり、先行書き換え型のキャッシュ装置としても適用さ
れる。図１の回路は、図２と同様に、図示しない演算装
置からのＦＡを入力し、それをインクリメントしてプリ
フェッチアドレスを生成するアドレス生成部２０と、ア
ドレス生成部１０の出力側に接続され、演算装置で使用
する命令をアドレスに対応させて格納しているメモリ２
０と、アドレス生成部１０の出力側に接続されて演算装
置に出力するデータＤが有効か無効かを示す信号Valid
を該演算装置に出力する判定信号生成部３０と、メモリ
２０の出力側に接続されてメモリ２０から読み出された
データＤを保持するデータレジスタ（DATA）４０とを、
備えている。本実施例の命令プリフェッチ回路は、従来
回路に比べてプリデコーダを除去し、代わりに、選択信
号生成手段６０を設けている。選択信号生成手段６０
は、信号Valid が有効から無効に変化したときにアドレ
ス生成部１０のロードするアドレスをＦＡに切替える信
号SEL1を生成するものである。アドレス生成部１０は、
ＦＡを一方の入力端子に入力するセレクタと、セレクタ
の出力側に接続されたプリフェッチアドレスレジスタ
（PFA ）１２と、レジスタ１２の出力を入力とするイン
クリメンタ１３とを、備えている。インクメンタ１３は
レジスタ１２の保持しているアドレスに１を加算するも
のであり、インクメンタ１３の出力はセレクタ１１の他
方の入力端子に接続されている。セレクタ１１は信号SE
L1により、ＦＡまたはインクリメンタ１３の出力を選択
してレジスタ１２に供給する構成である。判定信号生成
部３０は、図２と同様に、タグレジスタ３１とマッチャ
ー３２とを備えている。タグレジスタ３１はアドレス生
成部１０中のレジスタ１２の出力を保持してマッチャー
３２に出力する構成である。マッチャー３２はタグレジ
スタ３１の出力とＦＡの一致を検出して、一致でないと
き信号valid を“０”、一致しているとき“１”する構
成となっている。
回路の構成ブロック図であり、従来の図２と共通する要
素には共通の符号が付されている。本実施例の命令プリ
フェッチ回路は、図示しない演算装置に接続されその演
算装置で次に必要とする命令をプリフェッチする回路で
あり、先行書き換え型のキャッシュ装置としても適用さ
れる。図１の回路は、図２と同様に、図示しない演算装
置からのＦＡを入力し、それをインクリメントしてプリ
フェッチアドレスを生成するアドレス生成部２０と、ア
ドレス生成部１０の出力側に接続され、演算装置で使用
する命令をアドレスに対応させて格納しているメモリ２
０と、アドレス生成部１０の出力側に接続されて演算装
置に出力するデータＤが有効か無効かを示す信号Valid
を該演算装置に出力する判定信号生成部３０と、メモリ
２０の出力側に接続されてメモリ２０から読み出された
データＤを保持するデータレジスタ（DATA）４０とを、
備えている。本実施例の命令プリフェッチ回路は、従来
回路に比べてプリデコーダを除去し、代わりに、選択信
号生成手段６０を設けている。選択信号生成手段６０
は、信号Valid が有効から無効に変化したときにアドレ
ス生成部１０のロードするアドレスをＦＡに切替える信
号SEL1を生成するものである。アドレス生成部１０は、
ＦＡを一方の入力端子に入力するセレクタと、セレクタ
の出力側に接続されたプリフェッチアドレスレジスタ
（PFA ）１２と、レジスタ１２の出力を入力とするイン
クリメンタ１３とを、備えている。インクメンタ１３は
レジスタ１２の保持しているアドレスに１を加算するも
のであり、インクメンタ１３の出力はセレクタ１１の他
方の入力端子に接続されている。セレクタ１１は信号SE
L1により、ＦＡまたはインクリメンタ１３の出力を選択
してレジスタ１２に供給する構成である。判定信号生成
部３０は、図２と同様に、タグレジスタ３１とマッチャ
ー３２とを備えている。タグレジスタ３１はアドレス生
成部１０中のレジスタ１２の出力を保持してマッチャー
３２に出力する構成である。マッチャー３２はタグレジ
スタ３１の出力とＦＡの一致を検出して、一致でないと
き信号valid を“０”、一致しているとき“１”する構
成となっている。
【００１０】選択信号生成手段６０は、信号Valid をイ
ンバータ６１を介して入力するＲＳ−ＦＦ６２と、信号
Valid を直接入力するトグル型フリップフロップ（以
下、Ｔ−ＦＦという）６３とを備えている。ＲＳ−ＦＦ
６２はリセット或いはセットのモードを設定するもので
あり、リセット信号RST がリセット端子Ｒに入力される
構成である。Ｔ−ＦＦ６３は信号Valid の状態をラッチ
するものであり、Ｔ−ＦＦ６３の出力端子は２入力のＡ
ＮＤゲート６４の一方の入力端子に接続されている。Ａ
ＮＤゲート６４の他方の入力端子には信号Valid の反転
信号が入力され、そのＡＮＤゲート６４の出力信号は反
転されて、２入力のＡＮＤゲート６５の一方の入力端子
に入力されている。また、ＲＳ−ＦＦ６２の出力端子は
ＡＮＤゲート６５の他方の入力端子に接続されている。
ＡＮＤゲート６５が信号SEL1をセレクタ１１に供給する
構成となっている。図４は、図１の動作を示すタイムチ
ャートである。図４には、ＦＡとレジスタ１２のロード
しているアドレスと、レジスタ４０の送出データと、各
信号Valid ，SEL0，RST とが、示されている。この図を
参照しつつ、図１の命令プリフェッチ回路の動作を説明
する。リセット時には信号RST が“１”であり、ＡＮＤ
ゲート６５の出力信号SEL1が“０”にリセットされる。
この段階ではレジスタ４０は有効データを送出しない。
次のステージでは、信号RST が“０”となって、同時に
レジスタ１２にはＦＡが取り込まれる。１度、信号SEL0
が“１”となると、この回路はプリフェッチモードとし
て動作し、この間レジスタ１２はインクリメントしたア
ドレスをフェッチし続ける。メモリ２０からはレジスタ
１２の出力するアドレスに対応したデータＤがレジスタ
４０を介して出力される。ここで、レジスタ４０の送出
するデータの（２）が分岐命令である場合、ＦＡとレジ
スタ１２の送出するアドレスが異なるので、マッチャー
３２は信号Valid を無効を示す状態にする。即ち、分岐
が実行されるとＦＡのアドレスはＡとなり、レジスタ１
２の保持するアドレスは４となる。Ｔ−ＦＦ６３とＡＮ
Ｄゲート６４により、信号Valid の変化時の１サイクル
が抽出され、このときだけ信号SEL1を強制的に“０”に
する。即ち、セレクタ１１がＦＡを選択して出力する。
データ（２）が分岐命令である場合でも、本実施例では
プリフェッチモードをリセットせず、引き続きプリフェ
ッチを行ない、レジスタ４０は図４のように、データ
（３）（４）（５）を送出する。図４ではデータ（２）
が条件分岐命令の場合を示しているが、非分岐の場合、
信号VALID が続けて有効を示し、プリフェッチが継続さ
れる。
ンバータ６１を介して入力するＲＳ−ＦＦ６２と、信号
Valid を直接入力するトグル型フリップフロップ（以
下、Ｔ−ＦＦという）６３とを備えている。ＲＳ−ＦＦ
６２はリセット或いはセットのモードを設定するもので
あり、リセット信号RST がリセット端子Ｒに入力される
構成である。Ｔ−ＦＦ６３は信号Valid の状態をラッチ
するものであり、Ｔ−ＦＦ６３の出力端子は２入力のＡ
ＮＤゲート６４の一方の入力端子に接続されている。Ａ
ＮＤゲート６４の他方の入力端子には信号Valid の反転
信号が入力され、そのＡＮＤゲート６４の出力信号は反
転されて、２入力のＡＮＤゲート６５の一方の入力端子
に入力されている。また、ＲＳ−ＦＦ６２の出力端子は
ＡＮＤゲート６５の他方の入力端子に接続されている。
ＡＮＤゲート６５が信号SEL1をセレクタ１１に供給する
構成となっている。図４は、図１の動作を示すタイムチ
ャートである。図４には、ＦＡとレジスタ１２のロード
しているアドレスと、レジスタ４０の送出データと、各
信号Valid ，SEL0，RST とが、示されている。この図を
参照しつつ、図１の命令プリフェッチ回路の動作を説明
する。リセット時には信号RST が“１”であり、ＡＮＤ
ゲート６５の出力信号SEL1が“０”にリセットされる。
この段階ではレジスタ４０は有効データを送出しない。
次のステージでは、信号RST が“０”となって、同時に
レジスタ１２にはＦＡが取り込まれる。１度、信号SEL0
が“１”となると、この回路はプリフェッチモードとし
て動作し、この間レジスタ１２はインクリメントしたア
ドレスをフェッチし続ける。メモリ２０からはレジスタ
１２の出力するアドレスに対応したデータＤがレジスタ
４０を介して出力される。ここで、レジスタ４０の送出
するデータの（２）が分岐命令である場合、ＦＡとレジ
スタ１２の送出するアドレスが異なるので、マッチャー
３２は信号Valid を無効を示す状態にする。即ち、分岐
が実行されるとＦＡのアドレスはＡとなり、レジスタ１
２の保持するアドレスは４となる。Ｔ−ＦＦ６３とＡＮ
Ｄゲート６４により、信号Valid の変化時の１サイクル
が抽出され、このときだけ信号SEL1を強制的に“０”に
する。即ち、セレクタ１１がＦＡを選択して出力する。
データ（２）が分岐命令である場合でも、本実施例では
プリフェッチモードをリセットせず、引き続きプリフェ
ッチを行ない、レジスタ４０は図４のように、データ
（３）（４）（５）を送出する。図４ではデータ（２）
が条件分岐命令の場合を示しているが、非分岐の場合、
信号VALID が続けて有効を示し、プリフェッチが継続さ
れる。
【００１１】以上のように、本実施例では、分岐命令を
プリフェッチした場合でも、プリフェッチを継続するの
で、その分岐命令が非分岐件分岐命令の場合の時に、効
率よく演算装置に命令を供給することができる。また、
従来回路の図２のように、命令をプリデコードする必要
がないので、ハード量が少なくかつ遅延に関する問題も
ない。先行書き換え型キャッシュっ装置に適用しても更
新が継続できるため、キャッシュヒット率が高くなり、
性能が向上する。第２の実施例 図５は、本発明の第２の実施例を示す命令プリフェッチ
回路の構成ブロック図である。この命令プリフェッチ回
路では従来と同様のアドレス生成部２０と、メモリ２０
と、判定信号生成部３０と、データレジスタ４０とが、
図１および図２と同様に接続されている。本実施例で
は、さらに、データレジスタ４０の出力側に接続されて
プリフェッチした命令が無条件分岐であることを検出す
ると共にその無条件分岐命令の分岐先アドレスを抽出す
る手段のプリデコーダ７１と、無条件分岐命令の場合、
その抽出した分岐先アドレスをインクリメントしたアド
レスの代わりにプリフェッチアドレスとする手段である
セレクタ７２とを設けている。セレクタ７２は、インク
リメンタ１３の出力側とセレクタ１１の入力側の間に接
続され、プリデコーダ７１からの分岐先アドレスまたは
インクリメンタ１３の出力するアドレスのうちいずれか
一方を選択してセレクタ１１に与える構成となってい
る。プリデコーダ７１の他方の出力である検出信号は２
入力のＡＮＤゲート７３の一方の入力端子に入力され、
そのＡＮＤゲート７３の他方の入力端子には信号Valid
が入力されている。このＡＮＤゲート７３の送出する選
択信号SEL2によってセレクタ７２は、選択を切替える構
成となっている。一方、セレクタ１１には選択信号SEL1
が入力される構成である。信号SEL1を本実施例では第１
の実施例における選択信号生成回路６０を用いて生成し
ているが、従来のプリデコーダ５１を用いて生成しても
よい。
プリフェッチした場合でも、プリフェッチを継続するの
で、その分岐命令が非分岐件分岐命令の場合の時に、効
率よく演算装置に命令を供給することができる。また、
従来回路の図２のように、命令をプリデコードする必要
がないので、ハード量が少なくかつ遅延に関する問題も
ない。先行書き換え型キャッシュっ装置に適用しても更
新が継続できるため、キャッシュヒット率が高くなり、
性能が向上する。第２の実施例 図５は、本発明の第２の実施例を示す命令プリフェッチ
回路の構成ブロック図である。この命令プリフェッチ回
路では従来と同様のアドレス生成部２０と、メモリ２０
と、判定信号生成部３０と、データレジスタ４０とが、
図１および図２と同様に接続されている。本実施例で
は、さらに、データレジスタ４０の出力側に接続されて
プリフェッチした命令が無条件分岐であることを検出す
ると共にその無条件分岐命令の分岐先アドレスを抽出す
る手段のプリデコーダ７１と、無条件分岐命令の場合、
その抽出した分岐先アドレスをインクリメントしたアド
レスの代わりにプリフェッチアドレスとする手段である
セレクタ７２とを設けている。セレクタ７２は、インク
リメンタ１３の出力側とセレクタ１１の入力側の間に接
続され、プリデコーダ７１からの分岐先アドレスまたは
インクリメンタ１３の出力するアドレスのうちいずれか
一方を選択してセレクタ１１に与える構成となってい
る。プリデコーダ７１の他方の出力である検出信号は２
入力のＡＮＤゲート７３の一方の入力端子に入力され、
そのＡＮＤゲート７３の他方の入力端子には信号Valid
が入力されている。このＡＮＤゲート７３の送出する選
択信号SEL2によってセレクタ７２は、選択を切替える構
成となっている。一方、セレクタ１１には選択信号SEL1
が入力される構成である。信号SEL1を本実施例では第１
の実施例における選択信号生成回路６０を用いて生成し
ているが、従来のプリデコーダ５１を用いて生成しても
よい。
【００１２】図６は、図５中のプリデコーダの構成例を
示すブロック図である。このプリデコーダ７１は、一致
回路７１−１を有している。一致回路７１−１は、デー
タレジスタ４０の出力する命令中でその命令を特徴を表
す例えば６ビットを抽出し、予め用意されている無条件
分岐命令のビット特徴との一致を検出し、検出結果の一
致信号Ｓ７１−１をＡＮＤゲート７３へ出力するもので
ある。プリデコーダ７１には、さらに、アドレス抽出用
のレジスタ７１−２とビット拡張器７１−３が設けられ
ている。レジスタ７１−２は、例えば、データレジスタ
４０の出力する命令の命令フィールドのアドレスを示す
例えば２６ビットを入力する構成であり、そのレジスタ
７１−２は、信号Ｓ７１−１が一致を示す場合に分岐先
アドレスを取り込む構成となっている。レジスタ７１−
２の出力するビットはビット拡張器７１−３で３２ビッ
トに拡張されてセレクタ７２に出力される。図７は、図
５の動作を示すタイムチャートであり、この図を参照し
つつ、図５の命令プリフェッチ回路の動作を説明する。
この命令プリフェッチは、プリフェッチモードのとき、
図示しない演算装置からＦＡを入力し、第１の実施例と
同様に、プリフェッチ結果のデータＤをデータレジスタ
４０から出力する。ここで、データレジスタ４０から出
力するデータＤが無条件分岐命令のとき、プリデコーダ
７１がそれを検出し、ＡＮＤゲート７３が対応する選択
信号SEL2を生成する。同時に、プリデコーダ７１はその
無条件分岐命令に指定される分岐先アドレスを抽出して
セレクタ７２に与える。セレクタ７２は選択信号SEL2に
基づいて分岐先アドレスを選択するので、セレクタ１１
の出力も分岐先アドレスとなり、レジスタ１２は分岐先
アドレスをロードして出力する。そのため、この命令プ
リフェッチ回路は、プリフェッチモードから抜け出せず
に命令のプリフェッチを継続する。
示すブロック図である。このプリデコーダ７１は、一致
回路７１−１を有している。一致回路７１−１は、デー
タレジスタ４０の出力する命令中でその命令を特徴を表
す例えば６ビットを抽出し、予め用意されている無条件
分岐命令のビット特徴との一致を検出し、検出結果の一
致信号Ｓ７１−１をＡＮＤゲート７３へ出力するもので
ある。プリデコーダ７１には、さらに、アドレス抽出用
のレジスタ７１−２とビット拡張器７１−３が設けられ
ている。レジスタ７１−２は、例えば、データレジスタ
４０の出力する命令の命令フィールドのアドレスを示す
例えば２６ビットを入力する構成であり、そのレジスタ
７１−２は、信号Ｓ７１−１が一致を示す場合に分岐先
アドレスを取り込む構成となっている。レジスタ７１−
２の出力するビットはビット拡張器７１−３で３２ビッ
トに拡張されてセレクタ７２に出力される。図７は、図
５の動作を示すタイムチャートであり、この図を参照し
つつ、図５の命令プリフェッチ回路の動作を説明する。
この命令プリフェッチは、プリフェッチモードのとき、
図示しない演算装置からＦＡを入力し、第１の実施例と
同様に、プリフェッチ結果のデータＤをデータレジスタ
４０から出力する。ここで、データレジスタ４０から出
力するデータＤが無条件分岐命令のとき、プリデコーダ
７１がそれを検出し、ＡＮＤゲート７３が対応する選択
信号SEL2を生成する。同時に、プリデコーダ７１はその
無条件分岐命令に指定される分岐先アドレスを抽出して
セレクタ７２に与える。セレクタ７２は選択信号SEL2に
基づいて分岐先アドレスを選択するので、セレクタ１１
の出力も分岐先アドレスとなり、レジスタ１２は分岐先
アドレスをロードして出力する。そのため、この命令プ
リフェッチ回路は、プリフェッチモードから抜け出せず
に命令のプリフェッチを継続する。
【００１３】以上のように、本実施例では、プリデコー
ダ７１とセレクタ７２を設け、無条件分岐命令をプリフ
ェッチしたときにも、その無条件分岐命令の分岐先アド
レスからプリフェッチを行う構成としている。このと
き、信号Valid の状態は有効のままであり、無駄のない
命令供給が行われる。第３の実施例 図８は、本発明の第３の実施例の命令プリフェッチ回路
を示す構成ブロック図である。この命令プリフェッチ回
路は第１及び第２の実施例と同様のアドレス生成部１０
と、メモリ２０と、判定信号生成部３０と、データレジ
スタ４０とを備え、それらが、図１，図２，図５と同様
に接続されている。本実施例では、データレジスタ４０
の出力側に接続されてプリフェッチした命令が条件分岐
命令であることを検出すると共にその条件分岐命令の分
岐先アドレスを抽出する手段であるプリデコーダ８１
と、その抽出した分岐先アドレスまたはインクリメント
したアドレスを選択する選択手段であるセレクタ８２と
を設けている。プリデコーダ８１の出力のうち検出結果
は、２入力のＡＮＤゲート８３の一方の入力端子に入力
されている。ＡＮＤゲート８３の他方の入力端子には、
データレジスタ４０の出力のうち特定の分岐予測ビット
が入力されている。ＡＮＤゲート８３の出力は信号Vali
d と共に２入力のＡＮＤゲート８４に接続され、ＡＮＤ
ゲート８４の出力側はセレクタ８２に接続されている。
ＡＮＤゲート８４はセレクタ８２における出力の選択を
決定する選択信号SEL2を生成するものである。一方、ア
ドレス生成部１０中のセレクタ１１には、選択信号SEL1
が入力される構成となっている。本実施例では、条件分
岐命令が実行されるか否かの予測をたてるので、その予
測が外れた場合に本来のプリフェッチアドレスをロード
するために、信号MISSを追加している。信号MISSとリセ
ット信号RST はＯＲゲート８５に入力され、そのＯＲゲ
ート８５の出力はフリップフロップ（ＦＦ）８６のリセ
ット端子Ｒに接続されている。ＦＦ８６の出力が選択信
号SEL1としてセレクタ１１に入力される構成である。こ
のSEL1に基き、セレクタ８２の出力またはその時入力さ
れているＦＡがプリフェッチアドレスとされる。
ダ７１とセレクタ７２を設け、無条件分岐命令をプリフ
ェッチしたときにも、その無条件分岐命令の分岐先アド
レスからプリフェッチを行う構成としている。このと
き、信号Valid の状態は有効のままであり、無駄のない
命令供給が行われる。第３の実施例 図８は、本発明の第３の実施例の命令プリフェッチ回路
を示す構成ブロック図である。この命令プリフェッチ回
路は第１及び第２の実施例と同様のアドレス生成部１０
と、メモリ２０と、判定信号生成部３０と、データレジ
スタ４０とを備え、それらが、図１，図２，図５と同様
に接続されている。本実施例では、データレジスタ４０
の出力側に接続されてプリフェッチした命令が条件分岐
命令であることを検出すると共にその条件分岐命令の分
岐先アドレスを抽出する手段であるプリデコーダ８１
と、その抽出した分岐先アドレスまたはインクリメント
したアドレスを選択する選択手段であるセレクタ８２と
を設けている。プリデコーダ８１の出力のうち検出結果
は、２入力のＡＮＤゲート８３の一方の入力端子に入力
されている。ＡＮＤゲート８３の他方の入力端子には、
データレジスタ４０の出力のうち特定の分岐予測ビット
が入力されている。ＡＮＤゲート８３の出力は信号Vali
d と共に２入力のＡＮＤゲート８４に接続され、ＡＮＤ
ゲート８４の出力側はセレクタ８２に接続されている。
ＡＮＤゲート８４はセレクタ８２における出力の選択を
決定する選択信号SEL2を生成するものである。一方、ア
ドレス生成部１０中のセレクタ１１には、選択信号SEL1
が入力される構成となっている。本実施例では、条件分
岐命令が実行されるか否かの予測をたてるので、その予
測が外れた場合に本来のプリフェッチアドレスをロード
するために、信号MISSを追加している。信号MISSとリセ
ット信号RST はＯＲゲート８５に入力され、そのＯＲゲ
ート８５の出力はフリップフロップ（ＦＦ）８６のリセ
ット端子Ｒに接続されている。ＦＦ８６の出力が選択信
号SEL1としてセレクタ１１に入力される構成である。こ
のSEL1に基き、セレクタ８２の出力またはその時入力さ
れているＦＡがプリフェッチアドレスとされる。
【００１４】図９は、図８の信号MISSを生成する回路を
示す構成ブロック図である。この回路はＦＡを入力し、
その変化を抽出するＦＡ変化抽出部９１と、ＦＡ変化抽
出部９１の出力をカウントするカウンタ９２と、カウン
タの出力が“１”であることを検出する一致回路９３
と、一致回路９３の出力とリセット信号RST の論理を求
めるＯＲゲート９４と、ＯＲゲート９４の出力をリセッ
ト端子Ｒに入力するＲＳ−ＦＦ９５とを備えている。こ
れらは信号MISSのタイミングを設定するものであり、Ｒ
Ｓ−ＦＦ９５のセット端子Ｓにはプリデコーダ８１から
の検出結果が入力されている。ＲＳ−ＦＦ９５の出力側
は、カウンタ９２のイネーブル端子に接続されると共に
２入力ＡＮＤゲート９６の一方の入力端子に接続されて
いる。この回路には、遅延型フリップフロップ（以下、
Ｄ−ＦＦという）９７が設けられ、Ｄ−ＦＦ９７の出力
は反転した信号Valid と共に２入力ＡＮＤゲート９８に
入力される接続である。ＡＮＤゲートゲート９８の出力
側は、ＡＮＤゲート９６の他方の入力端子に接続され、
そのＡＮＤゲートゲート９６から信号MISSが出力される
構成である。図９の回路は、条件分岐命令が実行された
ときにそのチェックを行い、外れであれば有効を信号MI
SSに示す機能を果たす。次に、図８の命令プリフェッチ
回路の動作を説明する。プリフェッチモードで動作して
いるとき、条件分岐命令を検出した場合、命令フィール
ド中の分岐予測ビットによって、条件分岐命令によって
分岐が発生するか否かが推定される。この予測ビットは
コンパイラやプログラマがプログラム作成時に予測アル
ゴリズムにしたがって作成したものである。分岐予測が
行われたとき、ＲＳ−ＦＦ９５がセットされ、その後、
図９の回路は分岐命令実行のＦＡが出力された時にチェ
ックを行う。即ち、信号valid が一致しているか否か
で、予測があっているか否かをチェックする。外れたの
ときは外れを示す信号MISSを出力し、ＲＳ−ＦＦ８５を
リセットする。分岐予測が一致しているかぎり、図８の
命令プリフェッチ回路は、図７と同様なタイミングの動
作を実行する。プリデコーダ８１はその条件分岐命令に
指定される分岐先アドレスを抽出してセレクタ８２に与
える。セレクタ８２は選択信号SEL2に基づいて分岐先ア
ドレスを選択するので、セレクタ１１の出力も分岐先ア
ドレスとなり、レジスタ１２は分岐先アドレスをロード
して出力する。そのため、この命令プリフェッチ回路
は、プリフェッチモードから抜け出せずに命令のプリフ
ェッチを継続する。
示す構成ブロック図である。この回路はＦＡを入力し、
その変化を抽出するＦＡ変化抽出部９１と、ＦＡ変化抽
出部９１の出力をカウントするカウンタ９２と、カウン
タの出力が“１”であることを検出する一致回路９３
と、一致回路９３の出力とリセット信号RST の論理を求
めるＯＲゲート９４と、ＯＲゲート９４の出力をリセッ
ト端子Ｒに入力するＲＳ−ＦＦ９５とを備えている。こ
れらは信号MISSのタイミングを設定するものであり、Ｒ
Ｓ−ＦＦ９５のセット端子Ｓにはプリデコーダ８１から
の検出結果が入力されている。ＲＳ−ＦＦ９５の出力側
は、カウンタ９２のイネーブル端子に接続されると共に
２入力ＡＮＤゲート９６の一方の入力端子に接続されて
いる。この回路には、遅延型フリップフロップ（以下、
Ｄ−ＦＦという）９７が設けられ、Ｄ−ＦＦ９７の出力
は反転した信号Valid と共に２入力ＡＮＤゲート９８に
入力される接続である。ＡＮＤゲートゲート９８の出力
側は、ＡＮＤゲート９６の他方の入力端子に接続され、
そのＡＮＤゲートゲート９６から信号MISSが出力される
構成である。図９の回路は、条件分岐命令が実行された
ときにそのチェックを行い、外れであれば有効を信号MI
SSに示す機能を果たす。次に、図８の命令プリフェッチ
回路の動作を説明する。プリフェッチモードで動作して
いるとき、条件分岐命令を検出した場合、命令フィール
ド中の分岐予測ビットによって、条件分岐命令によって
分岐が発生するか否かが推定される。この予測ビットは
コンパイラやプログラマがプログラム作成時に予測アル
ゴリズムにしたがって作成したものである。分岐予測が
行われたとき、ＲＳ−ＦＦ９５がセットされ、その後、
図９の回路は分岐命令実行のＦＡが出力された時にチェ
ックを行う。即ち、信号valid が一致しているか否か
で、予測があっているか否かをチェックする。外れたの
ときは外れを示す信号MISSを出力し、ＲＳ−ＦＦ８５を
リセットする。分岐予測が一致しているかぎり、図８の
命令プリフェッチ回路は、図７と同様なタイミングの動
作を実行する。プリデコーダ８１はその条件分岐命令に
指定される分岐先アドレスを抽出してセレクタ８２に与
える。セレクタ８２は選択信号SEL2に基づいて分岐先ア
ドレスを選択するので、セレクタ１１の出力も分岐先ア
ドレスとなり、レジスタ１２は分岐先アドレスをロード
して出力する。そのため、この命令プリフェッチ回路
は、プリフェッチモードから抜け出せずに命令のプリフ
ェッチを継続する。
【００１５】以上のように、本実施例では、条件分岐で
あってもプリフェッチに無駄がなく、プリフェッチモー
ドから抜けずに高速に命令を供給することができる。ま
た、無条件分岐命令を対象とする第２の実施例と組み合
わせた場合、分岐予測が外れないかぎり、すべての命令
においてプリフェッチを継続することが可能となる。第４の実施例 図１０は、本発明の第４の実施例を示す命令プリフェッ
チ回路の構成ブロック図であり、図８と共通する部分に
は共通の符号が付されている。第３の実施例では分岐予
測ビットを設定して条件分岐命令に対処していたのに対
し、本実施例では分岐予測手段１００を設けている。即
ち、図１０ではＡＮＤゲート８３の一方の入力端子に
は、分岐予測ビットではなく分岐予測手段１００の出力
が入力される構成となっている。他の部分については、
図８と同じ構成である。図１１は、図１０中の分岐予測
手段１００の構成を示すブロック図である。本実施例に
おける分岐予測手段１００は、Ｄ−ＦＦで構成されたラ
ンダム発生器１０１としている。ランダム発生器１０１
のＤ−ＦＦのデータ端子Ｄには、出力端子Ｑが接続され
た構成であり、分岐予測の供給源とされている。図１０
の命令プリフェッチ回路は、第３の実施例と同様の動作
を行って効率的なプリフェッチを実施するが、命令フィ
ールド中に分岐予測ビットのない命令セットの場合、非
常に少ないハード量で分岐予測を行うことができる。第５の実施例 図１２は、図１０中の分岐予測手段の他の例を示す図で
ある。本実施例は、図１０の命令プリフェッチ回路中の
分岐予測手段１００を図１２のようにしている。図１２
の分岐予測手段１００は、履歴テーブルメモリ１１１と
比較器１１２と２入力ＡＮＤゲート１１３とを備えてい
る。履歴テーブルメモリ１１１は、アドレスタグに対応
して過去の分岐または非分岐の履歴を収めるものであ
り、この履歴テーブルメモリ１１１にはＦＡの下位ビッ
トが入力され、アドレスタグとその履歴を出力する。ま
た、比較器１１２はＦＡの上位ビットと履歴テーブルメ
モリ１１１の出力するアドレスタグが入力され、比較結
果をＡＮＤゲート１１３の一方の入力端子に送出する接
続である。ＡＮＤゲート１１３の他方の入力端子には、
履歴テーブルメモリ１１１からの履歴出力が入力され、
ＡＮＤゲート１１３から分岐予測が出力される構成とな
っている。
あってもプリフェッチに無駄がなく、プリフェッチモー
ドから抜けずに高速に命令を供給することができる。ま
た、無条件分岐命令を対象とする第２の実施例と組み合
わせた場合、分岐予測が外れないかぎり、すべての命令
においてプリフェッチを継続することが可能となる。第４の実施例 図１０は、本発明の第４の実施例を示す命令プリフェッ
チ回路の構成ブロック図であり、図８と共通する部分に
は共通の符号が付されている。第３の実施例では分岐予
測ビットを設定して条件分岐命令に対処していたのに対
し、本実施例では分岐予測手段１００を設けている。即
ち、図１０ではＡＮＤゲート８３の一方の入力端子に
は、分岐予測ビットではなく分岐予測手段１００の出力
が入力される構成となっている。他の部分については、
図８と同じ構成である。図１１は、図１０中の分岐予測
手段１００の構成を示すブロック図である。本実施例に
おける分岐予測手段１００は、Ｄ−ＦＦで構成されたラ
ンダム発生器１０１としている。ランダム発生器１０１
のＤ−ＦＦのデータ端子Ｄには、出力端子Ｑが接続され
た構成であり、分岐予測の供給源とされている。図１０
の命令プリフェッチ回路は、第３の実施例と同様の動作
を行って効率的なプリフェッチを実施するが、命令フィ
ールド中に分岐予測ビットのない命令セットの場合、非
常に少ないハード量で分岐予測を行うことができる。第５の実施例 図１２は、図１０中の分岐予測手段の他の例を示す図で
ある。本実施例は、図１０の命令プリフェッチ回路中の
分岐予測手段１００を図１２のようにしている。図１２
の分岐予測手段１００は、履歴テーブルメモリ１１１と
比較器１１２と２入力ＡＮＤゲート１１３とを備えてい
る。履歴テーブルメモリ１１１は、アドレスタグに対応
して過去の分岐または非分岐の履歴を収めるものであ
り、この履歴テーブルメモリ１１１にはＦＡの下位ビッ
トが入力され、アドレスタグとその履歴を出力する。ま
た、比較器１１２はＦＡの上位ビットと履歴テーブルメ
モリ１１１の出力するアドレスタグが入力され、比較結
果をＡＮＤゲート１１３の一方の入力端子に送出する接
続である。ＡＮＤゲート１１３の他方の入力端子には、
履歴テーブルメモリ１１１からの履歴出力が入力され、
ＡＮＤゲート１１３から分岐予測が出力される構成とな
っている。
【００１６】本実施例では命令フィールド中に分岐予測
ビットのない命令セットの場合、過去の分岐履歴に基づ
いて分岐予測を行う。図１２では、履歴テーブルメモリ
１１１をすべてのアドレスごとに設けることが不可能で
あるため、セットアソシエイティブ方式としているが、
もちろん、フルアソシエイティブ方式とした方が効率が
よい。いずれにしても、履歴テーブルメモリ１１１中に
発見できない場合には、“分岐しない”を出力するよう
にする。以上のように、本実施例では、履歴テーブルメ
モリ１１１を設け、過去の履歴から分岐予測を行うた
め、分岐予測ビットを持たない命令セットに対して効率
的にプリフェッチした命令を演算装置に供給するができ
る。とくに、複数回ループを繰り返し行うようなプログ
ラムの場合、予測のヒット率が向上する。また、先行書
き換え型キャッシュ装置に対して分岐命令をプリフェッ
チしても更新が継続できるため、キャッシュヒット率が
高くなり、性能が向上する。なお、本発明は、上記実施
例に限定されず種々の変形が可能である。例えば第５の
実施例において、分岐履歴テーブルメモリ１１１中で発
見できないアドレスの場合、“分岐しない”をメモリ１
１１から読み出すようにしているが、ＡＮＤゲート１１
３をＯＲゲートにして比較器１１２の出力を反転するよ
うにすれば、“分岐する”を読み出す構成としてもよ
い。
ビットのない命令セットの場合、過去の分岐履歴に基づ
いて分岐予測を行う。図１２では、履歴テーブルメモリ
１１１をすべてのアドレスごとに設けることが不可能で
あるため、セットアソシエイティブ方式としているが、
もちろん、フルアソシエイティブ方式とした方が効率が
よい。いずれにしても、履歴テーブルメモリ１１１中に
発見できない場合には、“分岐しない”を出力するよう
にする。以上のように、本実施例では、履歴テーブルメ
モリ１１１を設け、過去の履歴から分岐予測を行うた
め、分岐予測ビットを持たない命令セットに対して効率
的にプリフェッチした命令を演算装置に供給するができ
る。とくに、複数回ループを繰り返し行うようなプログ
ラムの場合、予測のヒット率が向上する。また、先行書
き換え型キャッシュ装置に対して分岐命令をプリフェッ
チしても更新が継続できるため、キャッシュヒット率が
高くなり、性能が向上する。なお、本発明は、上記実施
例に限定されず種々の変形が可能である。例えば第５の
実施例において、分岐履歴テーブルメモリ１１１中で発
見できないアドレスの場合、“分岐しない”をメモリ１
１１から読み出すようにしているが、ＡＮＤゲート１１
３をＯＲゲートにして比較器１１２の出力を反転するよ
うにすれば、“分岐する”を読み出す構成としてもよ
い。
【００１７】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、命令アドレスとプリフェッチアドレスが一致
から不一致に変化したときのみ、アドレス生成部にイン
クリメントの停止を選択させ選択信号を送出する選択信
号生成手段を設け、アドレス生成部は選択信号を入力し
た場合、命令アドレスをプリフェッチアドレスとして送
出する構成としているので、命令が分岐命令の場合でも
区別なくプリフェッチを続ける。そのため、プリフェッ
チした命令を効率よく演算装置に供給することができ
る。また、先行書き換え型キャッシュ装置に適用しても
更新が継続できるため、キャッシュヒット率が高くな
り、性能が向上する。第２の発明によれば、プリフェッ
チした命令が無条件分岐命令であっても、無条件分岐命
令であることを検出する手段と、その分岐先アドレスを
抽出する手段とを設け、さらにその分岐先アドレスから
プリフェッチを行う構成にしているので、無条件分岐命
令がプリフェッチされても、プリフェッチモードから抜
けずにインクリメントしたプリフェッチ動作をする。よ
って効率の命令供給を実行できる。また、先行書き換え
型キャッシュ装置に適用しても同様に更新が継続できる
ため、無条件分岐命令がプリフェッチされても、キャッ
シュヒット率が高くなり、性能が向上する。
によれば、命令アドレスとプリフェッチアドレスが一致
から不一致に変化したときのみ、アドレス生成部にイン
クリメントの停止を選択させ選択信号を送出する選択信
号生成手段を設け、アドレス生成部は選択信号を入力し
た場合、命令アドレスをプリフェッチアドレスとして送
出する構成としているので、命令が分岐命令の場合でも
区別なくプリフェッチを続ける。そのため、プリフェッ
チした命令を効率よく演算装置に供給することができ
る。また、先行書き換え型キャッシュ装置に適用しても
更新が継続できるため、キャッシュヒット率が高くな
り、性能が向上する。第２の発明によれば、プリフェッ
チした命令が無条件分岐命令であっても、無条件分岐命
令であることを検出する手段と、その分岐先アドレスを
抽出する手段とを設け、さらにその分岐先アドレスから
プリフェッチを行う構成にしているので、無条件分岐命
令がプリフェッチされても、プリフェッチモードから抜
けずにインクリメントしたプリフェッチ動作をする。よ
って効率の命令供給を実行できる。また、先行書き換え
型キャッシュ装置に適用しても同様に更新が継続できる
ため、無条件分岐命令がプリフェッチされても、キャッ
シュヒット率が高くなり、性能が向上する。
【００１８】第３の発明によれば、プリフェッチした命
令が条件分岐命令であっても、条件分岐命令であること
を検出する手段と、その分岐先アドレスを抽出する手段
と備え、さらに、条件分岐が実際に行われるか否かを予
測する手段と、その予測によって分岐先アドレスまたは
インクリメントしたアドレスを選択する選択手段とを設
けているので、条件分岐命令をプリフェッチした場合
も、効率的な命令供給を実行できる。また、先行書き換
え型キャッシュ装置に適用しても同様に効率的更新が継
続できるため、条件分岐命令がプリフェッチされてもキ
ャッシュヒット率が高くなり、性能が向上する。第４の
実施例では、命令フィールド中の分岐予測ビットを抽出
し、それを予測値とする構成であるので、少ないハード
量で第３の発明を実現できる。第５の発明では、ランダ
ム値を用いて分岐値としているので、予測ビットをもた
ない命令セットであっても少ないハードウェアで第３の
発明を実現できる。第６の発明では、分岐履歴を格納す
るテーブルを用いて予測値をたてる構成としているの
で、例えば、複数回ループを繰り返し行うようなプログ
ラムの場合、第３の発明における予測のヒット率が向上
する。
令が条件分岐命令であっても、条件分岐命令であること
を検出する手段と、その分岐先アドレスを抽出する手段
と備え、さらに、条件分岐が実際に行われるか否かを予
測する手段と、その予測によって分岐先アドレスまたは
インクリメントしたアドレスを選択する選択手段とを設
けているので、条件分岐命令をプリフェッチした場合
も、効率的な命令供給を実行できる。また、先行書き換
え型キャッシュ装置に適用しても同様に効率的更新が継
続できるため、条件分岐命令がプリフェッチされてもキ
ャッシュヒット率が高くなり、性能が向上する。第４の
実施例では、命令フィールド中の分岐予測ビットを抽出
し、それを予測値とする構成であるので、少ないハード
量で第３の発明を実現できる。第５の発明では、ランダ
ム値を用いて分岐値としているので、予測ビットをもた
ない命令セットであっても少ないハードウェアで第３の
発明を実現できる。第６の発明では、分岐履歴を格納す
るテーブルを用いて予測値をたてる構成としているの
で、例えば、複数回ループを繰り返し行うようなプログ
ラムの場合、第３の発明における予測のヒット率が向上
する。
【図１】本発明の第１の実施例を示す命令プリフェッチ
回路の構成ブロック図である。
回路の構成ブロック図である。
【図２】従来の命令プリフェッチ回路を示す構成ブロッ
ク図である。
ク図である。
【図３】図２の動作を示すタイムチャートである。
【図４】図１の動作を示すタイムチャートである。
【図５】本発明の第２の実施例を示す命令プリフェッチ
回路の構成ブロック図である。
回路の構成ブロック図である。
【図６】図５中のプリデコーダの構成例を示すブロック
図である。
図である。
【図７】図５の動作を示すタイムチャートである。
【図８】本発明の第３の実施例の命令プリフェッチ回路
を示す構成ブロック図である。
を示す構成ブロック図である。
【図９】図８中の信号MISSを生成する回路を示す構成ブ
ロック図である。
ロック図である。
【図１０】本発明の第４の実施例を示す命令プリフェッ
チ回路の構成ブロック図である。
チ回路の構成ブロック図である。
【図１１】図１０中の分岐予測手段１００の構成を示す
ブロック図である。
ブロック図である。
【図１２】図１０中の分岐予測手段の他の例を示す図で
ある。
ある。
１０ アドレス生成部 １１，７２，８２， セレクタ １２ プリフェッチアドレスレジスタ １３ インクリメンタ ２０ メモリ ３０ 判定信号生成部 ４０ データレジスタ ６０ 選択信号生成手段 ７１，８１，９１ プリデコーダ １００ 分岐予測手段 １０１ ランダム発生器 １１１ 履歴テーブルメモリ
Claims (6)
- 【請求項１】 演算装置で使用する命令を予めアドレス
に対応させて格納するメモリと、 前記演算装置から入力された第１の命令アドレスをイン
クリメントしプリフェッチアドレスを生成するアドレス
生成部と、 前記プリフェッチアドレスに対応する前記命令を前記メ
モリから読出し前記演算装置へ送出するデータ送出部
と、 前記第１の命令アドレスの後に入力された第２の命令ア
ドレスと前記プリフェッチアドレス間の一致不一致を検
出し、該検出結果が一致の場合に前記データ送出部の送
出する命令が有効であり不一致の場合には無効であるこ
とを示す判定信号を、前記演算装置に供給する判定信号
生成部とを備え、 前記演算装置が次に必要とする命令を前記第１の命令ア
ドレスよりも先行して該演算装置へ与える命令プリフェ
ッチ回路またはキャッシュ装置において、 前記第２の命令アドレスと前記プリフェッチアドレスが
一致から不一致に変化したときのみ、前記アドレス生成
部に前記インクリメントの停止を選択させる選択信号を
送出する選択信号生成手段を設け、 前記アドレス生成部は、前記選択信号を入力した場合前
記第２の命令アドレスを新たなプリフェッチアドレスと
して送出する構成とした、 ことを特徴とする命令プリフェッチ回路またはキャッシ
ュ装置。 - 【請求項２】 請求項１記載のメモリとデータ送出部と
判定信号生成部と、 演算装置から入力された第１の命令アドレスをインクリ
メントしプリフェッチアドレスを生成するアドレス生成
部とを備え、 前記データ送出部の送出する命令が無条件分岐命令であ
ることを検出する手段と、 前記無条件分岐命令における分岐先アドレスを該無条件
分岐命令から抽出する手段とを設け、 前記アドレス生成部は、前記データ送出部の送出する命
令が無条件分岐命令のとき、前記分岐先アドレスを新た
な前記プリフェッチアドレスとして送出する構成とした
ことを特徴する命令プリフェッチ回路またはキャッシュ
装置。 - 【請求項３】 請求項１または２記載のメモリとデータ
送出部と判定信号生成部と、 演算装置から入力された第１の命令アドレスをインクリ
メントしプリフェッチアドレスを生成するアドレス生成
部とを備え、 前記データ送出部の送出する命令が条件分岐命令である
ことを検出する手段と、 前記条件分岐命令における分岐先アドレスを該条件分岐
命令から抽出する手段と、 前記条件分岐が実際に行われるか否かを予測する手段
と、 前記予測に基づき前記第１の命令アドレスをインクリメ
ントしたアドレスまたは前記分岐先アドレスを選択する
選択手段と、 前記予測が外れたかどうかを示す信号に基づき前記選択
手段の出力アドレス或いはその時前記演算装置から入力
されている第２の命令アドレスを前記アドレス生成部に
プリフェッチアドレスとして出力させる手段とを、 設けたことを特徴とする命令プリフェッチ回路またはキ
ャッシュ装置。 - 【請求項４】 前記条件分岐が実際に行われるか否かを
予測する手段は、命令フィールド中の分岐予測ビットを
抽出し、それを予測値とする手段であることを特徴する
請求項３記載の命令プリフェッチ回路またはキャッシュ
装置。 - 【請求項５】 前記条件分岐が実際に行われるか否かを
予測する手段は、ランダム値を予測値とする手段である
ことを特徴とする請求項３記載の命令プリフェッチ回路
またはキャッシュ装置。 - 【請求項６】 前記条件分岐が実際に行われるか否かを
予測する手段は、条件分岐命令における過去の分岐履歴
を格納するテーブルを用い、該分岐履歴を参照して予測
値をたてることを特徴とする請求項３記載の命令プリフ
ェッチ回路またはキャッシュ装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6242553A JPH08106387A (ja) | 1994-10-06 | 1994-10-06 | 命令プリフェッチ回路及びキャッシュ装置 |
| DE69530895T DE69530895T2 (de) | 1994-10-06 | 1995-10-04 | Befehlsvorausladungsschaltung und Cachespeicher |
| DE69535932T DE69535932D1 (de) | 1994-10-06 | 1995-10-04 | Befehlsvorausladungs- und Verzweigungsvorhersageschaltung |
| EP95307045A EP0706121B1 (en) | 1994-10-06 | 1995-10-04 | Instruction prefetch circuit and cache device |
| EP01104981A EP1109095B1 (en) | 1994-10-06 | 1995-10-04 | Instruction prefetch and branch prediction circuit |
| US08/539,683 US5729707A (en) | 1994-10-06 | 1995-10-05 | Instruction prefetch circuit and cache device with branch detection |
| KR1019950034373A KR100346561B1 (ko) | 1994-10-06 | 1995-10-06 | 명령프리페치회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6242553A JPH08106387A (ja) | 1994-10-06 | 1994-10-06 | 命令プリフェッチ回路及びキャッシュ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08106387A true JPH08106387A (ja) | 1996-04-23 |
Family
ID=17090820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6242553A Withdrawn JPH08106387A (ja) | 1994-10-06 | 1994-10-06 | 命令プリフェッチ回路及びキャッシュ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5729707A (ja) |
| EP (2) | EP0706121B1 (ja) |
| JP (1) | JPH08106387A (ja) |
| KR (1) | KR100346561B1 (ja) |
| DE (2) | DE69530895T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010509680A (ja) * | 2006-11-03 | 2010-03-25 | クゥアルコム・インコーポレイテッド | ワーキング・グローバル・ヒストリ・レジスタを備えるシステム及び方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2759176B1 (fr) * | 1997-02-05 | 1999-04-09 | Sgs Thomson Microelectronics | Micro-processeur faisant une prediction d'adresse rapide |
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| US6167506A (en) * | 1997-11-17 | 2000-12-26 | Advanced Micro Devices, Inc. | Replacing displacement in control transfer instruction with encoding indicative of target address, including offset and target cache line location |
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| US6175908B1 (en) | 1998-04-30 | 2001-01-16 | Advanced Micro Devices, Inc. | Variable byte-length instructions using state of function bit of second byte of plurality of instructions bytes as indicative of whether first byte is a prefix byte |
| US6141745A (en) * | 1998-04-30 | 2000-10-31 | Advanced Micro Devices, Inc. | Functional bit identifying a prefix byte via a particular state regardless of type of instruction |
| JP3867427B2 (ja) * | 1999-01-11 | 2007-01-10 | ソニー株式会社 | プロセッサ装置および集積回路 |
| US7085915B1 (en) * | 2000-02-29 | 2006-08-01 | International Business Machines Corporation | Programmable prefetching of instructions for a processor executing a non-procedural program |
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| US20020073301A1 (en) * | 2000-12-07 | 2002-06-13 | International Business Machines Corporation | Hardware for use with compiler generated branch information |
| JP2010020432A (ja) | 2008-07-09 | 2010-01-28 | Nec Electronics Corp | キャッシュメモリ装置 |
| US11550577B2 (en) * | 2019-05-15 | 2023-01-10 | Western Digital Technologies, Inc. | Memory circuit for halting a program counter while fetching an instruction sequence from memory |
| US11366667B2 (en) * | 2020-04-14 | 2022-06-21 | Shanghai Zhaoxin Semiconductor Co., Ltd. | Microprocessor with instruction fetching failure solution |
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|---|---|---|---|---|
| DD98576A1 (ja) * | 1972-08-15 | 1973-06-20 | ||
| JPS58129660A (ja) * | 1982-01-29 | 1983-08-02 | Nec Corp | 情報処理装置 |
| EP0109655B1 (en) * | 1982-11-17 | 1991-07-24 | Nec Corporation | Instruction prefetching device with prediction of a branch destination address |
| WO1987005417A1 (en) * | 1986-02-28 | 1987-09-11 | Nec Corporation | Instruction prefetch control apparatus |
| JPS6393038A (ja) * | 1986-10-07 | 1988-04-23 | Mitsubishi Electric Corp | 計算機 |
| JPS63170740A (ja) * | 1987-01-07 | 1988-07-14 | Mitsubishi Electric Corp | デ−タ処理装置 |
| GB8728493D0 (en) * | 1987-12-05 | 1988-01-13 | Int Computers Ltd | Jump prediction |
| JPH0769810B2 (ja) * | 1988-11-25 | 1995-07-31 | 日本電気株式会社 | マイクロプロセッサ |
| JPH0384630A (ja) * | 1989-08-28 | 1991-04-10 | Nec Corp | マイクロプロセッサ |
| JP2560889B2 (ja) * | 1990-05-22 | 1996-12-04 | 日本電気株式会社 | マイクロプロセッサ |
| US5283873A (en) * | 1990-06-29 | 1994-02-01 | Digital Equipment Corporation | Next line prediction apparatus for a pipelined computed system |
| JPH04348430A (ja) * | 1991-02-25 | 1992-12-03 | Matsushita Electric Ind Co Ltd | データ処理装置 |
| JPH0588891A (ja) * | 1991-09-30 | 1993-04-09 | Toshiba Corp | キヤツシユメモリ制御装置 |
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1994
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-
1995
- 1995-10-04 DE DE69530895T patent/DE69530895T2/de not_active Expired - Lifetime
- 1995-10-04 DE DE69535932T patent/DE69535932D1/de not_active Expired - Fee Related
- 1995-10-04 EP EP95307045A patent/EP0706121B1/en not_active Expired - Lifetime
- 1995-10-04 EP EP01104981A patent/EP1109095B1/en not_active Expired - Lifetime
- 1995-10-05 US US08/539,683 patent/US5729707A/en not_active Expired - Lifetime
- 1995-10-06 KR KR1019950034373A patent/KR100346561B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010509680A (ja) * | 2006-11-03 | 2010-03-25 | クゥアルコム・インコーポレイテッド | ワーキング・グローバル・ヒストリ・レジスタを備えるシステム及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE69530895T2 (de) | 2004-05-19 |
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