JPH0384630A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH0384630A JPH0384630A JP22205689A JP22205689A JPH0384630A JP H0384630 A JPH0384630 A JP H0384630A JP 22205689 A JP22205689 A JP 22205689A JP 22205689 A JP22205689 A JP 22205689A JP H0384630 A JPH0384630 A JP H0384630A
- Authority
- JP
- Japan
- Prior art keywords
- branch
- address
- pfp
- instruction
- physical address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007246 mechanism Effects 0.000 claims abstract description 16
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、仮想記憶機能内蔵のマイクロプロセッサに関
し、特に物理アドレスであるＰＦＰ値をキーに分岐予測
テーブルを検索し分岐先物理アドレスを得て、プリフェ
ッチ・アドレスの流れを切換える方式の分岐予測に於い
て、分岐元物理アドレスの分岐予測テーブルへの登録方
法に関する。
し、特に物理アドレスであるＰＦＰ値をキーに分岐予測
テーブルを検索し分岐先物理アドレスを得て、プリフェ
ッチ・アドレスの流れを切換える方式の分岐予測に於い
て、分岐元物理アドレスの分岐予測テーブルへの登録方
法に関する。
分岐予測機構を有する仮想記憶内蔵のマイクロプロセッ
サはなかった。従来技術について、分岐命令によるパイ
プラインの乱れを示したタイムチャートである第７図と
分岐命令処理に関わる主な緒源について示した第６図を
参照して説明する。
サはなかった。従来技術について、分岐命令によるパイ
プラインの乱れを示したタイムチャートである第７図と
分岐命令処理に関わる主な緒源について示した第６図を
参照して説明する。
従来の仮想記憶内蔵のマイクロプロセッサ１０７が分岐
処理に関わる主なパイプライン・ステージは、第７図に
示すようにプリフェッチ（以降ＰＦと称す）、命令デコ
ード（以降りと称す）、論理アドレス生成（以降ＡＧと
称す）、アドレス変換（以降ＴＬと称す）である。Ｄは
命令デコード部（以降ＤＵと称す）１０３で、ＡＧは論
理アドレス生成部（以降ＡＵと称す）１０４で、ＴＬは
アドレス変換機構（以降ＴＵと称す）１０５で各々処理
される。ＰＦＰ １０１はＤＵ１０３での命令デコード
に先立ち命令コードを命令メモリ１０６から命令コード
・バス５０３上に導くために、プリフェッチ・アドレス
５０１を出力として持つ。フリフェッチされた命令列中
に分岐命令がないかぎりＰＦＰ １０１値は、加算器１
０２により１回のプリフェッチ分加算されマルチプレク
サ１１２によりＰＦＰ Ｉ Ｏ１に書き込まれる。分岐
する場合はＴＵ１０５で変換された分岐先物理アドレス
が、物理アドレス・バス５０２を通りマルチプレクサ１
１２によりＰＦＰ １０１に書き込まれる。第７図を参
照すると、■が分岐命令である場合分岐先の命令■がプ
リフェッチされるまでの間プリフェッチされた命令列■
■■は無駄なフェッチとなり捨てられる。この時、後続
のり、ＡＧ、ＴＬの各ステージではパイプラインが乱れ
、処理の空きが生じていた。
処理に関わる主なパイプライン・ステージは、第７図に
示すようにプリフェッチ（以降ＰＦと称す）、命令デコ
ード（以降りと称す）、論理アドレス生成（以降ＡＧと
称す）、アドレス変換（以降ＴＬと称す）である。Ｄは
命令デコード部（以降ＤＵと称す）１０３で、ＡＧは論
理アドレス生成部（以降ＡＵと称す）１０４で、ＴＬは
アドレス変換機構（以降ＴＵと称す）１０５で各々処理
される。ＰＦＰ １０１はＤＵ１０３での命令デコード
に先立ち命令コードを命令メモリ１０６から命令コード
・バス５０３上に導くために、プリフェッチ・アドレス
５０１を出力として持つ。フリフェッチされた命令列中
に分岐命令がないかぎりＰＦＰ １０１値は、加算器１
０２により１回のプリフェッチ分加算されマルチプレク
サ１１２によりＰＦＰ Ｉ Ｏ１に書き込まれる。分岐
する場合はＴＵ１０５で変換された分岐先物理アドレス
が、物理アドレス・バス５０２を通りマルチプレクサ１
１２によりＰＦＰ １０１に書き込まれる。第７図を参
照すると、■が分岐命令である場合分岐先の命令■がプ
リフェッチされるまでの間プリフェッチされた命令列■
■■は無駄なフェッチとなり捨てられる。この時、後続
のり、ＡＧ、ＴＬの各ステージではパイプラインが乱れ
、処理の空きが生じていた。
従来のパイプライン方式のマイクロプロセッサは分岐予
測機構を有していなかったので、分岐によるパイプライ
ン・フラッシュが頻繁に発生しパイプラインの効率が低
下するという問題点があった。仮想記憶内蔵のマイクロ
プロセッサではパイプライン・ステージがアドレス変換
ステージ分多いため、パイプラインの乱れからの回復が
特に遅くなる。
測機構を有していなかったので、分岐によるパイプライ
ン・フラッシュが頻繁に発生しパイプラインの効率が低
下するという問題点があった。仮想記憶内蔵のマイクロ
プロセッサではパイプライン・ステージがアドレス変換
ステージ分多いため、パイプラインの乱れからの回復が
特に遅くなる。
物理アドレスを保持するＰＦＰと、分岐元物理アドレス
と分岐先物理アドレスを対に記憶する分岐予測テーブル
と、分岐元及び分岐先論理アドレスを変換するアドレス
変換機構とを有する。
と分岐先物理アドレスを対に記憶する分岐予測テーブル
と、分岐元及び分岐先論理アドレスを変換するアドレス
変換機構とを有する。
このように、上述した仮想記憶内蔵のマイクロプロセッ
サが分岐予測機構を有していなかったのに対し、本発明
は分岐元物理アドレスと分岐先物理アドレスを対にして
分岐予測テーブルに登録し、物理アドレスであるＰＦＰ
をキーとして前記分岐予測テーブルを検索し得た分岐先
物理アドレスをＰＦＰに書き込むことにより分岐命令に
よるパイプラインの乱れを少なくしている。
サが分岐予測機構を有していなかったのに対し、本発明
は分岐元物理アドレスと分岐先物理アドレスを対にして
分岐予測テーブルに登録し、物理アドレスであるＰＦＰ
をキーとして前記分岐予測テーブルを検索し得た分岐先
物理アドレスをＰＦＰに書き込むことにより分岐命令に
よるパイプラインの乱れを少なくしている。
次に、本発明について図面を用いて説明する。
第１図は、本発明の一実施例のブロック図であり、第４
図（ａ）はその分岐予測登録時の、第４図（ｂ）は分岐
予測の効果が発揮されている状態のタイムチャートであ
る。
図（ａ）はその分岐予測登録時の、第４図（ｂ）は分岐
予測の効果が発揮されている状態のタイムチャートであ
る。
ＤＵ１０３．ＡＵ１０４．ＴＵ１０５及びＰＦＰｌｏｌ
の構成は、前述の従来例と同様である。分岐予測テーブ
ル１０８は連悲部１０９とデータ部１１０からなり、共
に物理アドレス・バス５０２が入力されており、各々分
岐元アドレス・ストローブ５０４と分岐先アドレス・ス
トローブ５０５により前記物理アドレス・バス５０２上
の値が書き込まれる。分岐予測登録時の動作を示す第４
図（ａ）を参照すると、分岐命令■がプリフェッチされ
た場合ＰＦとＤは前述の従来例と同様■■■処理期間は
無駄な時間となるが、その間ＡＧとＴＬでは順次分岐先
アドレスのと分岐元アドレス■−１が生成／変換される
。分岐予測テーブル１０８は、ＰＦＰ １０１から出力
されるプリフェッチ・アドレス５０１をキーに分岐先ア
ドレスを検索され、該当する分岐元物理アドレスと分岐
先物理アドレスの対が既に登録されている場合（以降本
状態を分岐予測テーブルにヒツトした状態と称す）分岐
先予測アドレス・バス５０６にヒツトしたエントリの分
岐先物理アドレスを出力する。分岐予測がヒツトした場
合、マルチプレクサ１１２は分岐先予測アドレス・バス
５０６値を選択しＰＦＰｌｏｌに書き込む。分岐予測ヒ
ツト時の動作を示す第４図（ｂ）を参照すると、ＰＦの
アドレス■が分岐予測テーブルにヒツトし次のサイクル
でＰＦのアドレスが分岐先アドレス■に変更され、Ｄは
■処理の次のサイクルで即分岐先命令である■の処理を
行なうことが可能となり、分岐によるパイプラインの乱
れがなくなることが分る。なお、分岐予測ヒツトした分
岐命令では、分岐元アドレスのＡＧ、ＴＬを必要としな
い。
の構成は、前述の従来例と同様である。分岐予測テーブ
ル１０８は連悲部１０９とデータ部１１０からなり、共
に物理アドレス・バス５０２が入力されており、各々分
岐元アドレス・ストローブ５０４と分岐先アドレス・ス
トローブ５０５により前記物理アドレス・バス５０２上
の値が書き込まれる。分岐予測登録時の動作を示す第４
図（ａ）を参照すると、分岐命令■がプリフェッチされ
た場合ＰＦとＤは前述の従来例と同様■■■処理期間は
無駄な時間となるが、その間ＡＧとＴＬでは順次分岐先
アドレスのと分岐元アドレス■−１が生成／変換される
。分岐予測テーブル１０８は、ＰＦＰ １０１から出力
されるプリフェッチ・アドレス５０１をキーに分岐先ア
ドレスを検索され、該当する分岐元物理アドレスと分岐
先物理アドレスの対が既に登録されている場合（以降本
状態を分岐予測テーブルにヒツトした状態と称す）分岐
先予測アドレス・バス５０６にヒツトしたエントリの分
岐先物理アドレスを出力する。分岐予測がヒツトした場
合、マルチプレクサ１１２は分岐先予測アドレス・バス
５０６値を選択しＰＦＰｌｏｌに書き込む。分岐予測ヒ
ツト時の動作を示す第４図（ｂ）を参照すると、ＰＦの
アドレス■が分岐予測テーブルにヒツトし次のサイクル
でＰＦのアドレスが分岐先アドレス■に変更され、Ｄは
■処理の次のサイクルで即分岐先命令である■の処理を
行なうことが可能となり、分岐によるパイプラインの乱
れがなくなることが分る。なお、分岐予測ヒツトした分
岐命令では、分岐元アドレスのＡＧ、ＴＬを必要としな
い。
第２図は、本発明の他の実施例のブロック図であり、第
５図はその分岐予測登録時のタイムチャートである。
５図はその分岐予測登録時のタイムチャートである。
第２図を参照すると、第１図に更に分岐元アドレス用ア
ドレス変換機構（以降ＴＣＵと称す）１１３及び分岐元
物理アドレス・バス５０７．分岐元論理アドレス・バス
５０８が追加されている。
ドレス変換機構（以降ＴＣＵと称す）１１３及び分岐元
物理アドレス・バス５０７．分岐元論理アドレス・バス
５０８が追加されている。
分岐元論理アドレスは分岐命令デコード中のプログラム
・カウンタ値であり、ＡＵ１０４からＴＣＵ１１３へ分
岐元論理アドレス・バス５０８経由で転送される。第５
図を参照すると、分岐先アドレスと分岐元アドレスが各
々ＴＵ１０５及びＴＣＵ１１３によって同時に変換可能
なため、ＴＬＧが■のみで終了することが分る。分岐予
測ヒツト時のタイムチャートは第４図（ｂ）と同様であ
る。
・カウンタ値であり、ＡＵ１０４からＴＣＵ１１３へ分
岐元論理アドレス・バス５０８経由で転送される。第５
図を参照すると、分岐先アドレスと分岐元アドレスが各
々ＴＵ１０５及びＴＣＵ１１３によって同時に変換可能
なため、ＴＬＧが■のみで終了することが分る。分岐予
測ヒツト時のタイムチャートは第４図（ｂ）と同様であ
る。
第３図は、本発明さらに他の実施例のブロック図である
。
。
分岐元物理アドレスは、ＡＵ１ｏ４及びＴＵ１０５にて
生成／変換されずＰＦＰ １０１値をパイプラインの各
ステージ分の段階を有するプリフェッチ・アドレス・キ
ュー５０９に順次格納され、分岐命令の分岐先アドレス
を物理アドレス・バス５０２から出力すると同時に分岐
元物理アドレス・バス５０７へ出力し分岐予測テーブル
１１０のデータ部１１０に格納される。
生成／変換されずＰＦＰ １０１値をパイプラインの各
ステージ分の段階を有するプリフェッチ・アドレス・キ
ュー５０９に順次格納され、分岐命令の分岐先アドレス
を物理アドレス・バス５０２から出力すると同時に分岐
元物理アドレス・バス５０７へ出力し分岐予測テーブル
１１０のデータ部１１０に格納される。
分岐予測登録時及び分岐予測ヒツト時のタイムチャート
は各々第５図及び第４図（ｂ）と同じになる。
は各々第５図及び第４図（ｂ）と同じになる。
以上説明したように本発明は、プリフェッチ・ポインタ
の物理アドレスを検索用キーとする分岐予測テーブルを
有する分岐予測機構を持つことにより、繰返しループ等
の同一分岐命令の実行時にパイプラインの乱れを最小に
抑えることが出来る。
の物理アドレスを検索用キーとする分岐予測テーブルを
有する分岐予測機構を持つことにより、繰返しループ等
の同一分岐命令の実行時にパイプラインの乱れを最小に
抑えることが出来る。
このため、仮想記憶内蔵のマイクロプロセッサの性能を
向上させることになる。
向上させることになる。
第１．２．３図は各々本発明の第１．第２．第３の実施
例に対応した仮想記憶内蔵のマイクロフロセッサの分岐
命令の実行に関わる主な部分を説明したブロック図、第
４図（ａ）は第１の実施例に於ける分岐予測登録時の、
第４図（ｂ’）は各実施例に於ける分岐予測ヒツト時の
、第５図は第２．第３の実施例に於ける分岐予測登録時
のタイムチャートである。第６図及び第７図は、各々従
来の仮想記憶内蔵のマイクロフロセッサのブロック図及
び分岐命令実行のタイムチャートである。 １０１・・・・・・プリフェッチ・ポインタ（ＰＦＰ）
、１０２・・・・・・加算器、１０３・・・・・・命令
デコード部（ＤＵ）、１０４・・・・・・論理アドレス
生成部（ＡＵ）、１０５・・・・・・アドレス変換機構
（ＴＵ）、１０６・・・・・命令メモリ、１０７・・・
・・・従来の仮想記憶内蔵のマイクロプロセッサ、１０
８・・・・・・分岐予測テーブル、１０９・・・・・・
連想部、１１０・・・・・・データ部、１１１・・・・
・・本発明の仮想記憶内蔵のマイクロプロセッサ、１１
２・・・・・・マルチプレクサ、１１３・・・・・分岐
元アドレス用アドレス変換機構（ＴＣＵ）。
例に対応した仮想記憶内蔵のマイクロフロセッサの分岐
命令の実行に関わる主な部分を説明したブロック図、第
４図（ａ）は第１の実施例に於ける分岐予測登録時の、
第４図（ｂ’）は各実施例に於ける分岐予測ヒツト時の
、第５図は第２．第３の実施例に於ける分岐予測登録時
のタイムチャートである。第６図及び第７図は、各々従
来の仮想記憶内蔵のマイクロフロセッサのブロック図及
び分岐命令実行のタイムチャートである。 １０１・・・・・・プリフェッチ・ポインタ（ＰＦＰ）
、１０２・・・・・・加算器、１０３・・・・・・命令
デコード部（ＤＵ）、１０４・・・・・・論理アドレス
生成部（ＡＵ）、１０５・・・・・・アドレス変換機構
（ＴＵ）、１０６・・・・・命令メモリ、１０７・・・
・・・従来の仮想記憶内蔵のマイクロプロセッサ、１０
８・・・・・・分岐予測テーブル、１０９・・・・・・
連想部、１１０・・・・・・データ部、１１１・・・・
・・本発明の仮想記憶内蔵のマイクロプロセッサ、１１
２・・・・・・マルチプレクサ、１１３・・・・・分岐
元アドレス用アドレス変換機構（ＴＣＵ）。
Claims (1)
- 【特許請求の範囲】 １、パイプライン制御のマイクロプロセッサに於いて、
プリフェッチすべき命令の物理アドレスを保持するプリ
フェッチ・ポインタ（以降ＰＦＰと称す）と、ＰＦＰを
プリフェッチ１回分アドレスを増加させる機構と、分岐
命令の指定する分岐先物理アドレスをデータ部とし当該
分岐命令の物理アドレス（以降分岐元物理アドレスと称
す）を連想部として保持する連想メモリ（以降分岐予測
テーブルと称す）と、分岐先及び分岐元の論理アドレス
を順次物理アドレスに変換するアドレス変換機構と、ア
ドレス変換により得られた分岐先及び分岐元物理アドレ
スを分岐予測テーブルに各々登録機構と、命令を解釈し
分岐命令の分岐先と分岐元論理アドレスを計算しアドレ
ス変換機構に転送する機構と、ＰＦＰ値をキーとして前
記分岐予測テーブルを検索しテーブルにヒットした場合
には対応する分岐先アドレスを得てＰＦＰに書き込む機
構とを有するマイクロプロセッサ。 ２、特許請求の範囲第１項に於いて、分岐先アドレスと
分岐元アドレスを同時にアドレス変換するために、アド
レス変換機構を複数組有することを特徴とするマイクロ
プロセッサ。 ３、特許請求の範囲第１項に於いて、ＰＦＰ値を保持す
るキュー（以降ＰＦＰＱと称す）をプリフェッチからオ
ペランド・アドレス変換に於けるパイプラインの深さ分
有し、分岐予測テーブルに分岐先物理アドレス及び分岐
元物理アドレスを登録する際分岐先アドレスのみアドレ
ス変換機構により変換し物理アドレスを得、分岐元物理
アドレスは前記ＰＦＰＱから分岐命令の分岐先物理アド
レスに対応するＰＦＰ履歴を取り出し連想部に書き込む
機構を有することを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22205689A JPH0384630A (ja) | 1989-08-28 | 1989-08-28 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22205689A JPH0384630A (ja) | 1989-08-28 | 1989-08-28 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0384630A true JPH0384630A (ja) | 1991-04-10 |
Family
ID=16776410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22205689A Pending JPH0384630A (ja) | 1989-08-28 | 1989-08-28 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0384630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729707A (en) * | 1994-10-06 | 1998-03-17 | Oki Electric Industry Co., Ltd. | Instruction prefetch circuit and cache device with branch detection |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5991553A (ja) * | 1982-11-17 | 1984-05-26 | Nec Corp | 実アドレス分岐ヒストリテ−ブルを有する命令先取り装置 |
| JPS63189943A (ja) * | 1987-02-02 | 1988-08-05 | Mitsubishi Electric Corp | 分岐予測制御方式 |
-
1989
- 1989-08-28 JP JP22205689A patent/JPH0384630A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5991553A (ja) * | 1982-11-17 | 1984-05-26 | Nec Corp | 実アドレス分岐ヒストリテ−ブルを有する命令先取り装置 |
| JPS63189943A (ja) * | 1987-02-02 | 1988-08-05 | Mitsubishi Electric Corp | 分岐予測制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729707A (en) * | 1994-10-06 | 1998-03-17 | Oki Electric Industry Co., Ltd. | Instruction prefetch circuit and cache device with branch detection |
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