JPH0810296B2 - 位相差検出装置 - Google Patents

位相差検出装置

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JPH0810296B2
JPH0810296B2 JP62145389A JP14538987A JPH0810296B2 JP H0810296 B2 JPH0810296 B2 JP H0810296B2 JP 62145389 A JP62145389 A JP 62145389A JP 14538987 A JP14538987 A JP 14538987A JP H0810296 B2 JPH0810296 B2 JP H0810296B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、カメラの自動焦点検出装置などに使用され
る位相差検出装置に関し、特に位相差検出の演算処理を
アナログ信号処理にて行なう位相差検出装置に関する。
［従来技術］ 従来、カメラの自動焦点検出装置は、第20図に示す構
成となっており、撮影レンズ１の後方に位置するフィル
ム等価面２の更に後方に、コンデンサレンズ３、セパレ
ータレンズ４及び位相差検出装置が順に配置されてい
る。
位相差検出装置は、セパレータレンズ４によって結像
される１対の被写体像を受光してこれを光電変換するCC
D等のラインセンサ5,6と、該ラインセンサ5,6の各画素
に光度分布に応じて発生する電気信号に基づき合焦状態
を判別する処理回路７より構成されている。
ラインセンサ5,6上の結像は、被写体像がフィルム等
価面２より前方に位置するピン状態にあっては光軸８側
に近ずき、逆に後ピン状態にあっては光軸８より遠ざか
り、合焦状態では前ピンと後ピンの中間の所定の位置と
なる。したがって、処理回路７が、夫々のラインセンサ
5,6より発生した電気信号に基づき、結像の光軸８より
の位置を検出することで合焦状態を識別している。
ラインセンサ5,6上の結像の位置を検出するために位
相差検出の手法が用いられている。この手法は、次式
（１）に基づく演算によりラインセンサ5,6上の１対の
結像の相関値を求め、相関値が最小となるまでのこれら
の結像の相対移動量（位相差）に基づいて合焦状態を識
別する。
ただし、ｌは１から９までの整数で、上記の相対移動
量を示す。
例えば、Ｂ（ｋ）はラインセンサ５の各画素より時系
列的に出力される電気信号、Ｒ（ｋ＋ｌ−１）はライン
センサ６の各画素より時系列的に出力される電気信号で
あり、ｌを１ないし９まで変化させる毎に上記式（１）
の演算を行なえば、相関値Ｈ（１）,H（２），…,H
（９）が得られる。例えば、相関値Ｈ（５）が最小値と
なる場合に合焦状態であると予め設定しておき、これよ
りずれた位置での相関値が最小値となれば、そのずれ量
即ちｌ＝５までの位相差をピントのずれとして検出する
ことができる。
従来の処理回路７の構成を第21図に示す。ラインセン
サ5,6の各画素より発生したアナログの電気信号Ｂ
（ｋ）,R（ｋ）を、A/D変換器９によって例えば８ビッ
トのデジタルデータに変換し、マイクロコンピュータ10
を介して一旦RAM（Random Access Memory）11に記憶さ
せ、その後これらのデジタルデータに基づいて上記式
（１）の演算を行なうようになっている。
［発明が解決しようとする問題点］ しかしながら、この様な従来の位相差検出装置にあっ
ては、マイクロコンピュータ等を用いてデジタル信号処
理による演算を行なっているため、高速かつ高精度の演
算を行なうためには高価なA/D変換器等を必要とし、
又、演算を行なうマイクロコンピュータ等の量子化数の
制限に起因するまるめ誤差が生じて演算精度の低下を招
来し、更に、演算処理のためのコンピュータプログラム
設計の負担が大きくなるとともに多量のデジタルデータ
を記憶する記憶装置を必要とする等の理由で部品点数が
多く装置の大型化を招来するなどの問題があった。
［問題点を解決するための手段］ 本発明はこのような問題点に鑑みてなされたものであ
り、被写体像の合焦状態を検出するための位相差検出演
算を高速かつ高精度で行なうと共に、簡素な構成にして
１個の集積回路装置に収容するのに適した位相差検出装
置を提供することを目的とする。
この目的を達成するため本発明は、被測定物よりの一
対の光学像の相対的な位置を検出して合焦点状態を識別
する位相差検出装置において、前記一対の光学像を光電
変換し該光電変換により発生した一方の光学像に相当す
るアナログ電気信号と他方の光学像に相当するアナログ
電気信号とを所定周期で非破壊的に出力するセンサ手段
と、該センサ手段より出力される一対のアナログ電気信
号を相関演算するアナログ演算手段とを具備したことに
より、デジタル信号処理を行なうことなくアナログ信号
処理によって高速かつ高精度の位相差検出を行なうよう
にしたことを技術的要点とする。
［実施例］ 以下、本発明による位相差検出装置の一実施例を説明
する。
まず、本発明の基本構成を第１図に基づいて説明する
と、第８図のラインセンサ5,6に相当する光電変換手段
を有し該光電変換手段によって発生された電気信号をフ
ローティングゲートを用いた非破壊読出し手段を介して
アナログ信号のまま所定タイミングで時系列的に出力す
るセンサ手段と、該センサ手段より出力されるアナログ
電気信号をアナログ信号のまま上記式（１）に相当する
演算処理を行なって相関値Ｈ（ｌ）を出力するアナログ
演算手段とを具備している。
次に、この実施例の構成を第１図に対応させつつ第２
図に基づいて詳述する。まずセンサ手段の構成を述べる
と、参照イメージセンサ12及び基準イメージセンサ13
は、第20図のラインセンサ5,6に相当し、画素毎に発生
した信号電荷を複数の電荷転送エレメントにより転送す
るCCD（電荷蓄積ディバイス）を備えている。
参照読出部14と基準読出部15は、各イメージセンサ1
2,13で光電変換された被写体像に関するアナログ電気信
号（以下、画素信号という）を所定タイミングで時系列
的に出力するようになっている。
次にアナログ演算手段の構成を述べると、アナログ演
算部16は、参照読出部14及び基準読出部15より出力され
る画素毎の画素信号Ｒ（ｉ）,B（ｉ）に基づいて位相差
検出の演算を行ない、その演算結果を出力端子17へ出力
する。
比較器18は画素信号Ｒ（ｉ）,B（ｉ）の電圧又は電流
レベルの大小関係を判別し、極性信号Sgn（ｉ）を出力
する。
制御信号発生部19は装置全体の作動タイミングを制御
するための各種制御信号を発生し、例えば、イメージセ
ンサ12,13内の前記CCDを転送動作させるための電荷転送
クロック信号、読出部14,15における画素信号Ｒ（ｉ）,
B（ｉ）の出力動作を該電荷転送クロック信号に同期し
た所定タイミングで行なわせる制御信号その他を発生す
る。
極性判別部20は、画素信号Ｒ（ｉ）,B（ｉ）の出力タ
イミングに同期して生じる極性信号Sgn（ｉ）を受信し
て画素信号Ｒ（ｉ）,B（ｉ）の差すなわちＢ（ｉ）−Ｒ
（ｉ）がプラスかマイナスかを判別し、後述する極性切
換信号EX（ｉ）をアナログ演算部16へ供給する。尚、極
性切換信号EX（ｉ）によるアナログ演算部16の動作は後
述するが、このような極性判別を行なう理由は、前記式
（１）に示した画素信号Ｒ（ｉ）,B（ｉ）の差分値の絶
対値を積分演算する際に、差分値を極性に合わせて積分
演算することで絶対値の演算を行なうことができるよう
にするためである。
AGC回路21は、イメージセンサ12,13の各画素に発生す
る信号電荷を検出し、所定の電荷量となったことを検出
すると位相差検出の演算を開始すべきことを制御信号発
生部19へ指令する。
第３図は第２図に示すブロック図に基づいて構成され
た更に具体的な回路を示す。第２図の各ブロックに対応
づけて回路を説明すると、参照イメージセンサ12及び基
準イメージセンサ13はほぼ同じ構成からなり、夫々の画
素となる光電変換素子Dr1〜Drn,Db1〜Dbnを有する受光
部22,23と、夫々の受光部22,23に発生する信号電荷を画
素毎に蓄積するために設けられたCCDより成る蓄積部24,
25と、蓄積部24,25より転送される信号電荷を取込み、
これらを水平方向へ電荷転送するCCDで形成されたシフ
トレジスタ部26,27で構成されている。
即ち、蓄積部24,25及びシフトレジスタ部26,27は、光
電変換素子Dr1〜Drn,Db1〜Dbnに対応した電荷転送エレ
メントTr1〜Trn,Tb1〜Tbn,Cr1〜Crn,Cb1〜Cbnを有し、
蓄積部24,25は信号電荷をシフトレジスタ部26,27へ並列
転送し、シフトレジスタ部26はそれを水平方向へ転送す
る。尚、後述するが、基準イメージセンサ側のシフトレ
ジスタ部27はシフトレジスタ部26と異なり信号電荷の水
平方向への転送を行なわないようになっている。
28,29は、受光部22,23から蓄積部24,25へ信号電荷を
移動させるチャネル部の表面上に形成される導電層であ
り、ポリシリコン層で形成され、ポテンシャル障壁部と
なる。
30,31は信号電荷の移動を制御するトランスファゲー
トである。
更に、夫々の電荷転送エレメントCr1〜Crn,Cb1〜Cbn
に隣接してフローティングゲートFr1〜Frn,Fb1〜Fbnが
形成され、夫々のフローティングゲートFr1〜Frn,Fb1〜
Fbnは、ゲートに制御信号CEが供給されるMOS型FETMr1〜
Mrn,Mb1〜Mbnを介してリセット端子RESに接続されると
共に、ゲートにチャネル切換信号CH1〜CHnが印加される
ことによりマルチプレックス動作を行なうMOS型FET Qr1
〜Qrn,Qb1〜Qbnを介して共通接点Pr,Pbに接続され、共
通接点Pr,Pbは夫々インピーダンス変換回路32,33を介し
て接点Pr0,Pb0に接続している。
インピーダンス変換回路32,33は共に同一の回路構成
からなり、電源ＶDDとアース端子間にドレイン・ソース
路を直列接続するMOS型FETIr1,Ir2,Ib1,Ib2と、MOS型FE
TIr1,Ib1のゲート・ソース間に並列接続されリフレッシ
ュ信号φRが印加されると共通接点Pr,Pbを電源ＶDDにク
ランプするMOS型FET Ir3,Ib3を有し、MOS型FET Ir2,Ib2
のゲートは所定電位にバイアスされている。
次に、シフトレジスタ部26,27とフローティングゲー
トFr1〜Frn,Fb1〜Fbnの位置関係を第４図と共に説明す
る。
参照イメージセンサ12側の受光部22、蓄積部24、シフ
トレジスタ部26の光電変換素子及び電荷転送エレメント
は共に等しいビット幅Ｗで48個ずつ形成され、両側の４
個ずつの部分から成る第１、第２ブロックＩR,IIRを除
く40個の部分から成る第３ブロックIIIRの電荷転送エレ
メントCr1〜Cr40にフローティングゲートFr1〜Fr40が併
設され、更に32個のフローティングゲートFr1〜Fr32か
ら成る第４ブロックIVRと、残りの第５ブロックＶRに分
類されている。そして、フローティングゲートFr1〜Fr4
0の一端は、第３図のMOS型FET Mr1,Mr2,…を介してリセ
ット端子RESに接続され、その内のフローティングゲー
トFr1〜Fr32が第３図のMOS型FET Qr1〜Qrnを介して接点
Prに接続されている。即ち、第３図には、第４図の第
３、第４ブロックIIIR,IVRの部分を代表して示し、他の
ＩR,IIR,VRの部分の記載は省略してあるが、これらは信
号電荷を水平方向へ転送する際などに作動する予備の領
域となっている。
一方、基準イメージセンサ13側の受光部23,蓄積部25,
シフトレジスタ部27の光電変換素子及び電荷転送エレメ
ントは共に等してピッチ幅Ｗ（参照イメージセンサ12側
とも等しい）で40個ずつ形成され、両側の４個ずつの部
分から成る第１、第２ブロックＩB,IIBを除く第３ブロ
ックIIIBの電荷転送エレメントCb1〜Cb32に隣接してフ
ローティングゲートFb1〜Fb32が併設されている。そし
て、フローティングゲートFb1〜Fb32の夫々の一端は、
第３図のMOS型FETMb1〜Mbn,Qb1〜Qbnに接続している。
即ち、第３図には第４図の第３ブロックIIIBについて示
されている。
又、受光部22は光軸に対して距離１だけ離して形成
され、受光部23は距離１に４ピッチ幅4Wを加算した距
離l2（＝１＋４・Ｗ）だけ離して形成されている。
次に、この実施例による位相差検出装置は、半導体集
積回路装置としてワンチップ化されるものであり、イメ
ージセンサ22（23）からフローティングゲートFr1〜Frn
（Fb1〜Fbn）にかけて示す第５図の概略断面図に基づい
て、その構造を説明する。
第５図において、Ｎ型半導体基板の表面部分に形成さ
れたＰ型拡散層（Ｐ−well）の一部に複数のＮ+型層が
形成されることで受光部22（23）の光電変換素子群が構
成されている。
また、半導体基板上にはSiO2層（図示せず）を介し
て、信号障壁部28（29）、蓄積部24（25）の各電荷転送
エレメントを構成する転送ゲート電極層、トランスファ
ゲート30（31）を構成するゲート電極層及び、シフトレ
ジスタ部26（27）の各電荷転送エレメントを構成する転
送ゲート電極層が併設されている。更に、シフトレジス
タ部26,27の隣りには、フローティングゲートFr1〜Frn,
Fb1〜Fbnを構成するポリシリコン層及び電源ＶDDにクラ
ンプされる電極層Alが積層されている。この電極層Al
は、複数形成されるフローティングゲートFr1〜Frn,Fb1
〜Fbnの上面全体を覆うように形成されている。そし
て、各フローティングゲートの一端にMOS型FET Mr1〜Mr
n,Mb1〜Mbnが接続している。
ここで、リセット端子RESに印加されるリセット信号
φFGを電源ＶDDと等しい電位にして“H"レベルの制御信
号CEによりMOS型FETMr1〜Mrn,Mb1〜Mbnを介してフロー
ティングゲートFr1〜Frn,Fb1〜Fbnを電源ＶDDにクラン
プした後、再びMOS型FET Mr1〜Mrn,Mb1〜Mbnを遮断状態
にすると、第５図中の点線で示すように半導体基板内に
深いポテンシャル井戸が形成され、シフトレジスタ部26
（27）の信号電荷がフローティングゲート下の領域へ流
入する。この流入した信号電荷の夫々の電荷量に応じた
電圧変化が夫々のフローティングゲートFr1〜Frn（Fb1
〜Fbn）に生じ、受光部22（23）上の結像パターンを電
圧信号として検出することができる。
一方、リセット端子RESをアース電位にしてからMOS型
FET Mr1〜Mrn,Mb1〜Mbnをオンにすることによりフロー
ティングゲートFr1〜Frn,Fb1〜Fbnを“L"レベルにする
と、フローティングゲート下の領域のポテンシャル井戸
が浅くなり、再び信号電荷をシフトレジスタ部26（27）
へ戻すことができる。このような信号電荷の移動は非破
壊的に行なわれるので、信号電荷の読出しを何回も繰り
返すことができる。
そして、このようにフローティングゲートFr1〜Frn,F
b1〜Fbnを介して発生する信号を、MOS型FET Qr1〜Qrn,Q
b1〜Qbnのマルチプレックス動作により時系列の信号Ｒ
（ｉ）,B（ｉ）に変換して各出力接点Pr0,Pb0に出力す
る。
次に、アナログ演算手段におけるアナログ演算部16の
構成を第３図に基づいて説明する。同図において、C1,C
2,…,Cnは夫々等しい容量のコンデンサであり、夫々の
両端がMOS型FET Hr1〜Hrn,Hb1〜Hbnを介して接点Pr0,Pb
0に接続されている。MOS型FET Hr1〜Hrn,Hb1〜Hbnは後
述するチャネル切換信号CH1〜CHnの制御により、接点Pr
0,Pb0に生ずる信号を夫々のコンデンサC1〜Cnに供給す
るためのデマルチプレックス動作を行なう。
相互に隣接するコンデンサ、即ち、C1とC2、C2とC3、
…、Cn−１とCnの両端間は、極性切換信号φp1〜φpnに
より制御されるMOS型FET Sr1〜Srn,Sb1〜Sbnを介して並
列的に接続されると共に、他方の極性切換信号φs1〜φ
snにより制御され相互にたすき掛け状に配置されるMOS
型FET Br1〜Brn,Bb1〜Bbnによっても接続されている。
又、初段のコンデンサC1の両端は、クランプ制御信号φ
r0,φb0により制御されるMOS型FETSr0,Sb0を介して電源
ＶDDに接続されている。更に、MOS型FET Sr0〜Srn,Sb1
〜Sbn,Br1〜Brn,Bb1〜Bbnの夫々のゲートを、イネーブ
ル信号ENの制御によりアース端子に接続するMOS型FET T
s,Tbが設けられている。
最終段のコンデンサCnに接続するMOS型FET Srn,Bbnの
出力側ノードは電源ＶDDに接続され、一方MOS型FET Br
n,Sbnの出力側ノードは共有接点ＰCMを介して出力バッ
ファアンプ34に接続されている。
出力バッファアンプ32は、電源ＶDDとアース端子間に
ドレイン・ソース路を直列に接続する２組のMOS型FET E
1,E2,E3,E4と、MOS型FET E1,E2の接続点とMOS型FET E3
のゲート間に接続されるトランスミッションゲート素子
E5を有し、MOS型FETE2,E4のゲートは所定の電位ＶBにバ
イアスされている。共有接点ＰCMよりMOS型FET E1に供
給される信号は、制御信号φSH，▲▼の制御によ
るトランスミッションゲート素子E5のオン・オフ動作に
よりサンプル・ホールドされ、出力端子17へ出力され
る。
ここで、アナログ演算部16の作動を概説すると、参照
読出部14及び基準読出部15のMOS型FETQr1〜Qrn,Qb1〜Qb
nのマルチプレックス動作により所定のタイミングで時
系列的に読出される画素信号Ｒ（ｉ）,B（ｉ）は、該タ
イミングに同期してデマルチプレックス動作するMOS型F
ET Hr1〜Hrn,Hb1〜Hbnにより分割されて所定のコンデン
サC1〜Cnに供給される。したがって、夫々のコンデンサ
C1〜Cnには、参照イメージセンサ12及び基準イメージセ
ンサ13の各画素で生じた信号電荷に対応した信号が充電
される。尚、この充電時には、MOS型FET Sr0〜Srn,Sb1
〜Sbn,Br1〜Brn,Bb1〜Bbnはカットオフ状態にあるもの
とする。
即ち、接点Pr0に現われる時系列の画素信号をＲ
（ｉ）、接点Pb0に現われる時系列の信号をＢ（ｉ）と
し、夫々のコンデンサC1〜Cnに蓄積される夫々の電荷量
をｑ（１）,q（２），…,q（ｉ），…ｑ（ｎ）とすれ
ば、 ｑ（ｉ）＝Sgn（ｉ）・|B（ｉ）−Ｒ（ｉ）｜…
（２） となるただし、ｉ＝１〜ｎ。
尚、Sgn（ｉ）は、信号Ｒ（ｉ）,B（ｉ）の電圧の大
小に応じて決める極性を示し、Ｂ（ｉ）≧Ｒ（ｉ）なら
ばプラス（論理値の“H"）、Ｂ（ｉ）＜Ｒ（ｉ）ならば
マイナス（論理値の“L"）となる。このように、充電後
のコンデンサC1〜Cnの両端の極性は信号Ｒ（ｉ）,B
（ｉ）に応じて変化する。
MOS型FET Sr1〜Srn,Sb1〜Sbn,Br1〜Brn,Bb1〜Bbnは、
次式（３）に示すように絶対値の積分演算を行なうため
の切換動作を行なうものである。
即ち、相互に隣接するコンデンサC1とC2、C2とC3,…,
Cn−１とCnの相互の極性が同じであれば、MOS型FET Sr1
〜Srn,Sb1〜Sbnを導通させ、相互に極性が異なればMOS
型FET Br1〜Brn,Bb1〜Bbnを導通させて上記式（３）の
演算を行ない、結果を出力端子17に発生する。
次に説明する比較器18及び極性判別部20は、このよう
な極性Sgn（ｉ）に対応した切換制御のための切換制御
信号φp1〜φpn,φs1〜φsnを発生する。
比較器18は、接点Pr0,Pb0に生じる画素毎の時系列信
号Ｒ（ｉ）,B（ｉ）の電圧の大小関係を検出するアナロ
グコンパレータで構成され、Sgn（ｉ）に相当する極性
信号の発生する。この極性信号Sgn（ｉ）は前記したよ
うに、Ｂ（ｉ）＞Ｒ（ｉ）ならば“H"レベル、Ｂ（ｉ）
＜Ｒ（ｉ）ならば“L"レベルの矩形信号となる。
極性判別部20は、２入力のAND回路A1〜A32を介して比
較器18より供給される極性信号Sgn（ｉ）を記憶するＤ
型フリップフロップ回路DF1〜DFn、相互に隣接するＤ型
フリップフロップ回路DF1〜DFnの出力端子間に入力が接
続されるEXOR回路群EXR、夫々のEXOR回路の出力に直列
接続されるインバータ回路群INV及び、スリーステート
バッファ回路群TBで構成される。夫々のＤ型のフリップ
フロップ回路DF1〜DFnはクリアー信号CLRにより記憶デ
ータをクリアーするようになっており、夫々のAND回路A
1〜Anの他方の入力端子には、上記チャネル切換信号CH1
〜CHnが順に供給され、前記MOS型FET Qr1〜Qrn,Qb1〜Qb
n,Hr1〜Hrn,Hb1〜Hbnの動作と同期するようになってい
る。スリーステートバッファ回路TBはイネーブル信号EN
によってターンオフあるいは高インピーダンス状態とな
り、ターンオンした時に限り極性切換信号φp0〜φpn,
φs0〜φsnを出力する。
即ち、比較器18よりの極性信号Sgn（ｉ）は、チャネ
ル切換信号CH1〜CHnに同期して、順番にＤ型フリップフ
ロップ回路DF1〜DFnに記憶され、その記憶されたデータ
に基づいてEXOR回路群EXRが次式（４）に示す排他的論
和の演算を行なう。
Sgn（ｉ）＋Sgn（ｉ＋１） …（４） ただし、ｉ＝１〜ｎ−１。したがって、アナログ演算
部16の相互に隣接するコンデンサC1〜Cnの充電後の極性
の変化が上記式（４）によって判別されることとなる。
そして、イネーブル信号ENによりスリーステートバッフ
ァ回路群TBがターンオンすると、コンデンサC1〜Cnの両
端間を同一極性にして接続すべくMOS型FET Sr1〜Srn,Sb
1〜Sbn,Br1〜Brn,Bb1〜Bbnへ極性切換信号φp0〜φpn,
φb0〜φbnを出力する。
制御信号発生部19は、所定周期のチャネル切換信号CH
1〜CHn、蓄積部24,25の転送クロック信号Tf、トランス
ファゲート30,31のゲート信号TG、シフトレジスタ部26,
27の転送クロック信号φr1〜φr4,φb1〜φb4、イネー
ブル信号EN、クリア信号CLR及び制御信号CE、φSH，φS
Hを所定のタイミングで発生する。
次に、第２図及び第３図に示す位相差検出装置による
位相差検出の作動を第６図のタイミングチャートと共に
説明する。
時刻t0の前において、光電変換素子Dr1〜Drn,Db1〜Db
nが所定の信号電荷を発生したことをAGC回路21により検
出されると、AG信号が“H"レベルとなり、時刻t0に印加
されたスタート信号STR（カメラのレリーズボタン等に
連動して生じる）に同期して演算処理が開始する。ま
ず、リセット端子28へは一定周期Taのリセット信号φR
が発生する。又、時刻t0からt3までの期間、シフトレジ
スタ部26,27の各電荷転送エレメント（第４図参照）に
４相駆動方式に基づく電荷転送を１ピッチ分だけ行なわ
せる４相クロック信号φr1〜φr4,φb1〜φb4が発生す
る。
この電荷転送エレメントによる電荷転送の間の時刻t1
において、制御信号CEが“H"レベルとなってMOS型FET M
r1〜Mrn,Mb1〜Mbnがターンオンしている時にリセット信
号φFGが“L"から“H"レベルに反転することにより、フ
ローティングゲートFr1〜Fr40,Fb1〜Fb32は電源電圧ＶD
Dの電位にクランプされ、時刻t2において制御信号のCE
が“L"レベルとなってMOS型FET Mr1,Mr2,…,Mb1,Mb2,…
が高インピーダンスとなることによりフローティングゲ
ートはそのままの電位に保持される。これにより、フロ
ーティングゲート下の半導体基板内には第５図に示すよ
うなポテンシャル井戸が形成される。そして、時刻t2よ
り若干前の時点でゲート信号φTGによるトランスファゲ
ート30,31の導通が行なわれるので、蓄積部24,25の信号
電荷がシフトレジスタ部26,27の対応する電荷転送エレ
メントへ移される。そして、電荷転送エレメントの転送
動作が時刻t4において完了するまでに上記夫々のポテン
シャル井戸に信号電荷は更に移される。
次に、時刻t4ないしt5の期間において、チャネル切換
信号CH1〜CH32が出力され、マルチプレクサ回路を構成
するMOS型FETQr1〜Qrn,Qb1〜Qbnがターンオンされ、各
画素毎の時系列信号が接点Pr0,Pb0に出力される。接点P
r0,Pb0の信号波形は例えば第６図のCQiに示すように現
われる。即ち、各フローティングゲートFr1〜Frn,Fb1〜
Fbnは画素毎の信号電荷に相当する電圧降下が発生し、
接点Pr0,Pb0には電源電圧ＶDDを基準として該電圧降下
分だけ下がった電圧波形が現われる。
又、時刻t4ないしt5においては、接点Pr0,Pb0に現わ
れる時系列信号が比較器18において順に比較され、極性
信号Sgn（ｉ）がＤ型フリップフロップDF1〜DFnに記憶
され、更に、デマルチプレクサ回路を構成するMOS型FET
Hr1〜Hrn,Hb1〜Hbnを介して各時系列信号が特定のコン
デンサC1〜Cnに供給され、上記式（２）に示す演算が行
なわれる。尚、時刻t4ないしt5の期間では、イネーブル
信号ENが“H"レベルであるため、スリーステートバッフ
ァ回路群TBは高インピーダンス状態にあり、したがって
極性切換信号φp0〜φpn,φb0〜φbnの印加されないMOS
型FET Sr0〜Srn,Sb0〜Sbn,Br1〜Brn,Bb1〜Bbnはオフ状
態にある。
次に、時刻t5までにコンデンC1〜Cnの充電が完了する
と、イネーブル信号ENが所定期間ＴEだけ“L"レベルと
なり、極性判別回路20より極性切換信号φp0〜φpn,φb
0〜φbnが出力され、それにしたがってMOS型FET Sr0〜S
rn,Sb0〜Sbn,Br1〜Brn,Bb1〜Bbnが所定の導通あるいは
非導通状態に切換わり、コンデンサC1〜Cnの電荷は極性
を等しくして結合される。この結合により夫々のコンデ
ンサC1〜Cnは平均化されたれ等しい電荷が分布すること
となり、出力バッファアンプ34に制御信号φSH，φSHが
時間ＴSHの間に供給されることにより、コンデンサC1〜
Cnの両端電圧がサンプル・ホールドされて出力端子17に
相関値を示す信号Vout［Ｈ（ｌ）に相当する］が出力さ
れる。
以上の時刻t0からt6までの処理は、第７図に示すよう
に、参照イメージセンサ12及び基準イメージセンサ13上
に入射した１対の被写体像のパターンA,Bを、各画素子
毎に差分演算し、その絶対値を積分したこととなり、次
式（５）の相関値Ｈ（１）を求めたことになる。
尚、第４図に示したように、参照イメージセンサ12及
び基準イメージセンサ13の位置は撮影レベルの光軸に対
して異なった距離1,l2にあるので、その分ずれたパタ
ーン同志の相関値Ｈ（１）が求まる。
次に、時刻t6ないしt9の期間において、参照部側のシ
フトレジスタ部26による１ピッチ分の電荷転送が行なわ
れる。
まず、時刻t6からt7の期間にリセット信号φFGが“L"
レベルとなり、この期間中に制御信号CEが“L"から“H"
レベルに反転することによりフローティングゲートFr1
〜Fr40,Fb1〜Fb32（第4,5図参照）はアースレベルにク
ランプされる。したがって、第５図の点線に示すよう
に、半導体基板内のポテンシャル井戸は浅くなり、信号
電荷は元の電荷転送エレメントCr1〜Cr40,Cb1〜Cb32へ
戻される。
そして、電荷転送エレメントCr1〜Cr40の信号電荷
は、４相クロック信号φr1〜φrnに同期して１ピッチ分
だけ光軸８の方向へ転送される。この転送動作の途中の
時刻t8において制御信号CEが“L"レベルとなり、MOS型F
ETMr1,Mr2,…は高インピーダンスとなり、この時点t8で
のリセット信号φFGは“H"レベルにあるのでフローティ
ングゲートFr1〜Fr40下に再び深いポテンシャル井戸が
形成され、この転送動作が完了する時点t9までには、１
ピッチ分シフトされた信号電荷が該ポテンシャル井戸へ
再び移動する。
一方、基準部側の電荷転送エレメントCb1〜Cb32へも
同様の作用により一旦信号電荷が戻されるが、３番目及
び４番目の転送クロック信号φb3,φb4の波形により１
ピッチ分の転送動作は行なわれず、したがってシフトさ
れない信号電荷が元のフローティングゲートFb1〜Fb32
下のポテンシャル井戸へ移される。
次に、時刻t9ないしt10の期間において先の時刻t3な
いしt6と同じ処理が行なわれ、シフトレジスタ部26にお
いて１ピッチ分シフトされたパターンとシフトされない
シフトレジスタ部27のパターンとの相関値Ｈ（２）が出
力端子17より出力される。即ち、この相関値Ｈ（２）
は、 となる。
次に時刻t10ないしt11の期間において、先の時刻t6な
いしt10と同じ処理が所定の回数だけ繰り返され、シフ
トレジスタ部26において順にシフトされるパターンとシ
フトされないシフトレジスタ部27のパターンとの相関値
が得られる。
以上の処理は、ｌをシフト動作の回数とすれば、 で示され、従来例で述べたデジタル信号処理による相関
値［式（１）を参照］に相当する。
第８図（ａ）〜（ｃ）は、８回のシフト動作によって
出力端子17より得られる信号Voutの波形例を示し、同図
（ａ）のようにｌ＝４の時に最小値となるような相関値
のパターンが発生した場合は、合焦状態にあると識別す
ることができ、同図（ｂ）のようにｌ＜４の時の相関値
が最小の時は前ピン状態、同図（ｃ）のようにｌ＞４の
時に最小となる時は、後ピン状態であり、ｌの値によっ
てピントのずれ量も同時に検出することができる。
以上説明したように、この実施例によれば、アナログ
信号処理により相関値の演算を行なうので演算速度が極
めて速く、また回路をユニット化することができるので
半導体集積回路装置として製造するのに適している。特
に半導体集積回路素子のうちコンデンサーの相対精度は
極めて優れており、回路のユニット化と相俟って高精度
の演算が可能となる。
更に、シフトレジスタにはフローティングゲートを設
け信号電荷を非破壊的に繰り返し読出すことができるの
で、被写体像に関わるパターンの信号を記憶するための
記憶装置が不要となり、小形の位相差検出装置を提供す
ることができる。
次に、第１図に示すセンサ手段の他の実施例を第９図
と共に説明する。尚、同図において第３図と同一又は相
当する部分には同一符号を附している。
まず構成を述べると、同図において、参照側の受光部
22を形成する光電変換素子Dr1〜Drnと、基準側の受光部
23を形成する光電変換素子Db1〜Dbnが、夫々光軸８に対
して所定間隔1,l2で設けられ、この間隔1,l2は上記
第１の実施例（第４図参照）と同様に設定されている。
更に、これらの光電変換素子Dr1〜Drn,Db1〜Dbnに対
応する電荷転送エレメントTr1〜Trn,Tb1〜Tbnが設けら
れ、光電変換素子Dr1〜Drn,Db1〜Dbnに発生した信号電
荷をトランスファゲート30,31を介してシフトレジスタ
部35,36の夫々の電荷転送エレメントEr1〜Ern,Eb1〜Ebn
へ並列に転送する。
夫々のシフトレジスタ部35,36は、所謂４相駆動方式
等に基づくクロック信号φra〜φrd,φba〜φbdにより
信号電荷を長手方向（図中の矢印の方向）に転送する直
列転送CCDから成り、夫々の先端部に位置する転送エレ
メントEr1,Eb1にフローティングゲートFr0,Fb0が併設さ
れ、夫々の終端部に位置する転送エレメントErn,Ebnに
は入力ゲート（Input gate）IGr,IGb及び入力ダイオー
ド（Input diode）IDr,IDb等から成る入力回路が設けら
れている。
第10図は、シフトレジスタ部35,36を長手方向に沿っ
て切断したときの縦断面構造を概略的に示す断面図であ
り、Ｎ型半導体基板の表面部分に形成されたＰ型拡散層
（Ｐ−well）の一端に入力ダイオードIDr（IDb）が形成
され、更に、半導体基板上に積層されたシリコン酸化膜
層を介して転送ゲートIGr,IGbが形成されている。フロ
ーティングゲートFr0（Fb0）は第５図に示したものと同
様の構造をしており、フローティングゲートFr0（Fb0）
を形成するポリシリコン層と電源ＶDDにクランプされる
電極層Alが積層され、各フローティングゲートの一端に
MOS型FET Mr0（Mb0）が接続している。
入力回路とフローティングゲートFr0（Fb0）の間には
電荷転送エレメントEr1〜Ern（Eb1〜Ebn）を形成するた
めの転送ゲート電極が併設され、クロック信号φra〜φ
rd（φba〜φbd）が印加されるように配線されている。
再び第９図において、フローティングゲートFr0,Fb0
は夫々インピーダンス変換回路32,33を介してアナログ
演算手段の入力に接続している。尚、このアナログ演算
手段は上記第１の実施例（第２図、第３図参照）に示し
たもの等が適用される。更に、インピーダンス変換回路
32,33より出力される信号Ｒ（ｉ）,B（ｉ）は入力回路
の入力ダイオードIDr,IDbに供給され、シフトレジスタ
部35,36の夫々の終端部に位置する転送エレメントErn,E
bnに再び入力されるようになっている。
ここで、フローティングゲートFr0,Fb0に接続されたM
OS型FET Mr0,Mb0のリセット端子RESに印加されるリセッ
ト信号φFGを制御信号CEによって印加することにより、
前記第５図と共に説明したようにフローティングゲート
Fr0,Fb0下のポテンシャル井戸を制御することができ、
転送エレメントEr1,Eb1に送られてきた信号電荷に相当
する信号Ｒ（ｉ）,B（ｉ）を読出すことができる。
次に、かかる第２実施例の作動を第11図のフローチャ
ートに基づいて説明する。
まず、ルーチン100において、受光部22,23の各光電変
換素子Dr1〜Drn,Db1〜Dbnが一対の光学像を受光して光
電変換すると、次のルーチン110において、発生した信
号電荷を電荷転送エレメントTr1〜Trn,Tb1〜Tbn及びト
ランスファゲート30,31を介してシフトレジスタ部35,36
の各電荷転送エレメントEr1〜Ern,Eb1〜Ebnへ転送し、
転送が終了すると、トランスファゲート30,31が遮断す
る。
次に、ルーチン120において、シフトレジスタ部35,36
がクロック信号φra〜φrd,φba〜φbdに基づいて信号
電荷を１ピッチ分シフトし、次のルーチン130において
各フローティングゲートFr0,Fb0より信号電荷に相当す
る信号を読出すと共にインピーダンス変換回路32,33を
介して再び夫々の電荷転送エレメントErn〜Ernに供給
し、次のルーチン140においてインピーダンス変換回路3
2,33よりの信号Ｒ（１）,B（１）をアナログ演算手段へ
供給する。尚、ルーチン120ないし140の処理は説明上分
けて示したが、同時に行なわれることは言うまでもな
い。
次に、ルーチン150において、予め決められたｎピッ
チ分の転送動作を完了したか判別し、未だの場合にはル
ーチン120からの処理が繰り返される。
したがってルーチン120ないし150の処理をｎ回繰り返
すことにより、信号Ｒ（１）,B（１）,R（２）,B
（２），…,R（ｎ）,B（ｎ）が読出され、アナログ演算
手段は上記式（３）と同様に、 の演算を行なうこととなる。そして、ルーチン160にお
いてこの演算結果である相関値を出力する。この最初の
相関値は、信号Ｒ（ｉ）,B（ｉ）の相対移動量が無い場
合であるから、上記式（７）においてｌ＝１とした場合
の相関値Ｈ（１）に相当する。
次に、ルーチン170において、予め決められた相対移
動量ｌについての全ての相関値Ｈ（ｌ）［ここで、ｌ＝
１〜ｎ］の演算が完了したか否かの判断が行なわれ、完
了した場合には相関値演算のための一連の処理を終了す
る。未だの場合には、ルーチン180へ移行する。ルーチ
ン180は、参照側のシフトレジスタ部35に保持されてい
る夫々の信号電荷を全体的に１ピッチ分だけシフトし、
同時に転送エレメントEr1に保持されていた信号電荷に
相当する電荷を転送エレメントErnに保持させる。即ち
ルーチン180では、上記ルーチン120及び130と同じ動作
を参照側のシフトレジスタ部35についてのみ行なうこと
により、参照側のシフトレジスタ部35に保持される信号
電荷を基準側のシフトレジスタ部36に保持される信号電
荷に対して相対的に１ピッチ分ずらすこととなる。即
ち、上記式（１）における相対移動量ｌを次の値に変え
るのと等価である。
そして、再びルーチン120ないし170の処理を行なうこ
とで、順次に相関値Ｈ（２）,H（３），…,H（ｌ）が求
められ、結果的に上記式（１）に相当する相関値演算が
行なわれることとなる。
このように、この第２の実施例によれば、複数のフロ
ーティングゲートを形成しないので小形化及び簡素化が
可能となる。
尚、第11図のルーチン150,170で所定の判断処理を行
うが、所謂カウンターを用いて所定回数の演算を行わせ
るようにしてもよい。
更に他の実施例を第12図及び第13図と共に説明する。
この実施例は第１図に示すアナログ演算手段としてアナ
ログマルチプライヤ37及びローパスフィルタ38を用いた
場合を示す。即ち、センサ手段は上記第１又は第２の実
施例に示したセンサ手段等が用いられ、このセンサ手段
より出力される参照側の画素信号Ｒ（ｉ）と基準側の画
素信号Ｂ（ｉ）をマルチプライヤ37に入力して乗算演算
を行なわせ、乗算演算された出力信号をローパルフィル
タ38で直流信号に変換して出力するようになっている。
そしてこの出力信号Ｈ（ｌ）を相関値として位相差検出
に用いる。
第13図は第12図の構成の一具体例を示す。まず同図に
基づいてアナログマルチプライヤ37の構成を述べると、
NPNトランジスタ39,40で第１の差動対が形成され、NPN
トランジスタ41,42で第２の差動対、更にNPNトランジス
タ43,44で第３の差動対が形成されている。NPNトランジ
スタ39,40の共通エミッタがNPNトランジスタ43のコレク
タ、NPNトランジスタ41,42の共通エミッタがNPNトラン
ジスタ44のコレクタに夫々接続され、NPNトランジスタ4
3,44の共通エミッタは定電流源回路45を介してグランド
端子に接続している。NPNトランジスタ40,41の共通ベー
スが定電圧源46によってバイアスされ、NPNトランジス
タ44のベースは他の定電圧源47によってバイアスされ、
NPNトランジスタ39,42の共通ベースにセンサ手段よりの
画素信号Ｂ（ｉ）が供給され、NPNトランジスタ43のベ
ースにセンサ手段よりの画素信号Ｒ（ｉ）が供給される
ようになっている。
更に、NPNトランジスタ39,41の共通コレクタは抵抗48
を介して電源ＶCCに、NPNトランジスタ40,42の共通コレ
クタが抵抗49を介して電源ＶCCに夫々接続している。そ
して、NPNトランジスタ40,42の共通コレクタがローパス
フィルタ38を介して出力端子50に接続している。尚、ロ
ーパスフィルタは図示するアクティブフィルタ等の周知
の回路が適用可能であり、詳細な説明は省略する。
次にこの実施例の作動を説明する。第14図は、この動
作原理を説明するために、センサ手段より供給された信
号Ｂ（ｉ）,R（ｉ）と出力端子50に発生する信号Ｈ
（ｌ）との関係を概略的に示すタイミングチャートであ
る。
同図においてセンサ手段よりの画素信号Ｂ（ｉ）,R
（ｉ）の出力動作が時刻t0から開始すると、信号Ｂ
（ｉ）,R（ｉ）は相互に所定の位相差を有するので、ず
れた波形がNPNトランジスタ39,42のベースとNPNトラン
ジスタ43に供給される。そして、これらの信号Ｂ
（ｉ）,R（ｉ）の電圧レベルに応じてNPNトランジスタ3
9〜44のインピーダンスが変化することにより乗算演算
が行なわれ、NPNトランジスタ42のコレクタに図示する
ような信号So（ｌ）が発生する。この信号So（ｌ）はロ
ーパスフィルタ38によって直流の平均値電圧に変換され
て出力端子50に出力される。
上記の説明では、信号Ｂ（ｉ）,R（ｉ）との相対移動
量ｌがある値の場合について述べたが、相対移動量ｌを
順次変える毎に上記の動作を繰り返せば、該相対移動量
ｌ（ｌ＝１〜ｍ）毎の出力信号Ｈ（１）,H（２），…,H
（ｍ）を出力端子50に発生させることができる。そし
て、これらの出力信号Ｈ（ｌ）［ｌ＝１〜ｍ］は、次式
（８）の演算によって求められたのに相当し、信号Ｂ
（ｉ）,R（ｉ）の相関値を示すものである。
このように、アナログマルチプライヤを用いたアナロ
グ演算手段を用いると、回路が簡素となり装置の小形化
が可能となる。尚、上記の作動説明において、信号Ｂ
（ｉ）,R（ｉ）の演算結果Ｈ（ｌ）のみを有効に得るた
めに、所定のタイミング制御が行なわれることは言うま
でもない。
更に、センサ手段の他の実施例を第15図ないし第17図
に基づいて説明する。
上記第２図ないし第11図に示す実施例で示したセンサ
手段にあっては、被演算信号をシフトさせるシフトレジ
スタ等の構成及びその制御が複雑であり、又、例えば第
３図に示すように、一方のシフトレジスタ26は被演算信
号をシフトさせ、他方のシフトレジスタ27はシフト動作
しないためシフトレジスタ26,27の相互間の動作が非対
称、すなわち被演算信号Ｒ（ｉ）とＢ（ｉ）の相互間に
与える影響が異なり、特性の整合性を向上するのに限界
がある。
そこで、次に説明する実施例はこのような問題点に鑑
みて成されたものであり、構造が簡単で制御し易くしか
も被演算信号における相互の整合性を向上させることが
できる位相差検出装置を提供することを目的とする。
この目的を達成するため、撮影レンズを通過した被写
体光束から得られる一対の結像の相対的な間隔を検出し
て該撮影レンズの合焦状態を判別する位相差検出装置に
おいて、前記第１の結像を受光するように一列に配置さ
れた光電変換素子群からなる第１の受光部と、該第１の
受光部の夫々の光電変換素子に生じる信号を所定方向に
転送させると共に、該信号をCCDのフローティングゲー
トを介して並列的に出力する第１の信号読出部と、第２
の結像を受光するように一列に配置された光電変換素子
群からなる第２の受光部と、該第２の受光部の夫々の光
電変換素子に生じる信号をCCDのフローティングゲート
を介して並列的に出力する第２の信号読出部と、該第１
の信号読出部から並列的に出力された信号を時系列の第
１の被演算信号に変換して出力する手段とを有する第１
の信号発生手段と、該第２の信号読出部から並列的に出
力された信号を該第１の被演算信号に対して所定の位相
差を有する時系列の第２の被演算信号に変化して出力す
る手段とを有する第２の信号発生手段と、第１、第２の
被演算信号に基づいて相関値を演算するアナログ演算手
段とを具備したことを特徴とする。
まず、この実施例の構成を第15図に基づいて説明する
と、前記カメラの光学系に配置されるセパレータレンズ
（第20図参照）によって結像される一対の被写体像を光
電変換するための光電変換素子群Ｄb1〜Ｄbn,Dr1〜Ｄrn
から成る第１の受光部150及び第２の受光部151を有し、
これらの受光部150,151は光軸に対して直交する方向に
所定間隔Ｌ1,L2を置いて一列に延設されている。例えば
光電変換素子Ｄb1〜Ｄbn,Dr1〜Ｄrnの夫々のピッチ幅を
Ｗとすると、2N個の画素シフトをするために、間隔Ｌ2
は間隔Ｌ1にＮピッチ幅（Ｎ×Ｗ）を加算した間隔（即
ちＬ2＝Ｌ1＋Ｎ×Ｗ）となるように設計されており、画
素列には左右に夫々Ｎ画素付加されている。更に、各々
の受光部150,151に対して蓄積部152,153、トランスファ
ーゲート154,155及びシフトレジスタ部156,157が順に並
設されている。
即ち、蓄積部152,153は光電変換素子Db1〜Ｄbn,Dr1〜
Ｄrnに対応した電荷転送エレメントＴb1〜Ｔbn,Tr1〜Ｔ
rnを有するCCD（電荷転送デバイス）から成り、シフト
レジスタ部156は電荷転送エレメントTb1〜Tbn毎に信号
電荷を図中の矢印で示す垂直方向に進退移動させるｎ組
のCCD群、シフトレジスタ部157は電荷転送エレメントＴ
r1〜Ｔrn毎に信号電荷を図中の矢印で示す垂直方向に進
退移動させるｎ組のCCD群から成る。換言すれば、ｎ個
のCCDは相互に分離されており水平方向への電荷転送を
行なわない。例えば電荷転送エレメントＴb1に発生する
信号電荷はトランスファゲートＴGを介してエレメント
Ｃb11〜Ｃb14から成るCCDに移されると、このCCD内にお
いてのみ信号電荷は垂直方向へ可逆転送され、他の電荷
転送エレメントＴb2,Tb3，…Ｔbnについても同様に夫々
特定のCCDによって信号電荷が転送される。又、他方の
電荷転送エレメントＴr1〜Ｔrnについても同様に、夫々
４個のエレメントから成るCCDがｎ組形成され、矢印で
示す垂直方向へのみ信号電荷を転送する。尚、夫々のCC
Dの転送動作は４相駆動方式に基づく駆動信号φ1，
φ2，φ3，φ4に同期して同一周期で行なわれる。
更に、各々のCCDの終端に位置する電荷転送エレメン
トＣb14〜Ｃbn4,Cr14〜Ｃrn4に隣接してフローティング
ゲートＦb1〜Ｆbn,Fr1〜Ｆrnが形成され、夫々のフロー
ティングゲートＦb1〜Ｆbn,Fr1〜Ｆrnは、ゲートに制御
信号CEが供給されるMOS型FETMb1〜Ｍbn,Mr1〜Ｍrnを介
してリセット端子RESに接続されると共にカウンタ160,1
61より出力されるチャネル切換信号Ｋb1〜Ｋbn,Kr1〜Ｋ
rnがゲート端子に印加されることによりマルチプレック
ス動作を行なうMOS型FET Qb1〜Ｑbn,Qr1〜Ｑrnを介して
共通接点Ｐb,Prに接続され、共通接点Ｐb,Prは夫々イン
ピーダンス変換回路58,59を介して出力端子Ｐb0,Pr0に
接続している。
インピーダンス変換回路58,59は共に同一の回路構成
から成り、電源ＶDDとアース端子間にドレイン・ソース
路を直列接続するMOS型FET Ib1,Ib2,Ir1,Ir2と、MOS型F
ET Ib1,Ir1のゲート・ソース間に並列接続されリフレッ
シュ信号φRが印加されると共通接点Ｐb,Prを電源ＶDD
にクランプするMOS型FET Ib3,Ir3を有し、MOS型FETIb2,
Ir2のゲートは所定電位にバイアスされている。
そして、出力端子Ｐb0,Pr0に発生した被演算信号Ｂ
（ｉ）,R（ｉ）はアナログ演算手段160により差分演算
が行なわれ、その結果上記式（１）に基づく相関値Ｈ
（ｌ）が得られるようになっている。
この実施例による位相差検出装置は、半導体集積回路
装置としてIC化されるものであり、フローティングゲー
トＦb1〜Ｆbn,Fr1〜Ｆrnの近傍の構成を第16図の概略断
面図に基づいて説明する。尚、同図は第15図中のＹ−Ｙ
線矢視断面を示すもので、他のフローティングゲート近
傍も同様の構造であるのでこれを代表して示すものとす
る。
第16図において、Ｎ型半導体基板の表面部分に形成さ
れたＰ型拡散層（Ｐ−well）の一部分に複数のＮ+型層
が形成されることで受光部150（151）の光電変換素子群
が構成される。又、半導体基板上にはSiO2層（図示せ
ず）を介して、蓄積部152（153）の各電荷転送エレメン
トを構成する転送ゲート電極層、トランスファゲート15
4（155）を構成するゲート電極層及び、シフトレジスタ
部156（157）の各電荷転送エレメントを構成する転送ゲ
ート電極層が並設されている。更に、シフトレジスタ部
156,157の隣りには、フローティングゲートＦb1〜Ｆbn,
Fr1〜Ｆrnを構成するポリシリコン層及び、電源ＶDDに
クランプされる電極層Alが積層されている。この電極層
Alは、複数形成されるフローティングゲートＦb1〜
Ｆbn,Fr1〜Ｆrnの上面全体を覆うように形成されてい
る。そして、各フローティングゲートの一端にMOS型FET
Mb1〜Ｍbn,Mr1〜Ｍrnが接続している。
ここで、リセット端子RESに印加されるリセット信号
φFGを電源ＶDDと等しい電位にし同時に“H"レベルの制
御信号CEによりMOS型FETMb1〜Mbn,Mr1〜Mrnを介してフ
ローティングゲートＦb1〜Ｆbn,Fr1〜Ｆrnを電源ＶDDに
クランプした後、再びMOS型FET Mb1〜Ｍbn,Mr1〜Ｍrnを
遮断状態にすると、第16図中の点線で示すように半導体
基板内に深いポテンシャル井戸が形成され、シフトレジ
スタ156（157）の信号電荷がフローティングゲートＦb1
〜Ｆbn,Fr1〜Ｆrn下の領域へ流入する。この流入した信
号電荷の夫々の電荷層に応じた電圧変化が夫々フローテ
ィングゲートＦb1〜Ｆbn（Ｆr1〜Ｆrn）に生じ、受光部
150（151）上の結像パターンを電圧信号として検出する
ことができる。
一方、リセット端子RESをアース電位にし同時にMOS型
FET Mb1〜Ｍbn,Mr1〜Ｍrnをオンにすることによりフロ
ーティングゲートＦb1〜Ｆbn,Fr1〜Ｆrnを“L"レベルに
すると、フローティングゲート下の領域のポテンシャル
井戸が浅くなり、再び信号電荷をシフトレジスタ部156
（157）へ戻すことができる。このような信号電荷の移
動は非破壊的に行なわれるので、信号電荷の読出しを何
回も繰返すことができる。
そして、このようにフローティングゲートＦb1〜
Ｆbn,Fr1〜Ｆrnを介して発生する信号を、MOS型FET Qb1
〜Ｑbn,Qr1〜Ｑrnのマルチプレックス動作により時系列
の信号Ｂ（ｉ）,R（ｋ）に変換して各出力端子Ｐb0,Pr0
に出力する。
次にかかる構成の位相差検出装置の作動を第17図に示
すタイミングチャートに基づいて説明する。
まず、時点ｔ0以前において、受光部150,151及び蓄積
部152,153が被写体像のパターンを光電変換するものと
する。時点ｔcにおいて信号φGが“H"レベルとなってト
ランスファゲート154,155が所定時間だけ導通すると、
各エレメントＴb1〜Ｔbn,Tr1〜Ｔrnの信号電荷は、期間
ｔ0〜ｔ1において、“H"レベルとなる駆動信号φ1，
φ2，φ3によってシフトレジスタ部156,157の第１ない
し第３列目の転送エレメントCb11〜Ｃbn1,Cb12〜Ｃbn2,
Cb13〜Ｃbn3,Cr11〜Ｃrn1,Cr12〜Ｃrn2,Cr13〜Ｃrn3に
発生した所定のポテンシャル井戸に転送される。
次に、期間ｔ1〜ｔ2において信号φFG,CEが同時に
“H"レベルになることによってフローティングゲートＦ
b1〜Ｆbn,Fr1〜Ｆrnが電源電圧ＶDDにクランプされ、こ
れによって夫々のフローティングゲートがリセットされ
る。これと同時に期間ｔ1〜ｔ3において、信号φ1及び
φ4が“L"レベル、信号φ2及びφ3が“H"レベルとなる
ので、シフトレジスタ部156,157の第２、第３列目の転
送エレメントＣb12〜Ｃbn2,Cb13〜Ｃbn3,Cr12〜Ｃrn2,C
r13〜Ｃrn3に信号電荷が保持される。
次に、期間ｔ3〜ｔ4において、信号φ1及びφ2が“L"
レベル、信号φ3及びφ4が“H"レベルとなってシフトレ
ジスタ部156,157の第３、第４列目の転送エレメントＣ
b13〜Ｃbn3,Cb14〜Ｃbn4,Cr13〜Ｃrn3,Cr14〜Ｃrn4に信
号電荷が転送され、しだいにフローティングゲートFb1
〜Fbn,Fr1〜Frnに各信号電荷に相当する電圧信号が発生
し始める。
次に、期間ｔ4〜ｔ5において、信号φ1，φ2及びφ3
が“L"レベル、信号φ4が“H"レベルとなり、更に時点
ｔ5の経過後には信号φ4も“L"レベルとなるので、各エ
レメントＴb1〜Ｔbn,Tr1〜Ｔrnに発生した信号電荷が所
定のフローティングゲート下のポテンシャル井戸に保持
され、被写体像のパターンに対応した電圧が各フローテ
ィングゲートＦb1〜Ｆbn,Fr1〜Ｆrnに発生する。
次に、期間ｔ6〜ｔ7において、カウンタ160,161より
出力される矩形状の切換信号Ｋb1〜Ｋbm,Kr1〜Ｋrmに周
期して順に導通・非導通するMOS型FET Qb1〜Ｑbm,Qr1〜
Ｑrmを介して、各々のフローティングゲートＦb1〜
Ｆbn,Fr1〜Ｆrnに発生した電圧を接続点Ｐb,Prに出力さ
せ、更にインピーダンス変換回路58,59を介してアナロ
グ演算手段162へ時系列信号Ｂ（ｉ）,R（ｉ）として供
給する。即ち、カウンタ160はフローティングゲートFb1
〜Fbnに夫々発生するｎ個の電圧信号のうちｍ個（ここ
でｍ＜ｎ）の電圧信号を、カウンタ161も同様にフロー
ティングゲートＦr1〜Ｆrnのｎ個の電圧信号のうちｍ個
（ｍ＜ｎ）の電圧信号を夫々アナログ演算手段162へ供
給する。そして、アナログ演算手段162はこれらの時系
列信号Ｂ（ｉ）,R（ｉ）に基づいて差分演算を行ない、
最初の相関値Ｈ（１）を出力する。尚、アナログ演算手
段162としては、上記の各実施例が適用される。
次に期間ｔ8〜ｔ9において、信号φ4が“H"レベルと
なり、更に期間ｔ9〜ｔ10において信号φ3及びφ4が
“H"レベルとなる。同時に信号φFGが“L"レベル、信号
CEが“H"レベルとなるので、フローティングゲートＦb1
〜Ｆbn,Fr1〜Ｆrnの電位は下がり、シフトレジスタ部15
6,157の第３、第４列目の転送エレメントＣb13〜Ｃbn3,
Cb14〜Ｃbn4,Cr13〜Ｃrn3,Cr14〜Ｃrn4にポテンシャル
井戸が形成される。したがって、フローティングゲート
下の信号電荷はこれらの第３、第４列目の転送エレメン
ト下に形成された所定のポテンシャル井戸へ戻される。
そして、更に期間ｔ10〜ｔ11において信号φ2及びφ3
が“H"レベル、信号φ4が“L"レベルとなることによ
り、シフトレジスタ部156,157の第2,第３列目の転送エ
レメントＣb12〜Ｃbn2,Cb13〜Ｃbn3,Cr12〜Ｃrn2,Cr13
〜Ｃrn3の各ポテンシャル井戸へ戻されると共に保持さ
れる。
次に、時刻ｔ11ないしｔ12において、先の期間ｔ1な
いしｔ6と同様の制御が行なわれ、時点ｔ12までに同一
の信号電荷による電圧手段を各フローティングゲートＦ
b1〜Ｆbn,Fr1〜Ｆrnに発生させる。この時、信号φG及
びφ1は“L"レベルのままであるため、一度転送されて
きた信号電荷は受光部150,151と蓄積部152,153の影響を
受けないようになっており、一連の相関値演算が完了す
るまでこれらの信号φG及びφ1は“L"レベルのままとな
る。
次に、期間ｔ12〜ｔ13において、カウンタ160からは
先の期間ｔ6〜ｔ7で出力したのと同じタイミングのパル
ス信号Ｋb1〜Ｋbmが出力され、一方、カウンタ161から
は、その発生タイミングは切換信号Ｋb1〜Ｋbmと同期し
ているが、フローティングゲートＦr2からＦrm+1までの
ｍ個の電圧信号を出力させるべく、切換信号Ｋr2〜Ｋ
rm+1が出力される。したがって、出力端子Ｐb0にＢ
（１）,B（２）…,B（ｍ）の時系列信号が発生するのに
対し、出力端子Ｐr0からはＲ（２）,R（３），…,R
（ｍ）,R（ｍ＋１）の相対的に位相が「１」ずれた時系
列信号が発生する。そして、このように順次出力される
時系列信号Ｂ（ｉ）,R（ｉ＋１）〔ただしｋ＝１〜ｍ〕
に基づいてアナログ演算手段162は次の相関値Ｈ（２）
を発生する。
次に、時点ｔ14ないしｔ16において、先の期間ｔ8な
いしｔ13と同様の制御が繰り返される。ただし、各々の
フローティングゲートＦb1〜Ｆbn,Fr1〜Ｆrnに再び電圧
信号が発生した時点ｔ15からｔ16において、カウンタ16
1は切換信号Ｋr3〜Ｋrm+2を順次に出力し、カウンタ160
は前周期と同じく切換信号Ｋb1〜Ｋbmを出力する。した
がって出力端子Ｐb0には時系列信号Ｂ（１）,B（２），
…Ｂ（ｍ）、出力端子Ｐr0には更に位相が「１」ずれた
時系列信号Ｒ（３）,R（４），…Ｒ（ｍ＋２）が発生
し、アナログ演算手段162はこれらの時系列信号Ｂ
（ｉ）,B（ｉ＋２）に基づいて相関値Ｈ（３）を発生す
る。
次の時点ｔ17以後も、期間ｔ14ないしｔ16と同様の処
理が行なわれ、且つカウンタ161より出力される切換信
号をカウンタ160よりの切換信号に対して順次位相をず
らしつつ出力することによって、アナログ演算手段162
は上記式（１）に示す相関値Ｈ（ｌ）を発生する。
このように、この実施例によれば、１対の被写体像の
パターンを光電変換し、これによって得られる信号電荷
をフローティングゲートを介して電圧信号として非破壊
的に読み出し、更にこの読出した信号を所定のタイミン
グによって相対的に位相をずらした時系列信号Ｂ
（ｉ）,R（ｉ＋ｌ）〔ｌは相対的な位相のずれを示す〕
に変換して出力するので、これらの時系列信号Ｂ
（ｉ）,R（ｉ＋ｌ）に基づくアナログ演算を行なって高
速かつ高精度の位相差検出を可能とする。更に、時系列
信号Ｂ（ｉ）,R（ｉ＋ｌ）を発生させるための夫々の構
造及び動作の整合性が極めて良く、特に、シフトレジス
タ部156,157の構成及び動作は相互に整合性が良好であ
るため、演算精度の向上を図ることができる。更に、制
御が簡素化されると共に、集積回路技術の最も優れた特
徴である相対精度を有効利用した構造である点でも従来
に無い優れた特徴を有するものである。
更にセンサ手段の他の実施例として、特開昭56-16547
3号、同58-105672号、同60-12759号に示される非破壊読
出し型の光電変換装置の技術を適用しても良い。
即ち、センサ手段の１画素分に相当する部分を示す第
18図に基づいて技術内容を説明すると、ｎ+領域60とｎ-
領域61が相互に積層し、一方の領域61の表面部分に、ｐ
+領域62とｎ+領域63が隣接して埋接されている。ｎ+領
域63の上部には例えばポリシリコンやアルミニウム等か
ら成る電極が積層され、ｎ+領域63をソース領域とする
ソース電極となっている。ｐ+領域62,62の上部にはシリ
コン窒化膜などの絶縁層65,65及び透明電極層66,66が順
に積層され、透明電極層66,66はｐ+領域62,62をゲート
領域とするゲート電極となっており、ｎ+領域60がドレ
イン領域となっている。尚、領域60の残余の表面部分は
シリコン酸化膜67で被覆されている。更に、透明電極層
66にはバイアス信号φRSTを印加するための配線が接続
され、ソース電極64とドレイン領域60との間には、図示
するように、定電圧電源68、抵抗69及びMOS型スイッチ
ング素子70が直列に接続され、MOS型スイッチング素子7
0と抵抗69の接続点が出力端子71となっている。
次に、かかる構造のセンサの作動を説明するに、透明
電極層66,66に所定電圧のバイアス信号φRSTを印加した
状態で、位相検出のための被体像よりの光ｈνを透明電
極層66,66に表面照射させると、この光によって励起さ
れた電荷がゲート領域62,62に蓄積され、照射を止める
とそれまでの受光量に相当する電荷を放電することなく
保持する。この状態でMOS型スイッチ70のゲートに制御
信号φSTを印加してオンさせると、電圧源68からの電流
がドレイン領域60ないしソース領域63を通って流れる。
この時、ゲート領域62,62に保持された電荷量に応じて
ソース・ドレイン間のチャネル部分72（図中の点線で示
す部分）のインピーダンスが変調されるので、受光量に
比例した電圧信号が出力端子71に発生する。そして、ゲ
ート領域62,62の電荷は放電することなく保持されるの
で、制御信号φSTによってMOS型スイッチ70をオンにす
れば繰返して同じ電圧信号を得ることができる。尚、ゲ
ート領域62,62に蓄積された電荷を消去するには、透明
電極層66,66に所定の高電圧を印加すればよく、再受光
が可能となる。
第19図は第18図に示したセンサを用いたセンサ手段の
全体構成を示すブロック図であり、各画素に相当する夫
々の受光セルHR1〜HRn,HB1〜HBnが第15図のセンサで形
成され、バイアス信号φＲSTが印加されるとともに、第
15図のMOS型スイッチ70に相当するMOS型スイッチMr1〜M
rn,Mb1〜Mbnが接続され、夫々の出力側の接点が共通に
接続されてアナログ演算手段73の入力端子に接続されて
いる。そして、MOS型スイッチMr1〜Mrn,Mb1〜Mbnの各ゲ
ート端子には、第18の制御信号φSTに相当するチャネル
切換信号φR1〜φRn，φB1〜φBnが印加されるようにな
っており、これらの切換信号φR1〜φRn，φB1〜φBn
は、タイミング信号発生回路74より所定のタイミングに
従って出力されるので、MOS型スイッチMr1〜Mrn,Mb1〜M
bnはデマルチプレスサを構成するようになっている。
ここでは、このタイミングについての詳細を省略する
が、前記第１式の演算を行なうことができるように、参
照部に相当する受光セルHR1〜HRnと基準部に相当する受
光セルHB1〜HBnから信号Ｒ（ｉ）,B（ｉ）を読出すよう
になっている。
［発明の効果］ 以上説明したように本発明によれば、撮影レンズを通
過した被写体光束から得られる一対の結像の相対的な間
隔を検出して該撮像レンズの合焦状態を判別する位相差
検出装置において、前記一対の結像を光電変換する受光
部と、該光電変換により発生した一方の結像に相当する
アナログ電気信号と他方の結像に相当するアナログ電気
信号を相対的に所定の位相差をもって所定タイミングで
非破壊的に読出す信号読出部を有するセンサ手段と、該
センサ手段より出力される一対のアナログ電気信号間の
相関値を該アナログ電気信号間の差分値の絶対値の積分
演算により発生するアナログ演算手段とを具備して、ア
ナログ信号のままの演算を可能としたので処理速度が速
くなり、又、従来のデジタル信号処理を行なう位相差検
出装置に較べて構造を簡素かつ小形にすることができ
る。
尚、上記の実施例の説明において、説明の便宜上、セ
ンサ手段とアナログ演算手段を個別に説明したが、これ
らの手段を適宜に組合せて成る位相差検出装置は、本発
明に包含させるものである。
【図面の簡単な説明】
第１図は本発明による位相差検出装置の基本構成を示す
ブロック図、第２図は本発明による位相差検出装置の一
実施例を示すブロック図、第３図は第２図の実施例の具
体的な回路構成を示す回路図、第４図は参照部及び基準
部の受光部、蓄積部、シフトレジスタ部及びフローティ
ングゲートの配置を示す説明図、第５図は受光部、蓄積
部、シフトレジスタ部及びフローティングゲートの要部
断面を概略的に示す縦断面図、第６図は第３図の回路動
作を説明するためのタイミングチャート、第７図は相関
値の演算過程を説明するための説明図、第８図は相関値
より合焦状態を判別するための原理を示す説明図、第９
図は第２の実施例の構成を示すブロック図、第10図は第
９図シフトレジスタ部の構造を示す要部縦断面図、第11
図は第２実施例の作動を説明するためのフローチャー
ト、第12図は第３の実施例の構成を示すブロック図、第
13図は第12図の構成を具体的に示した回路図、第14図は
第３の実施例の作用効果を説明するための波形図、第15
図は第４の実施例の構成を示すブロック図、第16図は第
15図の要部断面図、第17図は第４の実施例の作動を説明
するためのタイミングチャート、第18図は第５の実施例
に用いる受光セルの構造を示す要部断面図、第19図は第
５の実施例の全体構成を示すブロック図、第20図は従来
の自動焦点検出装置の構成を示す概略構成図、第21図は
第20図における位相差検出装置の構成を示すブロック図
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田部井 雅利 神奈川県足柄上郡開成町宮台798 富士写 真フイルム株式会社内 (72)発明者 近藤 隆二 神奈川県足柄上郡開成町宮台798 富士写 真フイルム株式会社内 (56)参考文献 特開 昭58−142306（ＪＰ，Ａ) 特開 昭59−183321（ＪＰ，Ａ) 特開 昭60−125817（ＪＰ，Ａ) 特開 昭54−121688（ＪＰ，Ａ)

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】被測定物よりの一対の光学像の相対的な位
    置を検出して合焦点状態を識別する位相差検出装置であ
    って、 前記一対の光学像を光電変換し該光電変換により発生し
    た一方の光学像に相当するアナログ電気信号と他方の光
    学像に相当するアナログ電気信号とを所定周期で非破壊
    的に出力するセンサ手段と、 該センサ手段より出力される一対のアナログ電気信号を
    相関演算するアナログ演算手段とを具備するものにおい
    て 前記センサ手段は、 複数の画素を有する一対のラインセンサであること、 該ラインセンサの少なくとも一方は信号を長手方向に転
    送する転送機能を有すること、かつ、 前記一対のラインセンサに各々設けられ、転送前後に画
    素から信号を非破壊に繰り返し読出すことにより相対的
    に位相の異なる信号を出力する出力手段を有しているこ
    と、 前記アナログ演算手段は、 前記ラインセンサで繰り返し出力された信号に基づい
    て、下記（１）式の相関演算を行うこと、 ただし、Ｈ（ｌ）は信号Ｂ（ｉ）及びＲ（ｉ）の相関値 ｌは移動量（ｌ＝１〜任意の整数） ｎは任意の整数 Ｂ（ｋ）及びＲ（ｋ＋ｌ−１）は一方及び他方のライン
    センサの各画素より時系列的に出力される電気信号 をそれぞれ示す。 を特徴とする位相差検出装置。
  2. 【請求項２】前記センサ手段は、 前記一方の光学像を受光するように配列された光電変換
    素子群からなる第１の受光部と、 該第１の受光部の各々の光電変換素子に生ずる電荷信号
    を所定の配列方向へ転送させるとともに、該電荷信号に
    対応する電気信号をCCDのフローテイングゲートを介し
    て並列的に出力する第１の信号読出部と、 前記他方の光学像を受光するように配列された光電変換
    素子群からなる第２の受光部と、 該第２の受光部の各々の光電変換素子に生ずる電荷信号
    に対応する電気信号をCCDのフローテイングゲートを介
    して並列的に出力する第２の信号読出部と、 該第1,2の信号読出部に出力された電気信号を所定周期
    で出力させる事により前記一方の光学像に相当するアナ
    ログ電気信号と他方の光学像に相当するアナログ電気信
    号とを出力させる制御手段とを具備した事を特徴とする
    特許請求の範囲第１項記載の位相差検出装置。
  3. 【請求項３】前記アナログ演算手段は、 前記一対のアナログ電気信号を前記受光部の光電変換素
    子の配列に対応づけて形成された複数の電荷蓄積素子に
    充電し、相互に隣接する該電荷蓄積素子の両端間を該充
    電により蓄積された電荷の極性に応じて並列接続する事
    により全蓄積電荷を極性を揃えて結合させて該電荷蓄積
    素子の両端間に現れる電荷量を相関値として出力する事
    を特徴とする特許請求の範囲第１項記載の位相差検出装
    置。
  4. 【請求項４】前記センサ手段は、 前記一方の光学像を受光するように配列された光電変換
    素子群からなる第１の受光部と、 該第１の受光部の各々の光電変換素子に生ずる電荷信号
    を所定の配列方向へ転送させて該電荷信号に対応する電
    気信号を一端に設けられたCCDのフローテイングゲート
    を介して時系列的に出力すると共に該出力された電気信
    号に相当する電荷信号を他端部より再入力する第１の信
    号読出部と、 前記他方の光学像を受光するように配列された光電変換
    素子群からなる第２の受光部と、 該第２の受光部の各々光電変換素子に生ずる電荷信号を
    所定の配列方向へ転送させて該電荷信号に対応する電気
    信号を一端に設けられたCCDのフローテイングゲートを
    介して時系列的に出力すると共に該出力された電気信号
    に相当する電荷信号を他端部より再入力する第２の信号
    読出部と、 該第1,2の信号読出部の電荷信号の転送を所定周期で行
    わせることにより前記一方の光学像に相当するアナログ
    電気信号と他方の光学像に相当するアナログ電気信号と
    を出力させる制御手段とを具備した事を特徴とする特許
    請求の範囲第１項記載の位相差検出装置。
  5. 【請求項５】前記アナログ演算手段は、 前記一対のアナログ電気信号を乗算演算することにより
    相関値に相当する信号を発生するアナログ・マルチプラ
    イヤからなる事を特徴とする特許請求の範囲第１項記載
    の位相差検出装置。
  6. 【請求項６】前記センサ手段は、 前記一方の光学像を受光するように配列された光電変換
    素子群からなる第１の受光部と、 該第１の受光部の各々の光電変換素子に生ずる電荷信号
    に対応する電気信号をCCDのフローテイングゲートを介
    して並列的に出力する第１の信号読出部と、 前記他方の光学像を受光するように配列された光電変換
    素子群からなる第２の受光部と、 該第２の受光部の各々の光電変換素子に生ずる電荷信号
    に対応する電気信号をCCDのフローテイングゲートを介
    して並列的に出力する第２の信号読出部と、 該第1,2の信号読出部の電荷信号の転送を所定周期で行
    わせることにより前記一方の光学像に相当するアナログ
    電気信号と他方の光学像に相当するアナログ電気信号と
    を出力させる制御手段とを具備した事を特徴とする特許
    請求の範囲第１項記載の位相差検出装置。
  7. 【請求項７】前記センサ手段は、 光励起によって発生する信号電荷を蓄積保持するフロー
    テイングゲート部と該フローテイングゲート部に隣接し
    て形成され各々の間にチャネル領域を形成するソース及
    びドレイン部とを有するセルを複数配列して成る一対の
    受光部と、 該１対の受光部に前記一対の光学像が照射されることに
    より各々の該フローテイングゲート部に蓄積した信号電
    荷に応じて変化する各々のチャネル領域のインピーダン
    スを検出することにより前記一対のアナログ電気信号を
    発生させる信号出力手段とを具備したことを特徴とする
    特許請求の範囲第１項記載の位相差検出装置。
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