JPH08101256A - Ｉｃ試験装置における試験プログラムの模擬実行方式 - Google Patents

Abstract

(57)【要約】 【目的】 ＩＣ試験装置において、１つの試験プログラ
ムを実行してＩＣの試験を実施している状態であって
も、他の試験プログラムを模擬実行することができるよ
うにする。 【構成】 試験プログラム208を実行しているときに試
験部104への指令が出現したことを検出するために、中
央制御装置201から試験部104へ伝送される指令を阻止す
るモードをインターフェイス203に加える。試験プログ
ラム208を模擬実行する場合、事前にインターフェイス2
03のモードを中央制御装置201から試験部104への指令を
阻止するモードに設定しておけば、試験部104への指令
が発生し、それが阻止されたことを割込み発生として検
出することができ、この割込み発生で起動される試験部
模擬実行手段211によって、試験部104の模擬実行が行わ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＩＣの試験を実施し
ている状態においても他の試験プログラムを模擬実行で
きるＩＣ試験装置における試験プログラムの模擬実行方
式に関する。

【０００２】

【従来の技術】従来のＩＣ試験装置の構成を図５を参照
して説明する。図５において101は中央制御装置、102は
キーボード、デイスプレイ、フロッピーディスクドライ
ブユニット等からなるオペレーション用入出力装置、10
3はインターフェイス、104は信号発生器、比較器等から
なる試験部、105-1、……105-nはｎ個の試験ヘッド部で
ある。中央制御装置101には試験に必要な制御手順を記
述した試験プログラム106と、試験プログラム106の実行
途中での試験部104の内部状態を参照、変更するための
制御手順を記述したプログラムである試験プログラムモ
ニタ107とがある。

【０００３】試験プログラム106は、中央制御装置101に
よって逐次処理される。この試験プログラム106内に試
験部104への指令が出現すると、その指令は中央制御装
置101からインターフェイス103を介して試験部104へ送
られる。この指令により、試験部104の内部状態が変化
する。試験プログラムモニタ107には、オペレーション
用入出力装置102を用いて入力されたオペレータからの
指示に基づいて、インターフェイス103を介して受け取
った試験部104の内部状態をオペレータに通知したり、
試験プログラム106に記述されていない試験部104への指
令を、インターフェイス103を介して試験部104へ送った
りする手順が記述されている。この試験プログラムモニ
タ107による機能は、主に試験プログラム106のデバック
時に利用される。試験ヘッド部105-1、……105-nは、被
試験ＩＣを装着し、測定信号の入出力を行うものであ
り、試験部104に１つあるいは複数接続されている。試
験プログラム106、試験プログラムモニタ107の起動はオ
ペレーション用入出力装置102等から行われ、その際対
象とする試験ヘッド105-1、……105-nが指定される。

【０００４】

【発明が解決しようとする課題】一般に、試験プログラ
ム106のデバッグの初期段階では、試験部104の動作より
試験プログラム106や試験プログラムモニタ107の動作の
比重が大きく、試験部104の稼働率が低下する。一方、
ＩＣの試験中は試験部104の動作時間が長く、試験プロ
グラム106、試験プログラムモニタ107には試験部104の
動作完了待ち休止時間が多く存在し、中央制御装置101
の利用率が低下する。この中央制御装置の利用率を向上
させる方法として、中央制御装置の休止時間を利用し、
例えば別の試験プログラムまたは試験プログラムモニタ
を実行させることが考えられる。ただし、この場合に
は、試験部104は動作中であるため、別の試験プログラ
ムを実行する場合には、試験部104の動作は、何らかの
模擬実行手段に代替えさせる必要がある。しかし、プロ
グラムの初期デバッグのように試験部104を模擬実行手
段によって代替えたとしても、有用な場面も多く存在す
る。

【０００５】そこで、この発明は、ＩＣ試験装置の試験
実行中に、別のプログラムを模擬実行することができる
ＩＣ試験装置における試験プログラムの模擬実行方式を
提供することを目的とする。

【０００６】

【課題を解決するための手段】この発明は、中央制御装
置と、前記中央制御装置から出力された指令信号によっ
て動作する試験部と、前記中央制御装置と前記試験部と
を接続するインターフェイスと、前記中央制御装置に内
蔵され前記試験部への指令信号の出力手順を記述した第
１の試験プログラムとからなるＩＣ試験装置において、
前記インターフェイスは、前記試験部への指令を伝送ま
たは阻止するモードを切り替える切替手段を有し、前記
中央制御装置は、第２の試験プログラムを内蔵し、前記
第１の試験プログラムの実行と前記第２の試験プログラ
ムの実行とを切り替えながら実行する並列実行手段と、
前記並列実行手段による切り替えの度に前記インターフ
ェイスにおける前記モードの切り替えを指示する切替制
御手段と、前記インターフェイスによって前記試験部へ
の指令が阻止されたことを割込み信号として検出する検
出手段と、該検出手段によって前記試験部への指令が阻
止されたことを検出したときに割込み処理として起動さ
れ前記試験部の動作を疑似的に行って前記試験部の代替
えとして動作する試験部模擬実行手段とを具備すること
を特徴としている。

【０００７】

【作用】中央制御装置は、並列実行手段によって第１の
試験プログラムの実行と第２の試験プログラムの実行と
を切り替えながら実行する。また、切替制御手段によっ
て、並列実行手段による切り替えの度に、インターフェ
イスにおける指令を伝送または阻止するモードの切り替
えを指示する。そして、インターフェイスは、切替制御
手段による指示に応じて試験部への指令を伝送または阻
止するモードを切り替える。したがって、第１の試験プ
ログラムまたは第２の試験プログラムの一方を実行する
場合には、インターフェイスは伝送モードに設定され、
他方を実行する場合には、インターフェイスは阻止モー
ドに設定される。

【０００８】この場合、中央制御装置は、例えば、第１
の試験プログラムの処理実行中に、第１の試験プログラ
ムによる試験部の動作が完了待ち状態になったことを契
機に、切替制御手段によってインターフェイスの設定を
阻止モードに変更し、次いで、並列実行手段によって処
理対象を第２の試験プログラムに切り替える。そして、
試験部の動作が完了した後、切替制御手段によってイン
ターフェイスの設定を伝送モードに変更し、次いで、並
列実行手段によって処理対象を第１の試験プログラムへ
戻す。

【０００９】また、中央制御装置は、検出手段によっ
て、インターフェイスによって試験部への指令が阻止さ
れたことを割込み信号として検出する。そして、割込み
信号が検出されたときに試験部模擬実行手段が割込み処
理として起動される。試験部模擬実行手段は、割込み処
理として起動されると、試験部の内部状態を変化させる
代わりに、試験部模擬実行手段が維持する疑似的な内部
状態を変化させることで試験部の動作を模擬実行して試
験部の代替えとして動作する。この試験部模擬実行手段
による試験部の代替えとしての動作は、割込み処理とし
て実行されているため、試験部模擬実行手段の所定の動
作が終了すると、割込み処理前に処理されていた試験プ
ログラムが継続実行される。

【００１０】つまり、第１または第２の試験プログラム
の一方のプログラム内に現れる試験部への指令は、試験
部の内部状態に作用するのに対し、他方のプログラム内
に現れる試験部への指令は、試験部模擬実行手段の状態
に作用する。

【００１１】なお、上述の作用は試験プログラムの内部
処理手順には依存しないため、例えば、試験プログラム
の動作をモニタする試験プログラムモニタにも適用する
ことができる。この場合、インターフェイスの設定を阻
止モードにして試験プログラムモニタモニタを実行すれ
ば、試験部への指令は試験部模擬実行手段によって代行
され、疑似的な試験部の動作を参照、変更することがで
きる。

【００１２】

【実施例】以下、図面を参照して、この発明の一実施例
を説明する。図１は、この発明によるＩＣ試験装置にお
ける試験プログラムの模擬実行方式の一実施例を示すブ
ロック図である。この図において、図５の各部に対応す
る部分には同一の符号を付け、その説明を省略する。図
１において、201は、中央制御装置であり、ＣＰＵ（中
央処理装置）、ＲＡＭ（ランダムアクセスメモリ）、Ｒ
ＯＭ（リードオンリメモリ）等によって構成されてい
る。203はインターフェイスであり、インターフェイス2
03を介して、中央制御装置201と試験部104とが接続され
ている。

【００１３】ここで、中央制御装置201とインターフェ
イス203の内部構成の一例の詳細について、図２を参照
して説明する。図２は、中央制御装置201とインターフ
ェイス203の内部構成の一構成例を示すブロック図であ
る。この図において、中央制御装置201は、ＣＰＵ（中
央処理装置）201a、ＲＯＭ201b、ＲＡＭ201c、オペレー
ション用Ｉ／Ｏ−ＬＳＩ201dおよびＩ／Ｏ−ＬＳＩ201e
から構成されている。ＣＰＵ201aは、割込み端子からの
入力信号および内部に備えたタイマからの信号によって
割込み処理を行う機能ならびにバスＢＵＳ１を介して接
続されている各部の制御を行う機能を有している。な
お、この場合、ＣＰＵ201aは、割込み端子に入力される
信号ＩＮＴが“０”のとき割込みが発生するように構成
されているものとする。

【００１４】ＲＯＭ201bには、ＣＰＵ201aの基本的な動
作プログラムが記憶されており、電源を投入した後の初
期設定等がこの動作プログラムに従って実行される。Ｒ
ＡＭ201cの記憶領域は、後述する各種プログラムタスク
がロードされ、また、それらプログラムのワークエリア
として使用される。オペレーション用Ｉ／Ｏ−ＬＳＩ20
1dは、バスＢＵＳ１およびＢＵＳ２を介して行う、オペ
レーション用入出力装置102内の各入出力装置とＣＰＵ2
01a間の信号の入出力を制御する。Ｉ／Ｏ−ＬＳＩ201e
は、バッファ、ラッチ等からなり、複数の入出力ポート
Ａ１、Ａ２、Ｂ１、Ｂ２、およびＣを有するＬＳＩであ
り、バスＢＵＳ１からの信号に従ってデータのやりとり
を行う。

【００１５】一方、インターフェイス203は、セレクタ2
03a、Ｉ／Ｏバッファ203b、インバータ203cおよびＮＡ
ＮＤ203dによって構成されており、Ｉ／Ｏ−ＬＳＩ201e
と試験部104との信号の入出力制御およびＣＰＵ201aへ
の割込み信号の発生を制御する。以下、Ｉ／Ｏ−ＬＳＩ
201eからインターフェイス203へ入力される制御信号Ｓ
ＥＬおよびＡＣＣに応じたインターフェイス203の動作
を説明する。なお、制御信号ＳＥＬは、Ｉ／Ｏ−ＬＳＩ
201eの端子Ｃから出力される信号であり、セレクタ203a
の端子Ｃ１、インバータ203cの入力端子およびＩ／Ｏバ
ッファ203bの端子Ｅ１へ入力される。制御信号ＡＣＣ
は、Ｉ／Ｏ−ＬＳＩ201eの端子Ａ２から出力される信号
であり、Ｉ／Ｏ−ＬＳＩ201eの端子Ｂ２、およびＮＡＮ
Ｄ203dの一方の入力端子へ入力される。また、Ｉ／Ｏバ
ッファ203bは、それぞれ複数の入力端子および出力端子
からなる入出力ポートＧ１およびＧ２を備え、入出力ポ
ートＧ１の入力端子と入出力ポートＧ２の出力端子とを
ラッチを介して接続しており、各ラッチの動作は、端子
Ｅ１に入力される信号によって行われる。

【００１６】信号ＳＥＬ＝“１”の場合 この場合、セレクタ203aは、Ｘ端子に接続されているＢ
ＵＳ３と、Ｙ端子に接続されているＢＵＳ４とを接続す
る。一方、Ｉ／Ｏバッファ203bは、端子Ｅ１の入力が
“１”であるため、バスＢＵＳ４およびバスＢＵＳ５を
相互に接続する。

【００１７】信号ＳＥＬ＝“０”，信号ＡＣＣ＝
“０”の場合 この場合、セレクタ203aは、端子Ｘに接続されているバ
スＢＵＳ３と、端子Ｚに接続されているバスＢＵＳ６と
を接続する。つまり、この場合、中央制御装置201と試
験部104とが切断された状態となる。一方、Ｉ／Ｏバッ
ファ203bは、端子Ｅ１の入力が“０”であるため、前回
Ｅ１＝“１”であったときの値を保持する。すなわち、
Ｉ／Ｏバッファ203bの入出力ポートＧ２の出力端子から
は、前回Ｅ１＝“１”であったときのＩ／Ｏバッファ20
3bの入出力ポートＧ１の入力端子の入力信号が出力され
る。

【００１８】信号ＳＥＬ＝“０”，信号ＡＣＣ＝
“１”の場合 この場合、セレクタ203aは、端子Ｘに接続されているバ
スＢＵＳ３と、端子Ｚに接続されているバスＢＵＳ６と
を接続する。したがって、この場合、中央制御装置201
と試験部104とが切断された状態となる。また、Ｉ／Ｏ
バッファ203bは、上記と同様に動作する。一方、イン
バータ203cの入力信号が“０”であるため、ＮＡＮＤ20
3dの一方の入力端子が“１”となり、そして、ＮＡＮＤ
203dの他方の入力端子が“１”であるため、ＮＡＮＤ20
3dの出力信号ＩＮＴが“０”となり、ＣＰＵ201aへの割
込み信号が発生する。

【００１９】次に、中央制御装置201上で動作する各プ
ログラムの構成を図１を参照して説明する。中央制御装
置201上で動作するプログラムは、複数のタスクおよび
それらを管理するタスクスケジューラ210から構成され
ている。ここでタスクとは、中央制御装置が解釈、実行
可能な手続きの単位である。そして、タスクスケジュー
ラ210が単一の中央制御装置201のコンテキスト（処理を
継続するのに必要な内部情報）を各手続き毎に保持する
ことによって、各タスクは、それぞれのタスクがあたか
も専用の中央処理装置ＣＰＵ、ＣＰＵ、……を持つかの
ように、独立して動作することができる。

【００２０】この場合、中央制御装置201内のＲＡＭに
記憶されている各タスクは、試験プログラムタスク206
および208ならびに試験プログラムモニタタスク207およ
び209であり、それぞれ、上述した試験プログラム106お
よび試験プログラムモニタ107と同様に構成されてい
る。なお、この場合、試験プログラムタスク206を実行
用、試験プログラムタスク208を模擬実行用とする。た
だし、試験プログラム自身には、実行用／模擬実行用と
いった構造上の区別はない。また、同様に、試験プログ
ラムモニタも試験プログラムタスク206、208に対応し
て、実行用の試験プログラムモニタタスク207および模
擬実行用の試験プログラムモニタタスク209として設定
されるものとする。

【００２１】上記タスクスケジューラ210は、中央制御
装置201を試験プログラムタスク206、208や試験プログ
ラムモニタタスク207、209に時間的に割り当てる役割を
果たし、各タスクのコンテキストを保持するタスク管理
テーブルを有する。このタスク管理テーブルが保持する
各タスクのコンテキストには、ＣＰＵの情報の他、イン
ターフェイス203内における中央制御装置201と試験部10
4との接続状態の情報が含まれ、実行用試験プログラム
タスク206および実行用試験プログラムモニタタスク207
に対しては“接続状態”、模擬実行用試験プログラムタ
スク208および模擬実行用試験プログラムモニタタスク2
09に対しては“切断状態”として、その情報が保持され
る。また、タスクスケジューラ210は、次に処理するタ
スクを選択し、そのコンテキストを復帰する際に、タス
ク管理テーブルの内容にしたがってインターフェイス20
3に対して、接続または切断の指令を送出する。模擬実
行用試験プログラムタスク208および模擬実行用試験プ
ログラムモニタタスク209のスケジューリングは、実行
用試験プログラムタスク206および実行用試験プログラ
ムモニタタスク207が休止したとき、または、一定のタ
イムスライスによって行われる。

【００２２】また、模擬実行用試験プログラムタスク20
8および模擬実行用試験プログラムモニタタスク209の起
動は、実行用タスクと同様にオペレーション用入出力装
置102によって行われる。ただし、その際には、対象と
する試験ヘッドとして仮想的な試験ヘッドの番号を指定
する。各タスク206、207、208、209は、対象とする試験
ヘッドが実在のもの（試験ヘッド部105-1、………105-
n）であるか、仮想的なものであるかによって、実行用
（タスク管理テーブルに記述されるインターフェイス20
3の状態は接続状態）あるいは模擬実行用（タスク管理
テーブルに記述されるインターフェイス203のインター
フェイス状態は切断状態）として起動される。

【００２３】ここで、タスクスケジューラ210が、一定
のタイムスライスによって、各タスクのスケジューリン
グを行う一例を、図２および図３を参照して説明する。
図３は、タスクスケジューラ210による複数のタスクの
スケジューリング処理の流れを示す説明図であり、時間
の進む方向を上下方向に示している。この図に示す場
合、タスクスケジューラ210は、一定の時間間隔（時間
ｔ）で起動するように設定されている。そして、タスク
スケジューラ210は、試験プログラムタスク206および試
験プログモニタラムタスク207を一つのジョブ（ジョブ
Ａ）として時間分割によって処理し、一方、模擬実行用
試験プログラムタスク208および模擬実行用試験プログ
モニタラムタスク209を他のジョブ（ジョブＢ）として
同様に処理する。

【００２４】図３に示す(a)部において、タスクスケジ
ューラ210は、その直前に処理していたジョブ（ジョブ
Ｂ）における各タスクのコンテキストをタスク管理テー
ブルに格納し、次いで、次に実行するジョブ（ジョブ
Ａ）における各タスクのコンテキストをタスク管理テー
ブルから呼び出して、各レジスタ等に格納する。ただ
し、ジョブＡにおける各タスクのコンテキストをタスク
管理テーブルから呼び出す際に、タスクスケジューラ21
0は、まず、Ｉ／Ｏ−ＬＳＩ201e（図２）の入出力ポー
トＡ１の出力端子および端子Ａ２の状態をジョブＡにお
ける前回の状態に復帰させ、次いで、端子Ｃからインタ
ーフェイス203を接続状態にする指令（端子Ｃ＝
“１”）を出力する。そして、タスクスケジューラ210
は、ジョブＡを呼び出す（(b)部）。

【００２５】次に、ジョブＡにおいて、試験プログラム
タスク206および試験プログラムモニタタスク207にした
がって各種処理が実行される（(c)部）。そして、時間
ｔが経過するとタイマ割込みが発生し、スクスケジュー
ラ210が呼び出される（(d)部）。タスクスケジューラ21
0は、(e)部において、ジョブＡにおける各タスクのコン
テキストをタスク管理テーブルに格納し、次いで、ジョ
ブＢにおける各タスクのコンテキストをタスク管理テー
ブルから呼び出して、各レジスタ等に格納する。ただ
し、この場合には、端子Ｃからインターフェイス203を
切断状態にする指令（端子Ｃ＝“０”）が出力される。
次いで、ジョブＢが呼び出され（(f)部）、ジョブＢに
おいて、模擬実行用試験プログラムタスク206および模
擬実行用試験プログモニタラムタスク207にしたがって
各種処理が実行される（(g)部）。以降、同様にして、
時間ｔ毎にタスクスケジューラ210が呼び出され、ジョ
ブＡおよびジョブＢにおける各タスクのコンテキストの
処理が行われ、次いで、それぞれのタスクの処理が交互
に実行される。

【００２６】上記の場合、ジョブＢが実行されていると
きには、信号ＳＥＬ（端子Ｃ）が必ず“０”に設定され
るので、インターフェイス203からバスＢＵＳ５を介し
て試験部104へ出力される信号は、ジョブＡ実行時の値
が保持される。したがって、ジョブＡとジョブＢとの時
分割の切り替え処理によって、試験部104の動作が影響
されることはない。

【００２７】次に、インターフェイス203を介して行わ
れる、中央制御装置201と試験部104との間の信号のやり
とりについて図１を参照して説明する。中央制御装置20
1と試験部104との間の信号のやりとりは、シリアル信号
による通信、パラレル同期式または非同期式による通信
等によって行われる。シリアル信号またはパラレル同期
式による通信の場合、中央制御装置201と試験部104との
間の通信は、中央制御装置201からの指令の送出とイン
ターフェイス203からの受理信号とによりハンドシェイ
クされる。切断状態にあるインターフェイス203は、中
央制御装置201から試験部104への指令を検出すると、中
央制御装置201に対して受理信号の代わりにエラー信号
を返す。このエラー信号によって、模擬実行用試験プロ
グラムタスク208または模擬実行用試験プログラムモニ
タタスク209の処理過程で試験部104への指令が発生した
ことが、割込み発生として中央制御装置201に検出され
る。そのとき、試験部模擬実行手段（割込み処理タス
ク）211が呼び出され、割込み処理タスク211によって、
試験部104の疑似的な内部状態の動作が再現される。

【００２８】なお、前述の図２を参照して説明した中央
制御装置201とインターフェース203の内部構成は、中央
制御装置201と試験部104との間の通信を、パラレル非同
期式で行う場合の例を示したものである。ここで、図２
を参照して、パラレル非同期式で行う場合の中央制御装
置201と試験部104との間の通信の手順を説明する。ただ
し、図２に示す構成による場合、中央制御装置201は、
試験部104へ指令を送出したり、試験部104から信号を受
信したりするときには、事前に必ず信号ＡＣＣ（端子Ａ
２）を“１”に設定してから、通信を行うものとする。
上述したように、模擬実行用試験プログラムタスク208
または模擬実行用試験プログラムモニタタスク209を実
行している場合、インターフェイス203は切断状態とな
るので、インターフェイス203は、中央制御装置201から
試験部104へ送出しようとする指令（信号ＡＣＣ＝
“１”）を検出すると、中央制御装置201に対して受理
信号の代わりに割込み信号（信号ＩＮＴ＝“０”）を返
す。これにより、模擬実行用試験プログラムタスク208
または模擬実行用試験プログラムモニタタスク209の処
理過程で試験部104への指令が発生したことが、割込み
発生として中央制御装置201に検出され、上記シリアル
通信またはパラレル同期式通信の場合と同様に、試験部
模擬実行手段（割込み処理タスク）211が呼び出され、
割込み処理タスク211によって、試験部104の疑似的な内
部状態の動作が再現される。

【００２９】なお、シリアル信号またはパラレル同期式
による通信の場合、インターフェイス203は、中央処理
装置201と試験部104間の通信信号線を接続または切断す
る半導体スイッチ、通信制御線を監視し、受理信号また
はエラー信号を出力する論理回路等によって構成され、
上記タスク管理テーブルが保持する各タスクのコンテキ
ストには、この半導体スイッチの接続／切断状態の情報
が記憶される。

【００３０】次に、図１に示す模擬実行用試験プログラ
ムタスク208、模擬実行用試験プログラムモニタタスク2
09および割込み処理タスク211による割込み処理の流れ
を、図４を参照して説明する。この図において、301
は、タイマ割込み、外部割込み等の割込みベクタを記憶
するテーブルであり、その一つのアドレス301aには、イ
ンターフェイス203から出力された割込み信号によって
実行される割込み処理タスク211の先頭番地が記憶され
ている。

【００３１】いま、模擬実行用試験プログラムタスク20
8が、ステップ208aの処理を終え、ステップ208bへ進み
試験部104へ指令を送出すると（）、割込みが発生
し、中央制御装置201は、模擬実行用試験プログラムタ
スク208の処理を中断し、割込みベクタ301を経由して
（）、要因に該当する割込み処理タスク211に処理を
移す（）。割込み処理タスク211では、試験部104の模
擬実行（ステップ211a、211b）を行った後、模擬実行用
試験プログラムタスク208におけるステップ208bの中断
点から処理を再開する（）。模擬実行用試験プログラ
ムタスク208は、ステップ208bの処理が終了すると、ス
テップ208cへ進み、以降の処理を続行する。この場合、
模擬実行用試験プログラムタスク208が試験部104へどの
ような指令を送ろうとしたかは、割込みの発生要因を分
析することによって得ることができる（ステップ211a）
ので、割込み処理タスク211は、その指令によって起こ
るであろう試験部104の内部状態の変化を、代わりに自
身が維持し、試験部104の各部に対応させて設定してお
いた各レジスタの内部状態を変化させ、その結果を出力
する（ステップ211b）。

【００３２】割込み処理タスク211として構成した試験
部模擬実行手段はシステム共通であり、模擬実行用試験
プログラムモニタタスク209の処理過程で発生した試験
部104への指令（ステップ209b）についても、上述と同
様にして試験部模擬実行が行われる。この場合、ステッ
プ209bで発生した指令も、同一の各レジスタの内部状態
に作用するため（ステップ211b）、模擬実行用試験プロ
グラムタスク208が行った試験部模擬実行の動作の変化
（例えばステップ208b）が、模擬実行用試験プログラム
モニタタスク209が行う試験部模擬実行の動作に反映さ
れる。なお、※印を付けたステップ208a、208c、209aお
よび209cは、試験部104へのアクセスを行わない任意の
処理を示している。

【００３３】ここで、上述した割込み処理における信号
の流れの一例を図２を参照して具体的に説明する。模擬
実行用試験プログラムタスク208または模擬実行用試験
プログラムモニタタスク209の処理が行われている場
合、信号ＳＥＬ（端子Ｃ）は“０”に設定されている。
したがって、バスＢＵＳ３、セレクタ203aおよびバスＢ
ＵＳ６を介して、入出力ポートＡ１の複数の入力端子と
入出力ポートＢ１の複数の出力端子とが接続され、入出
力ポートＡ１の複数の出力端子と入出力ポートＢ１の複
数の入力端子とがそれぞれ接続される。この場合、入出
力ポートＡ１に対しては、模擬実行用試験プログラムタ
スク208または模擬実行用試験プログラムモニタタスク2
09によってデータの読み書きが行われ、一方、入出力ポ
ートＢ１に対しては、割込み処理タスク211によってデ
ータの読み書きが行われる。

【００３４】したがって、例えば、模擬実行用試験プロ
グラムタスク208または模擬実行用試験プログラムモニ
タタスク209が、試験部104へ対して信号を送出しようと
した場合、入出力ポートＡ１の出力端子にデータを書き
込み、次いで、端子Ａ２（信号ＡＣＣ）を“１”にす
る。すると、信号ＩＮＴが“０”になり、割込みが発生
し、割込み処理タスク211が実行される。割込み処理タ
スク211では、端子Ｂ２の信号を読み出すことによっ
て、端子Ａ２の状態を検出し、模擬実行用試験プログラ
ムタスク208または模擬実行用試験プログラムモニタタ
スク209が試験部104へアクセスしようとして割込みが発
生したことを検出する（図４ステップ211a）。次に、割
込み処理タスク211のステップ211b（図４）において、
入出力ポートＢ１の各入力端子の状態を読み込むことに
よって、模擬実行用試験プログラムタスク208または模
擬実行用試験プログラムモニタタスク209からの指令内
容を検出し、この検出した値に基づいて試験部104の内
部状態の模擬動作を演算によって求め、その演算結果を
入出力ポートＢ１の各出力端子へ書き込む。

【００３５】他方、模擬実行用試験プログラムタスク20
8または模擬実行用試験プログラムモニタタスク209が、
試験部104から信号を受信しようとした場合には、入出
力ポートＡ１の各入力端子からデータを読み込むことに
よって、入出力ポートＢ１の各出力端子の値を検出する
ことになるので、上記の模擬動作における演算結果を、
あたかも試験部104から出力された信号であるかのよう
にして受信することができる。

【００３６】以上述べたように、本実施例によれば、模
擬実行用試験プログラムタスク208または模擬実行用試
験プログラムモニタタスク209から試験部104へのアクセ
スが発生したことを、インターフェイス203で発生する
ハードウエアによる外部割込み信号を用いて検出してい
るので、模擬実行用試験プログラムタスク208または模
擬実行用試験プログラムモニタタスク209における試験
部104のアクセス処理を記述するプログラムに模擬実行
用であるか否かを区別するめの変更を加える必要がな
い。したがって、試験プログラムタスク206および208
は、実行用であっても、模擬実行用であっても、プログ
ラムの構成は全く同じであり、模擬実行によってデバッ
グが終了したタスクに何等変更を加えることなく、単に
起動時の設定を変更する（試験ヘッド部の番号のみを変
更する）だけで、試験部104を制御する実行用としてそ
のタスクを起動することができる。なお、試験プログラ
ムモニタタスク207および209についても同様である。

【００３７】なお、上記実施例においては、各タスクを
コンパイル後のオブジェクトプログラムで記述されてい
るものとして説明を行ったが、各タスクが、インタープ
リタ形式のプログラムであっても、ハードウェアによる
アクセス時に発生する外部割込み信号によって、試験部
模擬実行手段（割込み処理タスク211）を起動している
ため、同様の動作を得ることができる。したがって、イ
ンタープリター形式の試験プログラムの翻訳実行を中央
制御装置が直接行うか、中央制御装置内の試験プログラ
ム翻訳手段が行うかといった方式の差にも依存しないの
で、各種異なった形式で記述された試験プログラムの模
擬実行をプログラムの形式に依存することなく行うこと
ができる。

【００３８】さらに、試験プログラムおよび試験プログ
ラムモニタが、実行用／模擬実行用とも同一構成である
ため、実現の容易性、模擬実行の信頼性、オペレーショ
ンの統一といった効果を得ることができる。

【００３９】

【発明の効果】上述したようにこの発明によれば、大き
な変更を加えることなく第１および第２の試験プログラ
ムの実行と模擬実行との並行動作を実現することができ
るので、例えば、第１の試験プログラムを実行中に、第
２の試験プログラムのデバッグ作業を行うことができ、
中央制御装置の利用率を向上することができる。また、
試験部の動作中に試験プログラムのデバッグ作業を行う
ことができるので、試験部の稼働率を上げることができ
る。。また、第１および第２の試験プログラム、すなわ
ち実行用／模擬実行用の試験プログラムは、互いに同一
構成であり、実行用／模擬実行用を変更する際に、何等
プログラムの記述を変更する必要がない。このように、
試験部への指令が阻止された場合に起動する試験部模擬
実行手段および適切にモード切り替えがなされるインタ
ーフェイスを追加するだけで、高付加価値なＩＣ試験装
置を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるＩＣ試験装置におけ
る試験プログラムの模擬実行方式を示すブロック図であ
る。

【図２】図１に示す中央制御装置201およびインターフ
ェイス203の内部構成の一例を示すブロック図である。

【図３】図１に示すタスクスケジューラ210のスケジュ
ーリングの一例を示す説明図である。

【図４】図１に示す割込み処理タスク（試験部模擬実行
手段）の処理の流れを示すフロー図である。

【図５】従来のＩＣ試験装置のブロック図である。

【符号の説明】

201 中央制御装置 104 試験部 203 インターフェイス 206，208 試験プログラムタスク 210 タスクスケジューラ 211 割込み処理タスク

Claims (1)

【特許請求の範囲】
1. 【請求項１】 中央制御装置と、前記中央制御装置から
   出力された指令信号によって動作する試験部と、前記中
   央制御装置と前記試験部とを接続するインターフェイス
   と、前記中央制御装置に内蔵され前記試験部への指令信
   号の出力手順を記述した第１の試験プログラムとからな
   るＩＣ試験装置において、 前記インターフェイスは、前記試験部への指令を伝送ま
   たは阻止するモードを切り替える切替手段を有し、 前記中央制御装置は、第２の試験プログラムを内蔵し、
   前記第１の試験プログラムの実行と前記第２の試験プロ
   グラムの実行とを切り替えながら実行する並列実行手段
   と、前記並列実行手段による切り替えの度に前記インタ
   ーフェイスにおける前記モードの切り替えを指示する切
   替制御手段と、前記インターフェイスによって前記試験
   部への指令が阻止されたことを割込み信号として検出す
   る検出手段と、該検出手段によって前記試験部への指令
   が阻止されたことを検出したときに割込み処理として起
   動され前記試験部の動作を疑似的に行って前記試験部の
   代替えとして動作する試験部模擬実行手段とを具備する
   ことを特徴とするＩＣ試験装置における試験プログラム
   の模擬実行方式。