JPH079988B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH079988B2
JPH079988B2 JP63139573A JP13957388A JPH079988B2 JP H079988 B2 JPH079988 B2 JP H079988B2 JP 63139573 A JP63139573 A JP 63139573A JP 13957388 A JP13957388 A JP 13957388A JP H079988 B2 JPH079988 B2 JP H079988B2
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Description

【発明の詳細な説明】 本発明はインテリジェント パワ スイッチ用として適
する横形絶縁ゲート電界効果トランジスタを含む半導体
装置の製造方法に関するものである。
ここで使用している語句“インテリジェント パワ ス
イッチ”は、スイッチを含む回路内のパワ半導体構成素
子ならびに負荷の作動を制御し、モニタするための論理
構成素子として同一半導体基体内または基体上に１また
はそれ以上のパワ半導体構成素子を具えた半導体装置を
意味するものと理解すべきである。この種インテリジェ
ント パワ スイッチは、例えば、電灯、電動機等を制
御するため使用されている。したがって、例えば、簡単
なバス システムおよび中央制御ユニットと組合せてこ
の種インテリジェント パワ スイッチを電動車の配線
ルーム（wiring loom）の代りに使用することができ
る。このような状態においては、インテリジェント パ
ワ スイッチへの電源は車輌の電池により供給するよう
にする。
この種インテリジェント パワ スイッチに関しては、
1986年,IEEE産業応用協会年次会，パートＩの会議報告
（Conference Record of the 1986 IEEE Industry Appl
ications Society Annual Meeting partI）429〜433ペ
ージに掲載されているエム・グロゴルジャ（M.Glogolj
a）およびジェー・ティハニー博士（Dr.J.Tihanyi）に
よる論文“SMART-SIPMOS-インテリジェント パワスイ
ッチ（an intelligent power switch）”に記載されて
いる。
上記論文に記載されているように、この種インテリジェ
ント パワ スイッチは低電圧CMOSまたは絶縁ゲート電
界効果トランジスタ（IGFET）および50Vのオーダーの電
圧に耐えることができる高電圧IGFETを含む。
このような横形IGFETを比較的高い電圧に耐えさせるこ
とを可能にする１つの方法は、相接するpn接合の逆バイ
アスがpn接合の降伏電圧に達する前に自由電荷キャリア
が殆んど存在しない空乏状態となるような比較的低ドー
プの比較的浅い領域またはRESURF（REduced SURface Fi
eld）領域を与えることにより、空乏領域を横方向に拡
張して表面の静電界を減少させ、pn接合の逆降伏電圧を
増大させることである。したがって、上記論文に示すよ
うに、インテリジェント パワ スイッチにおいて使用
する高圧横形IGFETの場合は、このようなRESURF領域
は、横形IGFETがソース領域とドレイン領域間で高い逆
電圧に耐えることを可能にするドレイン延長領域を与え
るために使用している。上記論文の第４図に示す配置の
場合のように、横形IGFETを形成しようとする半導体基
体が、例えば縦形IGFETのドレイン、例えばインテリジ
ェント パワ スイッチの縦形パワMOSFETならびに横形
および縦形IGFETを例えばｎチャネル形のような同じ導
電形式にしようとする場合は、横形IGFETは半導体基体
に対し反対の導電形式を有する井戸内に横形IGFETを与
えることにより形成されるpn接合により周囲を取り巻く
半導体基体から隔離することが必要で、また高圧絶縁を
与えるため、少なくとも井戸の一部をRESURF領域として
形成するようにしている。しかし、このようなRESURF領
域の導入には精密かつ正確な拡散プロセスの制御を必要
とし、また、この理由のため、RESURF領域は拡散プロセ
スの最後の段階として挿入するのが通例であるが、これ
はすべての拡散プロセスの終了後、絶縁ゲート構造を与
えることを必要とし、したがって横形IGFETのソース領
域およびドレイン領域を形成するための不純物の導入に
対して絶縁ゲート構造をマスクとして使用することを妨
げることになり、いわゆる自己整合（auto-aligned）プ
ロセス技術を使用することができない。
このような自己整合技術が使用できないときは、製造時
の許容偏差（トレランス）のためチャネルの長さはより
大きくしなければならず、したがってIGFETの抵抗は高
くなる。
横形絶縁ゲート電界効果トランジスタを含む半導体装置
を製造するための本発明方法においては、所定面に隣接
して一導電形式の第１領域を有する半導体基体を与える
ステップと、 反対導電形式の不純物と一導電形式の不純物を半導体基
体内に順に導入するステップと、 酸化雰囲気中で半導体基体を加熱して導入した不純物を
拡散させ、所定面に隣接する反対導電形式の第1RESURF
領域および該第1RESURF領域内にあって所定面に隣接す
る一導電形式の第2RESURF領域を形成するとともに、第2
RESURF領域の上にある所定面上に比較的厚い絶縁物質の
層を成長させるステップと、 第2RESURF領域の上にある所定面の第１エリア上に前記
比較的厚い絶縁層に隣接して比較的薄い絶縁物質の層を
設け、かつ比較的薄い絶縁層上および比較的厚い絶縁層
上に伸長する導電層を設けることにより絶縁ゲート構造
を形成するステップと、 絶縁ゲート構造をマスクとして使用し半導体基体内に不
純物を注入して、絶縁ゲート構造に対し整列された配置
のソース領域およびドレイン領域を形成し、かつこの場
合、第2RESURF領域がドレイン領域と一列配置構造のド
レイン延長領域を与え、第1RESURF領域がその中にソー
スおよびドレイン領域が形成される反対導電形式の井戸
の少なくとも一部を形成するようにするステップと を含むことを特徴とする。
かくして、本発明方法は絶縁ゲート構造を形成する前に
RESURF領域を導入することを可能にするので、ソース領
域およびドレイン領域を絶縁ゲート構造に対し自己整合
させるためのマスクとして絶縁ゲート構造を使用するこ
とができ、しかも双方のRESURF領域の正確な制御を許容
することができる。
本発明方法の一実施例によるときは、絶縁ゲート構造を
形成するステップは、第2RESURF領域の上にある比較的
厚い絶縁層に窓を開けて、ドレイン領域を形成するため
の不純物の導入を可能にし、かつ窓を開けるのに先立っ
て、絶縁ゲート構造をマスクとして使用し、反対の導電
形式の不純物を導入して、絶縁ゲート構造に対し一列に
並び、かつ第1RESURF領域に接する井戸の補助領域を形
成し、不純物を導入してソースおよびドレイン領域を形
成した後、ソース領域が補助領域内に限定され、且つソ
ース領域とドレイン領域との間のゲート可能な接続を与
えるチャネルエリアが絶縁ゲート構造の下にある補助領
域部分に限定されるようにするステップを含むことを特
徴とする。かくして、本発明方法は井戸の補助領域を形
成するために導入される不純物を拡散させることにより
チャネル長が正確に決められ、かつRESURF領域の正確な
余裕を許容しながら絶縁ゲート構造に対して自己整合さ
れるようなDMOS形構造の横形IGFETを形成するために使
用することができる。
また、本発明方法の一実施例によるときは、ドレイン延
長領域を被覆する比較的厚い絶縁層に窓を形成するステ
ップは、比較的厚い絶縁層上の導電層に窓を形成し、マ
スクとしてこの導電層の窓を用い、等方性プロセスを使
用してエッチングを行って比較的厚い絶縁層に窓を形成
し、次にこの窓を包囲する導電層の上面の少なくとも一
部をマスクして比較的厚い絶縁層に形成された窓の縁部
に突出する導電層の部分を取除くステップを含むことを
特徴とする。比較的厚い絶縁層はウエット エッチング
を行うようにし、次に導電物質にプラズマ エッチング
を行って、比較的厚い絶縁層内の窓の縁部に突出（オー
バーハング）する導電層の部分を取除くことが望まし
い。
また、本発明方法によるときは、前述のいずれかに記載
の方法を用いて、所定面の他のエリアに不純物を導入
し、所定面に隣接して反対の導電形式を有する基体領域
とこの基体領域内の一導電形式を有する他のソース領域
を形成するとともに、この基体領域のチャネル エリア
の上に他の絶縁ゲートを設け、かくして縦形IGFETのド
レイン領域を形成する第１領域と前記他のソース領域と
の間にゲート可能接続を与えることにより、横形IGFET
と同時に縦形絶縁ゲート電界効果トランジスタを形成す
るステップを含むことを特徴とする。
本発明方法は反対の導電形式の比較的深い高ドープ領域
を形成するための不純物を導入し、かつREUSRF領域の正
確な制御を犠牲にすることなしに、REUSRF領域を形成す
るための不純物の導入に先立って部分的な拡散を行うこ
とを可能にする。このように、比較的深い高ドープ領域
は横形IGFETの補助領域を通して、もしくは縦形IGFETの
基体領域を通して伸長させることが望ましい。
本発明方法の一実施例においては、比較的深い比較的高
ドープ領域を与えるのに、約５×1014atomscm-2の注入
ドーズを用いて不純物を導入し、反対導電形式の第１の
比較的浅い比較的低ドープ領域を形成するのに約２×10
12ないし10×1012atomscm-2の注入ドーズを用いて不純
物を導入し、第２の比較的浅い比較的低ドープ領域を形
成するのに約１×1012ないし５×1012atomscm-2の注入
ドーズを用いて不純物を導入するようにしている。ま
た、少なくとも第１領域が単結晶シリコンを含む場合
は、比較的深い比較的高ドープ領域を与えるため導入す
る不純物としては、ボロンを可とし、第１および第２の
比較的浅い比較的低ドープ領域を与えるための不純物と
しては、それぞれボロンおよび砒素を可とする。また、
半導体基体の加熱は始めに乾式酸素雰囲気内で基体を加
熱し、次に湿式酸化雰囲気内で加熱することにより行う
ことが望ましい。
以下図面により本発明を説明する。
添付図面に関していえば、これらは単に概要を示すもの
で、スケールにしたがって図示したものではない。特
に、層または領域の厚さのようなある寸法は拡張して示
してあり、他の寸法については縮小して示してある。ま
た、各図において同一または類似の構成素子に関しては
同一符号数字を用いて表示してある。
第10図は横形高電圧絶縁ゲート電界効果トランジスタお
よび縦形絶縁ゲート電界効果トランジスタの双方を搭載
した本発明半導体装置を示す。第10図の左側部分は横形
絶縁ゲート電界効果トランジスタ（IGFET）１を示し、
右側部分は縦形IGFET 2を示す。これらはIGFET 1とIGFE
T 2の各々の一部のみを示すもので、IGFET 1は第10図に
破線で示す軸に関して対称とする。
第10図に示す半導体装置は一導電形式（本実施例の場合
はn-形、ただしマイナス記号は比較的低ドーピングを示
す）の半導体基体３を含み、前記半導体基体３は高ドー
プｎ形基板4a上に低ドープｎ形エピタキシャル層４を含
む。
第10図の左側の部分において、横形IGFET 1は半導体基
体の所定面3aに交差する反対導電形式（本実施例ではＰ
形）の第２領域５を含む。前記領域５は、軸Ａに関して
対称な構造としたとき、エピタキシャル層または第１領
域４とともにpn接合を形成する井戸を与え、後述する理
由のためIGFET 1をエピタキシャル層または第１領域か
ら隔離させる働きをする。
第２領域５は、平面図で見たとき環状を呈し、井戸の周
囲を限定する外部または第１補助領域7aおよび第２また
は中央補助領域８を含む。ここで使用する語句“環状
（annular）”とは円形、楕円形、方形または他の多角
形を含み、所定面3a上を見下して平面図でみたとき外部
補助領域7aの形状はデバイスの所望の外形寸法により決
められるものと理解すべきである。
第１補助領域7aは比較的浅い領域7aとし、さらに比較的
深い高ドープ領域7bを比較的浅い領域7aの中央部に配置
し、第１補助領域とともに基体領域７を形成させる。
第１補助領域7aの内周７′ａに接し、その間に伸長する
中央または第２補助領域８は充分低ドープで充分厚い領
域とし、pn接合６の両端の逆バイアス電圧がpn接合の降
伏電圧に到達する前に、IGFET 1の作動中第２補助領域
８が自由電荷キャリアの殆んど存在しない空乏状態にな
るようにする。かくすれば、第２補助領域８は逆バイア
スpn接合６の空乏領域を横方向に（すなわち、面3aに沿
って）拡張するよう機能し、所定面3aにおける電界を減
少させ、それによりpn接合６の降伏電圧を増加させる。
このような領域はRESURF（REduced SURface Field）領
域として知られており、例えばフィリップス リサーチ
ジャーナル（Philips Journal of Research）,Vol.3
5,No.1,1980年１〜13ページに発表されているジェー・
エー・アッペルズ（J.A.Appels）ほかによる論文“高電
圧薄層デバイス（RESURF デバイス）”に詳細に記載さ
れている。上記論文に示されているように、RESURF領域
として機能させるためには、cmで表わした領域の厚さ
（または深さ）ｄとatomscm-3で表わした領域のドーピ
ング濃度Ｎとの積Ndを約２×1012atomscm-2とする必要
がある。
図示装置は一導電形式（本実施例の場合はn+形、ただ
し、プラス記号は比較的高ドーピングを示す）のソース
領域９を含む。ソース領域９は所定面3aに隣接して基体
領域５とともにpn接合9aを形成する。また、第10図に示
すように、ソース領域９は比較的浅い第１補助領域7aの
内周７′ａの方にオフセットさせ、比較的深い領域7b内
に伸長させる。同様に、１つの導電形式（本実施例の場
合ｎ形）のドレイン領域10をRESURFまたは中央補助領域
８内の所定面に隣接してソース領域９から離隔させて配
置する。前述のように、IGFET 1は軸Ａに関し対称であ
るので、ソース領域９は環状とし、ドレイン領域10を包
囲するものとする。
また所定面3aに隣接する一導電形式の低ドープ領域11は
ソース領域９方向へのドレイン領域10の延長を与える。
前記低ドープドレイン延長領域11は、IGFET 1をドレイ
ン領域10と第１領域４間の高電圧だけでなくソース領域
９とドレイン領域10間の高電圧に耐えさせることを可能
にする他のRESURF領域を形成する。第10図に示すよう
に、ドレイン領域10は完全にRESURF領域11内に位置す
る。前記RESURF領域11はRESURF領域８とともにpn接合11
aを形成する。
また、所定面3aの第１エリア31a上に絶縁ゲート12を配
置し、絶縁ゲート12に供給される信号の制御により、下
側に位置する比較的浅い領域7aがソース領域９とドレイ
ン領域10間のゲート可能接続を与えるチャネル エリア
13を与えるようにする。絶縁ゲート12は、例えば二酸化
珪素よりなる比較的薄い絶縁層14ならびにその上に位置
する例えばドープした多結晶シリコンの導電ゲート層15
を含む。
第10図に示すように、導電ゲート層15は比較的厚い絶縁
層14a上をステップアップさせてフィールド プレート1
6を与えるようにする。前記フィールド プレート16は
ドレインRESURF領域11とともに、IGFETがソース領域９
とドレイン領域10間およびドレイン領域10と第１領域４
間の高電圧に耐えるのを助ける働きをする。
また、第10図に示すように、第２領域５の外周７″ａは
同様に比較的薄い絶縁層14でカバーし、絶縁層14の上に
導電ゲート層15を配置する。また、図示していないが、
導電ゲート層15は比較的厚い絶縁層上をステップ アッ
プさせて、IGFET 1の周囲に対するフィールド プレー
トを与える。
導電ゲート層15の上部には二酸化珪素よりなる他の絶縁
層17を伸長させる。また、それぞれソース領域９および
ドレイン領域10用の電気的接点18および19を与え、かつ
絶縁層17内に開口させた窓（図示せず）を介して導電ゲ
ート層15への電気的接点18および19を与えるため、所定
面3a上に、例えばアルミニウムの金属導電部（メタライ
ゼーション）を与える。さらに、後続のパッケージング
目的のため、あるいは後述する理由のため面3b上には金
属部20を与える。
横形IGFET 1のチャネルエリア13のドーピングはRESURF
領域８および11ならびに所定面3aの第１エリア31aによ
り受容される比較的浅い領域7aを形成するため導入する
不純物の相対的割合を制御することにより、エンハンス
メント（通常はオフ）モードまたはデプレーション（通
常はオン）モードIGFET 1を生成するよう制御すること
が望ましい。
次に、第10図の右側の部分はパワMOSFET 2の一部のみを
示すものである。パワMOSFET 2は既知のように共通のド
レイン領域を有する多数の並列接続IGFETセルにより形
成する。第10図にはパワMOSFETの小部分のみが示されて
いる。縦形パワMOSFET 2の各セルはエピタキシャル層ま
たは第１領域４内に形成した反対の導電形式（本実施例
の場合はＰ形）の島状基体領域57よりなり、前記領域57
は規則正しいアレイ状に配置する。したがって、例え
ば、平面図で見たとき、基体領域57が角を丸めた矩形ま
たは方形の輪郭を有する場合は、基体領域57は矩形また
方形状マトリクスに配置するを可とし、また平面図で見
たとき基体領域57が六角形の形状を有する場合は、セル
を六角の密閉パック アレイ状に配置するを可とする。
各基体領域57は、第10図に示すように、比較的深い比較
的高ドープ領域57bおよびそれを包囲する比較的浅い領
域57aを含む。各基体領域57内には１つの導電形式（本
実施例ではｎ形）の関連のソース領域59を所定面3aに隣
接して配置する。また比較的薄い絶縁層14およびその上
部の導電ゲート層15は、ソース領域59とドレイン領域を
形成する基板4aおよびエピタキシャル層４間にゲート可
能接続を与えるためのパワMOSFET 2のチャネル エリア
513上に位置する絶縁層を与える。この場合、ドレイン
接点は所定面3aに対向する基板4aの面3b上の金属部（メ
タライゼーション）20により与えるようにする。また、
パワMOSFET 2上には絶縁層17を伸長させて配置するとと
もに、前記絶縁層に開口させた窓により金属の蒸着を可
能にして、ソース接点18およびドレイン接点19を与える
ほか、パワMOSFET 2用のソース金属部518およびゲート
金属部（図示せず）を与える。ソース金属部518は寄生
バイポーラ作用（parasitic bipolar action）を回避す
るため、既知のようにソース領域59を関連の基体領域57
に短絡（short）させるようにする。
以下第１図ないし第６図に関してIGFET 1および２を製
造する本発明方法の一実施例につき説明することにす
る。
まず、第１図において、標準的に１ないし５Ωcmの固有
抵抗を有する低ドープｎ形シリコン エピタキシャル層
４を高ドープｎ形単結晶シリコン基板4a上に配置する。
洗浄して表面の汚濁を取除き、熱形成二酸化珪素の保護
層を成長させた後、適当なマスクを用い、所定面3aを介
して半導体基体３内にＰ形不純物を局部的に注入し、半
導体基体３内に部分的に拡散させてＰ形領域71bおよび5
71bを与え、後続する処理の後、２つのIGFET 1および２
の比較的深い領域7bおよび57bを形成する。この実施例
の場合、Ｐ形不純物としては注入エネルギー45keV、ド
ーズ５×1014atomscm-2のボロンを使用し、不活性（ine
rt）雰囲気内で約900℃の温度で半導体基体を加熱する
ことにより、半導体内に不純物を部分的に注入するよう
にする。
次に、所定の面3a上に感光レジスト マスクを配置し、
一般の写真石版およびエッチング技術を用いてパターン
化し、縦形IGFETまたはMOSFET2を形成しようとする所定
面のエリアを保護する。
次いで、適当なマスクを用い、所定面3aを介して半導体
基体内にＰ形不純物を局部的に注入し、次に、適当なマ
スクを通してｎ形不純物を注入してそれぞれ領域81およ
び111を形成させ、後続の処理の後、横形IGFET 1の中央
RESURF領域８およびドレイン延長RESURF領域11を与え
る。本実施例の場合、Ｐ形不純物としては注入エネルギ
ー170keV、ドーズ２×1012ないし10×1012atomscm-2の
ボロンを使用し、ｎ形不純物としては、注入エネルギー
170keV、ドーズ１×1012ないし５×1012atomscm-2の砒
素を使用している。
ここで、フォトレジスト マスクを取除き、次いで半導
体基体を加熱することにより、導入不純物を半導体基体
内に拡散させる。加熱は、拡散と同時に二酸化シリコン
の比較的厚い層140が所定面3aのエリア上に成長するよ
う酸化雰囲気内で行う、この特殊な実施例の場合は、酸
化雰囲気内で半導体を255分間1100℃まで加熱し、約0.8
μｍ（8000オングストローム）の厚さの比較的厚い層ま
たはフィールド オキサイド層を生成させている。酸化
雰囲気中での熱処理は乾式酸素雰囲気中における第１ス
テップおよび湿式酸素雰囲気中における後続の湿式酸化
ステップを含む。
乾式および湿式酸化ステップの相対的時間は、比較的深
い領域7bを形成するための不純物の埋込みに顕著な影響
を与えることはなく、RESURF領域８および11を生成する
ために導入する不純物の量ならびに湿式および乾式酸化
ステップの相対的長さを調整することにより、RESURF領
域８および11に対する所望の輪郭に有害な影響を与える
ことなしに、所望の厚さの比較的厚い層またはフィール
ド オキサイド層を成長させることができる。例えば、
ドーズ８×1012atomscm-2のボロンとドーズ３×1012ato
mscm-2の砒素の場合、乾式酸化ステップの継続時間は14
0分、湿式酸化ステップの継続時間は105分であった。
次に、第２図において、IGFET 1の比較的厚い絶縁層14a
決定するため、一般の写真石版およびエッチング技術を
用いて、フィールド オキサイド層または比較的厚い絶
縁層を限定またはパターン化する。また、所定面3a上に
ゲート オキサイドの比較的薄い絶縁層を成長させる。
次に、多結晶シリコンを絶縁層14,14a上にデポジットさ
せて、導電層15,16を与え、さらに一般の写真石版およ
びエッチング技術を用いて多結晶シリコン層を限定また
はパターン化し、IGFET 1の絶縁ゲート構造12およびパ
ワMOSFET 2の絶縁ゲート構造512を与える。
次に、絶縁ゲート構造12および512をマスクとして使用
し、Ｐ形不純物、本実施例の場合ボロンを半導体基体３
内に注入し、IGFET 1の比較的浅い領域7aおよびパワMOS
FET 2の比較的浅い領域57aを与える。Ｐ形不純物の注入
は、横形IGFETがデプレーションモードIGFETであること
が所望される場合には２つのステージで行われる。かく
して、最初のステージでは、マスクとして絶縁ゲート構
造12および512のみを用いて不純物を注入することによ
り、不純物を導入し、双方のIGFETの比較的浅い領域7a
および57aを形成させる。次いで、第４図に示すよう
に、適当なマスク23を横形IGFET 1の基体領域の露出エ
リア24上に配置して、その後の注入に対し前記エリアを
保護するようにする。例えば、露出エリア24に比較的厚
めにデポジットしたオキサイド層により保護することが
できる。次に、第４図に示すように、第２のドーズのＰ
形不純物を所定面3aに指向させ、縦形パワ MOSFET1の
みの第１補助領域57a内におけるＰ形不純物の濃度を増
加させるようにする。Ｐ形不純物の第１および第２のド
ーズは、横形IGFETおよびパワMOSFET 2のチャネル エ
リア13および513を支配的なＰ形とするには第１のドー
ズのみでは不充分で、２つのドーズの組合せにより充分
なものとなるよう選定する。かくして、パワ MOSFETの
チャネル エリア513は第１および第２の注入ステップ
の双方の期間中曝らされているため、Ｐ形チャネル エ
リア513が得られるが、チャネル エリア13はマスク23
により第２注入ステップに対し保護されているため、ｎ
形チャネル エリア13が第１エリア31aに隣接して与え
られ、このように、IGFET 1はデプレーション モード
IGFETとして形成することができる。図には、これを
ｎ形チャネル エリア13は実線で示し、Ｐ形チャネル
エリアは破線で示している。この特殊な実施例の場合、
第１注入ステップおよび第２注入ステップとも、注入エ
ネルギー180keVおよびドーズ５×1012atomscm-2のボロ
ンを不純物として使用した。
勿論、横形IGFET 1をエンハンスメント モード形IGFET
にしたいと思う場合は、マスク23は必要なく、単一の適
当なドーズのＰ形不純物を用いてチャネル エリア13な
らびにチャネル エリア513を優勢なＰ形とすることが
できる。同様に、適当にマスクを変更し、デプレーショ
ン モード横形IGFETのチャネル エリアを第２注入ス
テップ期間中マスクすることにより、この方法を用いて
パワMOSFET 2と同時にデプレーション モード横形IGFE
Tおよびエンハンスメント モード横形IGFETを形成する
ことができる。
このような方法を使用することは、エンハンスメントお
よびデプレーション特性とともにRESURF領域８および11
の特性を最適化することを可能にする。さらに、２つの
Ｐ形注入ステップのいずれも配列において臨界的でない
（双方とも絶縁ゲート構造に対し自己整合である）た
め、この方法は比較的簡単であり、製造中アライメント
トレランスに影響を与えることはない。
マスク23がある場合、マスク23を取除いた後、比較的厚
い絶縁層14aに窓を開口させて不純物の導入を可能に
し、横形IGFET 1のドレイン領域10を形成させる。これ
は、第５図に示すように、まず、横方向IGFET 1の絶縁
ゲート構造12を限定する間に多結晶シリコン層15,16内
に窓26を開け、リアクティブ イオン エッチング技術
を用いて、第５図に示す比較的厚い絶縁層14aを通して
窓25をエッチングすることにより得るようにする。
かくして、窓25を開口させた後、ｎ形不純物、本実施例
の場合、80keVの注入エネルギーおよび４×1015atomscm
-2の量を有する砒素を、絶縁ゲート構造12および512を
マスクとして使用して所定面に注入し、それぞれのゲー
ト構造12および512と一列に並んだIGFET 1のソース領域
９、ドレイン領域10およびMOSFET2のソース領域59を形
成させる。
次に、他の絶縁層17、本実施例では二酸化珪素を所定面
3a上にデポジットし、ついで絶縁層17内に窓を開口さ
せ、例えばアルミニウムのような金属をデポジットさせ
て（第10図参照）、横形IGFETのソース接点18、ドレイ
ン接点19およびゲート接点（図示せず）ならびにパワMO
SFETのソース接点またはソース金属部518を形成させ
る。前述のように、パワMOSFETの各ソース領域59は寄生
バイポーラ作用を回避するため、関連の基体領域57に短
絡しなければならず、これは、例えば、各基体領域57の
中央部分が所定面に伸長するようソース領域9,59および
ドレイン領域10を形成させるため不純物を注入する間、
ソース領域59を配置しようとする面3aのエリアの中央部
分をマスクすることにより、あるいは、第10図に示すよ
うに、適当な写真石版およびエッチング技術を用いてソ
ース領域59の中央部分を取り去り、基体領域57の中央部
分を露出させることにより、金属部のデポジションの前
に行うことができる。また、横形IGFETのソース接点金
属部は基体領域７の外周を超えて絶縁層17上を外方に伸
長させ、フィールド プレート18aを与える。同様に、
ゲート多結晶シリコン層15,16は外周７″ａを介して比
較的厚い絶縁物質（図示せず）上まで外方に伸長させ、
ダブル フィールド プレート構造を与える。
前述のように、パワMOSFET 2は共通のドレイン領域を有
し、かつ並列に接続した多数のIGFETセルのアレイまた
はマトリクスを含み、アレイの周囲においてセル用のフ
ィールド レリーフを与えるため、フィールド プレー
ト構造を与えている。第10図はこのようなフィールド
プレート構造の一部を示す。第10図に示すように、導電
ゲート層15はパワMOSFET 2の周囲において絶縁層の比較
的厚い領域14a上まで伸長させ、フィールドプレート16
を与える。同様に、ソース金属部518を絶縁層17上を周
辺から外方に伸長させ、フィールド プレート518aを与
える。勿論、任意の適当な形の高電圧エッジ成端を使用
することは可能である。したがって、例えばフィールド
プレート構造の代りまたはそれに加えて、１またはそ
れ以上のフローティングリングまたはKaoリング（Kao′
s rings）を与えることもできる。
第５図に関して上述したリアクテイブ イオン エッチ
ング技術の使用は、多結晶シリコン層15,16内の窓26に
対しドレイン領域が自己整合となることを可能にする比
較的厚い絶縁層14a内の良好な縁部14′ａを与え、かつ
他の絶縁層17およびドレイン接点19用の金属部による良
好なカバレージ（被覆）を与えるが、この技術は時間を
消費するものであると同時にきわめて高価であり、した
がって特に多量生産には適さない。多量生産の見地から
は、湿式エッチング技術を選択すべきであるが、このよ
うな技術には種々な問題があり、特に、窓26を通して比
較的厚い絶縁層14aに等方性湿式エッチングを行う場
合、多結晶シリコンのオーバーハング（突出部）を残す
バック エッチングまたはアンダー エッチングを招来
するという問題点を有する。このようなオーバーハング
は、次の工程で設ける絶縁層がその上についたとき、丸
形のオーバーハングの形となって見掛け上二重バック構
造となることを意味し、これは絶縁層に破損を生ずるだ
けでなく、次の工程で鋭い彎曲個所を有する面（多結晶
シリコンのオーバーハングに伴って生ずる）にアルミニ
ウムを蒸着させた際、アルミニウムに割れ目を生ずる可
能性があるということからきわめて好ましくないことで
ある。しかし、本発明によるときは、このような問題点
を回避し、したがって上述の非等方性リアクティブ イ
オン エッチング プロセスに代る方法として使用しう
るような湿式エッチングプロセスを開発した。
比較的厚い絶縁層14aを通して窓25をエッチングする方
法の変形例を第７図ないし第９図に示す。
第７図に示すように、まず感光レジスト マスクおよび
プラズマ エッチング プロセスのような選択的多結晶
シリコン エッチング プロセスを使用して、多結晶シ
リコン15,16内に窓26を開ける。プラズマ エッチング
は、例えば、８％の酸素を含むCF4（四弗化炭素）プラ
ズマを用いて樽形リアクタ内で400Torr（5.3×104Pa）
で行うようにする。窓26は、通常、絶縁ゲート12及び51
2を与えるため導電層15,16を限定する間に開けるように
し、比較的厚い絶縁層14aは第１補助領域7aおよび57aを
形成する後続の注入ステップにおいて下側にあるシリコ
ンを保護する。次に、多結晶シリコン層上にマスク27を
配置する。マスク27は主として絶縁ゲート構造12を保護
するために必要であるので、マスク27の窓26に対するア
ライメントは必要でなく、また図示のように、マスク27
内の開口部は窓26よりかなり大とするを可とする。次
に、例えば、バッファードHFを用い、窓26を介して絶縁
物質14aに所望の深さまで湿式エッチングを行い、窓26
内の面3aを被覆する例えば1000オングストロームの絶縁
物質の薄い層28を残して、面3aを保護するようする。
また、第７図に示すように、ウエット エッチングは比
較的厚い絶縁層14aのアンダー エッチングまたはバッ
ク エッチングを生じ、多結晶シリコンのオーバーハン
グ（突出部）29が残る。こような突出部が残った場合
は、爾後における絶縁層17および金属部（メタライゼー
ション）19はいずれも突出部29の下側に鋭い二重バック
構造となるような不連続な面上に配置されることを余儀
なくされる。
重要なことは、後で配置するドレイン領域を多結晶シリ
コン層内の窓の縁部と整列させ、RESURF領域11の本来の
形の保存を容易にすることである。したがって、上述の
ように、絶縁物質14aにウエット エッチングを行った
後、プラズマ エッチング プロセスのような選択的エ
ッチング プロセスを用いて多結晶シリコン突出部29を
取除くことができる。ただし、上記プロセスによるとき
は多結晶シリコン層の厚さの減少を来たし、層は窓26の
縁部16aに向って先細となるほか、窓26の最終の寸法が
正確に制御されないという問題は残る。プラズマ エッ
チングは、約８％の酸素を含むCF4プラズマを用いて、
一般の樽形リアクタ内で400Torr（5.3×104Pa）で行う
ようにする。次に、最後の短かいウエットエッチング
ステップを行って、プラズマ エッチング中窓25内の面
3aを保護していた薄い絶縁層28を取除き、窓25の縁部1
4′ａを滑らかにする。
このように、上述の方法は、一般の簡単なウエット エ
ッチング技術を使用する場合は、なんらの問題も提起す
ることなく、比較的安価で迅速なプロセスを用いて比較
的厚い絶縁層14aに窓を開けることを可能にする。この
種方法は、標準的には、比較的厚い絶縁層の厚みを約80
00オングストロームとした場合、窓を開けるのに約16分
のウエット エッチング、突出部（オーバーハング）29
を取除くのに約３分の次のプラズマ エッチング、絶縁
層28を取除くのに約20秒の短い最終ウエット エッチン
グ プロセスを必要とする。
第７図ないし第９図に関して上述した方法の変形とし
て、不純物を注入して第１補助領域7aおよび57aを形成
し、プラズマ エッチング技術とともに感光レジスト
マスクを使用して多結晶シリコン層内の窓の輪郭を決め
た後、窓26を開けるようにすることもできる。この場合
には、そこに存在する感光レジスト マスクによりウエ
ット エッチング プロセスを行い、最後に再びプラズ
マ エッチング プロセスを用いて多結晶シリコン突出
部29を除去する。このような方法は多結晶シリコン層の
上面がフォトレジスト マスクにより保護されたままと
なるため、窓26の周囲における多結晶シリコン層15,16
の厚みは突出部29を取除いている間減少するという利点
を有する。標準的プロセスにおいては、フォトレジスト
マスクを介してのプラズマ エッチング ステップは
約8.5分、次のウエット エッチング プロセスは約16
分、また最終のプラズマ エッチングは約３分の継続時
間を必要とする。
また、横形および縦形IGFETを有する半導体基体内また
は基体上に１またはそれ以上の他の半導体構成素子を製
造することも可能である。したがって、前述のように、
いわゆるインテリジェント パワ スイッチ、すなわ
ち、中央制御回路よりの論理信号の制御のもと、電灯、
電動機等への電源の供給を制御するのに使用する同一半
導体基体内または基体上において高圧半導体装置の作動
を制御するための論理回路を協動させるようにした半導
体装置の生成を可能にする１またはそれ以上の低電圧論
理形半導体構成素子の場合のように、エンハンスメント
形およびデプレーション形の双方のIGFETを与えること
ができる。例えば、電動車における配電用として使用さ
れる伝統的なルーム（loom）の代りに簡単なバス シス
テムおよびこのようなインテリジェント パワ スイッ
チを使用することもできる。
導電ゲート層15,16の縁部は直線であるように図示して
いるが、特に任意のパワMOSFETゲート層の縁部はシーメ
ンス フォルシュングス ウント エントヴィクルング
ス ベリヒテ（Siemens Forschungs and Entwicklungs
Berichte）.Bd 11980年Nr 4 192ページに記載されてい
るような技術を用いて斜めに切った形または先細形状と
することもできる。
種々の領域の外形は、平面図で見たとき、円形、角を丸
めた方形（または矩形）または他の任意の適当な形状と
することができるが、便宜のため、すべての領域は同じ
外形を有することが望ましい。したがって、例えば、方
形状セルのチェッカーボード形パターンを有するパワMO
SFETを所望する場合IGFETの領域は方形フレーム形状を
有するソース領域９および第１補助領域7bと類似の輪郭
または外形をもったものでなければならない。
比較的深い領域57bまたは7bを導入する上述の方法は、
精巧な制御を必要とするRESURF領域８および11を通常行
われる最後の拡散ステップでなく製造プロセスの始めに
近い段階で導入するようにしたという特別な利点を有す
る。このことは、それがソース領域９および比較的浅い
第１補助領域7a（ならびにもしあれば59および57）の絶
縁ゲート構造12（およびもしあれば絶縁ゲート構造51
2）への自己整合（Self-alignment）を可能にし、その
結果正確な輪郭の限定を得ることができ、したがって短
いチャネル長が得られるという点で特に好都合である。
上述の種々の領域の導電形式はこれを反対にしうること
勿論で、半導体基体はシリコン以外の半導体により形成
することもできる。さらに、パワ半導体スイッチは任意
の形式のMOSゲーテッドパワ装置とすることもできる。
本発明は本明細書記載の実施例に限定されるものでな
く、本発明は他の変形をも包含するものである。
【図面の簡単な説明】
第１図ないし第６図は半導体基体内に高電圧横形IGFET
およびパワMOSFETを与える本発明製造方法の第１実施例
の種々のステップを示す半導体基体の一部切断断面図、 第７図ないし第９図は第１図ないし第６図に示す製造方
法の変形を示す半導体基体の一部切断断面図、 第10図は本発明方法を用いて製造した横形絶縁ゲート
トランジスタおよび縦形絶縁ゲート トランジスタを含
む半導体装置の一部切断断面図である。 １…横形IGFET ２…縦形IGFET ３…半導体基体 3a,3b…面 ４…第１領域 4a…高ドープｎ形基板 ５…第２領域 6,9a,11a…pn接合 7a…第１補助領域 7b,57,57a,57b…基体領域 ８…第２補助領域（RESURF領域） 9,59…ソース領域 10…ドレイン領域 11,81,111…RESURF領域 12,512…絶縁ゲート 13,513…チャネル エリア 14,14a,17…絶縁層 14′ａ…縁部 15,18,19…導電層 16,18a,518a…フィールド プレート 20…金属部 23,27…マスク 24…露出面 25,26…窓 28…薄層 29…オーバーハング（突出部） 31a…第１エリア 71b,571b…Ｐ形領域 140…比較的深い層 518…ソース金属部

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】横形絶縁ゲート電界効果トランジスタを含
    む半導体装置を製造する方法において、 該方法は、 所定面に隣接して一導電形式の第１領域を有する半導体
    基体を与えるステップと、 反対導電形式の不純物と一導電形式の不純物を半導体基
    体内に順に導入するステップと、 酸化雰囲気中で半導体基体を加熱して導入した不純物を
    拡散させ、所定面に隣接する反対導電形式の第1RESURF
    領域および該第1RESURF領域内にあって所定面に隣接す
    る一導電形式の第2RESURF領域を形成するとともに、第2
    RESURF領域の上にある所定面上に比較的厚い絶縁物質の
    層を成長させるステップと、 第2RESURF領域の上にある所定面の第１エリア上に、前
    記比較的厚い絶縁層に隣接して比較的薄い絶縁物質の層
    を設け、かつ比較的薄い絶縁層上および比較的厚い絶縁
    層上に伸長する導電層を設けることにより絶縁ゲート構
    造を形成するステップと、 絶縁ゲート構造をマスクとして使用し半導体基体内に不
    純物を注入して、絶縁ゲート構造に対し整列された配置
    のソース領域およびドレイン領域を形成し、かつこの場
    合、第2RESURF領域がドレイン領域と一列配置構造のド
    レイン延長領域を与え、第1RESURF領域がその中にソー
    スおよびドレイン領域が形成される反対導電形式の井戸
    の少なくとも一部を形成するようにするステップと を含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】絶縁ゲート構造を形成するステップは、第
    2RESURF領域の上にある比較的厚い絶縁層に窓を開け
    て、ドレイン領域を形成するための不純物の導入を可能
    にし、かつ窓を開けるのに先立って、絶縁ゲート構造を
    マスクとして使用し、反対の導電形式の不純物を導入し
    て、絶縁ゲート構造に対し一列に並び、かつ第1RESURF
    領域に接する井戸の補助領域を形成し、不純物を導入し
    てソースおよびドレイン領域を形成した後、ソース領域
    が補助領域内に限定され、且つソース領域とドレイン領
    域との間のゲート可能な接続を与えるチャネルエリアが
    絶縁ゲート構造の下にある補助領域部分に限定されるよ
    うにするステップを含むことを特徴とする請求項１記載
    の方法。
  3. 【請求項３】ドレイン延長領域を被覆する比較的厚い絶
    縁層に窓を形成するステップは、比較的厚い絶縁層上の
    導電層に窓を形成し、この導電層の窓をマスクとして用
    い、等方性プロセスを使用してエッチングを行って比較
    的厚い絶縁層に窓を形成し、次にこの窓を包囲する導電
    層の上面の少なくとも一部をマスクして比較的厚い絶縁
    層に形成された窓の縁部に突出する導電層部分を取除く
    ステップを含むことを特徴とする請求項２記載の方法。
  4. 【請求項４】比較的厚い絶縁層にウエット エッチング
    を行って比較的厚い絶縁層に窓を形成し、次に、導電層
    にプラズマエッチングを行って比較的厚い絶縁層の窓の
    縁部に突出する導電層部分を取除くステップを含むこと
    を特徴とする請求項３記載の方法。
  5. 【請求項５】前述の請求項のいずれかに記載の方法を用
    いて、所定面の他のエリアに不純物を導入し、所定面に
    隣接して反対の導電形式を有する基体領域とこの基体領
    域内の一導電形式を有する他のソース領域を設けるとと
    もに、この基体領域のチャネル エリアの上に他の絶縁
    ゲートを設け、かくして縦形IGFETのドレイン領域を形
    成する第１領域と他のソース領域との間にゲート可能な
    接続を与えることにより、横形IGFETと同時に縦形絶縁
    ゲート電界効果トランジスタを形成するステップを含む
    ことを特徴とする請求項１ないし４のいずれかに記載の
    方法。
  6. 【請求項６】縦形IGFET用の反対導電形式の比較的深い
    比較的高ドープ領域を形成するため第１領域に不純物を
    導入し、第１および第2RESURF領域を形成するための不
    純物の導入に先立って、半導体基体内に導入された前記
    不純物を部分的に拡散させ、更に酸化雰囲気内での加熱
    によって、ソースおよびドレイン領域の形成後縦形IGFE
    Tの基体領域を貫通するがこの領域により横方向に包囲
    された比較的深い比較的高ドープ領域を縦形IGFETに対
    し限定するステップを含むことを特徴とする請求項５記
    載の方法。
  7. 【請求項７】横形IGFET用の反対導電形式の比較的深い
    比較的高ドープ領域を形成するため第１領域に不純物を
    導入し、第１および第2RESURF領域を形成するための不
    純物の導入に先立って、半導体基体内に導入された前記
    不純物を部分的に拡散させ、更に酸化雰囲気内での加熱
    によって、ソースおよびドレイン領域の形成後横形IGFE
    Tの井戸の補助領域を貫通するがこの領域より横方向に
    包囲された比較的深い比較的高ドープ領域を横形IGFET
    に対し限定するステップを含むことを特徴とする請求項
    １ないし６のいずれかに記載の方法。
  8. 【請求項８】最初に乾式酸素雰囲気内で半導体基体を加
    熱し、次に湿式酸素雰囲気内で加熱するような方法で半
    導体基体の加熱を行うようにしたことを特徴とする請求
    項１ないし７のいずれかに記載の方法。
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