JPH0799756B2 - Defect detection method and defect detection device for integrated circuit chip - Google Patents

Description

【発明の詳細な説明】 本発明は、大規模集積（LSI）回路チップおよび超大規
模集積（VLSI）回路チップ等の集積回路チップの欠陥検
出方法および欠陥検出装置に関し、特に、コンプリメン
タリ金属酸化物半導体（CMOS）論理回路を用いるLSI回
路チップおよびVLSI回路チップ等の集積回路チップの欠
陥検出方法および欠陥検出装置に関する。更に特に、本
発明は、特定の組の複合試験回路を含むCMOS LSI回路
チップおよびVLSI回路チップ等の集積回路チップの欠陥
検出方法および欠陥検出装置に関し、複合試験回路は、
チップを機能的に試験するために用いられる他に、集積
回路パッケージにおける実相以前にチップ上の回路の電
気的遅延を試験するために用いられる。更に特に、本発
明は、内部遅延試験機能を有するCMOS LSI回路チップ
およびVLSI回路チップ等の集積回路チップの欠陥検出方
法および欠陥検出装置に関する。The present invention relates to a defect detection method and a defect detection device for an integrated circuit chip such as a large scale integrated (LSI) circuit chip and a very large scale integrated (VLSI) circuit chip, and more particularly to a complementary metal oxide semiconductor. The present invention relates to a defect detection method and a defect detection device for an integrated circuit chip such as an LSI circuit chip and a VLSI circuit chip using a (CMOS) logic circuit. More particularly, the present invention relates to a defect detecting method and a defect detecting apparatus for an integrated circuit chip such as a CMOS LSI circuit chip and a VLSI circuit chip including a specific set of composite test circuits.
In addition to being used to functionally test a chip, it is used to test the electrical delay of circuits on the chip prior to real phase in an integrated circuit package. More particularly, the present invention relates to a defect detection method and a defect detection device for integrated circuit chips such as CMOS LSI circuit chips and VLSI circuit chips having an internal delay test function.

集積回路チップはウエハ上に形成される。ウエハは純粋
なシリコンの薄片で、LSI及びVLSI回路に対してはその
直径は通常４インチで、該ウエハ上にチップのアレイが
作られる。ウエハはチップ間の未使用のチャネルに沿っ
てスクライブされ、チップがウエハから切断される。こ
れらのチップは次に試験のために集積回路パッケージに
実装され、試験に合格すると使用される。Integrated circuit chips are formed on the wafer. The wafer is a thin slice of pure silicon, typically 4 inches in diameter for LSI and VLSI circuits, on which an array of chips is made. The wafer is scribed along the unused channels between the chips and the chips are cut from the wafer. These chips are then packaged in an integrated circuit package for testing and are used if the tests pass.

ウエハ上で適切に動作するチップのパーセンテージ、す
なわち歩留りは非常に低いことが多い。LSI及びVLSIの
製法においては、製造工程が複雑なため歩留りは10％程
度である。チップの実装はかなりの製造コストを要する
ので、欠陥チップの実装を行わないようにウエハから切
り離される前に十分にチップを試験することが望まし
い。The percentage of chips that perform well on a wafer, or yield, is often very low. In the manufacturing method of LSI and VLSI, the yield is about 10% because the manufacturing process is complicated. Since chip mounting is very costly to manufacture, it is desirable to thoroughly test the chip before it is cut off from the wafer to avoid mounting defective chips.

集積回路を十分に試験するために必要な試験には通常
は、次の３種類が考えられる。すなわち、（１）全ての
回路が要求に従って動作するか否かを示す機能試験と、
（２）チップの入出力回路が正しい電気的特性を有する
か否かを示すパラメトリック試験と、及び（３）回路が
必要な速度で動作するか否かを示す遅延試験とである。
本発明はCMOS LSI又はVLSIチップ等の集積回路チップが
今だウエハの一部である時すなわちウエハから切り離さ
れていない状態にあるとき上記（３）の試験を簡単に行
う集積回路チップの欠陥検出方法および欠陥検出装置を
提供するものである。There are usually three types of tests required to fully test an integrated circuit. That is, (1) a functional test showing whether or not all circuits operate according to requirements,
(2) A parametric test showing whether the input / output circuit of the chip has correct electrical characteristics, and (3) a delay test showing whether the circuit operates at a required speed.
The present invention is to detect a defect of an integrated circuit chip by simply performing the above test (3) when an integrated circuit chip such as a CMOS LSI or VLSI chip is still a part of the wafer, that is, when it is not separated from the wafer. A method and a defect detection device are provided.

CMOS LSI又はVLSIチップの遅延試験は以下に記載の理由
のためにこれまで可能ではなかった。しかしながら、遅
延試験が非LSI又は非VLSI集積回路技術に関係する場合
におけるその発展をレビューすることは本発明の利点を
理解する上に有用である。Delay testing of CMOS LSI or VLSI chips has not been possible so far for the reasons described below. However, it is helpful in understanding the advantages of the present invention to review its development when delay testing relates to non-LSI or non-VLSI integrated circuit technology.

試験チップがウエハの一部である時、これはチップの入
出力（I/O）パッドに信号を与え、それから信号を読取
る方法を必要とする。この要求を満たすために多くのプ
ローブ機構が開発されている。プローブは機械的なアー
ムであり、導電性であり、I/Oパッドと電気的に接触す
る微細点をその一端に有し、他端はテスタの電子回路に
配線される。被試チップのI/Oパッドの数と同じ数のプ
ローブを有するプローブシステムが製造されている。プ
ローブの接触端部は、チップがプローブの下に配置され
る時テスタからの電気信号がプローブ点を下げ、I/Oパ
ッドと接触させるようにI/Oパッドと同じパターンで配
列される。When the test chip is part of the wafer, this requires a way to signal the input / output (I / O) pads of the chip and then read the signal. Many probe mechanisms have been developed to meet this requirement. The probe is a mechanical arm, is conductive, has a minute point at one end that makes electrical contact with the I / O pad, and the other end is wired to the electronic circuit of the tester. Probe systems have been manufactured with as many probes as there are I / O pads on the chip under test. The contact end of the probe is arranged in the same pattern as the I / O pad so that the electrical signal from the tester lowers the probe point and contacts the I / O pad when the chip is placed under the probe.

全てのI/Oパッドとの接触がなされ、試験パターンが入
力パッドに印加され得る時、クロック信号が必要に応じ
て、テスタにより生成され、適当な入力パッドに送られ
る。チップ上の回路の入力信号に対する応答が次に出力
パットに接続されたプローブを通してテスタにより読取
られ得る。テスタはチップから読取られた出力パターン
を入力パターンに基づいて期待されるパターンと比較
し、チップが正しく機能しているか否かを決定すること
が出来る。従って、プローブシステムは今だウエハの一
部である試験チップの機能試験要件を満足する。When all the I / O pads have been contacted and the test pattern can be applied to the input pad, the clock signal is generated by the tester as needed and sent to the appropriate input pad. The response to the input signal of the circuit on the chip can then be read by the tester through a probe connected to the output pad. The tester can compare the output pattern read from the chip with the expected pattern based on the input pattern to determine if the chip is functioning properly. Therefore, the probe system meets the functional test requirements of test chips that are still part of the wafer.

プローブシステムは又特定の試験チップを用いることに
より遅延測定にも利用される。これらの試験チップは所
望の機能チップのアレイ内の特定の位置に配置され、そ
れによりそうでない場合は付加的な機能チップのために
用いられ得るウエハ上の上部空間を利用する。試験チッ
プは小数のI/Oパッドを有し、他のチップの機能試験の
ために用いられるプローブ機構とは異なるプローブ機構
を用いて遅延試験が行われる。試験チップ上のI/Oパッ
ドの数が少ないために、遅延テスタ上のプローブアーム
は非常に小形に出来る。従ってプローブアームのインダ
クタンスは遅延試験の結果に悪影響を与えない。試験チ
ップを配置することはその分機能チップの配置可能数を
減少させることになるので、各ウエハ上に用いられる試
験チップの数は最小とされる。The probe system is also used for delay measurement by using a specific test tip. These test chips are placed at specific locations within the array of desired functional chips, thereby utilizing headspace on the wafer that may otherwise be used for additional functional chips. The test chip has a small number of I / O pads, and the delay test is performed using a probe mechanism different from the probe mechanism used for the functional test of other chips. Due to the small number of I / O pads on the test chip, the probe arm on the delay tester can be made very small. Therefore, the inductance of the probe arm does not adversely affect the delay test results. The number of test chips used on each wafer is minimized because the number of functional chips that can be arranged is reduced by arranging the test chips accordingly.

試験チップを遅延試験した結果（この結果は25％程度変
動する）によりウエハ全体を廃棄する場合もある。遅延
試験の結果ウエハを廃棄する必要がない場合には、機能
試験に合格した全ての機能チップは別々に実装された後
遅延試験を受ける。以下に説明するように、集積回路技
術が進展するにつれ、これらの試験チップの使用は実際
的ではなくなって来た。The entire wafer may be discarded depending on the result of the delay test of the test chip (the result varies by about 25%). If it is not necessary to discard the wafer as a result of the delay test, all functional chips that have passed the function test are separately mounted and then subjected to the delay test. As described below, as integrated circuit technology advances, the use of these test chips has become impractical.

1970年代初期にはウエハの直径は通常２インチで、チッ
プ上のライン幅（最小寸法）は通常７ミクロンであっ
た。マスク（ウエハ製造工程の各ステップには異なるマ
スクが必要である。）の大きさは通常は1:1であり、こ
れは密着工程を用いてウエハ上のレジストを露出させる
ために用いられた。元の設計は手動又は自動化した方法
を用いて行われ、100:1〜500:1のように実際の大きさよ
りはるかに大きかった、これは写真縮小法により通常1
0:1の大きさのレチクルに縮小された。このレチクル
は、次にこれをマスク上にそのパターンを露出すると1:
1の大きさに縮小するステップアンドレピートカメラに
そう入された。試験チップパターンが与えられるべきマ
スク位置はとばされた。チップパターンの全てがマスク
上に露出された時、試験チップレチクルがステップアン
ドレピートカメラに挿入され、カメラはブランク位置で
試験チップパターンを露光した。In the early 1970s, wafers were typically 2 inches in diameter and the line width on the chip (minimum dimension) was typically 7 microns. The mask (a different mask is required for each step in the wafer fabrication process) was typically 1: 1 in size, which was used to expose the resist on the wafer using a contact process. The original design was done using manual or automated methods and was much larger than it actually was, such as 100: 1 to 500: 1, which is usually 1
Reduced to a 0: 1 size reticle. This reticle then exposes its pattern on a mask 1:
So put into a step-and-repeat camera that shrinks to a size of 1. The mask locations where the test tip pattern was to be provided were skipped. When all of the chip pattern was exposed on the mask, the test chip reticle was inserted into a step-and-repeat camera and the camera exposed the test chip pattern in a blank position.

1970年代の中頃まではウエハは通常３インチの直径を有
し、チップ上の線幅は通常４ミクロンであった。電子ビ
ーム方式により試験チップと共に1:1の大きさのマスク
が作られ、1:1投影調整方式によりウエハ上に露光され
た。By the mid-1970s, wafers typically had a diameter of 3 inches and the linewidth on the chip was typically 4 microns. A 1: 1 mask was made with the test chip by the electron beam method, and the wafer was exposed by the 1: 1 projection adjustment method.

1980年まではウエハの直径は通常４インチで、チップ上
の線幅は通常２ミクロンであった。投影調整方式は要求
精度をもはや満足させられなかった。用いられる寸法が
小さいため、レチクルは電子ビーム方式を用いて10:1の
大きさで作られた。マスクは用いられず、むしろレチク
ルがダイレクトステップオンウエハ（DSW）方式を利用
してウエハレジスト上に露出された。DSW方式では露出
に際しての許容差が非常に小さいためそのようなチップ
レチクルを試験チップレチクルに置き代えることは許さ
れなかった。従ってVLSI技術が出現するまでは試験チッ
プはもはや実際には用いられなかった。By 1980 the wafer diameter was typically 4 inches and the linewidth on the chip was typically 2 microns. The projection adjustment method could no longer satisfy the required accuracy. Due to the small dimensions used, the reticle was made 10: 1 in size using the electron beam method. No mask was used, rather the reticle was exposed on the wafer resist using the direct step-on-wafer (DSW) method. With the DSW method, the tolerance for exposure was so small that it was not allowed to replace such a chip reticle with a test chip reticle. Therefore, until the advent of VLSI technology, test chips were no longer in actual use.

LSI及びVLSI技術における正常チップに対する遅延試験
は主として次の２つの理由からこれまで実際には用いら
れなかった。すなわち、（１）回路の遅延時間が減少し
た。（２）LSI及びVLSI技術が進展するにつれてI/Oパッ
ドの数が増大した。Delay tests for normal chips in LSI and VLSI technologies have not been used so far for two main reasons. That is, the delay time of the circuit (1) is reduced. (2) The number of I / O pads has increased as the LSI and VLSI technologies have advanced.

回路の遅延時間の減少は、入力パルスの印加と出力パル
スの検出との間の時間が小さくなることを意味し、従っ
て測定結果が意味のあるものならばその時間測定はより
正確でなければならない。チップの回路密度やI/Oパッ
ドの数が増してもチップの大きさは同じ割合では増加し
なかった。実際には、チップ上のI/Oパッドの数が増加
するにつれて、パッドはより小さく、より近接させなけ
ればならなかった。A reduction in the delay time of the circuit means that the time between the application of the input pulse and the detection of the output pulse will be smaller, so the time measurement should be more accurate if the measurement result is meaningful. . The chip size did not increase at the same rate as the circuit density of the chip and the number of I / O pads increased. In fact, as the number of I / O pads on the chip increased, the pads had to be smaller and closer together.

テスタに配線されるプローブアームの端面は接触端面よ
り大きい。従って、チップの各辺に沿うプローブアーム
の列は「扇」を形成し、プローブ端面では狭く、テスク
に配線される端面では広くなっている。各辺に沿ってI/
Oパッド及びプローブアームを有するチップは通常は正
方形なので、I/Oパッドの数が増加するにつれ、４つの
「扇」はプローブアームのテスタ端部でより広くなるた
めにプローブアームの長さは増加しなければならない。
このプローブアーム長の増加により遅延試験に用いられ
る試験回路に意味のあるインダクタンスが付加される。The end face of the probe arm wired to the tester is larger than the contact end face. Therefore, the row of probe arms along each side of the chip forms a "fan", narrow at the probe end face and wide at the end face wired to the disk. I / along each side
Since the tip with O-pads and probe arms is typically square, as the number of I / O pads increases, the length of the probe arms increases as the four "fans" become wider at the tester end of the probe arm. Must.
This increase in the probe arm length adds significant inductance to the test circuit used for the delay test.

上記のように、LSI又はVLSI技術に固有の回路遅延時間
の減少は遅延試験を行う時より正確な測定を必要とす
る。このことは、生成され、測定される信号の立上がり
及び立下がり時間は測定される遅延時間に比べて小さく
なければならないことを意味する。更に、入力信号のス
イッチング点に対する出力信号のスイッチング点はより
正確に測定されなければならない。しかしながら、より
長いプローブアームのインダクタンスは遅延試験に用い
られる信号を歪ませ、立上がり又は立下がり時間を長く
する。従って、例え遅延時間を測定出来ても、最初の入
力回路のスイッチング時点と最後の出力回路のスイッチ
ング時点との時間差は満足な結果を与える程十分正確に
は決定され得ない。従って、LSI及びVLSIチップは、今
だウエハの一部である間に、機能的に試験されるが、さ
らに、チップが集積回路パッケージに実装された後正確
な遅延試験が実施されなければならない。As mentioned above, the reduction of circuit delay time inherent in LSI or VLSI technology requires more accurate measurement when performing a delay test. This means that the rise and fall times of the generated and measured signal must be small compared to the measured delay time. Furthermore, the switching point of the output signal with respect to the switching point of the input signal must be measured more accurately. However, the longer probe arm inductance distorts the signal used in the delay test, increasing the rise or fall time. Therefore, even if the delay time can be measured, the time difference between the switching time of the first input circuit and the switching time of the last output circuit cannot be determined sufficiently accurately to give a satisfactory result. Therefore, LSI and VLSI chips are functionally tested while still part of the wafer, yet accurate delay testing must be performed after the chips are mounted in an integrated circuit package.

本発明は、CMOS LSI及びVLSIチップ等の集積回路チップ
が今だウエハの一部である時のそれらの遅延試験を行う
集積回路チップの欠陥検出方法および欠陥検出装置に関
する問題を解決しようとするものである。これにより、
遅延要件を満足し得ないチップの実装の問題が回避され
る。本発明は以下に説明するCMOS技術の２つの利点を利
用して前記の問題点を解決しようとするものである。SUMMARY OF THE INVENTION The present invention is intended to solve the problems relating to a defect detection method and a defect detection device for an integrated circuit chip that performs a delay test of integrated circuit chips such as CMOS LSI and VLSI chips when they are still part of a wafer. Is. This allows
Chip mounting problems that cannot meet the delay requirements are avoided. The present invention seeks to solve the above problems by utilizing the two advantages of CMOS technology described below.

CMOS LSI及びVLSI回路技術は製造工程の変動には充分な
許容幅を有するが、工程の欠陥に対する許容幅は非常に
狭い。幾何学的な形状が微細であるために、線の分解能
が低いマスクあるいはレジスト内に生じたピンホールな
どの欠陥は通常大きな損傷をもたらす。すなわち、欠陥
を伴って製造された回路はその機能を果さず、チップが
今だウエハの一部である階段で機能試験により検出され
る。ドーピングレベル、温度、拡散時間などの工程の変
動は、通常、機能はするが満足な結果を得るには動作の
遅過ぎる回路をもたらす。定常状態試験である機能試験
は工程変動により惹起される遅延欠陥を通常は検出しな
い。CMOS LSI and VLSI circuit technologies have a sufficient tolerance for manufacturing process variations, but the tolerance for process defects is very narrow. Due to the fine geometry, defects such as pinholes in masks or resists with low line resolution usually result in significant damage. That is, a circuit manufactured with defects does not perform its function and is detected by a functional test at the steps where the chip is still part of the wafer. Process variations such as doping levels, temperatures, diffusion times, etc. usually result in circuits that are functional but too slow to operate with satisfactory results. Functional tests, which are steady-state tests, usually do not detect delayed defects caused by process variations.

CMOS LSI及びVLSI回路技術の他の特性としては、工程変
動が回路の遅延特性を劣化させる場合はウエハ上の単一
チップ全体も劣化し、全ての回路がほぼ同様に劣化され
ることが考えられる。従って、CMOS LSI又はVLSIチップ
が今だウエハの一部である時に該チップに対して意味の
ある遅延測定をなし得る場合、そのチップ上の全回路の
遅延に関する信頼度の高い決定がなされ得る。本発明は
かかる遅延試験を可能ならしめるものである。Another characteristic of CMOS LSI and VLSI circuit technology is that if process variation deteriorates the delay characteristics of the circuit, the entire single chip on the wafer will also deteriorate, and all circuits will deteriorate almost as well. . Therefore, if a CMOS LSI or VLSI chip can still make meaningful delay measurements on the chip when it is still part of the wafer, a reliable decision can be made regarding the delay of all circuits on that chip. The present invention enables such a delay test.

本発明の目的はチップの周辺にシフトレジスタからなる
試験回路を有するCMOS LSI又はVLSI集積回路を用いるこ
とにより達成される。シフトレジスタはチップのI/Oパ
ッドのそれぞれに物理的に対応する段、又は記憶場所を
有する。シフトレジスタは、普通は、チップを機能的に
試験するテスタにより用いられる。この試験方法は1981
年12月21日付出願の米国特許出願第332,866号明細書に
記載されている。The object of the present invention is achieved by using a CMOS LSI or VLSI integrated circuit having a test circuit composed of a shift register around the chip. The shift register has a stage, or memory location, that physically corresponds to each of the chip's I / O pads. Shift registers are commonly used by testers to functionally test chips. This test method is 1981
No. 332,866, filed December 21, 2010.

テスタからシフトレジスタに信号を１回反転させてゲー
トする付加回路が用いられる。全ての段のシフトレジス
タは開放され、従って信号はシフトレジストを通過し、
出力に現われる。シフトレジスタをこのように動作させ
る時、これはリング発振器と呼ばれる。リング発振器の
各段は信号を２回反転させ、従って、前記の付加回路の
１回反転と合せて、出力に現われる信号はテスタが初め
に送出したものを反転させたものになる。付加回路はこ
の出力信号を、検出用テスタ、及び再びリング発振器を
循環するようにインバータにゲートする。リング発振器
内の回路の数によって分割されるリング発振器の全ての
段を介する信号の経過時間は、チップ上の任意の回路を
介する信号遅延時間の測定値となる。というのは、プロ
セス変動はチップ上の全ての回路に等しく影響するから
である。それゆえ、チップ上の単一の回路を介する信号
の遅延時間はリング発振器内の多数の所定数の回路を介
する信号の遅延時間を測定することによって決定するこ
とができる。An additional circuit that inverts the signal from the tester to the shift register once and gates the signal is used. The shift registers in all stages are open, so the signal passes through the shift register,
Appears in the output. When operating the shift register in this way, it is called a ring oscillator. Each stage of the ring oscillator inverts the signal twice, so, in combination with the one-time inversion of the additional circuitry described above, the signal appearing at the output is the inverse of what the tester originally delivered. The additional circuit gates this output signal to the tester for detection and to the inverter again to circulate the ring oscillator. The transit time of a signal through all stages of the ring oscillator divided by the number of circuits in the ring oscillator is a measure of the signal delay time through any circuit on the chip. This is because process variations affect all circuits on the chip equally. Therefore, the delay time of a signal through a single circuit on a chip can be determined by measuring the delay time of a signal through a number of predetermined circuits within a ring oscillator.

以下に本発明の一実施例を図面を参照して説明する。し
かしながら、実施例は本発明の基本的概念を説明するた
めのものであって、本発明を限定するものではない。本
発明は特許請求の範囲の記載により最良に定められるも
のである。An embodiment of the present invention will be described below with reference to the drawings. However, the examples are intended to illustrate the basic idea of the invention and are not intended to limit the invention. The invention is best defined by the following claims.

第１図からわかるように、本発明はI/Oドライバ16によ
り一連のI/Oパッドに接続された内部回路12を含む集積
回路10の一部で与えられる。本実施例の集積回路はCMOS
VLSIを用い、256個のI/Oパッド14を有する。DI,A,B,C,
D,E及びDOとラベルされた７個のI/Oパッド14がテスタの
入出力制御及びクロック制御回路18に接続される。各パ
ッド14（上記の試験パッド及び接地と電源結線に用いら
れるパッドを例外として）に接続された段を有するシフ
トレジスタ20がチップ10の周囲に形成される。シフトレ
ジスタは1981年12月21日付出願の米国特許出願第332,86
6号明細書に記載されたようにチップを機能的に試験す
るために通常は用いられる。しかしながら、本発明にお
いてはシフトレジスタは遅延時間を測定する時のリング
発振器として用いられる。その動作は全て入出力制御及
びクロック制御回路18により制御される。As can be seen in FIG. 1, the present invention is provided in a portion of an integrated circuit 10 that includes an internal circuit 12 connected to a series of I / O pads by an I / O driver 16. The integrated circuit of this embodiment is CMOS
It uses VLSI and has 256 I / O pads 14. DI, A, B, C,
Seven I / O pads 14 labeled D, E and DO are connected to the input / output control and clock control circuit 18 of the tester. A shift register 20 is formed around the chip 10 having a stage connected to each pad 14 (with the exception of the test pads and pads used for grounding and power connection above). The shift register is US Patent Application No. 332,86 filed December 21, 1981.
It is commonly used to functionally test chips as described in US Pat. However, in the present invention, the shift register is used as a ring oscillator when measuring the delay time. All the operations are controlled by the input / output control and clock control circuit 18.

第２図及び３図は各パッド用のシフトレジスタ段及びI/
O回路をそれぞれ示す。第２図はシフトレジスタ段で、
それが入力パッドに関係した時の構成を示し、又、第３
図はシフトレジスタ段が出力パッドに関係する時の構成
を示す。各シフトレジスタ段は４個のインバータ44〜50
と６個の転送ゲートT1〜T6を有する。本実施例において
はシフトレジスタはリング発振器として用いられる。本
実施例においては、転送ゲートT1,T3及びT5は制御信号
によってオンされる。これにより、リング発振器の第１
段に入力された信号が最終段の出力に転送されることが
可能になる。各段は２個のインバータを有し、従ってリ
ング発振器の出力は入力と同じ極性である。信号はリン
グ発振器の各段で５回の回路遅延を受ける。すなわち、
３個の転送ゲートと２個のインバータのそれぞれで回路
遅延を受ける。2 and 3 show the shift register stage and I / O for each pad.
O circuits are shown respectively. Figure 2 shows the shift register stage
It shows the configuration as it relates to the input pad, and
The figure shows the configuration when the shift register stage is associated with the output pad. Each shift register stage has four inverters 44-50
And six transfer gates T1 to T6. In this embodiment, the shift register is used as a ring oscillator. In this embodiment, the transfer gates T1, T3 and T5 are turned on by the control signal. As a result, the first ring oscillator
The signal input to the stage can be transferred to the output of the final stage. Each stage has two inverters, so the output of the ring oscillator is the same polarity as the input. The signal undergoes five circuit delays at each stage of the ring oscillator. That is,
Circuit delay is caused in each of the three transfer gates and the two inverters.

第４図が示すように、クロック信号A,B,C,D及びＥの入
力パッドはそれぞれ入力バッファ22に接続される。入力
バッファ22は入力パッドを介してクロック信号を受け、
それぞれのクロック信号に対し相補のの二つの信号を出
力する。第５図は入力バッファ22の１つの回路として信
号Ａに用いられるものの回路を示す。抵抗器56及びダイ
オード58及び59は入力保護回路を構成する。相補の二つ
の信号A,はインバータ52及び54により与えられ。論理
信号として高レベルの時に真である他の２つの信号B,C
に対する入力バッファとしては第５図のものと同等の回
路を用いる。論理信号として低レベルの時に真である２
つの信号Ｄ及びＥに対する入力バッファとしては出力信
号の極性が反転されることを除いて第５図のものと同等
の回路を用いる。第６図はNANDゲート60〜78及びインバ
ータ80〜106からなるデコーダを示す。このデコーダは
入力バッファＡ〜Ｅからの相補的クロック信号をデコー
ドし、信号AE,BE,CE,DE,R及びそれらの相補信号を生成
する。As shown in FIG. 4, the input pads of the clock signals A, B, C, D and E are connected to the input buffer 22, respectively. The input buffer 22 receives the clock signal via the input pad,
Two signals complementary to each clock signal are output. FIG. 5 shows a circuit which is used for the signal A as one circuit of the input buffer 22. The resistor 56 and the diodes 58 and 59 form an input protection circuit. The two complementary signals A, are provided by inverters 52 and 54. The other two signals B and C that are true when they are high level as logic signals
A circuit equivalent to that of FIG. 5 is used as the input buffer for the. 2 which is true when it is at a low level as a logic signal
As an input buffer for the two signals D and E, a circuit equivalent to that of FIG. 5 is used except that the polarity of the output signal is inverted. FIG. 6 shows a decoder composed of NAND gates 60 to 78 and inverters 80 to 106. This decoder decodes the complementary clock signals from the input buffers AE and produces the signals AE, BE, CE, DE, R and their complementary signals.

以下の説明では電圧レベルが低い時に真である論理信号
を示すためにアステリスクすなわち^＊を用いる。例え
ば、信号Ｒは高レベルの時に真であり、信号Ｒ^＊は低レ
ベルの時に真である。用いられるアステリスクは回路図
の信号名上のバーと同等の意味を有する。多くの信号名
は個々の信号名の組合わせなので、例えば、信号AEは２
つの信号Ａ及びＥの論理積（AND）の結果であるので、
あいまいさを避けるためにアステリスクと共にかっこす
なわち（ ）が用いられることがある。従って、（AE）
^＊は信号Ａ及びＥが共に低い時に真である信号AEを意味
し、一方（Ａ）^＊Ｅは信号Ａが低くＥが高い時に真であ
る信号を意味する。The following description uses an asterisk or ^* to indicate a logic signal that is true when the voltage level is low. For example, signal R is true at high level and signal R ^* is true at low level. The asterisk used has the same meaning as the bar on the signal name of the schematic. For example, signal AE is 2 because many signal names are combinations of individual signal names.
Since it is the result of the logical product (AND) of the two signals A and E,
Parentheses or () may be used with asterisks to avoid ambiguity. Therefore, (AE)
^* Means a signal AE that is true when both signals A and E are low, while (A) ^* E means a signal that is true when signal A and E are high.

第７図に示されるように、出力バッファ116はインバー
タ114及びAND−OR−INVERTゲート112により駆動され
る。ゲート112はDOI及びDOEのいずれかを入力として選
択する。DOIは内部回路12の一部として作られたチップ1
0の内部シフトレジスタからのデータ出力信号である。D
OEは外部シフトレジスタ20からのデータ出力信号であ
る。転送ゲートT3及びT4と２つのインバータ108および1
10は外部シフトレジスタの最終段のスレーブラッチであ
る。本実施例では、これはリング発振器の出力である。
信号Ｅが真の時はDOEが出力バッファに対して選択さ
れ、信号Ｅが偽の時はDOIが選択される。AND−OR−INVE
RTゲート112の出力SO（シフトアウト）はインバータ114
により反転され、出力バッファ及び入力選択回路に進
む。AND−OR−INVERTゲート120は（DI）^＊又はSOのいず
れかを選択するために用いられる。（DI）^＊はテスタか
らのデータ入力信号であり、SOは出力選択回路からのデ
ータ出力信号である。２個の転送ゲートT1及びT2とイン
バータ122及び124は外部シフトレジスタの初段のマスタ
ラッチである。As shown in FIG. 7, the output buffer 116 is driven by an inverter 114 and an AND-OR-INVERT gate 112. Gate 112 selects either DOI or DOE as an input. DOI is a chip 1 made as part of internal circuit 12
0 is the data output signal from the internal shift register. D
OE is a data output signal from the external shift register 20. Transfer gates T3 and T4 and two inverters 108 and 1
Reference numeral 10 is a slave latch at the final stage of the external shift register. In this example, this is the output of the ring oscillator.
DOE is selected for the output buffer when signal E is true, and DOI is selected when signal E is false. AND-OR-INVE
The output SO (shift out) of the RT gate 112 is the inverter 114
Is inverted by the input signal and goes to the output buffer and the input selection circuit. AND-OR-INVERT gate 120 is used to select either (DI) ^* or SO. (DI) ^* is a data input signal from the tester, and SO is a data output signal from the output selection circuit. The two transfer gates T1 and T2 and the inverters 122 and 124 are the master latches of the first stage of the external shift register.

信号Ｒが真の時はSOが入力として選択され、信号Ｒが偽
の時は（DI）^＊が選択される。第６図に示される３入力
NANDゲート78及びインバータ90は信号Ｒの生成のため用
いられる。信号Ｒは信号A,B及びＣが真の時は常に真で
ある。When the signal R is true, SO is selected as an input, and when the signal R is false, (DI) ^* is selected. 3 inputs shown in Fig. 6
NAND gate 78 and inverter 90 are used to generate signal R. Signal R is true whenever signals A, B and C are true.

第８図にタイミング図を示す。時刻t1でテスタは入力信
号A,B及びＥを立ち上がらせる。第６図のクロックデコ
ーダ回路は第５図に示した入力バッファからの信号Ａ〜
Ｅ及びそれらの相補信号をデコードし、３つの高レベル
信号AE,BE及びDEと１つの低レベル信号CEを生成する。
これら４つの信号は第２及び３図に示された転送ゲート
T1,T3及びT5をオンにし、転送ゲートT2及びT4をオフに
する。これはAND−OR−INVERTゲート120の出力における
信号（第７図に示される）がリング発振器を通過するこ
とを可能にする。信号Ｃは低レベルなので３入力NANDゲ
ート78（第６図）により信号Ｒ^＊が高レベルになり、信
号（DI）^＊がリング発振器に対する入力として選択され
る。The timing diagram is shown in FIG. At time t1, the tester raises the input signals A, B and E. The clock decoder circuit shown in FIG. 6 has the signals A to A from the input buffer shown in FIG.
E and their complementary signals are decoded to produce three high level signals AE, BE and DE and one low level signal CE.
These four signals are the transfer gates shown in FIGS.
Turn on T1, T3 and T5 and turn off transfer gates T2 and T4. This allows the signal at the output of AND-OR-INVERT gate 120 (shown in FIG. 7) to pass through the ring oscillator. Since signal C is low, the 3-input NAND gate 78 (FIG. 6) causes signal R ^{* to} go high and signal (DI) ^* to be selected as the input to the ring oscillator.

AND−OR−INVERTゲート120により反転された信号（DI）
^＊は、リング発振器を構成するシフトレジスタの各段を
順次シフトしていき、信号DOEとしてシフトレジスタの
最終段にあらわれる。信号Ｅは高レベルなので第７図に
示された出力回路は信号SOとして信号DOEをテスタに通
過させる。テスタは、信号SOの到着を検出した後、信号
Ｃを立ち上がらせる。これは第８図の時刻t2で示され
る。時刻t1以前及び時刻t2の後におけるデータ入力信号
DIが網目模様で示されており、これは信号に対する注意
不要状態を示す。信号Ｃが高レベルになると、第６図の
３入力NANDゲート78は信号Ｒを高レベルに、信号Ｒ^＊を
低レベルにする。次に、AND−OR−INVERTゲートはリン
グ発振器に対する入力として（DI）^＊に代えて信号SOを
選択する。信号AE,BE,CE及びDEは信号Ｃが高レベルにな
っても影響を受けず、従って転送ゲートT1,T3及びT5は
オンのままで、T2及びT4はオフのままになる。信号SOは
信号（DI）^＊を反転したものなので（AND−OR−INVERT
ゲート120により反転される）、出力信号SOが再び入力
に印加される前に反転されるとリング発振器は方形波を
生成する。方形波の周期は、リング発振器での遅延時間
と入出力選択回路での遅延時間との和の二倍の時間に等
しい。テスタは第７図に示される出力回路を通しての信
号SOのそれぞれの変化を検知し、測定された時間を用い
てリング発振器に含まれる回路の全てに対する平均の回
路遅延時間を決定する。リング発振器はテスタがタイミ
ング信号A,B,C及びＤを変えるまで発振する。AND-OR-INVERT Gate 120 inverted signal (DI)
^* Appears in the final stage of the shift register as a signal DOE by sequentially shifting each stage of the shift register that constitutes the ring oscillator. Since the signal E is at a high level, the output circuit shown in FIG. 7 passes the signal DOE to the tester as the signal SO. The tester causes the signal C to rise after detecting the arrival of the signal SO. This is shown at time t2 in FIG. Data input signal before time t1 and after time t2
The DI is shown in a cross-hatched pattern, which indicates a signal needless attention. When the signal C goes high, the 3-input NAND gate 78 of FIG. 6 brings the signal R high and the signal R ^* low. The AND-OR-INVERT gate then selects signal SO instead of (DI) ^* as input to the ring oscillator. The signals AE, BE, CE and DE are unaffected by the high level of the signal C, so that the transfer gates T1, T3 and T5 remain on and T2 and T4 remain off. Since the signal SO is the inversion of the signal (DI) ^* (AND-OR-INVERT
The ring oscillator produces a square wave when the output signal SO is inverted before being applied to the input again (inverted by gate 120). The period of the square wave is equal to twice the sum of the delay time in the ring oscillator and the delay time in the input / output selection circuit. The tester senses each change in the signal SO through the output circuit shown in FIG. 7 and uses the measured time to determine the average circuit delay time for all of the circuits included in the ring oscillator. The ring oscillator oscillates until the tester changes the timing signals A, B, C and D.

リング発振器はテスタがその遅延時間測定に用いる方形
波を生成する。チップが256個のI/Oパッドを有する場合
リング発振器及び付加回路は個々の回路遅延時間の1250
倍以上（２個のインバータと３個の転送ゲート、それぞ
れはシフトレジスタの１段当り１回路の遅延時間を有す
る）を有することになる。上記のように、CMOS技術にお
ける工程の変動は特徴的な時間遅延を生じる各形態の回
路欠陥についてチップ上の全ての回路に等しく影響する
ので、リング発振器は回路の遅延時間の特徴的な差を12
50倍以上にすることになり、従って測定が一層容易にな
る。リング発振器の方形波出力の立ち上がり、立下がり
部分はプローブのインダクタンスにより劣化され、従っ
て方形波はこれに重畳したリンギングにより台形状にな
る。しかしながら、波形は反復しており、波形の時間幅
を決定するためには、波形の立ち上がり、立ち下がり部
分の任意のレベルでカウンタをトリガしさえすればよ
い。リング発振器を通すと信号は反転するので、リング
発振器及び付加回路を通しての全遅延時間は波形周期の
半分である。The ring oscillator produces a square wave that the tester uses to measure its delay time. If the chip has 256 I / O pads, the ring oscillator and additional
More than twice (two inverters and three transfer gates, each having a delay time of one circuit per shift register stage). As noted above, ring oscillators account for the characteristic differences in circuit delay time because process variations in CMOS technology affect all circuits on a chip equally for each form of circuit defect that causes a characteristic time delay. 12
It will be 50 times or more, and thus the measurement will be easier. The rising and falling portions of the square wave output of the ring oscillator are deteriorated by the inductance of the probe, so that the square wave becomes trapezoidal due to the ringing superimposed on it. However, the waveform is repetitive, and in order to determine the time width of the waveform, it suffices to trigger the counter at any level on the rising and falling portions of the waveform. Since the signal is inverted when passing through the ring oscillator, the total delay time through the ring oscillator and the additional circuit is half the waveform period.

CMOS LSI及びVLSIチップがウエハの一部である場合リン
グ発振器はこれらのチップの遅延試験の問題を解決す
る。CMOS回路は直流を使用した場合電力消費が殆んどな
いので、チップが正常に用いられる限りリング発振器に
よるチップの電力消費はほとんど生じない。When CMOS LSI and VLSI chips are part of the wafer, ring oscillators solve the problem of delay testing these chips. Since the CMOS circuit consumes almost no power when DC is used, the chip consumes almost no power as long as the chip is normally used.

リング発振器は、又、複数の形態の回路欠陥のうちのど
れがシステムに生じているかを検出するために、任意の
パッケージレベル、すなわち、集積回路パッケージレベ
ル、印刷配線板レベル、又はシステムレベルなどにおけ
る遅延試験にも使用され得る。CMOS回路は電圧や温度の
増加に非常に敏感である。すなわち、供給電圧の減少又
は周囲温度の増加によりCMOS回路の信号遅延時間は回路
欠陥の形態の関数として予測できる態様で増加する。し
たがってリング発振器は、チップ温度の増加をもたらす
不良ダイボンディングを検出するパッケージレベルで、
又は、チップを低電圧にする電力ピンのコールドソルダ
接合を検出する印刷配線板レベルで使用され得る。リン
グ発振器は又不良設計又は挿入フィルタにより生ずるホ
ットスポットを見出すための、又は不良設計、結線不
良、低い供給電源などにより惹起される低電圧の発生を
チェックするシステムレベルでも使用可能である。遅延
時間の変化はシステムにおける特定の回路欠陥に関連し
ておりかつ該回路欠陥はその回路欠陥の特徴的な時間遅
延を測定することによって検出できるので、チップに関
して測定された初めの遅延時間の記録は保守が可能であ
り、又、新たに測定された値の変化は回路欠陥を検出す
るために使用可能である。Ring oscillators are also used at any package level, such as the integrated circuit package level, the printed wiring board level, or the system level, to detect which of a number of forms of circuit defects are present in the system. It can also be used for delay testing. CMOS circuits are very sensitive to increasing voltage and temperature. That is, as the supply voltage decreases or the ambient temperature increases, the signal delay time of a CMOS circuit increases in a predictable manner as a function of the form of circuit defects. Therefore, ring oscillators can be used at the package level to detect defective die bonding that results in increased chip temperature.
Alternatively, it can be used at the printed wiring board level to detect cold solder joints on power pins that bring the chip to a low voltage. Ring oscillators can also be used at the system level to find hot spots caused by faulty designs or insertion filters, or to check for low voltage generation caused by faulty designs, faulty connections, low supply voltage, etc. A record of the initial delay time measured for the chip, since the change in delay time is associated with a particular circuit defect in the system and the circuit defect can be detected by measuring the characteristic time delay of the circuit defect. Are maintainable, and changes in the newly measured value can be used to detect circuit defects.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明のチップの概略的な上面平面図である。
第２図は入力パッド及び関連するラッチの概略図であ
る。第３図は出力パッド及び関連するラッチの概略図で
ある。第４図はクロック制御回路への相補的入力を与え
る場合の概略図である。第５図は第４図の入力バッファ
の概略図である。第６図はチップの試験を制御するタイ
ミング信号を生成するために用いられるクロック制御回
路の概略図である。第７図はチップの試験部分の出力及
び入力回路の概略図である。第８図はリング発振器の種
々の動作を示すタイミング図である。 10……集積回路、12……内部回路、14……I/Oパッド、1
6……I/Oドライバ、18……テスタの入出力制御及びクロ
ック制御回路、20……シフトレジスタ、40,42,44〜50,5
2,54,80〜106,108,110,114,122,124……インバータ、T1
〜T6……転送ゲート、AE,BE,DE……高レベル信号、CE…
…低レベル信号、▲▼，▲▼，▲▼……A
E,BE,DEの相補信号、Ａ〜Ｅ……クロック信号、〜
……Ａ〜Ｅに相補な信号、56……抵抗器、58,59……ダ
イオード、60〜78……NANDゲート、DOI,DOE……データ
出力信号、116……出力バッファ、118……入力バッフ
ァ、112,120……AND−OR−INVERTゲート。FIG. 1 is a schematic top plan view of a chip of the present invention.
FIG. 2 is a schematic diagram of the input pad and associated latch. FIG. 3 is a schematic diagram of output pads and associated latches. FIG. 4 is a schematic diagram for providing complementary inputs to the clock control circuit. FIG. 5 is a schematic diagram of the input buffer of FIG. FIG. 6 is a schematic diagram of the clock control circuit used to generate the timing signals that control the testing of the chip. FIG. 7 is a schematic diagram of the output and input circuits of the test portion of the chip. FIG. 8 is a timing diagram showing various operations of the ring oscillator. 10 …… Integrated circuit, 12 …… Internal circuit, 14 …… I / O pad, 1
6 …… I / O driver, 18 …… Tester input / output control and clock control circuit, 20 …… Shift register, 40,42,44 to 50,5
2,54,80 to 106,108,110,114,122,124 …… Inverter, T1
~ T6 …… Transfer gate, AE, BE, DE …… High level signal, CE…
… Low level signal, ▲ ▼, ▲ ▼, ▲ ▼ …… A
Complementary signals of E, BE, DE, AE ... Clock signal, ~
...... Complementary signal to A to E, 56 ...... Resistor, 58,59 ...... Diode, 60 to 78 ...... NAND gate, DOI, DOE ...... Data output signal, 116 ...... Output buffer, 118 ...... input Buffer, 112,120 ... AND-OR-INVERT gate.

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Continuation of front page (51) Int.Cl. ⁶ Identification number Office reference number FI technical display location H01L 27/04

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】半導体ウエハ上の複数の集積回路チップに
おける一つの集積回路チップとして形成され、前記一つ
の集積回路チップはその上に一つのシフトレジスタ回路
を有し、前記一つのシフトレジスタ回路は制御信号に応
答して前記半導体ウエハ上の前記複数の集積回路チップ
における他の集積回路チップ上のシフトレジスタ回路に
選択的に接続されてリング発振器を形成する、前記一つ
の集積回路チップの欠陥検出方法であって、 前記制御信号を前記複数のシフトレジスタ回路に供給し
て前記リング発振器を形成するステップと、 前記複数の集積回路チップが今だ前記半導体ウエハの一
部分である時前記リング発振器の発振周期を測定し記録
するステップと、 前記リング発振器の測定された発振周期を用いて、前記
一つの集積回路チップが今だ前記半導体ウエハの一部分
である時、特徴的な時間遅延を生起する欠陥を示す有意
的な時間遅延を検出するステップと、からなる、集積回
路チップの欠陥検出方法。1. A semiconductor wafer is formed as one integrated circuit chip among a plurality of integrated circuit chips, the one integrated circuit chip has one shift register circuit thereon, and the one shift register circuit is Detecting defects in one integrated circuit chip selectively connected to shift register circuits on other integrated circuit chips in the plurality of integrated circuit chips on the semiconductor wafer to form a ring oscillator in response to a control signal. Providing a control signal to the plurality of shift register circuits to form the ring oscillator; and oscillating the ring oscillator when the plurality of integrated circuit chips are still part of the semiconductor wafer. Measuring and recording a period, and using the measured oscillation period of the ring oscillator, the one integrated circuit chip When There is a portion of the semiconductor wafer but now detecting a significant time delays which indicates a defect that occurs the characteristic time delay, consisting of an integrated circuit chip defect detection methods. 【請求項２】半導体ウエハ上の複数の集積回路チップに
おける一つとして形成された一つの集積回路チップの欠
陥検出装置であって、 制御信号に応答して前記半導体ウエハ上の前記複数の集
積回路チップにおける他の集積回路チップ上のシフトレ
ジスタ回路に選択的に接続されてリング発振器を形成す
る、前記一つの集積回路チップ上の一つのシフトレジス
タ回路と、 前記制御信号を前記複数のシフトレジスタ回路に供給し
て前記リング発振器を形成する手段と、 前記複数の集積回路チップが今だ前記半導体ウエハの一
部分である時前記リング発振器の発振周期を測定し記録
する手段と、 前記リング発振器の測定された発振周期を用いて、前記
一つの集積回路チップが今だ前記半導体ウエハの一部分
である時に、特徴的な時間遅延を生起する欠陥を示す有
意的な時間遅延を検出する手段と、を具備してなる、集
積回路チップの欠陥検出装置。2. A defect detecting device for one integrated circuit chip formed as one of a plurality of integrated circuit chips on a semiconductor wafer, wherein the plurality of integrated circuits on the semiconductor wafer are responsive to a control signal. One shift register circuit on the one integrated circuit chip that is selectively connected to a shift register circuit on another integrated circuit chip in the chip to form a ring oscillator; and the control signals for the plurality of shift register circuits. Means for forming the ring oscillator, and means for measuring and recording the oscillation period of the ring oscillator when the plurality of integrated circuit chips are still part of the semiconductor wafer; Generated oscillation period to cause a characteristic time delay when the one integrated circuit chip is still part of the semiconductor wafer. And a means for detecting a significant time delay indicative of a defective defect.