JPH079973B2 - Semiconductor integrated circuit device - Google Patents
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- JPH079973B2 JPH079973B2 JP2305031A JP30503190A JPH079973B2 JP H079973 B2 JPH079973 B2 JP H079973B2 JP 2305031 A JP2305031 A JP 2305031A JP 30503190 A JP30503190 A JP 30503190A JP H079973 B2 JPH079973 B2 JP H079973B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路装置に関し、特に、複数個
の半導体集積回路ブロックが絶縁膜を介して隣接してな
る半導体集積回路装置に関するものである。The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device in which a plurality of semiconductor integrated circuit blocks are adjacent to each other with an insulating film interposed therebetween. is there.
［従来の技術］ 第７図は、この種の従来の半導体集積回路装置を示す概
略断面図である。図において、半導体または絶縁体から
なる基板10の上には、互いに距離Ｌを隔ててディジタル
回路ブロック１とアナログ回路ブロック２とが形成され
ている。これらの２つの回路ブロックは、少なくとも半
導体層を含んで構成され、互いに区別された機能を有す
る半導体集積回路ブロックである。ディジタル回路ブロ
ック１とアナログ回路ブロック２とは、互いに絶縁され
るように絶縁層20が基板10の上に形成されている。[Prior Art] FIG. 7 is a schematic sectional view showing a conventional semiconductor integrated circuit device of this type. In the figure, a digital circuit block 1 and an analog circuit block 2 are formed at a distance L from each other on a substrate 10 made of a semiconductor or an insulator. These two circuit blocks are semiconductor integrated circuit blocks configured to include at least a semiconductor layer and having functions that are distinguished from each other. An insulating layer 20 is formed on the substrate 10 so that the digital circuit block 1 and the analog circuit block 2 are insulated from each other.
［発明が解決しようとする課題］ 第７図に示す従来の半導体集積回路装置によれば、２つ
の半導体集積回路ブロックとして、ディジタル回路ブロ
ック１とアナログ回路ブロック２とが距離Ｌを隔てて隣
接している。そのため、たとえば、ディジタル回路ブロ
ック１の発生するノイズがアナログ回路ブロック２に悪
影響を及ぼす場合があった。これを防止するために、デ
ィジタル回路ブロック１とアナログ回路ブロック２との
間の距離Ｌを大きくすることが考えられる。しかしなが
ら、半導体集積回路装置を構成する回路ブロック間の距
離Ｌを大きくすると、半導体集積回路装置における回路
ブロックの集積度が低下するという問題があった。[Problems to be Solved by the Invention] According to the conventional semiconductor integrated circuit device shown in FIG. 7, as two semiconductor integrated circuit blocks, a digital circuit block 1 and an analog circuit block 2 are adjacent to each other with a distance L therebetween. ing. Therefore, for example, noise generated by the digital circuit block 1 may adversely affect the analog circuit block 2. In order to prevent this, it can be considered to increase the distance L between the digital circuit block 1 and the analog circuit block 2. However, if the distance L between the circuit blocks forming the semiconductor integrated circuit device is increased, there is a problem that the degree of integration of the circuit blocks in the semiconductor integrated circuit device is reduced.
そこで、この発明は、上記のような問題点を解決するた
めになされたもので、各半導体集積回路ブロックがノイ
ズに影響されず、ノイズからシールドされ得る半導体集
積回路装置の構造を提供することを目的とする。Therefore, the present invention has been made to solve the above problems, and provides a structure of a semiconductor integrated circuit device in which each semiconductor integrated circuit block is not affected by noise and can be shielded from noise. To aim.
［課題を解決するための手段］ この発明に従った半導体集積回路装置は、第１の半導体
集積回路ブロックと、第２の半導体集積回路ブロック
と、導電部分とを備える。第１の半導体集積回路ブロッ
クは、所定の基板の上に形成されている。第２の半導体
集積回路ブロックは、第１の半導体集積回路ブロックに
絶縁膜を介して隣接するように形成されている。導電部
分は、第１の半導体集積回路ブロックと第２の半導体集
積回路ブロックとの間の、または第１の半導体集積回路
ブロックと第２の半導体集積回路ブロックとのいずれか
一方の周辺の、少なくとも１箇所に形成されている。こ
の導電部分は、第１の半導体集積回路ブロックと第２の
半導体集積回路ブロックとから絶縁されており、所定の
固定電位に保たれている。またこの導電部分は、半導体
基板の表面から上方に延びるように柱状に設けられると
ともに、半導体基板表面をシードとして結晶化された、
不純物を含有する半導体層からなる柱状導電層を含む。[Means for Solving the Problem] A semiconductor integrated circuit device according to the present invention includes a first semiconductor integrated circuit block, a second semiconductor integrated circuit block, and a conductive portion. The first semiconductor integrated circuit block is formed on a predetermined substrate. The second semiconductor integrated circuit block is formed so as to be adjacent to the first semiconductor integrated circuit block via an insulating film. At least the conductive portion is provided between the first semiconductor integrated circuit block and the second semiconductor integrated circuit block, or at the periphery of either one of the first semiconductor integrated circuit block and the second semiconductor integrated circuit block. It is formed in one place. This conductive portion is insulated from the first semiconductor integrated circuit block and the second semiconductor integrated circuit block, and is kept at a predetermined fixed potential. Further, the conductive portion is provided in a columnar shape so as to extend upward from the surface of the semiconductor substrate, and is crystallized using the surface of the semiconductor substrate as a seed.
It includes a columnar conductive layer formed of a semiconductor layer containing impurities.
［作用］ この発明においては、第１の半導体集積回路ブロックと
第２の半導体集積回路ブロックとの間、または各半導体
集積回路ブロックの周辺には、導電部分が形成されてい
る。この導電部分は各半導体集積回路ブロックから絶縁
されて固定電位に保たれている。そのため、第１の半導
体集積回路ブロックにおいてノイズが発生したとして
も、そのノイズは導電部分まで達するだけで、隣接する
第２の半導体集積回路ブロックの内部までは到達しな
い。これは、各半導体集積回路ブロックの周辺部分に存
在する寄生容量を介して伝達されるノイズが、固定電位
に保たれた導電部分によって阻まれることにより、隣接
する半導体集積回路ブロックに影響を及ぼすノイズが低
減されるからである。[Operation] In the present invention, the conductive portion is formed between the first semiconductor integrated circuit block and the second semiconductor integrated circuit block or around each semiconductor integrated circuit block. This conductive portion is insulated from each semiconductor integrated circuit block and kept at a fixed potential. Therefore, even if noise is generated in the first semiconductor integrated circuit block, the noise only reaches the conductive portion and does not reach the inside of the adjacent second semiconductor integrated circuit block. This is because the noise transmitted through the parasitic capacitance existing in the peripheral portion of each semiconductor integrated circuit block is blocked by the conductive portion kept at a fixed potential, thereby affecting the adjacent semiconductor integrated circuit block. Is reduced.
またこの発明においては、導電部分が、半導体基板表面
から上方に延びるように柱状に設けられるとともに、半
導体基板をシードとして結晶化された、不純物を含有す
る半導体層からなる柱状導電層を含み、この柱状導電層
は、第１または第２の半導体集積回路ブロック形成時に
用いられる半導体層の結晶性を高めるために従来から設
けられているシードを、当該半導体集積回路ブロックの
周辺部に柱状に配設し、そのシードに不純物をドープす
るだけで形成することができる。よって、本来、絶縁層
上の半導体層の結晶性を高めるために製造工程において
のみ必要とされていたシードを、製造プロセス終了後に
おいても、半導体集積回路ブロックのノイズのシールド
用に有効に利用される。Further, in the present invention, the conductive portion is provided in a columnar shape so as to extend upward from the semiconductor substrate surface, and includes a columnar conductive layer formed of a semiconductor layer containing impurities crystallized using the semiconductor substrate as a seed. In the columnar conductive layer, seeds conventionally provided to enhance the crystallinity of the semiconductor layer used when forming the first or second semiconductor integrated circuit block are columnarly arranged in the peripheral portion of the semiconductor integrated circuit block. Then, the seed can be formed simply by doping the seed with impurities. Therefore, the seed, which was originally required only in the manufacturing process to improve the crystallinity of the semiconductor layer on the insulating layer, is effectively used for noise shielding of the semiconductor integrated circuit block even after the manufacturing process is completed. It
［発明の実施例］ 以下、この発明の実施例を図について説明する。Embodiments of the Invention Embodiments of the present invention will be described below with reference to the drawings.
第1A図は、この発明の第１の実施例を示す半導体集積回
路装置の概略平面図である。第1B図は、第1A図のIB−IB
線における断面を示す概略断面図である。図において、
ディジタル回路ブロック１とアナログ回路ブロック２と
は、半導体基板100の上で互いに間隔を隔てて形成され
ている。ディジタル回路ブロック１とアナログ回路ブロ
ック２との間には、絶縁層20を介して壁状導電層50が形
成されている。この壁状導電層50は、所定の固定電位、
この場合、接地電位に保たれるように、配線４が壁状導
電層50に接続されている。そのため、ディジタル回路ブ
ロック１とアナログ回路ブロック２との間の容量性結合
が小さくなる。したがって、たとえ、ディジタル回路ブ
ロック１においてノイズが発生したとしても、そのノイ
ズはディジタル回路ブロック１の上部を通じてアナログ
回路ブロック２の内部までは到達せず、壁状導電層50に
達するだけである。その結果、アナログ回路ブロック２
の動作は、ノイズによって影響を受けることはない。な
お、ここでディジタル回路ブロック１で発生するノイズ
としては、たとえば、クロックノイズが挙げられる。FIG. 1A is a schematic plan view of a semiconductor integrated circuit device showing a first embodiment of the present invention. Figure 1B shows IB-IB in Figure 1A.
It is a schematic sectional drawing which shows the cross section in a line. In the figure,
The digital circuit block 1 and the analog circuit block 2 are formed on the semiconductor substrate 100 at intervals. A wall-shaped conductive layer 50 is formed between the digital circuit block 1 and the analog circuit block 2 with an insulating layer 20 interposed therebetween. The wall-shaped conductive layer 50 has a predetermined fixed potential,
In this case, the wiring 4 is connected to the wall-shaped conductive layer 50 so as to be kept at the ground potential. Therefore, the capacitive coupling between the digital circuit block 1 and the analog circuit block 2 becomes small. Therefore, even if noise is generated in the digital circuit block 1, the noise does not reach the inside of the analog circuit block 2 through the upper portion of the digital circuit block 1, but only reaches the wall-shaped conductive layer 50. As a result, the analog circuit block 2
The operation of is not affected by noise. The noise generated in the digital circuit block 1 may be clock noise, for example.
第2A図は、この発明の第２の実施例を示す半導体集積回
路装置の概略平面図である。第2B図は、第2A図のIIB−I
IB線における断面を示す概略断面図である。この第２の
実施例においては、半導体基板上に形成された絶縁基
板、すなわち絶縁層上に半導体回路が構成される場合、
つまり、SOI（Silicon−on−Insulator）構造を採用し
た半導体集積回路装置が示されている。図において、半
導体基板100の上には、絶縁層21が形成されている。こ
の絶縁層21の上には、互いに間隔を隔てたディジタル回
路ブロック１とアナログ回路ブロック２とが形成されて
いる。これらの２つの回路ブロックを覆うように絶縁層
22が形成されている。また、これらの２つの回路ブロッ
クの間と周囲には、柱状導電層51,52が形成されてい
る。この場合、柱状導電層51は、半導体基板100の表面
に接続するように、その表面から延びるように形成され
ている。この柱状導電層51は、回路ブロック1,2で用い
られる半導体層の結晶性を高めるために半導体基板100
をシードとして単結晶化された半導体から構成され、導
電性を付与するために不純物がドープされている。FIG. 2A is a schematic plan view of a semiconductor integrated circuit device showing a second embodiment of the present invention. Figure 2B shows IIB-I in Figure 2A.
It is a schematic sectional drawing which shows the cross section in a IB line. In the second embodiment, when a semiconductor circuit is formed on an insulating substrate formed on a semiconductor substrate, that is, an insulating layer,
That is, a semiconductor integrated circuit device adopting an SOI (Silicon-on-Insulator) structure is shown. In the figure, an insulating layer 21 is formed on the semiconductor substrate 100. On the insulating layer 21, a digital circuit block 1 and an analog circuit block 2 are formed at a distance from each other. Insulation layer to cover these two circuit blocks
22 are formed. Further, columnar conductive layers 51 and 52 are formed between and around these two circuit blocks. In this case, the columnar conductive layer 51 is formed so as to extend from the surface of the semiconductor substrate 100 so as to be connected thereto. The columnar conductive layer 51 is provided on the semiconductor substrate 100 in order to enhance the crystallinity of the semiconductor layers used in the circuit blocks 1 and 2.
Is used as a seed and is doped with impurities in order to impart conductivity.
このように、絶縁層上に半導体集積回路装置を構成する
場合の一手法として、一定間隔を隔ててシードと呼ばれ
る柱状または壁状の半導体層を設けることは通常行なわ
れている。このシードを半導体集積回路ブロックの周辺
部に配置することによって、本来、絶縁層上の半導体層
の結晶性を高めるために製造工程においてのみ必要とさ
れていたシードを、製造プロセス終了後においても、半
導体集積回路ブロックのノイズのシールド用に供するこ
とができる。As described above, as one method for forming a semiconductor integrated circuit device on an insulating layer, it is usual to provide columnar or wall-shaped semiconductor layers called seeds at regular intervals. By arranging this seed in the peripheral portion of the semiconductor integrated circuit block, the seed originally required only in the manufacturing process in order to enhance the crystallinity of the semiconductor layer on the insulating layer can be used even after the manufacturing process is completed. It can be used for shielding noise from the semiconductor integrated circuit block.
第3A図は、この発明の第３の実施例を示す半導体集積回
路装置の概略平面図である。第3B図は、第3A図のIIIB−
IIIB線における断面を示す部分断面図である。第3C図
は、第3A図のIIIC−IIIC線における断面を示す部分断面
図である。第3D図は、第3A図のIIID−IIID線における断
面を示す部分断面図である。これらの図を参照して、半
導体基板100の上にはディジタル回路ブロック１が形成
されている。このディジタル回路ブロック１を覆うよう
に絶縁層21が形成されている。アナログ回路ブロック２
は、ディジタル回路ブロック１の上方にシールドプレー
ト６を介して形成されている。ディジタル回路ブロック
１およびアナログ回路ブロック２の両側には、半導体か
らなる柱状導電層51,52が、ノイズのシールドとして、
一定間隔で配置されている。柱状導電層51,52の外側に
は、クロック信号線φ1,▲▼，φ2,▲▼が配置
されている。クロック信号線φ１および▲▼、φ２
および▲▼は、柱状導電層51,52の間を通り、アナ
ログ回路ブロック２の所定の部分に接続されている。柱
状導電層51は半導体基板100に接続するように形成され
ているので、所定の固定電位に保たれていることと等価
な状態になっている。アナログ回路ブロック２の上には
絶縁層22を介して外部回路ブロック３が形成されてい
る。外部回路ブロック３は絶縁層23によって覆われてい
る。各回路ブロックの一例として、ディジタル回路ブロ
ック１は算術論理演算回路であり、アナログ回路ブロッ
ク２はＡ−Ｄコンバータであり、外部回路ブロック３は
フォトセンサから構成されるイメージセンサである。こ
の算術論理演算回路（ALU）の論理回路は、ディジタル
回路ブロック１の例として第５図に示されている。ま
た、第４図には、アナログ回路ブロック２の例として２
ビットCMOSA−Ｄコンバータの論理回路が示されてい
る。このように、半導体集積回路装置の一例として画像
信号処理を行なう三次元回路素子が示されている。FIG. 3A is a schematic plan view of a semiconductor integrated circuit device showing a third embodiment of the present invention. Fig. 3B shows IIIB- in Fig. 3A.
FIG. 3 is a partial sectional view showing a section taken along the line IIIB. FIG. 3C is a partial sectional view showing a section taken along line IIIC-IIIC in FIG. 3A. FIG. 3D is a partial sectional view showing a section taken along line IIID-IIID in FIG. 3A. With reference to these figures, a digital circuit block 1 is formed on a semiconductor substrate 100. An insulating layer 21 is formed so as to cover the digital circuit block 1. Analog circuit block 2
Are formed above the digital circuit block 1 via a shield plate 6. On both sides of the digital circuit block 1 and the analog circuit block 2, columnar conductive layers 51 and 52 made of semiconductor are provided as a noise shield.
It is arranged at regular intervals. Clock signal lines φ1, ▲ ▼, φ2, ▲ ▼ are arranged outside the columnar conductive layers 51, 52. Clock signal line φ1 and ▲ ▼, φ2
And (2) pass between the columnar conductive layers 51, 52 and are connected to a predetermined portion of the analog circuit block 2. Since the columnar conductive layer 51 is formed so as to be connected to the semiconductor substrate 100, it is in a state equivalent to being maintained at a predetermined fixed potential. An external circuit block 3 is formed on the analog circuit block 2 via an insulating layer 22. The external circuit block 3 is covered with an insulating layer 23. As an example of each circuit block, the digital circuit block 1 is an arithmetic logic operation circuit, the analog circuit block 2 is an AD converter, and the external circuit block 3 is an image sensor including a photo sensor. The logic circuit of this arithmetic logic unit (ALU) is shown in FIG. 5 as an example of the digital circuit block 1. In addition, in FIG. 4, as an example of the analog circuit block 2,
The logic circuit of a bit CMOS A-D converter is shown. Thus, a three-dimensional circuit element that performs image signal processing is shown as an example of a semiconductor integrated circuit device.
上述のように示される３層積層構造の半導体集積回路装
置においては、下層のディジタル回路ブロック１からア
ナログ回路ブロック２へのノイズは、固定電位に接続さ
れたシールドプレート６によって防止され得る。また、
クロック信号のノイズは、所定の接続部以外においてク
ロック信号線とアナログ回路ブロック２との間に柱状導
電層52が存在しているので、アナログ回路ブロック２に
悪影響を及ぼし難い。In the semiconductor integrated circuit device having the three-layer laminated structure as described above, noise from the lower digital circuit block 1 to the analog circuit block 2 can be prevented by the shield plate 6 connected to a fixed potential. Also,
The noise of the clock signal does not adversely affect the analog circuit block 2 because the columnar conductive layer 52 exists between the clock signal line and the analog circuit block 2 except for the predetermined connection portion.
第６図は、第3A図〜第3D図に示されるような３層積層構
造の半導体集積回路装置の一断面を模式的に描いた図で
ある。第６図を参照して、ｐ型の半導体基板100には、
ディジタル回路ブロック１を構成する素子形成領域を囲
むように分離酸化膜101が形成されている。素子形成領
域には、ｎチャネル型のMOSトランジスタが形成されて
いる。このMOSトランジスタは、ゲート電極103と、ｎ型
不純物拡散領域102とを有する。ディジタル回路ブロッ
ク１を構成する素子の一例として示されたｎチャネル型
MOSトランジスタの上には、化学的気相薄膜成長法（CVD
法）を用いてシリコン酸化膜からなる絶縁層21が形成さ
れている。この絶縁層21の上には、不純物がドープされ
た多結晶シリコンからなるシールドプレート６が形成さ
れている。ディジタル回路ブロック１の周囲には、半導
体基板100の表面をシードとして単結晶化された、不純
物を含むシリコン層からなる柱状導電層51が形成されて
いる。FIG. 6 is a diagram schematically illustrating a cross section of a semiconductor integrated circuit device having a three-layer laminated structure as shown in FIGS. 3A to 3D. Referring to FIG. 6, the p-type semiconductor substrate 100 includes
An isolation oxide film 101 is formed so as to surround an element formation region which constitutes the digital circuit block 1. An n-channel MOS transistor is formed in the element formation region. This MOS transistor has a gate electrode 103 and an n-type impurity diffusion region 102. An n-channel type shown as an example of an element forming the digital circuit block 1.
Chemical vapor deposition (CVD) is used on the MOS transistor.
Method) is used to form the insulating layer 21 made of a silicon oxide film. A shield plate 6 made of polycrystalline silicon doped with impurities is formed on the insulating layer 21. Around the digital circuit block 1, a columnar conductive layer 51 made of a silicon layer containing impurities, which is single-crystallized using the surface of the semiconductor substrate 100 as a seed, is formed.
第２層目には、CMOS/SOI構造からなる素子が、アナログ
回路ブロック２を構成している。ｐ型の半導体層200pと
ｎ型の半導体層200nとが間隔を隔てて形成されている。
ｐ型半導体層200pには、ｎチャネル型MOSトランジスタ
が形成されている。このｎチャネル型MOSトランジスタ
は、ゲート電極203nとｎ型不純物拡散領域202nとを有す
る。ｎ型半導体層200nには、ｐチャネル型MOSトランジ
スタが形成されている。ｐチャネル型MOSトランジスタ
は、ゲート電極203pとｐ型不純物拡散領域202pとを有す
る。一方のｐ型不純物拡散領域202pには、第１層目のMO
Sトランジスタを構成するｎ型不純物拡散領域102が電気
的に接続されている。ｎ型不純物拡散領域102に接続す
るように、不純物がドープされた多結晶シリコンからな
る配線層７が形成されている。この配線層７にはコンタ
クト層９が接続している。このコンタクト層９に接続
し、ｐ型不純物拡散領域202pにも接続するように、タン
グステンシリサイド層からなる配線層８が形成されてい
る。アナログ回路ブロック２の周囲には、柱状導電層51
に接続するように、不純物を含むシリコン層からなる柱
状導電層52が形成されいる。On the second layer, an element having a CMOS / SOI structure constitutes the analog circuit block 2. A p-type semiconductor layer 200p and an n-type semiconductor layer 200n are formed at intervals.
An n-channel MOS transistor is formed on the p-type semiconductor layer 200p. This n-channel type MOS transistor has a gate electrode 203n and an n-type impurity diffusion region 202n. A p-channel type MOS transistor is formed in the n-type semiconductor layer 200n. The p-channel type MOS transistor has a gate electrode 203p and a p-type impurity diffusion region 202p. The MO of the first layer is formed in one of the p-type impurity diffusion regions 202p.
The n-type impurity diffusion region 102 forming the S transistor is electrically connected. A wiring layer 7 made of polycrystalline silicon doped with impurities is formed so as to be connected to n-type impurity diffusion region 102. A contact layer 9 is connected to the wiring layer 7. A wiring layer 8 made of a tungsten silicide layer is formed so as to be connected to this contact layer 9 and also connected to the p-type impurity diffusion region 202p. A columnar conductive layer 51 is provided around the analog circuit block 2.
A columnar conductive layer 52 made of a silicon layer containing impurities is formed so as to be connected to.
第３層目として、CVD法を用いて形成されたシリコン酸
化膜からなる絶縁層22の上に外部回路ブロック３が形成
される。この外部回路ブロック３を構成する素子の一例
としてpnフォトダイオードが示されている。pnフォトダ
イオードは、ｐ型半導体層300に形成されたｎ型不純物
拡散領域302を有する。シリコン酸化膜24にあけられた
コンタクト孔を介して、第１アルミニウム層からなる配
線層41が、ｐ型半導体層300に接続されている。この配
線層41には、第２アルミニウム層からなる配線層42が接
続されている。ｎ型不純物拡散領域302は、配線層41を
介して、第２層目の素子を構成するｎ型不純物拡散領域
202nに接続されている。柱状導電層52の上部には、アル
ミニウムからなる配線層４が接続されている。この配線
層４は接地電位に保たれている。第３層目の素子を覆う
ようにシリコン窒化膜からなる絶縁層23が形成されてい
る。配線層4,42の上にはパッシベーション膜30が形成さ
れている。As the third layer, the external circuit block 3 is formed on the insulating layer 22 made of the silicon oxide film formed by the CVD method. A pn photodiode is shown as an example of an element forming the external circuit block 3. The pn photodiode has an n-type impurity diffusion region 302 formed in the p-type semiconductor layer 300. The wiring layer 41 made of the first aluminum layer is connected to the p-type semiconductor layer 300 through a contact hole formed in the silicon oxide film 24. A wiring layer 42 made of a second aluminum layer is connected to the wiring layer 41. The n-type impurity diffusion region 302 is an n-type impurity diffusion region that constitutes the second layer element via the wiring layer 41.
It is connected to 202n. The wiring layer 4 made of aluminum is connected to the upper portion of the columnar conductive layer 52. The wiring layer 4 is kept at the ground potential. An insulating layer 23 made of a silicon nitride film is formed so as to cover the third layer element. A passivation film 30 is formed on the wiring layers 4 and 42.
このようにして、この発明に従った３層積層構造の半導
体集積回路装置の断面構造の一例が模式的に描かれる。Thus, an example of the cross-sectional structure of the semiconductor integrated circuit device having the three-layer laminated structure according to the present invention is schematically drawn.
なお、上記実施例においては、壁状または柱状導電層と
して不純物を含むシリコン層を用いた例を示したが、少
なくとも導電性を有するものであればよく、高融点金属
シリサイド層等から構成されてもよい。It should be noted that in the above-mentioned embodiment, an example in which a silicon layer containing impurities is used as the wall-shaped or columnar conductive layer has been shown, but it is sufficient if it has at least conductivity, and it is composed of a refractory metal silicide layer or the like. Good.
［発明の効果］ 以上のように、この発明によれば所定の固定電位に保た
れた導電部分が、各半導体集積回路ブロックの間あるい
は周辺部に設けられるので、各半導体集積回路ブロック
をノイズからシールドすることが可能となる。そのた
め、各回路ブロックの周辺に存在する寄生容量を介して
伝達されるノイズが低減され得る。[Effects of the Invention] As described above, according to the present invention, since the conductive portion kept at a predetermined fixed potential is provided between the semiconductor integrated circuit blocks or in the peripheral portion, each semiconductor integrated circuit block is protected from noise. It becomes possible to shield. Therefore, the noise transmitted via the parasitic capacitance existing around each circuit block can be reduced.
またこの発明における導電部分に含まれる柱状導電層
は、半導体集積回路ブロックに用いられる半導体層の結
晶性を高めるために従来から設けられているシードを、
当該半導体集積回路ブロックの周辺部に柱状に配設し、
そのシードに不純物をドープすることによって形成する
ことができる。したがって、従来は製造工程においての
み必要とされていたシードを、不純物のドープ工程を増
加するのみで、製造プロセス終了後においても半導体集
積回路ブロックのノイズのシールド用に有効に供するこ
とができる。したがって、半導体集積回路ブロックに影
響を及ぼすノイズの低減を、製造コストを大幅に上昇さ
せることなく実現するという特有の効果を奏する。In addition, the columnar conductive layer included in the conductive portion in the present invention is a seed that is conventionally provided to enhance the crystallinity of the semiconductor layer used in the semiconductor integrated circuit block,
Arranged in a columnar shape around the semiconductor integrated circuit block,
It can be formed by doping the seed with impurities. Therefore, the seed, which has been conventionally required only in the manufacturing process, can be effectively used for shielding the noise of the semiconductor integrated circuit block even after the manufacturing process is completed, only by increasing the impurity doping process. Therefore, there is a unique effect that the noise that affects the semiconductor integrated circuit block can be reduced without significantly increasing the manufacturing cost.
第1A図は、この発明に従った半導体集積回路装置の第１
実施例を示す概略平面図である。 第1B図は、第1A図のIB−IB線における断面を示す部分断
面図である。 第2A図は、この発明に従った半導体集積回路装置の第２
実施例を示す概略平面図である。 第2B図は、第2A図のIIB−IIB線における断面を示す部分
断面図である。 第3A図は、この発明に従った半導体集積回路装置の第３
実施例を示す概略平面図である。 第3B図は、第3A図のIIIB−IIIB線における断面を示す部
分断面図である。 第3C図は、第3A図のIIIC−IIIC線における断面を示す部
分断面図である。 第3D図は、第3A図のIIID−IIID線における断面を示す部
分断面図である。 第４図は、アナログ回路ブロックの一例として２ビット
Ａ−Ｄコンバータを示す論理回路図である。 第５図は、ディジタル回路ブロックの一例として算術論
理演算回路装置を示す論理回路図である。 第６図は、第3A図〜第3D図に示されるような半導体集積
回路装置の断面構造の一例を模式的に描いた断面図であ
る。 第７図は、従来の半導体集積回路装置を示す概略断面図
である。 図において、１はディジタル回路ブロック、２はアナロ
グ回路ブロック、50は壁状導電層、51,52は柱状導電層
である。 なお、各図中、同一符号は同一または相当部分を示す。FIG. 1A is a first diagram of a semiconductor integrated circuit device according to the present invention.
It is a schematic plan view which shows an Example. FIG. 1B is a partial sectional view showing a section taken along line IB-IB in FIG. 1A. FIG. 2A is a second diagram of the semiconductor integrated circuit device according to the present invention.
It is a schematic plan view which shows an Example. FIG. 2B is a partial sectional view showing a section taken along line IIB-IIB in FIG. 2A. FIG. 3A is a third diagram of the semiconductor integrated circuit device according to the present invention.
It is a schematic plan view which shows an Example. FIG. 3B is a partial sectional view showing a section taken along line IIIB-IIIB in FIG. 3A. FIG. 3C is a partial sectional view showing a section taken along line IIIC-IIIC in FIG. 3A. FIG. 3D is a partial sectional view showing a section taken along line IIID-IIID in FIG. 3A. FIG. 4 is a logic circuit diagram showing a 2-bit AD converter as an example of an analog circuit block. FIG. 5 is a logic circuit diagram showing an arithmetic logic operation circuit device as an example of a digital circuit block. FIG. 6 is a sectional view schematically showing an example of a sectional structure of the semiconductor integrated circuit device as shown in FIGS. 3A to 3D. FIG. 7 is a schematic sectional view showing a conventional semiconductor integrated circuit device. In the figure, 1 is a digital circuit block, 2 is an analog circuit block, 50 is a wall-shaped conductive layer, and 51 and 52 are columnar conductive layers. In each drawing, the same reference numerals indicate the same or corresponding parts.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/04 25/18 27/00 ３０１ Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 25/04 25/18 27/00 301 C
Claims (1)
を介して隣接してなる半導体集積回路装置であって、 所定の半導体基板の表面上に形成された第１の半導体集
積回路ブロックと、 前記第１の半導体集積回路ブロックに絶縁膜を介して隣
接するように形成された第２の半導体集積回路ブロック
と、 前記第１の半導体集積回路ブロックと前記第２の半導体
集積回路ブロックとの間の、または前記第１の半導体集
積回路ブロックと前記第２の半導体集積回路ブロックと
のいずれかの一方の周辺の、少なくとも１箇所に形成さ
れた導電部分とを備え、 前記導電部分は、前記第１の半導体集積回路ブロックと
前記第２の半導体集積回路ブロックとから絶縁されて、
所定の固定電位に保たれており、さらに、 前記導電部分は、前記半導体基板の前記表面から上方に
延びるように柱状に設けられるとともに、前記半導体基
板をシードとして結晶化された、不純物を含有する半導
体層からなる柱状導電層を含む、半導体集積回路装置。1. A semiconductor integrated circuit device in which a plurality of semiconductor integrated circuit blocks are adjacent to each other through an insulating film, the first semiconductor integrated circuit block being formed on a surface of a predetermined semiconductor substrate, A second semiconductor integrated circuit block formed so as to be adjacent to the first semiconductor integrated circuit block via an insulating film, and between the first semiconductor integrated circuit block and the second semiconductor integrated circuit block Or a conductive portion formed in at least one location around one of the first semiconductor integrated circuit block and the second semiconductor integrated circuit block, wherein the conductive portion is the Insulated from the first semiconductor integrated circuit block and the second semiconductor integrated circuit block,
The conductive portion is held at a predetermined fixed potential, and the conductive portion is provided in a columnar shape so as to extend upward from the surface of the semiconductor substrate, and contains an impurity crystallized using the semiconductor substrate as a seed. A semiconductor integrated circuit device including a columnar conductive layer formed of a semiconductor layer.
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| JPS6212147A (en) * | 1985-07-10 | 1987-01-21 | Hitachi Ltd | Master slice type semiconductor device |
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1990
- 1990-11-07 JP JP2305031A patent/JPH079973B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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