JP2002222918A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置に係
り、詳しくは、複数の回路素子が集積される半導体基板
にＧＮＤ（Ground:グランド）パッドが接続されるとと
もにＭＩＳ容量から成る補償容量を介して内部電源が接
続される半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor substrate on which a plurality of circuit elements are integrated, to which a GND (ground) pad is connected and via a compensation capacitor comprising an MIS capacitor. And a semiconductor device to which an internal power supply is connected.
【０００２】[0002]
【従来の技術】半導体装置の代表として知られているＬ
ＳＩ（大規模集積回路）は、半導体基板に所望の機能を
有する内部回路を構成する複数の回路素子が集積され
る。ここで、半導体装置の動作時には、基板に対しては
内部電源が供給されるが、この場合内部電源を安定化す
る（補償する）ように働く、いわゆる補償容量を介して
内部電源を基板に供給することが一般的に行われてい
る。もし、補償容量を用いないで内部電源を直接に基板
に供給すると、内部電源が変動し易くなって、半導体装
置の動作が不安定になる。2. Description of the Related Art L which is known as a representative of a semiconductor device
In an SI (large-scale integrated circuit), a plurality of circuit elements constituting an internal circuit having a desired function are integrated on a semiconductor substrate. Here, during operation of the semiconductor device, an internal power supply is supplied to the substrate. In this case, the internal power supply is supplied to the substrate via a so-called compensation capacitor that functions to stabilize (compensate) the internal power supply. It is generally done. If the internal power is directly supplied to the substrate without using the compensation capacitance, the internal power is likely to fluctuate, and the operation of the semiconductor device becomes unstable.
【０００３】ここで、半導体装置を構成する各回路素子
としては、高集積化が可能で、製造コストの点で優れて
いるＭＯＳ(Metal Oxide Semiconductor)製造技術を利
用して製造されるＭＯＳ型トランジスタが用いられて、
このＭＯＳ型トランジスタが集積されて製造されたＭＯ
Ｓ型半導体装置が主流になってきている。ＭＯＳ型トラ
ンジスタは、周知のように、半導体基板上にゲート絶縁
膜を介して設けられたゲート電極に制御電圧を印加する
ことで、ゲート絶縁膜直下の基板表面に誘起されるチャ
ネルの導電度を制御することを動作原理としている。し
たがって、ゲート絶縁膜の膜質はＭＯＳ型トランジスタ
により構成される半導体装置の要となっていて、このゲ
ート絶縁膜をいかに高信頼性で形成するかが、半導体装
置開発における重要な課題になっている。Here, as each circuit element constituting a semiconductor device, a MOS transistor manufactured by using a MOS (Metal Oxide Semiconductor) manufacturing technique which can be highly integrated and is excellent in manufacturing cost. Is used,
An MO manufactured by integrating the MOS type transistors
S-type semiconductor devices have become mainstream. As is well known, a MOS transistor applies a control voltage to a gate electrode provided on a semiconductor substrate with a gate insulating film interposed therebetween, thereby increasing the conductivity of a channel induced on the substrate surface immediately below the gate insulating film. Control is based on the principle of operation. Therefore, the quality of the gate insulating film is important for a semiconductor device composed of a MOS transistor, and how to form this gate insulating film with high reliability has become an important issue in the development of semiconductor devices. .
【０００４】上述したような理由で、上記補償容量は一
般に、ＭＯＳ製造技術をそのまま利用して、ＭＯＳ型ト
ランジスタの製造時に形成されたゲート絶縁膜としての
シリコン酸化膜（ＳｉＯ2）の一部を、容量絶縁膜とし
て用いて製造されたＭＯＳ容量によって構成されてい
る。そして、ＭＯＳ容量から成る補償容量には内部電源
が接続される。[0004] For the reasons described above, the compensation capacitor generally uses a part of a silicon oxide film (SiO 2 ) as a gate insulating film formed at the time of manufacturing a MOS transistor, using the MOS manufacturing technology as it is. , And a MOS capacitor manufactured as a capacitor insulating film. Then, an internal power supply is connected to the compensation capacitance composed of the MOS capacitance.
【０００５】図１１は、従来の半導体装置の構成を示す
平面図、図１２は図１１のＥ−Ｅ矢視断面図、図１３は
同半導体装置の等価回路を示す図である。同半導体装置
は、図１１及び図１２に示すように、例えばＰ型シリコ
ン基板５１上には、ゲート絶縁膜５２、第１層間絶縁膜
５３、第２層間絶縁膜５４及び第３層間絶縁膜５５を介
してＧＮＤパッド５６が形成され、基板５１のＧＮＤパ
ッド５６から水平方向に離間した位置には補償容量とし
てのＭＯＳ容量５７が形成されている。すなわち、基板
５１にはＮ型高濃度（Ｎ+型）拡散領域５８が形成され
て、このＮ型高濃度拡散領域５８上にはゲート絶縁膜５
２を介してゲート電極５９が形成されて、Ｎ型高濃度拡
散領域５８、ゲート絶縁膜５２及びゲート電極５９によ
りＭＯＳ容量５７を構成している。また、ＧＮＤパッド
５６からはＭＯＳ容量５７の上部位置まで第２導体層６
０が引き出されている。FIG. 11 is a plan view showing the structure of a conventional semiconductor device, FIG. 12 is a sectional view taken along the line EE of FIG. 11, and FIG. 13 is a diagram showing an equivalent circuit of the semiconductor device. As shown in FIGS. 11 and 12, the semiconductor device has a gate insulating film 52, a first interlayer insulating film 53, a second interlayer insulating film 54, and a third interlayer insulating film 55 on a P-type silicon substrate 51, for example. , A GND capacitor 56 is formed on the substrate 51 at a position horizontally separated from the GND pad 56 as a compensation capacitor. That is, an N-type high-concentration (N + -type) diffusion region 58 is formed on the substrate 51, and the gate insulating film 5 is formed on the N-type high-concentration diffusion region 58.
2, a gate electrode 59 is formed, and an N-type high-concentration diffusion region 58, a gate insulating film 52 and a gate electrode 59 constitute a MOS capacitor 57. The second conductor layer 6 extends from the GND pad 56 to a position above the MOS capacitor 57.
0 has been drawn.
【０００６】Ｐ型シリコン基板５１のＮ型高濃度拡散領
域５８に隣接する位置にはＰ型高濃度（Ｐ+型）拡散領
域６１が形成されて、サブ（Substrate:サブストレー
ト）コンタクト領域として働く。ゲート絶縁膜５２及び
第１層間絶縁膜５３には、Ｎ型高濃度拡散領域５８に接
続される第１コンタクト６２Ａ、６２Ｂ及びＰ型高濃度
拡散領域６１に接続される第１コンタクト６２Ｃがそれ
ぞれ形成されている。第２層間絶縁膜５４には、第１コ
ンタクト６２Ａ、６２Ｂに接続される高抵抗導体層６３
Ａ、第１コンタクト６２Ｃに接続される高抵抗導体層６
３Ｂが形成されるとともに、高抵抗導体層６３Ａに接続
される第２コンタクト６４Ａ、６４Ｂ、高抵抗導体層６
３Ｂに接続される第２コンタクト６４Ｃが形成されてい
る。第３層間絶縁膜５５には第２コンタクト６４Ａ、６
４Ｂに接続される第１導体層６５Ａ、第２コンタクト６
４Ｃに接続される第１導体層６５Ｂが形成されるととも
に、第１導体層６５Ａに接続される第３コンタクト６６
Ａ、６６Ｂ、第１導体層６５Ｂに接続される第３コンタ
クト６６Ｃが形成されている。そして、第３コンタクト
６６Ａ〜６６Ｃは第２導体層６０に接続されている。A P-type high-concentration (P + -type) diffusion region 61 is formed at a position adjacent to the N-type high-concentration diffusion region 58 of the P-type silicon substrate 51, and functions as a Substrate (substrate) contact region. . First contacts 62A and 62B connected to the N-type high-concentration diffusion region 58 and first contacts 62C connected to the P-type high-concentration diffusion region 61 are formed in the gate insulating film 52 and the first interlayer insulating film 53, respectively. Have been. The second interlayer insulating film 54 includes a high resistance conductor layer 63 connected to the first contacts 62A and 62B.
A, high-resistance conductor layer 6 connected to first contact 62C
3B, the second contacts 64A and 64B connected to the high-resistance conductor layer 63A, and the high-resistance conductor layer 6
A second contact 64C connected to 3B is formed. The third interlayer insulating film 55 has second contacts 64A, 6A
4B, first conductor layer 65A, second contact 6
4C is formed, and a third contact 66 connected to the first conductor layer 65A is formed.
A, 66B and a third contact 66C connected to the first conductor layer 65B are formed. The third contacts 66A to 66C are connected to the second conductor layer 60.
【０００７】以上により、補償容量としてのＭＯＳ容量
５７の一方の端子であるゲート電極５９には内部電源Ｖ
が接続される。また、Ｎ型高濃度拡散領域５８には、第
１コンタクト６２Ａ、６２Ｂ、高抵抗導体層６３Ａ、第
２コンタクト６４Ａ、６４Ｂ、第１導体層６５Ａ、第３
コンタクト６６Ａ、６６Ｂ及び第２導体層６０を介して
ＧＮＤパッドが接続される。As described above, the internal power supply V is applied to the gate electrode 59 which is one terminal of the MOS capacitance 57 as the compensation capacitance.
Is connected. In the N-type high-concentration diffusion region 58, the first contacts 62A and 62B, the high-resistance conductor layer 63A, the second contacts 64A and 64B, the first conductor layer 65A,
The GND pad is connected via the contacts 66A and 66B and the second conductor layer 60.
【０００８】また、Ｐ型シリコン基板５１のＧＮＤパッ
ド５６とＭＯＳ容量５７との間の位置には、ＧＮＤパッ
ド５６に対する保護素子７０が形成されている。すなわ
ち、基板５１に形成されたＮ型高濃度拡散領域７１Ａ〜
７１Ｃ及びサブコンタクト領域として働くＰ型高濃度拡
散領域７２、ゲート絶縁膜５２及び第１層間絶縁膜５３
にそれぞれＮ型高濃度拡散領域７１Ａ〜７１Ｃに接続さ
れるように形成された第１コンタクト６２Ｄ〜６２Ｆ及
びＰ型高濃度拡散領域７２に接続されるように形成され
た第１コンタクト６２Ｇ、第２層間絶縁膜５４にそれぞ
れ第１コンタクト６２Ｄ〜６２Ｆに接続されるように形
成された高抵抗導体層６３Ｃ〜６３Ｅ及び第１コンタク
ト６２Ｇに接続されるように形成された高抵抗導体層６
３Ｆとともに、高抵抗導体層６３Ｃ〜６３Ｅに接続され
るように形成された第２コンタクト６４Ｄ〜６４Ｆ及び
高抵抗導体層６３Ｆに接続されるように形成された第２
コンタクト６４Ｇ、第３層間絶縁膜５４にそれぞれ第２
コンタクト６４Ｄ〜６４Ｆに接続されるように形成され
た第１導体層６５Ｃ〜６５Ｅ及び第２コンタクト６４Ｇ
に接続されるように形成された第１導体層６５Ｆととも
に、第１導体層６５Ｃ〜６５Ｅに接続されるように形成
された第３コンタクト６６Ｄ〜６６Ｆ及び第１導体層６
５Ｆに接続されるように形成された第３コンタクト６５
Ｇによって、保護素子７０が形成されている。Further, a protection element 70 for the GND pad 56 is formed on the P-type silicon substrate 51 at a position between the GND pad 56 and the MOS capacitor 57. That is, the N-type high-concentration diffusion regions 71 </ b> A to 71 </ b> A
71C, a P-type high-concentration diffusion region 72 serving as a sub-contact region, a gate insulating film 52, and a first interlayer insulating film 53
The first contacts 62D to 62F formed to be connected to the N-type high-concentration diffusion regions 71A to 71C, the first contacts 62G formed to be connected to the P-type high-concentration diffusion region 72, and the second contact, respectively. High-resistance conductor layers 63C to 63E formed on interlayer insulating film 54 to be connected to first contacts 62D to 62F and high-resistance conductor layers 6 formed to be connected to first contacts 62G, respectively.
3F, the second contacts 64D to 64F formed to be connected to the high-resistance conductor layers 63C to 63E and the second contacts 64D to 64F formed to be connected to the high-resistance conductor layer 63F.
The contact 64G and the third interlayer insulating film 54
First conductor layers 65C to 65E formed to be connected to contacts 64D to 64F and second contacts 64G
Along with the first conductor layer 65F formed to be connected to the first conductor layer 65C, the third contacts 66D to 66F formed to be connected to the first conductor layers 65C to 65E and the first conductor layer 6
Third contact 65 formed to be connected to 5F
The protection element 70 is formed by G.
【０００９】[0009]
【発明が解決しようとする課題】ところで、従来の半導
体装置では、ＧＮＤパッドをノイズから保護することが
できるものの、補償容量としてのＭＯＳ容量のゲート絶
縁膜をノイズから保護することができない、という問題
がある。すなわち、図１１及び図１２に示した従来の半
導体装置のように、補償容量としてのＭＯＳ容量５７に
ＧＮＤパッド５６が接続されていると、何らかの原因で
ＧＮＤパッド５７にノイズが加わった場合に、このノイ
ズがそのままＭＯＳ容量５７に加わるようになるので、
容量絶縁膜を構成している膜厚の薄いゲート絶縁膜５２
がノイズにより静電破壊されてしまため、リーク電流が
大きくなる欠点が生ずる。In the conventional semiconductor device, the GND pad can be protected from noise, but the gate insulating film of the MOS capacitor as a compensation capacitor cannot be protected from noise. There is. That is, when the GND pad 56 is connected to the MOS capacitor 57 as a compensation capacitor as in the conventional semiconductor device shown in FIGS. 11 and 12, when noise is added to the GND pad 57 for some reason, Since this noise is directly added to the MOS capacitor 57,
A gate insulating film 52 having a small thickness and constituting a capacitive insulating film
Is electrostatically destroyed by noise, which causes a disadvantage that a leak current increases.
【００１０】また、従来の半導体装置では、ＧＮＤパッ
ド５６の近傍に保護素子７０がレイアウトされているの
で、補償容量としてのＭＯＳ容量５７のレイアウトの自
由度が低い、という問題がある。すなわち、従来の半導
体装置のように、基板５１のＧＮＤパッド５６とＭＯＳ
容量５７との間の位置に保護素子７０が形成されている
と、保護素子７０によって基板５１の余分なスペースが
占有されてしまうので、補償容量をレイアウトする位置
が制約されるようになる。Further, in the conventional semiconductor device, since the protection element 70 is laid out near the GND pad 56, there is a problem that the degree of freedom in layout of the MOS capacitor 57 as a compensation capacitor is low. That is, unlike the conventional semiconductor device, the GND pad 56 of the substrate 51 is connected to the MOS pad.
If the protection element 70 is formed at a position between the capacitor 57 and the protection element 70, an extra space of the substrate 51 is occupied by the protection element 70, so that the layout position of the compensation capacitor is restricted.
【００１１】ここで、従来の半導体装置では、回路素子
を形成する基板がいわゆるツインウエル構成になってい
るので、保護素子７０が必要になっている。しかしなが
ら、最近の半導体装置のように回路素子を形成する基板
がいわゆるトリプルウエル構成のものが普及してくる
と、基板電位がＧＮＤになって基板５１はＧＮＤパッド
に接続されて使用されるようになる。したがって、この
ような半導体装置では保護素子７０は不要であることが
判明してきている。Here, in the conventional semiconductor device, since the substrate on which the circuit element is formed has a so-called twin-well configuration, the protection element 70 is required. However, when a substrate for forming a circuit element such as a triple-well structure like a recent semiconductor device has become widespread, the substrate potential becomes GND and the substrate 51 is connected to a GND pad and used. Become. Therefore, it has been found that the protection element 70 is unnecessary in such a semiconductor device.
【００１２】それゆえ、上記半導体装置においては、保
護素子を不要にすることにより補償容量であるＭＯＳ容
量５７をＧＮＤパッド５６の近傍にレイアウトすること
が可能になる。しかしながら、このような場合はＧＮＤ
パッド５６からＭＯＳ容量５７に至る導電経路が短くな
るためこの導電経路の抵抗成分が小さくなるので、ＧＮ
Ｄパッド５６にノイズが加わったときのＭＯＳ容量５７
のゲート絶縁膜５２を静電破壊から保護する効果が十分
でなくなる。この点で従来の半導体装置では、図１１及
び図１２において、高抵抗導体層６３Ａの活用が図られ
ているが、この場合高抵抗導体層６３Ａは配線の一部と
して使用せざるを得ないが、抵抗成分がトランジスタの
特性を悪化させるので、その活用は好ましくない。Therefore, in the above-described semiconductor device, it becomes possible to lay out the MOS capacitor 57, which is a compensation capacitor, in the vicinity of the GND pad 56 by making the protection element unnecessary. However, in such a case, GND
Since the conductive path from the pad 56 to the MOS capacitor 57 is short, the resistance component of this conductive path is small.
MOS capacitance 57 when noise is applied to D pad 56
The effect of protecting the gate insulating film 52 from electrostatic breakdown is not sufficient. In this regard, in the conventional semiconductor device, the high resistance conductor layer 63A is utilized in FIGS. 11 and 12, but in this case, the high resistance conductor layer 63A must be used as a part of the wiring. Since the resistance component deteriorates the characteristics of the transistor, its utilization is not preferable.
【００１３】この発明は、上述の事情に鑑みてなされた
もので、ＭＯＳ容量から成る補償容量のゲート絶縁膜を
ノイズによる静電破壊から保護するとともに、補償容量
のレイアウトに自由度を持たせることができるようにし
た半導体装置を提供することを目的としている。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and protects a gate insulating film of a compensation capacitor composed of a MOS capacitor from electrostatic breakdown due to noise and has a degree of freedom in the layout of the compensation capacitor. It is an object of the present invention to provide a semiconductor device capable of performing the following.
【００１４】[0014]
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体基板に複数の回路素
子が集積され、上記半導体基板にグランドパッドが接続
されるとともにＭＩＳ容量から成る補償容量を介して内
部電源が接続されてなる半導体装置に係り、上記グラン
ドパッドは上記半導体基板上に層間絶縁膜を介して形成
され、上記半導体基板に上記グランドパッドから水平方
向に離間して上記ＭＩＳ容量の一方の端子となる第１拡
散領域及び該第１拡散領域を取り囲むように第２拡散領
域が形成され、該第１及び第２拡散領域と上記グランド
パッドとの間に高抵抗導体層が接続されていることを特
徴としている。According to a first aspect of the present invention, a plurality of circuit elements are integrated on a semiconductor substrate, a ground pad is connected to the semiconductor substrate, and the MIS capacitance is reduced. The ground pad is formed on the semiconductor substrate via an interlayer insulating film, and is separated from the ground pad in the horizontal direction on the semiconductor substrate. A first diffusion region serving as one terminal of the MIS capacitor and a second diffusion region are formed to surround the first diffusion region, and a high resistance conductor is provided between the first and second diffusion regions and the ground pad. It is characterized in that the layers are connected.
【００１５】また、請求項２記載の発明は、請求項１記
載の半導体装置に係り、上記グランドパッドと上記高抵
抗導体層との間に導体層が接続されていることを特徴と
している。According to a second aspect of the present invention, there is provided the semiconductor device according to the first aspect, wherein a conductor layer is connected between the ground pad and the high resistance conductor layer.
【００１６】また、請求項３記載の発明は、請求項２記
載の半導体装置に係り、上記導体層は、上記ＭＩＳ容量
を基準位置として上記グランドパッドから水平方向に該
グランドパッドと反対側の位置に引き出されて、上記高
抵抗導体層に接続されていることを特徴としている。According to a third aspect of the present invention, there is provided the semiconductor device according to the second aspect, wherein the conductor layer is located on a side opposite to the ground pad in the horizontal direction from the ground pad with the MIS capacitance as a reference position. And is connected to the high resistance conductor layer.
【００１７】また、請求項４記載の発明は、請求項２記
載の半導体装置に係り、上記導体層は、上記ＭＩＳ容量
を基準位置として上記グランドパッドから水平方向に該
グランドパッドと同一側の位置に引き出されて、上記高
抵抗導体層に接続されていることを特徴としている。According to a fourth aspect of the present invention, there is provided the semiconductor device according to the second aspect, wherein the conductive layer is located on the same side as the ground pad in a horizontal direction from the ground pad with the MIS capacitance as a reference position. And is connected to the high resistance conductor layer.
【００１８】また、請求項５記載の発明は、請求項２記
載の半導体装置に係り、上記導体層は、上記グランドパ
ッドから水平方向に上記ＭＩＳ容量の配置方向と略直交
する方向に引き出されて、上記高抵抗導体層に接続され
ていることを特徴としている。According to a fifth aspect of the present invention, there is provided the semiconductor device according to the second aspect, wherein the conductor layer is drawn out of the ground pad in a direction substantially orthogonal to an arrangement direction of the MIS capacitor. , And is connected to the high-resistance conductor layer.
【００１９】また、請求項６記載の発明は、請求項１乃
至５のいずれか１に記載の半導体装置に係り、上記半導
体基板の上記第２拡散領域に隣接し上記グランドパッド
と同一側の位置に第３拡散領域が形成され、該第３拡散
領域と上記グランドパッドとの間に上記高抵抗導体層が
接続されていることを特徴としている。According to a sixth aspect of the present invention, there is provided the semiconductor device according to any one of the first to fifth aspects, wherein a position of the semiconductor substrate adjacent to the second diffusion region and on the same side as the ground pad is provided. A third diffusion region is formed, and the high resistance conductor layer is connected between the third diffusion region and the ground pad.
【００２０】また、請求項７記載の発明は、請求項１乃
至６のいずれか１に記載の半導体装置に係り、上記高抵
抗導体層は、窒化チタン、タングステン又は多結晶シリ
コンから成ることを特徴としている。According to a seventh aspect of the present invention, there is provided the semiconductor device according to any one of the first to sixth aspects, wherein the high-resistance conductor layer is made of titanium nitride, tungsten or polycrystalline silicon. And
【００２１】また、請求項８記載の発明は、請求項２乃
至７のいずれか１に記載の半導体装置に係り、上記導体
層は、アルミニウムから成ることを特徴としている。According to an eighth aspect of the present invention, there is provided the semiconductor device according to any one of the second to seventh aspects, wherein the conductive layer is made of aluminum.
【００２２】また、請求項９記載の発明は、請求項１乃
至８のいずれか１に記載の半導体装置に係り、上記半導
体基板及び上記第２拡散領域は第１導電型半導体から成
る一方、上記第１拡散領域は第２導電型半導体から成る
ことを特徴としている。According to a ninth aspect of the present invention, there is provided the semiconductor device according to any one of the first to eighth aspects, wherein the semiconductor substrate and the second diffusion region are made of a first conductivity type semiconductor. The first diffusion region is made of a second conductivity type semiconductor.
【００２３】また、請求項１０記載の発明は、請求項６
乃至９のいずれか１に記載の半導体装置に係り、上記第
３半導体領域は、第１導電型半導体から成ることを特徴
としている。The invention according to claim 10 is the same as the invention according to claim 6.
In the semiconductor device according to any one of the first to ninth aspects, the third semiconductor region is made of a first conductivity type semiconductor.
【００２４】[0024]
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体装置の構成
を示す断面図、図２は図１のＡ−Ａ矢視断面図、また、
図３及び図４は同半導体装置の製造方法を工程順に示す
工程図、図５は同半導体装置の等価回路を示す図であ
る。この例の半導体装置は、図１及び図２に示すよう
に、例えばＰ型シリコン基板１上には、例えばシリコン
酸化膜から成るゲート絶縁膜２、第１層間絶縁膜３、第
２層間絶縁膜４及び第３層間絶縁膜５を介して例えばア
ルミニウムから成るＧＮＤパッド６が形成され、基板１
のＧＮＤパッド６から水平方向に離間した位置には補償
容量としてのＭＯＳ容量７が形成されている。すなわ
ち、基板１にはＮ型高濃度（Ｎ+型）拡散領域８が形成
されて、このＮ型高濃度拡散領域８上にはゲート絶縁膜
２を介して例えば多結晶シリコンから成るゲート電極９
が形成されて、Ｎ型高濃度拡散領域８、ゲート絶縁膜２
及びゲート電極９によりＭＯＳ容量７を構成している。Embodiments of the present invention will be described below with reference to the drawings. The description will be made specifically using an embodiment. First Embodiment FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to a first embodiment of the present invention, FIG. 2 is a cross-sectional view taken along line AA of FIG.
3 and 4 are process diagrams showing a method of manufacturing the semiconductor device in the order of processes, and FIG. 5 is a diagram showing an equivalent circuit of the semiconductor device. As shown in FIGS. 1 and 2, the semiconductor device of this example has a gate insulating film 2 made of, for example, a silicon oxide film, a first interlayer insulating film 3, and a second interlayer insulating film on a P-type silicon substrate 1, for example. 4 and a third interlayer insulating film 5, a GND pad 6 made of, for example, aluminum is formed.
A MOS capacitor 7 as a compensation capacitor is formed at a position spaced apart from the GND pad 6 in the horizontal direction. That is, an N-type high-concentration (N + ) diffusion region 8 is formed on the substrate 1, and a gate electrode 9 made of, for example, polycrystalline silicon is formed on the N-type high-concentration diffusion region 8 via the gate insulating film 2.
Are formed, and the N-type high concentration diffusion region 8 and the gate insulating film 2 are formed.
The gate electrode 9 forms the MOS capacitor 7.
【００２５】ここで、Ｎ型高濃度拡散領域８はＭＯＳ容
量７の一方の端子となり、ゲート電極９は他方の端子と
なる。また、ＭＯＳ容量７を基準位置としてＧＮＤパッ
ド６からは、第２導体層１０が水平方向にＧＮＤパッド
６と反対側の位置に引き出されている。半導体装置の動
作時に、基板電位がＧＮＤとなるように基板１はＧＮＤ
パッドに接続されてる。Here, the N-type high concentration diffusion region 8 serves as one terminal of the MOS capacitor 7 and the gate electrode 9 serves as the other terminal. Further, the second conductor layer 10 is drawn out from the GND pad 6 to a position on the opposite side to the GND pad 6 in the horizontal direction with the MOS capacitor 7 as a reference position. During the operation of the semiconductor device, the substrate 1 is connected to GND so that the substrate potential becomes GND.
Connected to the pad.
【００２６】Ｐ型シリコン基板１のＮ型高濃度拡散領域
８に隣接する位置には、このＮ型高濃度拡散領域８を取
り囲むようにＰ型高濃度（Ｐ+型）拡散領域１１が形成
されて、サブコンタクト領域として働く。ゲート絶縁膜
２及び第１層間絶縁膜３には、Ｎ型高濃度拡散領域８に
接続される例えば窒化チタンから成る第１コンタクト１
２Ａ、１２Ｂ及びＰ型高濃度拡散領域１１に接続される
第１コンタクト１２Ｃ、１２Ｄがそれぞれ形成されてい
る。第２層間絶縁膜４には、第１コンタクト１２Ａ〜１
２Ｄに接続される例えば窒化チタンから成る高抵抗導体
層１３Ａが形成されるとともに、高抵抗導体層１３Ａに
接続される例えばアルミニウムから成る第２コンタクト
１４Ａ、１４Ｂが形成されている。第３層間絶縁膜５に
は第２コンタクト１４Ａ、１４Ｂに接続される例えばア
ルミニウムから成る第１導体層１５Ａが形成されるとと
もに、第１導体層１５Ａに接続される例えばアルミニウ
ムから成る第３コンタクト１６Ａ、１６Ｂが形成されて
いる。そして、第３コンタクト１６Ａ、１６Ｂは第２導
体層１０に接続されている。高抵抗導体層１３Ａは略１
０オームの抵抗値を有するように形成されている。At a position adjacent to the N-type high concentration diffusion region 8 of the P-type silicon substrate 1, a P-type high concentration (P + ) diffusion region 11 is formed so as to surround the N-type high concentration diffusion region 8. Work as a sub-contact region. A first contact 1 made of, for example, titanium nitride and connected to the N-type high-concentration diffusion region 8 is formed on the gate insulating film 2 and the first interlayer insulating film 3.
First contacts 12C, 12D connected to 2A, 12B and the P-type high concentration diffusion region 11 are formed, respectively. The second interlayer insulating film 4 includes first contacts 12A to 12A
A high-resistance conductor layer 13A made of, for example, titanium nitride connected to 2D is formed, and second contacts 14A, 14B made of, for example, aluminum connected to the high-resistance conductor layer 13A are formed. A first conductor layer 15A made of, for example, aluminum connected to the second contacts 14A and 14B is formed on the third interlayer insulating film 5, and a third contact 16A made of, for example, aluminum connected to the first conductor layer 15A is formed. , 16B are formed. The third contacts 16A and 16B are connected to the second conductor layer 10. The high resistance conductor layer 13A is approximately 1
It is formed to have a resistance of 0 ohm.
【００２７】すなわち、この例においては、ＭＯＳ容量
７を基準位置としてＧＮＤパッド６から、ＧＮＤパッド
６と反対側の位置に引き出された第２導体層１０が、第
３コンタクト１６Ａ、１６Ｂ、第１導体層１５Ａ及び第
２コンタクト１４Ａ、１４Ｂを介して高抵抗導体層１３
Ａに接続されている。そして、高抵抗導体層１３Ａはさ
らに第１コンタクト１２Ａ、１２Ｂを介してＮ型高濃度
拡散領域８に接続されるとともに、第１コンタクト１２
Ｃ、１２Ｄを介してＰ型高濃度拡散領域１１に接続され
ている。また、補償容量としてのＭＯＳ容量７の一方の
端子であるゲート電極９には、内部電源Ｖが接続され
る。That is, in this example, the second conductor layer 10 pulled out from the GND pad 6 to a position opposite to the GND pad 6 with the MOS capacitor 7 as a reference position is connected to the third contacts 16A, 16B and the first contact. High resistance conductor layer 13 via conductor layer 15A and second contacts 14A and 14B
A is connected. The high-resistance conductor layer 13A is further connected to the N-type high-concentration diffusion region 8 via the first contacts 12A and 12B.
It is connected to the P-type high concentration diffusion region 11 via C and 12D. Further, an internal power supply V is connected to a gate electrode 9 which is one terminal of a MOS capacitor 7 as a compensation capacitor.
【００２８】また、Ｐ型シリコン基板１のＰ型高濃度拡
散領域１１に隣接しＧＮＤパッド６と同一側の位置には
Ｐ型高濃度拡散領域２１が形成されて、サブコンタクト
領域として働く。ゲート絶縁膜２及び第１層間絶縁膜３
には、Ｐ型高濃度拡散領域２１に接続される例えば窒化
チタンから成る第１コンタクト１２Ｅが形成され、第２
層間絶縁膜４には第１コンタクト１２Ｅに接続される例
えば窒化チタンから成る高抵抗導体層１３Ｂが形成され
るとともに、高抵抗導体層１３Ｂに接続される例えばア
ルミニウムから成る第２コンタクト１４Ｃが形成されて
いる。また、第３層間絶縁膜５には第２コンタクト１４
Ｃに接続される例えばアルミニウムから成る第１導体層
１５Ｂが形成されるとともに、第１導体層１５Ｂに接続
される例えばアルミニウムから成る第３コンタクト１６
Ｃが形成されている。そして、第３コンタクト１６Ｃは
第２導体層１０のＧＮＤパッド６の近傍の位置に接続さ
れている。A P-type high-concentration diffusion region 21 is formed on the P-type silicon substrate 1 at a position adjacent to the P-type high-concentration diffusion region 11 and on the same side as the GND pad 6, and serves as a sub-contact region. Gate insulating film 2 and first interlayer insulating film 3
A first contact 12E made of, for example, titanium nitride connected to the P-type high-concentration diffusion region 21;
A high-resistance conductor layer 13B made of, for example, titanium nitride connected to the first contact 12E is formed on the interlayer insulating film 4, and a second contact 14C made of, for example, aluminum connected to the high-resistance conductor layer 13B is formed. ing. The third interlayer insulating film 5 has a second contact 14.
A first conductor layer 15B made of, for example, aluminum connected to C is formed, and a third contact 16 made of, for example, aluminum connected to the first conductor layer 15B is formed.
C is formed. The third contact 16C is connected to a position near the GND pad 6 of the second conductor layer 10.
【００２９】すなわち、Ｐ型高濃度拡散領域２１は、第
１コンタクト１２Ｅ、高抵抗導体層１３Ｂ、第２コンタ
クト１４Ｃ、第１導体層１５Ｂ及び第３コンタクト１６
Ｃを介して、第２導体層１０のＧＮＤパッド６の近傍の
位置に接続されている。このＰ型高濃度拡散領域２１か
ら第２導体層１０に至る導電経路は、ＧＮＤパッド６に
ノイズが加わったときに、ノイズを基板１に逃がしてＭ
ＯＳ容量７のゲート絶縁膜２を静電破壊から保護する補
助的な役割を担う。That is, the P-type high-concentration diffusion region 21 includes the first contact 12E, the high-resistance conductor layer 13B, the second contact 14C, the first conductor layer 15B, and the third contact 16
It is connected to a position near the GND pad 6 of the second conductor layer 10 via C. The conduction path from the P-type high-concentration diffusion region 21 to the second conductor layer 10 is such that when noise is applied to the GND pad 6, the noise is released to the substrate 1 and M
It plays an auxiliary role of protecting the gate insulating film 2 of the OS capacitor 7 from electrostatic breakdown.
【００３０】上述したような構成によれば、ＧＮＤパッ
ド６にノイズが加わったとき、ノイズは第２導体層１０
のＧＮＤパッド６の近傍の位置から、第３コンタクト１
６Ｃ、第１導体層１５Ｂ、第２コンタクト１４Ｃ、高抵
抗導体層１３Ｂ及び第１コンタクト１２Ｅを介してＰ型
高濃度拡散領域２１に逃がされる。また、第２導体層１
０のＧＮＤパッド６の遠い位置（ＭＯＳ容量７を基準位
置としてＧＮＤパッド６と反対側の位置）に到達したノ
イズは第３コンタクト１６Ａ、１６Ｂ、第１導体層１５
Ａ及び第２コンタクト１４Ａ、１４Ｂを介して高抵抗導
体層１３Ａに到達し、さらに第１コンタクト１２Ａ、１
２Ｂを介してＮ型高濃度拡散領域８に逃がされるととも
に、第１コンタクト１２Ｃ、１２Ｄを介してＰ型高濃度
拡散領域１１に逃がされる。このとき、導電経路の一部
である高抵抗導体層１３Ａの存在に基づいて、その抵抗
成分（略１０オーム）によりノイズは吸収されるので低
減されるようになる。したがって、ＭＯＳ容量７のゲー
ト絶縁膜２の静電破壊を防止することができるので、リ
ーク電流を抑制することができる。この例では、高抵抗
導体層１３Ａの抵抗値は、一例としてあげた略１０オー
ムに限らず、５オーム〜２０オームの範囲であれば十分
な効果を得ることができる。According to the configuration described above, when noise is applied to the GND pad 6, the noise is transmitted to the second conductor layer 10
From the position near the GND pad 6 of FIG.
6C, the first conductive layer 15B, the second contact 14C, the high-resistance conductive layer 13B, and the first contact 12E, and are released to the P-type high-concentration diffusion region 21. Also, the second conductor layer 1
The noise arriving at a position far from the GND pad 6 (position opposite to the GND pad 6 with the MOS capacitor 7 as a reference position) is reduced by the third contacts 16A and 16B and the first conductor layer 15.
A and the high-resistance conductor layer 13A via the second contacts 14A and 14B, and further the first contacts 12A and 1B.
It escapes to the N-type high-concentration diffusion region 8 via 2B and escapes to the P-type high-concentration diffusion region 11 via the first contacts 12C and 12D. At this time, noise is absorbed by the resistance component (approximately 10 ohms) based on the presence of the high resistance conductor layer 13A which is a part of the conductive path, so that the noise is reduced. Therefore, the electrostatic breakdown of the gate insulating film 2 of the MOS capacitor 7 can be prevented, so that the leak current can be suppressed. In this example, the resistance value of the high-resistance conductor layer 13A is not limited to approximately 10 ohms as an example, and a sufficient effect can be obtained if it is in the range of 5 ohms to 20 ohms.
【００３１】また、この例によれば、従来の半導体装置
のような保護素子は不要になるので、その分基板１のス
ペースを節約することができる。したがって、ＧＮＤパ
ッド６の近傍に補償容量であるＭＯＳ容量７をレイアウ
トすることができるので、補償容量のレイアウトに自由
度を持たせることができる。一例として、従来において
は、ＧＮＤパッド５６からＭＯＳ容量５７まで略３００
μｍの間隔を必要としていたのに対して、この例によれ
ば、ＧＮＤパッド６からＭＯＳ容量７までの間隔は略１
００μｍに縮小できるようになり、略１／３に縮めるこ
とができた。Further, according to this example, since a protection element such as a conventional semiconductor device becomes unnecessary, the space of the substrate 1 can be saved correspondingly. Therefore, since the MOS capacitor 7 serving as a compensation capacitor can be laid out near the GND pad 6, the layout of the compensation capacitor can be given a degree of freedom. As an example, in the related art, from the GND pad 56 to the MOS capacitor 57, approximately 300
According to this example, the interval from the GND pad 6 to the MOS capacitor 7 is approximately 1 μm.
It became possible to reduce the size to 00 μm, and it was possible to reduce the size to approximately 1/3.
【００３２】次に、図３及び図４を参照して、同半導体
装置の製造方法について工程順に説明する。まず、図３
（ａ）に示すように、Ｐ型シリコン基板１を用いて、周
知のイオン注入法により燐（Ｐ）等のＮ型不純物を打ち
込んで、Ｎ型高濃度拡散領域８を形成する。同様にし
て、硼素（Ｂ）等のＰ型不純物を打ち込んで、Ｎ型高濃
度拡散領域８を取り囲むようにＰ型高濃度拡散領域１１
及びＰ型高濃度拡散領域１１に隣接するようにＰ型高濃
度拡散領域２１を形成する。ＭＯＳ容量の一方の端子と
なるＮ型高濃度拡散領域８の寸法Ｃは略３０μｍに設定
される。Next, a method of manufacturing the same semiconductor device will be described in the order of steps with reference to FIGS. First, FIG.
As shown in FIG. 2A, an N-type high concentration diffusion region 8 is formed by implanting an N-type impurity such as phosphorus (P) using a P-type silicon substrate 1 by a well-known ion implantation method. Similarly, a P-type impurity such as boron (B) is implanted so as to surround the N-type high-concentration diffusion region 8.
And a P-type high-concentration diffusion region 21 is formed adjacent to the P-type high-concentration diffusion region 11. The dimension C of the N-type high-concentration diffusion region 8 serving as one terminal of the MOS capacitor is set to approximately 30 μm.
【００３３】次に、図３（ｂ）に示すように、熱酸化法
等により基板１の表面にシリコン酸化膜から成るゲート
絶縁膜２を形成した後、ゲート絶縁膜２上に例えば多結
晶シリコンから成るゲート電極９を形成する。これに
は、周知のＣＶＤ（Chemical Vapor Deposition）法あ
るいはスパッタ法により全面に多結晶シリコンを成膜し
た後、周知のフォトリソグラフィ法により多結晶シリコ
ンを所望の形状にパターニングしてゲート電極９を形成
する。Next, as shown in FIG. 3B, after a gate insulating film 2 made of a silicon oxide film is formed on the surface of the substrate 1 by a thermal oxidation method or the like, for example, polycrystalline silicon is formed on the gate insulating film 2. Is formed. This involves forming a gate electrode 9 by forming a polycrystalline silicon film on the entire surface by a known CVD (Chemical Vapor Deposition) method or a sputtering method, and then patterning the polycrystalline silicon into a desired shape by a known photolithography method. I do.
【００３４】次に、図４（ｃ）に示すように、ＣＶＤ法
又はスパッタ法により全面にシリコン酸化膜等の第２層
間絶縁膜３を形成した後、フォトリソグラフィ法により
Ｎ型高濃度拡散領域８及びＰ型高濃度拡散領域２１上の
ゲート絶縁膜２及び第２層間絶縁膜３をエッチングし
て、スルーホール２２Ａ〜２２Ｅを形成する。次に、Ｃ
ＶＤ法又はスパッタ法により全面に例えば窒化チタンを
成膜した後、フォトリソグラフィ法により窒化チタンを
所望の形状にパターニングして高抵抗導体層１３Ａ、１
３Ｂを形成する。このとき、予め形成されている各スル
ーホール２２Ａ〜２２Ｅにも窒化チタンが埋め込まれる
ことにより、第１コンタクト１２Ａ〜１２Ｅが形成され
る。Next, as shown in FIG. 4C, after a second interlayer insulating film 3 such as a silicon oxide film is formed on the entire surface by CVD or sputtering, an N-type high-concentration diffusion region is formed by photolithography. The gate insulating film 2 and the second interlayer insulating film 3 on the 8 and P-type high-concentration diffusion regions 21 are etched to form through holes 22A to 22E. Next, C
After, for example, a titanium nitride film is formed on the entire surface by the VD method or the sputtering method, the titanium nitride is patterned into a desired shape by a photolithography method, and the high-resistance conductor layers 13A and 13A are formed.
Form 3B. At this time, the first contacts 12A to 12E are formed by embedding the titanium nitride also in the through holes 22A to 22E formed in advance.
【００３５】次に、図４（ｄ）に示されるように、ＣＶ
Ｄ法又はスパッタ法により全面にシリコン酸化膜等の第
２層間絶縁膜４を形成した後、フォトリソグラフィ法に
より高抵抗導体層１３Ａ、１３Ｂ上の第２層間絶縁膜４
をエッチングして、スルーホール２３Ａ〜２３Ｃを形成
する。次に、ＣＶＤ法又はスパッタ法により全面に例え
ばアルミニウムを成膜した後、フォトリソグラフィ法に
よりアルミニウムを所望の形状にパターニングして第１
導体層１５Ａ、１５Ｂを形成する。このとき、予め形成
されている各スルーホール２３Ａ〜２３Ｃにもアルミニ
ウムが埋め込まれることにより、第２コンタクト１４Ａ
〜１４Ｃが形成される。Next, as shown in FIG.
After the second interlayer insulating film 4 such as a silicon oxide film is formed on the entire surface by the D method or the sputtering method, the second interlayer insulating film 4 on the high resistance conductor layers 13A and 13B is formed by the photolithography method.
Is etched to form through holes 23A to 23C. Next, after a film of, for example, aluminum is formed on the entire surface by a CVD method or a sputtering method, the aluminum is patterned into a desired shape by a photolithography method, and the first is formed.
The conductor layers 15A and 15B are formed. At this time, aluminum is buried also in through holes 23A to 23C formed in advance, so that second contacts 14A are formed.
~ 14C are formed.
【００３６】次に、ＣＶＤ法又はスパッタ法により全面
にシリコン酸化膜等の第３層間絶縁膜５を形成した後、
フォトリソグラフィ法により第１導体層１５Ａ、１５Ｂ
上の第３層間絶縁膜５をエッチングして、スルーホール
２４Ａ〜２４Ｃを形成する。次に、ＣＶＤ法又はスパッ
タ法により全面に例えばアルミニウムを成膜した後、フ
ォトリソグラフィ法によりアルミニウムを所望の形状に
パターニングしてＧＮＤパッド６及び第２導体層１０を
形成する。このとき、予め形成されている各スルーホー
ル２４Ａ〜２４Ｃにもアルミニウムが埋め込まれること
により、第３コンタクト１４Ａ〜１４Ｃが形成される。
以上により、図１１及び図１２に示したようなこの例の
半導体装置を完成させる。Next, after a third interlayer insulating film 5 such as a silicon oxide film is formed on the entire surface by a CVD method or a sputtering method,
First conductor layers 15A and 15B by photolithography
The upper third interlayer insulating film 5 is etched to form through holes 24A to 24C. Next, after a film of, for example, aluminum is formed on the entire surface by a CVD method or a sputtering method, the GND pad 6 and the second conductor layer 10 are formed by patterning the aluminum into a desired shape by a photolithography method. At this time, the third contacts 14A to 14C are formed by embedding aluminum also in the through holes 24A to 24C formed in advance.
Thus, the semiconductor device of this example as shown in FIGS. 11 and 12 is completed.
【００３７】このように、この例の構成の半導体装置に
よれば、例えばＰ型シリコン基板１上には、ゲート絶縁
膜２、各層間絶縁膜３〜５を介して例えばアルミニウム
から成るＧＮＤパッド６が形成され、基板１のＧＮＤパ
ッド６から水平方向に離間した位置には補償容量として
のＭＯＳ容量７の一方の端子となるＮ型高濃度拡散領域
８及びＮ型高濃度拡散領域８を取り囲むようにＰ型高濃
度拡散領域１１が形成され、各拡散領域８、１１とＧＮ
Ｄパッド６との間に高抵抗導体層１３Ａが接続されてい
るので、高抵抗導体層１３Ａの抵抗成分によりノイズを
低減させることができる。したがって、ＭＯＳ容量から
成る補償容量のゲート絶縁膜をノイズによる静電破壊か
ら保護するとともに、補償容量のレイアウトに自由度を
持たせることができる。As described above, according to the semiconductor device of this embodiment, the GND pad 6 made of, for example, aluminum is formed on the P-type silicon substrate 1 via the gate insulating film 2 and the interlayer insulating films 3 to 5. Is formed at a position horizontally separated from the GND pad 6 of the substrate 1 so as to surround the N-type high-concentration diffusion region 8 and the N-type high-concentration diffusion region 8 which are one terminal of the MOS capacitor 7 as a compensation capacitor. A P-type high-concentration diffusion region 11 is formed in each of the diffusion regions 8, 11 and GN.
Since the high-resistance conductor layer 13A is connected to the D pad 6, noise can be reduced by the resistance component of the high-resistance conductor layer 13A. Therefore, it is possible to protect the gate insulating film of the compensation capacitor composed of the MOS capacitor from electrostatic destruction due to noise, and to give the layout of the compensation capacitor flexibility.
【００３８】◇第２実施例 図６は、この発明の第２実施例である半導体装置の構成
を平面図、図７は図６のＢ−Ｂ矢視断面図である。この
例の半導体装置の製造方法の構成が、上述した第１実施
例の構成と大きく異なるところは、ＧＮＤパッドから引
き出した導体層を高抵抗導体層に接続する位置をＧＮＤ
パッドの近傍の位置に変更するようにした点である。す
なわち、この例の半導体装置は、図６及び図７に示すよ
うに、ＭＯＳ容量７を基準位置としてＧＮＤパッド６か
ら、ＧＮＤパッド６と同一側の位置に引き出された第２
導体層１０が、第３コンタクト１６Ａ、１６Ｂ、第１導
体層１５Ａ及び第２コンタクト１４Ａ、１４Ｂを介して
高抵抗導体層１３Ａに接続されている。そして、高抵抗
導体層１３Ａはさらに第１コンタクト１２Ａ、１２Ｂを
介してＮ型高濃度拡散領域８に接続されるとともに、第
１コンタクト１２Ｃ、１２Ｄを介してＰ型高濃度拡散領
域１１に接続されている。また、補償容量としてのＭＯ
Ｓ容量７の一方の端子であるゲート電極９には、内部電
源Ｖが接続される。この例の半導体装置は、第１実施例
の製造方法と略同様な工程を繰り返すことにより製造す
ることができる。これ以外は、上述した第１実施例と略
同様である。それゆえ、図６及び図７において、図１及
び図２の構成部分と対応する各部には、同一の番号を付
してその説明を省略する。Second Embodiment FIG. 6 is a plan view showing a configuration of a semiconductor device according to a second embodiment of the present invention, and FIG. 7 is a sectional view taken along the line BB of FIG. The configuration of the semiconductor device manufacturing method of this example is significantly different from the configuration of the first embodiment described above in that the position where the conductor layer drawn from the GND pad is connected to the high-resistance conductor layer is changed to GND.
The point is that the position is changed to a position near the pad. That is, in the semiconductor device of this example, as shown in FIGS. 6 and 7, the second position of the MOS capacitor 7 as a reference position is pulled out from the GND pad 6 to a position on the same side as the GND pad 6.
The conductor layer 10 is connected to the high-resistance conductor layer 13A via the third contacts 16A and 16B, the first conductor layer 15A, and the second contacts 14A and 14B. The high-resistance conductor layer 13A is further connected to the N-type high-concentration diffusion region 8 via the first contacts 12A and 12B and to the P-type high-concentration diffusion region 11 via the first contacts 12C and 12D. ing. In addition, MO as the compensation capacity
An internal power supply V is connected to a gate electrode 9 which is one terminal of the S capacitor 7. The semiconductor device of this example can be manufactured by repeating substantially the same steps as the manufacturing method of the first embodiment. Other than this, it is substantially the same as the first embodiment described above. Therefore, in FIG. 6 and FIG. 7, each part corresponding to the components in FIG. 1 and FIG.
【００３９】このように、この例の半導体装置によれ
ば、ＧＮＤパッド６から引き出された第２導体層１０を
高抵抗導体層１３Ａに接続する位置をＧＮＤパッド６の
近傍の位置に変更することにより、第１実施例のように
ＧＮＤパッド６と反対側の位置に第２導体層１０を引き
出したくとも、その位置に回路素子あるいは配線等が形
成されていてレイアウトの点で制約がある場合でも、十
分に対処させることができるという効果が得られる。As described above, according to the semiconductor device of this example, the position at which the second conductor layer 10 drawn from the GND pad 6 is connected to the high resistance conductor layer 13A is changed to a position near the GND pad 6. Accordingly, even if it is desired to draw out the second conductor layer 10 to a position opposite to the GND pad 6 as in the first embodiment, even if a circuit element or a wiring is formed at that position and there is a restriction in terms of layout, , It is possible to obtain a sufficient effect.
【００４０】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、導電経路がレ
イアウトの点で制約を受ける場合でも対処させることが
できる。As described above, according to the structure of this embodiment, substantially the same effects as those described in the first embodiment can be obtained. In addition, according to the configuration of this example, it is possible to cope with a case where the conductive path is restricted in terms of layout.
【００４１】◇第３実施例 図８は、この発明の第３実施例である半導体装置の構成
を平面図、図９は図８のＣ−Ｃ矢視断面図、図１０は図
８のＤ−Ｄ矢視断面図である。この例の半導体装置の製
造方法の構成が、上述した第２実施例の構成と大きく異
なるところは、ＧＮＤパッドから導体層をＭＯＳ容量の
配置方向と略直交する方向に引き出して高抵抗導体層に
接続するようにした点である。すなわち、この例の半導
体装置は、図８〜図９に示すように、第２導体層１０
は、ＧＮＤパッド６から水平方向にＭＯＳ容量７の配置
方向と略直交する方向に引き出されて、第１導体層１５
Ａ及び第２コンタクト１４Ｊ〜１４Ｍを介して高抵抗導
体層１３Ａに接続されている。そして、高抵抗導体層１
３Ａはさらに第１コンタクト１２Ａ、１２Ｂを介してＮ
型高濃度拡散領域８に接続されるとともに、第１コンタ
クト１２Ｃ、１２Ｄを介してＰ型高濃度拡散領域１１に
接続されている。また、補償容量としてのＭＯＳ容量７
の一方の端子であるゲート電極９には、内部電源Ｖが接
続される。この例の半導体装置は、第１実施例の製造方
法と略同様な工程を繰り返すことにより製造することが
できる。Third Embodiment FIG. 8 is a plan view showing the configuration of a semiconductor device according to a third embodiment of the present invention, FIG. 9 is a cross-sectional view taken along the line CC of FIG. 8, and FIG. FIG. The configuration of the manufacturing method of the semiconductor device of this example is significantly different from the configuration of the second embodiment described above in that the conductor layer is pulled out from the GND pad in a direction substantially perpendicular to the direction in which the MOS capacitors are arranged, and is formed into a high-resistance conductor layer. The point is that they are connected. That is, the semiconductor device of this example has the second conductor layer 10 as shown in FIGS.
Is pulled out from the GND pad 6 in the horizontal direction in a direction substantially perpendicular to the direction in which the MOS capacitors 7 are arranged, and
A and the high-resistance conductor layer 13A via the second contacts 14J to 14M. Then, the high-resistance conductor layer 1
3A is further N through first contacts 12A and 12B.
It is connected to the P-type high-concentration diffusion region 8 and the P-type high-concentration diffusion region 11 via the first contacts 12C and 12D. Also, a MOS capacitor 7 as a compensation capacitor
The internal power supply V is connected to the gate electrode 9 which is one of the terminals. The semiconductor device of this example can be manufactured by repeating substantially the same steps as the manufacturing method of the first embodiment.
【００４２】このように、この例の半導体装置によれ
ば、第２導体層１０をＧＮＤパッド６から水平方向にＭ
ＯＳ容量７の配置方向と略直交する方向に引き出すこと
により、第１実施例のようにＧＮＤパッド６と反対側の
位置に第２導体層１０を引き出したくとも、その位置に
回路素子あるいは配線等が形成されていてレイアウトの
点で制約がある場合でも、第２実施例と同様に、十分に
対処させることができるという効果が得られる。As described above, according to the semiconductor device of this example, the second conductor layer 10 is horizontally shifted from the GND pad 6 by M
By pulling out the second conductor layer 10 at a position opposite to the GND pad 6 as in the first embodiment by pulling out the OS capacitor 7 in a direction substantially perpendicular to the arrangement direction of the OS capacitor 7, a circuit element or a wiring or the like is located at that position. Is formed and there is a restriction in the layout, the same effect as in the second embodiment can be obtained.
【００４３】このように、この例の構成によっても、第
２実施例において述べたのと略同様な効果を得ることが
できる。As described above, according to the structure of this embodiment, substantially the same effects as those described in the second embodiment can be obtained.
【００４４】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、ゲート絶
縁膜は酸化膜（Oxide Film）に限らず、窒化膜（Nitrid
e Film）でも良く、あるいは、酸化膜と窒化膜との二重
膜構成でも良い。つまり、ＭＩＳ（Metal Insulator Se
miconductor）型トランジスタである限り、ＭＯＳ型ト
ランジスタに限らず、ＭＮＳ(Metal Nitride Semicondu
ctor)型トランジスタでも良く、あるいはＭＮＯＳ（Met
al Nitride Oxide Semiconductor）型トランジスタでも
良い。Although the embodiment of the present invention has been described in detail with reference to the drawings, the specific configuration is not limited to this embodiment, and the design may be changed without departing from the scope of the present invention. Is also included in the present invention. For example, the gate insulating film is not limited to an oxide film (Oxide Film), but may be a nitride film (Nitrid
e Film) or a double film structure of an oxide film and a nitride film. In other words, MIS (Metal Insulator Se
MNS (Metal Nitride Semicondudu
ctor) type transistor or MNOS (Met
al Nitride Oxide Semiconductor) type transistor.
【００４５】また、ＧＮＤパッドと補償容量との間の導
電経路に用いる高抵抗導体層としては、窒化チタンに限
らずに、タングステンあるいは多結晶シリコン等の他の
導体層を用いても、略同様に優れた効果を得ることがで
きる。また、各層間絶縁膜としてはシリコン酸化膜に限
らずに、シリコン窒化膜あるいはＢＳＧ(Bron-Silicate
Glass)、ＰＳＧ（Phospho-Silicate Glass）、ＢＰＳ
Ｇ(Boron-Phospho-Silicate Glass)等の他の材料を用い
ることができる。また、各半導体領域の導電型はＰ型と
Ｎ型とを逆にしても良い。The high-resistance conductive layer used for the conductive path between the GND pad and the compensation capacitor is not limited to titanium nitride, but may be made of another conductive layer such as tungsten or polycrystalline silicon. Excellent effects can be obtained. The interlayer insulating film is not limited to the silicon oxide film, but may be a silicon nitride film or BSG (Bron-Silicate).
Glass), PSG (Phospho-Silicate Glass), BPS
Other materials such as G (Boron-Phospho-Silicate Glass) can be used. Further, the conductivity type of each semiconductor region may be reversed between P-type and N-type.
【００４６】[0046]
【発明の効果】以上説明したように、この発明の半導体
装置によれば、半導体基板上には、ゲート絶縁膜、各層
間絶縁膜を介してＧＮＤパッドが形成され、基板のＧＮ
Ｄパッドから水平方向に離間した位置には補償容量とし
てのＭＩＳ容量の一方の端子となる第１拡散領域及び第
１拡散領域を取り囲むように第２拡散領域が形成され、
各拡散領域とＧＮＤパッドとの間に高抵抗導体層が接続
されているので、高抵抗導体層の抵抗成分によりノイズ
を低減させることができる。したがって、ＭＯＳ容量か
ら成る補償容量のゲート絶縁膜をノイズによる静電破壊
から保護するとともに、補償容量のレイアウトに自由度
を持たせることができる。As described above, according to the semiconductor device of the present invention, the GND pad is formed on the semiconductor substrate via the gate insulating film and each interlayer insulating film, and the GND of the substrate is formed.
A first diffusion region serving as one terminal of the MIS capacitance as a compensation capacitance and a second diffusion region surrounding the first diffusion region are formed at positions horizontally separated from the D pad,
Since the high resistance conductor layer is connected between each diffusion region and the GND pad, noise can be reduced by the resistance component of the high resistance conductor layer. Therefore, it is possible to protect the gate insulating film of the compensation capacitor composed of the MOS capacitor from electrostatic destruction due to noise, and to give the layout of the compensation capacitor flexibility.
【図１】この発明の第１実施例である半導体装置の構成
を平面図である。FIG. 1 is a plan view showing a configuration of a semiconductor device according to a first embodiment of the present invention.
【図２】図１のＡ−Ａ矢視断面図である。FIG. 2 is a sectional view taken along the line AA of FIG.
【図３】同半導体装置の製造方法を工程順に示す工程図
である。FIG. 3 is a process chart showing a method for manufacturing the same semiconductor device in the order of steps.
【図４】同半導体装置の製造方法を工程順に示す工程図
である。FIG. 4 is a process chart showing a method of manufacturing the semiconductor device in the order of steps.
【図５】同半導体装置の等価回路を示す図である。FIG. 5 is a diagram showing an equivalent circuit of the semiconductor device.
【図６】この発明の第２実施例である半導体装置の構成
を平面図である。FIG. 6 is a plan view illustrating a configuration of a semiconductor device according to a second embodiment of the present invention;
【図７】図６のＢ−Ｂ矢視断面図である。FIG. 7 is a sectional view taken along the line BB of FIG. 6;
【図８】この発明の第３実施例である半導体装置の構成
を平面図である。FIG. 8 is a plan view showing a configuration of a semiconductor device according to a third embodiment of the present invention.
【図９】図８のＣ−Ｃ矢視断面図である。9 is a cross-sectional view taken along the line CC of FIG.
【図１０】図８のＤ−Ｄ矢視断面図である。FIG. 10 is a sectional view taken along the line DD in FIG. 8;
【図１１】従来の半導体装置の構成を示す平面図であ
る。FIG. 11 is a plan view showing a configuration of a conventional semiconductor device.
【図１２】図１１のＥ−Ｅ矢視断面図である。FIG. 12 is a sectional view taken along the line EE in FIG. 11;
【図１３】同半導体装置の等価回路を示す図である。FIG. 13 is a diagram showing an equivalent circuit of the semiconductor device.
１ Ｐ型シリコン基板 ２ ゲート絶縁膜 ３ 第１層間絶縁膜 ４ 第２層間絶縁膜 ５ 第３層間絶縁膜 ６ ＧＮＤパッド ７ ＭＯＳ容量 ８ Ｎ型高濃度（Ｎ+型）拡散領域 ９ ゲート電極 １０ 導体膜 １１ Ｐ型高濃度（Ｐ+型）拡散領域（サブコンタ
クト領域） １２Ａ〜１２Ｅ 第１コンタクト １３Ａ、１３Ｂ 高抵抗導体層 １４Ａ〜１４Ｃ、１４Ｊ〜１４Ｍ 第２コンタクト １５Ａ、１５Ｂ 第１導体層 １６Ａ〜１６Ｃ 第３コンタクト ２１ Ｐ型高濃度（Ｐ+型）拡散領域（サブコンタ
クト領域） ２２Ａ〜２２Ｅ、２３Ａ〜２３Ｃ、２４Ａ〜２４Ｃ
スルーホールReference Signs List 1 P-type silicon substrate 2 Gate insulating film 3 First interlayer insulating film 4 Second interlayer insulating film 5 Third interlayer insulating film 6 GND pad 7 MOS capacitor 8 N-type high concentration (N + type) diffusion region 9 Gate electrode 10 Conductor Film 11 P type high concentration (P + type) diffusion region (sub contact region) 12A to 12E First contact 13A, 13B High resistance conductor layer 14A to 14C, 14J to 14M Second contact 15A, 15B First conductor layer 16A to 16C Third contact 21 P type high concentration (P + type) diffusion region (sub contact region) 22A to 22E, 23A to 23C, 24A to 24C
Through hole
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH04 HH08 HH33 JJ08 JJ33 KK01 KK33 PP06 PP15 RR04 SS11 UU04 VV07 VV09 VV10 XX00 5F038 AC03 AC14 BE09 BH02 BH03 BH09 BH10 BH13 BH19 CA05 CA10 EZ01 EZ20 ──────────────────────────────────────────────────の Continued on the front page F-term (reference)
Claims (10)
れ、前記半導体基板にグランドパッドが接続されるとと
もにＭＩＳ容量から成る補償容量を介して内部電源が接
続されてなる半導体装置であって、 前記グランドパッドは前記半導体基板上に層間絶縁膜を
介して形成され、前記半導体基板に前記グランドパッド
から水平方向に離間して前記ＭＩＳ容量の一方の端子と
なる第１拡散領域及び該第１拡散領域を取り囲むように
第２拡散領域が形成され、該第１及び第２拡散領域と前
記グランドパッドとの間に高抵抗導体層が接続されてい
ることを特徴とする半導体装置。1. A semiconductor device comprising: a plurality of circuit elements integrated on a semiconductor substrate; a ground pad connected to the semiconductor substrate; and an internal power supply connected to the semiconductor substrate via a compensation capacitor comprising an MIS capacitor. A ground pad is formed on the semiconductor substrate with an interlayer insulating film interposed therebetween, and a first diffusion region which is horizontally separated from the ground pad and serves as one terminal of the MIS capacitor on the semiconductor substrate, and the first diffusion region A second diffusion region is formed surrounding the first and second diffusion regions, and a high-resistance conductor layer is connected between the first and second diffusion regions and the ground pad.
との間に導体層が接続されていることを特徴とする請求
項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein a conductor layer is connected between said ground pad and said high resistance conductor layer.
置として前記グランドパッドから水平方向に該グランド
パッドと反対側の位置に引き出されて、前記高抵抗導体
層に接続されていることを特徴とする請求項２記載の半
導体装置。3. The conductive layer is drawn out from the ground pad in a horizontal direction to a position opposite to the ground pad with the MIS capacitance as a reference position, and is connected to the high-resistance conductive layer. 3. The semiconductor device according to claim 2, wherein
置として前記グランドパッドから水平方向に該グランド
パッドと同一側の位置に引き出されて、前記高抵抗導体
層に接続されていることを特徴とする請求項２記載の半
導体装置。4. The conductive layer is drawn out from the ground pad to a position on the same side as the ground pad with respect to the MIS capacitance as a reference position and connected to the high-resistance conductive layer. 3. The semiconductor device according to claim 2, wherein
水平方向に前記ＭＩＳ容量の配置方向と略直交する方向
に引き出されて、前記高抵抗導体層に接続されているこ
とを特徴とする請求項２記載の半導体装置。5. The semiconductor device according to claim 1, wherein the conductor layer is drawn out of the ground pad in a direction substantially orthogonal to an arrangement direction of the MIS capacitors, and is connected to the high-resistance conductor layer. 3. The semiconductor device according to 2.
接し前記グランドパッドと同一側の位置に第３拡散領域
が形成され、該第３拡散領域と前記グランドパッドとの
間に前記高抵抗導体層が接続されていることを特徴とす
る請求項１乃至５のいずれか１に記載の半導体装置。6. A third diffusion region is formed in the semiconductor substrate at a position adjacent to the second diffusion region and on the same side as the ground pad, and the high resistance is provided between the third diffusion region and the ground pad. The semiconductor device according to claim 1, wherein a conductor layer is connected.
グステン又は多結晶シリコンから成ることを特徴とする
請求項１乃至６のいずれか１に記載の半導体装置。7. The semiconductor device according to claim 1, wherein the high-resistance conductor layer is made of titanium nitride, tungsten, or polycrystalline silicon.
とを特徴とする請求項２乃至７のいずれか１に記載の半
導体装置。8. The semiconductor device according to claim 2, wherein said conductor layer is made of aluminum.
第１導電型半導体から成る一方、前記第１拡散領域は第
２導電型半導体から成ることを特徴とする請求項１乃至
８のいずれか１に記載の半導体装置。9. The semiconductor device according to claim 1, wherein the semiconductor substrate and the second diffusion region are made of a semiconductor of a first conductivity type, and the first diffusion region is made of a semiconductor of a second conductivity type. 2. The semiconductor device according to 1.
導体から成ることを特徴とする請求項６乃至９のいずれ
か１に記載の半導体装置。10. The semiconductor device according to claim 6, wherein the third semiconductor region is made of a first conductivity type semiconductor.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940148B2 (en) | 2003-02-17 | 2005-09-06 | Elpida Memory, Inc. | Semiconductor device capable of adjusting input resistance without changing input terminal capacitance |
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-
2001
- 2001-01-23 JP JP2001014901A patent/JP2002222918A/en not_active Withdrawn
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