JPH0799000A - Method and circuit for testing ram block - Google Patents
Method and circuit for testing ram blockInfo
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- JPH0799000A JPH0799000A JP5243448A JP24344893A JPH0799000A JP H0799000 A JPH0799000 A JP H0799000A JP 5243448 A JP5243448 A JP 5243448A JP 24344893 A JP24344893 A JP 24344893A JP H0799000 A JPH0799000 A JP H0799000A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は複数のRAMブロックを
内蔵した半導体集積回路に関し、特にRAMブロックテ
スト回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit incorporating a plurality of RAM blocks, and more particularly to a RAM block test circuit.
【0002】[0002]
【従来の技術】半導体集積回路の分野において、ユーザ
個別の要求を実現するためのASICは、ゲートアレイ
やセルベースICなどに代表されるように、機能マクロ
とランダムロジック回路を容易に組み合わせて開発、設
計できることから今後もますますその需要が増加すると
言われている。2. Description of the Related Art In the field of semiconductor integrated circuits, ASICs for realizing individual requirements of users are developed by easily combining functional macros and random logic circuits as represented by gate arrays and cell-based ICs. It is said that the demand will continue to increase in the future because it can be designed.
【0003】さて、ゲートアレイやセルベースICのA
SICにおいてRAMブロックを代表とするメモリは、
ユーザが回路を設計する上において、論理回路セルであ
るプリミティブブロックに加えて、最も基本的で必要不
可欠な機能マクロであり、ASICベンダ側で予めライ
ブラリやテストパタンなどを用意し、設計するユーザに
負担をかけないようにしている。特にセルベースICな
ど、RAMブロック以外の機能ハードマクロを多種多数
搭載できるASICにおいては、同一搭載チップに搭載
したハードマクロの個々のテストをユーザに負担をかけ
ないように行なうため、テスト専用バス方式(NEC製
CBーC7など)などを用いてRAMブロックのテスト
を行っている。Now, the gate array and the cell-based IC A
The memory represented by the RAM block in the SIC is
When a user designs a circuit, in addition to the primitive block that is a logic circuit cell, it is the most basic and indispensable function macro. The ASIC vendor prepares libraries and test patterns in advance, I try not to burden myself. In particular, in an ASIC such as a cell-based IC that can mount a large number of functional hard macros other than RAM blocks, individual tests of the hard macros mounted on the same mounted chip are performed so as not to burden the user. The RAM block is tested by using (such as CB-C7 manufactured by NEC).
【0004】ところが最近では前記の長所があるが故
に、同一チップ内にビット数やワード数が異なるRAM
ブロックや、大容量のRAMブロックを数個搭載すると
いうような場合が多々あり、テスト時間およびテストパ
タン数の増大などの問題を招くようになってきている。However, recently, because of the above advantages, RAMs having different numbers of bits and words in the same chip
In many cases, a block or several large-capacity RAM blocks are mounted, which causes problems such as an increase in test time and the number of test patterns.
【0005】以下に同一チップ内に3個のRAMブロッ
クを搭載したときの従来のテスト回路について述べる。A conventional test circuit in which three RAM blocks are mounted on the same chip will be described below.
【0006】図2はRAMブロックを3個搭載したとき
のRAMブロックテスト回路の従来例のブロック図であ
る。図2のRAMブロックテスト回路は本体のRAMブ
ロック2a,2b,2cと、RAMブロック2a,2
b,2cに入出力するテスト信号と、通常の信号とを選
択する入力セレクタ20a,20b,20cと、出力セ
レクタ21a,21b,21cで構成されている。FIG. 2 is a block diagram of a conventional example of a RAM block test circuit when three RAM blocks are mounted. The RAM block test circuit shown in FIG. 2 includes RAM blocks 2a, 2b and 2c of the main body and RAM blocks 2a and 2
It is composed of input selectors 20a, 20b and 20c for selecting a test signal input to and output from b and 2c and a normal signal, and output selectors 21a, 21b and 21c.
【0007】テストモード指定線6により通常動作状態
が指定されていると、入力セレクタ20a,20b,2
0cはそれぞれ内部アドレス線7a,7b,7c、内部
ライトデータ線8a,8b,8cおよび内部制御信号線
9a,9b,9cを選択して、アドレス入力線3a,3
b,3c、ライトデータ線4a,4b,4cおよび制御
信号線5a,5b,5cを介しRAMブロック2a,2
b,2cにアドレス信号、書き込みデータ、およびチッ
プセレクト信号、ライト信号、リード信号などの制御信
号を供給する。そして出力セレクタ21a,21b,2
1cはRAMブロック2a,2b,2cからのリードデ
ータ13a,13b,13cを内部リードデータ線14
a,14b,14cに送出する。つまり通常動作状態の
ときはRAMブロック2a,2b,2cは、半導体集積
回路51の内部の回路とインターフェースを行う。When the normal operation state is designated by the test mode designation line 6, the input selectors 20a, 20b, 2
0c selects the internal address lines 7a, 7b, 7c, the internal write data lines 8a, 8b, 8c and the internal control signal lines 9a, 9b, 9c, respectively, and the address input lines 3a, 3
RAM blocks 2a, 2 via write data lines 4a, 4b, 4c and control signal lines 5a, 5b, 5c.
Address signals, write data, and control signals such as a chip select signal, a write signal, and a read signal are supplied to b and 2c. And output selectors 21a, 21b, 2
Reference numeral 1c denotes the read data 13a, 13b, 13c from the RAM blocks 2a, 2b, 2c and the internal read data line 14
a, 14b, 14c. That is, in the normal operation state, the RAM blocks 2a, 2b, 2c interface with the internal circuits of the semiconductor integrated circuit 51.
【0008】次に、テストモード指定線6によりRAM
ブロックテスト状態が指定されていると、入力セレクタ
20a,20b,20cはそれぞれテストアドレス線1
0a,10b,10c、テストライトデータ線11a,
11b,11cおよびテスト制御信号線12a,12
b,12cを選択して、アドレス入力線3a,3b,3
c、ライトデータ線4a,4b,4cおよび制御信号線
5a,5b,5cを介し、RAMブロック2a,2b,
2cにアドレス信号、書き込みデータ、およびチップセ
レクト信号、ライト信号、リード信号などの制御信号を
供給する。そして出力レジスト21a,21b,21c
はRAMブロック2a,2b,2cからのリードデータ
13a,13b,13cをテストリードデータ線15
a,15b,15cに送出する。これによりRAMブロ
ック2a,2b,2cは外部から直接スルーでアクセス
できるようになり、予め準備しているテストパタンなど
を内部の回路構成などにかかわらず適用できるようにな
る。Next, the RAM is set by the test mode designation line 6.
When the block test state is designated, the input selectors 20a, 20b, 20c respectively detect the test address line 1
0a, 10b, 10c, test write data line 11a,
11b and 11c and test control signal lines 12a and 12
b, 12c to select the address input lines 3a, 3b, 3
c, write data lines 4a, 4b, 4c and control signal lines 5a, 5b, 5c, RAM blocks 2a, 2b,
An address signal, write data, and control signals such as a chip select signal, a write signal, and a read signal are supplied to 2c. And output resists 21a, 21b, 21c
Reads the read data 13a, 13b, 13c from the RAM blocks 2a, 2b, 2c on the test read data line 15
a, 15b, 15c. As a result, the RAM blocks 2a, 2b, 2c can be directly accessed from the outside by through, and the test patterns prepared in advance can be applied regardless of the internal circuit configuration.
【0009】図2の場合は3個のRAMブロックの端子
が同時に全て外部に直接出ているので、3個のRAMブ
ロックが同時にテスト可能となる。ただし、例えば51
2ワード×8ビットのRAMブロックが3個の場合だ
と、アドレス入力用に9本×3=27本、データ入力用
に8本×3=24本、データ出力用に8本×3=24
本、制御信号(リ−ド、ライト、チップセレクト信号)
用に3本×3=9本、と計84本の外部端子がテスト用
に同時に必要となる。In the case of FIG. 2, all the terminals of the three RAM blocks are directly exposed to the outside at the same time, so that the three RAM blocks can be tested at the same time. However, for example, 51
If there are three 2 word × 8 bit RAM blocks, 9 × 3 = 27 for address input, 8 × 3 = 24 for data input, 8 × 3 = 24 for data output.
Book, control signal (read, write, chip select signal)
For this purpose, a total of 84 external terminals, 3 x 3 = 9, are required for testing at the same time.
【0010】[0010]
【発明が解決しようとする課題】上述した従来のRAM
ブロックテスト回路においては、RAMブロックのテス
トモードを指定した場合、RAMブロックの全端子が半
導体集積回路の外部端子スルーとなり、半導体集積回路
の内部回路によらず、外部からの直接テストが可能であ
るが、複数個のRAMブロックを同時に並列にテストし
ようとするとテスト用に多数のテストピンが必要とな
り、少ないピン数に搭載されるASICなどではそのテ
スト方式を用いることが不可能になるという欠点があっ
た。そしてされに上記欠点を解決するためのRAMブロ
ックのテストを1個ずつ行う方法も考えられるが、この
場合は逆にテスト時間が長いという二律背反の問題点が
あった。The conventional RAM described above.
In the block test circuit, when the test mode of the RAM block is designated, all terminals of the RAM block are external terminal throughs of the semiconductor integrated circuit, and a direct external test is possible regardless of the internal circuit of the semiconductor integrated circuit. However, when testing a plurality of RAM blocks in parallel at the same time, a large number of test pins are required for the test, and it is impossible to use the test method in an ASIC having a small number of pins. there were. Then, a method of testing the RAM blocks one by one in order to solve the above-mentioned drawbacks can be considered, but in this case, there is a trade-off problem that the test time is conversely long.
【0011】本発明の目的は、半導体集積回路におい
て、複数個のRAMブロックを同時に並列にテストする
ために多数のテスト用の外部端子を必要としないRAM
ブロックテスト回路を提供することである。An object of the present invention is to provide a semiconductor integrated circuit with a RAM which does not require a large number of external terminals for testing in order to simultaneously test a plurality of RAM blocks in parallel.
It is to provide a block test circuit.
【0012】[0012]
【課題を解決するための手段】本発明のRAMブロック
テスト回路は、RAMブロックのテストのためのアドレ
ス、書き込みデータ、期待値データおよびRAMブロッ
クのリード/ライト動作を制御する制御信号を外部から
のクロックにより生成するアドレス/データ生成回路
と、複数のRAMブロックからのリードデータと前記期
待値データとを比較し、前記リードデータが前記期待値
データと不一致となった場合に、エラー信号を出力する
コンパレータとを有する。SUMMARY OF THE INVENTION A RAM block test circuit according to the present invention externally supplies an address for writing a RAM block, write data, expected value data, and a control signal for controlling a read / write operation of the RAM block. An address / data generation circuit generated by a clock is compared with read data from a plurality of RAM blocks and the expected value data, and an error signal is output when the read data does not match the expected value data. And a comparator.
【0013】[0013]
【作用】1つのアドレス/データ生成回路がテストのた
めのアドレスとデータなどを生成し、1つのコンパレー
タでの比較でRAMブロックの分離テストをするので、
RAMブロックの数が多くてもテスト用の外部端子が少
なくて済み、半導体集積回路の構成が容易で、かつテス
ト時間やテストパタン数も増大しない。Since one address / data generation circuit generates an address and data for a test and a RAM block separation test is performed by comparison with one comparator,
Even if the number of RAM blocks is large, the number of external terminals for testing is small, the configuration of the semiconductor integrated circuit is easy, and the test time and the number of test patterns do not increase.
【0014】[0014]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【0015】図1は本発明のRAMブロックテスト回路
の一実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of a RAM block test circuit of the present invention.
【0016】半導体集積回路1はRAMブロック2a,
2b,2cと入力セレクタ20a,20b,20cと、
出力セレクタ21a,21b,21cと、テスト回路用
のアドレス/データ生成回路30と、同じくテスト回路
用のコンパレータ31で構成されている。RAMブロッ
ク2a,2b,2cと入力セレクタ20a,20b,2
0c、出力セレクタ21a,21b,21cは従来例の
図2のものと同様に機能する。ただし、入力セレクタ2
0a,20b,20cのテスト時のアドレス、ライトデ
ータ、制御信号の入力先がアドレス/データ生成回路3
0となり、また出力セレクタ21a,21b,21cの
テスト時のリードデータ出力先がコンパレータ31とな
っている。The semiconductor integrated circuit 1 includes a RAM block 2a,
2b and 2c and input selectors 20a, 20b and 20c,
It is composed of output selectors 21a, 21b, 21c, an address / data generation circuit 30 for a test circuit, and a comparator 31 for the test circuit. RAM blocks 2a, 2b, 2c and input selectors 20a, 20b, 2
0c, the output selectors 21a, 21b and 21c function in the same manner as in the conventional example shown in FIG. However, input selector 2
Address / data generation circuit 3 is the input destination of the address, write data, and control signal at the time of testing 0a, 20b, 20c.
The read data output destination when the output selectors 21a, 21b, and 21c are tested is the comparator 31.
【0017】したがって、テストモード指定線6により
通常動作状態が指定されていると、入力セレクタ20
a,20b,20cはそれぞれ内部アドレス線7a,7
b,7c、内部ライトデータ線8a,8b,8cおよび
内部制御信号線9a,9b,9cを選択して、アドレス
入力線3a,3b,3c、ライトデータ線4a,4b,
4cおよび制御信号線5a,5b,5cを介し、RAM
ブロック2a,2b,2cにアドレス信号、書き込みデ
ータ、およびチップセレクト信号、ライト信号、リード
信号などの制御信号を供給する。そして出力セレクタ2
1a,21b,21cはRAMブロック2a,2b,2
cからのリードデータ13a,13b,13cを内部リ
ード線14a,14b,14cに送出する。つまり通常
動作状態のときはRAMブロック2a,2b,2cは半
導体集積回路1の内部の回路とインタフェースを行う。Therefore, when the normal operation state is designated by the test mode designation line 6, the input selector 20
a, 20b and 20c are internal address lines 7a and 7a, respectively.
b, 7c, internal write data lines 8a, 8b, 8c and internal control signal lines 9a, 9b, 9c are selected, and address input lines 3a, 3b, 3c, write data lines 4a, 4b,
4c and control signal lines 5a, 5b, 5c, RAM
An address signal, write data, and control signals such as a chip select signal, a write signal, and a read signal are supplied to the blocks 2a, 2b, 2c. And output selector 2
1a, 21b and 21c are RAM blocks 2a, 2b and 2
The read data 13a, 13b, 13c from c is sent to the internal lead wires 14a, 14b, 14c. That is, in the normal operation state, the RAM blocks 2a, 2b, 2c interface with the internal circuits of the semiconductor integrated circuit 1.
【0018】アドレス/データ生成回路30はカウンタ
(不図示)を内蔵しており、テストモード指定線6によ
りRAMブロックテスト状態が指定されると、動作状態
となり、リセット入力端子36からのリセット信号によ
り内部カウンタがリセットされ、そしてクロック入力端
子35からのクロック信号により、順次カウンタをイン
クリメントしながら所定のアドレスと書き込みデータお
よびチップセレクト信号やライトイネーブル信号のRA
Mブロック2a,2b,2cに書き込みを行うための制
御信号を出力する。このとき、入力セレクタ20a,2
0b,20cはテストモード指定信号線6によりRAM
ブロックテストモードに指定されているため、アドレス
/データ生成回路30が生成した各信号をそれぞれテス
トアドレス線40、テストライトデータ線41、テスト
制御信号線42を介して受け取り、アドレス入力線3
a,3b,3c、ライトデータ4a,4b,4cおよび
制御信号線5a,5b,5cに送出してRAMブロック
2a,2b,2cへの書き込み動作を行う。アドレス/
データ生成回路30は内部のカウンタがオーバーフロー
すると、今度はRAMブロック2a,2b,2cからの
データリード動作を行うべく書き込み動作時と同様、順
次所定のアドレスと期待値データおよびチップセレクト
信号とリードイネーブル信号を出力する。このとき、期
待値データは、書き込みデータと同じもので、セレクタ
などは介さずに期待値データ線33によって直接コンパ
レータ31に出力される。出力セレクタ21a,21
b,21cはRAMブロックのテスト時はRAMブロッ
ク2a,2b,2cからのリードデータをリードデータ
線13a,13b,13cを介して受け取り、テストリ
ードデータ線15a,15b,15cに送出する。The address / data generation circuit 30 has a built-in counter (not shown). When the RAM block test state is designated by the test mode designation line 6, the address / data generation circuit 30 enters the operating state and is reset by the reset signal from the reset input terminal 36. The internal counter is reset, and the clock signal from the clock input terminal 35 sequentially increments the counter to increase the RA of a predetermined address, write data, chip select signal, and write enable signal.
A control signal for writing to the M blocks 2a, 2b, 2c is output. At this time, the input selectors 20a, 2
0b and 20c are RAMs by the test mode designation signal line 6
Since the block test mode is specified, each signal generated by the address / data generation circuit 30 is received via the test address line 40, the test write data line 41, and the test control signal line 42, and the address input line 3
a, 3b, 3c, write data 4a, 4b, 4c and control signal lines 5a, 5b, 5c to write data to the RAM blocks 2a, 2b, 2c. address/
When the internal counter overflows, the data generation circuit 30 sequentially performs a predetermined address, expected value data, chip select signal, and read enable in order to perform a data read operation from the RAM blocks 2a, 2b, 2c, similarly to the write operation. Output a signal. At this time, the expected value data is the same as the write data and is directly output to the comparator 31 through the expected value data line 33 without going through a selector or the like. Output selectors 21a, 21
b and 21c receive the read data from the RAM blocks 2a, 2b and 2c via the read data lines 13a, 13b and 13c and send them to the test read data lines 15a, 15b and 15c when the RAM block is tested.
【0019】コンパレータ31はテストモード指定線6
により、RAMブロックテストモードに指定されている
と動作し、前記のRAMブロックのデータリード動作に
より読み出されるRAMブロック2a,2b,2cから
の3つのリードデータを、出力セレクタ21a,21
b,21cからのテストリードデータ線15a,15
b,15cを介して受け取り、アドレス/データ生成回
路30からの期待値データ33と各アドレスごとに照合
比較する。そして不一致がある場合にはエラー信号をテ
スト結果出力端子37に出力する。The comparator 31 uses the test mode designation line 6
Thus, when the RAM block test mode is specified, the three read data from the RAM blocks 2a, 2b, 2c read by the data read operation of the RAM block are output selectors 21a, 21.
test read data lines 15a, 15 from b, 21c
It is received via b and 15c and collated and compared with the expected value data 33 from the address / data generation circuit 30 for each address. If there is a mismatch, an error signal is output to the test result output terminal 37.
【0020】そして次にアドレス/データ生成回路30
内のカウンタがオーバーフローすると、アドレス/デー
タ生成回路30は今度は1回目とは異なる書き込みデー
タをアドレスと共に送出し、さらに次のオーバーフロー
から、リード動作を行いコンパレータ31に前述したと
同様の比較を行わせる。Next, the address / data generation circuit 30
When the internal counter overflows, the address / data generation circuit 30 sends write data different from the first time with the address, and from the next overflow, a read operation is performed and the comparator 31 performs the same comparison as described above. Let
【0021】以上の処理を、テストに必要な違う値の書
き込みデータで繰り返して行い、RAMブロックのテス
トを行う。The above processing is repeated with write data having different values required for the test, and the RAM block is tested.
【0022】このRAMブロックテスト回路では半導体
集積回路1内の3個のRAMブロックに対し、1つのア
ドレス/データ生成回路により全部のRAMブロックに
対して共通のアドレス/データを供給し、そしてコンパ
レータによって3個のRAMブロックはリードデータを
一括して比較し、不一致の場合はエラー信号を外部に出
力する構造となっている。In this RAM block test circuit, one address / data generation circuit supplies a common address / data to all the RAM blocks to the three RAM blocks in the semiconductor integrated circuit 1, and the comparator uses the comparator. The three RAM blocks have a structure in which read data is collectively compared and an error signal is output to the outside when they do not match.
【0023】したがって、従来の複数のRAMブロック
の分離テストは、たとえば図2の512ワード×8ビッ
トのRAMブロック3個の場合、84本のテスト用外部
端子が必要であるが、本実施例の場合は3本の外部端子
しか必要とならいので、テストパタン量が少なくて済む
と共に、外部端子数が少ない場合でも複数のRAMブロ
ックが並列にテストできるため、テスト時間の短縮が図
れる。Therefore, in the conventional isolation test of a plurality of RAM blocks, for example, in the case of three 512 word × 8 bit RAM blocks in FIG. 2, 84 test external terminals are required. In this case, since only three external terminals are required, the amount of test patterns can be small and a plurality of RAM blocks can be tested in parallel even when the number of external terminals is small, so that the test time can be shortened.
【0024】また、ビット数、ワード数が異なるRAM
ブロックが複数内蔵されている場合についてであるが、
ビット数が異なる場合には、足りないビット数の部分は
コンパレータ31の入力に書き込みデータをそのまま入
力したり、さらにワード数が異なる場合には、対象外ア
ドレスがRAMブロックに入力された場合には書き込み
データをそのままリードデータ線13a,13b,13
cから出力するようなRAMブロックの構成にすればよ
い。この方法は本実施例の範囲を逸脱しない限り、特に
これを限定するものではない。RAMs having different numbers of bits and words
Regarding the case where multiple blocks are built in,
When the number of bits is different, the write data is directly input to the input of the comparator 31 for the portion having the insufficient number of bits, and when the number of words is further different, when the non-target address is input to the RAM block. The write data is directly read data lines 13a, 13b, 13
The RAM block may be configured to output from c. This method is not particularly limited without departing from the scope of this embodiment.
【0025】さらに本実施例と類似したBIST(Buil
t-In Self Test) 回路も存在しているが、本出願ではコ
ンパレータ31で複数のRAMブロックからのリードデ
ータと比較しているところが、従来のBIST回路のコ
ンパレータと違うところである。Furthermore, a BIST (Built) similar to that of this embodiment is used.
Although there is also a t-In Self Test circuit, in the present application, the comparison with the read data from a plurality of RAM blocks by the comparator 31 is different from the comparator of the conventional BIST circuit.
【0026】[0026]
【発明の効果】以上述べたように本発明は、半導体集積
回路の複数のRAMブロックに対し一つのアドレス/デ
ータ生成回路により共通のアドレス/データを複数個の
RAMブロックの全アドレス分に対して並列に供給し、
1つのコンパレータで複数のRAMブロックのリードデ
ータを一括して比較し、不一致の場合はエラー信号を外
部に出力することにより、内蔵するRAMブロックの個
数やその容量にかかわらず、テストに必要な外部端子が
わずか3端子と少なくできるため、半導体集積回路の外
部端子数が少なくてもRAMブロックの並列テストが行
え、テスト時間を短くできるという効果がある。As described above, according to the present invention, a common address / data is provided to a plurality of RAM blocks of a semiconductor integrated circuit by one address / data generation circuit for all addresses of the plurality of RAM blocks. Supply in parallel,
A single comparator compares read data from multiple RAM blocks at once, and outputs an error signal to the outside if they do not match, regardless of the number and capacity of built-in RAM blocks. Since the number of terminals can be reduced to only three, the RAM block can be tested in parallel even if the number of external terminals of the semiconductor integrated circuit is small, and the test time can be shortened.
【0027】さらに、本発明では内蔵するRAMブロッ
クが何個になっても一つのアドレス/データ生成回路お
よびコンパレータで構成できるので、従来の予めBIS
T回路を内蔵したようなRAMブロックを組み合わせて
構成する場合よりも、より少ないハードウェア量、より
少数のテスト端子でテスト回路が構成でき、半導体集積
回路の構成が容易で、かつ、テスト時間ばかりでなく、
テストパターンの増大を回避できるという効果がある。Further, in the present invention, even if the number of built-in RAM blocks is any, it can be constituted by one address / data generation circuit and the comparator, so that the conventional BIS can be used in advance.
Compared to the case where a RAM block having a built-in T circuit is combined, the test circuit can be configured with a smaller amount of hardware and a smaller number of test terminals, the semiconductor integrated circuit can be easily configured, and only the test time is required. Not
This has the effect of avoiding an increase in test patterns.
【図1】本発明のRAMブロックテスト回路の一実施例
のブロック図である。FIG. 1 is a block diagram of an embodiment of a RAM block test circuit of the present invention.
【図2】RAMブロックテスト回路の従来例のブロック
図である。FIG. 2 is a block diagram of a conventional example of a RAM block test circuit.
1 半導体集積回路 2a,2b,2c RAMブロック 3a,3b,3c アドレス入力線 4a,4b,4c ライトデータ線 5a,5b,5c 制御信号線 6 テストモード指定線 7a,7b,7c 内部アドレス線 8a,8b,8c 内部ライトデータ線 9a,9b,9c 内部制御信号線 10a,10b,10c テストアドレス線 11a,11b,11c テストライトデータ線 12a,12b,12c テスト制御信号線 13a,13b,13c リードデータ線 14a,14b,14c 内部リードデータ線 15a,15b,15c テストリードデータ線 20a,20b,20c 入力セレクタ 21a,21b,21c 出力セレクタ 30 アドレス/データ生成回路 31 コンパレータ 33 期待値データ線 35 クロック入力端子 36 リセット入力端子 37 テスト結果出力端子 40 テストアドレス線 41 テストライトデータ線 42 テスト制御信号線 1 semiconductor integrated circuit 2a, 2b, 2c RAM block 3a, 3b, 3c address input line 4a, 4b, 4c write data line 5a, 5b, 5c control signal line 6 test mode designation line 7a, 7b, 7c internal address line 8a, 8b, 8c internal write data line 9a, 9b, 9c internal control signal line 10a, 10b, 10c test address line 11a, 11b, 11c test write data line 12a, 12b, 12c test control signal line 13a, 13b, 13c read data line 14a, 14b, 14c Internal read data line 15a, 15b, 15c Test read data line 20a, 20b, 20c Input selector 21a, 21b, 21c Output selector 30 Address / data generation circuit 31 Comparator 33 Expected value data line 35 Clock input terminal 36 Re Set input terminal 37 Test result output terminal 40 Test address line 41 Test write data line 42 Test control signal line
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─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成6年3月14日[Submission date] March 14, 1994
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】発明の名称[Name of item to be amended] Title of invention
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【発明の名称】 RAMブロックテスト方法および回路Patent application title: RAM block test method and circuit
【手続補正2】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
【手続補正3】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0001[Correction target item name] 0001
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0001】[0001]
【産業上の利用分野】本発明は複数のRAMブロックを
内蔵した半導体集積回路に関し、特にRAMブロックテ
スト方法および回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit containing a plurality of RAM blocks, and more particularly to a RAM block test method and circuit.
【手続補正4】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0010[Correction target item name] 0010
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0010】[0010]
【発明が解決しようとする課題】上述した従来のRAM
ブロックテスト方法においては、RAMブロックのテス
トモードを指定した場合、RAMブロックの全端子が半
導体集積回路の外部端子スルーとなり、半導体集積回路
の内部回路によらず、外部からの直接テストが可能であ
るが、複数個のRAMブロックを同時に並列にテストし
ようとするとテスト用に多数のテストピンが必要とな
り、少ないピン数に搭載されるASICなどではそのテ
スト方式を用いることが不可能になるという欠点があっ
た。そしてさらに上記欠点を解決するためのRAMブロ
ックのテストを1個ずつ行う方法も考えられるが、この
場合は逆にテスト時間が長いという二律背反の問題点が
あった。The conventional RAM described above.
In the block test method , when the test mode of the RAM block is designated, all terminals of the RAM block are external terminal throughs of the semiconductor integrated circuit, and a direct external test is possible regardless of the internal circuit of the semiconductor integrated circuit. However, when testing a plurality of RAM blocks in parallel at the same time, a large number of test pins are required for the test, and it is impossible to use the test method in an ASIC having a small number of pins. there were. And Is al in a method is also conceivable to perform the test of the RAM blocks one by one in order to solve the above drawbacks, in this case the test time reversed had problems antinomy is called long.
【手続補正5】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0011[Correction target item name] 0011
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0011】本発明の目的は、半導体集積回路におい
て、複数個のRAMブロックを同時に並列にテストする
ために多数のテスト用の外部端子を必要としないRAM
ブロックテスト方法および回路を提供することである。An object of the present invention is to provide a semiconductor integrated circuit with a RAM which does not require a large number of external terminals for testing in order to simultaneously test a plurality of RAM blocks in parallel.
A block test method and circuit are provided.
【手続補正6】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0012[Correction target item name] 0012
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0012】[0012]
【課題を解決するための手段】本発明のRAMブロック
テスト方法は、RAMブロックのテストのためのアドレ
ス、書き込みデータ、期待値データおよびRAMブロッ
クのリード/ライト動作を制御する制御信号を外部から
のクロックにより生成する手順と、前記複数のRAMブ
ロックからのリードデータと前記期待値データとを比較
し、前記リードデータが前記期待値データと不一致とな
った場合に、エラー信号を出力する手順とを有する。本
発明のRAMブロックテスト回路は、RAMブロックの
テストのためのアドレス、書き込みデータ、期待値デー
タおよびRAMブロックのリード/ライト動作を制御す
る制御信号を外部からのクロックにより生成するアドレ
ス/データ生成回路と、複数のRAMブロックからのリ
ードデータと前記期待値データとを比較し、前記リード
データが前記期待値データと不一致となった場合に、エ
ラー信号を出力するコンパレータとを有する。 RAM block of the present invention
The test method is an address for testing the RAM block.
Memory, write data, expected value data and RAM block
External control signals for controlling read / write operations
Of the RAM blocks,
Compare the read data from the lock with the expected value data
However, the read data does not match the expected value data.
If there is, an error signal is output. The RAM block test circuit of the present invention is an address / data generation circuit that generates an address for writing a RAM block, write data, expected value data, and a control signal for controlling the read / write operation of the RAM block from an external clock. And a comparator that compares read data from a plurality of RAM blocks with the expected value data and outputs an error signal when the read data does not match the expected value data.
Claims (1)
集積回路における、前記RAMブロックの分離テストを
行うためのRAMブロックテスト回路において、 前記RAMブロックのテストのためのアドレス、書き込
みデータ、期待値データおよびRAMブロックのリード
/ライト動作を制御する制御信号を外部からのクロック
により生成するアドレス/データ生成回路と、 前記複数のRAMブロックからのリードデータと前記期
待値データとを比較し、前記リードデータが前記期待値
データと不一致となった場合に、エラー信号を出力する
コンパレータとを有することを特徴とするRAMブロッ
クテスト回路。1. A semiconductor integrated circuit including a plurality of RAM blocks, comprising: a RAM block test circuit for performing a separation test of the RAM blocks; an address, a write data, an expected value data and a test data for the RAM block; An address / data generation circuit that generates a control signal for controlling the read / write operation of the RAM block by an external clock is compared with the read data from the plurality of RAM blocks and the expected value data. A RAM block test circuit, comprising: a comparator that outputs an error signal when the expected value data does not match.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5243448A JPH0799000A (en) | 1993-09-30 | 1993-09-30 | Method and circuit for testing ram block |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5243448A JPH0799000A (en) | 1993-09-30 | 1993-09-30 | Method and circuit for testing ram block |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0799000A true JPH0799000A (en) | 1995-04-11 |
Family
ID=17104035
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5243448A Pending JPH0799000A (en) | 1993-09-30 | 1993-09-30 | Method and circuit for testing ram block |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0799000A (en) |
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- 1993-09-30 JP JP5243448A patent/JPH0799000A/en active Pending
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