JPH04109500A - Memory testing circuit for semiconductor integrated circuit - Google Patents
Memory testing circuit for semiconductor integrated circuitInfo
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、メモリ部を内蔵した半導体集積回路（以下、
ＬＳＩと呼ぶ）のメモリ部を試験するメモリ試験回路に
関する。[Detailed Description of the Invention] [Industrial Field of Application] The present invention relates to a semiconductor integrated circuit (hereinafter referred to as
The present invention relates to a memory test circuit that tests a memory section of an LSI (LSI).
［従来の技術］
近年、半導体製造技術の向上に伴って、ＬＳＩに収納さ
れる回路数は益々増加する傾向にあり、これに伴って、
ＬＳＩに内蔵されるメモリの容量も増大している。この
ため、ＬＳＩの製造後に実施される電気的試験に要する
時間も増大する傾向にある。[Prior Art] In recent years, as semiconductor manufacturing technology has improved, the number of circuits housed in LSIs has tended to increase.
The capacity of memory built into LSIs is also increasing. For this reason, the time required for electrical tests performed after manufacturing LSIs also tends to increase.
従来、ＬＳＩに内蔵されるＲＡＭ又はＲＯＭの試験は、
メモリテスタ又は高性能なテスタを使用し、第５図に示
すような試験手順に従って行っている。Conventionally, testing of RAM or ROM built into LSI is
A memory tester or a high-performance tester is used and the test procedure as shown in FIG. 5 is followed.
即ち、まず、ＬＳＩの入力信号であるテスト信号ＴＳＴ
を“１゛に設定する（ Ｓ 、、）。続いて、アドレス
カウンタをリセットする（ Ｓ 、２）。次に、特定の
パターンのデータをメモリ部に書込む（Ｓ 、３）。次
にメモリ部の読み出しデータと書込データとを比較する
（ ８．４）。そして、データが一致しなかったら、エ
ラーとして処理を中止し、一致したらアドレスカウンタ
に１をプラスして（Ｓ Ｌ５１ Ｓ ＋ｅ） 、再度
メモリ部へ特定パターンのデータを書込む（８１３）。That is, first, the test signal TST which is the input signal of the LSI
is set to "1" (S, ,). Next, the address counter is reset (S, 2). Next, a specific pattern of data is written to the memory section (S, 3). Next, the memory Compare the read data and write data of the part (8.4).If the data do not match, stop the process as an error, and if they match, add 1 to the address counter (S L51 S +e) , writes the data of the specific pattern into the memory section again (813).
これを試験終了まで繰り返しくＳ、□）、エラーがなか
ったらＬＳＩの入力信号であるテスト信号ＴＳＴをＯ”
に設定しく５Ｉ８）、処理を終了する。Repeat this until the end of the test (S, □). If there is no error, turn the test signal TST, which is the input signal of the LSI, to O"
5I8), and the process ends.
［発明が解決しようとする課題］
しかしながら、近年、ＬＳＩの動作周波数が飛躍的に向
上していることから、上述した従来のメモリ試験方法で
は、ＬＳＩの動作確認のためにテスタからＬＳＩに印加
されるクロック信号の周波数が、ＬＳＩの実際の動作周
波数とはかけ離れたものとなっている。例えば、ＬＳＩ
の実動作周波数は２０〜３３ Ｍ Ｈｚであるにも拘ら
ず、テスタの動作周波数は数ＭＨｚ程度であるのが現状
であり、ＬＳＩが実際に動作をするときの性能で試験を
することができないという問題点かあった。[Problems to be Solved by the Invention] However, in recent years, the operating frequency of LSIs has improved dramatically, so in the conventional memory testing method described above, the voltage applied from the tester to the LSI is The frequency of the clock signal is far different from the actual operating frequency of the LSI. For example, LSI
Although the actual operating frequency of the LSI is 20 to 33 MHz, the operating frequency of the tester is currently only a few MHz, making it impossible to test the performance of the LSI when it actually operates. There was a problem.
本発明はかかる問題点に鑑みてなされたものであって、
ＬＳＩの実際の動作周波数でメモリの動作試験を行うこ
とができる半導体集積回路のメモリ試験回路を提供する
ことを目的とする。The present invention has been made in view of such problems, and includes:
An object of the present invention is to provide a memory test circuit for a semiconductor integrated circuit that can perform a memory operation test at the actual operating frequency of an LSI.
［課題を解決するための手段］
本発明に係る半導体集積回路のメモリ試験回路は、半導
体集積回路にメモリ部と共に内蔵された半導体集積回路
のメモリ試験回路において、前記メモリ部にテスト用の
読出アドレスを順次供給するアドレス供給手段と、前記
テスト用の読出アドレスの供給によって前記メモリ部か
ら読み出されたデータと外部から与えられた期待値とを
比較する比較手段と、この比較手段の比較結果を保持す
る比較結果保持手段と、これらの各手段を前記メモリ部
の実動周波数で動作させるためのクロック信号を生成出
力するクロック生成手段とを有することを特徴とする。[Means for Solving the Problems] A memory test circuit for a semiconductor integrated circuit according to the present invention is a memory test circuit for a semiconductor integrated circuit built in a semiconductor integrated circuit together with a memory section, in which a read address for testing is provided in the memory section. address supply means for sequentially supplying the test read address; a comparison means for comparing the data read from the memory section by supplying the test read address with an expected value given from the outside; and a comparison result of the comparison means. It is characterized by comprising a comparison result holding means for holding, and a clock generation means for generating and outputting a clock signal for operating each of these means at the actual operating frequency of the memory section.
［作用］
本発明によれば、テスト時において、メモリ部にアドレ
ス供給手段から読出アドレスが供給され、これによって
メモリ部から読み出された読出データが、外部から与え
られた期待値と比較され、その比較結果が保持される。[Operation] According to the present invention, during testing, a read address is supplied from the address supply means to the memory section, and the read data read from the memory section is thereby compared with an expected value given from the outside, The comparison result is retained.
これらの手段は、全てメモリ部と共に半導体集積回路の
内部に収容され、クロック生成手段によって実動周波数
で動作されることになるので、実際の動作状況に極めて
近い状態でメモリテストを行うことができる。All of these means are housed inside the semiconductor integrated circuit along with the memory section, and are operated at the actual operating frequency by the clock generation means, making it possible to perform memory tests under conditions extremely close to actual operating conditions. .
［実施例］
以下、添付の図面に基づいて本発明の実施例について説
明する。[Example] Hereinafter, an example of the present invention will be described based on the accompanying drawings.
第１図は本発明の第１の実施例に係るメモリ試験機能付
きＬＳＩのブロック図である。FIG. 1 is a block diagram of an LSI with a memory test function according to a first embodiment of the present invention.
このＬＳＩには、メモリ部１と、その他の本来の機能部
分である機能回路５とが内蔵されている。This LSI has a built-in memory section 1 and a functional circuit 5 which is another original functional section.
メモリ部１は、この実施例では読出し及び書込みが可能
なＲＡＭである。このメモリ部１に対するアドレスは、
アドレスカウンタ３から供給されるアドレスと、機能回
路５から供給されるアドレスとがセレクタ１２で選択さ
れて与えられるようになっている。また、ＬＳＩの外部
から与えられるメモリ部書込データと、機能回路５から
出力される書込データとは、セレクタ１１にて選択され
、書込データレジスタ４に格納されたのち、クロック信
号ＣＬＫ２のタイミングでメモリ部１に書込まれるよう
になっている。The memory unit 1 is a readable and writable RAM in this embodiment. The address for this memory section 1 is
The address supplied from the address counter 3 and the address supplied from the functional circuit 5 are selected by the selector 12 and supplied. Further, the memory section write data applied from outside the LSI and the write data output from the functional circuit 5 are selected by the selector 11, stored in the write data register 4, and then outputted from the clock signal CLK2. The data is written to the memory unit 1 at the appropriate timing.
アドレスレジスタ２には、メモリ部１の最終アドレスが
格納されるようになっている。このアドレスレジスタ２
に格納されたメモリ部１の最終アドレスと、アドレスカ
ウンタ３から供給されるアドレスとは、比較回路７ａに
て比較され、その比較結果はＡＮＤゲート１４で基本ク
ロック信号ＣＬＫと同期がとられたのちフリップフロッ
プ８ａに供給されている。フリップフロップ８ａの出力
は試験終了信号ＥＮＤとしてＬＳＩの外部に出力される
ようになっている。また、比較回路７ａの比較結果は、
加算器９を起動するようになっている。この加算器９の
出力は、クロック信号ＣＬＫ４及びエラー信号ＥＲＲＯ
Ｒと共にＡＮＤゲート１０に入力されている。そして、
このＡＮＤゲート１０の出力がアドレスカウンタ３をカ
ウントアツプさせるものとなっている。The address register 2 is configured to store the final address of the memory section 1. This address register 2
The final address of the memory unit 1 stored in the address counter 3 and the address supplied from the address counter 3 are compared in the comparison circuit 7a, and the comparison result is synchronized with the basic clock signal CLK by the AND gate 14. It is supplied to flip-flop 8a. The output of the flip-flop 8a is output to the outside of the LSI as a test end signal END. Moreover, the comparison result of the comparison circuit 7a is
Adder 9 is activated. The output of this adder 9 is the clock signal CLK4 and the error signal ERRO.
It is input to the AND gate 10 together with R. and,
The output of this AND gate 10 causes the address counter 3 to count up.
また、メモリ部１から読み出される読出データと書込デ
ータレジスタ４の出力とは、比較回路７ｂにて比較され
、その比較結果はＡＮＤゲート１５でクロック信号ＣＬ
Ｋ３と同期がとられたのちフリップフロップ８ｂに供給
されている。フリップフロップ８ｂの出力は、エラー検
出信号ＥＲＲＯＲ，ＥＲＲＯＲとしてＬＳＩの外部に出
力されるようになっている。Further, the read data read from the memory section 1 and the output of the write data register 4 are compared in a comparator circuit 7b, and the comparison result is sent to an AND gate 15 using a clock signal CL.
After being synchronized with K3, it is supplied to flip-flop 8b. The output of the flip-flop 8b is outputted to the outside of the LSI as error detection signals ERROR and ERROR.
更に、このＬＳＩの内部には、基本クロック信号ＣＬＫ
に基づいて、信号ＣＬＫに対して位相がΔτずつずれた
クロック信号ＣＬＫＩ、ＣＬＫ２゜ＣＬＫ３．ＣＬＫ４
を生成出力するクロック分周回路６が内蔵されている。Furthermore, inside this LSI, there is a basic clock signal CLK.
Based on the clock signals CLKI, CLK2°CLK3 . . . whose phases are shifted by Δτ with respect to the signal CLK. CLK4
A clock frequency divider circuit 6 is built in to generate and output.
なお、このクロック分周回路６と、セレクタ１１〜１３
とは、外部から与えられるテスト信号ＴＳＴによって起
動又は制御されるものとなっている。Note that this clock frequency dividing circuit 6 and selectors 11 to 13
is activated or controlled by an externally applied test signal TST.
次に、このように構成された本実施例に係るＬＳＩの試
験時の動作について説明する。Next, the operation during testing of the LSI according to this embodiment configured as described above will be explained.
第２図は、メモリ部１を試験するための試験フローを示
す図である。FIG. 2 is a diagram showing a test flow for testing the memory section 1. As shown in FIG.
ＬＳＩに入力されるテスト信号ＴＳＴを“１′に設定す
ると、セレクタ１１〜１３により、被試験ＬＳＩ内部の
メモリ部１以外の機能部分である機能回路５がメモリ部
１から切り離され、ＬＳＩに内蔵されたメモリ部１に対
する試験のパスが選択される（Ｓｌ）。When the test signal TST input to the LSI is set to "1'," the selectors 11 to 13 disconnect the functional circuit 5, which is a functional part other than the memory section 1 inside the LSI under test, from the memory section 1, and disconnect the functional circuit 5 from the memory section 1. A test pass for the memory unit 1 that has been tested is selected (Sl).
次に、クロック分周回路６が起動され、第３図に示すよ
うに、ＬＳＩに入力される基本クロック信号ＣＬＫのク
ロック周期Ｔ ［Ｔ＝１／ｆ （ｆ ；はクロック周波
数）コと同一周期で、その位相が基本クロック信号ＣＬ
Ｋに対してΔＴずつ遅れたクロツタ信号ＣＬＫＩ、ＣＬ
Ｋ２．ＣＬＫ３．ＣＬＫ４が生成出力される。Next, the clock frequency divider circuit 6 is activated, and as shown in FIG. And that phase is the basic clock signal CL
Closure signals CLKI and CL delayed by ΔT with respect to K
K2. CLK3. CLK4 is generated and output.
次に、アドレスカウンタ３をリセット信号ＣＬＲにより
リセットする（Ｓ２）。Next, the address counter 3 is reset by the reset signal CLR (S2).
続いて、クロック信号ＣＬＫ１のタイミングでＬＳＩの
入力信号であるメモリ部書込データを書込データレジス
タ４にセットする（Ｓ３）。そして、クロック信号ＣＬ
Ｋ２のタイミングでメモリ部１に書込データレジスタ４
の出力データを書込む（Ｓ４）。Subsequently, memory section write data, which is an input signal of the LSI, is set in the write data register 4 at the timing of the clock signal CLK1 (S3). And clock signal CL
Write data register 4 to memory section 1 at timing of K2.
The output data of is written (S4).
次いで、メモリ部１からデータが読み出され、この読み
出しデータと書込データレジスタ４の出力とが比較回路
７ｂにて比較される。Next, data is read from the memory section 1, and the read data and the output of the write data register 4 are compared in the comparison circuit 7b.
データの不一致があった場合には、クロック信号ＣＬＫ
３のタイミングでフリップフロップ８ｂがセットされ、
エラーとして検出され、試験が終了する（Ｓ６）。If there is a data mismatch, the clock signal CLK
Flip-flop 8b is set at timing 3,
It is detected as an error and the test ends (S6).
また、データの不一致がない場合には（Ｓ６）、クロッ
ク信号ＣＬＫ４のタイミングでアドレスカウンタ３に１
がプラスされる（Ｓ７）。そして、アドレスレジスタ２
に予めセットされているメモリ部１の最終アドレスと、
アドレスカウンタ３の出力とを比較回路７ａにて比較し
、その比較結果が一致するまでメモリ部１の試験が実施
される（Ｓ、）。エラーが発生せずに試験が終了した場
合には、ＬＳＩの入力信号であるテスト信号ＴＳＴが“
０”に設定され、試験が終了する（Ｓ８）。If there is no data mismatch (S6), the address counter 3 is set to 1 at the timing of the clock signal CLK4.
is added (S7). And address register 2
the final address of memory unit 1, which is preset in
The comparison circuit 7a compares the output of the address counter 3 with the output of the address counter 3, and the memory section 1 is tested until the comparison results match (S,). If the test is completed without any errors, the test signal TST, which is the input signal of the LSI, becomes “
0'' and the test ends (S8).
なお、メモリ部書込データは様々なデータの組合せから
なるものであることは言うまでもない。Note that it goes without saying that the memory section write data consists of various combinations of data.
この実施例においては、メモリ部１の試験が正常終了さ
れたかどうかは、フリップフロップ８ａ＋８ｂの状態に
より容易に判断することができる。In this embodiment, whether or not the test of the memory unit 1 has been successfully completed can be easily determined based on the states of the flip-flops 8a+8b.
なお、本実施例のＬＳＩに対し、従来のメモリテスタに
よる試験をそのまま行うことも可能であることはいうま
でもない。It goes without saying that the LSI of this embodiment can be directly tested using a conventional memory tester.
第４図は、本発明の第２の実施例に係るメモリテスト機
能付きＬＳＩのブロック図である。FIG. 4 is a block diagram of an LSI with a memory test function according to a second embodiment of the present invention.
この実施例が前述した第１の実施例と異なる点は、メモ
リ部１が、第１の実施例では、読み出し及び書込が可能
なＲＡＭであったのに対し、本実流側では、読出専用の
ＲＯＭである点である。このため、第１図に示した書込
データレジスタ４は、本実施例では設けられていない。The difference between this embodiment and the first embodiment described above is that in the first embodiment, the memory section 1 was a readable and writable RAM, whereas in this actual system, it is a readable and writable RAM. The point is that it is a dedicated ROM. Therefore, the write data register 4 shown in FIG. 1 is not provided in this embodiment.
その他の構成については、第１の実施例と同様であるた
め、説明は省略する。The other configurations are the same as those in the first embodiment, so their explanation will be omitted.
この実施例においても、先の実施例と同様、実際の動作
周波数に基づいて信頼性が高い試験を行うことができる
。In this embodiment as well, as in the previous embodiment, a highly reliable test can be performed based on the actual operating frequency.
［発明の効果コ
以上述べたように、本発明によれば、半導体集積回路に
メモリ部と共に内蔵されたメモリ試験回路によって、読
出アドレスの供給及び読出データの期待値との比較等を
行い、それらが全て実動周波数でなされるので、実際の
動作状況に極めて近い状態でメモリテストを行うことが
できる。[Effects of the Invention] As described above, according to the present invention, a memory test circuit built into a semiconductor integrated circuit along with a memory section supplies a read address and compares the read data with an expected value. Since all of the tests are performed at the actual operating frequency, memory tests can be performed under conditions extremely close to actual operating conditions.
このため、テスト結果の信頼性が向上するのは勿論のこ
と、試験時の動作クロックを実動作周波数と等しくした
ことにより、益々膨張するテスト時間を大幅に短縮する
ことができるという効果も奏する。This not only improves the reliability of test results, but also makes it possible to significantly shorten the ever-increasing test time by making the operating clock during testing equal to the actual operating frequency.
第１図は本発明の第１の実施例に係るＬＳＩのブロック
図、第２図は同ＬＳＩのメモリ試験手順を示す流れ図、
第３図は同ＬＳＩの内部で生成されるクロック信号を示
すタイミング図、第４図は本発明の第２の実施例に係る
ＬＳＩのプロ、ツク図、第５図は従来のテスタによるＬ
ＳＩのメモリ試験方法を示す流れ図である。
１；メモリ部、２；アドレスレジスタ、３；アドレスカ
ウンタ、４；書込データレジスタ、５；機能回路、６；
クロック分周回路Ｎ ７ ａ ＋ ７ ｂ ；比較回路
、８ａ、８ｂ；フリップフロップ、９；加算器、１０．
１４．１５：ＡＮＤゲート、１１〜１３；セレクタFIG. 1 is a block diagram of an LSI according to a first embodiment of the present invention, and FIG. 2 is a flowchart showing a memory test procedure for the same LSI.
FIG. 3 is a timing diagram showing clock signals generated inside the same LSI, FIG. 4 is a process diagram of the LSI according to the second embodiment of the present invention, and FIG.
3 is a flowchart showing an SI memory test method. 1; Memory section, 2; Address register, 3; Address counter, 4; Write data register, 5; Functional circuit, 6;
Clock frequency dividing circuit N 7 a + 7 b; comparison circuit, 8a, 8b; flip-flop, 9; adder, 10.
14.15: AND gate, 11-13; selector
Claims (2)
体集積回路のメモリ試験回路において、前記メモリ部に
テスト用の読出アドレスを順次供給するアドレス供給手
段と、前記テスト用の読出アドレスの供給によって前記
メモリ部から読み出されたデータと外部から与えられた
期待値とを比較する比較手段と、この比較手段の比較結
果を保持する比較結果保持手段と、これらの各手段を前
記メモリ部の実動周波数で動作させるためのクロック信
号を生成出力するクロック生成手段とを有することを特
徴とする半導体集積回路のメモリ試験回路。(1) In a memory test circuit for a semiconductor integrated circuit built in a semiconductor integrated circuit together with a memory section, an address supply means for sequentially supplying test read addresses to the memory section; A comparison means for comparing data read from the memory section with an expected value given from the outside; a comparison result holding means for holding the comparison result of the comparison means; 1. A memory test circuit for a semiconductor integrated circuit, comprising clock generation means for generating and outputting a clock signal for operating at a certain frequency.
からの読出アドレスを選択して前記メモリ部に供給する
と共に前記メモリ部から読み出された読出データを前記
比較手段に供給し、通常動作モードにおいては、前記メ
モリ部と共に前記半導体集積回路に内蔵された機能回路
からのアドレスを選択して前記メモリ部に供給すると共
に前記メモリ部から読み出された読出データを前記機能
回路に供給する選択手段を有することを特徴とする請求
項１に記載の半導体集積回路のメモリ試験回路。(2) In the test mode, the read address from the address supply means is selected and supplied to the memory section, and the read data read from the memory section is supplied to the comparison means; in the normal operation mode, , comprising selection means for selecting an address from a functional circuit built in the semiconductor integrated circuit together with the memory section and supplying the selected address to the memory section, and supplying read data read from the memory section to the functional circuit. 2. A memory test circuit for a semiconductor integrated circuit according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228686A JPH04109500A (en) | 1990-08-29 | 1990-08-29 | Memory testing circuit for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228686A JPH04109500A (en) | 1990-08-29 | 1990-08-29 | Memory testing circuit for semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109500A true JPH04109500A (en) | 1992-04-10 |
Family
ID=16880219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2228686A Pending JPH04109500A (en) | 1990-08-29 | 1990-08-29 | Memory testing circuit for semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04109500A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778495A (en) * | 1993-09-07 | 1995-03-20 | Nec Corp | Semiconductor storage device with built-in high speed self testing circuit |
| JPH0799000A (en) * | 1993-09-30 | 1995-04-11 | Nec Corp | Method and circuit for testing ram block |
-
1990
- 1990-08-29 JP JP2228686A patent/JPH04109500A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778495A (en) * | 1993-09-07 | 1995-03-20 | Nec Corp | Semiconductor storage device with built-in high speed self testing circuit |
| JPH0799000A (en) * | 1993-09-30 | 1995-04-11 | Nec Corp | Method and circuit for testing ram block |
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