JPH0793710B2 - Tuning control device for television - Google Patents

Description

【発明の詳細な説明】 〈発明の背景〉 この発明は、IF中間周波数信号の情報担持搬送波周波数
を測定するためにカウンタを使用し、それによつて情報
担持搬送波の周波数のずれ（偏移）を修正するための同
調制御信号を発生するデジタル自動微同調（AFT）装置
に関するものである。Description: BACKGROUND OF THE INVENTION The present invention uses a counter to measure the frequency of an information-bearing carrier of an IF intermediate frequency signal, thereby eliminating the frequency shift (deviation) of the information-bearing carrier. The present invention relates to a digital automatic fine tuning (AFT) device that generates a tuning control signal for correction.

上記の形式のデジタルAFT装置は、テレビジヨン受像機
やラジオ受信機において一般に使用されているアナログ
AFT装置に関連して、正確に配列する必要のある高価な
個別回路を省略することができるという点で好ましいも
のである。デジタルAFT装置は、また、受像機あるいは
受信機（以下では受信機で総称する）の同調制御装置の
重要な部分をその受信機の他の部分のデジタル信号処理
回路中に組込むことが可能であるという点でも好ましい
ものである。The digital AFT device of the above type is an analog commonly used in television receivers and radio receivers.
In connection with the AFT device, it is preferable in that expensive individual circuits that need to be accurately arranged can be omitted. The digital AFT device is also capable of incorporating an important part of the tuning controller of the receiver or receiver (collectively referred to below as receiver) in the digital signal processing circuit of the other part of the receiver. That is also preferable.

このようなデジタルAFT装置において生ずる１つの問題
は、受信RF信号の情報担持搬送波が過変調されると、IF
信号の対応する情報担持搬送波もまた過変調され、振幅
が非常に小さくなつて、その周波数を測定するために使
用されるカウンタがそれに確実に応答できなくなる可能
性があるということである。これは、例えばテレビジヨ
ン受像機では、映像および音声応答性に対応する乱れを
生じさせる可能性のある同調処理に乱れのある妨害を生
じさせる。One problem that arises in such digital AFT devices is that if the information-bearing carrier of the received RF signal is overmodulated, the IF
The corresponding information-bearing carrier of the signal is also over-modulated, and its amplitude may become so small that it is certain that the counter used to measure its frequency will be unable to respond to it. This causes disturbing disturbances in the tuning process, which, for example in television receivers, can cause corresponding disturbances in the video and audio responsiveness.

〈発明の概要〉 この発明の原理によれば、垂直帰線期間の一部分のよう
な帰線期間中において、IF信号の情報担持搬送波の周波
数を測定することのできるテレビジヨン受像機用デジタ
ルAFT装置が設けられている。この期間では、映像搬送
波は過変調されない傾向があり、従つて、周波数の測定
を信頼性をもつて行なうのに適した振幅をもつている。<Outline of the Invention> According to the principle of the present invention, a digital AFT device for a television receiver capable of measuring the frequency of an information-carrying carrier wave of an IF signal during a blanking period such as a part of a vertical blanking period. Is provided. During this period, the video carrier tends not to be overmodulated, and thus has an amplitude suitable for reliable frequency measurements.

他の実施例では、各期間のLO（局部発振）信号およびIF
信号双方の周波数を測定するために単一の計数装置が選
択的に使用される。さらに詳しく言えば、LO信号の周波
数が測定されるべき第１の測定期間に先立つて、LO信号
の所望の周波数に関連する数値が計数装置に与えられ、
また周波数が測定される第２の測定期間に先立つて、IF
信号の所望の周波数に関連する数値が同じ計数装置に与
えられる。各測定期間中、LO信号あるいはIF信号のそれ
ぞれの１つが計数装置に供給され、それによつて計数装
置はそれに応答して初めに与えられた数値から計数を行
なうことができる。各測定期間の終りにおいて、測定さ
れる信号には無関係に、計数装置の計数値は同じ予め定
められた計数値と比較され、測定される信号の各所望周
波数からのずれが存在すれば、そのずれを表わす信号を
誤差信号として発生する。In another embodiment, the LO (local oscillator) signal and IF for each period
A single counter is selectively used to measure the frequency of both signals. More specifically, prior to the first measurement period in which the frequency of the LO signal is to be measured, the counter is provided with a numerical value relating to the desired frequency of the LO signal,
In addition, before the second measurement period when the frequency is measured, the IF
Numerical values relating to the desired frequency of the signal are given to the same counting device. During each measuring period, a respective one of the LO signal or the IF signal is supplied to the counting device, whereby the counting device can respond in response to counting from the initially given numerical value. At the end of each measurement period, regardless of the signal to be measured, the count value of the counting device is compared with the same predetermined count value, if there is a deviation from each desired frequency of the measured signal, A signal indicating the deviation is generated as an error signal.

この発明がテレビジヨン受像機で使用されるときは、計
数装置は偏向同期パルスに応答して制御され、それによ
つてLO信号の周波数を、IF信号の映像搬送波の周波数が
測定される帰線期間の部分を除いてくり返し測定するこ
とが望ましい。映像搬送波は補助信号が存在せず、ビデ
オ信号が同期信号のみからなる帰線期間中は過変調され
る傾向は少なく、一方、帰線期間相互間の映像期間中は
過変調される傾向があるので、帰線期間中はIF信号の周
波数を比較的信頼性をもつて周波数の測定を行なうこと
ができる。When the invention is used in a television receiver, the counter is controlled in response to the deflection sync pulse, whereby the frequency of the LO signal and the retrace period during which the frequency of the video carrier of the IF signal is measured. It is desirable to repeat the measurement excluding the part. The video carrier does not have an auxiliary signal and the video signal is less likely to be overmodulated during the blanking period, which consists of only the synchronization signal, while it tends to be overmodulated during the video period between the blanking periods. Therefore, the frequency of the IF signal can be measured with relative reliability during the blanking period.

以下、図を参照しつつこの発明を詳細に説明する。Hereinafter, the present invention will be described in detail with reference to the drawings.

〈実施例の説明〉 図面中、ブロツク相互間を接続する線上に斜線を施こし
た部分は多数の信号線が存在することを示す。<Description of Embodiments> In the drawings, a shaded portion on a line connecting blocks to each other indicates that there are many signal lines.

第１図において、RF（無線周波数）信号源１は複数のRF
テレビジヨン信号を各チヤンネルに対応するテレビジヨ
ン受像機に供給する。各RFテレビジヨン信号には変調さ
れた映像、カラー、および音声搬送波が含まれている。
RF信号源１によつて供給されるRFテレビジヨン信号はRF
増幅器３に供給され、該RF増幅器は使用者によつて選択
されたチヤンネルに相当するRFテレビジヨン信号の１つ
を選択するために同調電圧（TV）に応答して同調され
る。選択されたRFテレビジヨン信号はミクサ５に供給さ
れる。ミクサ５にはまた局部発振器７によつて発生され
た局部発振信号が供給される。局部発振器７は同調電圧
に応答して、選択されたチヤンネルに従つて局部発振信
号の周波数を制御する。ミクサ５はRF増幅器３によつて
選択されたRFテレビジヨン信号と局部発振器７によつて
発生された局部発振信号とをヘテロダインし、選択され
たRFテレビジヨン信号の映像、カラー、および音声搬送
波に対応する変調された映像、カラーおよび音声搬送波
を含むIF信号を発生する。米国では、映像搬送波の公称
周波数は45.75MHzである。カラー搬送波の公称周波数は
42.17MHz、音声搬送波の公称周波数は41.25MHzである。In FIG. 1, RF (radio frequency) signal source 1 is a plurality of RF
The television signal is supplied to the television receiver corresponding to each channel. Each RF television signal contains a modulated video, color, and audio carrier.
The RF television signal supplied by the RF signal source 1 is RF
Applied to an amplifier 3, the RF amplifier is tuned in response to a tuning voltage (TV) to select one of the RF television signals corresponding to the channel selected by the user. The selected RF television signal is supplied to the mixer 5. The mixer 5 is also supplied with a local oscillator signal generated by a local oscillator 7. The local oscillator 7 controls the frequency of the local oscillation signal according to the selected channel in response to the tuning voltage. The mixer 5 heterodynes the RF television signal selected by the RF amplifier 3 and the local oscillation signal generated by the local oscillator 7 into video, color and audio carriers of the selected RF television signal. Generate an IF signal containing the corresponding modulated video, color and audio carriers. In the United States, the nominal frequency of the video carrier is 45.75MHz. The nominal frequency of the color carrier is
42.17MHz, the nominal frequency of the voice carrier is 41.25MHz.

RF増幅器３および局部発振器７はそれぞれその周波数応
答性を決定するための同調回路を含んでいる。各同調回
路はインダクタと一般にバラクタ・ダイオードと称され
る電圧制御キヤパシタンス・ダイオードとを含んでい
る。バラクタ・ダイオードは容量性リアクタンスを呈す
るように同調電圧によつて逆バイアスされる。同調電圧
の大きさは容量性リアクタンスの大きさを決定し、従つ
て同調回路の周波数応答性を決定する。単一のバラクタ
制御同調回路構成は全テレビジヨン範囲全体にわたつて
同調することができないので、選択されたチヤンネルの
周波数帯に従つて発生される帯域選択制御信号に応答し
て、別々の同調回路装置が選択的に付勢される。The RF amplifier 3 and the local oscillator 7 each include a tuning circuit for determining its frequency response. Each tuning circuit includes an inductor and a voltage controlled capacitance diode commonly referred to as a varactor diode. The varactor diode is reverse biased by the tuning voltage to exhibit a capacitive reactance. The magnitude of the tuning voltage determines the magnitude of the capacitive reactance, and thus the frequency response of the tuning circuit. Since a single varactor control tuning circuit arrangement cannot be tuned over the entire television range, separate tuning circuits are responsive to band select control signals generated according to the selected channel frequency band. The device is selectively activated.

ミクサ５によつて発生されたIF信号は受信したIF信号を
濾波するためのIFフイルタ９に供給される。濾波された
IF信号はIF増幅器11によつて増幅されてビデオ検波器13
に供給される。ビデオ検波器13は濾波され増幅されたIF
信号を復調してルミナンス、クロミナンス、および同期
情報を表わすベースバンド・ビデオ信号を発生する。ベ
ースバンド・ビデオ信号は映像処理ユニツト15、同期信
号分離器17に供給される。IF信号はまた音声処理ユニツ
ト19にも供給され、IF信号から音声情報を引出して音声
信号を発生する。音声信号は音声処理ユニツト19によつ
て増幅され、スピーカ21に供給される。The IF signal generated by the mixer 5 is supplied to an IF filter 9 for filtering the received IF signal. Filtered
The IF signal is amplified by the IF amplifier 11 and is detected by the video detector 13
Is supplied to. The video detector 13 is a filtered and amplified IF
The signal is demodulated to produce a baseband video signal representing luminance, chrominance, and synchronization information. The baseband video signal is supplied to the video processing unit 15 and the sync signal separator 17. The IF signal is also supplied to the audio processing unit 19 to extract audio information from the IF signal and generate an audio signal. The audio signal is amplified by the audio processing unit 19 and supplied to the speaker 21.

映像処理ユニツト15はベースバンド・ビデオ信号をルミ
ナンスおよびクロミナンス情報を表わす信号に分離し、
分離されたルミナンスおよびクロミナンス信号を処理し
てそれぞれ赤、緑、青の情報を表わすＲ、Ｇ、Ｂの信号
を生成する。Ｒ、Ｇ、Ｂ信号は映像管23の各電子銃に供
給され、映像管23はこれらの信号に応答して電子ビーム
を発生する。The video processing unit 15 separates the baseband video signal into signals representing luminance and chrominance information,
The separated luminance and chrominance signals are processed to produce R, G and B signals representing red, green and blue information respectively. The R, G and B signals are supplied to each electron gun of the picture tube 23, and the picture tube 23 generates an electron beam in response to these signals.

同期分離器17は、ベースバンド・ビデオ信号から水平お
よび垂直同期パルスを含む複合映像同期信号（第5a図に
示す）を抽出する。複合同期信号は水平および垂直偏向
信号を発生する偏向ユニツト25に供給される。偏向信号
は映像管23に付帯する偏向コイル27に供給され、映像管
23の電子銃によつて発生される電子ビームを、通常のラ
スタ・パターンを画くように偏向する。さらに詳しく言
えば、水平および垂直偏向信号は、映像管23の電子銃に
よつて発生された電子ビームを順次の走査線の形に水平
方向に走査させる。各走査線の後、電子ビームは下側に
隣接する次の走査線の開始点に帰線される。走査線の完
全フイールドの終了時（米国では525本）に、電子ビー
ムは垂直帰線期間中に次のフイールドの頂部に戻され
る。The sync separator 17 extracts a composite video sync signal (shown in FIG. 5a) containing horizontal and vertical sync pulses from the baseband video signal. The composite sync signal is applied to a deflection unit 25 which produces horizontal and vertical deflection signals. The deflection signal is supplied to the deflection coil 27 attached to the video tube 23,
The electron beam generated by the 23 electron gun is deflected to delineate a normal raster pattern. More specifically, the horizontal and vertical deflection signals cause the electron beam generated by the electron gun of the picture tube 23 to scan horizontally in the form of sequential scan lines. After each scan line, the electron beam is retraced to the starting point of the next adjacent scan line below. At the end of the full field of scan lines (525 lines in the United States), the electron beam is returned to the top of the next field during vertical retrace.

帰線消去（ブランキング）ユニツト29は偏向ユニツト25
内で発生される水平および垂直偏向信号に応答して、水
平および垂直リトレース期間中にそれぞれ水平および垂
直ブランキング信号を発生する。ブランキング・パルス
は映像処理ユニツト15に供給されて、リトレース期間中
に映像が現われるのを禁止する。Blanking unit 29 is a deflection unit 25
In response to horizontal and vertical deflection signals generated therein, horizontal and vertical blanking signals are generated during horizontal and vertical retrace periods, respectively. The blanking pulse is applied to the video processing unit 15 to inhibit the video from appearing during the retrace period.

第１図に示すテレビジヨン受像機のうち以上述べた部分
は通常のもので、これ以上の説明を必要としない部分で
ある。第１図に示すテレビジヨン受像機の残りの部分は
RF増幅器３および局部発振器７に同調電圧および帯域切
換信号を供給するための同調制御系からなる。The above-mentioned part of the television receiver shown in FIG. 1 is a normal part and needs no further explanation. The rest of the television receiver shown in Figure 1
It comprises a tuning control system for supplying a tuning voltage and a band switching signal to the RF amplifier 3 and the local oscillator 7.

基本的には同調制御系は２個の周波数ロツクド・ループ
（FLL）を含んでいる。新しいチヤンネルが選択される
と、第１のFLLが付勢されて動作する。第１のFLLは局部
発振（LO）信号の周波数を測定し、LO信号の周波数が選
択されたチヤンネルに対する公称値の所定範囲内に入る
まで同調電圧の大きさを制御する制御信号を発生する。
第１のFLLの動作が完了すると、第２のFLLが付勢されて
動作する。第２のFLLはIF信号の映像搬送波の周波数を
測定し、映像搬送波の周波数がその公称値の予め定めら
れた範囲内になるまで同調電圧の大きさを制御する制御
信号を発生する。Basically, the tuning control system includes two frequency locked loops (FLL). When a new channel is selected, the first FLL is activated and runs. The first FLL measures the frequency of the local oscillator (LO) signal and produces a control signal that controls the magnitude of the tuning voltage until the frequency of the LO signal falls within a predetermined range of nominal values for the selected channel.
When the operation of the first FLL is completed, the second FLL is activated and operates. The second FLL measures the frequency of the video carrier of the IF signal and generates a control signal that controls the magnitude of the tuning voltage until the frequency of the video carrier is within a predetermined range of its nominal value.

第１のFLLは選択されたチヤンネルに対する公称LO周波
数を合成する。公称LO周波数は、各チヤンネルに関連す
る放送RFテレビジヨン信号に同調するのに必要な周波数
である。米国では放送RFテレビジヨン信号は連邦通信委
員会によつて極めて正確な標準周波数を持つことが要求
されている。第２のFLLは、各放送RFテレビジヨン信号
に関して周波数がずれているRFテレビジヨン信号に受像
機を自動的に微同調させることができる。このような非
標準周波数RF搬送波は、ケーブルあるいはマスタ・アン
テナ・テレビジヨン装置、ビデオ・テープ、デイスク再
生装置、ビデオ・ゲーム、家庭用コンピユータ等、RF信
号源１となり得るものから供給される。The first FLL synthesizes the nominal LO frequency for the selected channel. The nominal LO frequency is the frequency required to tune to the broadcast RF television signal associated with each channel. In the United States, broadcast RF television signals are required by the Federal Communications Commission to have extremely accurate standard frequencies. The second FLL can automatically fine tune the receiver to the RF television signal that is out of frequency with respect to each broadcast RF television signal. Such a non-standard frequency RF carrier wave is supplied from a cable or a master antenna television device, a video tape, a disc reproducing device, a video game, a home computer, or the like, which can be the RF signal source 1.

この発明の特徴によれば、第１および第２のFLLは共通
周波数サンプラ30を共用しており、このサンブラ30は合
成モードの動作期間中LO信号の周波数を測定し、自動微
同調（AFT）モードの動作期間中IF信号の映像搬送波の
周波数を測定する。周波数サンプラ30は、高論理レベル
の“合成付勢”制御信号に応答してLO信号の周波数を測
定し、また高論理レベルの“AFT付勢”信号に応答してI
F信号の周波数を測定するように選択的に付勢される。
“合成付勢”および“AFT付勢”制御信号は以下に述べ
るような態様で同調制御ユニツト45によつて発生され
る。According to a feature of the present invention, the first and second FLLs share a common frequency sampler 30, which sampler 30 measures the frequency of the LO signal during the combined mode of operation and provides automatic fine tuning (AFT). The frequency of the video carrier of the IF signal is measured during the mode operation. The frequency sampler 30 measures the frequency of the LO signal in response to a high logic level "composite energize" control signal and also responds to a high logic level "AFT energize" signal.
It is selectively energized to measure the frequency of the F signal.
The "composite energize" and "AFT energize" control signals are generated by the tuning control unit 45 in the manner described below.

LO信号は第１分周器すなわちプリスケーラ33に供給され
る。プリスケーラ33はLO信号の周波数を分周し、周波数
サンプラ30に供給されるLO信号の分周されたものを生成
する。IF信号は第２分周器すなわちプリスケーラ65に供
給される。プリスケーラ65はIF信号の周波数を第２の分
周係数で分周し、周波数サンプラ30に供給されるIF信号
の分周されたものを生成する。IF信号中の主たる搬送波
は映像搬送波であるので、プリスケーラ65はIF信号中の
他の搬送波よりもむしろ映像搬送波に応答するようにな
る。従つて、プリスケーラ65の出力は、実際にはIF信号
の映像搬送波の分周されたものとなる。プリスケーラ33
および65の第１および第２の分周係数は、周波数サンプ
ラ30に供給される各分周された信号が、上記周波数サン
プラ30の動作周波数範囲内の周波数をもつように選定さ
れる。米国で使用するのに適した第１および第２の分周
係数は第１図に示すように256および８である。このよ
うな分周係数を使用すると、プリスケーラ33はLO信号の
256サイクル毎に１個のパルスを発生し、プリスケーラ6
5はIF信号の映像搬送波の８サイクル毎に１個のパルス
を発生する。The LO signal is provided to the first frequency divider or prescaler 33. The prescaler 33 divides the frequency of the LO signal and generates a divided version of the LO signal supplied to the frequency sampler 30. The IF signal is supplied to the second frequency divider or prescaler 65. The prescaler 65 divides the frequency of the IF signal by a second division coefficient to generate a divided version of the IF signal supplied to the frequency sampler 30. Since the main carrier in the IF signal is the video carrier, the prescaler 65 will respond to the video carrier rather than the other carriers in the IF signal. Therefore, the output of the prescaler 65 is actually a frequency-divided version of the video carrier of the IF signal. Prescaler 33
The first and second division factors of 65 and 65 are selected such that each divided signal supplied to the frequency sampler 30 has a frequency within the operating frequency range of the frequency sampler 30. The first and second frequency division factors suitable for use in the United States are 256 and 8 as shown in FIG. With such a division factor, the prescaler 33 will
One pulse is generated every 256 cycles and the prescaler 6
5 generates one pulse every eight cycles of the video carrier of the IF signal.

受信したRF信号の映像搬送波は過変調される場合もある
ので、IF信号の映像搬送波もそれに応じて過変調される
ことがある。従つて、IF信号の映像搬送波の振幅は非常
に低くなつて、プリスケーラ65、従つて周波数サンプラ
30はそれに信頼性をもつて応答することができないこと
がある。IF信号の映像搬送波の信頼性のある周波数測定
は周波数サンプラ30によつて得られるので、映像搬送波
が過変調されるのが少なく、従つて信頼性のある周波数
測定に適した比較的高い振幅をもつた垂直帰線期間の一
部の期間のみにおけるAFT動作モードにおいて、周波数
サンプラ30はIF信号の周波数測定を行なうように選択的
に付勢される。このために、同期分離器17によつて発生
される複合同期信号は垂直パルス検出器71に供給され
る。垂直帰線（リトレース）期間の開始時に、垂直パル
ス検出器71はLO周波数サンプラ30に供給される垂直パル
スを発生する。垂直パルスは、第5a図に示すように、垂
直帰線期間の所定の期間においてIF信号の映像搬送波の
周波数測定を開始させる。Since the video carrier of the received RF signal may be overmodulated, the video carrier of the IF signal may be overmodulated accordingly. Therefore, the amplitude of the video carrier of the IF signal is very low, and the prescaler 65
The 30 may not be able to respond reliably to it. A reliable frequency measurement of the video carrier of the IF signal is obtained by means of the frequency sampler 30, so that the video carrier is less overmodulated and therefore has a relatively high amplitude suitable for reliable frequency measurements. In the AFT mode of operation only during part of the vertical blanking period, the frequency sampler 30 is selectively activated to make frequency measurements of the IF signal. For this purpose, the composite sync signal generated by the sync separator 17 is supplied to the vertical pulse detector 71. At the beginning of the vertical retrace period, vertical pulse detector 71 produces a vertical pulse that is applied to LO frequency sampler 30. As shown in FIG. 5a, the vertical pulse starts the frequency measurement of the video carrier of the IF signal in a predetermined period of the vertical blanking period.

第5a図において、波形Ａは垂直帰線期間を特に強調した
代表的なベースバンド・ビデオ信号を示す。連続する水
平同期パルス（水平走査期間Ｈによつて分離されてい
る）間のビデオ信号の振幅は、映像搬送波の変調に従つ
て非常に低くなる可能性がある。しかしながら、垂直帰
線期間ではビデオ信号の振幅は比較的高い。波形Ｂで示
すように、垂直パルスは垂直帰線期間の第１の垂直同期
パルスの終了直後に発生する。波形Ｅに示すように、LO
周波数測定期間は垂直パルスの発生の短時間後に開始さ
れ、テレテキストのような補助信号および試験信号情報
に割当てられた垂直帰線期間の部分の直前に終了する。
このことは映像搬送波は補助信号によって過変調される
ことがあるので望ましい。例えば、第5a図の波形Ａはテ
レキテキスト、試験信号のような補助信号の可能性のあ
る最大振幅と期間を仮想線によって示す。In FIG. 5a, the waveform A shows a typical baseband video signal with the vertical blanking period particularly emphasized. The amplitude of the video signal between successive horizontal sync pulses (separated by a horizontal scan period H) can be very low due to the modulation of the video carrier. However, the amplitude of the video signal is relatively high during the vertical blanking period. As shown by the waveform B, the vertical pulse occurs immediately after the end of the first vertical synchronizing pulse in the vertical blanking period. As shown in waveform E, LO
The frequency measurement period begins shortly after the occurrence of the vertical pulse and ends shortly before the part of the vertical blanking period assigned to auxiliary signal and test signal information such as teletext.
This is desirable because the video carrier may be overmodulated by the auxiliary signal. For example, waveform A in FIG. 5a shows by phantom lines the maximum possible amplitude and duration of auxiliary signals such as teletext, test signals.

第２図および第３図を参照してさらに詳しく説明するよ
うに、周波数参照30は、各測定期間中にLO信号の分周さ
れたもの、あるいはIF信号の分周されたもののいずれか
のパルスを計数するために選択的に付勢される。測定期
間は基準カウンタ35から周波数サンプラ30に供給される
タイミング信号によつて設定される。基準カウンタ35は
クリスタル制御発振器37によつて発生された基準周波数
信号の周波数を連続的に分周することによつてタイミン
グ信号を発生する。一例として、第１図に示すように、
クリスタル制御発振器37は4MHzの基準周波数信号を発生
するように構成されている。基準カウンタ35によつて発
生される最低周波数タイミング信号は488.3Hz（4MHz÷2
¹³）の周波数、すなわち2048マイクロ秒の周期を持ち、
これはあると示されている。図示の構成において使用さ
れる他のタイミング信号は2R、4R、64R、256Rと示され
ており、Ｒの係数は、特定のタイミング信号の周期のＲ
の周期に対する逆数関係を示すものである。例えば、2R
は1024マイクロ秒の周期をもち、4Rは512内秒の周期を
もち、64Rは32マイクロ秒の周期をもち、256Rは８マイ
クロ秒の周期をもつ。As will be explained in more detail with reference to FIGS. 2 and 3, the frequency reference 30 is a pulse of either the LO signal divided or the IF signal divided during each measurement period. Is selectively activated to count The measurement period is set by the timing signal supplied from the reference counter 35 to the frequency sampler 30. The reference counter 35 generates a timing signal by continuously dividing the frequency of the reference frequency signal generated by the crystal controlled oscillator 37. As an example, as shown in FIG.
Crystal controlled oscillator 37 is configured to generate a 4 MHz reference frequency signal. The lowest frequency timing signal generated by the reference counter 35 is 488.3Hz (4MHz ÷ 2
¹³ ) with a frequency of 2048 microseconds,
This is shown to be. The other timing signals used in the configuration shown are 2R, 4R, 64R, 256R, and the coefficient of R is R for the period of the particular timing signal.
It shows the reciprocal relation with respect to the period of. For example, 2R
Has a period of 1024 microseconds, 4R has a period of 512 seconds, 64R has a period of 32 microseconds, and 256R has a period of 8 microseconds.

測定の直前で、カウンタ装置は、測定されるべき信号の
公称周波数に関連する数に対応する各予め定められた状
態にプリセツトされる。IF信号の映像搬送波の公称周波
数は各チヤンネルに対して同じであるけれども、LO信号
の公称周波数は各チヤンネル毎に異なる。従つて、LO周
波数測定期間の直前でカウンタ装置がプリセツトされる
べき状態を決定するために、チヤンネル番号および選択
されたチヤンネルの周波数帯を表わす２進信号が、チヤ
ンネル番号レジスタ41および帯域デコーダ50より周波数
サンプラ30にそれぞれ供給される。Immediately before the measurement, the counter device is preset to each predetermined state corresponding to the number associated with the nominal frequency of the signal to be measured. The nominal frequency of the video carrier of the IF signal is the same for each channel, but the nominal frequency of the LO signal is different for each channel. Therefore, in order to determine the state in which the counter device should be preset just before the LO frequency measurement period, a binary signal representing the channel number and the selected frequency band of the channel is output from the channel number register 41 and the band decoder 50. Each is supplied to the frequency sampler 30.

測定期間中、カウンタ装置の計数値は、測定される信号
の分周されたもののパルスに応答して減少して行く。測
定期間の終了直後で、カウンタ装置の計数値は、もし存
在すれば測定される信号の周波数誤差を決定するために
検査される。もしカウンタが測定期間中に計数値０に達
すると、カウンタは循環して最初の計数値に戻り（ラツ
プ−アラウンド）、測定期間の終了時に高い計数値が発
生される。もし測定された信号の周波数が低ければ、計
数値は低く、それに対応する“低計数”誤差パルスが発
生される。測定された信号の周波数が高いと、計数値は
高く、“高計数”誤差パルスが発生される。During the measurement period, the count value of the counter device decreases in response to the pulse of the divided version of the signal to be measured. Immediately after the end of the measurement period, the count value of the counter device, if present, is checked to determine the frequency error of the measured signal. If the counter reaches a count of 0 during the measurement period, the counter cycles back to the first count (rap-around) and a high count is generated at the end of the measurement period. If the frequency of the measured signal is low, the count is low and a corresponding "low count" error pulse is generated. When the frequency of the measured signal is high, the count value is high and a "high count" error pulse is generated.

高計数および低計数誤差パルスはアツプ／ダウン・カウ
ンタ55のダウン制御入力、アツプ制御入力にそれぞれ供
給される。高計数誤差パルスに応答してアツプ／ダウン
・カウンタ55の内容は減少する。低計数誤差パルスに応
答してアツプ／ダウン・カウンタ55の内容は増加する。
カウンタ55の内容は２進率マルチプライヤ（BRM）57に
供給される。BRM57にはまたクリスタル発振器37から4MH
z基準周波数信号が供給される。BRM57は所定の期間中ア
ツプ／ダウン・カウンタ55の内容に従つて決定されるパ
ルス数をもつたパルス信号を発生する。BRM57によつて
発生されたパルス信号は、受信したパルス信号を濾波し
てDC信号を発生する低域通過フイルタ（LPE）59に供給
される。DC信号は増幅器61に供給され、増幅器61はDC信
号を増幅して同調電圧を生成する。The high count and low count error pulses are supplied to the down control input and the up control input of the up / down counter 55, respectively. In response to the high count error pulse, the contents of up / down counter 55 are decremented. In response to the low count error pulse, the contents of up / down counter 55 are incremented.
The contents of the counter 55 are supplied to the binary rate multiplier (BRM) 57. BRM57 also has a crystal oscillator 37-4MH
A z reference frequency signal is provided. The BRM 57 generates a pulse signal having a pulse number determined according to the contents of the up / down counter 55 for a predetermined period. The pulse signal generated by the BRM 57 is supplied to a low pass filter (LPE) 59 which filters the received pulse signal to generate a DC signal. The DC signal is supplied to the amplifier 61, which amplifies the DC signal to generate a tuning voltage.

チヤンネルは例えば計算器のようなキーボードからなる
チヤンネル・セレクタ43によつて選択され、このキーボ
ードによつて選択されたチヤンネルに相当する２個の10
進数はチヤンネル番号レジスタ41に入力される。チヤン
ネル番号レジスタ41に蓄積された選択された番号のチヤ
ンネル番号を代表する２進数は周波数サンプラ30と同様
に帯域デコーダ50にも供給される。帯域デコーダ50は選
択されたチヤンネルの帯域を表わす２進信号を発生し、
この２進信号はRF増幅器３、局部発振器７、および周波
数サンプラ30に供給される。例えば、米国において使用
される受像機用としては、帯域デコーダ50は、VHFチヤ
ンネル２、３、４に対して高論理レベル信号V_LLを発生
し、VHFチヤンネル５、６に対して高論理レベル信号V_LH
を発生し、VHFチヤンネル７乃至13に対して高論理レベ
ル信号V_Hを発生し、UHFチヤンネル14乃至83に対して高
論理レベル信号Ｕを発生する。The channel is selected by a channel selector 43, which is composed of a keyboard such as a calculator, and two 10's corresponding to the channel selected by this keyboard are selected.
The radix is input to the channel number register 41. The binary number representing the channel number of the selected number stored in the channel number register 41 is supplied to the band decoder 50 as well as the frequency sampler 30. Band decoder 50 produces a binary signal representative of the band of the selected channel,
This binary signal is supplied to the RF amplifier 3, the local oscillator 7, and the frequency sampler 30. For example, for a receiver used in the United States, the band decoder 50 produces a high logic level signal V _LL for VHF channels 2, 3, 4 and a high logic level signal for VHF channels 5, 6. V _LH
To generate a high logic level signal V _H for VHF channels 7-13 and a high logic level signal U for UHF channels 14-83.

新しいチヤンネルが選択される毎にチヤンネル・セレク
タ43は高レベルの新しいチヤンネル信号を発生し、これ
を制御ユニツト45に供給する。制御ユニツト45に応答し
て合成付勢信号は高論理レベルを持つようにされる。こ
れによつて周波数サンプラ30はLO信号の周波数を測定す
るようにされる。周波数サンプラ30によつて発生された
高計数、低計数誤差パルスに応答して、アツプ／ダウン
・カウンタ55の内容、従つて同調電圧の大きさは、LO信
号の周波数がその公称周波数の予め定められた範囲内に
入るまで調整される。その点において、同調制御ユニツ
ト45は、合成付勢信号が低論理レベルを持つようにし、
AFT付勢信号が高論理レベルを持つようにする。これに
よつて周波数サンプラ30は付勢されてIF信号の周波数を
測定する。しかしながら、垂直帰線期間中に垂直パルス
検出器71によつて垂直パルスが発生されるまで、IF信号
の周波数は実際には測定されない。IF信号の周波数測定
に従つて発生された高計数および低計数誤差パルスはア
ツプ／ダウン・カウンタ55に供給されてその内容を決定
し、それによつて映像搬送波の周波数がその公称値の範
囲内に入るまでLO信号の周波数を測定するための同調電
圧の大きさを決定する。Each time a new channel is selected, the channel selector 43 generates a high level new channel signal and supplies it to the control unit 45. In response to control unit 45, the composite energizing signal is forced to have a high logic level. This causes the frequency sampler 30 to measure the frequency of the LO signal. In response to the high-count, low-count error pulses generated by the frequency sampler 30, the contents of the up / down counter 55, and thus the magnitude of the tuning voltage, are such that the frequency of the LO signal is predetermined at its nominal frequency. It is adjusted until it falls within the specified range. At that point, the tuning control unit 45 ensures that the combined energizing signal has a low logic level,
Ensure that the AFT energizing signal has a high logic level. Thereby, the frequency sampler 30 is energized to measure the frequency of the IF signal. However, the frequency of the IF signal is not actually measured until a vertical pulse is generated by the vertical pulse detector 71 during the vertical blanking period. The high-count and low-count error pulses generated according to the frequency measurement of the IF signal are supplied to the up / down counter 55 to determine its content, whereby the frequency of the video carrier falls within its nominal range. Determine the magnitude of the tuning voltage to measure the frequency of the LO signal until it enters.

AFT動作モード期間中、垂直帰線期間中にIF信号の映像
搬送波の周波数を測定するようにされているときを除い
て、AFT信号が高論理レベルにあるとき、周波数サンプ
ラ30はLO信号の周波数を測定する。これは、LO信号の周
波数が、合成動作モード期間中に設定された値から予め
定められたずれ、例えば±1.25MHzだけ変化させられる
か否かを決定するために実行される。もしLO信号の周波
数の予め定められたずれが検出されると、周波数サンプ
ラ30は同調制御ユニツト45に供給されるオフセツト・パ
ルスを発生する。これに応答して同調制御ユニツト45は
AFT付勢制御信号の高論理レベルを終了し、再び高論理
レベル合成付勢信号を発生する。これによつて再び合成
動作モードが開始される。During the AFT operating mode, the frequency sampler 30 determines the frequency of the LO signal when the AFT signal is at a high logic level, except when it is arranged to measure the frequency of the video carrier of the IF signal during the vertical blanking period. To measure. This is done to determine if the frequency of the LO signal is changed by a predetermined deviation from the value set during the combined operating mode, eg ± 1.25 MHz. If a predetermined deviation in the frequency of the LO signal is detected, the frequency sampler 30 produces an offset pulse which is fed to the tuning control unit 45. In response to this, the tuning control unit 45
The high logic level of the AFT activation control signal is ended, and the high logic level composite activation signal is generated again. As a result, the composite operation mode is started again.

合成動作モード期間中のアツプ／ダウン・カウンタ55、
BRM57およびLPF59の論理動作を示す第８図を参照して以
下にさらに詳しく述べるように、選択されたチヤンネル
用の公称LO周波数を迅速に合成するために、アツプ／ダ
ウン・カウンタ55は同調制御ユニツト45によつて発生さ
れる“粗同調”、“中間周調”、“微同調”の各制御信
号に応答して、“高計数”および“低計数”誤差パルス
に応答するように順次下位段の群へ付勢される。同調制
御ユニツト45は、周波数サンプラ30によつて発生される
誤差パルスの極性が合成動作モードの変化期間中に変化
すると、それを感知することによつて順次粗同調、中間
同調、微同調の制御信号を発生する。Up / down counter 55 during composite operation mode,
As will be described in more detail below with reference to FIG. 8 which illustrates the logical operation of the BRM 57 and LPF 59, the up / down counter 55 has a tuning control unit for rapidly synthesizing the nominal LO frequency for the selected channel. In response to the "coarse tuning", "intermediate tuning", and "fine tuning" control signals generated by the 45, the lower stages are sequentially operated in response to "high counting" and "low counting" error pulses. Is urged to the group of. The tuning control unit 45 controls the coarse tuning, the intermediate tuning, and the fine tuning sequentially by sensing when the polarity of the error pulse generated by the frequency sampler 30 changes during the changing period of the combined operation mode. Generate a signal.

合成付勢信号およびAFT付勢信号はまた同調制御ユニツ
ト45からLPF59に供給される。これの目的は、異つた動
作モード用に低域通過フイルタの時定数を変えることに
ある。特に、増幅器61に供給されるDC信号からパルス成
分を取除くことがそれ程厳密でない合成動作モード用と
しては、LPF59の帯域幅は合成付勢信号の高論理レベル
に応答して比較的広くされる。しかしながら、微同調電
圧が発生され、同調電圧中に現われるパルス成分が再生
された映像に可視的な干渉を与えるAFT動作モードに対
しては、LPF59の帯域幅はAFT付勢信号の高レベルに応答
して比較的狭くされる。The combined energizing signal and the AFT energizing signal are also provided from the tuning control unit 45 to the LPF 59. The purpose of this is to change the time constant of the low pass filter for different operating modes. In particular, for combined operating modes in which removing the pulse components from the DC signal supplied to amplifier 61 is less stringent, the bandwidth of LPF59 is made relatively wide in response to the high logic level of the combined energizing signal. . However, for the AFT mode of operation in which a fine tuning voltage is generated and the pulse components appearing in the tuning voltage give visible interference to the reproduced video, the LPF59 bandwidth responds to the high level of the AFT energizing signal. Then it becomes relatively narrow.

次に第２図に示す周波数サンプラ30の一部の構成につい
て説明する。ここに示したカウンタ装置は主ダウン・カ
ウンタ201と補助ダウン・カウンタ203とを備えている。Next, a partial configuration of the frequency sampler 30 shown in FIG. 2 will be described. The counter device shown here comprises a main down counter 201 and an auxiliary down counter 203.

主マルチプレクサ（MUX）あるいはスイツチは、選択さ
れたチヤンネルのチヤンネル番号を表わすBCD信号（２
進化10進）、選択されたチヤンネルの帯域を表わすBCD
信号（例えば、米国では、低VHFチヤンネル２〜４に対
しては89、低VHFチヤンネル５〜６に対しては93、高VHF
チヤンネル７〜13に対しては179、UHFチヤンネル14〜83
に対しては433）、あるいはIF信号の周波数測定期間中
に発生するIF信号の映像搬送波の分周されたもののサイ
クル数に関連する数（米国では例えば366）を表わすBCD
信号のいずれかを、高論理レベル“チヤンネル番号選
択”信号、高論理レベル“帯域選択”信号、および高論
理レベル“IF番号選択”信号の各１つに応答して主ダウ
ン・カウンタ201のジヤム入力に供給する。主ダウン・
カウンタ201のジヤム入力に供給されるBCD信号によつて
表わされる最大の数は第２図に示すように３デジツト数
であるので、主カウンタ201は３デジツト10進ダウン・
カウンタとなる。第１図に関して前に説明したように、
チヤンネル番号を表わすBCD信号はチヤンネル・レジス
タ41に蓄積される。帯域に関する数値を表わすBCD信号
は、帯域デコーダ50によつて生成される帯域選択信号に
応答して帯域数207として示す論理回路によつて発生さ
れる。IF映像搬送波周波数に関連する数を表わすBCD信
号は、主IF番号209として示す論理回路によつて発生さ
れる。The main multiplexer (MUX) or switch is a BCD signal (2) that represents the channel number of the selected channel.
Evolutionary decimal), BCD representing the selected channel band
Signals (eg, in the US 89 for low VHF channels 2-4, 93 for low VHF channels 5-6, high VHF)
179 for channels 7-13, UHF channels 14-83
433), or a BCD representing a number (eg 366 in the US) related to the number of cycles of the frequency division of the video carrier of the IF signal that occurs during the frequency measurement of the IF signal.
One of the signals is responsive to one of each of a high logic level "channel number select" signal, a high logic level "band select" signal, and a high logic level "IF number select" signal, and the main down counter 201 is jammed. Supply to the input. Main down
Since the maximum number represented by the BCD signal supplied to the jam input of the counter 201 is 3 digit numbers as shown in FIG. 2, the main counter 201 is 3 digit decimal down.
It becomes a counter. As explained above with reference to FIG.
The BCD signal representing the channel number is stored in the channel register 41. The BCD signal, which represents a numerical value for a band, is generated by a logic circuit shown as a band number 207 in response to a band selection signal generated by the band decoder 50. The BCD signal, which represents a number related to the IF video carrier frequency, is generated by a logic circuit shown as the main IF number 209.

“ゼロ計数”検出器211は、主ダウン・カウンタ201に含
まれる計数値が０に等しいとき、高論理レベルの“主計
数＝0"の信号を発生する。“＞5"検出器213は、主ダウ
ン・カウンタ201に含まれる計数値が５以上のときに高
論理レベルの“主計数値＞5"信号を発生する。“＜最大
−4"検出器215は、主ダウン・カウンタ201に含まれる計
数値が最大計数−４よりも小さいときに高論理レベルの
“主計数値＜最大−4"信号を発生する。The "zero count" detector 211 generates a high logic level "main count = 0" signal when the count value contained in the main down counter 201 is equal to zero. The ">5" detector 213 generates a high logic level "main count>5" signal when the count value contained in the main down counter 201 is five or more. The "<max-4" detector 215 produces a high logic level "main count <max-4" signal when the count value contained in the main down counter 201 is less than the maximum count-4.

主カウンタ201、主マルチプレクサ205、論理回路207お
よび209、および検出器211、213、215の論理回路は第7a
図に示されている。The main counter 201, the main multiplexer 205, the logic circuits 207 and 209, and the logic circuits of the detectors 211, 213, and 215 are the seventh circuit.
As shown in the figure.

補助マルチプレクサ（AUX MUX）217は、誤差パルスを発
生させるための合成動作モードにおいて、およびLO周波
数のずれ検出用のAFT動作モードにおいて、LO周波数の
測定に関連して使用される“合成およびオフセツト”の
数値（例えば28）として示された第１の数を直線２進コ
ードの形で表わす２進信号、あるいはAFT動作モードに
おいてIF映像搬送波の測定に関連して使用される“補助
IF番号”（例えば４）として示された第２の数を直線２
進コードの形で表わす２進信号を、 として示す制御信号に応答して補助ダウン・カウンタ20
3のジヤム入力に選択的に供給する。制御信号 はIF周波数が測定される垂直帰線期間の部分の間を除い
て高論理レベルを有し、垂直帰線期間の部分の間では 制御信号は低論理レベルになる（第5a図の波形Ｇ）。The auxiliary multiplexer (AUX MUX) 217 is a "combining and offset" used in conjunction with LO frequency measurement in the combined operating mode for generating error pulses and in the AFT operating mode for LO frequency shift detection. A binary signal representing the first number in the form of a linear binary code, shown as a number (eg 28), or "auxiliary" used in connection with the measurement of the IF video carrier in the AFT mode of operation.
The second number shown as "IF number" (eg 4)
A binary signal represented in the form of a binary code, Auxiliary down counter 20 in response to a control signal shown as
Selectively feed 3 jam inputs. Control signal Has a high logic level except during the part of the vertical blanking interval where the IF frequency is measured, and during the part of the vertical blanking interval The control signal goes to a low logic level (waveform G in Figure 5a).

制御信号が高論理レベルのとき、補助マルチプレクサ21
7は“合成およびオフセツト”の数値を表わす２進信号
を補助ダウン・カウンタ203のジヤム入力に供給する。 Auxiliary multiplexer 21 when control signal is high logic level
7 provides a binary signal representing the "composite and offset" number to the jam input of auxiliary down counter 203.

制御信号が低論理レベルのとき、補助マルチプレクサ21
7は“合成およびオフセツト”の数値を表わす２進信号
を補助ダウン・カウンタ203のジヤム入力に供給する。
“合成およびオフセツト”の数値を表わす２進信号は論
理回路219によつて発生される。“補助IF番号”を表わ
す２進信号は論理回路211によつて発生される。第２図
に示す実施例の補助ダウン・カウンタ203に供給された
２進信号によつて表わされる最大の数は28で、補助カウ
ンタ203は図示のように５段ダウン・カウンタである。 Auxiliary multiplexer 21 when control signal is at low logic level
7 provides a binary signal representing the "composite and offset" number to the jam input of auxiliary down counter 203.
Binary signals representing "composite and offset" numbers are generated by logic circuit 219. The binary signal representing the "auxiliary IF number" is generated by the logic circuit 211. The maximum number represented by the binary signal supplied to the auxiliary down counter 203 of the embodiment shown in FIG. 2 is 28, and the auxiliary counter 203 is a five stage down counter as shown.

“1"検出器223は、補助カウンタ203に含まれる計数値が
１に等しいとき高論理レベルの“補助計数値＝1"の信号
を発生する。インバータ225は“補助計数値＝1"の信号
を反転して を発生する。“4"検出器227は、補助カウンタ203に含ま
れる計数値が４に等しいとき、高論理レベルの“補助計
数値＝4"の信号を発生する。The "1" detector 223 produces a high logic level "auxiliary count = 1" signal when the count contained in the auxiliary counter 203 is equal to one. The inverter 225 inverts the signal of “auxiliary count value = 1” To occur. The "4" detector 227 generates a high logic level "auxiliary count value = 4" signal when the count value contained in the auxiliary counter 203 is equal to four.

補助カウンタ203、補助マルチプレクサ217、論理回路21
9および221、検出器223および227の論理回路構成は第7b
図に示されている。Auxiliary counter 203, auxiliary multiplexer 217, logic circuit 21
The logic circuit configuration of 9 and 221, detectors 223 and 227 is 7b.
As shown in the figure.

第２図に示す残りの構成、および第３図の構成について
説明する前に、それらの一般的な基本動作について説明
するのが有効である。Before describing the remaining structure shown in FIG. 2 and the structure shown in FIG. 3, it is useful to explain their general basic operation.

先に説明したように、各周波数測定動作期間中、周波数
サンプラ30のカウンタ回路は、本質的には測定期間中に
測定される信号の分周されたもののパルスに応答して予
め定められた値からカウント・ダウンするように付勢さ
れる。測定期間の直前でカウンタ回路に予め定められた
数値が与えられてその数値にセツトされる（以下ではこ
れを単に“負荷される”と称す）。測定期間の終了後
に、カウンタ回路の計数値は、周波数誤差があればそれ
を決定するために検査される。As explained above, during each frequency measurement operation, the counter circuit of the frequency sampler 30 essentially has a predetermined value in response to a pulse of the divided version of the signal measured during the measurement period. Is urged to count down from. Immediately before the measurement period, a predetermined numerical value is given to the counter circuit and set to that numerical value (hereinafter, this is simply referred to as "loaded"). After the end of the measurement period, the count value of the counter circuit is examined to determine any frequency error.

特に第２図を参照すると、予め決定された数は、主ダウ
ン・カウンタ201のジヤム入力に供給された２進信号
を、このカウンタ201のプリセツト（PR）入力に供給さ
れた正方向“ジヤム付勢”信号に応答して、主マルチプ
レクサ205から主ダウン・カウンタ201に負荷することに
よつて、またカウンタ203のプリセツト（PR）入力に供
給される正方向“ジヤム付勢”信号に応答して、補助ダ
ウン・カウンタ203のジヤム入力に供給された２進信号
を、補助マルチプレクサ217から補助ダウン・カウンタ2
03に負荷することによつて設定される。そのときカウン
タ201、203のジヤム入力に供給される２進信号は、LO信
号の周波数が測定されるべきか、IF信号の周波数が測定
されるべきかに依存している。その後、“カウンタ付
勢”信号の高論理レベルに応答して、測定されるべき信
号の分周されたものはゲート回路を経て主ダウン・カウ
ンタ201のクロツク（Ｃ）入力に供給される。“カウン
タ付勢”信号が高論理レベルにある限り、主ダウン・カ
ウンタ201の計数値は測定される信号の分周されたもの
の各パルスに応答して１づつ減少する。“カウント付
勢”信号の高レベル期間中は測定される信号に依存す
る。カウンタ201の計数値が０に等しくなる毎に、補助
ダウン・カウンタ203の計数値は１づつ減少し、主カウ
ンタに対する“ジヤム付勢”信号が発生される。補助カ
ウンタ203は、主カウンタ201のジヤム入力に供給される
２進信号を発生させる。その時点で、主マルチプレクサ
205によつて主カウンタ201のジヤム入力に供給される２
進信号は、LO信号の周波数が測定されているかあるいは
IF信号の周波数が測定されているいかに依存し、またLO
信号の周波数が測定されているときは補助カウンタ203
の特定の計数値に依存する。測定期間の終了時にカウン
タ付勢パルスの高論理レベルが終了すると、測定される
信号の分周されたものは主カウンタ201のクロツク入力
から切離される。その後、サンプル・パルスに応答し
て、主カウンタ201の内容は第３図に示す構成によつて
検査される。主カウンタ201の内容およびLO信号の周波
数あるいはIF信号の周波数が測定されているかによつ
て、第３図の構成は“高計数値”あるいは“低計数値”
誤差パルス、あるいは“オフセツト”パルスを発生す
る。With particular reference to FIG. 2, a predetermined number of binary signals supplied to the jam input of the main down-counter 201 are transferred to the preset (PR) input of this counter 201 with a forward "jammed" signal. In response to the "energize" signal, by loading the main down counter 201 from the main multiplexer 205 and in response to the forward "jam energize" signal provided to the preset (PR) input of the counter 203. , The binary signal supplied to the jam input of the auxiliary down counter 203 from the auxiliary multiplexer 217 to the auxiliary down counter 2
Set by loading 03. The binary signals supplied to the jam inputs of the counters 201, 203 then depend on whether the LO signal frequency or the IF signal frequency is to be measured. Thereafter, in response to the high logic level of the "counter energize" signal, the divided down version of the signal to be measured is provided to the clock (C) input of the main down counter 201 via a gate circuit. As long as the "counter energize" signal is at a high logic level, the count value of the main down counter 201 is decremented by one in response to each pulse of the divided but measured signal. During the high level of the "count energize" signal, it depends on the signal being measured. Each time the count value of the counter 201 becomes equal to 0, the count value of the auxiliary down counter 203 is decremented by 1 and a "jam energize" signal to the main counter is generated. Auxiliary counter 203 produces a binary signal that is applied to the jam input of main counter 201. At that point, the primary multiplexer
2 supplied to the jam input of the main counter 201 by 205
The advance signal is either the LO signal frequency being measured or
Depending on how the frequency of the IF signal is being measured, the LO
Auxiliary counter 203 when the frequency of the signal is being measured
Depends on the specific count value of. When the high logic level of the counter energizing pulse ends at the end of the measurement period, the divided down version of the measured signal is disconnected from the clock input of the main counter 201. Thereafter, in response to the sample pulse, the contents of the main counter 201 are examined by the arrangement shown in FIG. Depending on the content of the main counter 201 and whether the LO signal frequency or the IF signal frequency is being measured, the configuration of FIG. 3 is “high count value” or “low count value”.
Generates error or "offset" pulses.

LO信号の周波数が選択されたチヤンネルに対する公称値
にあると、第１図に関して示したように、例えば256のL
Oプリスケーラ分割係数を使用した場合、例えば1024マ
イクロ秒の期間を有する測定期間内に発生するLO信号の
分周されたもののサイクル数は、公称LO周波数の周波数
の４倍の周波数（MHz）に等しくなる。When the frequency of the LO signal is at the nominal value for the selected channel, as shown with respect to FIG.
When using the O prescaler division factor, the number of cycles of the divided down LO signal generated within a measurement period having a period of 1024 microseconds is equal to four times the frequency of the nominal LO frequency (MHz). Become.

主カウンタ201および補助カウンタ203からなる第２図に
示すカウンタ装置は、テレビジヨン領域の各帯域におけ
るチヤンネルが周波数帯域中で均等に分離されていると
いう事実を利用して、各チヤンネルに対するLO周波数を
測定するための比較的大きなROMを必要とすることな
く、カウンタ装置を付勢して公称LO周波数（MHz）の４
倍に等しい予め設定された数値からカウント・ダウンす
ることにより、LO信号の周波数を測定している。さらに
詳しく言えば、各チヤンネルに対するLO周波数f_LOは次
の式によつて表わされる。The counter device shown in FIG. 2 consisting of the main counter 201 and the auxiliary counter 203 utilizes the fact that the channels in each band of the television range are evenly separated in the frequency band, and the LO frequency for each channel is It energizes the counter device to provide a nominal LO frequency (MHz) of 4 without requiring a relatively large ROM for measurement.
The frequency of the LO signal is measured by counting down from a preset number equal to double. More specifically, the LO frequency f _LO for each channel is given by:

f_LO＝（チヤンネル番号）（分波数分離）＋帯域依存定
数 従つて、一例として、256のLOプリスケーラ分割係数
と、1024マイクロ秒の測定期間とを用いると、各チヤン
ネルの予め設定された数は次式によつて表わされる。f _LO = (channel number) (demultiplexing number separation) + band-dependent constant Therefore, as an example, using a LO prescaler division factor of 256 and a measurement period of 1024 microseconds, the preset number of each channel is It is expressed by the following equation.

予め設定された数＝（４）（チヤンネル番号）（周波数
分離）＋帯域に依存する定数 （２） 一例として、（２）式に従つて米国における放送チヤン
ネル用のLO信号の公称値周波数は次の表によつて示され
る。Preset number = (4) (channel number) (frequency separation) + band-dependent constant (2) As an example, according to equation (2), the nominal frequency of the LO signal for broadcast channels in the United States is It is shown by the table.

上の表に示された値を使うと、式（２）は次のようにな
る。 Using the values shown in the table above, equation (2) becomes:

予め設定された数＝（24）（チヤンネル番号）＋（４）
（帯域定数） （３） 式（３）を念頭において、LO信号の周波数を測定するた
めの第２図の構成の動作は次のようになる。LO周波数の
測定期間の直前で、チヤンネル番号レジスタ41によつて
与えられるチヤンネル番号を表わす２進信号は主ダウン
・カウンタ201に負荷され、論理回路219によつて与えら
れる28（すなわち24＋４）を表わす２進信号は補助カウ
ント・ダウン・カウンタ203に負荷される。LO周波数の
測定期間中、LO信号の分周されたものは主ダウン・カウ
ンタ201のクロツク入力に供給される。LO信号の分周さ
れたものの各パルスに応答して、主ダウン・カウンタ20
1の計数値は１づつ減少する。測定期間中、補助カウン
タ203の計数値が１に達するまで、主ダウン・カウンタ2
01の計数値が０に達する毎に補助カウンタ203の計数値
は減少する。さらに、補助カウンタ203の計数値が４に
達するまで、主ダウン・カウンタ201の計数値が０に達
する毎に、チヤンネル番号を表わす２進信号は再び主ダ
ウン・カウンタ201に負荷される。補助ダウン・カウン
タの計数値が４に達すると、論理回路207によつて与え
られる帯域依存定数を表わす２進信号は主ダウン・カウ
ンタ201に負荷される。その後、補助カウンタ203の計数
値が０に達するまで、この補助カウンタ203の計数値は
主ダウン・カウンタ201の計数値が０に達する毎に１づ
つ減少され続ける。もしLO周波数がその公称値にある
と、測定期間が終了したとき、主ダウン・カウンタ201
の計数値は、補助カウンタ203の計数値が上記の（３）
式に従つて１になる期間中に丁度０に達する。Preset number = (24) (channel number) + (4)
(Band constant) (3) With the equation (3) in mind, the operation of the configuration of FIG. 2 for measuring the frequency of the LO signal is as follows. Immediately prior to the LO frequency measurement period, a binary signal representing the channel number provided by channel number register 41 is loaded into main down counter 201 and represents 28 (ie 24 + 4) provided by logic circuit 219. The binary signal is loaded into the auxiliary countdown counter 203. During the LO frequency measurement period, the divided down LO signal is provided to the clock input of the main down counter 201. In response to each pulse of the divided down version of the LO signal, the main down counter 20
The count value of 1 decreases by 1. During the measurement period, until the count value of the auxiliary counter 203 reaches 1, the main down counter 2
Each time the count value of 01 reaches 0, the count value of the auxiliary counter 203 decreases. Further, each time the count value of the main down counter 201 reaches 0, the binary signal representing the channel number is again loaded into the main down counter 201 until the count value of the auxiliary counter 203 reaches 4. When the count value of the auxiliary down counter reaches 4, the binary signal representing the band-dependent constant provided by the logic circuit 207 is loaded into the main down counter 201. Thereafter, until the count value of the auxiliary counter 203 reaches 0, the count value of the auxiliary counter 203 continues to be decremented by 1 every time the count value of the main down counter 201 reaches 0. If the LO frequency is at its nominal value, when the measurement period ends, the main down counter 201
The count value of the auxiliary counter 203 is the above (3)
It reaches exactly 0 during the period of becoming 1 according to the formula.

実際のLO周波数に依存して、測定期間の終了時に、第３
図に示す論理構成は、合成動作モード期間中に“低計
数”あるいは“高計数”誤差パルスを、またAFT動作モ
ード期間中に“オフセツト”パルスを発生する。Depending on the actual LO frequency, at the end of the measurement period, the third
The logic configuration shown produces "low count" or "high count" error pulses during the composite mode of operation and "offset" pulses during the AFT mode of operation.

主ダウン・カウンタ201および補助ダウン・カウンタ203
はまたIF信号の映像搬送波の周波数を測定するために使
用される。映像搬送波の周波数が公称値、米国の場合4
5.75MHzにあり、また第１図に関して例示したようにIF
プリスケーラの分割係数が８の場合、例えば256マイク
ロ秒の測定期間内で発生するIF信号の分周されたものの
サイクル数は1464すなわち（４）（366）になる。Main down counter 201 and auxiliary down counter 203
Is also used to measure the frequency of the video carrier of the IF signal. Video carrier frequency is nominal, in the US 4
IF at 5.75MHz and as illustrated in Figure 1.
When the prescaler division coefficient is 8, the number of cycles of the divided IF signal generated within the measurement period of, for example, 256 microseconds is 1464, that is, (4) (366).

IF映像搬送波の公称周波数に相当する1464の計数値を念
頭において、IF映像搬送波の周波数を測定するための第
２図の回路構成の動作を説明する。IF周波数測定期間の
直前で、数値366を表わす論理回路209によつて発生され
た２進信号が主ダウン・カウンタ201に負荷され、論理
回路221によつて発生される数値４を表わす２進信号は
補助ダウン・カウンタ203に負荷される。IF周波数の測
定期間中、IF信号の分周されたものの各パルスに応答し
て、主ダウン・カウンタ201の計数値は１づつ減少され
る。補助ダウン・カウンタ203の計数値が１に達するま
で、主ダウン・カウンタ201の計数値が０に達する毎
に、補助ダウン・カウンタ203の計数値は１づつ減少さ
れ、論理回路209によつて発生される数値366を表わす２
進信号は再び主ダウン・カウンタ201に負荷される。補
助ダウン・カウンタ203の計数値が１である期間中、も
しIF信号の映像搬送波の周波数がその公称値にあると、
主ダウン・カウンタ201の計数値は、IF周波数測定期間
が終了するとき丁度０に達する。IF映像搬送波の実際の
周波数によつて、IF周波数の測定期間の終りで、第３図
に示す構成は“高計数値”あるいは“低計数値”の誤差
パルスを発生する。The operation of the circuit configuration of FIG. 2 for measuring the frequency of the IF image carrier will be described with the count value of 1464 corresponding to the nominal frequency of the IF image carrier in mind. Just before the IF frequency measurement period, the binary signal generated by the logic circuit 209 representing the number 366 is loaded into the main down counter 201 and the binary signal representing the number 4 generated by the logic circuit 221. Is loaded into the auxiliary down counter 203. During the measurement of the IF frequency, the count value of the main down counter 201 is decremented by 1 in response to each pulse of the divided version of the IF signal. Each time the count value of the main down counter 201 reaches 0, the count value of the auxiliary down counter 203 is decremented by 1 and generated by the logic circuit 209 until the count value of the auxiliary down counter 203 reaches 1. 2 representing the numerical value 366
The advance signal is again loaded on the main down counter 201. During the period when the count value of the auxiliary down counter 203 is 1, if the frequency of the video carrier of the IF signal is at its nominal value,
The count value of the main down counter 201 reaches exactly 0 at the end of the IF frequency measurement period. Depending on the actual frequency of the IF video carrier, at the end of the IF frequency measurement period, the arrangement shown in FIG. 3 produces a "high count" or "low count" error pulse.

以下に説明するように、第４図に示す構成は、第4a図に
示すように“LOカウンタ・プリセツト”、“LOカウンタ
付勢”および“LOカウンタ・サンプル”パルス信号を発
生し、LO信号の周波数を測定するためにカウンタ201お
よび203を制御する。LOカウンタ・プリセツト・パルス
は、カウンタ201および203をLO周波数測定期間の直前に
適当な２進信号で負荷させる。高論理レベルの“LOカウ
ンタ付勢”パルスはLO信号の分周されたものを主ダウン
・カウンタ201のクロツウ（Ｃ）入力に供給するように
付勢し、それによつてLO周波数測定期間の持続期間を決
定する。“LOカウンタ・サンプル”パルスはLO周波数測
定期間の終了直後に発生し、第３図の回路構成によつて
誤差パルスを発生させるために主ダウン・カウンタ201
の計数値を求める。第１図に示す基準カウンタ35によつ
て発生される4R、2R、Ｒのタイミング信号に応答して、
第４図の構成によつてLOカウンタの“プリセツト”、
“付勢”、および“サンプル”パルスが連続的に発生さ
れる。As will be explained below, the configuration shown in FIG. 4 generates the "LO counter preset", "LO counter energize" and "LO counter sample" pulse signals as shown in FIG. Control counters 201 and 203 to measure the frequency of. The LO counter preset pulse loads counters 201 and 203 with the appropriate binary signal just prior to the LO frequency measurement period. A high logic level "LO counter energize" pulse energizes to provide a divided version of the LO signal to the black (C) input of the main down counter 201, thereby sustaining the LO frequency measurement period. Determine the period. The "LO counter sample" pulse is generated immediately after the end of the LO frequency measurement period, and the main down counter 201 generates the error pulse by the circuit configuration of FIG.
The count value of is calculated. In response to the 4R, 2R, R timing signals generated by the reference counter 35 shown in FIG.
With the configuration of FIG. 4, the LO counter "preset",
The "energize" and "sample" pulses are generated continuously.

以下に述べるように、第５図に示す構成は、第5a図に図
形的に示すIFカウンタの“プリセツト”、“付勢”、お
よび“サンプル”パルスを発生し、これらのパルスは、
IF映像搬送波の周波数を測定するカウンタ201、203を制
御するためのLOカウンタ・パルスの対応するものと同じ
機能をもつている。さらに、第５図の構成はまた第5a図
に図形的に示されている“IFサイクル”パルス（波形
Ｇ）を発生し、この波形ＧはIFカウンタ“プリセツ
ト”、“付勢”、および“サンプル”パルスを包含する
期間をもつている。IFカウンタ・パルスは、同様に基準
カウンタ35によつて発生される64Rタイミング信号に応
答して発生される。LOカウンタ・パルスと違つてIFカウ
ンタ・パルスは連続的には発生されず、“垂直”パルス
（波形Ｂ）に応答してむしろ選択的に発生され、例えば
第１の垂直同期パルスの後に始まり、例えばテレテキス
トおよび試験信号期間のような補助信号期間の直前に終
了する垂直帰線期間の一部分においてのみ発生される
（波形ＡおよびＧ）。IFカウンタ・パルスは、IF映像搬
送波のいかなる過変調も主ダウン・カウンタ201がIF信
号の分周されたもののパルスを計数する機能に悪影響を
与えることがないようにしている。“IFサイクル”パル
ス（波形Ｇ）は、第２図および第３図の構成が、IF周波
数の測定動作中、LOカウンタ・パルスに応答しないよう
にするために使用される。As will be described below, the configuration shown in FIG. 5 produces the "preset", "energize", and "sample" pulses of the IF counter shown diagrammatically in FIG. 5a, which pulses are:
It has the same function as the corresponding LO counter pulse for controlling the counters 201, 203 for measuring the frequency of the IF video carrier. In addition, the configuration of FIG. 5 also produces an "IF cycle" pulse (waveform G) which is graphically shown in FIG. It has a period that includes the sample "pulse. The IF counter pulse is generated in response to the 64R timing signal, which is also generated by reference counter 35. Unlike the LO counter pulse, the IF counter pulse is not generated continuously, but rather selectively in response to the "vertical" pulse (waveform B), for example starting after the first vertical sync pulse, It occurs only in the part of the vertical blanking period that ends immediately before the auxiliary signal period, eg the teletext and test signal period (waveforms A and G). The IF counter pulse ensures that any overmodulation of the IF video carrier does not adversely affect the main down counter 201's ability to count the divided but pulses of the IF signal. The "IF cycle" pulse (waveform G) is used to prevent the arrangement of FIGS. 2 and 3 from responding to LO counter pulses during the IF frequency measurement operation.

次に第２図の回路を主として参照しつつ動作を説明す
る。“LOカウンタ・プリセツト”信号はセツト−リセツ
ト・フリツプ・フロツプ（Ｓ−RFF）のセツト（Ｓ）入
力およびオア・ゲート231の１つの入力に供給される。
オア・ゲート231の出力はＳ−RFF233のリセツト（Ｒ）
入力に供給される。“チヤンネル番号選択”信号はＳ−
RFF229のＱ出力に発生し、“帯域番号選択”信号はＳ−
RFF229のＱ出力に発生する。検出器227によつて発生さ
れる“補助計数値＝4"信号はオア・ゲート235の１つの
入力に供給される。オア・ゲート235の出力はＳ−RFF22
9のリセツト（Ｒ）入力に供給される。“IFサイクル”
信号はオア・ゲート231および235の第２の入力に供給さ
れる。Next, the operation will be described with reference mainly to the circuit of FIG. The "LO counter preset" signal is provided to the set (S) input of the set-reset flip-flop (S-RFF) and one input of the OR gate 231.
The output of OR gate 231 is the reset (R) of S-RFF233.
Supplied on input. "Channel number selection" signal is S-
The "band number selection" signal generated at the Q output of RFF229 is S-
It occurs at the Q output of RFF229. The "auxiliary count value = 4" signal generated by detector 227 is provided to one input of OR gate 235. The output of OR gate 235 is S-RFF22
Supplied to 9 reset (R) inputs. "IF cycle"
The signal is provided to the second inputs of OR gates 231 and 235.

“IFサイクル”信号はその周波数測定動作期間を除いて
低論理レベルにあり、周波数測定動作期間は高論理レベ
ルにある。高論理レベルの“IFサイクル”信号はオア・
ゲート231・235を経てそれぞれＳ−RFF229、233のリセ
ツト（Ｒ）入力に供給され、それらの各FFをリセツト状
態に保つて、これらが高レベルの“LOカウンタ・プリセ
ツト”および“補助カウント＝4"信号に応答できないよ
うにする。The "IF cycle" signal is at a low logic level except during its frequency measurement operation period and is at a high logic level during the frequency measurement operation period. The high logic level "IF cycle" signal is
They are supplied to the reset (R) inputs of S-RFF229 and 233 via gates 231, 235, respectively, and keep their respective FFs in the reset state, and these are high level "LO counter preset" and "auxiliary count = 4". "Don't respond to signals.

さしあたり“IFサイクル”信号が低論理レベルであると
仮定すると、“LOカウンタ・プリセツト”パルスが生ず
るとき、すなわち“LOカウンタ・プリセツト”信号が高
論理レベルにあるとき、Ｓ−RFF229はセツトされ、Ｓ−
RFF233はリセツトされる。その結果、“チヤンネル番号
選択”信号は高論理レベルになり、“帯域番号選択”信
号は低論理レベルになる。従つて、“LOカウンタ・プリ
セツト”パルスに応答して、主マルチプレクサ205は、
チヤンネル番号レジスタ41に蓄積されたチヤンネルの番
号を表わす２進信号を主ダウン・カウンタ201の“ジヤ
ム”入力に供給する。Assuming for the moment the "IF cycle" signal is at a low logic level, the S-RFF229 is set when the "LO counter preset" pulse occurs, ie when the "LO counter preset" signal is at a high logic level. S-
RFF233 is reset. As a result, the "channel number select" signal goes to a high logic level and the "band number select" signal goes to a low logic level. Thus, in response to the "LO counter preset" pulse, the main multiplexer 205
A binary signal representing the channel number stored in the channel number register 41 is provided to the "Jam" input of the main down counter 201.

前に述べたように、 すなわち“IFサイクル”信号の補信号は補助マルチプレ
クサ217の制御入力に供給される。“IFサイクル”信号
が低論理レベルであると仮定すると、 は高論理レベルとなる。これは論理回路219によつて与
えられる“合成およびオフセツト”の数値、例えば28を
表わす２進信号を補助ダウン・カウンタ203の“ジヤ
ム”入力に供給する。As I mentioned before, That is, the complement of the "IF cycle" signal is provided to the control input of the auxiliary multiplexer 217. Assuming the "IF cycle" signal is at a low logic level, Is a high logic level. It provides a "composite and offset" number provided by logic circuit 219, eg, a binary signal representing 28, to the "jam" input of auxiliary down counter 203.

“LOカウンタ・プリセツト”信号および はアンド・ゲート237の各入力に供給される。アンド・
ゲート237の出力はオア・ゲート239の入力に供給され
る。オア・ゲート239の出力はＳ−RFF241のセツト
（Ｓ）入力およびオア・ゲート243の１つの入力に供給
される。Ｓ−RFF241のＱ出力は主ダウン・カウンタ201
のプリセツト（PR）入力に供給される。オア・ゲート24
3の出力は補助ダウン・カウンタ203のプリセツト（PR）
入力に供給される。従つて、また が高論理レベルにあると仮定すると、“LOカウンタ・プ
リセツト”パルスが現われると、主ダウン・カウンタ20
1に負荷されるべきチヤンネル番号を表わす２進信号、
“合成およびオフセツト”数値、例えば28を表わす２進
信号は、補助ダウン・カウンタ203に負荷される。"LO counter preset" signal and Are supplied to the respective inputs of AND gate 237. and·
The output of gate 237 feeds the input of OR gate 239. The output of OR gate 239 is provided to the set (S) input of S-RFF 241 and to one input of OR gate 243. The Q output of S-RFF241 is the main down counter 201.
It is supplied to the preset (PR) input of. Or gate 24
The output of 3 is the preset (PR) of the auxiliary down counter 203.
Supplied on input. Therefore, again Assuming that is at a high logic level, when the “LO counter preset” pulse appears, the main down counter 20
A binary signal representing the channel number to be loaded to 1,
A binary signal representing a "composite and offset" number, eg 28, is loaded into an auxiliary down counter 203.

LO信号の分周されたもの（^fLO/256）、“LOカウンタ付
勢”信号、および はアンド・ゲート245の各入力に供給される。アンド・
ゲート245の出力はオア・ゲート247の１つの入力に供給
される。オア・ゲート247の出力は主ダウン・カウンタ2
01のクロツク（Ｃ）入力に結合されている。従つて、再
び が低論理レベルと仮定すると、 が高論理レベルのとき、LO信号の分周されたものは主ダ
ウン・カウンタ201のクロツク（Ｃ）入力に供給され
る。その後、主ダウン・カウンタ201の計数値は、LO信
号の分周されたものの各パルスに応答して１づつ減少さ
れる。A divided down version of the LO signal ( ^f LO / 256), the "LO counter energize" signal, and Are provided to each input of AND gate 245. and·
The output of gate 245 feeds one input of OR gate 247. The output of OR gate 247 is the main down counter 2
It is tied to the 01 clock (C) input. Therefore, again Assuming a low logic level, Is a high logic level, the divided down version of the LO signal is provided to the clock (C) input of the main down counter 201. Thereafter, the count value of the main down counter 201 is decremented by 1 in response to each pulse of the divided LO signal.

主ダウン・カウンタ201に関連するゼロ検出器211の出
力、補助ダウン・カウンタ203に関連する１検出器223の
出力信号を反転するインバータ225の出力はアンド・ゲ
ート249の各入力に供給される。アンド・ゲート249の出
力は補助ダウン・カウンタ203のクロツク入力およびオ
ア・ゲート239の第２の入力に供給される。アンド・ゲ
ート249は付勢されて、インバータ225の出力に発生する が高論理レベルである限り、主検出器211の出力に発生
する高レベルにある を通過させる。前に述べたように、オア・ゲート239の
出力が高論理レベルになると、Ｓ−RFF241はセツトされ
て、主ダウン・カウンタ201のプリセツト（PR）入力に
発生する“ジヤム付勢信号”を高論理レベルにする。従
つて、主ダウン・カウンタ201の計数値が０に等しくな
る毎に、補助ダウン・カウンタ203の計数値が０に達し
ない限り、この補助ダウン・カウンタ203の計数値は１
づつ減少され、主マルチプレクサ205から主ダウン・カ
ウンタ201のジヤム入力へ供給される２進信号は、主ダ
ウン・カウンタ201に負荷される。The output of the zero detector 211 associated with the main down counter 201 and the output of an inverter 225 inverting the output signal of the 1 detector 223 associated with the auxiliary down counter 203 are provided to each input of an AND gate 249. The output of AND gate 249 feeds the clock input of auxiliary down counter 203 and the second input of OR gate 239. AND gate 249 is energized and occurs at the output of inverter 225. Is at the high level that occurs at the output of main detector 211 as long as is at the high logic level Pass through. As previously mentioned, when the output of the OR gate 239 goes to a high logic level, the S-RFF 241 is set to raise the "jam energizing signal" generated at the preset (PR) input of the main down counter 201. Set to logical level. Therefore, each time the count value of the main down counter 201 becomes equal to 0, the count value of the auxiliary down counter 203 becomes 1 unless the count value of the auxiliary down counter 203 reaches 0.
The binary signal that is decremented and provided from the main multiplexer 205 to the jam input of the main down counter 201 is loaded into the main down counter 201.

オア・ゲート247の出力はインバータ251の入力にも供給
される。インバータ251の出力はＳ−RFF241のリセツト
（Ｒ）入力に供給される。その結果、Ｓ−RFF241は、例
えば、主ダウン・カウンタ201の計数値が０に達したと
き、高論理レベルの に応答してセツトされた後、主ダウン・カウンタ201の
クロツク（Ｃ）入力に供給される分周された信号のサイ
クルの約1/2のサイクルでリセツトされる。これによつ
て、主ダウン・カウンタ201用の“ジヤム付勢”信号
は、主ダウン・カウンタ201のジヤム入力に供給された
２進信号がそのカウンタ201に負荷されるのに充分な期
間継続するが、主ダウン・カウンタ201のクロツク
（Ｃ）入力に供給される分周されたものの次のパルスが
生ずる前に終了するようになる。このことは、LO信号の
周波数の測定期間中に、主ダウン・カウンタ201は、補
助ダウン・カウンタ203の計数値が０に達する毎にLO信
号の分周されたののパルス間でチヤンネル番号にプリセ
ツトされ、また補助カウンタ203の計数値が４に達する
時に帯域番号にプリセツトされなければならないので、
重要である。後者すなわち補助カウンタ203の計数値が
４に達する態様を第２図に示す特定の実施例によつて説
明する。The output of OR gate 247 is also fed to the input of inverter 251. The output of the inverter 251 is supplied to the reset (R) input of the S-RFF 241. As a result, the S-RFF 241 has a high logic level when the count value of the main down counter 201 reaches 0, for example. After being reset in response to, the clock is reset about half the cycle of the divided signal applied to the clock (C) input of the main down counter 201. Thus, the "Jam Energize" signal for the main down counter 201 continues for a period sufficient for the binary signal provided to the jam input of the main down counter 201 to be loaded into that counter 201. Will be terminated before the next pulse of the divided but supplied to the clock (C) input of the main down counter 201 occurs. This means that during the measurement of the frequency of the LO signal, the main down counter 201 changes the channel number between the divided pulses of the LO signal each time the count value of the auxiliary down counter 203 reaches zero. Since it has to be preset and must be preset to the band number when the count value of the auxiliary counter 203 reaches 4,
is important. The latter, that is, the manner in which the count value of the auxiliary counter 203 reaches 4, will be described with reference to a specific embodiment shown in FIG.

“補助計数値＝4"信号は４検出器227の出力からＳ−RFF
233のセツト（Ｓ）入力およびオア・ゲート235の入力に
供給される。補助カウンタ203の計数値が４に達する
と、検出器227の出力に発生する高論理レベルはＳ−RFF
233のセツト（Ｓ）入力に供給され、またオア・ゲート2
35を経てＳ−RFF229のリセツト（Ｒ）入力に供給され
る。これによつてＳ−RFF233はセツトされる。その結
果、“IFサイクル”信号が低論理レベルにあると仮定す
ると、主マルチプレクサ205の“帯域番号選択”制御信
号のみが高論理レベルになる。これによつて主マルチプ
レクサ205は、論理回路207によつて与えられる帯域番号
を表わす２進信号を主ダウン・カウンタ201のジヤム入
力に供給する。主ダウン・カウンタ201の計数値が、補
助カウンタ203の計数値を４にする新しい計数値に達し
た時、Ｓ−RFF241のＱ出力に発生する主ダウン・カウン
タ201用の“ジヤム付勢”信号は高論理レベルにセツト
されているので、帯域番号を表わす２進信号は主ダウン
・カウンタ201に負荷される。その後、主ダウン・カウ
ンタ201の計数値はLO信号の分周されたものの各パルス
に応答して１づつ減少される。"Auxiliary count value = 4" signal is output from 4 detector 227 to S-RFF
It is provided to the set (S) input of 233 and the input of OR gate 235. When the count value of the auxiliary counter 203 reaches 4, the high logic level generated at the output of the detector 227 is S-RFF.
Is fed to the set (S) input of the 233 and is also the OR gate 2.
It is supplied to the reset (R) input of S-RFF229 via 35. As a result, the S-RFF233 is set. As a result, assuming that the "IF cycle" signal is at a low logic level, only the "band number select" control signal of main multiplexer 205 will be at a high logic level. The main multiplexer 205 thereby provides the binary signal representing the band number provided by the logic circuit 207 to the jam input of the main down counter 201. When the count value of the main down counter 201 reaches a new count value that makes the count value of the auxiliary counter 203 equal to 4, a "jam energizing" signal for the main down counter 201 is generated at the Q output of the S-RFF241. Has been set to a high logic level, the binary signal representing the band number is loaded into the main down counter 201. Thereafter, the count value of the main down counter 201 is decremented by 1 in response to each pulse of the divided LO signal.

補助ダウン・カウンタ203の計数値が１に達するまで、
主ダウン・カウンタ201の計数値が０に達する毎に、補
助ダウン・カウンタ203の計数値は１づつ減少し、帯域
数を表わす２進信号は、アンド・ゲート249を経て補助
カウンタ203のクロツク（Ｃ）入力およびオア・ゲート2
39の入力に供給された高レベルの“主計数値＝0"信号に
応答して主ダウン・カウンタ201に再度負荷される。補
助ダウン・カウンタ203の計数値が１に達するとき、ア
ンド・ゲート249は消勢され、“主計数値＝0"の高論理
レベルの信号が補助ダウン・カウンタ203のクロツク
（Ｃ）入力およびオア・ゲート239に供給されるのを阻
止する。Until the count value of the auxiliary down counter 203 reaches 1,
Each time the count value of the main down counter 201 reaches 0, the count value of the auxiliary down counter 203 is decremented by 1, and the binary signal representing the number of bands is passed through the AND gate 249 to the clock () of the auxiliary counter 203. C) Input and OR gate 2
The main down counter 201 is reloaded in response to a high level "main count = 0" signal applied to the 39 input. When the count value of the auxiliary down counter 203 reaches 1, the AND gate 249 is deactivated and a high logic level signal of "main count value = 0" is input to the clock (C) input of the auxiliary down counter 203 and the OR gate. Block supply to gate 239.

高論理レベルの“LOカウンタ付勢”信号が終了すると、
LO信号の分周されたものは主ダウン・カウンタ201のク
ロツク（Ｃ）入力から切離される。“LOカウンタ・サン
プル”パルスが高レベルの“LOカウンタ付勢”信号の終
了の直後に生ずると、第３図の論理構成は主カウンタ20
1の計数値を検査し、“合成付勢”制御信号あるいは“A
FT付勢”制御信号のいずれが高論理レベルにあるかによ
つて、および主ダウン・カウンタ201の計数値によつ
て、上記第３図の論理構成は適当な誤差パルスを発生
し、あるいは“オフセツト”パルスを選択的に発生した
り発生しなかつたりする。第３図の論理構成については
以下に詳細に述べる。When the high logic level "LO counter energize" signal ends,
The divided LO signal is disconnected from the clock (C) input of the main down counter 201. If the "LO counter sample" pulse occurs shortly after the end of the high level "LO counter energize" signal, the logic configuration of FIG.
Check the count value of 1, and check the "combined energizing" control signal or "A
Depending on which of the FT energized "control signals is at a high logic level, and depending on the count value of the main down counter 201, the logic configuration of FIG. 3 above produces an appropriate error pulse, or" It selectively generates or does not generate the "offset" pulse. The logic configuration of FIG. 3 is described in detail below.

IF周波数測定動作に戻ると、“IFサイクル”信号は“IF
数値選択”制御信号として主マルチプレクサ205に供給
される。高論理レベルの"IFサイクル”信号が発生する
と、Ｓ−RFF229、233はリセツトされ、主マルチプレク
サ205に供給される“主チヤンネル選択”および“帯域
番号選択”制御信号を低論理レベルとし、主マルチプレ
クサ205に供給される“IF数値選択”信号を高論理レベ
ルにする。従つて、主マルチプレクサ205は論理回路209
によつて与えられた例えば366の主IF数値を主ダウン・
カウンタ205のジヤム入力に供給する。“IFサイクル”
信号が高論理レベルであるとき、 は低論理レベルにる。従つて、補助マルチプレクサ217
は補助IF数値、例えば４を表わす２進信号を補助ダウン
・カウンタ203のジヤム入力に供給する。When returning to the IF frequency measurement operation, the “IF cycle” signal changes to “IF
It is supplied as a "numerical select" control signal to the main multiplexer 205. When a high logic level "IF cycle" signal is generated, the S-RFFs 229, 233 are reset and supplied to the main multiplexer 205 as "main channel select" and "main channel select". The band number select "control signal is at a low logic level and the" IF number select "signal supplied to the main multiplexer 205 is at a high logic level.
The main IF value of 366 given by
Supply to the jam input of the counter 205. "IF cycle"
When the signal is at a high logic level, Is at a low logic level. Therefore, the auxiliary multiplexer 217
Provides an auxiliary IF number, eg, a binary signal representing 4, to the jam input of auxiliary down counter 203.

高論理レベルの“IFカウンタ・プリセツト”パルスが発
生されると、このパルスはオア・ゲート239を経て主ダ
ウン・カウンタ201のプリセツト（PR）入力に供給さ
れ、オア・ゲート243を経て補助ダウン・カウンタ203の
プリセツト（PR）入力に供給される。従つて、主および
補助IF数値を表わす２進数値はカウンタ201、203にそれ
ぞれ負荷される。When a high logic level "IF Counter Preset" pulse is generated, this pulse is fed through OR gate 239 to the preset (PR) input of the main down counter 201 and through auxiliary gate 243 to the auxiliary down counter. It is supplied to the preset (PR) input of the counter 203. Therefore, the binary values representing the main and auxiliary IF values are loaded into counters 201 and 203, respectively.

“IFカウンタ付勢”信号およびIF信号の分周されたもの
（^fIF/8）はアンド・ゲート253の各入力に供給される。
アンド・ゲート253の出力はオア・ゲート247の第２の入
力に供給される。高論理レベルの“IFカウンタ付勢”信
号が発生されると、IF信号の分周されたものはアンド・
ゲート253およびオア・ゲート247を経て主ダウン・カウ
ンタ201のクロツク（Ｃ）入力に供給される。IF信号の
分周された各パルスに応答して主ダウン・カウンタ201
の計数値は１つづつ減少される。主カウンタ201の計数
値が０になると常に、補助カウンタ203の計数値が１に
達するまで高論理レベルの“主計数値＝0"信号はアンド
・ゲート249を経て補助ダウン・カウンタ203のクロツク
（Ｃ）入力に供給され、またアンド・ゲート249および
オア・ゲート239を経てＳ−RFF241のセツト（Ｓ）入力
に供給される。これによつて補助ダウン・カウンタ203
の計数値は１つづつ減少されられ、またIF数値を表わす
２進信号は主カウンタ201に負荷される。高論理レベル
の“IFカウンタ付勢”信号が終了すると、アンド・ゲー
ト253は分周されたIF信号を主ダウン・カウンタ201のク
ロツク（Ｃ）入力から切離す。“IFカウンタ・サンプ
ル”パルスが高レベルの“IFカウンタ付勢”信号の高論
理レベルの終了直後に生ずると、第３図の論理構成は主
カウンタ201の計数値を算定し、適当な一方の誤差パル
スを発生するか、両方の誤差パルスを発生しないかす
る。The "IF counter energize" signal and a divided version of the IF signal ( ^f IF / 8) are provided to each input of AND gate 253.
The output of AND gate 253 is fed to the second input of OR gate 247. When a high logic level "IF Counter Energize" signal is generated, the divided version of the IF signal is
It is supplied to the clock (C) input of the main down counter 201 through the gate 253 and the OR gate 247. Main down counter 201 in response to each divided pulse of the IF signal
The count value of is decreased by one. Whenever the count value of the main counter 201 becomes 0, a high logic level "main count = 0" signal is passed through the AND gate 249 until the count value of the auxiliary counter 203 reaches 1 and the clock (C ) Input, and also via AND gate 249 and OR gate 239 to the set (S) input of S-RFF 241. This allows the auxiliary down counter 203
Is decremented by 1 and the binary signal representing the IF value is loaded into the main counter 201. Upon termination of the high logic level "IF Counter Energize" signal, AND gate 253 disconnects the divided IF signal from the clock (C) input of main down counter 201. If the "IF counter sample" pulse occurs shortly after the end of the high logic level of the high level "IF counter energize" signal, the logic configuration of FIG. Generate an error pulse or not both error pulses.

次に第３図の論理構成について説明する。補助カウンタ
203の計数値が１の期間中に主カウンタ201が計数値０を
横切ると、測定される信号の周波数は高く、もし０を横
切らなければ、周波数は低い。従つて、第３図の論理構
成は、補助カウンタ203の計数値が測定期間中、０であ
つたとき、主カウンタ201の計数値が０に達したか否か
を決定するためのデータ・フリツプ−フロツプ（D FF）
301を含んでいる。Next, the logical configuration of FIG. 3 will be described. Auxiliary counter
If the main counter 201 crosses a count of 0 while the count of 203 is 1, the frequency of the measured signal is high, and if it does not cross 0, the frequency is low. Therefore, the logical configuration of FIG. 3 is a data flip-flop for determining whether or not the count value of the main counter 201 reaches 0 when the count value of the auxiliary counter 203 is 0 during the measurement period. -Flop (D FF)
Contains 301.

D FF301は、各測定期間の直前にオア・ゲート303を経て
リセツト（Ｒ）入力に供給される高論理レベルの“LOカ
ウンタ・プリセツト”および“IFカウンタ・プリセツ
ト”パルスに応答してリセツトされる。D FF301のデー
タ（Ｄ）入力には“補助計数値＝1"信号が供給され、そ
のクロツク（Ｃ）入力に“主計数値＝0"信号が供給され
る。補助カウンタ203の計数値が１のとき主カウンタ201
が計数値０に達しなければ、測定期間の終了時に、D FF
はリセツト状態に留まり、従つて、Ｑ出力に発生する信
号は低論理レベルになり、出力に発生する信号は高論
理レベルになる。補助カウンタ203の計数値が１になる
とき主カウンタ201が計数値０に達すると、測定期間の
終了時にD FF301はセツトされ、従つて、そのＱ出力に
発生する信号は高論理レベルになり、その出力に発生
する信号は低論理レベルになる。D FF301 is reset in response to high logic level "LO counter preset" and "IF counter preset" pulses applied to the reset (R) input through OR gate 303 immediately before each measurement period. . The "auxiliary count value = 1" signal is supplied to the data (D) input of the DFF 301, and the "main count value = 0" signal is supplied to its clock (C) input. When the count value of the auxiliary counter 203 is 1, the main counter 201
Does not reach the count value of 0, at the end of the measurement period, D FF
Remains in the reset state, so that the signal produced at the Q output is at a low logic level and the signal produced at the output is at a high logic level. When the main counter 201 reaches a count value of 0 when the count value of the auxiliary counter 203 becomes 1, the D FF 301 is set at the end of the measurement period, and thus the signal generated at its Q output becomes a high logic level. The signal produced at its output will be at a low logic level.

アンド・ゲート305および307は、合成動作モード期間中
に、LO信号の周波数が高いか低いかすれば、それぞれ
“LO高計数値”パルス、あるいは“LO低計数値”パルス
を発生させるために使用される。このため、“合成付
勢”および“LOカウンタ・サンプル”の各信号はアンド
・ゲート305および307の各入力に供給され、D FF301の
Ｑ出力はアンド・ゲート305の入力に供給され、Ｄ FF3
01の出力はアンド・ゲート307の入力に供給される。
アンド・ゲート305、307の出力はオア・ゲート309、311
の各第１の入力に供給される。第１図の構成のアツプ／
ダウン・カウンタ55用の“低計数値”および“高計数
値”誤差パルスはオア・ゲート309、311の出力にそれぞ
れ発生される。AND gates 305 and 307 are used to generate “LO high count” or “LO low count” pulses, respectively, depending on whether the LO signal is high or low in frequency during the combined operation mode. It Therefore, the "composite energize" and "LO counter sample" signals are provided to the inputs of AND gates 305 and 307, the Q output of D FF301 is provided to the input of AND gate 305, and D FF3
The output of 01 is fed to the input of AND gate 307.
Outputs of AND gates 305 and 307 are OR gates 309 and 311
Are supplied to each first input of. Up of the configuration in FIG.
"Low count" and "high count" error pulses for down counter 55 are generated at the outputs of OR gates 309 and 311 respectively.

アンド・ゲート305および307は、高論理レベルの“合成
付勢”信号および他の２つの入力に応答して付勢され
る。LO測定期間中に、LO信号の周波数が高論理レベルに
あると、D FF301はセツトされ、そのＱ出力は高論理レ
ベルになり、その出力信号は低論理レベルになる。従
つて、測定期間の終了直後に正方向“LOカウンタ・サン
プル”パルスが発生すると、これはアンド・ゲート305
およびORゲート309を経て“高計数値”誤差パルスとし
てアツプ／ダウン・カウンタ55に供給される。LO信号の
周波数が低いと、LO測定期間の終了時に、Ｄ FF301は
リセツト状態に留まり、そのＱ出力信号は低論理レベル
に、出力信号は高論理レベルになる。従つて、正方向
“LOカウンタ・サンプル”パルスが発生すると、それは
アンド・ゲート307およびオア・ゲート311を経て“低計
数値”誤差パルスとしてアツプ／ダウン・カウンタ55に
供給される。AND gates 305 and 307 are activated in response to a high logic level "composite activated" signal and the other two inputs. During the LO measurement period, if the frequency of the LO signal is at a high logic level, DFF 301 is set, its Q output is at a high logic level, and its output signal is at a low logic level. Therefore, if a positive going “LO counter sample” pulse occurs shortly after the end of the measurement period, this will result in AND gate 305
And through OR gate 309 to the up / down counter 55 as a "high count" error pulse. When the LO signal frequency is low, at the end of the LO measurement period, the DFF 301 remains in the reset state with its Q output signal at a low logic level and its output signal at a high logic level. Thus, when a positive going "LO counter sample" pulse occurs, it is provided to up / down counter 55 as a "low count" error pulse via AND gate 307 and OR gate 311.

もしLO周波数が正しいと、D FF301はLO測定期間の終了
直前でセツトされる。その結果、たとえLO周波数が正し
くても“高計数値”誤差パルスが発生される。第３図の
論理構成は故意にこのように動作するように構成されて
おり、合成動作モード期間中に常に“低計数値”あるい
は“高計数値”のいずれかが発生されるようにしてその
同調電圧が常にその最終値をオーバシユートするように
している。このようにする目的を同調制御ユニツト45の
論理構成を参照しつゝ説明する。If the LO frequency is correct, D FF301 will be set just before the end of the LO measurement period. As a result, a "high count" error pulse is generated even if the LO frequency is correct. The logic configuration of FIG. 3 is intentionally configured to operate in this manner so that either a "low count value" or a "high count value" is always generated during the combined operation mode. The tuning voltage is always trying to overshoot its final value. The purpose of this will be described with reference to the logical configuration of the tuning control unit 45.

アンド・ゲート313および315は、AFT動作モード期間中
に、IF信号の映像搬送波の周波数が低いか高いかすれ
ば、それぞれ“IF低計数値”誤差パルス、あるいは“IF
高計数値”誤差パルスを発生するために使用される。こ
のため、“AFT付勢”および“IFカウンタ・サンプル”
信号はアンド・ゲート313および315の各入力に供給さ
れ、D FF301のＱ出力はアンド・ゲート313の入力に結合
され、D FF301の出力はアンド・ゲート315の入力に結
合されている。さらに“主計数値＝0"信号を反転するた
めに使用されているインバータ317の出力はアンド・ゲ
ート313の入力に結合されている。アンド・ゲート313お
よび315の出力はオア・ゲート309および311の各第２入
力に結合されている。The AND gates 313 and 315 are provided with “IF low count” error pulse or “IF
Used to generate high count "error pulses. Therefore," AFT energize "and" IF counter sample "
The signal is provided to the inputs of AND gates 313 and 315, the Q output of D FF301 is coupled to the input of AND gate 313, and the output of D FF301 is coupled to the input of AND gate 315. In addition, the output of inverter 317, which is used to invert the "main count = 0" signal, is coupled to the input of AND gate 313. The outputs of AND gates 313 and 315 are coupled to the respective second inputs of OR gates 309 and 311.

アンド・ゲート313および315はD FF301と協同して、IF
映像搬送波の周波数が低いかあるいは高ければ、アンド
・ゲート305および307と実質的に同じ態様で、“低計数
値”および“高計数値”誤差パルスを発生する。しかし
ながら、インバータ317の存在によつて、主カウンタ210
の計数値が０ならば、アンド・ゲート313が“LOカウン
タ・サンプル”パルスをオア・ゲート309に供給される
のを阻止し、それによつてIF測定期間の終了時に、“主
計数値＝0"が低論理レベルを持つ。従つて、もしIF映像
搬送波周波数が正しいと、“低計数値”あるいは“高計
数値”のいずれの誤差パルスも発生されない。AND Gates 313 and 315 work with D FF301 to
If the frequency of the video carrier is low or high, it produces "low count" and "high count" error pulses in substantially the same manner as AND gates 305 and 307. However, due to the presence of the inverter 317, the main counter 210
A count of 0 prevents AND gate 313 from supplying a "LO counter sample" pulse to OR gate 309, thereby causing "main count = 0" at the end of the IF measurement period. Has a low logic level. Therefore, if the IF video carrier frequency is correct, no "low count" or "high count" error pulse is generated.

測定期間の開始時は各分周された信号と同期していな
い。従つて、測定期間中に主カウンタ201で正しい数の
正方向パルス端縁が計数されても、各分周された信号の
１サイクルに相当する周波数誤差が存在する可能性があ
る。これはLO周波数の測定に対しては±250MHzの精度に
相当し、IF周波数の測定に対しては±31.25KHzの精度に
相当する。これらの精度はテレビジヨン受像機を同調さ
せるのに充分である。周波数測定の精度は、各プリスケ
ーラの分割係数を減ずることによつて、あるいは各測定
期間の持続期間を増加させることによつて改善される。
前者の方法は、周波数サンプラ31が処理しなければなら
ない信号の周波数を増加させることになるので、好まし
くない。後者はまた、ある状況の下では前に述べた理由
で、IF測定期間がIF映像搬送波が過変調される可能性の
あるテレテキストおよび試験信号期間中にまで延長され
るので、好ましくない。At the start of the measurement period, it is not synchronized with each divided signal. Therefore, even if the main counter 201 counts the correct number of positive going pulse edges during the measurement period, there may be a frequency error corresponding to one cycle of each divided signal. This corresponds to an accuracy of ± 250 MHz for LO frequency measurements and an accuracy of ± 31.25 KHz for IF frequency measurements. These precisions are sufficient to tune a television receiver. The accuracy of the frequency measurement is improved by reducing the division factor of each prescaler or by increasing the duration of each measurement period.
The former method is not preferable because it increases the frequency of the signal that the frequency sampler 31 has to process. The latter is also unfavorable under certain circumstances, because for the reasons mentioned above, the IF measurement period is extended even during teletext and test signal periods when the IF video carrier can be overmodulated.

アンド・ゲート319、321およびオア・ゲート323は、第
２図の構成の検出器213および215と、またD FF301と関
連して使用され、AFT、FLL動作期間中、もしLO周波数が
先の合成FLL動作期間中に予め定められたずれ、例えば
±1.25MHzだけ設定値から変化させられると、“オフセ
ツト”パルスを発生する。LO周波数測定期間中、前に指
摘したように、主ダウン・カウンタ201の各計数値は0.2
50MHzの増加に相当する。従つて、±1.25MHz以上の周波
数ずれの検出には、０から±５の計数値内の計数値の検
出を必要とする。AND gates 319, 321 and OR gate 323 are used in conjunction with detectors 213 and 215 in the configuration of FIG. A "offset" pulse is generated when a predetermined deviation, for example ± 1.25 MHz, is changed from the set value during the FLL operation period. During the LO frequency measurement period, each count value of the main down counter 201 is 0.2
This corresponds to an increase of 50MHz. Therefore, detection of a frequency shift of ± 1.25 MHz or more requires detection of the count value within the count value of 0 to ± 5.

前に述べたように、主ダウン・カウンタ201の計数値がL
O周波数の測定期間の終了時に５以上であると“＞5"検
出器213は高論理レベルの“主計数値＞5"出力信号を発
生する。“＞5"検出器213の出力信号はアンド・ゲート3
19の１つの入力に供給される。このアンド・ゲート319
の各他の入力にはまた“AFT付勢”信号、 D FF301の出力に発生する信号、および“LOカウンタ
・サンプル”信号も供給される。高論理レベルの“AFT
付勢”信号および高論理レベルの によつて付勢されると、もし主ダウン・カウンタの計数
値がLO周波数測定期間の終了時に５以上であると、アン
ド・ゲート319は正方向の“LOカウンタ・サンプル”パ
ルスに応答して正方向パルスを発生する。主ダウン・カ
ウンタ201が０にまでカウント・ダウンされた後は、そ
れは最大計数値からカウント・ダウンを続けるので、D
FF301の出力信号がアンド・ゲート319の入力に供給す
ることにより、計数値が実際に０よりも５以上大きくな
ければ“LOカウンタ・サンプル”パルスに応答してはア
ンド・ゲート319によつて正方向パルスが発生されず、
また計数値が０を通過することによつて測定期間の終了
時に大きな計数値が検出されることに応答して上記正方
向パルスが発生されることもない。As mentioned earlier, the count value of the main down counter 201 is L
At the end of the O frequency measurement period, if> 5, the “> 5” detector 213 produces a high logic level “main count> 5” output signal. “> 5” detector 213 output signal is AND gate 3
Supplied to one input of 19. This And Gate 319
Also on each other input of the "AFT energized" signal, Also provided is the signal generated at the output of D FF301, as well as the "LO Counter Sample" signal. High logic level “AFT
Energized "signal and high logic level Energized by the AND gate 319 in response to a positive going "LO counter sample" pulse if the count value of the main down counter is greater than or equal to 5 at the end of the LO frequency measurement period. Generates a positive going pulse. After the main down counter 201 counts down to 0, it continues counting down from the maximum count value, so D
By supplying the output signal of the FF301 to the input of the AND gate 319, if the count value is not more than 5 actually greater than 0, the AND gate 319 outputs a positive pulse in response to the “LO counter sample” pulse. No directional pulse is generated,
Also, the forward pulse is not generated in response to the detection of a large count value at the end of the measurement period due to the count value passing zero.

また前に述べたように、“最大−4"検出器215は、０計
数値に到達した後、主ダウン・カウンタ201がその係数
し得る最大計数値になるならば、高論理レベルの“主計
数値＜最大−4"出力を発生し、検出器215はカウンタ201
中の計数値が最大計数値−４よりも低下するときを検出
することによつて動作する。検出器215の出力信号はア
ンド・ゲート321の１つの入力に供給される。アンド・
ゲート321の他の入力にはまた“AFT付勢”信号、 D FF301のＱ出力に発生する信号、および“LOカウンタ
・サンプル”信号も供給される。アンド・ゲート321が
高論理レベルの“AFT付勢”信号および高論理レベルの によつて付勢されたとき、このアンド・ゲート321は、L
O周波数測定期間の終了時に主ダウン・カウンタ201の計
数値が、最大計数値−４よりも小さいと、正方向の“LO
カウンタ・サンプル”パルスに応答して正方向パルスを
発生する。周波数測定動作は、主ダウン・カウンタ201
を付勢して比較的大きな数からカウント・ダウンさせる
ことによつて開始するので、D FF301のＱ出力信号をア
ンド・ゲート321の入力に供給することにより、計数値
が予め０を横切らなければ、従つて実際には０よりも５
小さい値（零下５）よりも大きくなければ“LOカウンタ
・サンプル”パルスに応答してはアンド・ゲート321に
よつて正方向パルスが発生されないように保証してい
る。Also, as previously mentioned, the "max-4" detector 215 will provide a high logic level "main count" if the main down counter 201 reaches its maximum countable value after reaching 0 counts. Numerical value <maximum -4 "output is generated, and the detector 215 outputs the counter 201
It operates by detecting when the inside count value falls below the maximum count value of -4. The output signal of detector 215 is provided to one input of AND gate 321. and·
The other input of gate 321 is also an "AFT energized" signal, Also provided is the signal generated at the Q output of DFF301, and the "LO counter sample" signal. AND gate 321 has a high logic level "AFT energize" signal and a high logic level When energized by
O If the count value of the main down counter 201 is smaller than the maximum count value -4 at the end of the frequency measurement period, the positive "LO"
Generates a positive going pulse in response to a counter sample "pulse. The frequency measurement operation is performed by the main down counter 201.
It starts by energizing and counting down from a relatively large number, so by supplying the Q output signal of D FF301 to the input of AND gate 321, the count value must cross 0 in advance. , So actually 5 rather than 0
It guarantees that no positive going pulse will be generated by AND gate 321 in response to a "LO counter sample" pulse unless greater than a small value (5 below zero).

アンド・ゲート319および321の出力はオア・ゲート323
の各入力に供給される。アンド・ゲート321および319の
いずれか一方の出力に正方向パルスが発生すると、正方
向“オフセツト”パルスがオア・ゲート323の出力に発
生する。The output of AND gates 319 and 321 is OR gate 323.
Is supplied to each input of. A positive going "offset" pulse occurs at the output of OR gate 323 when a positive going pulse occurs at the output of either AND gate 321 or 319.

第4a図に示すLOカウンタ“プリセツト”、“付勢”、
“サンプル”の各パルスを発生する論理回路が第４図に
示されている。特にインバータ401とアンド・ゲート403
はＲと2Rのタイミング信号を合成して、“LOカウンタ・
プリセツト”パルスを発生する。2048マイクロ秒の期間
をもつたＲタイミング信号は“LOカウンタ付勢”信号と
して使用される。インバータ401、インバータ405、およ
びアンド・ゲート407はＲ、2R、4Rタイミング信号を合
成して“LOカウンタ・サンプル”パルスを発生する。The LO counter "preset", "energize", shown in Figure 4a,
The logic circuit that produces each "sample" pulse is shown in FIG. Especially inverter 401 and AND gate 403
Synthesizes the R and 2R timing signals,
Generates a "preset" pulse. The R timing signal with a duration of 2048 microseconds is used as the "LO counter energize" signal. To generate a “LO counter sample” pulse.

第5a図に示すIFカウンタ“プリセツト”、“付勢”、
“サンプル”パルスおよび“IFサイクル”、 を発生するための論理回路構成が第５図に示されてい
る。次の第５図の説明に当つては、第5a図および第１図
も同時に参照する。The IF counter “preset”, “energize”, shown in FIG.
“Sample” pulse and “IF cycle”, The logic circuit configuration for generating the is shown in FIG. In the following description of FIG. 5, reference is also made to FIGS. 5a and 1.

先に述べたように、第１図の構成の“垂直パルス”検出
器71は、垂直帰線期間中、第１の垂直同期パルスの後に
正方向“垂直”パルス（波形Ｂ）を発生する。“垂直”
パルスはD FF501のデータ（Ｄ）入力に供給される。32
マイクロ秒の周期を持つ64Rタイミング信号（波形Ｃ）
はD FF501のクロツク（Ｃ）入力に供給される。D FF501
は、“垂直”パルス（波形Ｂ）の発生後に発生する64R
タイミング信号の第１の正方向端縁に応答してセツトさ
れ、そのＱ出力は高論理レベルになる。As previously mentioned, the "vertical pulse" detector 71 of the configuration of Figure 1 generates a positive going "vertical" pulse (waveform B) after the first vertical sync pulse during the vertical blanking interval. "vertical"
The pulse is provided to the data (D) input of DFF501. 32
64R timing signal (waveform C) with a microsecond period
Is supplied to the clock (C) input of D FF501. D FF501
64R generated after the generation of the "vertical" pulse (waveform B)
Set in response to the first positive edge of the timing signal, its Q output goes to a high logic level.

D FF501のＱ出力はD FF503のＤ入力に供給される。64R
タイミング信号はD FF501のＣ入力に供給される。“垂
直”パルス（波形Ｂ）の発生後に発生する基準信号の第
２の正方向端縁に応答してD FF503はセツトされ、その
Ｑ出力に低論理レベルの信号が発生される。D FF501の
Ｑ出力およびD FF503の出力はナンド・ゲート505の入
力に結合されている。従つて、64Rタイミング信号の１
サイクルの幅に等しい幅をもつた負方向パルスが、
“垂直”パルス（波形Ｂ）の発生後に生ずる64Rタイミ
ング信号の第１の正方向端縁の後にナンド・ゲート505
の出力に発生する。ナンド・ゲート505の出力はインバ
ータ507に供給され、該インバータ507は負方向パルス
に応答して正方向の“IFカウンタ・プリセツト”パルス
（波形Ｄ）を発生する。The Q output of D FF501 is supplied to the D input of D FF503. 64R
The timing signal is supplied to the C input of D FF501. In response to the second positive going edge of the reference signal occurring after the generation of the "vertical" pulse (waveform B), DFF 503 is set and a low logic level signal is produced at its Q output. The Q output of D FF501 and the output of D FF503 are coupled to the inputs of NAND gate 505. Therefore, 1 of 64R timing signal
A negative going pulse with a width equal to the width of the cycle
NAND gate 505 after the first positive edge of the 64R timing signal that occurs after the occurrence of the "vertical" pulse (waveform B).
Occurs in the output of. The output of NAND gate 505 is provided to inverter 507, which in response to the negative going pulse, produces a positive going "IF counter preset" pulse (waveform D).

“IFカウンタ・プリセツト”パルスはD FF509のセツト
（Ｓ）入力に供給される。“IFサイクル”信号（波形
Ｇ）はD FF509のＱ出力に発生し、 はＤ FF509の出力に発生する。正方向の“IFカウン
タ・プリセツト”パルスに応答してＤ FF509はセツト
され、それによつて“IFサイクル”信号は高論理レベル
を持ち、 は低論理レベルを持つようになる。The "IF counter preset" pulse is applied to the set (S) input of DFF509. The "IF cycle" signal (waveform G) is generated at the Q output of D FF509, Occurs at the output of D FF509. In response to a positive going "IF counter preset" pulse, D FF509 is set, which causes the "IF cycle" signal to have a high logic level. Will have a low logic level.

負方向パルスはD FF511のクロツク（Ｃ）入力に供給
される。高論理レベル（“1"）はD FF511のＤ入力に供
給される。“IFカウンタ付勢”信号（波形Ｅ）はD FF51
1のＱ出力に発生する。D FF511は負方向パルスの正方
向端に応答してセツトされ、D FF511のＱ出力に発生す
る“IFカウンタ付勢”信号を高論理レベルに、その出
力に発生する信号を低論理レベルにする。The negative going pulse is applied to the clock (C) input of DFF511. The high logic level ("1") is provided to the D input of DFF511. "IF counter energize" signal (waveform E) is D FF51
Occurs on Q output of 1. The D FF511 is set in response to the positive edge of the negative going pulse to bring the "IF counter energize" signal produced at the Q output of the D FF511 to a high logic level and the signal produced at its output to a low logic level. .

“IFカウンタ付勢”信号の高論理レベルの期間、すなわ
ちIF測定期間の持続期間は４段２進カウンタ513によつ
て決定される。“IFカウンタ・プリセツト”パルスはカ
ウンタ513のリセツト（Ｒ）入力に供給され、測定期間
に先立つてれを０計数状態にリセツトする。その後、カ
ウンタ513はそのクロツク（Ｃ）入力に供給される64Rタ
イミング信号のパルスを計数する。64Rタイミング信号
が８周期計数されると、その４段（Q4）出力に高論理レ
ベルが現われる。カウンタ513のQ4出力はD FF511のリセ
ツト（Ｒ）入力に供給される。カウンタ513のQ4出力に
発生する高論理レベルの信号に応答して、D FF511はリ
セツトされ、そのＱ出力に発生される“IFカウンタ付
勢”信号を、IF測定期間を終了させる低論理レベルにす
る。64Rタイミング信号の各周期は32マイクロ秒の長さ
であるので、IF測定期間は８×32すなわち256マイクロ
秒の長さである。“IFカウンタ・プリセツト”パルスは
カウンタ513のリセツト（Ｒ）入力に供給され、このカ
ウンタ513を測定に先立つて０計数状態にリセツトす
る。The period of high logic level of the "IF Counter Energize" signal, ie the duration of the IF measurement period, is determined by the 4-stage binary counter 513. The "IF counter preset" pulse is applied to the reset (R) input of the counter 513 to reset the pre-measurement period to a zero count state. The counter 513 then counts the pulses of the 64R timing signal applied to its clock (C) input. When 8 cycles of the 64R timing signal are counted, a high logic level appears at the output of the 4th stage (Q4). The Q4 output of the counter 513 is supplied to the reset (R) input of DFF511. In response to the high logic level signal generated on the Q4 output of the counter 513, the D FF511 is reset and the "IF counter energize" signal generated on its Q output is brought to the low logic level which terminates the IF measurement period. To do. Each period of the 64R timing signal is 32 microseconds long, so the IF measurement period is 8 × 32 or 256 microseconds long. The "IF counter preset" pulse is applied to the reset (R) input of counter 513, which resets counter 513 to the 0 count state prior to measurement.

“IFカウンタ・サンプル”パルス（波形Ｆ）はD FF51
5、アンド・ゲート517、およびインバータ519によつて
発生される。D FF511の出力信号（）はD FF515のク
ロツク（Ｃ）入力に供給される。高論理レベル（“1"）
の信号はD FF515のデータ（Ｄ）入力に供給される。D F
F515のＱ出力はアンド・ゲート517の１つの入力に供給
される。64Rタイミング信号はインバータ519によつて反
転され、生成された信号はアンド・ゲート517の他の入
力に供給される。測定期間が終了したとき、D FF511の
出力に発生する正方向端縁に応答して、D FF515のＱ
出力にアンド・ゲート517を付勢する高論理レベルの信
号が発生される。カウンタ513の第１段の出力（Q1）に
発生する信号はD FF515のリセツト（Ｒ）入力に供給さ
れる。従つて、D FF515はリセツトされ、それによつてI
F測定期間の終了後64Rタイミング信号の１サイクルで、
そのＱ出力に発生する高論理レベルの信号を終了させ、
アンド・ゲート517を消勢させる。かくして、IF測定期
間の終了後、64Rタイミング信号の１パルスを“IFカウ
ンタ・サンプル”パルスとしてアンド・ゲート517の出
力に通過させるために該アンド・ゲート517は付勢され
る。“IF counter sample” pulse (waveform F) is D FF51
5, generated by AND gate 517 and inverter 519. The output signal () of D FF511 is supplied to the clock (C) input of D FF515. High logic level (“1”)
Signal is supplied to the data (D) input of D FF515. DF
The Q output of F515 is fed to one input of AND gate 517. The 64R timing signal is inverted by inverter 519 and the generated signal is provided to the other input of AND gate 517. At the end of the measurement period, in response to the positive edge generated on the output of D FF511, Q of D FF515
A high logic level signal is generated that drives AND gate 517 at the output. The signal generated at the output (Q1) of the first stage of the counter 513 is supplied to the reset (R) input of DFF515. Therefore, D FF515 is reset, which results in I
One cycle of 64R timing signal after the end of F measurement period,
Terminate the high logic level signal generated at its Q output,
Deactivates And Gate 517. Thus, after the end of the IF measurement period, AND gate 517 is activated to pass one pulse of the 64R timing signal to the output of AND gate 517 as an "IF counter sample" pulse.

“IFカウンタ・サンプル”パルスはインバータ521に供
給される。D FF509のデータ（Ｄ）入力には低論理レベ
ル（“0"）の信号が供給される。従つて、“IFカウンタ
・サンプル”パルスの負方向端縁に応答してD FF509は
リセツトされ、それによつてＱ出力に発生する“IFサイ
クル”信号を低論理レベルにし、その出力に発生する を高論理レベルにする。The “IF counter sample” pulse is provided to inverter 521. A low logic level (“0”) signal is supplied to the data (D) input of D FF509. Therefore, D FF509 is reset in response to the negative edge of the "IF counter sample" pulse, thereby causing the "IF cycle" signal produced at the Q output to go to a low logic level and occur at that output. To a high logic level.

“合成付勢”信号はD FF501および509のリセツト（Ｒ）
入力に供給される。高論理レベルの“合成付勢”信号
は、合成動作モードの期間中IFカウンタが“プリセツ
ト”、“付勢”、および“サンプル”パルスを発生する
のを阻止し、また が高論理レベルとなるようにする。The "composite energize" signal is the reset (R) of D FF501 and 509.
Supplied on input. A high logic level "synthesize energize" signal prevents the IF counter from generating "preset", "energize", and "sample" pulses during the synthetic mode of operation, and To have a high logic level.

第１図および第５図にブロツクとして示した垂直同期パ
ルス検出器71の論理回路を第６図に示す。第６図の論理
回路の動作を第6a図に示す波形を参照しつゝ説明する。The logic circuit of the vertical sync pulse detector 71 shown as a block in FIGS. 1 and 5 is shown in FIG. The operation of the logic circuit of FIG. 6 will be described with reference to the waveforms shown in FIG. 6a.

第６図に示す垂直同期パルス検出器の１の構成は２個の
２段リセツト可能２進カウンタ601および603を含んでい
る。８マイクロ秒の周期をもつた256Rタイミング信号は
カウンタ601および603のクロツク（Ｃ）入力に供給され
る。水平および垂直同期パルス、等化パルスを含む複合
同期信号は、カウンタ601のリセツト（Ｒ）入力および
インバータ605の入力に供給される。インバータ605の出
力はカウンタ603のリセツト（Ｒ）入力に供給される。One configuration of the vertical sync pulse detector shown in FIG. 6 includes two two-stage resettable binary counters 601 and 603. A 256R timing signal with a period of 8 microseconds is provided to the clock (C) inputs of counters 601 and 603. A composite sync signal including horizontal and vertical sync pulses and equalization pulses is provided to the reset (R) input of counter 601 and the input of inverter 605. The output of the inverter 605 is supplied to the reset (R) input of the counter 603.

インバータ605の出力信号である連続する正方向の比較
的狭いパルス相互間の期間は、垂直帰線期間中に発生す
る比較的幅の広い正方向垂直同期パルスの持続期間に相
当する。第6a図から明らかなように、１垂直同期パルス
の持続期間は256Rタイミング信号のほゞ連続する３サイ
クルの期間に相当する。カウンタ603は、インバータ605
の出力信号の各正方向パルスの高論理レベルに応答して
リセツト状態に保持される。従つて、３個の正方向クロ
ツク・パルスがカウンタ603によつて連続する正方向リ
セツト・パルス間で計数されると、垂直同期パルスの存
在が指示される。これの発生を検出するために、カウン
タ603の第１段および第２段の出力Q1およびQ2はアンド
・ゲート607の入力に供給される。カウンタ603のQ1およ
びQ2出力に発生する信号が共に高論理レベルにあると
き、アンド・ゲート607はその出力に高論理レベルの出
力を発生する。アンド・ゲート607の出力はＳ−R FF609
のセツト（Ｓ）入力に供給される。アンド・ゲート607
の出力に発生する高論理レベルの信号によつてSR FF609
はセツトされ、そのＱ出力は高論理レベルになる。Ｓ−
R FF609のＱ出力はアンド・ゲート613の１つの入力に結
合されている。“同期有効性”検出器615の出力はアン
ド・ゲート613の他の入力に結合されている。以下に述
べるように、Ｓ−R FF609がセツトされ、“同期有効
性”検出器615の出力に高論理レベルの信号が発生され
ると、アンド・ゲート613の出力に“垂直”パルスが発
生する。The period between successive positive, relatively narrow pulses of the output signal of the inverter 605 corresponds to the duration of the relatively wide positive vertical sync pulse that occurs during the vertical retrace period. As is apparent from FIG. 6a, the duration of one vertical sync pulse corresponds to a period of three consecutive cycles of the 256R timing signal. The counter 603 is an inverter 605
Is held in the reset state in response to the high logic level of each positive going pulse of the output signal. Therefore, when three positive going clock pulses are counted by the counter 603 between consecutive positive going reset pulses, the presence of a vertical sync pulse is indicated. To detect the occurrence of this, the outputs Q1 and Q2 of the first and second stages of counter 603 are provided to the inputs of AND gate 607. When the signals generated at the Q1 and Q2 outputs of counter 603 are both at a high logic level, AND gate 607 produces a high logic level output at its output. The output of AND gate 607 is S-R FF609.
To the set (S) input of the. And gate 607
SR FF609 due to the high logic level signal generated at the output of the
Is set and its Q output goes to a high logic level. S-
The Q output of R FF609 is coupled to one input of AND gate 613. The output of "sync validity" detector 615 is coupled to the other input of AND gate 613. As described below, when SRFF609 is set and a high logic level signal is generated at the output of "sync validity" detector 615, a "vertical" pulse is generated at the output of AND gate 613. .

第6a図から明らかなように、連続する比較的狭い正方向
の後置等化パルス相互間の期間は、連続する比較的狭い
正方向の前置等化パルス相互間の期間と同様に、256Rタ
イミング信号の３個の連続するサイクルの持続期間にほ
ゞ相当する。カウンタ601およびアンド・ゲート611は、
カウンタ603およびアンド・ゲート607と同じように配列
されており、２つの連続する正方向後置パルス相互間で
３個のパルスが計数されると高論理レベルの信号を発生
し、それによつて後置等化パルス期間の開始を検出す
る。アンド・ゲート611の出力Ｓ−R FF609をリセツトす
るためにそのリセツト（Ｒ）入力に結合されており、そ
れによつてＳ−R FF609のＱ出力に発生していた高論理
レベル状態を終了させる。As is clear from FIG. 6a, the period between successive relatively narrow positive-direction post-equalization pulses is similar to the period between successive relatively narrow positive-direction pre-equalization pulses of 256R. It roughly corresponds to the duration of three consecutive cycles of the timing signal. The counter 601 and the AND gate 611 are
Arranged in the same manner as the counter 603 and the AND gate 607, when three pulses are counted between two consecutive positive going post-pulses, a high logic level signal is generated, which The start of the pre-equalization pulse period is detected. The output of AND gate 611 is coupled to its reset (R) input to reset it, thereby ending the high logic level condition occurring at the Q output of S-R FF609.

ビデオ・ゲームのような或る種のRFテレビジヨン信号源
は前置等化および後置等化パルスを発生しない。しかし
ながら、第６図に示す回路構成は、連続する後置等化パ
ルスではなく連続する水平同期パルス間でカウンタ601
によつて３個のクロツク・パルスが計数されたときＳ−
R FF609がリセツトされる点を除けば実質的に同じよう
に動作することができる。Some RF television signal sources, such as video games, do not generate pre-equalization and post-equalization pulses. However, in the circuit configuration shown in FIG. 6, the counter 601 is provided between consecutive horizontal synchronizing pulses instead of consecutive post-equalization pulses.
When 3 clock pulses are counted by
It can operate in substantially the same way, except that R FF609 is reset.

同期有効性検出器615は複合同期信号が正しく且つ比較
的雑音が存在しないとき、この複合同期信号に応答して
アンド・ゲート613を付勢する高論理レベルの出力信号
を発生し、アンド・ゲート613は“垂直”パルスを発生
する。このため、同期有効性検出器615を単なる平均検
波器によつて構成することができる。複合同期信号の周
波数および周期を検査し、その有効性を決定する同期有
効性検出器615の他の適当な形式のものが、1981年５月
８日付で米国において出願され、本願出願人と同じアー
ルシーエー コーポレーシヨンに譲渡された米国特許出
願第261,449号（特願昭57−75042号、特開昭57−194683
号に対応）明細書中に示されている。比較的雑音のない
環境のもとでは、検出器615とアンド・ゲート613とを省
略することができる。この場合、“垂直”パルスは直接
Ｓ−R FF609のＱ出力に発生する。The sync validity detector 615 produces a high logic level output signal which energizes AND gate 613 in response to the composite sync signal when the composite sync signal is correct and relatively noise free. 613 produces a "vertical" pulse. For this reason, the synchronization validity detector 615 can be configured by a simple average detector. Another suitable form of sync validity detector 615 for examining the frequency and period of a composite sync signal and determining its validity was filed in the US on May 8, 1981 and is the same as the applicant. U.S. Patent Application No. 261,449 assigned to ARCA Corporation (Japanese Patent Application No. 57-75042, Japanese Patent Application Laid-Open No. 57-194683).
(Corresponding to No.)) in the specification. In a relatively noise-free environment, detector 615 and AND gate 613 can be omitted. In this case, the "vertical" pulse occurs directly on the Q output of the SRFF609.

次に第８図を参照して、２進率マルチプライヤ（BRM）5
7、低域通過フイルタ59およびアツプ−ダウン・カウン
タ55を含む構成の実施例を説明する。Next, referring to FIG. 8, a binary rate multiplier (BRM) 5
7. An embodiment of a configuration including a low pass filter 59 and an up-down counter 55 will be described.

BRM57の段数は、同調電圧の段数が再生された映像中に
可視的な干渉を生じさせるLO周波数の段を生じさせるこ
とがないように選定される。一例として、このためには
14段が適当であることが判つた。BRM57用のクロツク信
号の周波数は、AFT動作モード期間中に、BRM57がその動
作サイクルを完了し、また同調電圧がAFT動作モード期
間中の各フイールド毎に生ずる誤差パルス間で変化する
のに充分な時間を与えるように選定されている。第１図
に例として示すように、4MHzはこの目的に適しているこ
とが判つた。上に示したように、合成動作モードは粗同
調期間、中間同調期間、微同調期間に分割されており、
その各々において変化し得るBRMの状態の数は4MHzのク
ロツク信号が、同調電圧が誤差パルス間で変化し得るの
に充分な時間を与えることができるようにするために制
限されている。さらに、BRM57用として4MHzのクロツク
を選択することにより、第８図に示すように低域通過フ
イルタ（LPF）59を構成する抵抗器およびキヤパシタと
して実際的な値のものを使用することができ、またこの
ことは同調電圧の最悪の場合のリプルが可視的な干渉を
生じさせる可能性のある動揺（例えば50KHの動揺）より
も遥かに小さいLO周波数の動揺を生じさせるものである
ことと全く矛盾しない。The number of stages of the BRM 57 is selected so that the number of stages of tuning voltage does not cause stages of LO frequency that cause visible interference in the reproduced video. As an example, for this
Fourteen rounds have been found to be suitable. The frequency of the clock signal for the BRM57 is sufficient for the BRM57 to complete its operating cycle during the AFT mode of operation and for the tuning voltage to change between error pulses occurring at each field during the AFT mode of operation. Selected to give time. As shown by way of example in FIG. 1, 4 MHz has been found to be suitable for this purpose. As shown above, the combined mode of operation is divided into a coarse tuning period, an intermediate tuning period, and a fine tuning period,
The number of BRM states that can change in each of them is limited to allow the 4 MHz clock signal to give sufficient time for the tuning voltage to change between error pulses. Furthermore, by selecting a 4MHz clock for the BRM57, it is possible to use practical values for the resistors and capacitors that compose the low pass filter (LPF) 59, as shown in FIG. This is also in contradiction with the worst case ripple of the tuning voltage causing a much smaller LO frequency perturbation than the perturbation that could cause visible interference (eg 50KH perturbation). do not do.

BRM57は、アメリカ合衆国 ソマービルにあるアールシ
ーエー コーポレーシヨンより発売されているCD4089集
積回路２進率マルチプライヤと同様な形態で構成され
る。The BRM57 is constructed in a similar form to the CD4089 integrated circuit binary rate multiplier sold by ARCA Corporation in Somerville, USA.

第８図に示す低域通過フイルタの実施例を参照する。BR
M57の出力信号はアンド・ゲート801および803の第１の
入力に供給される。“合成付勢”制御信号はアンド・ゲ
ート801の第２の入力に供給され、“AFT付勢”信号はア
ンド・ゲート803の第２の入力に供給される。合成動作
モード期間中、“合成付勢”信号は高論理レベルにな
り、それによつてアンド・ゲート801は付勢され、BRM57
の出力信号を、抵抗器805とキヤパシタ807とからなる低
域通過フイルタ59の第１の低域通過フイルタ部分に供給
する。AFT動作モード期間中は、“AFT付勢”信号は高論
理レベルになり、アンド・ゲート803を付勢してBRM57の
出力信号を、抵抗器809とキヤパシタ807とからなる低域
通過フイルタ59の第２の低域通過フイルタ部分に供給す
る。抵抗器805、809およびキヤパシタ807の接続点は、
第１図に関して説明したように、低域通過フイルタ59に
よつて生成されたDC電圧を増幅する増幅器61の入力に供
給される。低域通過フイルタ59は単に２個の抵抗器とキ
ヤパシタとからなる比較的簡単な構造であるので、一般
に位相ロツク・ループ同調制御装置で使用されているよ
り複雑な活性低域通過フイルタ装置の費用を相殺するの
に充分な費用の節約が達成される。Reference is made to the low pass filter embodiment shown in FIG. BR
The output signal of M57 is provided to the first inputs of AND gates 801 and 803. The "composite energize" control signal is provided to the second input of AND gate 801, and the "AFT energize" signal is provided to the second input of AND gate 803. During the combine mode of operation, the "composite energize" signal goes to a high logic level, which causes AND gate 801 to energize, causing the BRM57
Is supplied to the first low-pass filter portion of the low-pass filter 59 including the resistor 805 and the capacitor 807. During the AFT mode of operation, the "AFT Energize" signal goes to a high logic level, energizing AND gate 803 to direct the output signal of BRM 57 to the low pass filter 59 consisting of resistor 809 and capacitor 807. Supply to the second low pass filter section. The connection points of resistors 805 and 809 and capacitor 807 are
It is applied to the input of an amplifier 61 which amplifies the DC voltage produced by the low pass filter 59, as described with reference to FIG. Since the low pass filter 59 is a relatively simple structure consisting of only two resistors and a capacitor, the cost of the more complex active low pass filter device commonly used in phase lock loop tuned controllers is low. Sufficient cost savings to offset the

第８図に示すアツプ／ダウン・カウンタ55の実施例は14
段カウンタ構成からなり、２段のアツプ／ダウン・カウ
ンタ55a、４段アツプ／ダウン・カウンタ55b、４段アツ
プ／ダウン・カウンタ55c、および４段アツプ／ダウン
・カウンタ55dが縦続接続されている。そして、アツプ
／ダウン・カウンタ55a、55b、55cの各キヤリイ・アウ
ト（CO）出力はそれぞれオア・ゲート811a、811b、811c
を経てアツプ／ダウン・カウンタ55b、55c、55dのキヤ
リイ・イン（CI）入力に結合されている。カウンタ55a
乃至55dはアールシーエー コーポレーシヨンより発売
されているCD4516集積回路２進アツプ／ダウン・カウン
タと同様な形態で構成される。The embodiment of the up / down counter 55 shown in FIG.
The counter has a two-stage up / down counter 55a, a four-stage up / down counter 55b, a four-stage up / down counter 55c, and a four-stage up / down counter 55d, which are connected in cascade. The carry out (CO) outputs of the up / down counters 55a, 55b, 55c are OR gates 811a, 811b, 811c, respectively.
Through the up / down counters 55b, 55c, 55d to the carry-in (CI) inputs. Counter 55a
55 to 55d are constructed in the same manner as the CD4516 integrated circuit binary up / down counter sold by ARCA Corporation.

周波数サンプラ30からの“低計数値”あるいは“高計数
値”誤差パルスは、ノア・ゲート813を経てアツプ／ダ
ウン・カウンタ55dのクロツク（Ｃ）入力に直接供給さ
れ、またノア・ゲート813およびアンド・ゲート815c、8
15bおよび815aを経てアツプ／ダウン・カウンタ55c、55
b、55aのクロツク入力に選択的に供給される。“粗同
調”、“中間同調”制御信号はインバータ817c、817bお
よび817aによつて反転され、反転によつて生成された信
号はそれぞれアンド・ゲート815c、815b、815aの入力に
供給される。従つて、アンド・ゲート815c、815b、815a
は、同調制御ユニツト45によつて発生される高論理レベ
ルの“粗同調”、“中間同調”、および“微同調”制御
信号に応答して、各フロツク入力に誤差パルスを供給す
るのを選択的に阻止される。The "low count" or "high count" error pulse from frequency sampler 30 is fed directly through NOR gate 813 to the clock (C) input of up / down counter 55d, and also to NOR gate 813 and AND gate.・ Gate 815c, 8
Up / down counters 55c, 55 via 15b and 815a
b, 55a is selectively supplied to the clock input. The "coarse tuning" and "intermediate tuning" control signals are inverted by inverters 817c, 817b and 817a and the signals produced by the inversion are provided to the inputs of AND gates 815c, 815b and 815a, respectively. Therefore, AND gates 815c, 815b, 815a
Selects to provide an error pulse to each block input in response to high logic level "coarse tune", "medium tune", and "fine tune" control signals generated by the tune control unit 45. Be blocked.

“粗同調”制御信号が高論理レベルのときは、アンド・
ゲート815c、815b、815aは消勢され、誤差パルスはカウ
ンタ55dのクロツク入力にのみ供給される。“中間同
調”制御信号が高調理レベルのときは、アンド・ゲート
815bと815aとが消勢され、誤差パルスはカウンタ55dお
よび55cのクロツク入力にのみ供給される。“微同調”
制御パルスが高論理レベルのときは、アンド・ゲート81
5aが消勢され、誤差パルスはカウンタ55d、55c、55bの
クロツク入力にのみ供給される。“粗同調”、“中間同
調”、“微同調”制御信号のいずれもが高論理レベルで
ないときは、誤差パルスはすべてのカウンタ55d、55c、
55b、55aのクロツク入力に供給される。“粗同調”、
“中間同調”、“微同調”制御信号はまたオア・ゲート
811c、811b、811aにも供給され、高論理レベルにあると
き、カウンタ55d、55c、55bのそれぞれのキヤリイ・イ
ン入力に高論理レベルのキヤリイ・イン信号を供給す
る。第９図の構成に関してさらに詳細に示すように、同
調制御ユニツト43の構成は“粗同調”、“中間同調”、
“微同調”の制御信号が第9a図に示すように連続する期
間中、高論理レベルを持つようにする。AFT動作モード
期間中、カウンタ55の全14ビツトの解像力が得られるよ
うにすべての制御信号は低論理レベルを持つようにされ
る。When the "coarse tuning" control signal is at high logic level,
Gates 815c, 815b, 815a are de-energized and the error pulse is applied only to the clock input of counter 55d. AND GATE when the "intermediate tuning" control signal is at high cooking level
815b and 815a are de-energized and the error pulse is applied only to the clock inputs of counters 55d and 55c. "Fine tuning"
AND gate 81 when the control pulse is at a high logic level.
5a is de-energized and the error pulse is only applied to the clock inputs of counters 55d, 55c and 55b. If none of the "coarse tuning", "intermediate tuning", or "fine tuning" control signals are at high logic levels, the error pulse will be present on all counters 55d, 55c,
It is supplied to the clock inputs of 55b and 55a. "Coarse tuning",
"Intermediate tuning" and "fine tuning" control signals are also OR gates
Also provided to 811c, 811b, 811a to provide a high logic level carry-in signal to the respective carry-in inputs of counters 55d, 55c, 55b when at high logic levels. As shown in more detail with respect to the configuration of FIG. 9, the tuning control unit 43 has "coarse tuning", "intermediate tuning",
The "fine tuning" control signal should have a high logic level during the continuous period as shown in Figure 9a. During the AFT mode of operation, all control signals are made to have a low logic level so that a full resolution of 14 bits of counter 55 is obtained.

Ｓ−R FF819のセツト（Ｓ）入力に“高計数値”誤差パ
ルスが供給され、そのリセツト（Ｒ）入力に“低計数
値”誤差パルスが供給され、そのＱ出力はカウンタ55a
乃至55dの“アツプ／ダウン”制御入力に結合されてい
る。“高計数値”誤差パルスが発生されると、Ｓ−R FF
819はセツトされ、そのＱ出力は高論理レベルになる。
“低計数値”誤差パルスが発生されると、Ｓ−R FF819
はリセツトされ、そのＱ出力は低論理レベルになる。Ｓ
−R FF819のＱ出力に高論理レベルが現われると、カウ
ンタ55a乃至55dは誤差パルスに応答して増加させられ
る。Ｓ−R FF819のＱ出力に低論理レベルが現われる
と、カウンタ55a乃至55dは誤差パルスに応答して減少さ
れる。The "high count" error pulse is supplied to the set (S) input of the SRFF819, the "low count" error pulse is supplied to its reset (R) input, and its Q output is the counter 55a.
Through 55d "up / down" control inputs. When a "high count" error pulse is generated, the SRFF
819 is set and its Q output goes to a high logic level.
When a "low count" error pulse is generated, the SRFF819
Is reset and its Q output goes to a low logic level. S
When a high logic level appears on the Q output of -R FF819, counters 55a-55d are incremented in response to the error pulse. When a low logic level appears on the Q output of S-R FF819, counters 55a-55d are decremented in response to the error pulse.

第１図にブロツクの形で示す同調制御論理ユニツト45の
論理構成の一例が第９図に示されている。第９図の論理
構成の動作を第9a図に示す波形を参照しつゝ説明する。An example of the logic configuration of the tuning control logic unit 45 shown in block form in FIG. 1 is shown in FIG. The operation of the logic configuration of FIG. 9 will be described with reference to the waveforms shown in FIG. 9a.

第９図の構成において、アンド・ゲート901、D FF903お
よび905からなる論理構成は“LOカウンタ・プリセツ
ト”パルスの１個を選択し、新しいチヤンネルが選択さ
れたとき、高論理レベルの“新しいチヤンネル”信号が
発生された後に“開始”パルスを発生せる。アンド・ゲ
ート901はD FF903のＱ出力およびD FF905の出力に発
生する信号に応答して、第9a図に示すように丁度１個の
“プリセツト”パルスがその入力から出力へ“開始”パ
ルスとして供給されるのに充分な期間中、付勢される。In the configuration of FIG. 9, the logic configuration consisting of AND gate 901, DFF 903 and 905 selects one of the "LO counter preset" pulses, and when a new channel is selected, a high logic level "new channel" is selected. The "start" pulse is generated after the "signal is generated. AND gate 901 responds to the signals produced at the Q output of D FF 903 and the output of D FF 905 by providing exactly one "preset" pulse from its input to its output as a "start" pulse, as shown in Figure 9a. Energized for a period sufficient to be delivered.

“開始”パルスはＳ−R FF907の１個のセツト（Ｓ）入
力に供給され、該Ｓ−R FF907はその“開始”パルスに
応答してそのＱ出力に高論理レベルの“合成付勢”信号
を発生する。“開始”パルスはまたＳ−R FF909および9
11の各セツト（Ｓ）入力にも供給され、これらのＳ−R
FFはアンド・ゲート913と協同して第9a図に示すように
１個の“LOカウンタ・サンプル”パルスをまたいで広が
る正方向“リセツト”パルスを発生する。これの目的に
ついては以下に述べる。The "start" pulse is applied to one set (S) input of the S-R FF907, which responds to the "start" pulse by providing a high logic level "composite energizing" on its Q output. Generate a signal. The "start" pulse is also S-R FF909 and 9
It is also fed to each of the 11 set (S) inputs and these SR
The FF cooperates with the AND gate 913 to generate a positive going "reset" pulse which spreads over one "LO counter sample" pulse as shown in Figure 9a. The purpose of this is described below.

Ｓ−R FF915、D FF917およびD FF919は、ノア・ゲート9
21、排他的オア・ゲート923、ノア・ゲート925と協同し
て第８図に示す回路に供給される“粗同調”、“中間同
調”、および“微同調”制御信号を発生する。特に“粗
同調”制御信号は“新しいチヤンネル”信号に応答して
高論理レベルを持つようにされ、その後、LO周波数サン
プラ31によつて検出される周波数誤差の形の各変化に応
答して“中間同調”および“微同調”制御信号は動作過
程（シーケンス）で１度高論理レベルを持つようにされ
る。こゝで、上記の周波数誤差は“低計数値”および
“高計数値”パルスの対応する交互の発生によつて表わ
される。S-R FF915, D FF917 and D FF919 are Noah Gate 9
21, exclusive OR gate 923, NOR gate 925 to generate the "coarse tuning", "intermediate tuning", and "fine tuning" control signals applied to the circuit shown in FIG. In particular, the "coarse tuning" control signal is made to have a high logic level in response to the "new channel" signal, and then "responsive to each change in the form of frequency error detected by the LO frequency sampler 31." The "mid-tune" and "fine-tune" control signals are made to have a logic level once higher in the operating sequence. Here, the above frequency error is represented by corresponding alternating occurrences of "low count" and "high count" pulses.

次に第９図に示す構成を参照する、周波数サンプラ30に
よつて発生される“高計数値”および“低計数値”誤差
パルスはＳ−R FF915のセツト（Ｓ）およびリセツト
（Ｒ）入力にそれだれ供給される。Ｓ−R FF915のお
よびＱ出力はD FF917および919のクロツク（Ｃ）入力に
それぞれ供給される。D FF917および919の各出力とＤ
入力とは結合されていて、Ｄ FF917および919をトグル
・フリツプ−フロツプとして配列している。“リセツ
ト”パルスはD FF917および919のリセツト入力に供給さ
れる。Ｓ−ＲほFF907の出力に発生する“AFT付勢”信
号はD FF917および919のセツト入力に供給される。D FF
917のＱ出力に発生する出力信号Ａは、ノア・ゲート921
の第１入力および排他的オア（XOR）ゲート923の第１入
力に供給され、またD FF917の出力に発生する信号
はノア・ゲート925の第１入力に供給される。D FF919の
Ｑ出力に発生する信号Ｂはノア・ゲート921の第２入力
および排他的オア・ゲート923の第２入力に供給され、
またD FF919の出力に発生する信号はノア・ゲート9
25の第２入力に供給される。“AFT付勢”信号はノア・
ゲート925の第３入力に供給される。Referring now to the arrangement shown in FIG. 9, the "high count" and "low count" error pulses generated by the frequency sampler 30 are the set (S) and reset (R) inputs of the SRFF915. Will be supplied to it. The S-R FF915 and Q outputs are provided to the clock (C) inputs of the D FF917 and 919, respectively. D FF917 and 919 outputs and D
Combined with the inputs, it arranges the DFF 917 and 919 as a toggle flip-flop. The "reset" pulse is applied to the reset inputs of D FF917 and 919. The "AFT Energize" signal produced at the output of SR-FF907 is provided to the set inputs of DFF917 and 919. D FF
The output signal A generated at the Q output of the 917 is the NOR gate 921.
Of the exclusive OR (XOR) gate 923 and the signal appearing at the output of D FF917 is supplied to the first input of NOR gate 925. The signal B generated at the Q output of D FF919 is supplied to the second input of NOR gate 921 and the second input of exclusive OR gate 923,
The signal generated at the output of D FF919 is NOR gate 9.
It is supplied to the second input of 25. "AFT energized" signal is Noah
It is supplied to the third input of gate 925.

AFT動作モード期間中、“AFT付勢”信号が高論理レベル
にあるとき、ノア・ゲート925は上記高論理レベルの“A
FT付勢”信号に応答してその出力は常に低論理レベルに
なるので、および信号には応答することができな
い。合成モード動作期間中は、“AFT付勢”信号が低論
理レベルにあるとき、ノア・ゲート925はおよび信
号のレベルに応答するようになる。“粗同調”信号はノ
ア・ゲート921の出力に発生する。“中間同調”信号は
排他的オア・ゲート923の出力に発生する。“微同調”
信号はノア・ゲート925の出力に発生する。During the AFT mode of operation, when the "AFT energize" signal is at a high logic level, NOR gate 925 will be at the high logic level "A".
It cannot respond to and because its output is always at a low logic level in response to the FT energize signal. During the combined mode operation, when the "AFT energize" signal is at a low logic level. , NOR gate 925 becomes responsive to the level of the signal and a "coarse tuning" signal occurs at the output of NOR gate 921. An "intermediate tuning" signal occurs at the output of exclusive OR gate 923. . "Fine tuning"
The signal appears at the output of NOR gate 925.

高論理レベルの“新しいチヤンネル”信号に応答して発
生される正方向“リセツト”パルスはDFF917および919
の双方をリセツトにする。その結果、信号ＡおよびＢは
共に低論理レベルになり、ノア・ゲート921の出力に発
生する“粗同調”信号は高論理レベルになる。同時に排
他的オア・ゲート923の出力に発生する“中間同調”信
号は低論理レベルになり、オア・ゲート925の出力に発
生する“微同調”信号は低論理レベルになる。Positive going "reset" pulses generated in response to a high logic level "new channel" signal are DFF917 and 919.
Both are reset. As a result, signals A and B are both at a low logic level and the "coarse tuning" signal produced at the output of NOR gate 921 is at a high logic level. At the same time, the "intermediate tuning" signal produced at the output of the exclusive OR gate 923 will be at a low logic level and the "fine tuning" signal produced at the output of the OR gate 925 will be at a low logic level.

粗同調期間中は、局部発振信号の周波数はそれがあるべ
き周波数よりも高いかあるいは低く、“低計数値”ある
いは“高計数値”のいずれかの誤差パルスが連続的に発
生される。一例として、新しいチヤンネルが選択された
後、LO周波数がその本来の周波数よりも低いと仮定する
と、第9a図に示すように“低計数値”の誤差パルスが発
生される。その後、LO周波数サンプル31はアツプ／ダウ
ン・カウンタ55、BRM57、LPF59および増幅器61と協同し
て動作し、同調電圧、従つてLO周波数を高める。LO信号
の周波数がその最終値すなわち正しい値をオーバシユー
トすると、“低計数値”誤差パルスよりも“高計数値”
誤差パルスが発生される。これはＳ−R FF915をリセツ
トし、それによつてその出力に正方向パルスを発生さ
せる。これはD FF917をセツトし、信号Ａが高論理レベ
ルを、信号が低論理レベルを持つようにされる。この
時点では、なおＢは低論理レベルに、は高論理レベル
にある。その結果、“粗同調”信号は低論理レベルを、
“中間同調”信号は高論理レベルを、“微同調”信号は
低論理レベルとなる。During the coarse tuning period, the frequency of the local oscillator signal is higher or lower than it should be, and either "low count" or "high count" error pulses are continuously generated. As an example, assuming that the LO frequency is lower than its original frequency after a new channel is selected, a "low count" error pulse is generated, as shown in Figure 9a. The LO frequency sample 31 then works in concert with the up / down counter 55, BRM 57, LPF 59 and amplifier 61 to increase the tuning voltage and thus the LO frequency. When the frequency of the LO signal overshoots its final or correct value, it is "high count" rather than "low count" error pulse.
An error pulse is generated. This resets the SRFF 915, thereby producing a positive going pulse at its output. This sets DFF917 so that signal A has a high logic level and signal has a low logic level. At this point, B is still at a low logic level and is at a high logic level. As a result, the "coarse tuning" signal has a low logic level,
The "intermediate tuning" signal has a high logic level and the "fine tuning" signal has a low logic level.

“高計数値”の誤差パルスに応答してLO周波数は減少さ
せられる。LO信号の周波数が再びその最終値をオーバシ
ユートすると、“高計数値”の誤差パルスの代りに再び
“低計数値”の誤差パルスが発生される。これによつて
再びＳ−R FF915およびD FF919がセツトされ、信号Ａ、
Ｂは共に高論理レベルに、信号、は共に低論理レベ
ルになる。その結果として、“粗同調”および“中間同
調”信号は低論理レベルになり、“微同調”信号は高論
理レベルになる。The LO frequency is reduced in response to the "high count" error pulse. When the frequency of the LO signal again overshoots its final value, a "low count" error pulse is again generated instead of a "high count" error pulse. This again sets S-R FF915 and D FF919, causing signal A,
Both B have a high logic level, and both signals have a low logic level. As a result, the "coarse tuning" and "intermediate tuning" signals will be at a low logic level and the "fine tuning" signal will be at a high logic level.

前に述べたように、論理構成素子901乃至913を含む論理
回路は“リセツト”パルスが第１“サンプル”パルスを
またぐようにしているので、第１の“高計数値”あるい
は“低計数値”の誤差パルスは高論理レベルの“新しい
チヤンネル”信号の発生後に発生される。これによつて
正規の動作状態のもとで周波数修正の方向が変化するま
でFF917および919の状態は変化しない。もし“リセツ
ト”パルスが第１誤差パルスを横切つて広がつていなけ
れば、誤差パルスの一方の形式から他方の形式への変化
は、初期の不確定な動作状態による新しいチヤンネルの
選択の直後に生ずる。これはＳ−R FF915の状態と、D F
F917および919の一方の状態とを変化させ、それによつ
て“粗同調”、“中間同調”および“微同調”制御信号
の適正な発生順序を混乱させてしまう。As previously mentioned, the logic circuit including logic components 901 through 913 causes the "reset" pulse to straddle the first "sample" pulse, so that the first "high count" or "low count" value. The "error pulse" is generated after the generation of the high logic level "new channel" signal. This keeps the states of FF917 and 919 unchanged until the direction of frequency correction changes under normal operating conditions. If the "reset" pulse does not spread across the first error pulse, the change from one form of the error pulse to the other will occur immediately after the selection of the new channel due to the initial uncertain operating conditions. Occur in. This is the state of S-R FF915 and DF
It changes the state of one of the F917 and 919, thereby disrupting the proper sequence of "coarse tuning", "mid tuning" and "fine tuning" control signals.

ノア・ゲート925の出力はＳ−R FF927のセツト入力に供
給される。Ｓ−R FF927のＱ出力はアンド・ゲート929の
一方の入力に供給される。ノア・ゲート925の出力はま
たインバータ931の入力に結合されておりインバータ931
の出力はアンド・ゲート929の第２の入力に結合されて
いる。アンド・ゲート929の出力はＳ−R FF907のリセツ
ト入力に結合されている。前に述べたように、“合成付
勢”信号はＳ−R FF907のＱ出力に発生し、“AFT付勢”
信号はＳ−R FF907の出力に発生する。高論理レベル
の“微同調”信号に応答してＳ−R FF927はセツトさ
れ、そのＱ出力は高論理レベルになり、それによつてア
ンド・ゲート929を付勢する。“微同調”信号が低論理
レベルを持つようにされると、インバータ931によつて
それに対応する高論理レベルの信号が発生され、この信
号は付勢されたアンド・ゲート929を経てＳ−R FF907の
リセツト入力に供給される。Ｓ−R FF907のリセツトに
よつてその出力に発生する“AFT付勢”信号は高論理
レベルになる。“開始”パルスはＳ−R FF927のリセツ
ト入力に供給され、Ｓ−R FF927をリセツトする。これ
によつてアンド・ゲート929を消勢し、高論理レベルの
“微同調”信号が発生する後まで、合成動作モード期間
中にノア・ゲート925の出力における低論理レベルの発
生によつてＳ−R FF907がリセツトされるのを防止す
る。The output of NOR gate 925 is fed to the set input of SRFF927. The Q output of S-R FF927 is supplied to one input of AND gate 929. The output of NOR gate 925 is also coupled to the input of inverter 931
The output of is coupled to the second input of AND gate 929. The output of AND gate 929 is coupled to the reset input of SRFF907. As mentioned before, the "composite energize" signal is generated at the Q output of the SRFF907, and "AFT energize"
The signal occurs at the output of SRFF907. In response to a high logic level "fine tune" signal, the SRFF 927 is set, causing its Q output to go to a high logic level, thereby energizing AND gate 929. When the "fine tune" signal is made to have a low logic level, a corresponding high logic level signal is generated by inverter 931 which is passed through energized AND gate 929 to SR. It is supplied to the reset input of FF907. The reset of S-R FF907 causes the "AFT energize" signal to appear at its output to go to a high logic level. The "start" pulse is applied to the reset input of S-R FF927 to reset S-R FF927. This deactivates AND gate 929, causing the low logic level at the output of NOR gate 925 to occur during the combined mode of operation until after the high logic level "fine tuning" signal is generated. -R Prevents FF907 from being reset.

高論理レベルの“AFT付勢”信号は、AFT動作モード期間
中、D FF917および919をセツト状態に維持する。そのた
め、AFT動作モード期間中は信号Ａ、Ｂを高論理レベル
に、信号、を低論理レベルに保つ。前に述べたよう
に、高論理レベルの“AFT付勢”信号はまたノア・ゲー
ト925が信号、に応答するのを阻止し、その出力が
低論理レベルになるようにする。その結果、AFT動作モ
ード期間中は、“粗同調”、“中間同調”、および“微
同調”のすべてが低論理レベルになる。A high logic level "AFT Energize" signal keeps DFF 917 and 919 set during the AFT mode of operation. Therefore, during the AFT operation mode, the signals A and B are kept at the high logic level and the signal is kept at the low logic level. As mentioned previously, a high logic level "AFT Energized" signal also prevents NOR gate 925 from responding to the signal, causing its output to go to a low logic level. As a result, "coarse tuning", "intermediate tuning", and "fine tuning" are all at low logic levels during the AFT mode of operation.

“オフセツト”信号はＳ−R FF907の第２のセツト
（Ｓ）入力に供給される。Ｓ−R FF907は正方向“オフ
セツト”パルスに応答してセツトされ、それによつて
“合成付勢”信号が高論理レベルを持ち、“AFT付勢”
信号が低論理レベルを持つようにされる。これによつて
AFT動作モードを終了させ、合成動作モードを再開させ
る。低論理レベルの“AFT付勢”信号に応答してノア・
ゲート925は付勢されて低論理レベルにある信号およ
び（高論理レベルの“AFT付勢”信号に応答してこの
状態にされている）に応答する。その結果、“微同調”
制御信号は高論理レベルにされる。その後、LO周波数が
その最終値をオーバシユートすると、D FF917および919
の一方はリセツトされる。これによつて“微同調”信号
は低論理レベルになる。その結果、上述のように高論理
レベルの“微同調”信号は終了し、Ｓ−R FF907はリセ
ツトされ、“AFT付勢”信号は高論理レベルに、“合成
付勢”信号は低論理レベルになる。The "offset" signal is provided to the second set (S) input of SRFF907. The S-R FF907 is set in response to a positive going "offset" pulse, which causes the "composite energize" signal to have a high logic level and to be "AFT energize".
The signal is allowed to have a low logic level. By this
End the AFT operating mode and restart the composite operating mode. In response to a low logic level "AFT energize" signal,
Gate 925 is activated to respond to a signal at a low logic level and to this state (in response to a high logic level "AFT Energize" signal). As a result, "fine tuning"
The control signal is brought to a high logic level. Then, when the LO frequency overshoots its final value, D FF917 and 919
One is reset. This causes the "fine tuning" signal to go to a low logic level. As a result, as described above, the high logic level "fine tuning" signal is terminated, the SRFF907 is reset, the "AFT energize" signal is at a high logic level, and the "composite energize" signal is at a low logic level. become.

この発明を周波数ロツクド・ループ同調装置に関して説
明したが、これは例えば1978年３月７日付で「テレビジ
ヨン同調装置用２重モード周波数合成器（Dual Mode Fr
equency Synthesizer for a Television Tuning Appara
tus）」という名称で特許された米国特許第4,078,212号
明細書中に示されている形式の位相ロツクド・ループ同
調装置にも適用することができる。さらに上述の特定の
実施例では、IF映像の周波数は垂直リトレース同期期間
中に測定されるものであるが、周波数の測定を水平リト
レース同期期間中に行なうようにすることもできる。上
述の特定の実施例では局部発振周波数およびIF周波数の
測定用として、単一の共通分割形の時間的マルチプレツ
クスされたカウンタ装置が使用されているが、これらの
各機能用として別々のカウンタを使用することもでき
る。このような変形を含めて他の変形例も本願特許請求
の範囲に含まれることは言う迄もない。The invention has been described with reference to a frequency locked loop tuner, which is described, for example, in Mar. 7, 1978, entitled "Dual Mode Frequency Synthesizer for Television Tuning Devices."
equency Synthesizer for a Television Tuning Appara
It is also applicable to a phase locked loop tuner of the type shown in U.S. Pat. No. 4,078,212 patented under the name "tus)". Further, in the particular embodiment described above, the frequency of the IF image is measured during the vertical retrace sync period, but it is also possible for the frequency measurement to be performed during the horizontal retrace sync period. In the particular embodiment described above, a single common split time-multiplexed counter device is used for measuring the local oscillator frequency and the IF frequency, but a separate counter is used for each of these functions. It can also be used. It goes without saying that other modifications including such modifications are also included in the scope of the claims of the present application.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明が実施された同調装置をブロツク図の
形で概略的に示した図である。 第２図、第３図、第４図、第５図および第６図はこの発
明の好ましい実施例の各部分を論理回路の形で示した概
略図である。 第4a図、第5a図、第6a図は第２図、第３図、第４図、第
５図および第６図に示す構成の動作を理解するのに有効
な各種の信号波形を示す図である。 第7a図および第7b図はブロツクの形で示した第２図の構
成の一部の特定の例を論理回路の形で示した図である。 第８図および第９図はブロツクの形で示した第１図の構
成の各部分を論理回路の形で示した図である。 第9a図は第９図に示す構成の動作を理解するのに有効な
信号波形を示す図である。 ３…RF増幅器、５…ミクサ、７…局部発振器、13…ビデ
オ検波器（映像処理手段）、15…映像処理ユニツト（映
像処理手段）、23…映像管（映像処理手段）、30…周波
数サンプラ（微同調制御手段）、55…アツプ／ダウン・
カウンタ（同調制御信号発生手段）、57…２進率マルチ
プライヤ（同調制御信号発生手段）、59…低域通過フイ
ルタ（同調制御信号発生手段）、61…増幅器（同調制御
信号発生手段）、17…同期分離器（同期処理手段）、25
…偏向回路（同期処理手段）、27…偏向コイル（同期処
理手段）、29…帰線消去ユニツト（同期処理手段）、71
…垂直パルス検出器（微同調付勢手段）。FIG. 1 is a schematic diagram in the form of a block diagram of a tuning device embodying the present invention. FIGS. 2, 3, 4, 5, and 6 are schematic diagrams showing parts of the preferred embodiment of the present invention in the form of a logic circuit. FIGS. 4a, 5a, and 6a are diagrams showing various signal waveforms useful for understanding the operation of the configuration shown in FIGS. 2, 3, 4, 5, and 6. Is. FIGS. 7a and 7b show in the form of logic circuits a particular example of part of the arrangement of FIG. 2 shown in the form of blocks. FIGS. 8 and 9 are diagrams showing each part of the configuration of FIG. 1 shown in the form of a block in the form of a logic circuit. FIG. 9a is a diagram showing a signal waveform effective for understanding the operation of the configuration shown in FIG. 3 ... RF amplifier, 5 ... Mixer, 7 ... Local oscillator, 13 ... Video detector (video processing means), 15 ... Video processing unit (video processing means), 23 ... Video tube (video processing means), 30 ... Frequency sampler (Fine tuning control means), 55 ... Up / Down
Counter (tuning control signal generating means), 57 ... Binary rate multiplier (tuning control signal generating means), 59 ... Low-pass filter (tuning control signal generating means), 61 ... Amplifier (tuning control signal generating means), 17 ... Synchronous separator (synchronous processing means), 25
Deflection circuit (synchronization processing means), 27 Deflection coil (synchronization processing means), 29 ... Retrace line elimination unit (synchronization processing means), 71
... Vertical pulse detector (fine tuning biasing means).

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−147884（ＪＰ，Ａ) 特開 昭56−782（ＪＰ，Ａ) ─────────────────────────────────────────────────── --Continued from the front page (56) References JP-A-55-147884 (JP, A) JP-A-56-782 (JP, A)

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】各チャンネルに対応するRFテレビジョン信
号が供給される入力を有するテレビジョン用同調制御装
置であって、各RFテレビジョン信号は垂直帰線期間相互
間の水平帰線期間相互間で生ずる映像期間中において映
像情報を含むビデオ情報によって振幅変調された映像搬
送波を有し、上記各垂直帰線期間は垂直同期期間と補助
信号期間とを含み、上記映像搬送波は上記映像期間中お
よび補助信号期間中に、上記映像搬送波のドロップアウ
トを生じさせる過変調を受ける可能性があり、 上記RFテレビジョン信号を処理するためのRF段と、 同調制御信号に応答して選択されたチャンネルに関連す
る周波数を有する局部発振信号を発生する局部発振器
と、 上記RF段に結合され上記局部発振信号に応答して上記選
択されたチャンネルに対応するRFテレビジョン信号の映
像搬送波と同じ態様で振幅変調された映像搬送波を有す
るIF信号を発生するミクサと、 上記IF信号に応答して上記映像期間中に含まれる上記映
像情報を表わす映像信号を発生する映像処理手段と、 上記IF信号に応答して上記水平帰線期間および垂直同期
期間のそれぞれの発生を表わす水平および垂直同期信号
を発生する同期処理手段と、 上記同調制御信号を発生する同調制御信号発生手段と、 上記同調制御信号発生手段に結合されていて上記IF信号
に応答し、該IF信号の映像搬送波のサイクル数をカウン
トするカウンタ手段を含み、付勢されると上記IF映像搬
送波がその公称周波数値を持つように上記同調制御信号
を制御する微同調制御手段と、 上記微同調制御手段に結合されており且つ上記垂直同期
信号に応答し、上記垂直帰線期間内で上記補助信号期間
を含まない予め定められた測定期間中、上記微同調制御
手段のカウンタ手段を選択的に付勢してこれを上記振幅
変調されたIF信号に応答させる微同調付勢手段と、 からなり、 上記微同調制御手段は、上記IF信号の映像搬送波とその
公称周波数との間の周波数偏差を検出するために、上記
測定期間の終了後のみ上記カウンタ手段のカウンタ数を
鑑定する、テレビジョン用同調制御装置。1. A television tuning control device having an input to which an RF television signal corresponding to each channel is supplied, wherein each RF television signal is between vertical blanking periods and between horizontal blanking periods. In the video period, the video carrier is amplitude-modulated by video information including video information, each vertical retrace period includes a vertical synchronization period and an auxiliary signal period, and the video carrier is in the video period and During the auxiliary signal period, there may be overmodulation that causes the dropout of the video carrier, the RF stage for processing the RF television signal and the selected channel in response to the tuning control signal. A local oscillator for generating a local oscillator signal having an associated frequency and corresponding to the selected channel in response to the local oscillator signal coupled to the RF stage A mixer that generates an IF signal having a video carrier that is amplitude-modulated in the same manner as the video carrier of the RF television signal, and a video signal that represents the video information included in the video period in response to the IF signal. Image processing means for generating the horizontal and vertical synchronizing signals representing the horizontal blanking period and the vertical synchronizing period in response to the IF signal, and tuning control for generating the tuning control signal. Signal generating means, and counter means coupled to the tuning control signal generating means for responding to the IF signal and for counting the number of cycles of the video carrier of the IF signal, the IF video carrier being activated when energized. Fine tuning control means for controlling the tuning control signal to have its nominal frequency value; and coupled to the fine tuning control means and responsive to the vertical sync signal, During the predetermined measurement period which does not include the auxiliary signal period within the vertical blanking period, the counter means of the fine tuning control means is selectively activated to make it respond to the amplitude-modulated IF signal. Fine tuning energizing means, wherein the fine tuning control means detects the frequency deviation between the image carrier of the IF signal and its nominal frequency, in order to detect the frequency deviation of the counter means of the counter means only after the end of the measurement period. A tuning control device for a television that determines the number of counters.