JPS5964980A - Tuning controller for television - Google Patents
Tuning controller for televisionInfo
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- JPS5964980A JPS5964980A JP58161183A JP16118383A JPS5964980A JP S5964980 A JPS5964980 A JP S5964980A JP 58161183 A JP58161183 A JP 58161183A JP 16118383 A JP16118383 A JP 16118383A JP S5964980 A JPS5964980 A JP S5964980A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
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- H03J7/02—Automatic frequency control
- H03J7/04—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant
- H03J7/06—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant using counters or frequency dividers
- H03J7/065—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant using counters or frequency dividers the counter or frequency divider being used in a phase locked loop
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- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/50—Tuning indicators; Automatic tuning control
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- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Television Receiver Circuits (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〈発明の背景〉
この発明は、IF信号の情報担持搬送波周波数を測定す
るためにカウンタを使用し、それによって情報担持搬送
波の周波数のずれ(偏移)を修正するための同調制御信
号を発生するデジタル自動微同調(AFT)装置に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION BACKGROUND OF THE INVENTION The present invention uses a counter to measure the information-bearing carrier frequency of an IF signal and thereby correct for the frequency shift of the information-bearing carrier. The present invention relates to a digital automatic fine tuning (AFT) device that generates a tuning control signal.
上記の形式のデジタルAFT装置は、テレビジョン受像
機やラジオ受信機において一般に使用されているアナロ
グAFT装置に関連して、正確に配列する必要のある高
価な個別回路を省略することができるという点で好まし
いものである。デジタルAFT装置は、また、受像機あ
るいは受信機(以下では受信機で総称する)の同調制御
装置の重要な部分をその受信機の他の部分のデジタル信
号処理回路中に組込むことが可能であるという点でも好
ましいものである。Digital AFT devices of the type described above are associated with analog AFT devices commonly used in television and radio receivers in that they can dispense with expensive discrete circuitry that must be precisely aligned. This is preferable. Digital AFT devices can also incorporate important parts of the tuning control system of a receiver or receivers (hereinafter collectively referred to as receivers) into the digital signal processing circuitry of other parts of the receiver. It is also preferable from this point of view.
このようなデジタルAFT装置において生する1つの問
題は、受信RF信号の情報担持搬送波が過変調されると
、IF信号の対応する情報担持搬送波もまた過変調され
、振幅が非常に小さくなって、その周波数を測定するた
めに使用されるカウンタがそれに確実に応答できなくな
るということである。これは、例えばテレビジョン受像
機では、映像および音声応答性に対応する乱れを生じさ
せる可能性のある同調処理に乱れのある妨害を生じさせ
る。One problem that arises in such digital AFT devices is that when the information-bearing carrier of the received RF signal is overmodulated, the corresponding information-bearing carrier of the IF signal is also overmodulated and has a very small amplitude. The counter used to measure that frequency will no longer be able to reliably respond to it. In television receivers, for example, this results in perturbing disturbances in the tuning process that can lead to corresponding disturbances in the video and audio responsiveness.
〈発明の概要〉
この発明の原理によれば、垂直帰線期間の一部分のよう
な帰線期間中において、IF信号の情報担持搬送波の周
波数を測定することのできるテレビジョン受像機用テジ
タルAFT装置が設けられている。この期間では、映像
搬送波は過変調されない傾向があり、従って、周波数の
測定を信頼性をもって行なうのに適した振幅をもってい
る。SUMMARY OF THE INVENTION According to the principles of the present invention, there is provided a digital AFT device for a television receiver that is capable of measuring the frequency of an information-bearing carrier wave of an IF signal during a retrace interval, such as a portion of a vertical retrace interval. is provided. During this period, the video carrier tends not to be overmodulated and therefore has a suitable amplitude for reliable frequency measurements.
他の実施例では、各期間のLO信号およびIF信号双方
の周波数を測定するために単一の計数装置が選択的に使
用される。さらに詳しく言えば、LO信号周波数が測定
されるべき第1の測定期間に先立って、LO信号の所望
の周波数に関連する数値が計数装置に与えられ、また周
波数が測定される第2の測定期間に先立って、IF信号
の所望の周波数に関連する数値が同じ計数装置に与えら
れる。各測定期間中、LO信号あるいはIF信号のそれ
ぞれの1つが計数装置に供給され、それによって計数装
置はそれに応答して初めに与えられた数値から計数を行
なうことができる。各測定期間の終りにおいて、測定さ
れる信号には無関係に、計数装置の計数値は同じ予め定
められた計数値と比較され、測定される信号の各所望周
波数からのずれが存在すれば、そのずれを表わす信号を
誤差信号として発生する。In other embodiments, a single counting device is selectively used to measure the frequency of both the LO and IF signals during each period. More particularly, prior to a first measurement period during which the LO signal frequency is to be measured, a numerical value relating to the desired frequency of the LO signal is provided to the counting device, and a second measurement period during which the frequency is measured. Prior to this, a value associated with the desired frequency of the IF signal is applied to the same counting device. During each measurement period, a respective one of the LO or IF signals is applied to the counting device, so that the counting device can responsively count from the initially provided value. At the end of each measurement period, irrespective of the signal being measured, the count of the counting device is compared with the same predetermined count and the deviation, if any, of the signal being measured from the respective desired frequency is determined. A signal representing the deviation is generated as an error signal.
この発明がテレビジョン受像機で使用されるときは、計
数装置は偏向同期パルスに応答して制御され、それによ
ってLO信号の周波数を、IF信号の映像搬送波の周波
数が測定される帰線期間の部分を除いてくり返し測定す
ることが望ましい。When the invention is used in a television receiver, the counting device is controlled in response to a deflection synchronization pulse to adjust the frequency of the LO signal during the retrace period during which the frequency of the video carrier of the IF signal is measured. It is advisable to take measurements repeatedly, excluding certain parts.
映像搬送波は帰線期間中は過変調される傾向は少なく、
一方、帰線期間相互間の映像期間中は過変調される傾向
があるのて、帰線期間中はIF信号の周波数を比較的信
頼性をもって周波数の測定を行なうことができる。The video carrier has less tendency to be overmodulated during the retrace period;
On the other hand, since there is a tendency for overmodulation during the video period between retrace periods, the frequency of the IF signal can be relatively reliably measured during the retrace period.
以下、図を参照しつつこの発明を詳細に説明する。Hereinafter, the present invention will be explained in detail with reference to the drawings.
〈実施例の説明〉
図面中、ブロック相互間を接続する線上に斜線を施こし
た部分は多数の信号線が存在することを示す。<Description of Embodiments> In the drawings, hatched areas on lines connecting blocks indicate the presence of a large number of signal lines.
第1図において、RF信号源1は複数のRFテレビジョ
ン信号を各チャンネルに対応するテレビジョン受像機に
供給する。各RF信号には変調された映像、カラー、お
よび音声搬送波が含まれている。RF信号源1によって
供給されるRF信号はRF増幅器3に供給され、該RF
増幅器は使用者によって選択されたチャンネルに相当す
るRF信号の1つを選択するために同調電圧(TV)に
応答して同調される。選択されたRF信号はミクサ5に
供給される。ミクサ5にはまた局部発振器7によって発
生された局部発振信号が供給される。In FIG. 1, an RF signal source 1 supplies a plurality of RF television signals to a television receiver corresponding to each channel. Each RF signal includes modulated video, color, and audio carriers. The RF signal provided by the RF signal source 1 is fed to an RF amplifier 3, which
The amplifier is tuned in response to a tuning voltage (TV) to select one of the RF signals corresponding to the channel selected by the user. The selected RF signal is supplied to mixer 5. The mixer 5 is also supplied with a local oscillation signal generated by a local oscillator 7.
局部発振器7は同調電圧に応答して、選択されたチャン
ネルに従って局部発振信号の周波数を制御する。ミクサ
5はRF増幅器3によって選択されたRF信号と局部発
振器7によって発生された局部発振信号とをヘテロダイ
ンし、選択されたRF信号の映像、カラー、および音声
搬送波に対応する変調された映像、カラーおよび音声搬
送波を含むIF信号を発生する。米国では、映像搬送波
の公称周波数は45.75MHzである。カラー搬送波
の公称周波数は42.17MHz、音声搬送波の公称周
波数は41、25MHzである。Local oscillator 7 is responsive to the tuning voltage to control the frequency of the local oscillator signal according to the selected channel. The mixer 5 heterodynes the RF signal selected by the RF amplifier 3 and the local oscillation signal generated by the local oscillator 7 to produce modulated video, color, and color signals corresponding to the video, color, and audio carriers of the selected RF signal. and generates an IF signal including an audio carrier. In the United States, the nominal frequency of the video carrier is 45.75 MHz. The color carrier has a nominal frequency of 42.17 MHz and the audio carrier has a nominal frequency of 41.25 MHz.
RF増幅器3および局部発振器7はそれぞれその周波数
応答性を決定するための同調回路を含んでいる。各同調
回路はインダクタと一般にバラクタ・ダイオードと称さ
れる電圧制御キャパシタンス・ダイオードとを含んでい
る。バラクタ・ダイオードは容量性リアクタンスを呈す
るように同調電圧によって逆バイアスされる。同調電圧
の大きさは容量性リアクタンスの大きさを決定し、従っ
て同調回路の周波数応答性を決定する。単一のバラクタ
制御同調回路構成は全テレビジョン範囲全体にわたって
同調することができないので、選択されたチャンネルの
周波数帯に従って発生される帯域選択制御信号に応答し
て、別々の同調回路装置が選択的に付勢される。RF amplifier 3 and local oscillator 7 each include a tuning circuit for determining its frequency response. Each tuned circuit includes an inductor and a voltage controlled capacitance diode, commonly referred to as a varactor diode. The varactor diode is reverse biased by the tuning voltage so that it exhibits capacitive reactance. The magnitude of the tuning voltage determines the magnitude of the capacitive reactance and thus the frequency response of the tuned circuit. Since a single varactor-controlled tuning circuit arrangement cannot tune over the entire television range, separate tuning circuit arrangements are selectively tuned in response to band-select control signals generated according to the frequency band of the selected channel. is energized by
ミクサ5によって発生されたIF信号は受信したIF信
号を濾波するためのIFフィルタ9に供給される。濾波
されたIF信号はIF増幅器11によって増幅されてビ
デオ検波器13に供給される。The IF signal generated by the mixer 5 is supplied to an IF filter 9 for filtering the received IF signal. The filtered IF signal is amplified by an IF amplifier 11 and supplied to a video detector 13.
ビデオ検波器13は濾波され増幅されたIF信号を復調
してルミナンス、クロミナンス、および同期情報を表わ
すベースバンド・ビデオ信号を発生する。ベースバンド
・ビデオ信号は映像処理ユニット15、同期信号分離器
17に供給される。IF信号はまた音声処理ユニット1
9にも供給され、IF信号から音声情報を引出して音声
信号を発生する。Video detector 13 demodulates the filtered and amplified IF signal to generate a baseband video signal representing luminance, chrominance, and synchronization information. The baseband video signal is supplied to a video processing unit 15 and a synchronization signal separator 17. The IF signal is also used by the audio processing unit 1
9, and extracts audio information from the IF signal to generate an audio signal.
音声信号は音声処理ユニット19によって増幅され、ス
ピーカ21に供給される。The audio signal is amplified by audio processing unit 19 and supplied to speaker 21 .
映像処理ユニット15はベースバンド・ビデオ信号をル
ミナンスおよびクロミナンス情報を表わす信号に分離し
、分離されたルミナンスおよびクロミナンス信号を処理
してそれぞれ赤、緑、青の情報を表わすR、G、Bの信
号を生成する。R、G、B信号は映像管23の各電子銃
に供給され、映像管23はこれらの信号に応答して電子
ビームを発生する。The video processing unit 15 separates the baseband video signal into signals representing luminance and chrominance information, and processes the separated luminance and chrominance signals into R, G, and B signals representing red, green, and blue information, respectively. generate. The R, G, and B signals are supplied to each electron gun of the picture tube 23, and the picture tube 23 generates an electron beam in response to these signals.
同期分離器17は、ベースバンド・ビデオ信号から水平
および垂直同期パルスを含む複合映像同期信号(第5a
図に示す)を抽出する。複合同期信号は水平および垂直
偏向信号を発生する偏向ユニット25に供給される。偏
向信号は映鐵管23に付帯する偏向コイル27に供給さ
れ、映像管23の電子銃によって発生される電子ビーム
を、通常のラスタ・パターンを画くように偏向する。さ
らに詳しく言えば、水平および垂直偏向信号は、映像管
23の電子銃によって発生された電子ビームを順次の走
査線の形に水平方向に走査させる。各走査線の後、電子
ビームは下側に隣接する次の走査線の開始点に帰線させ
る。走査線の完全フィールドの終了時(米国では525
本)に、電子ビームは垂直帰線期間中に次のフィールド
の頂部に戻される。The sync separator 17 extracts a composite video sync signal (5a) containing horizontal and vertical sync pulses from the baseband video signal.
(shown in the figure). The composite synchronization signal is fed to a deflection unit 25 which generates horizontal and vertical deflection signals. The deflection signal is supplied to a deflection coil 27 attached to the picture tube 23, which deflects the electron beam generated by the electron gun of the picture tube 23 in a conventional raster pattern. More specifically, the horizontal and vertical deflection signals cause the electron beam generated by the electron gun of the picture tube 23 to scan horizontally in successive scan lines. After each scan line, the electron beam is retraced to the starting point of the next adjacent scan line below. At the end of a complete field of scanlines (525 in the US)
In this case, the electron beam is returned to the top of the next field during the vertical retrace period.
プランキング・ユニット29は偏向ユニット25内で発
生される水平および垂直偏向信号に応答して、水平およ
び垂直リトレース期間中にそれぞれ水平および垂直プラ
ンキング信号を発生する。プランキング・パルスは映像
処理ユニット15に供給されて、リトレース期間中に映
像が現われるのを禁止する。Planking unit 29 is responsive to horizontal and vertical deflection signals generated within deflection unit 25 to generate horizontal and vertical planking signals during horizontal and vertical retrace periods, respectively. A planking pulse is provided to the video processing unit 15 to inhibit the video from appearing during the retrace period.
第1図に示すテレビジョン受像機のうち以上述べた部分
は通常のもので、これ以上の説明を必要としない部分で
ある。第1図に示すテレビジョン受像機の残りの部分は
RF増幅器3および局部発振器7に同調電圧および帯域
切換信号を供給するだめの同調制御系からなる。The above-mentioned parts of the television receiver shown in FIG. 1 are ordinary parts and do not require further explanation. The remaining portion of the television receiver shown in FIG. 1 consists of a tuning control system for supplying tuning voltage and band switching signals to the RF amplifier 3 and local oscillator 7.
基本的には同調制御系は2個の周波数ロックド・ループ
(FLL)を含んでいる。新しいチャンネルが選択され
ると、第1のFLLが付勢されて動作する。第1のFL
Lは局部発振(LO)信号の周波数を測定し、LO信号
の周波数が選択されたチャンネルに対する公称値の所定
範囲内に入るまで同調電圧の大きさを制御する制御信号
を発生する。第1のFLLの動作が完了すると、第2の
FLLが付勢されて動作する。第2のFLLはIF信号
の映像搬送波の周波数を測定し、映像搬送波の周波数が
その公称値の予め定められた範囲内になるまで同調電圧
の大きさを制御する制御信号を発生する。Basically, the tuning control system includes two frequency locked loops (FLL). When a new channel is selected, the first FLL is energized into operation. 1st FL
L measures the frequency of the local oscillator (LO) signal and generates a control signal that controls the magnitude of the tuning voltage until the frequency of the LO signal is within a predetermined range of nominal values for the selected channel. Once the operation of the first FLL is complete, the second FLL is energized and activated. The second FLL measures the frequency of the video carrier of the IF signal and generates a control signal that controls the magnitude of the tuning voltage until the frequency of the video carrier is within a predetermined range of its nominal value.
第1のFLLは選択されたチャンネルに対する公称LO
周波数を合成する。公称LO周波数は、各チャンネルに
開通する放送RF信号の同調するのに必要な周波数であ
る。米国では放送RF信号は連邦通信委員会によって極
めて正確な標準周波数を持つことが要求されている。第
2のFLLは、各放送RF信号に関して周波数がずれて
いるRF信号の受像機を自動的に微同調させることかで
きる。このような非標準周波数RF搬送波は、ケーブル
あるいはマスク・アンテナ・テレビジョン装置、ビデオ
・テープ、ディスク再生装置、ビデオ・ゲーム、家庭用
コンピュータ等、RF信号源1となり得るものから供給
される。The first FLL is the nominal LO for the selected channel.
Combine frequencies. The nominal LO frequency is the frequency required to tune the broadcast RF signal serving each channel. In the United States, broadcast RF signals are required by the Federal Communications Commission to have highly accurate standard frequencies. The second FLL is capable of automatically fine-tuning the receiver of RF signals that are offset in frequency with respect to each broadcast RF signal. Such non-standard frequency RF carrier waves are provided by potential RF signal sources 1 such as cable or mask antenna television equipment, video tapes, disc players, video games, home computers, etc.
この発明の特徴によれば、第1および第2のFLLは共
通周波数サンプラ30を共用しており、このサンプラ3
0は合成モードの動作期間中LO信号の周波数を測定し
、自動微同調(AFT)モードの動作期間中IF信号の
映像搬送波の周波数を測定する。周波数サンプラ30は
、高論理レベルの“合成付勢”制御信号に応答してLO
信号の周波数を測定し、また高論理レベルの“AFT付
勢”信号に応答してIF信号の周波数を測定するように
選択的に付勢される。“合成付勢”および“AFT付勢
”制御信号は以下に述べるような態様で同調制御ユニッ
ト45によって発生される。According to a feature of the invention, the first and second FLLs share a common frequency sampler 30;
0 measures the frequency of the LO signal during operation in the composite mode, and measures the frequency of the video carrier of the IF signal during operation in the automatic fine tuning (AFT) mode. Frequency sampler 30 responds to a high logic level "Synthesis Enable" control signal to
It measures the frequency of the signal and is selectively activated to measure the frequency of the IF signal in response to a high logic level "AFT Activate" signal. The "composite energization" and "AFT energization" control signals are generated by the tuning control unit 45 in the manner described below.
LO信号の第1分周器すなわちプリスケーラ33に供給
される。プリスケーラ33はLO信号の周波数を分周し
、周波数サンプラ30に供給されるLO信号の分周され
たものを生成する。IF信号は第2分周器すなわちプリ
スケーラ65に供給される。A first frequency divider or prescaler 33 of the LO signal is provided. The prescaler 33 divides the frequency of the LO signal and generates a frequency-divided version of the LO signal that is supplied to the frequency sampler 30. The IF signal is provided to a second frequency divider or prescaler 65.
プリスケーラ65はIF信号の周波数を第2の分周係数
で分周し、周波数サンプラ30に供給される■F信号の
分周されたものを生成する。IF信号中の主たる搬送波
は映像搬送波であるので、プリスケーラ65はIF信号
の中他の搬送波よりもむしろ映像搬送波に応答するよう
になる。従って、プリスケーラ65の出力は、実際には
IF信号の映像搬送波の分周されたものとなる。プリス
ケーラ33および65の第1および第2の分周係数は、
周波数サンプラ30に供給される各分周された信号が、
上記周波数サンプラ30の動作周波数範囲内の周波数を
もつように選定される。米国で使用するのに適した第1
および第2の分周係数は第1図に示すように256およ
び8である。このような分周係数を使用すると、プリス
ケーラ33はLO信号の256サイクル毎に1個のパル
スを発生し、プリスケーラ65はIF信号の映像搬送波
の8サイクル毎に1個のパルスを発生する。The prescaler 65 divides the frequency of the IF signal by a second frequency division coefficient, and generates a frequency-divided version of the ①F signal that is supplied to the frequency sampler 30. Since the primary carrier in the IF signal is the video carrier, prescaler 65 will be responsive to the video carrier rather than other carriers in the IF signal. Therefore, the output of the prescaler 65 is actually the frequency-divided image carrier wave of the IF signal. The first and second frequency division coefficients of the prescalers 33 and 65 are:
Each frequency-divided signal supplied to the frequency sampler 30 is
The frequency is selected to have a frequency within the operating frequency range of the frequency sampler 30. The first suitable for use in the United States
and the second frequency division coefficient is 256 and 8 as shown in FIG. Using such a division factor, prescaler 33 generates one pulse every 256 cycles of the LO signal, and prescaler 65 generates one pulse every 8 cycles of the video carrier of the IF signal.
受信したRF信号の映像搬送波は過変調されているので
、IF信号の映像搬送波はそれに応じて過変調される。Since the video carrier of the received RF signal is overmodulated, the video carrier of the IF signal is correspondingly overmodulated.
従って、IF信号の映像搬送波の振幅は非常に低いので
、プリスケーラ65、従って周波数サンプラ30はそれ
に信頼性をもって応答することができないことがある。Therefore, the amplitude of the video carrier of the IF signal may be so low that prescaler 65, and therefore frequency sampler 30, cannot reliably respond to it.
IF信号の映像搬送波の信頼性のある周波数測定は周波
数サンプラ30によって得られるので、映像搬送波が過
変調されるのが少なく、従って信頼性のある周波数測定
に適した比較的高い振幅をもった垂直帰線期間の一部の
期間のみにおける動作のAFTモードにおいて、周波数
サンプラ30はIF信号の周波数測定を行なうように選
択的に付勢される。このためには同期分離器17によっ
て発生される複合同期信号は垂直パルス検出器71に供
給される。垂直帰線(リトレース)期間の開始時に、垂
直パルス検出器71はLOl周波数サンプラ30に供給
される垂直パルスを発生する。垂直パルスは、第5a図
に示すように、垂直帰線期間の所定の期間においてIF
信号の映像搬送波の周波数測定を開始させる。Reliable frequency measurements of the video carrier of the IF signal are obtained by the frequency sampler 30, so that the video carrier is less likely to be overmodulated and therefore has a relatively high amplitude vertical In the AFT mode of operation during only a portion of the retrace interval, frequency sampler 30 is selectively activated to make frequency measurements of the IF signal. For this purpose, the composite synchronization signal generated by the synchronization separator 17 is fed to a vertical pulse detector 71. At the beginning of a vertical retrace period, vertical pulse detector 71 generates a vertical pulse that is provided to LO1 frequency sampler 30. The vertical pulse is applied to the IF during a predetermined period of the vertical retrace period, as shown in FIG. 5a.
Start measuring the frequency of the video carrier of the signal.
第5a図において、波形Aは垂直帰線期間を特に強調し
た代表的なベースバンド・ビデオ信号を示す。連続する
水平同期パルス(水平走査期間Hによって分離されてい
る)間のビデオ信号の振幅は、映像搬送波の変調に従っ
て非常に低くなる可能性がある。しかしながら、垂直帰
線期間では、ビデオ信号の振幅は比較的高い。波形Bで
示すように、垂直パルスは垂直帰線期間の第1の垂直同
期パルスの終了直後に発生する。波形Eに示すように、
LO周波数測定期間は垂直パルスの発生の短時間後に開
始され、テレテキストおよび試験信号情報に割当てられ
た垂直帰線期間の部分の直前に終了する。このことは、
映像搬送波は波形Aのテレテキストおよび試験信号期間
の仮想線によって示すように上記テレテキストおよび試
験信号によって過変調されるので、望ましい。In FIG. 5a, waveform A shows a typical baseband video signal with particular emphasis on the vertical blanking period. The amplitude of the video signal between successive horizontal sync pulses (separated by horizontal scanning periods H) can be very low according to the modulation of the video carrier. However, during the vertical blanking period, the amplitude of the video signal is relatively high. As shown in waveform B, the vertical pulse occurs immediately after the end of the first vertical sync pulse of the vertical retrace period. As shown in waveform E,
The LO frequency measurement period begins a short time after the occurrence of the vertical pulse and ends just before the portion of the vertical retrace interval allocated to teletext and test signal information. This means that
Desirably, the video carrier wave is overmodulated by the teletext and test signal as shown by the phantom lines in the teletext and test signal period of waveform A.
第2図および第3図を参照してさらに詳しく説明するよ
うに周波数サンプラ30は、各測定期間中にLO信号の
分周されたもの、あるいはIF信号の分周されたものの
いずれかのパルスを計数するために選択的に付勢される
。測定期間は基準カウンタ35から周波数サンプラ30
に供給されるタイミング信号によって設定される。基準
カウンタ35はクリスタル制御発振器37によって発生
された基準周波数信号の周波数を連続的に分周すること
によってタイミング信号を発生する。一例として、第1
図に示すように、クリスタル制御発振器37は4MHz
の基準周波数信号を発生するように構成されている。基
準カウンタ35によって発生される最低周波数タイミン
グ信号は488.3Hz(4MHz÷213)の周波数
、すなわち2048マイクロ秒の周期を持ち、これはR
と示されている。図示の構成において使用される他のタ
イミング信号は2R、4R、64R、256Rと示され
ており、Rの係数は、特定のタイミング[5号の周期の
Rの周期に討する逆数関係を示すものである。例えば、
2Rは1024マイクロ秒の周期をもち、4Rは512
マイクロ秒の周期をもち、64Rは32マイクロ秒の周
期をもち、256Rは8マイクロ秒の周期をもつ。As will be described in more detail with reference to FIGS. 2 and 3, the frequency sampler 30 receives pulses of either a frequency-divided version of the LO signal or a frequency-divided version of the IF signal during each measurement period. Selectively energized for counting. The measurement period is from the reference counter 35 to the frequency sampler 30.
is set by a timing signal supplied to the Reference counter 35 generates a timing signal by continuously dividing the frequency of the reference frequency signal generated by crystal controlled oscillator 37. As an example, the first
As shown in the figure, the crystal controlled oscillator 37 has a frequency of 4MHz.
The reference frequency signal is configured to generate a reference frequency signal. The lowest frequency timing signal generated by reference counter 35 has a frequency of 488.3 Hz (4 MHz ÷ 213), or a period of 2048 microseconds, which is R
is shown. Other timing signals used in the illustrated configuration are designated 2R, 4R, 64R, 256R, where the coefficients of R represent the reciprocal relationship to the period of R of the period of the specific timing [5]. It is. for example,
2R has a period of 1024 microseconds and 4R has a period of 512 microseconds.
It has a period of microseconds, 64R has a period of 32 microseconds, and 256R has a period of 8 microseconds.
測定の直前で、カウンタ装置は、測定されるべき信号の
公称盾波数に関連する数に対応する各予め定められた状
態にプリセットされる。IF信号の映像搬送波の公称周
波数は各チャンネルに対して同じであるけれども、LO
信号の公称周波数は各チャンネル毎に異なる。従って、
LO周波数測定期間の直前でカウンタ装置がプリセット
されるべき状態を決定するために、チャンネル番号およ
び選択されたチャンネルの周波数帯を表わす2進信号が
、チャンネル番号レジスタ41および帯域デコーダ50
より周波数サンプラ30にそれぞれ供給される。Immediately before the measurement, the counter device is preset to a respective predetermined state corresponding to a number related to the nominal shield frequency of the signal to be measured. Although the nominal frequency of the video carrier of the IF signal is the same for each channel, the LO
The nominal frequency of the signal is different for each channel. Therefore,
To determine the state to which the counter device should be preset just before the LO frequency measurement period, a binary signal representing the channel number and the frequency band of the selected channel is sent to the channel number register 41 and the band decoder 50.
are respectively supplied to the frequency sampler 30.
測定期間中、カウンタ装置の計数値は、測定される信号
の分周されたもののパルスに応答して減少して行く。測
定期間の終了直後で、カウンタ装置の計数値は、もし存
在すれば測定される信号の周波数誤差を決定するために
検査される。もしカウンタが測定期間中に計数値0に達
すると、カウンタは最初の計数値に戻り(ラップ−アラ
ウンド)、測定期間の終了時に高い計数値が発生される
。During the measurement period, the count of the counter device decreases in response to pulses of the divided version of the signal being measured. Immediately after the end of the measurement period, the count of the counter device is examined to determine the frequency error, if any, of the measured signal. If the counter reaches a count value of 0 during the measurement period, the counter wraps around to the initial count value and a higher count value is generated at the end of the measurement period.
もし測定された信号の周波数が低ければ、計数値は低く
、それに対応する“低計数”誤差パルスが発生される。If the frequency of the measured signal is low, the count value will be low and a corresponding "low count" error pulse will be generated.
測定された信号の周波数が高いと、計数値は高く、“高
計数”誤差パルスが発生される。If the frequency of the measured signal is high, the count value will be high and a "high count" error pulse will be generated.
高計数および低計数誤差パルスはアップ/ダウン・カウ
ンタ55のダウン制御入力、アップ制御入力にそれぞれ
供給される。高計数誤差パルスに応答してアップ/ダウ
ン・カウンタ55の内容は減少する。低計数誤差パルス
に応答してアップ/ダウン・カウンタ55の内容は増加
する。カウンタ55の内容は2進率マルチプライヤ(B
RM)57に供給される。BRM57にはまたクリスタ
ル発振器37から4MHz基準周波数信号が供給される
。BRM57はアップ/ダウン・カウンタ55の内容に
従って所定の期間中、パルス数をもったパルス信号を発
生する。BRM57によって発生きれたパルス信号は、
受信したパルス信号を濾波してDC信号を発生する低域
通過フィルタ(LPF)59に供給される。The high count and low count error pulses are provided to the down and up control inputs of up/down counter 55, respectively. The contents of up/down counter 55 decreases in response to high count error pulses. The contents of up/down counter 55 increases in response to low count error pulses. The contents of the counter 55 are the binary rate multiplier (B
RM) 57. The BRM 57 is also supplied with a 4 MHz reference frequency signal from the crystal oscillator 37. The BRM 57 generates a pulse signal having a number of pulses during a predetermined period according to the contents of the up/down counter 55. The pulse signal generated by BRM57 is
It is supplied to a low pass filter (LPF) 59 which filters the received pulse signal and generates a DC signal.
DC信号は増幅器61に供給され、増幅器61はDC信
号を増幅して同調電圧を生成する。The DC signal is supplied to an amplifier 61, which amplifies the DC signal to generate a tuning voltage.
チャンネルは例えば計算器のようなキーボードからなる
チャンネル・セレクタ43によって選択され、このキー
ボードによって選択されたチャンネルに相当する2個の
10進数はチャンネル番号レジスタ41に入力される。A channel is selected by a channel selector 43 consisting of a keyboard, such as a calculator, and the two decimal numbers corresponding to the channel selected by this keyboard are entered into a channel number register 41.
チャンネル番号レジスタ41に蓄積された選択された番
号のチャンネル番号を代表する2進数は周波数サンプラ
30と同様に帯域デコーダ50にも供給される。帯域デ
コーダ50は選択されたチャンネルの帯域を表わす2進
信号を発生し、この2進信号はRF増幅器3、局部発振
器7、および周波数サンプラ30に供給される。例えば
、米国において使用される受像機用としては。The binary number representative of the selected channel number stored in the channel number register 41 is provided to the band decoder 50 as well as the frequency sampler 30. Band decoder 50 generates a binary signal representing the band of the selected channel, which binary signal is provided to RF amplifier 3, local oscillator 7, and frequency sampler 30. For example, for television receivers used in the United States.
帯域デコータ50は、VHFチャンネル2、3、4に対
して高論理レベル信号VLLを発生し、VHFチャンネ
ル5、6に対して高論理レベル信号VLHを発生し、V
HFチャンネル7乃至13に対して高論理レベル信号V
Hを発生し、UHFチャンネル14乃至83に対して高
論理レベル信号Uを発生する。Band decoder 50 generates high logic level signals VLL for VHF channels 2, 3, and 4, generates high logic level signals VLH for VHF channels 5, 6, and
High logic level signal V for HF channels 7-13
H and generates a high logic level signal U for UHF channels 14-83.
新しいチャンネルが選択される毎にチャンネル・セレク
タ43は高レベルの新しいチャンネル信号を発生し、こ
れを制御ユニット45に供給する。制御ユニット45に
応答して合成付勢信号は高論理レベルを持つようにされ
る。これによって周波数サンプラ30はLO信号の周波
数を測定するようにされる。周波数サンプラ30によっ
て発生された高計数、低計数誤差パルスに応答して、ア
ップ/ダウン・カウンタ55の内容、従って同調電圧の
大きさは、LO信号の周波数がその公称周波数の予め定
められた範囲内に入るまで調整される。その点において
、同調制御ユニット45は、合成付勢信号が低論理レベ
ルを持つようにし、AFT付勢信号が高論理」レベルを
持つようにする。これによって周波数サンプラ30は付
勢きれてIF信号の周波数を測定する。しかしながら、
垂直帰線期間中に垂直パルス検出器71によって垂直パ
ルスが発生されるまで、IF信号の周波数は実際には測
定されない。Each time a new channel is selected, channel selector 43 generates a high level new channel signal and supplies it to control unit 45. In response to control unit 45, the composite enable signal is caused to have a high logic level. This causes frequency sampler 30 to measure the frequency of the LO signal. In response to a high count, low count error pulse generated by frequency sampler 30, the contents of up/down counter 55, and thus the magnitude of the tuning voltage, are adjusted so that the frequency of the LO signal is within a predetermined range of its nominal frequency. It is adjusted until it goes inside. At that point, the tuning control unit 45 causes the composite enable signal to have a low logic level and the AFT enable signal to have a high logic level. This causes the frequency sampler 30 to be deenergized and measure the frequency of the IF signal. however,
The frequency of the IF signal is not actually measured until a vertical pulse is generated by vertical pulse detector 71 during the vertical retrace interval.
IF信号の周波数測定に従って発生された高計数および
低計数誤差パルスはアップ/ダウン・カウンタ55に供
給されてその内容を決定し、それによって映像搬送波の
周波数がその公称値の範囲内に入るまでLO信号の周波
数を測定するだめの同調電圧の大きさを決定する。The high count and low count error pulses generated according to the frequency measurement of the IF signal are fed to an up/down counter 55 to determine its content, thereby reducing the LO until the frequency of the video carrier is within its nominal value. Determine the magnitude of the tuning voltage to measure the frequency of the signal.
AFT動作モード期間中、垂直帰線期間中に■F信号の
映像搬送波の周波数を測定するようにされているときを
除いて、AF信号の高論理レベルにあるとき、周波数サ
ンプラ30はLO信号の周波数を測定する。これは、L
O信号の周波数が、合成動作モード期間中に設定された
値から予め定められたずれ、例えば±1.25MHzだ
け変化させられるか否かを決定するために実行される。During the AFT operating mode, the frequency sampler 30 detects the LO signal when the AF signal is at a high logic level, except when it is configured to measure the frequency of the video carrier of the F signal during the vertical retrace period. Measure frequency. This is L
It is performed to determine whether the frequency of the O signal is changed by a predetermined deviation, for example ±1.25 MHz, from the set value during the composite mode of operation.
もしLO信号の周波数の予め定められたずれが検出され
ると、周波数サンプラ30は同調制御ユニット45に供
給されるオフセット・パルスを発生する。これに応答し
て同調制御ユニット45はAFT付勢制御信号の高論理
レベルを終了し、再び高論理レベル合成付勢制御信号を
発生する。これによって再び合成動作モードが開始され
る。If a predetermined shift in the frequency of the LO signal is detected, frequency sampler 30 generates an offset pulse that is supplied to tuning control unit 45. In response, tuning control unit 45 terminates the high logic level of the AFT activation control signal and again generates a high logic level composite activation control signal. This restarts the composite operation mode.
合成動作モード期間中のアップ/ダウン・カウンタ55
、BRM57およびLPF59の論理動作を示す第8図
を参照して以下にさらに詳しく述べるように、選択され
たチャンネル用の公称LO周波数を迅速に合成するため
に、同調制御ユニット45によって発生される。“粗同
調”、“中間同調”、“微同調”制御信号にそれぞれ応
答する。“高計数”および“低計数”誤差パルスに応答
してアップ/ダウン・カウンタ55の下位段の群が順次
付勢される。同調制御ユニット45は、周波数サンプラ
30によって発生される誤差パルスの極性が合成動作モ
ードの変化期間中に変化すると、それを感知することに
よって順次粗同調、中間同調、微同調の制御信号を発生
する。UP/DOWN COUNTER 55 DURING SYNTHETIC OPERATION MODE
, BRM 57 and LPF 59, are generated by tuning control unit 45 to rapidly synthesize the nominal LO frequency for the selected channel, as described in more detail below with reference to FIG. They are responsive to "coarse tuning,""mediumtuning," and "fine tuning" control signals, respectively. The groups of lower stages of up/down counter 55 are sequentially activated in response to the "high count" and "low count" error pulses. The tuning control unit 45 sequentially generates coarse tuning, intermediate tuning, and fine tuning control signals by sensing when the polarity of the error pulse generated by the frequency sampler 30 changes during the change period of the synthetic operation mode. .
合成付勢信号およびAFT付勢信号はまた同調制御ユニ
ット45からLPF59に供給される。これの目的は、
異った動作モード用に低域通過フィルタの時定数を変え
ることにある。特に、増幅器61に供給されるDC信号
からパルス成分を取除くことがそれ程厳密でない合成動
作モード用としては、LPF59の帯域幅は合成付勢信
号の高論理レベルに応答して比較的広くされる。しかし
ながら、微同調電圧が発生され、同調電圧中に現われる
パルス成分が再生された映像に可視的な干渉を与えるA
FT動作モードに対しては、LPF59の帯域幅はAF
T付勢信号の高レベルに応答して比較的狭くされる。The composite energization signal and the AFT energization signal are also provided to the LPF 59 from the tuning control unit 45. The purpose of this is
It consists in changing the time constant of the low-pass filter for different operating modes. In particular, for a synthesis mode of operation in which the removal of pulse components from the DC signal provided to amplifier 61 is less stringent, the bandwidth of LPF 59 is made relatively wide in response to the high logic level of the synthesis enable signal. . However, a fine tuning voltage is generated and the pulse components appearing in the tuning voltage cause visible interference to the reproduced video.
For FT operation mode, the bandwidth of LPF59 is AF
It is made relatively narrow in response to a high level of the T-energization signal.
次に第2図に示す周波数サンプラ30の一部の構成につ
いて説明する。ここに示したカウンタ装置は主ダウン・
カウンタ201と補助ダウン・カウンタ203とを備え
ている。Next, a partial configuration of the frequency sampler 30 shown in FIG. 2 will be explained. The counter device shown here is
It includes a counter 201 and an auxiliary down counter 203.
主マルチプレクサ(MUX)あるいはスイッチは、選択
されたチャンネルのチャンネル番号を表わすBCD信号
(2進化10進)、選択されたチャンネルの帯域を表わ
すBCD信号(例えば、米国では、低■HFチャンネル
2〜4に対しては89、低VHFチャンネル5〜6に対
しては93.高VHFチャンネル7〜13に対してば1
79、UHFチャンネル14〜83に対しては433)
、あるいはIF信号周波数測定期間中に発生するIF信
号の映像搬送波の分周されたもののサイクル数に関連す
る数(米国では例えば366)を表わすBCD信号のい
ずれかを、高論理レベル“チャンネル番号選択”信号、
高論理レベル“帯域選択”信号、および高論理レベル“
IF番号選択”信号の各1つに応答して主ダウン・カウ
ンタ201のジャム入力に供給する。主ダウン・カウン
タ201のンヤム入力に供給されるBCD信号によって
表わされる最大の数は第2図に示すように3デジット数
であるので、主カウンタ201は3デジット10進ダウ
ン・カウンタとなる。第1図に関して前に説明したよう
に、チャンネル番号を表わすBCDI信号はチャンネル
・レジスタ41に蓄積される。帯域に関する数閘を表わ
すBCD信号は、帯域デコーダ50によって生成される
帯域選択信号に応答して帯域数207として示す論理回
路によって発生される。IF映像搬送波周波数に関連す
る数を表わすBCC信号は、主IF番号209として示
す論理回路によって発生される。The main multiplexer (MUX) or switch receives a BCD signal (binary coded decimal) representing the channel number of the selected channel, a BCD signal representing the band of the selected channel (for example, in the US, low 89 for low VHF channels 5-6, 93 for high VHF channels 7-13, 1 for high VHF channels 7-13
79, 433 for UHF channels 14-83)
, or a BCD signal representing a number (e.g., 366 in the US) related to the number of cycles of the divided version of the IF signal's video carrier occurring during the IF signal frequency measurement period. "signal,
High logic level “band select” signal, and high logic level “
The maximum number represented by the BCD signal applied to the Nyam input of main down counter 201 is shown in FIG. 3 digit number as shown, so main counter 201 becomes a 3 digit decimal down counter. As previously discussed with respect to FIG. 1, the BCDI signal representing the channel number is stored in channel register 41. A BCD signal representing a number bar related to the band is generated by logic circuitry shown as band number 207 in response to a band selection signal generated by band decoder 50. A BCC signal representing a number related to the IF video carrier frequency is , is generated by a logic circuit shown as main IF number 209.
“ゼロ計数”検出器211は、主ダウン・カウンタ20
1に含まれる計数値が0に等しいとき、高論理レベルの
“主計数=0”の信号を発生する。“>5”検出器21
3は、主ダウン・カウンタ201に含まれる計数値が5
以上のときに高論理レベルの“主計数値>5”信号を発
生する。“<最大−4”検出器215は、主ダウン・カ
ウンタ201に含まれる計数値が最大計数−4よりも小
さいときに高論理レベルの“主計数値<最大−4”信号
を発生する。The “zero count” detector 211 is connected to the main down counter 20
When the count value included in 1 is equal to 0, a high logic level "main count=0" signal is generated. “>5” detector 21
3 means that the count value included in the main down counter 201 is 5.
In this case, a high logic level "main count value>5" signal is generated. The "<maximum-4" detector 215 generates a high logic level "main count <maximum-4" signal when the count contained in the main down counter 201 is less than the maximum count -4.
主カウンタ201、主マルチプレクサ205、論理回路
207および209、および検出器211.213.2
15の論理回路は第7a図に示されている。Main counter 201, main multiplexer 205, logic circuits 207 and 209, and detectors 211.213.2
15 logic circuits are shown in Figure 7a.
補助マルチプレクサ(AUX MUX)217は、誤差
パルスを発生させるための合成動作モードにおいて、お
よびLO周波数のずれ検出用のAFT動作モードにおい
て、LO周波数の測定に関連して使用される“合成およ
びずれ”の値数(例えば28)として示された第1の数
を直線2進コードの形で表わす2進信号、あるいはAF
T動作モードにおいてIF映像搬送波の測定に関連して
使用される“補助IF番号”(例えば4)として示され
た第2の数を直線2進コードの形で表わす2進信号を、
“IFサイクル”として示す制御信号に応答して補助ダ
ウン・カウンタ203のジャム入力に選択的に供給する
。制御信号“IFサイクル”はIF周波数が測定される
垂直帰線期間の部分の間を除いて高論理レベルを有し、
垂直帰線期間の部分の間では“IFサイクル”制御信号
は低論理回路レベルになる(第5a図の波形G)。”I
Fサイクルパ制御信号が高論理レベルのとき、補助マル
チプレクサ217は“合成およびずれ“の数値を表わす
2進信号を補助ダウン・カウンタ203のジャム入力に
供給する。“IFサイクル”制御信号が低論理レベルの
とき、補助マルチプレクサ217は“合成およびずれ”
の数値を表わす2進信号を補助ダウン・カウンタ203
のジャム入力に供給する。“合成およびずれ”の数値を
表わす2進信号は論理回路219によって発生される。Auxiliary multiplexer (AUX MUX) 217 is a "synthesis and shift" used in connection with measuring the LO frequency in the synthesis mode of operation to generate error pulses and in the AFT mode of operation for detecting the shift in the LO frequency. a binary signal representing a first number in the form of a linear binary code, or AF
a binary signal representing in the form of a linear binary code a second number designated as an "auxiliary IF number" (e.g. 4) used in connection with the measurement of the IF video carrier in the T mode of operation;
It is selectively applied to the jam input of auxiliary down counter 203 in response to a control signal designated as "IF Cycle". the control signal "IF Cycle" has a high logic level except during the portion of the vertical retrace period when the IF frequency is measured;
During portions of the vertical retrace interval, the "IF Cycle" control signal is at a low logic level (waveform G in Figure 5a). “I
When the F-CyclePa control signal is at a high logic level, auxiliary multiplexer 217 provides a binary signal representing the "combined and offset" value to the jam input of auxiliary down counter 203. When the “IF Cycle” control signal is at a low logic level, the auxiliary multiplexer 217
An auxiliary down counter 203 outputs a binary signal representing the value of
feeds the jam input. A binary signal representing the "synthesis and offset" value is generated by logic circuit 219.
“補助IF番号”を表わす2進信号は論理回路221に
よって発生される。A binary signal representing the "auxiliary IF number" is generated by logic circuit 221.
第2図に示す実施例の補助ダウン・カウンタ203に供
給された2進信号によって表わされる最大の数は28で
、補助カウンタ203は図示のように5段ダウン・カウ
ンタである。The maximum number represented by the binary signal provided to auxiliary down counter 203 in the embodiment shown in FIG. 2 is 28, and auxiliary counter 203 is a five stage down counter as shown.
“1”検出器223は、補助カウンタ203に含まれる
計数値が1に等しいとき高論理レベルの“補助計数値=
1”の信号を発生する。インバータ225は“補助計数
値=1”の信号を反転して“補助計数値=1”信号を発
生する。“4”検出器227は、補助カウンタ203に
含まれる計数値が4に等しいとき、高論理レベルの“補
助計数値=4”の信号を発生する。“1” detector 223 detects a high logic level “auxiliary count value=
The inverter 225 inverts the “auxiliary count value=1” signal and generates the “auxiliary count value=1” signal. The “4” detector 227 is included in the auxiliary counter 203. When the count value is equal to 4, a high logic level "auxiliary count value=4" signal is generated.
補助カウンタ203、補助マルチプレクサ217、論理
回路219および221、検出器223および227の
論理回路構成は第7b図に示されている。The logic circuit configuration of auxiliary counter 203, auxiliary multiplexer 217, logic circuits 219 and 221, and detectors 223 and 227 is shown in FIG. 7b.
第2図に示す残りの構成、および第3図の構成について
説明する前に、それらの一般的な基本動作について説明
するのが有効である。Before describing the remaining configuration shown in FIG. 2 and the configuration of FIG. 3, it is useful to explain their general basic operation.
先に説明したように、各周波数測定動作期間中、周波数
サンプラ30のカウンタ回路は、本質的には測定期間中
に測定される信号の分周されたもののパルスに応答して
予め定められた値からカウント・ダウンするように付勢
される。測定期間の直前でカウンタ回路に予め定められ
た数値が与えられてその数値にセットされる(以下では
これを単に“負荷される”と称す)。測定期間の終了後
に、カウンタ回路の計数値は1周波数誤差があればそれ
を決定するために検査される。As previously explained, during each frequency measurement operation, the counter circuit of the frequency sampler 30 essentially responds to pulses of the frequency-divided version of the signal being measured during the measurement period to a predetermined value. energized to count down from Immediately before the measurement period, the counter circuit is given a predetermined value and set to that value (hereinafter this will simply be referred to as "loaded"). After the end of the measurement period, the count of the counter circuit is examined to determine the one frequency error, if any.
特に第2図を参照すると、予め決定された数は、主ダウ
ン・カウンタ201のジャム入力に供給された2進信号
を、このカウンタ201のプリセット(PR)入力に供
給された正方向“ジャム付勢”信号に応答して、主マル
チプレクサ205から主ダウン・カウンタ201に負荷
することによって、またカウンタ203のプリセット(
PR)入力に供給される正方向“ジャム付勢”信号に応
答して、補助ダウン・カウンタ203のジャム入力に供
給された2進信号を補助マルチプレクサ217から補助
ダウン・カウンタ203に負荷することによって設定さ
れる。そのときカウンタ201、203のジャム入力に
供給される2進信号は、LO信号の周波数が測定される
べきか、IF信号の周波数が測定されるべきかに依存し
ている。その後、“カウンタ付勢”信号の高論理レベル
に応答して、測定されるべき信号の分周されたものはゲ
ート回路を経て主ダウン・カウンタ201のクロック(
C)入力に供給される。“力ウンタ付勢”信号が高論理
レベルにある限り、主ダウン・カウンタ201の計数値
は測定される信号の分周されたものの各パルスに応答し
て1づつ減少する。“カウント付勢”信号の高レベル期
間中は測定される信号に依存する。カウンタ201の計
数値が0に等しくなる毎に、補助ダウン・カウンタ20
3の計数値は1づつ減少し、主カウンタに対する“ジャ
ム付勢”信号が発生される。With particular reference to FIG. 2, a predetermined number is used to convert the binary signal applied to the jam input of main down counter 201 into a positive direction "jam up" signal applied to the preset (PR) input of this counter 201. The preset (
PR) by loading the auxiliary down counter 203 from the auxiliary multiplexer 217 with a binary signal applied to the jam input of the auxiliary down counter 203 in response to a positive "jam enable" signal applied to the input. Set. The binary signal then applied to the jam inputs of the counters 201, 203 depends on whether the frequency of the LO signal or the IF signal is to be measured. Thereafter, in response to a high logic level of the "Counter Enable" signal, the divided version of the signal to be measured is passed through a gate circuit to the main down counter 201's clock (
C) supplied to the input. As long as the "Force Counter Enable" signal is at a high logic level, the count of the main down counter 201 decreases by one in response to each pulse of the divided signal being measured. The high level period of the "count enable" signal depends on the signal being measured. Each time the count value of the counter 201 becomes equal to 0, the auxiliary down counter 20
The count of 3 is decremented by 1 and a "jam enable" signal is generated for the main counter.
補助カウンタ203は、主カウンタ201のジャム入力
に供給される2進信号を発生させる。その時点で、主マ
ルチプレクサ205によって主カウンタ201のジャム
入力に供給される2進信号は、LO信号の周波数が測定
されているかあるいはIF信号の周波数が測定されてい
るかに依存し、またLO信号の周波数が測定されている
ときは補助カウンタ203の特定の計数値に依存する。Auxiliary counter 203 generates a binary signal that is applied to the jam input of main counter 201. At that point, the binary signal provided by the main multiplexer 205 to the jam input of the main counter 201 depends on whether the frequency of the LO signal or the IF signal is being measured, and the It depends on the specific count value of the auxiliary counter 203 when the frequency is being measured.
測定期間の終了時にカウンタ付勢パルスの高論理レベル
が終了すると、測定される信号の分周されたものは主カ
ウンタ201のクロック入力から切離される。その後、
サンプル・パルスに応答して、主カウンタ201の内容
は第3図に示す構成によって検査される。主カウンタ2
01の内容およびLO信号の周波数あるいはIF信号の
周波数が測定されているかによって、第3図の構成は“
高高教数値”あるいは“低計数値”誤差パルス、あるい
は“オフセット”パルスを発生する。When the high logic level of the counter enable pulse ends at the end of the measurement period, the divided version of the signal being measured is disconnected from the clock input of the main counter 201. after that,
In response to the sample pulse, the contents of main counter 201 are examined by the arrangement shown in FIG. Main counter 2
Depending on the contents of 01 and whether the frequency of the LO signal or the frequency of the IF signal is being measured, the configuration in Fig. 3 can be changed to “
Generates a high/high teaching value” or “low count value” error pulse or “offset” pulse.
LO信号の周波数が選択されたチャンネルに対する公称
値にあると、第1図に関して示したように、例えば25
6のLOプリスケーラ分割係数を使用した場合、例えば
1024マイクロ秒の期間を有する測定期間内に発生す
るLO信号の分周されたもののサイクル数は、公称LO
周波数の周波数の4倍の周波数(MHz)に等しくなる
。When the frequency of the LO signal is at the nominal value for the selected channel, for example 25
If we use a LO prescaler division factor of 6, the number of cycles of the divided version of the LO signal that occurs during a measurement period that has a duration of 1024 microseconds, for example, is equal to the nominal LO
It is equal to four times the frequency (MHz) of the frequency.
主カウンタ201および補助カウンタ203からなる第
2図に示すカウンタ装置は、テレビジョン領域の各帯域
におけるチャンネルが周波数帯域中で均等に分離されて
いるという事実を利用して、各チャンネルに対するLO
周波数を測定するための比較的大きなROMを必要とす
るととなく、カウンタ装置を付勢して公称LO周波数(
MHz)の4倍に等しい予め設定された数値からカウン
ト・ダウンすることにより、LO信号の周波数を測定し
ている。さらに詳しく言えば、各チャンネルに対するL
O周波数fLOは次の式によって表わされる。The counter device shown in FIG. 2, which consists of a main counter 201 and an auxiliary counter 203, takes advantage of the fact that the channels in each band of the television area are evenly separated in the frequency band, and calculates the LO for each channel.
Without requiring a relatively large ROM to measure the frequency, the counter device can be energized to determine the nominal LO frequency (
The frequency of the LO signal is measured by counting down from a preset number equal to 4 times MHz). More specifically, L for each channel
The O frequency fLO is expressed by the following equation.
fLO=(チャンネル番号)(分波数分離)+帯域依存
定数(1)
従って、一例として、256のLOプリスケーラ分割係
数と、1024マイクロ秒の測定期間とを用いると、各
チャンネルの予め設定された数は次式によって表わされ
る。fLO = (channel number) (fractional separation) + band dependent constant (1) Therefore, as an example, using a LO prescaler division factor of 256 and a measurement period of 1024 microseconds, the preset number of each channel is expressed by the following equation.
予め設定された数=(4)(チャンネル番号)(周波数
分離)+帯域に依存す
る定数(2)
一例として、(2)式に従って米国における放送チャン
ネル用のLO信号の公称値周波数は次の表によって示さ
れる。Preset number = (4) (channel number) (frequency separation) + band-dependent constant (2) As an example, according to equation (2), the nominal frequency of the LO signal for broadcast channels in the United States is as follows: Indicated by
上の表に示された値を使うと、式(2)は次のようにな
る。Using the values shown in the table above, equation (2) becomes as follows.
予め設定された数=(24)(チャンネル番号)+(4
)(帯域定数)(3)
式(3)を念頭において、LO信号の周波数を測定する
ための第2図の構成の動作は次のようになる。Preset number = (24) (channel number) + (4
) (bandwidth constant) (3) With equation (3) in mind, the operation of the configuration of FIG. 2 for measuring the frequency of the LO signal is as follows.
LO周波数の測定期間の直前で、チャンネル番号レジス
タ41によって与えられるチャンネル番号を表わす2進
信号は主ダウン・カウンタ201に負荷され、論理回路
219によって与えられる28(すなわち24+4)を
表わす2進信号は補助カウント・ダウン・カウンタ20
3に負荷される。LO周波数の測定期間中、LO信号の
分周されたものは生ダウン・カウンタ201のクロック
入力に供給される。Just before the LO frequency measurement period, a binary signal representing the channel number provided by channel number register 41 is loaded into main down counter 201, and a binary signal representing 28 (i.e. 24+4) provided by logic circuit 219 is Auxiliary countdown counter 20
Loaded with 3. During measurement of the LO frequency, a divided version of the LO signal is provided to the clock input of the raw down counter 201.
LO信号の分周されたものの各パルスに応答して、王ダ
ウン・カウンタ201の計数値は1づつ減少する。測定
期間中、補助カウンタ203の計数値が1に達するまで
、主ダウン・カウンタ201の計数値がOに達する毎に
補助カウンタ203計数値は減少する。さらに、補助カ
ウンタ203の計数値が4に達するまで、主ダウン・カ
ウンタ201の計数値が0に達すると、チャンネル番号
を表わす2進信号は再び主ダウン・カウンタ201に負
荷される。補助ダウン・カウンタの計数値が4に達する
と、論理回路207によって与えられる帯域依存定数を
表わす2進信号は主ダウン・カウンタ201に負荷され
る。その後、補助カウンタ203の計数値が0に達する
まで、補助カウンタ203の計数値は主ダウン・カウン
タ201の計数値が0に達するまで減少され続ける。も
しLO周波数がその公称値にあると、測定期間が終了し
たとき、主ダウン・カウンタ201の計数値は、補助カ
ウンタ203の計数値が上記の(3)式に従って1にな
る期間中に丁度0に達する。In response to each pulse of the divided version of the LO signal, the count of the king down counter 201 is decremented by one. During the measurement period, the count value of the auxiliary counter 203 decreases each time the count value of the main down counter 201 reaches O until the count value of the auxiliary counter 203 reaches 1. Furthermore, when the count value of the main down counter 201 reaches 0, the binary signal representing the channel number is loaded onto the main down counter 201 again until the count value of the auxiliary counter 203 reaches 4. When the count of the auxiliary down counter reaches 4, a binary signal representing a band dependent constant provided by logic circuit 207 is loaded into the main down counter 201. Thereafter, the count value of the auxiliary counter 203 continues to be decremented until the count value of the auxiliary counter 203 reaches zero, and the count value of the main down counter 201 reaches zero. If the LO frequency is at its nominal value, when the measurement period ends, the count value of the main down counter 201 will be exactly 0 during the period when the count value of the auxiliary counter 203 becomes 1 according to equation (3) above. reach.
実際のLO周波数に依存して、測定期間の終了時に、第
3図に示す論理構成は、合成動作モード期間中に“低計
数”あるいは“高計数”誤差パルスを、またAFT動作
モード期間中に“オフセット”パルスを発生する。Depending on the actual LO frequency, at the end of the measurement period, the logic configuration shown in FIG. Generates an “offset” pulse.
主ダウン・カウンタ201および補助ダウン・カウンタ
203はまたIF信号の映株搬送波の周波数を測定する
ために使用される。映像搬送波の周波数が公称値、米国
の場合45.75MHzにあり、また第1図に関して例
示したようにIFプリスケーラの分割係数が8の場合、
例えば256マイクロ秒の測定期間内で発生するIF信
号の分周されたもののサイクル数は1464すなわち(
4)(366)になる。Main down counter 201 and auxiliary down counter 203 are also used to measure the frequency of the IF signal's stock carrier. If the video carrier frequency is nominally 45.75 MHz in the United States, and the IF prescaler division factor is 8, as illustrated with respect to FIG.
For example, the number of cycles of the divided IF signal generated within a measurement period of 256 microseconds is 1464, or (
4) (366).
IF映像搬送波の公称周波数に相当する1464の計数
値を念頭において、IF映像搬送波の周波数を測定する
ための第2図の回路構成の動作を説明する。IF周波数
測定期間の直前で、数値366を表わす論理回路209
によって発生された2進信号が主ダウン・カウンタ20
1に負荷され、論理回路221によって発生される数値
4を表わす2進信号は補助ダウン・カウンタ203に負
荷される。IF周波数の測定期間中、IF信号の分周さ
れたものの各パルスに応答して、主ダウン・カウンタ2
01の計数値は1づつ減少される。補助ダウン・カウン
タ203の計数値が1に達するまで、主ダウン・カウン
タ201の計数値がOに達すると、補助ダウン・カウン
タ203の計数値は1づつ減少され、論理回路209に
よって発生される数値366を表わす2進信号は再び主
ダウン・カウンタ201に負荷きれる。補助ダウン・カ
ウンタ203の計数値が1である期間中、もしIF信号
の映像搬送波の周波数がその公称値にあると、主ダウン
・カウンタ201の計数値は、IF周波数測定期間が終
了するとき丁度0に達する。IF映像搬送波の実際の周
波数によって、IF周波数の測定期間の終りで、第3図
に示す構成は“高計数値”あるいは“低計数値”の誤差
パルスを発生する。The operation of the circuit arrangement of FIG. 2 for measuring the frequency of the IF video carrier will be described with a count value of 1464 in mind, which corresponds to the nominal frequency of the IF video carrier. Just before the IF frequency measurement period, the logic circuit 209 represents the numerical value 366.
The binary signal generated by the main down counter 20
A binary signal loaded with a 1 and representing the number 4 generated by logic circuit 221 is loaded into auxiliary down counter 203. During the measurement of the IF frequency, in response to each pulse of the divided IF signal, the main down counter 2
The count value of 01 is decremented by one. Until the count value of the auxiliary down counter 203 reaches 1, when the count value of the main down counter 201 reaches O, the count value of the auxiliary down counter 203 is decreased by 1, and the count value generated by the logic circuit 209 The binary signal representing 366 is again loaded into the main down counter 201. During the period when the count value of the auxiliary down counter 203 is 1, if the frequency of the video carrier of the IF signal is at its nominal value, the count value of the main down counter 201 will be exactly at the end of the IF frequency measurement period. reaches 0. Depending on the actual frequency of the IF video carrier, at the end of the IF frequency measurement period, the configuration shown in FIG. 3 will generate either a "high count" or a "low count" error pulse.
以下に説明するように、第4図に示す構成は、第4a図
に示すように“LOカウンタ・プリセット”、“LOカ
ウンタ付勢”および“LOカウンタ・サンプル”パルス
信号を発生し、LO信号の周波数を測定するためにカウ
ンタ201および203を制御する。LOカウンタ・プ
リセット・パルスは、カウンタ201および203をL
O周波数測定期間の直前に適当な2進信号で負荷させる
。高論理レベルの“LO力ウンタ付勢”パルスはLO信
号の分周きれたものを主ダウン・カウンタ201のクロ
ック(C)入力に供給するように付勢し、それによって
LO周波数測定期間の持続期間を決定する。“LOカウ
ンタ・ザンブル”パルスはLO周波数測定期間の終了直
後に発生し、第3図の回路構成によって誤差パルスを発
生させるために主ダウン・カウンタ201の計数値を求
める。第1図に示す基準カウンタ35によって発生され
る4R、2R、Rのタイミング信号に応答して、第4図
の構成成によってLOカウンタの“プリセット”“付勢
”、および“サンプル”パルスが連続的に発生される。As explained below, the configuration shown in Figure 4 generates the "LO Counter Preset", "LO Counter Enable" and "LO Counter Sample" pulse signals as shown in Figure 4a, and the LO signal counters 201 and 203 are controlled to measure the frequency of . The LO counter preset pulse causes counters 201 and 203 to
Load with a suitable binary signal just before the O frequency measurement period. The high logic level "LO Power Counter Enable" pulse enables a subdivided version of the LO signal to be provided to the clock (C) input of the main down counter 201, thereby sustaining the LO frequency measurement period. Decide on the period. The "LO Counter Zumble" pulse occurs immediately after the end of the LO frequency measurement period, and the circuit configuration of FIG. 3 determines the count value of the main down counter 201 to generate an error pulse. In response to the 4R, 2R, R timing signals generated by the reference counter 35 shown in FIG. 1, the configuration shown in FIG. is generated.
以下に述べるように、第5図に示す構成は、第5a図に
図形的に示すIFカウンタの“プリセット”、“付勢”
、および“サンプル”パルスを発生し、これらのパルス
は、IF映像搬送波の周波数を測定するカウンタ201
、203を制御するためのLOカウンタ・パルスの対応
するものと同じ機能をもっている。さらに、第5図の構
成はまた第5a図に図形的に示されている“IFサイク
ル”パルス(波形G)を発生し、この波形GはIFカウ
ンタ“プリセット”、“付勢”、および“サンプル”パ
ルスを包含する期間をもっている。IFカウンタ・パル
スは、同様に基準カウンタ35によって発生される64
Rタイミング信号に応答して発生される。LOカウンタ
・パルスと違ってIFカウンタ・パルスは連続的には発
生されず、“垂直”パルス(波形B)に応答してむしろ
選択的に発生され、例えば第1の垂直同期パルスの後に
始まり、テレテキストおよび試験信号の直前に終了する
垂直帰線期間の一部分においてのみ発生される(波形A
およびG)。IFカウンタ・パルスは、IF映像搬送波
のいかなる過変調も主ダウン・カウンタ201がIF信
号の分周されたもののパルスを計数する機能に悪影響を
与えることがないようにしている。“IFサイクル”、
パルス(波形G)は、第2図および第3図の構成が、I
F周波数の測定動作中、LOカウンタ・パルスに応答し
ないようにするために使用される。As discussed below, the configuration shown in FIG.
, and “sample” pulses, which are passed to a counter 201 that measures the frequency of the IF video carrier.
, 203 has the same function as its LO counter pulse counterpart. Additionally, the configuration of FIG. 5 also generates an "IF cycle" pulse (waveform G) shown diagrammatically in FIG. sample" has a period that encompasses the pulse. The IF counter pulse is also generated by the reference counter 35 64
Generated in response to the R timing signal. Unlike the LO counter pulses, the IF counter pulses are not generated continuously, but rather selectively in response to "vertical" pulses (waveform B), e.g. starting after the first vertical sync pulse, Occurs only during a portion of the vertical retrace period that ends just before the teletext and test signal (waveform A
and G). The IF counter pulses ensure that any overmodulation of the IF video carrier does not adversely affect the ability of the main down counter 201 to count pulses of the divided version of the IF signal. “IF cycle”
The pulse (waveform G) has the configuration shown in FIGS.
Used to avoid responding to LO counter pulses during F frequency measurement operations.
次に第2図の回路を主として参照しつつ動作を説明する
。“LOカウンタ・プリセット”信号はセット−リセッ
ト・フリップ・フロップ(S−RFF)のセット(S)
入力およびオア・ゲート231の1つの入力に供給され
る。オア・ゲート231の出力はS−RFF233のリ
セット(R)入力に供給される。“チャンネル番号選択
”信号はS−RFF229のQ出力に発生し、“帯域番
号選択”信号はS−RFF231のQ出力に発生する。Next, the operation will be explained mainly with reference to the circuit shown in FIG. “LO counter preset” signal is a set-reset flip-flop (S-RFF) set (S)
input and one input of OR gate 231. The output of OR gate 231 is provided to the reset (R) input of S-RFF 233. A "channel number selection" signal is generated at the Q output of S-RFF 229, and a "band number selection" signal is generated at the Q output of S-RFF 231.
検出器227によって発生される“補助計数値=4”信
号はオア・ゲート235の1つの入力に供給される。オ
ア・ゲート235の出力はS−RFF231のリセット
(R)入力に供給はれる。“IFサイクル”信号はオア
・ゲート231および235の第2の入力に供給される
。The “auxiliary count=4” signal generated by detector 227 is provided to one input of OR gate 235. The output of OR gate 235 is fed to the reset (R) input of S-RFF 231. The "IF Cycle" signal is provided to the second input of OR gates 231 and 235.
“IFサイクル”信号はその周波数詞定動作期間を除い
て低論理レベルにあり、周波数測定動作期間は高論理レ
ベルにある。高論理レベルの“IFサイクル”信号はオ
ア・ゲート231・235を経てそれぞれS−RFF2
29.233のリセット(R)入力に供給され、それら
の各FFをリセット状態に保って、これらが高レベルの
“LOカウンタ・プリセット”および“補助カウント=
4”信号に応答できないようにする。The IF CYCLE signal is at a low logic level except during its frequency determination operation and is at a high logic level during its frequency measurement operation. The high logic level "IF cycle" signal passes through OR gates 231 and 235 to S-RFF2, respectively.
29.233 is fed to the reset (R) input of 233, keeping each of their FFs in reset so that they are at high level “LO Counter Preset” and “Auxiliary Count=
4” so that it cannot respond to the signal.
“IFサイクル”信号が低論理レベルの瞬間を想定する
と、“LOカウンタ・プリセット”パルスが生ずるとき
、すなわち“LOカウンタ・プリセット”信号が高論理
レベルにあるとき、S−RFF229はセットされ、S
−RFF233はリセットされる。その結果、“チャン
ネル番号選択”信号は高論理レベルになり、“帯域番号
選択”信号は低論理レベルになる。従って、“LOカウ
ンタ・プリセット”パルスに応答して、主マルチプレク
サ205は、チャンネル番号レジスタ41に蓄積された
チャンネルの番号を表わす2進信号を主ダウン・カウン
タ201の“ジャム”入力に供給する。Assuming a moment when the “IF Cycle” signal is at a low logic level, when the “LO Counter Preset” pulse occurs, i.e. when the “LO Counter Preset” signal is at a high logic level, the S-RFF 229 is set and the
-RFF233 is reset. As a result, the "Channel Number Selection" signal will be at a high logic level and the "Band Number Selection" signal will be at a low logic level. Therefore, in response to the "LO Counter Preset" pulse, the main multiplexer 205 provides a binary signal representing the number of the channel stored in the channel number register 41 to the "jam" input of the main down counter 201.
前に述べたように、“IFサイクル”信号、すなわち“
IFサイクル”信号の補信号は補助マルチプレクサ21
7の制御入力に供給される。“IFサイクル”信号が低
論理レベルであると仮定すると、“IFサイクル”信号
は高論理レベルとなる。As mentioned earlier, the “IF cycle” signal, i.e. “
The complementary signal of the “IF cycle” signal is sent to the auxiliary multiplexer 21.
7 control inputs. Assuming that the "IF Cycle" signal is at a low logic level, the "IF Cycle" signal will be at a high logic level.
これは論理回路219によって与えらる“合成およびオ
フセット数”、例えば28を表わす2進信号を補助ダウ
ン・カウンタ203の“ジャム”入力に供給する。This provides a binary signal representing a "composite and offset number", for example 28, provided by logic circuit 219 to the "jam" input of auxiliary down counter 203.
“LOカウンタ・プリセット”信号および“■F−サイ
クル”信号はアンド・ゲート237の各入力に供給され
る。アンド・ゲート237の出力はオア・ゲート239
の入力に供給される。オア・ゲート239の出力はS−
RFF241のセット(S)入力およびオア・ゲート2
43の1つの入力に供給される。S−RFF241のQ
出力は主ダウン・カウンタ201のプリセット(PR)
入力に供給される。The "LO counter preset" signal and the "■F-cycle" signal are supplied to each input of AND gate 237. The output of AND gate 237 is OR gate 239
is fed to the input of The output of OR gate 239 is S-
RFF241 set (S) input and OR gate 2
43 is fed to one input. Q of S-RFF241
The output is the preset (PR) of the main down counter 201
supplied to the input.
オア・ゲート243の出力は補助ダウン・カウンタ20
3のプリセット(PR)入力に供給される。従って、ま
た“IFサイクル”信号が高論理レベルにあると仮定す
ると、“LOカウンタ・プリセットパルスが現われると
、主ダウン・カウンタ201に負荷されるべきチャンネ
ル番号を表わす2進信号、“合成およびオフセット”数
値、例えば28を表わす2進信号には、補助ダウン・カ
ウンタ203に負荷される。The output of OR gate 243 is the output of auxiliary down counter 20
3 preset (PR) input. Therefore, and assuming that the IF Cycle signal is at a high logic level, when the LO Counter Preset Pulse appears, the binary signal representing the channel number to be loaded into the main down counter 201, the Combined and Offset A binary signal representing a numerical value, for example 28, is loaded into an auxiliary down counter 203.
LO信号の分周されたもの(fLO/256)、“LO
カウンタ有効“信号、および“IFサイクル”信号はア
ンド・ゲート245の各入力に供給される。The frequency-divided version of the LO signal (fLO/256), “LO
A counter valid" signal and an "IF cycle" signal are provided to each input of AND gate 245.
アンド・ゲート245の出力はオア・ゲート247の1
つの入力に供給される。オア・ゲート247の出力は主
ダウン・カウンタ201のクロック(C)入力に結合さ
れている。従って、再び“IFサイクル”信号が低論理
レベルと仮定すると、“IFカウンタ付勢信号”が高論
理レベルのとき、LO信号分周されたものは主ダウン・
カウンタ201のクロック(C)入力に供給される。そ
の後、主ダウン・カウンタ201の計数値は、LO信号
の分周されたものの各パルスに応答して1づつ減少され
る。The output of AND gate 245 is 1 of OR gate 247.
fed into two inputs. The output of OR gate 247 is coupled to the clock (C) input of main down counter 201. Therefore, again assuming the "IF Cycle" signal is at a low logic level, when the "IF Counter Enable Signal" is at a high logic level, the LO signal divided is the main down signal.
It is supplied to the clock (C) input of counter 201. Thereafter, the count of main down counter 201 is decremented by one in response to each pulse of the divided version of the LO signal.
主ダウン・カウンタ201に関連するゼロ検出器211
、補助ダウン・カウンタ203に関連する1検出器22
3の出力信号を反転するインバータ225の出力はアン
ド・ゲート249の各入力に供給される。Zero detector 211 associated with main down counter 201
, one detector 22 associated with an auxiliary down counter 203
The output of inverter 225, which inverts the output signal of 3, is provided to each input of AND gate 249.
アンド・ゲート249の出力は浦助ダウン・カウンタ2
03のクロック入力およびオア・ゲート239の第2の
入力に供給される。アンド・ゲート249は付勢されて
、インバータ225の出力に発生する“補助計数値=1
”が高論理レベルである限り、主検出器211の出力に
発生する高レベルにある“主計数値=0”信号を通過さ
せる。前に述べたように、オア・ゲート239の出力が
高論理レベルになると、S−RFF241はセットされ
て、主ダウン・カウンタ201のプリセット(PR)入
力に発生する“ジャム付勢信号”を高論理レベルにする
。The output of AND gate 249 is Urasuke down counter 2
03 and the second input of OR gate 239. AND gate 249 is energized so that “auxiliary count value=1” occurs at the output of inverter 225.
” is at a high logic level, the “main count value = 0” signal at a high level, which is generated at the output of main detector 211, is passed through. As mentioned earlier, the output of OR gate 239 is at a high logic level. When , S-RFF 241 is set to cause the "jam enable signal" generated at the preset (PR) input of main down counter 201 to go to a high logic level.
従って、主ダウン・カウンタ201の計数値が0に等し
くなる毎に、補助ダウン・カウンタ203の計数値が0
に達しない限り、該、補助ダウン・カウンタ203の計
数値は1づつ減少され、主マルチプレクサ205から主
ダウン・カウンタ201のジャム入力へ供給される2進
信号は、主ダウン・カウンタ201に負荷される。Therefore, each time the count value of the main down counter 201 becomes equal to 0, the count value of the auxiliary down counter 203 becomes 0.
, the count value of the auxiliary down counter 203 is decremented by 1, and the binary signal supplied from the main multiplexer 205 to the jam input of the main down counter 201 is loaded onto the main down counter 201. Ru.
オア・ゲート247の出力はインバータ251の入力に
も供給される。インバータ251の出力はS−RFF2
41のリセット(R)入力に供給される。The output of OR gate 247 is also provided to the input of inverter 251. The output of inverter 251 is S-RFF2
41's reset (R) input.
その結果、S−RFF241は、例えば、主ダウン・カ
ウンタ201の計数値が0に達したとき、高論理レベル
の“主計数値=O”信号に応答してセットされた後、主
ダウン・カウンタ201のクロック(C)入力に供給さ
れる分周された信号のサイクルの約1/2のサイクルで
リセットされる。これによって、主ダウン・カウンタ2
01用の“ジャム付勢”信号は、主ダウン・カウンタ2
01のジャム入力に供給された2進信号がそのカウンタ
201に負荷されるのに充分な期間継続するが、主ダウ
ン・カウンタ201のクロック(C)入力に供給される
分周されたものの次のパルスが生する前に終了するよう
になる。このことは、LO信号の周波数の測定期間中に
、主ダウン・カウンタ201は、補助ダウン・カウンタ
203の計数値が0に達する毎にLO信号の分周された
もののパルス間でチャンネル番号にプリセットされ、ま
た補助カウンタ203の計数値が4に達する時に帯域番
号にプリセットされなければならないので、重要である
。後者すなわち補助カウンタ203の計数値が4に達す
る■様を;菖21図に示す特定の実施例によって説明す
る。As a result, for example, when the count value of the main down counter 201 reaches 0, the S-RFF 241 is set in response to a high logic level "main count value=O" signal, and then the main down counter 201 It is reset in approximately 1/2 cycle of the cycle of the frequency-divided signal supplied to the clock (C) input of . This causes the main down counter 2
The “jam enable” signal for 01 is the main down counter 2
The binary signal applied to the jam input of 01 lasts long enough to be loaded into its counter 201, but the next one of the divided ones applied to the clock (C) input of the main down counter It will now end before the pulse is generated. This means that during the measurement period of the frequency of the LO signal, the main down counter 201 presets the channel number between pulses of the frequency-divided version of the LO signal every time the count value of the auxiliary down counter 203 reaches 0. This is important because it must be preset to the band number when the count value of the auxiliary counter 203 reaches 4. The latter case (2) in which the count value of the auxiliary counter 203 reaches 4 will be explained using a specific embodiment shown in FIG.
“補助計数値=4”信号は4検出器227の出力からS
−RFF233のセット(S)入力およびオア・ゲート
235の入力に供給される。補助カウンタ203の計数
値が4に達すると、検出器227の出力に発生する高論
理レベルはS−RFF233のセット(S)入力に供給
され、またオア・ゲート235を経てS−RFF229
のリセット(R)入力に供給される。これによってS−
RFF233はセットされる。その結果、“IFサイク
ル”信号が低論理レベルにあると仮定すると、主マルチ
プレクサ205の“帯域数選択”制御信号のみが高論理
レベルになる。これによって主マルチグレクサ205は
、論理回路207によって与えられる帯域番号を表わす
2進信号を生ダウン・カウンタ201のジャム入力に供
給する。主ダウン・カウンタ201の計数値が、補助カ
ウンタ203の計数値を4にする新しい計数値に達した
時、S−RFF241のQ出力に発生する主ダウン・カ
ウンタ201用の“ジャム付勢”信号は高論理レベルに
セットされているので、帯域番号を表わす2進信号は主
ダウン・カウンタ201に負荷される。その後、主ダウ
ン・カウンタ201の計数値はLO信号の分周されたも
のの各パルスに応答して1づつ減少される。“Auxiliary count value = 4” signal is S from the output of 4 detector 227
- fed to the set (S) input of RFF 233 and the input of OR gate 235; When the count value of auxiliary counter 203 reaches 4, the high logic level generated at the output of detector 227 is fed to the set (S) input of S-RFF 233 and also via OR gate 235 to S-RFF 229.
is supplied to the reset (R) input of This allows S-
RFF233 is set. As a result, assuming the "IF Cycle" signal is at a low logic level, only the "Number of Bands Select" control signal of main multiplexer 205 will be at a high logic level. This causes main multiplexer 205 to provide a binary signal representing the band number provided by logic circuit 207 to the jam input of raw down counter 201 . When the count value of the main down counter 201 reaches a new count value that causes the count value of the auxiliary counter 203 to be 4, a "jam enable" signal for the main down counter 201 is generated at the Q output of the S-RFF 241. is set to a high logic level, so a binary signal representing the band number is loaded into the main down counter 201. Thereafter, the count of main down counter 201 is decremented by one in response to each pulse of the divided version of the LO signal.
補助ダウン・カウンタ203の計数値が1に達するまで
、主ダウン・カウンタ201の計数値が0に達する毎に
、補助ダウン・カウンタ203の計数値は1づつ減少し
、帯域数を表わす2進信号は、アンド・ゲート249を
経て補助カウンタ203のクロック(C)入力およびオ
ア・ゲート239の入力に供給された高レベルの“主計
数値=0”信号に応答して主ダウン・カウンタ201に
再度負荷される。Each time the count value of the main down counter 201 reaches 0, the count value of the auxiliary down counter 203 decreases by 1 until the count value of the auxiliary down counter 203 reaches 1, and a binary signal representing the number of bands is generated. reloads the main down counter 201 in response to a high level “main count value = 0” signal applied to the clock (C) input of the auxiliary counter 203 via the AND gate 249 and to the input of the OR gate 239. be done.
補助ダウン・カウンタ203の計数値が1に達するとき
、アンド・ゲート249は消勢され、“主カウンタ=0
”の高論理レベルの信号が補助ダウン・カウンタ203
のクロック(C)入力およびオア・ゲート239に供給
されるのを阻止する。When the count value of the auxiliary down counter 203 reaches 1, the AND gate 249 is deactivated and “Main counter=0
” is the high logic level signal of the auxiliary down counter 203.
clock (C) input and OR gate 239.
高論理レベルの“LOカウンタ付勢”信号が終了すると
、LO信号の分周されたものは主ダウン・カウンタ20
1のクロック(C)入力から切離される。“LOカウン
タサンプル”パルスが高レベルの“LOカウンタ付勢”
信号の終了の直後に生ずると、第3図の論理構成は主カ
ウンタ201の計数値を検査し、“合或付勢”制御信号
あるいは“AFT付勢”制御信号のいずれが高論理レベ
ルにあるか、および主ダウン・カウンタ201の計数直
によって、適当な誤差パルスあるいは“オフセット”パ
ルスを選択的に発生させ、あるいは発生させない。第3
図の論理構成については以下に詳細に述べる。Upon termination of the high logic level "LO Counter Enable" signal, the divided version of the LO signal is routed to the main down counter 20.
1's clock (C) input. “LO counter activation” with “LO counter sample” pulse at high level
Occurring immediately after the termination of the signal, the logic arrangement of FIG. 3 examines the count of the main counter 201 and determines whether either the "Attached or Energized" control signal or the "AFT Energized" control signal is at a high logic level. and the counting of main down counter 201 to selectively generate or not generate appropriate error or "offset" pulses. Third
The logical structure of the diagram will be described in detail below.
IF“周波数測定動作に戻ると、“IFサイクル”信号
は“IF数値選択”制御信号として主マルチプレクサ2
05に供給される。高論理レベルの“■Fサイクル”信
号が発生すると、S−RFF229、233はリセット
され、主マルチプレクサ205に供給される“主チャン
ネル選択”および“帯域番号選択”制御信号を低論理レ
ベルとし、主マルチプレクサ205に供給される“IF
数値選択”信号を高論理レベルにする。従って、主マル
チプレクサ205は論理回路209によって与えられた
例えば366の主IF数値を主ダウン・カウンタ205
のジャム入力に供給する。“IFサイクル”信号が高論
理レベルであるとき、“IFサイクル”信号は低論理レ
ベルになる。従って、補萌マルチプレクサ217は補助
IF数値、例えば4を表わす2進信号を補助ダウン・カ
ウンタ203のジャム入力に供給する。Returning to the IF "frequency measurement operation," the "IF cycle" signal is sent to the main multiplexer 2 as the "IF numerical selection" control signal.
05. When a high logic level “■F cycle” signal is generated, the S-RFFs 229 and 233 are reset, and the “main channel selection” and “band number selection” control signals supplied to the main multiplexer 205 are set to a low logic level, and the main “IF” supplied to multiplexer 205
``Number Select'' signal to a high logic level. Therefore, the main multiplexer 205 transfers the main IF value, for example 366, provided by the logic circuit 209 to the main down counter 205.
feeds the jam input. When the "IF Cycle" signal is at a high logic level, the "IF Cycle" signal is at a low logic level. Therefore, the auxiliary multiplexer 217 provides a binary signal representing the auxiliary IF value, eg, 4, to the jam input of the auxiliary down counter 203.
高論理レベルの“IFカウンタ・プリセット”パルスが
発生されると、このパルスはオア・ゲート239を経て
主ダウン・カウンタ201のプリセット(PR)入力に
供給され、オア・ゲート243を経て補助ダウン・カウ
ンタ203のプリセット(PR)入力に供給される。従
って、主および補助IF数値を表わす2進数値はカウン
タ201、203にそれぞれ負荷される。When a high logic level "IF Counter Preset" pulse is generated, this pulse is applied to the preset (PR) input of the main down counter 201 via OR gate 239 and to the auxiliary down counter via OR gate 243. It is supplied to the preset (PR) input of counter 203. Therefore, binary values representing the main and auxiliary IF values are loaded into counters 201 and 203, respectively.
“IFカウンタ付勢”信号およびIF信号の分周された
もの(fIF/8)はアンド・ゲート253の各入力に
供給される。アンド・ゲート253の出力はオア・ゲー
ト247の第2の入力に供給される。The “IF Counter Enable” signal and the divided version of the IF signal (fIF/8) are provided to each input of AND gate 253. The output of AND gate 253 is provided to the second input of OR gate 247.
高論理レベルの“IF付勢”信号が発生されると、IF
信号の分周されたものはアンド・ゲート253およびオ
ア・ゲート247を経て主ダウン・カウンタ201のク
ロック(C)入力に供給される。IF信号の分周された
各パルスに応答して主ダウン・カウンタ201の計数値
は1つづつ減少される。主カウンタ201の計数値が0
になると常に、補助カウンタ203の計数値が1に達す
るまで高論理レベルの“主計数値=0”信号はアンド・
ゲート249を経て補助ダウン・カウンタ203のクロ
ック(C)入力に供給され、またアンド・ゲート249
およびオア・ゲート239を経てS−RFF241のセ
ット(S)入力に供給される。これによって補助ダウン
・カウンタ203の計数値は1つづつ減少させられ、ま
た帯域番号を表わす2進信号は主カウンタ201に負荷
される。高論理レベルの“IFカウンタ付勢”信号が終
了すると、アンド・ゲート253は分周された局部発振
信号を主ダウン・カウンタ201のクロック(C)入力
から切離す。“IFカウンタ・サンプル”パルスが高レ
ベルの“IFカウンタ付勢”信号の高論理レベルの終了
直後に生ずると、第3図の論理構成は主カウンタ201
の計数値を算定し、適当な誤差パルスを発生するか、両
方の誤差パルスを発生しないかする。When a high logic level “IF Enable” signal is generated, the IF
The divided version of the signal is provided to the clock (C) input of main down counter 201 via AND gate 253 and OR gate 247. In response to each divided pulse of the IF signal, the count of main down counter 201 is decremented by one. The count value of the main counter 201 is 0
Whenever the count value of the auxiliary counter 203 reaches 1, the “main count value = 0” signal at a high logic level is ANDed.
through gate 249 to the clock (C) input of auxiliary down counter 203, and also to AND gate 249.
and is supplied to the set (S) input of S-RFF 241 via OR gate 239. As a result, the count value of the auxiliary down counter 203 is decreased by one, and a binary signal representing the band number is loaded onto the main counter 201. Upon termination of the high logic level "IF Counter Enable" signal, AND gate 253 disconnects the divided local oscillator signal from the clock (C) input of main down counter 201. When the IF COUNTER SAMPLE pulse occurs immediately after the high logic level of the IF COUNTER ENABLE signal, the logic configuration of FIG.
Calculate the count value of and generate an appropriate error pulse or not generate both error pulses.
次に第3図の論理構成について説明する。補助カウンタ
203の計数値が1の期間中に主カウンタ201が計数
値0を横切ると、確定される信号の周波数は高く、もし
0を横切らなければ、周波数は低い。従って、第3図の
論理構成は、補助カウンタ203の計数値が測定期間中
、0であったとき、主カウンタ201の計数値が0に達
したか否かを決定するためのデータ・フリップ−フロッ
プ(DFF)301を含んでいる。Next, the logical configuration of FIG. 3 will be explained. If the main counter 201 crosses the count value 0 while the count value of the auxiliary counter 203 is 1, the frequency of the determined signal is high; if it does not cross 0, the frequency is low. Therefore, the logic configuration of FIG. 3 is such that when the count value of the auxiliary counter 203 is 0 during the measurement period, a data flip is performed to determine whether the count value of the main counter 201 reaches 0 or not. It includes a flop (DFF) 301.
DFF301は、各測定期間の直曲にオア・ゲート30
3を経てリセット(R)入力に供給される高論理レベル
の“LOカウンタ・プリセット”および“IFカウンタ
・プリセット”パルスに応答してリセットされる。DF
F301のデータ(D)入力には“補助計数値=1”信
号が供給され、そのクロック(C)入力に“主計数値=
0”信号が供給される。補助カウンタ203の計数値が
1のとき主カウンタ201が計数値0に達しなければ、
測定期間の終了時に、DFFはリセット状態に留まり、
従って、Q出力に発生する信号は低論理レベルになり、
Q出力に発生する信号は高論理レベルになる。補助カウ
ンタ203の計数値が1になるとき主カウンタ201が
計数値0に達すると、測定期間の終了時にDFF301
はセットされ、従って、そのQ出力に発生する信号は高
論理レベルになり、そのQ出力に発生する信号は低論理
レベルになる。The DFF 301 applies an OR gate 30 to the straight curve in each measurement period.
3 to the RESET (R) input in response to high logic level LO COUNTER PRESET and IF COUNTER PRESET pulses. DF
The “auxiliary count value = 1” signal is supplied to the data (D) input of F301, and the “main count value = 1” signal is supplied to the clock (C) input of F301.
0" signal is supplied. When the count value of the auxiliary counter 203 is 1, if the main counter 201 does not reach the count value 0,
At the end of the measurement period, the DFF remains in the reset state;
Therefore, the signal generated at the Q output will be at a low logic level,
The signal generated at the Q output will be at a high logic level. When the count value of the auxiliary counter 203 reaches 1 and the count value of the main counter 201 reaches 0, the DFF 301 is activated at the end of the measurement period.
is set, so the signal produced on its Q output will be a high logic level and the signal produced on its Q output will be a low logic level.
アンド・ゲート305および307は、合成動作モード
期間中に、LO信号の周波数が高いか低いかすれば、そ
れぞれ“LO高計数値”パルス、あるいは“LO低計数
値”パルスを発生させるために使用される。このため、
“合成付勢”および“LOカウンタ・サンプル”の各信
号はアンド・ゲート305および307の各入力に供給
され、DFF301のQ出力はアンド・ゲート305の
入力に供給され、DFF301のQ出力はアンド・ゲー
ト307の入力に供給される。アンド・ゲート305、
307の出力はオア・ゲート309、311の各第1の
出力にそれぞれされる。第1図の構成のアップ、/ダウ
ン・カウンタ55用の“低計数値”および“高計数値”
誤差パルスはオア・ゲート309、311の出力にそれ
ぞれ発生される。AND gates 305 and 307 are used to generate "LO high count" or "LO low count" pulses, respectively, depending on whether the frequency of the LO signal is high or low, during the composite mode of operation. Ru. For this reason,
The "Synthesis Enable" and "LO Counter Sample" signals are provided to the respective inputs of AND gates 305 and 307, the Q output of DFF 301 is provided to the input of AND gate 305, and the Q output of DFF 301 is provided to the input of AND gates 305 and 307. - Supplied to the input of gate 307. and gate 305,
The output of 307 is applied to each first output of OR gates 309 and 311, respectively. “Low count value” and “High count value” for up/down counter 55 in the configuration of FIG.
Error pulses are generated at the outputs of OR gates 309 and 311, respectively.
アンド・ゲート305および307は、高論理レベルの
“合成付勢”信号および他の2つの入力に応答して付勢
される。LO測定期間中に、LO信号の周波数が高論理
レベルにあると、DFF301はセットされ、そのQ出
力は高論理レベルになり、そのQ出力信号は低論理レベ
ルになる。従って、測定期間の終了直後に正方向“LO
カウンタ・サンプル”パルスが発生すると、これはアン
ド・ゲート305およびORゲート309を経て“高計
数値”誤差パルスとしてアップ/ダウン・カウンタ55
に供給される。LO信号の周波数が低いと、LO測定期
間の終了時に、DFF301はリセット状態に留まり、
そのQ出力信号は低論理レベルに、Q出力信号は高論理
レベルになる。従って、正方向“LOカウンタ・サンプ
ル”パルスが発生すると、それはアンド・ゲート307
およびオア・ゲート311を経て“低計数値”誤差パル
スとしてアップ/ダウン・カウンタ55に供給される。AND gates 305 and 307 are activated in response to a high logic level "synthesis activated" signal and two other inputs. During the LO measurement period, when the frequency of the LO signal is at a high logic level, DFF 301 is set, its Q output is at a high logic level, and its Q output signal is at a low logic level. Therefore, immediately after the end of the measurement period, the positive “LO”
When the "counter sample" pulse occurs, it passes through AND gate 305 and OR gate 309 to the up/down counter 55 as a "high count value" error pulse.
supplied to If the frequency of the LO signal is low, at the end of the LO measurement period, the DFF 301 remains in the reset state;
Its Q output signal will be at a low logic level and its Q output signal will be at a high logic level. Therefore, when a positive going "LO Counter Sample" pulse occurs, it is
and is supplied via OR gate 311 to up/down counter 55 as a "low count" error pulse.
もしLO周波数が正しいと、DFF301はLO測定期
間の終了直前でセットされる。その結果、たとえLO周
波数が正しくても“高計数値”誤差パルスが発生される
。第3図の論理構成は故意にこのように動作するように
構成されており、合成動作モード期間中に常に“低計数
値”あるいは“高計数値”のいずれかが発生されるよう
にしてその同調電圧が常にその最終値をオーバーシュー
トするようにしている。このようにする目的を同調制御
ユニット45の論理構成を参照しつゝ説明する。If the LO frequency is correct, DFF 301 is set just before the end of the LO measurement period. As a result, a "high count" error pulse is generated even if the LO frequency is correct. The logic configuration in Figure 3 is intentionally configured to operate in this way, so that either a "low count value" or a "high count value" is always generated during the composite mode of operation. The tuning voltage always overshoots its final value. The purpose of doing this will be explained with reference to the logical configuration of the tuning control unit 45.
アンド・ゲート313および315は、AFT動作モー
ド期間中に、IF信号の映像搬送波の周波数が低いか高
いかすれば、それぞれ“IF低訃数値”誤差パルス、あ
るいば“IF高計数値”誤差パルスを発生するために使
用される。このため、“AFT付勢”および“IFカウ
ンタ・サンプル”信号はアンド・ゲート313および3
15の各入力に供給され、DFF301のQ出力はアン
ド・ゲート313の入力に結合され、DFF301のQ
出力はアンド・ゲート315の入力に結合されている。AND gates 313 and 315 generate an "IF low count value" error pulse or an "IF high count value" error pulse, respectively, if the frequency of the video carrier wave of the IF signal is low or high during the AFT operation mode. used to generate. Therefore, the "AFT Enable" and "IF Counter Sample" signals are connected to AND gates 313 and 3.
15 inputs, the Q output of DFF301 is coupled to the input of AND gate 313, and the Q output of DFF301 is coupled to the input of AND gate 313.
The output is coupled to the input of AND gate 315.
さらに“主計数値=0”信号を反転するために使用され
ているインバータ317の出力はアンド・ゲート313
の入力に結合されている。アンド・ゲート313および
315の出力はオア・ゲート309および311の各第
2入力に結合されている。Furthermore, the output of the inverter 317 used to invert the "main count value = 0" signal is connected to the AND gate 313.
is connected to the input of The outputs of AND gates 313 and 315 are coupled to respective second inputs of OR gates 309 and 311.
アンド・ゲート313および315はDFF301と協
同して、IF映像搬送波の周波数が低いかあるいは高け
れば、アンド・ゲート305および307と実質的に同
じ態様で、“低計数値”および“高計数値”誤差パルス
を発生する。しかしながら、インバータ317の存在に
よって、主カウンタ210の計数値が0ならば、アンド
・ゲート313が“LOカウンタ・サンプル”パルスを
オア・ゲート309に供給されるのを阻止し、それによ
ってIF測定期間の終了時に、“主計数値=0”が低論
理レベルを持つ。従って、もしIF“映像搬送波周波数
が正しいと、“低計数値”あるいは“高計数値”のいず
れの誤差パルスも発生されない。AND gates 313 and 315 cooperate with DFF 301 to provide a "low count value" and a "high count value" in substantially the same manner as AND gates 305 and 307, if the frequency of the IF video carrier is low or high. Generates an error pulse. However, due to the presence of inverter 317, if the count value of main counter 210 is 0, AND gate 313 prevents the "LO counter sample" pulse from being provided to OR gate 309, thereby interrupting the IF measurement period. At the end of , "major count=0" has a low logic level. Therefore, if the IF "image carrier frequency" is correct, neither "low count" nor "high count" error pulses will be generated.
測定期間の開始時は各分周された信号と同期していない
。従って、測定期間中に主カウンタ201で正しい数の
正方向パルス端縁が計数されても、各分周された信号の
1サイクルに相当する周波数誤差が存在する可能性があ
る。これはLO周波数の測定に対しては±250KHz
の精度に相当し、IF周波数の測定に対しては±31、
25KHzの精度に相当する。これらの“精度はテレビ
ジョン受像機を同調させるのに充分である。周波数測定
の精度は、各プリスケーラの分割係数を減ずることによ
って、あるいは各測定期間の持続期間を増加させること
によって改善される。前者の方法は、周波数サンプラ3
1が処理しなければならない信号の周波数を増加させる
ことになるので、好ましくない。後者はまた、ある状況
の下では前に述べた理由で、■F測定期間がIF映像搬
送波が過変調される可能性のあるテレテキストおよび試
験信号期間中にまで延長されるので、好ましくない。The beginning of the measurement period is not synchronized with each divided signal. Therefore, even if the correct number of positive going pulse edges are counted in the main counter 201 during the measurement period, there may be a frequency error equivalent to one cycle of each divided signal. This is ±250KHz for LO frequency measurements.
corresponds to an accuracy of ±31 for IF frequency measurements,
This corresponds to an accuracy of 25KHz. These "accuracies are sufficient to tune a television receiver. The accuracy of frequency measurements is improved by reducing the division factor of each prescaler or by increasing the duration of each measurement period. The former method uses frequency sampler 3
1 is undesirable because it increases the frequency of the signal that must be processed. The latter is also undesirable since, under certain circumstances and for the reasons mentioned above, the ■F measurement period is extended into the teletext and test signal periods during which the IF video carrier may be overmodulated.
アンド・ゲート319、321およびオア・ゲート32
3は、第2図の構成の検出器213および215と、ま
たDFF301と関連して使用され、AFT、FLL動
作期間中、もしLO周波数が先の合成FLL動作期間中
に予め定められたずれ、例えば±1.25MHzだけ設
定値から変化させられると、“オフセット”パルスを発
生する。L0周波数測定期間中、前に指摘したように、
主ダウン・カウンタ201の各計数値は0.250MH
zの増加に相当する。AND gates 319, 321 and or gates 32
3 is used in conjunction with the detectors 213 and 215 in the configuration of FIG. For example, being varied from the set point by ±1.25 MHz will generate an "offset" pulse. During the L0 frequency measurement period, as pointed out earlier,
Each count value of the main down counter 201 is 0.250MH
Corresponds to an increase in z.
従って、±1.25MHz以上の周波数ずれの検出には
、0の±5計数値内の計数値の検出を必要とする。Therefore, detection of a frequency deviation of ±1.25 MHz or more requires detection of a count value within ±5 count values of 0.
前に述べたように、主ダウン・カウンタ201の計数値
がLO周波数の測定期間の終了時に5以上であると“>
5”検出器213は高論理レベルの“主計数値>5”出
力信号を発生する。“>5”検出器215の出力信号は
アンド・ゲート319の1つの入力に供給される。この
アンド・ゲート319の各地の入力にはまた“AFT付
勢”信号、“IFサイクル”信号、DFF301のQ出
力に発生する信号、および“LOカウンタ・サンプル”
信号も供給される。高論理レベルの“AFT付勢”信号
および高論理レベルの“IFサイクル”信号によって付
勢されると、もし主ダウン・カウンタの計数値がLO周
波数測定期間の終了時に5以上であると、アンド・ゲー
ト319は正方向の“LOカウンタ・サンプル”パルス
に応答して正方向パルスを発生する。主ダウン・カウン
タ201が0にまでカウント・ダウンされた後は、それ
は最大計数値からカウント・ダウンを続けるので、DF
F301のQ出力信号がアンド・ゲート319の入力に
供給することにより、計数値が実際に0よりも5以上大
きくなければ“LOカウンタ・サンプル”パルスに応答
してはアンド・ゲート319によって正方向パルスが発
生されず、また計数値が0を通過することによって測定
期間の終了時に大きな計数値が検出されることに応答し
て上記正方向パルスが発生されることもない。As mentioned earlier, if the count value of the main down counter 201 is greater than or equal to 5 at the end of the LO frequency measurement period,
5'' detector 213 generates a high logic level ``Main Count >5'' output signal. The output signal of ``>5'' detector 215 is fed to one input of AND gate 319. The various inputs of 319 also include the "AFT Enable" signal, the "IF Cycle" signal, the signal generated at the Q output of DFF 301, and the "LO Counter Sample" signal.
A signal is also provided. When activated by a high logic level “AFT Enable” signal and a high logic level “IF Cycle” signal, if the main down counter count is greater than or equal to 5 at the end of the LO frequency measurement period, the AND - Gate 319 generates a positive going pulse in response to the positive going "LO Counter Sample" pulse. After the main down counter 201 counts down to 0, it continues counting down from the maximum count value, so the DF
By feeding the Q output signal of F301 to the input of AND gate 319, if the count value is actually 5 or more greater than 0, in response to the "LO Counter Sample" pulse, the AND gate 319 outputs a signal in the positive direction. No pulse is generated, nor is the forward pulse generated in response to a large count being detected at the end of a measurement period due to the count passing through zero.
また前に述べたように、“最大−4”検出器215は、
0計数値に到達した後、主ダウン・カウンタ201がそ
の計数し得る最大計数値になるならば、高論理レベルの
“主計数値<最大−4”出力を発生し、検出器215は
カウンタ201中の計数値が最大計数値−4よりも低下
するときを検出することによって動作する。検出器21
5の出力信号はアンド・ゲート321の1つの入力に供
給される。Also, as mentioned earlier, the "max-4" detector 215 is
After reaching the 0 count value, if the main down counter 201 reaches its maximum count value, it will generate a high logic level "main count value < maximum - 4" output, and the detector 215 will It operates by detecting when the count value of is lower than the maximum count value -4. Detector 21
The output signal of 5 is fed to one input of AND gate 321.
アンド・ゲート321の他の入力にはまた“AFT付勢
”信号、“IFサイクル信号、DFF301のQ出力に
発生する信号、および“LOカウンタ・サンプル“信号
も供給される。アンド・ゲート321が高論理レベルの
“AFT付勢”信号および高論理レベルの“IFサイク
ル”信号によって付勢されたとき、このアンド・ゲート
321は、LO周波数測定期間の終了時に主ダウン・カ
ウンタ201の計数値が、最大計数値−4よりも小さい
と、正方向の“LOカウンタ・サンプル”パルスに応答
して正方向パルスを発生する。周波数測定動作は、主ダ
ウン・カウンタ201を付勢して比較的大きな数からカ
ウント・ダウンさせることによって開始するので、DF
F301のQ出力信号をアンド・ゲート321の入力に
供給することにより、計数値が予め0を横切らなければ
、従って実際にはOよりも5小さい値(零下5)よシも
大きくなければ、“LOカウンタ・サンプル”パルスに
応答してはアンド・ゲート321によって正方向パルス
が発生されないように保証している。The other inputs of AND gate 321 are also provided with the "AFT ENABLE" signal, the "IF CYCLE signal," the signal generated at the Q output of DFF 301, and the "LO COUNTER SAMPLE" signal. When activated by a high logic level "AFT Activate" signal and a high logic level "IF Cycle" signal, this AND gate 321 indicates that the count value of the main down counter 201 at the end of the LO frequency measurement period is , less than the maximum count value -4, generates a positive going pulse in response to the positive going "LO Counter Sample" pulse.The frequency measurement operation energizes the main down counter 201 to We start by counting down from the number, so DF
By feeding the Q output signal of F301 to the input of AND gate 321, if the count value does not previously cross 0, and therefore is actually no greater than 5 less than O (5 below zero), then " AND gate 321 ensures that no positive going pulses are generated in response to the LO counter sample'' pulse.
アンド・ゲート319および321の出力はオア・ゲー
ト323の各入力に供給される。アンド・ゲート321
および319のいずれか一方の出力に正方向パルスが発
生すると、正方向“オフセット”パルスがオア・ゲート
323の出力に発生する。The outputs of AND gates 319 and 321 are provided to respective inputs of OR gate 323. and gate 321
and 319 causes a positive going "offset" pulse to occur at the output of OR gate 323.
第4a図に示すLOカウンタ“プリセット”、“付勢”
、“サンプル”の各パルスを発生する論理回路が第4図
に示されている。特にインバータ401とアンド・ゲー
ト403はRと2Rのタイミング信号を合成して、“L
Oカウンタ・プリセット”パルスを発生する。2048
マイクロ秒の期間をもったRタイミング信号は“LOカ
ウンタ付勢”信号として使用される。インバータ401
、インバータ405、およびアンド・ゲート407はR
、2R、4Rタイミング信号を合成して“LOカウンタ
・サンプル”パルスを発生する。LO counter “preset” and “activation” shown in Figure 4a
, "sample" pulses is shown in FIG. In particular, the inverter 401 and the AND gate 403 combine the R and 2R timing signals to generate “L”.
Generates “O counter preset” pulse.2048
The R timing signal with a microsecond duration is used as the "LO Counter Enable" signal. Inverter 401
, inverter 405, and AND gate 407 are R
, 2R, and 4R timing signals to generate the "LO Counter Sample" pulse.
第5a図に示すIFカウンダ“プリセット”、“付勢”
、“サンプル”パルス、および“IFサイクル”、“I
Fサイクル”信号を発生するための論理回路構成が第5
図に示されている。次の第5図の説明に当っては、第5
a図および第1図も同時に参照する。IF counter “preset” and “energizing” shown in Figure 5a
, “sample” pulse, and “IF cycle”, “I
The logic circuit configuration for generating the “F cycle” signal is the fifth one.
As shown in the figure. In explaining the following figure 5,
Figure a and Figure 1 are also referred to at the same time.
先に述べたように、第1図の構成の“垂直パルス”検出
器71は、垂直帰線期間中、第1の垂直同期パルスの後
に正方向“垂直”パルス(波形B)を発生する。“垂直
”パルスはDFF501のデータ(D)入力に供給され
る。32マイクロ秒の周期を持つ64Rタイミング信号
(波形C)はDFF501のクロック(C)入力に供給
される。DFF501は、“垂直”パルス(波形B)の
発生後に発生する64Rタイミング信号の第1の正方向
端縁に応答してセットされ、そのQ出力は高論理レベル
になる。As previously mentioned, the "vertical pulse" detector 71 in the configuration of FIG. 1 generates a positive going "vertical" pulse (waveform B) after the first vertical sync pulse during the vertical retrace period. A "vertical" pulse is provided to the data (D) input of DFF 501. A 64R timing signal (waveform C) with a period of 32 microseconds is supplied to the clock (C) input of DFF 501. DFF 501 is set in response to the first positive edge of the 64R timing signal that occurs after the occurrence of the "vertical" pulse (waveform B) and its Q output goes to a high logic level.
DFF501のQ出力はDFF503のD入力に供給さ
れる。64Rタイミング信号はDFF501のC入力に
供給される。“垂直”パルス(波形B)の発生後に発生
する基準信号の第2の正方向端縁に応答してDFF50
3はセットされ、そのQ出力に低論理レベルの信号が発
生される。DFF501のQ出力およびDFF503の
Q出力はナンド・ゲート505の入力に結合されている
。従って、64Rタイミング信号の1サイクルの幅に等
しい幅をもった負方向パルスDが、“垂直”パルス(波
形B)の発生後に生ずる64Rタイミング信号の第1の
正方向端縁の後にナンド・ゲート505の出力に発生す
る。ナンド・ゲート505の出力はインバータ507に
供給され、該インバータ507は負方向パルスDに応答
して正方向の“IFカウンタ・プリセット”パルス(波
形D)を発生する。The Q output of DFF501 is supplied to the D input of DFF503. The 64R timing signal is supplied to the C input of DFF501. DFF 50 in response to the second positive edge of the reference signal that occurs after the occurrence of the "vertical" pulse (waveform B).
3 is set and a low logic level signal is generated on its Q output. The Q output of DFF 501 and the Q output of DFF 503 are coupled to the input of NAND gate 505. Therefore, a negative going pulse D with a width equal to the width of one cycle of the 64R timing signal is applied to the NAND gate after the first positive going edge of the 64R timing signal that occurs after the occurrence of the "vertical" pulse (waveform B). 505 output. The output of NAND gate 505 is provided to inverter 507, which generates a positive-going "IF counter preset" pulse (waveform D) in response to negative-going pulse D.
“IFカウンタ・プリセット”パルスはDFF509の
セット(S)入力に供給される。“IFサイクル”信号
(波形G)はDFF509のQ出力に発生し、“IFサ
イクル”信号はDFF509のQ出力に発生する。正方
向の“IFカウンタ・プリセット”パルスに応答してD
FF509はセットされ、それによって“IFサイクル
”信号ば高論理レべルを持ち、“IFサイクル”信号は
低論理レベルを持つようになる。The "IF Counter Preset" pulse is provided to the set (S) input of DFF 509. An "IF cycle" signal (waveform G) is generated at the Q output of DFF 509, and an "IF cycle" signal is generated at the Q output of DFF 509. D in response to a positive “IF counter preset” pulse.
FF 509 is set so that the "IF Cycle" signal has a high logic level and the "IF Cycle" signal has a low logic level.
負方向パルスDはDFF511のクロック(C)入力に
供給される。高論理レベル(“1”)はDFF511の
D入力に供給される。“IFカウンタ付勢”信号(波形
E)はDFF511のQ出力に発生する。Negative direction pulse D is supplied to the clock (C) input of DFF511. A high logic level (“1”) is provided to the D input of DFF 511. The “IF counter activation” signal (waveform E) is generated at the Q output of DFF 511.
DFF511は負方向パルスDの正方向端に応答してセ
ットされ、DFF511のQ出力に発生する”IFカウ
ンタ付勢”信号を高論理レベルに、そのQ出力に発生す
る信号を低論理レベルにする。DFF 511 is set in response to the positive edge of negative-going pulse D, causing the "IF counter enable" signal generated at the Q output of DFF 511 to be at a high logic level and the signal generated at its Q output to be at a low logic level. .
“IFカウンタ付勢”信号の高論理レベルの期間、すな
わちIF測定期間の持続期間は4段2進カウンタ513
によって決定される。“IFカウンタ・プリセット”パ
ルスはカウンタ513のリセット(R)入力に供給され
、測定期間に先立ってこれを0計数状態にリセットする
。その後、カウンタ513はそのクロック(C)入力に
供給される641(タイミング信号のパルスを計数する
。64Rタイミング信号が8周期計数されると、その4
段(Q4)出力に高論理レベルが現われる。カウンタ5
13のQ4出力はDFF511のリセット(R)入力に
供給される。カウンタ513のQ4出力に発生する高論
理レベルの信号に応答して、DFF511はリセットさ
れ、そのQ出力に発生される“IFカウンタ付勢”信号
を、IF測定期間を終了させる低論理レベルにする。6
4Rタイミンク信号の各周期は32マイクロ秒の長さで
あるので、IF測定期間は8×32すなわち256マイ
クロ秒の長さである。“IFカウンタ・プリセット”パ
ルスはカウンタ513のリセット(R)入力に供給され
、このカウンタ513を測定に先立って0計数状態にリ
セットする。The period of high logic level of the “IF counter enable” signal, that is, the duration of the IF measurement period is determined by the four-stage binary counter 513.
determined by An "IF counter preset" pulse is applied to the reset (R) input of counter 513 to reset it to a zero counting state prior to the measurement period. The counter 513 then counts the pulses of the 641 (timing signal) supplied to its clock (C) input. When the 64R timing signal has been counted for 8 periods, the 4
A high logic level appears at the stage (Q4) output. counter 5
The Q4 output of No. 13 is supplied to the reset (R) input of DFF511. In response to the high logic level signal generated at the Q4 output of counter 513, DFF 511 is reset to bring the "IF Counter Enable" signal generated at its Q output to a low logic level which terminates the IF measurement period. . 6
Since each period of the 4R timing signal is 32 microseconds long, the IF measurement period is 8x32 or 256 microseconds long. An "IF counter preset" pulse is applied to the reset (R) input of counter 513 to reset this counter 513 to a zero counting state prior to measurement.
“IFカウンタ・サンプル”パルス(波形F)はDFF
515、アンド・ゲート517、およびインバータ51
9によって発生される。DFF511のQ出力信号(E
)はDFF515のクロック(C)入力に供給される。“IF counter sample” pulse (waveform F) is DFF
515, AND gate 517, and inverter 51
Generated by 9. Q output signal of DFF511 (E
) is supplied to the clock (C) input of DFF515.
高論理レベル(“1”)の信号はDFF515のデータ
(D)入力に供給される。DFF515のQ出力はアン
ド・ゲート517の1つの入力に供給される。64Rタ
イミング信号はインバータ519によって反転され、生
成された信号はアンド・ゲート517の他の入力に供給
される。測定期間が終了したとき、DFF511のQ出
力に発生する正方向端縁に応答して、DFF515のQ
出力にアンド・ゲート517を付勢する高論理レベルの
信号が発生される。カウンタ513の第1段の出力(Q
l)に発生する信号はDFF515のリセット(R)入
力に供給される。従って、DFF515はリセットされ
、それによってIF測定期間の終了後64Rタイミング
信号の1サイクルで、そのQ出力に発生する高論理レベ
ルの信号を終了させ、アンド・ゲート517を消勢させ
る。かくして、IF測定期間の終了後、64Rタイミン
グ信号の1パルスを“IFカウンタ・サンプル”パルス
としてアンド・ゲート517の出力に通過させるために
該アンド・ゲート517は付勢される。A high logic level (“1”) signal is provided to the data (D) input of DFF 515. The Q output of DFF 515 is provided to one input of AND gate 517. The 64R timing signal is inverted by inverter 519 and the generated signal is provided to the other input of AND gate 517. At the end of the measurement period, in response to a positive edge occurring at the Q output of DFF 511, the Q of DFF 515
A high logic level signal is generated which activates AND gate 517 at the output. The output of the first stage of the counter 513 (Q
The signal generated at 1) is fed to the reset (R) input of DFF 515. Therefore, DFF 515 is reset, thereby terminating the high logic level signal generated at its Q output and disabling AND gate 517 one cycle of the 64R timing signal after the end of the IF measurement period. Thus, after the IF measurement period ends, AND gate 517 is activated to pass one pulse of the 64R timing signal to the output of AND gate 517 as an "IF counter sample" pulse.
“IFカウンタ・サンプル”パルスはインバータ521
に供給される。DFF509のデータ(D)入力には低
論理レベル(“0”)の信号が供給される。“IF counter sample” pulse is inverter 521
supplied to A low logic level (“0”) signal is supplied to the data (D) input of the DFF 509.
従って、“IFカウンタ・サンプル”パルスの負方向端
縁に応答してDFF509はリセットされ、それによっ
てQ出力に発生する“IFサイクル”信号を低論理レベ
ルにし、そのQ出力に発生する“IFサイクル”信号を
高論理レベルにする。Therefore, in response to the negative edge of the IF COUNTER SAMPLE pulse, the DFF 509 is reset, thereby causing the IF CYCLE signal present at the Q output to be at a low logic level, and the IF CYCLE signal present at the Q output to be at a low logic level. “Bring the signal to a high logic level.
“合成付勢”信号はDFF501および509のリセッ
ト(R)入力に供給される。高論理レベルの“合成付勢
”信号は、合成動作モードの期間中IFカウンタ“プリ
セット”、“付勢”、および“サンプル”パルスを発生
するのを阻止し、また“IFサイクル”信号が高論理レ
ベルとなるようにする。A "synthetic enable" signal is provided to the reset (R) inputs of DFFs 501 and 509. A high logic level “Synthesizing Enable” signal prevents the generation of IF counter “Preset,” “energizing,” and “Sample” pulses during the synthetic mode of operation, and the “IF Cycle” signal is high. Make it at a logical level.
第1図および第5図にブロックとして示した垂直同期パ
ルス検出器71の論理回路を第6図に示す。The logic circuit of vertical synchronization pulse detector 71 shown as a block in FIGS. 1 and 5 is shown in FIG.
第6図の論理回路の動作を第6a図に示す波形を参照し
つゝ説明する。The operation of the logic circuit of FIG. 6 will be explained with reference to the waveforms shown in FIG. 6a.
第6図に示す垂直同期パルス検出器の1の構成は2個の
2段リセット可能2進カウンタ601および603を含
んでいる。8マイクロ秒の周期をもっだ256Rタイミ
ング信号はカウンタ601および603のクロック(C
)入力に供給される。水平および垂直同期パルス、等化
パルスを含む複合同期信号は、カウンタ601のリセッ
ト(R)入力およびインバータ605の入力に供給され
る。インバータ605の出力
はカウンタ603のリセット(R)入力に供給される。One configuration of the vertical sync pulse detector shown in FIG. 6 includes two two-stage resettable binary counters 601 and 603. The 256R timing signal, which has a period of 8 microseconds, is used as the clock for counters 601 and 603 (C
) is supplied to the input. A composite sync signal, including horizontal and vertical sync pulses and equalization pulses, is provided to the reset (R) input of counter 601 and to the input of inverter 605. The output of inverter 605 is supplied to the reset (R) input of counter 603.
インバータ605の出力信号である連続する正方向の比
較的狭いパルス相互間の期間は、垂直帰線期間中に発生
する比較的幅の広い正方向垂直同期パルスの持続期間に
相当する。第6a図から明らかなように、1垂直同期パ
ルスの持続期間は256Rタイミング信号のほゞ連続す
る3サイクルの期間に相当する。カウンタ603は、イ
ンバータ605の出力信号の各正方向パルスの高論理レ
ベルに応答してリセット状態に保持される。従って、3
個の正方向クロック・パルスがカウンタ603によって
連続する正方向リセットパルス間で計数されると、垂直
同期パルスの存在が指示される。これの発生を検出する
ために、カウンタ603の第1段および第2段の出力Q
1およびQ2はアンド・ゲート607の入力に供給され
る。カウンタ603のQ1およびQ2出力に発生する信
号が共に高論理レベルにあるとき、アンド・ゲート60
7はその出力に高論理レベルの出力を発生する。アンド
・ゲート607の出力はS−RFF609のセット(S
)入力に供給される。アンド・ゲート607の出力に発
生する高論理レベルの信号によってSRFF609はセ
ットされ、そのQ出力は高論理レベルになる。S−RF
F′609のQ出力はアンド・ゲート613の1つの入
力に結合されている。“同期有効性”検出器615の出
力はアンド・ゲート613の他の入力に結合されている
。以下に述べるように、S−RFF609がセットされ
、“同期有効性”検出器615の出力に高論理レベルの
信号が発生されると、アンド・ゲート613の出力に“
垂直”パルスが発生する。The period between consecutive relatively narrow positive going pulses of the output signal of inverter 605 corresponds to the duration of the relatively wide positive going vertical sync pulses that occur during the vertical retrace interval. As can be seen from Figure 6a, the duration of one vertical sync pulse corresponds to the duration of three approximately consecutive cycles of the 256R timing signal. Counter 603 is held in a reset state in response to the high logic level of each positive going pulse of the output signal of inverter 605. Therefore, 3
The presence of a vertical sync pulse is indicated when positive clock pulses are counted by counter 603 between successive positive reset pulses. To detect this occurrence, the outputs Q of the first and second stages of counter 603
1 and Q2 are provided to the inputs of AND gate 607. When the signals appearing at the Q1 and Q2 outputs of counter 603 are both at high logic levels, AND gate 60
7 produces a high logic level output at its output. The output of the AND gate 607 is the set of S-RFF 609 (S
) is supplied to the input. A high logic level signal generated at the output of AND gate 607 sets SRFF 609 and its Q output becomes a high logic level. S-RF
The Q output of F' 609 is coupled to one input of AND gate 613. The output of "sync validity" detector 615 is coupled to the other input of AND gate 613. As described below, when S-RFF 609 is set and a high logic level signal is generated at the output of "sync validity" detector 615, "
A “vertical” pulse is generated.
第6a図から明らかなように、連続する比較的狭い正方
向の後置等化パルス相互間の期間は、連続する比較的狭
い正方向の前置等化パルス相互間の期間と同様に、25
6Rタイミング信号の3個の連続するサイクルの持続期
間にほゞ相当する。カウンタ601およびアンド・ゲー
ト611は、カウンタ603およびアンド・ゲート60
7と同じように配列されており、2つの連続する正方向
後置パルス相互間で3個のパルスが計数されると高論理
レベルの信号を発生し、それによって後置等化パルス期
間の開始を検出する。アンド・ゲート611の出力S−
RFF609をリセットするためにそのリセット(R)
入力に結合されており、それによってS−RFF609
のQ出力に発生していた高論理レベル状態を終了させる
。As can be seen from FIG. 6a, the period between successive relatively narrow positive-going post-equalization pulses is similar to the period between successive relatively narrow positive-going pre-equalization pulses.
Approximately corresponds to the duration of three consecutive cycles of the 6R timing signal. Counter 601 and AND gate 611 are similar to counter 603 and AND gate 60.
7 and generates a high logic level signal when three pulses are counted between two successive positive going post-pulses, thereby starting the post-equalizing pulse period. Detect. Output S- of AND gate 611
Reset(R) to reset RFF609
input and thereby S-RFF609
Terminates the high logic level condition that was occurring on the Q output of .
ビデオ・ゲームのような或る種のRFテレビジョン信号
源は前置等化および後置等化パルスを発生しない。しか
しながら、第6図に示す回路構成は、連続する後置等化
パルスではなく連続する水平同期パルス間でカウンタ6
01によって3個のクロック・パルスが計数されたとき
S−RFF609がリセットされる点を除けば実質的に
同じように動作することができる。Some RF television signal sources, such as video games, do not generate pre- and post-equalization pulses. However, the circuit configuration shown in FIG.
It can operate in substantially the same way except that S-RFF 609 is reset when three clock pulses are counted by 01.
同期有効性検出器615は複合同期信号が正しく且つ比
較的雑音が存在しないとき、この複合同期信号に応答し
てアンド・ゲート613を付勢する高論理レベルの出力
信号を発生し、アンド・ゲート613は“垂直”パルス
を発生する。このため、同期有効性検出器615を単な
る平均検波器によって構成することができる。複合同期
信号の周波数および周期を検査し、その有効性を決定す
る同期有効性検出器615の他の適当な形式のものが、
1981年5月8日付で米国において出願され、本願出
願人と同ジアールシーエーコーポレーションに譲渡され
た米国特許出願第261,449号(特願昭57−75
042号、特開昭57194683−号に対応)明細書
中に示されている。比較的雑音のない環境のもとでは、
検出器615とアンド・ゲート613とを省略すること
ができる。この場合、“垂直”パルスは直接S−RFF
609のQ出力に発生する。Sync validity detector 615 generates a high logic level output signal that energizes AND gate 613 in response to the composite sync signal when the composite sync signal is correct and relatively free of noise; 613 generates a "vertical" pulse. Therefore, the synchronization validity detector 615 can be configured by a simple average detector. Other suitable types of synchronization validity detectors 615 that examine the frequency and period of the composite synchronization signal to determine its validity include:
U.S. Patent Application No. 261,449, filed in the United States on May 8, 1981, and assigned to the applicant and GRA Corporation.
No. 042, corresponding to Japanese Patent Application Laid-Open No. 57194683). In a relatively noise-free environment,
Detector 615 and AND gate 613 can be omitted. In this case, the “vertical” pulse is directly connected to the S-RFF
609's Q output.
次に第8図を参照して、2進率マルチプライヤ(BRM
)57、低域通過フィルタ59およびアップ−ダウン・
カウンタ55を含む構成の実施例を説明する。Next, referring to FIG. 8, the binary rate multiplier (BRM
) 57, low-pass filter 59 and up-down filter
An example of a configuration including the counter 55 will be described.
BRM57の段数は、同調電圧の段数が再生された映像
中に可視的な干渉を生じさせるLO周波数の段を生じさ
せることがないように選定される。The number of stages of the BRM 57 is selected such that the number of tuning voltage stages does not create LO frequency stages that cause visible interference in the reproduced video.
一例として、このためには14段が適当であることが判
った。BRM57用のクロック信号の周波数は、AFT
動作モード期間中に、BRM57がその動作サイクルを
完了し、また同調電圧がAFT動作モード期間中の各フ
ィールド毎に生ずる誤差パルス間で変化するのに充分な
時間を与えるように選定されている。第1図に例として
示すように、4MHzはこの目的に適していることが判
った。上に示したように、合成動作モードは粗同調期間
、中間同調期間、微同調期間に分割されており、その各
々において変化し得るBRMの状態の数は4MHzのク
ロック信号が、同調電圧が誤差パルス間で変化し得るの
に充分な時間を与えることができるようにするために制
限されている。さらに、BRM57用として4MHzの
クロックを選択することにより、第8図に示すように低
域通過フィルタ(LPF)59を構成する抵抗器および
キャパシタとして実際的な値のものを使用することがで
き、またこのことは同調電圧の最悪の場合のリブルが可
視的な干渉を生じさぜる可能性のある動揺(例えば50
KHの動揺)よりも遥かに小さいLO周波数の動揺を生
じさせるものであることと全く矛盾しない。As an example, 14 stages have been found to be suitable for this purpose. The frequency of the clock signal for BRM57 is AFT
During the operating mode, the selection is made to allow sufficient time for the BRM 57 to complete its operating cycle and for the tuning voltage to change between the error pulses that occur for each field during the AFT operating mode. As shown by way of example in FIG. 1, 4 MHz has been found to be suitable for this purpose. As shown above, the composite operating mode is divided into a coarse tuning period, an intermediate tuning period, and a fine tuning period, and the number of states of the BRM that can change in each of them is 4 MHz clock signal, tuning voltage error, It is limited to allow enough time to change between pulses. Furthermore, by selecting a 4 MHz clock for the BRM 57, practical values can be used for the resistors and capacitors constituting the low pass filter (LPF) 59, as shown in FIG. This also means that the worst-case ribble of the tuning voltage can cause perturbations (e.g. 50
This is consistent with the fact that the LO frequency oscillation is much smaller than the LO frequency oscillation (KH oscillation).
BRM57は、アメリカ合衆国ソマービルにあるアール
シーエーコーポレーションより発売されているCD40
89集債回路2進率マルチプライヤと同様な形態で構成
される。BRM57 is a CD40 manufactured by RCIA Corporation located in Somerville, USA.
It is constructed in a similar manner to the 89 bond collection circuit binary rate multiplier.
第8図に示す低域通過フィルタの実施例を参照する。B
RM57の出力信号はアンド・ゲート801および80
3の第1の入力に供給される。“合成付勢”制御信号は
アンド・ゲート801の第2の入カに供給され、”AF
T付勢”信号はアンド・ゲート803の第2の入力に供
給される。合成動作モード期間中、“合成付勢”信号は
高論理レベルになり、それによってアンド・ゲート80
1は付勢され、DRM57の出力信号を、抵抗器805
とキャパシタ807とからなる低域通過フィルタ59の
第1の低域通過フィルタ部分に供給する。AFT動作モ
ード期間中は、“AFT付勢”信号は高論理レベルにな
り、アンド・ゲート803を付勢してBRM57の出力
信号を、抵抗器809とキャパシタ807とからなる低
域通過フィルタ59の第2の低域通過フィルタ部分に供
給する。抵抗器805、809およびキャパシタ807
の接続点は、第1図に関して説明したように、低域通過
フィルタ59によって生成されたDC電圧を増幅する増
幅器61の入力に供給される。Reference is made to the embodiment of the low pass filter shown in FIG. B
The output signal of RM57 is connected to AND gates 801 and 80.
3 is fed to the first input. The “composite activation” control signal is provided to the second input of AND gate 801, and the “AF
The "T Enable" signal is provided to the second input of AND gate 803. During the composite mode of operation, the "Synthesis Enable" signal is at a high logic level, thereby causing AND gate 80 to
1 is energized and transfers the output signal of the DRM 57 to the resistor 805.
and a capacitor 807. During the AFT mode of operation, the “AFT Enable” signal goes to a high logic level, energizing AND gate 803 to route the output signal of BRM 57 to low pass filter 59 consisting of resistor 809 and capacitor 807. A second low-pass filter section is supplied. Resistors 805, 809 and capacitor 807
is fed to the input of an amplifier 61 which amplifies the DC voltage produced by the low-pass filter 59, as described with respect to FIG.
低域通過フィルタ59は単に2個の抵抗器とキャパシタ
とからなる比較的簡単な構造であるので、一般に位相ロ
ック・ループ同調制御装置で使用されているより複雑な
活性低域通過フィルタ装置の費用を相殺するのに充分な
費用の節約が達成される。Because the low-pass filter 59 is a relatively simple structure consisting of just two resistors and a capacitor, it eliminates the cost of more complex active low-pass filter systems commonly used in phase-locked loop tuning control systems. Sufficient cost savings are achieved to offset the
第8図に示すアップ/ダウン・カウンタ55の実施例は
14段カウンタ構成からなり、2段のアップ/ダウン・
カウンタ55a、4段アップ/ダウン・カウンタ55b
、4段アップ/ダウン・カウンタ55C、および4段ア
ップ/ダウン・カウンタ55dが縦続接続されている。The embodiment of the up/down counter 55 shown in FIG. 8 has a 14-stage counter configuration, and has two stages of up/down counters.
Counter 55a, 4-stage up/down counter 55b
, a four-stage up/down counter 55C, and a four-stage up/down counter 55d are connected in cascade.
そして、アップ/ダウン・カウンタ55a、55b、5
5cの各キャリィ・アウト(CO)出力はそれぞれオア
・ゲート811a、811b、811cを経てアップ/
ダウン・カウンタ55b、55c、.55dのキャリィ
・イン(CI)入力に結合されている。カウンタ55a
乃至55dはアールシーエーコーポレーションより発売
されているCD4516集積回路2進アップ/ダウン・
カウンタと同様な形態で構成される。And up/down counters 55a, 55b, 5
Each carry-out (CO) output of 5c goes up/down through OR gates 811a, 811b, and 811c, respectively.
Down counters 55b, 55c, . 55d's carry-in (CI) input. counter 55a
55d to 55d are CD4516 integrated circuit binary up/down circuits sold by RCA Corporation.
It is configured in a similar form to a counter.
周波数サンプラ30からの“低計数値”あるいは”高計
数値”誤差パルスは、ノア・ゲート813を経てアップ
/ダウン・カウンタ55dのクロック(C)入力に直接
供給され、またノア・ゲート813およびアンド・ゲー
ト815c、815bおよび815aを経てアップ/ダ
ウン・カウンタ55c、55b、55aのクロック入力
に選択的に供給される。“粗同調”、“中間同調”およ
び“微同調”制御信号はインバータ817c,817b
および817aによって反転され、反転によって生成さ
れた信号はそれぞれアンド・ゲート815c、815b
、815aの入力に供給される。従って、アンドゲート
815c、815b、815aは、同調制御ユニット4
5によって発生される高論理レベルの“粗同調”、“中
間同調”、および“徽同調”制御信号に応答して、各フ
ロック入力に誤差パルスを供給するのを選択的に阻止さ
れる。The "low count value" or "high count value" error pulse from frequency sampler 30 is fed directly to the clock (C) input of up/down counter 55d via NOR gate 813, and also to the clock (C) input of up/down counter 55d. - selectively fed to clock inputs of up/down counters 55c, 55b, 55a via gates 815c, 815b and 815a; "Coarse tuning", "intermediate tuning" and "fine tuning" control signals are provided by inverters 817c and 817b.
and 817a, and the signals generated by the inversion are inverted by AND gates 815c and 815b, respectively.
, 815a. Therefore, the AND gates 815c, 815b, 815a are connected to the tuning control unit 4.
In response to high logic level "Coarse Tune", "Medium Tune", and "Full Tune" control signals generated by the Flock 5, the error pulses are selectively inhibited from being applied to each Flock input.
“粗同調”制御信号が高論理レベルのときは、アンド・
ゲート815c、815b、815aは消勢され、誤差
パルスはカウンタ55dのクロック入力にのみ供給され
る。“中間同調”制御信号が高論理レベルのときは、ア
ンド・ゲート815bと815aとが消勢され、誤差パ
ルスはカウンタ55dおよび55cのクロック入力にの
み供給される。“微同調”制御パルスが高論理レベルの
ときは、アンド・ゲート815aが消勢され、誤差パル
スはカウンタ55d,55c、55bのクロック入力に
のみ供給される。“粗同調”、“中間同調”、“微同調
”制御信号のいずれもが高論理レベルでないときは、誤
差パルスはすべてのカウンタ55d、55c、55b、
55aのクロック入力に供給される。“粗同調”、“中
間同調”、“微同調”制御信号はまたオア・ゲート81
1c、811b、811aにも供給され、高論理レベル
にあるとき、カウンタ55d、55c、55bのそれぞ
れのキャリィ・イン入力に高論理レベルのキャリィ・イ
ン信号を供給する。第9図の構成に関してさらに詳細に
示すように、同調制御ユニット43の構成は“粗同調”
、“中間同調”、“微同調”の制御信号が第9a図に示
すように連続する期間中、高論理レベルを持つようにす
る。AFT動作モード期間中、カウンタ55の全14ビ
ットの解像力が得られるようにすべての制御信号は低論
理レベルを持つようにされる。When the “Coarse Tuning” control signal is at a high logic level, the AND
Gates 815c, 815b, 815a are deactivated and the error pulse is provided only to the clock input of counter 55d. When the "Intermediate Tuning" control signal is at a high logic level, AND gates 815b and 815a are disabled and error pulses are provided only to the clock inputs of counters 55d and 55c. When the "fine tune" control pulse is at a high logic level, AND gate 815a is disabled and the error pulse is provided only to the clock inputs of counters 55d, 55c, and 55b. When none of the "coarse tuning", "intermediate tuning", and "fine tuning" control signals are at a high logic level, the error pulse is applied to all counters 55d, 55c, 55b,
55a's clock input. The “coarse tune”, “medium tune”, and “fine tune” control signals are also provided by the OR gate 81.
1c, 811b, and 811a, and when at a high logic level, provides a high logic level carry-in signal to the respective carry-in inputs of counters 55d, 55c, and 55b. As shown in more detail with respect to the configuration of FIG. 9, the configuration of the tuning control unit 43 is "coarse tuning".
, "medium tune" and "fine tune" control signals have a high logic level during successive periods as shown in FIG. 9a. During the AFT mode of operation, all control signals are forced to have a low logic level so that the full 14 bits of resolution of counter 55 are available.
S−RFF819のセット(S)入力に“高計数値”誤
差パルスが供給され、そのリセット(R)入力に“低計
数値”誤差パルスが供給され、そのQ出力はカウンタ5
5a乃至55dの1“アップ/ダウン”制御入力に結合
されている。“高計数値”誤差パルスが発生されると、
S−RFF819はセットされ、そのQ出力は高論理レ
ベルになる。“低計数値”誤差パルスが発生されると、
S−RFF819はリセットされ、そのQ出力は低論理
レベルになる。A “high count value” error pulse is supplied to the set (S) input of S-RFF819, a “low count value” error pulse is supplied to its reset (R) input, and its Q output is supplied to the counter 5.
5a through 55d are coupled to one "up/down" control input. When a “high count value” error pulse is generated,
S-RFF 819 is set and its Q output goes to a high logic level. When a “low count value” error pulse is generated,
S-RFF 819 is reset and its Q output goes to a low logic level.
S−RFF819のQ出力に高論理レベルが現われると
、カウンタ55a乃至55dは誤差パルスに応答して増
加させられる。S−RFF819のQ出力に低論理レベ
ルが現われると、カウンタ55a乃至55dは誤差パル
スに応答して減少される。When a high logic level appears at the Q output of S-RFF 819, counters 55a-55d are incremented in response to the error pulse. When a low logic level appears at the Q output of S-RFF 819, counters 55a-55d are decremented in response to the error pulse.
第1図にブロックの形で示す同調制御論理ユニット45
の論理構成の一例が第9図に示されている。Tuning control logic unit 45 shown in block form in FIG.
An example of the logical configuration of is shown in FIG.
第9図の論理構成の動作を第9a図に示す波形を参照し
つゝ説明する。The operation of the logic configuration shown in FIG. 9 will be explained with reference to the waveforms shown in FIG. 9a.
第9図の構成において、アンド・ゲート901、DFF
903および905からなる論理構成は“LOカウンタ
・プリセット”パルスの1個を選択し、新しいチャンネ
ルが選択されたとき、高論理レベルの新しいチャンネル
”信号が発生された後に“開始”パルスを発生せる。ア
ンド・ゲート901はDFF903のQ出力およびDF
F905のQ出力に発生する信号に応答して、第9a図
に示すように丁度1個の“プリセット”パルスがその入
力から出力へ“開始”パルスとして供給されるのに充分
な期間中、付勢される。In the configuration of FIG. 9, AND gate 901, DFF
The logic configuration consisting of 903 and 905 selects one of the "LO Counter Preset" pulses and generates a "Start" pulse after a high logic level "New Channel" signal is generated when a new channel is selected. .AND gate 901 connects the Q output of DFF 903 and DF
In response to a signal developed at the Q output of F905, the output is applied for a sufficient period of time so that exactly one "preset" pulse is applied from its input to its output as a "start" pulse as shown in Figure 9a. Forced.
“開始”パルスはS−RFF907の1個のセット(S
)入力に供給され、該S−RFF907はその“開始”
パルスに応答してそのQ出力に高論理レベルの“合成付
勢”信号を発生する。“開始”パルスはまたS−RFF
909および911の各セット(S)入力にも供給され
、これらのS−RFFはアンド・ゲート913と協同し
て第9a図に示すように1個の“LOカウンタ・サンプ
ル”パルスをまたいで広がる正方向”リセット”パルス
を発生する。The “start” pulse is one set of S-RFF907 (S
) input, and the S-RFF 907 receives its “start” input.
It generates a high logic level "synthesis enable" signal at its Q output in response to a pulse. The “start” pulse is also S-RFF
Also fed to each set (S) input of 909 and 911, these S-RFFs cooperate with AND gate 913 to spread across one "LO Counter Sample" pulse as shown in Figure 9a. Generates a positive “reset” pulse.
これの目的については以下に述べる。The purpose of this is discussed below.
S−RFF915、DFF917およびDFF919は
、ノア・ゲート921、排他的オア・ゲート923、ノ
ア・ゲート925と協同して第8図に示す回路に供給さ
れる“粗同調”、“中間同調”、および“微同調”制御
信号を発生する。特に“粗同調”制御信号は“新しいチ
ャンネル”信号に応答して高論理レベルを持つようにさ
れ、その後、LO周波数サンプラ31よって検出される
周波数誤差の形の各変化に応答して“中間同調”および
“微同調”制御信号は動作過程(シーケンス)で1度高
論理レベルを持つようにされる。こゝで、上記の周波数
誤差は“低計数値”および“高計数値”パルスの対応す
る交互の発生によって表わされる。S-RFF 915, DFF 917, and DFF 919 cooperate with NOR gate 921, exclusive-OR gate 923, and NOR gate 925 to provide "coarse tuning,""intermediatetuning," and Generates a “fine tuning” control signal. In particular, the "coarse tune" control signal is made to have a high logic level in response to the "new channel" signal, and thereafter the "intermediate tune" control signal is made to have a high logic level in response to the "new channel" signal, and then in response to each change in the shape of the frequency error detected by the LO frequency sampler 31. ” and “fine tuning” control signals are made to have a high logic level once in the operating sequence. The frequency error mentioned above is now represented by the corresponding alternating occurrence of "low count" and "high count" pulses.
次に第9図に示す構成を参照する。周波数サンプラ30
によって発生される“高計数値”および“低計数値”誤
差パルスはS−RFF915のセット(S)およびリセ
ット(R)入力にそれだれ供給される。S−RFF91
5のQおよびQ出力はDFF917および919のクロ
ック(C)入力にそれぞれ供給される。DFF917お
よび919の各Q出力とD入力とは結合されていて、D
FF917および919をトグル・フリップ−フロップ
として配列している。“リセット”パルスはDFF91
7および919のリセット入力に供給される。S−RF
F907のQ出力に発生する“AFT付勢”信号はDF
F917および919のセット入力に供給される。DF
F917のQ出力に発生する出力信号Aは、ノア・ゲー
ト921の第1入力および排他的オア(XOH)ゲート
923の第1入力に供給され、またDFF917のQ出
力に発生する信号Aはノア・ゲート925の第1入力に
供給される。DFF919のQ出力に発生する信号Bは
ノア・ゲート921の第2入力および排他的オア・ゲー
ト923の第2入力に供給され、またDFF919のQ
出力に発生する信号Bは排他的オア・ゲート925の第
2入力に供給される。“AFT付勢”信号はノア・ゲー
ト925の第3入力に供給される。Next, reference will be made to the configuration shown in FIG. Frequency sampler 30
The "high count" and "low count" error pulses generated by are fed to the set (S) and reset (R) inputs of S-RFF 915, respectively. S-RFF91
The Q and Q outputs of DFFs 917 and 919 are supplied to the clock (C) inputs of DFFs 917 and 919, respectively. The Q outputs and D inputs of DFFs 917 and 919 are coupled, and the D
FFs 917 and 919 are arranged as a toggle flip-flop. “Reset” pulse is DFF91
7 and 919 reset inputs. S-RF
The “AFT activation” signal generated at the Q output of F907 is DF
Supplied to set inputs of F917 and 919. DF
The output signal A produced at the Q output of F917 is fed to the first input of NOR gate 921 and the first input of exclusive OR (XOH) gate 923, and the signal A produced at the Q output of DFF 917 is fed to the first input of NOR gate 921 and the first input of exclusive OR (XOH) gate 923. A first input of gate 925 is provided. The signal B generated at the Q output of DFF 919 is provided to the second input of NOR gate 921 and the second input of exclusive OR gate 923, and is also applied to the Q output of DFF 919.
The signal B generated at the output is provided to the second input of exclusive-OR gate 925. The “AFT Enable” signal is provided to the third input of NOR gate 925.
AFT動作モード期間中、”AFT付勢”信号が高論理
レベルにあるとき、ノア・ゲート925は上記高論理レ
ベルの“AFT付勢”信号に応答してその出力は常に低
論理レベルになるので、AおよびB信号には応答するこ
とができない。合成モード動作期間中は、“AFT付勢
”信号が低論理レベルにあるとき、ノア・ゲート925
はAおよびB信号のレベルに応答するようになる。“粗
同調”信号のノア・ゲート921の出力に発生する。“
中間同調”信号は排他的オア・ゲート923の出力に発
生する。“微同調”信号はノア・ゲート925の出力に
発生する。During the AFT operating mode, when the "AFT Enable" signal is at a high logic level, the NOR gate 925 responds to the high logic level "AFT Enable" signal so that its output is always at a low logic level. , A and B signals. During synthesis mode operation, when the “AFT Enable” signal is at a low logic level, the NOR gate 925
becomes responsive to the levels of the A and B signals. A "coarse tune" signal is generated at the output of NOR gate 921. “
A "medium tune" signal is generated at the output of exclusive OR gate 923. A "fine tune" signal is generated at the output of NOR gate 925.
高論理レベルの“新しいチャンネル”信号に応答して発
生される正方向“リセット”パルスはDFF917およ
び919の双方をリセットにする。その結果、信号Aお
よびBは正方向の“リセツット”パルスに応答して共に
低論理レベルになり、ノア・ゲート921の出力に発生
する“粗同調”信号の高論理レベルになる。同時に排他
的オア・ゲート923の出力に発生する“中間同調”信
号は低論理レベルになり、オア・ゲート925の出力に
発生する“微同調”信号は低論理レベルになる。A positive going "reset" pulse generated in response to a high logic level "new channel" signal resets both DFFs 917 and 919. As a result, signals A and B are both at a low logic level in response to the positive going "reset" pulse, resulting in a high logic level of the "coarse tune" signal produced at the output of NOR gate 921. At the same time, the "medium tune" signal produced at the output of exclusive OR gate 923 goes to a low logic level, and the "fine tune" signal produced at the output of OR gate 925 goes to a low logic level.
粗同調期間中は、局部発振信号の周波数はそれがあるべ
き周波数よりも高いかあるいは低く、“低計数値“ある
いは“高計数値”のいずれかの誤差パルスが連続的に発
生される。一例として、新しいチャンネルが選択された
後、LO周波数がその本来の周波数よりも低いと仮定す
ると、第9a図に示すように“低計数値”の誤差パルス
が発生される。その後、LO周波数サンプル31はアッ
プ/ダウン・カウンタ55、DRM57、LPF59お
よび増幅器61と協同して動作し、同調電圧、従ってL
O周波数を高める。LO信号の周波数がその最終値すな
わち正しい値をオーバーシュートすると、“低計数値”
誤差パルスよりも“高計数値“誤差パルスが発生される
。これはS−RFF915をリセットし、それによって
そのQ出力に正方向パルスを発生させる。これはDFF
917をセットし、信号Aが高論理レベルを、信号Aが
低論理レベルを持つようにされる。この時点では、なお
Bは低論理レベルに、Bは高論理レベルにある。その結
果、“粗同調”信号は低論理レベルを、“中間同調”信
号は高論理レベルを、“微同調”信号は低論理レベルと
なる。During coarse tuning, the frequency of the local oscillator signal is either higher or lower than it should be, and either a "low count" or a "high count" error pulse is generated continuously. As an example, after a new channel is selected, assuming the LO frequency is lower than its original frequency, a "low count" error pulse is generated as shown in Figure 9a. LO frequency sample 31 then operates in conjunction with up/down counter 55, DRM 57, LPF 59 and amplifier 61 to determine the tuning voltage and thus L
Increase O frequency. If the frequency of the LO signal overshoots its final or correct value, a “low count value”
An error pulse with a "higher count value" than the error pulse is generated. This resets S-RFF 915, thereby generating a positive going pulse on its Q output. This is DFF
917 so that signal A has a high logic level and signal A has a low logic level. At this point, B is still at a low logic level and B is at a high logic level. As a result, the "coarse tune" signal has a low logic level, the "medium tune" signal has a high logic level, and the "fine tune" signal has a low logic level.
“高計数値”の誤差パルスに応答してLO周波数は減少
させられる。LO信号の周波数が再びその最終値をオー
バシュートすると、“高計数値”の誤差パルスの代りに
再び“低計数値”の誤差パルスが発生される。これによ
って再びS−RFF915およびDFF919がセット
され、信号A、Bは共に高論理レベルに、信号A、Dは
共に低論理レベルになる。その結果として、“粗同調”
および”中間同調”信号低論理レベルになり、“微同調
”信号は高論理レベルになる。In response to a "high count" error pulse, the LO frequency is decreased. When the frequency of the LO signal again overshoots its final value, a "low count" error pulse is again generated instead of a "high count" error pulse. This again sets S-RFF 915 and DFF 919, causing signals A and B to both go to a high logic level and signals A and D to both to a low logic level. As a result, “coarse tuning”
and the "medium tune" signal goes to a low logic level, and the "fine tune" signal goes to a high logic level.
前に述べたように、論理構成素子901乃至913を含
む論理回路は“リセット”パルスが第1“サンプル”パ
ルスをまたぐようにしているので、第1の“高計数値°
”あるいは“低計数値”の誤差パルスは高論理レベルの
新しいチャンネル”信号の発生後に発生される。これに
よって正規の動作状態のもとで周波数修正の方向が変化
するまでFF917および919の状態は変化しない。As previously mentioned, the logic circuit including logic components 901-913 ensures that the "reset" pulse straddles the first "sample" pulse, so that the first "high count value"
A "low count" error pulse is generated after the occurrence of a high logic level new channel signal. As a result, under normal operating conditions, the states of FFs 917 and 919 do not change until the direction of frequency correction changes.
もし“リセット”パルスが第1誤差パルスを横切って広
がっていなければ、誤差パルスの一方の形式から他方の
形式への変化は、初期の不確定な動作状態による新しい
チャンネルの選択の直後に生ずる。これはS−RFF9
15の状態とDFF917および919の一方の状態と
を変化させ、それによって“粗同調”、“中間同調”お
よび“微同調”制御信号の適正な発生順序を混乱させて
しまう。If the "reset" pulse does not extend across the first error pulse, the change from one type of error pulse to the other will occur immediately upon selection of a new channel due to the initial uncertain operating conditions. This is S-RFF9
15 and the state of one of DFFs 917 and 919, thereby disrupting the proper generation order of the "coarse tune,""mediumtune," and "fine tune" control signals.
ノア・ゲート925の出力はS−RFF927のセット
入力に供給される。S−RFF927のQ出力はアンド
・ゲート925の一方の入力に供給される。The output of NOR gate 925 is provided to the set input of S-RFF 927. The Q output of S-RFF 927 is provided to one input of AND gate 925.
ノア・ゲート925の出力はまたインバータ931の入
力に結合されておりインバータ931の出力はアンド・
ゲート929の第2の入力に結合されている。The output of NOR gate 925 is also coupled to the input of inverter 931, and the output of inverter 931 is
Coupled to a second input of gate 929.
アンド・ゲート929の出力はS−RFF907のリセ
ット入力に結合されている。前に述べたように、“合成
付勢”信号はS−RFF907のQ出力に発生し、AF
T付勢”信号はS−RFF907のQ出力に発生する。The output of AND gate 929 is coupled to the reset input of S-RFF 907. As mentioned earlier, the “synthetic activation” signal is generated at the Q output of the S-RFF907 and is
The "T energize" signal is generated at the Q output of S-RFF 907.
高論理レベルの“徽同調”信号に応答してS−RFF9
27はセットされ、そのQ出力は高論理レベルになり、
それによってアンド・ゲート929を付勢する。“微同
調”信号が低論理レベルを持つようにされると、インバ
ータ931によってそれに対応する高論理レベルの信号
が発生され、この信号は付勢されたアンド・ゲート92
9を経てS−RFF907のリセット入力に供給される
。S−RFF907のリセットによってそのQ出力に発
生する“AFT付勢”信号は高論理レベルになる。“開
始”パルスはS−RFF927のリセット入力に供給さ
れ、S−RFF927をリセットする。これによってア
ンド・ゲート929を消勢し、高論理レベルの“微同調
”信号が発生する後まで、合成動作モード期間中にノア
・ゲート925の出力における低論理レベルの発生によ
ってS−RFF907がリセットされるのを防止する。S-RFF9 in response to a high logic level “hui tune” signal.
27 is set and its Q output goes to a high logic level;
This energizes AND gate 929. When the "fine tune" signal is caused to have a low logic level, a corresponding high logic level signal is generated by inverter 931 which is connected to the activated AND gate 92.
9 and is supplied to the reset input of S-RFF907. Resetting S-RFF 907 causes the "AFT Enable" signal generated at its Q output to go to a high logic level. A "start" pulse is provided to the reset input of S-RFF 927 and resets S-RFF 927. This disables AND gate 929 and the occurrence of a low logic level at the output of NOR gate 925 resets S-RFF 907 during the composite mode of operation until after a high logic level "fine tuning" signal is generated. to prevent it from happening.
高論理レベルの“AFT付勢”信何分は、AFT動作モ
ード期間中、DFF917および919をセット状態に
維持する。そのため、AFT動作モード期間中は信号A
、Bを高論理レベルに、信号A、Bを低論理レベルに保
つ。前に述べたように、高論理レベルの“AFT付勢”
信号はまたノア・ゲ−ト925が信号A、Bに応答する
のを阻止し、その出力が低論理レベルになるようにする
。その結果、AFT動作モード期間中は、“粗同調”、
“中間同調”、および“微同調”のすべてが低論理レベ
ルになる。The high logic level "AFT Enable" signal maintains DFFs 917 and 919 set during the AFT mode of operation. Therefore, during the AFT operation mode, the signal A
, B at a high logic level and signals A, B at a low logic level. As mentioned earlier, high logic level “AFT energization”
The signal also prevents NOR gate 925 from responding to signals A and B, causing its output to be a low logic level. As a result, during the AFT operating mode, "coarse tuning"
"Intermediate tuning" and "fine tuning" all go to low logic levels.
“オフセット”信号はS−RFF907の第2のセット
(S)入力に供給される。S−RFF907は正方向“
オフセット”パルスに応答してセットされ、それによっ
て“合成付勢”信号が高論理レベルを持ち、”AFT付
勢”信号が低論理レベルを持つようにされる。これによ
ってAFT動作モードを終了させ、合成動作モードを再
開させる。低論理レベルの“AFT付勢”信号に応答し
てノア・ゲート925は付勢されて低論理レベルにある
信号AおよびB(高論理レベルの“AFT付勢”信号に
応答してこの状態にされている)に応答する。The "offset" signal is provided to the second set (S) input of S-RFF 907. S-RFF907 is forward direction
Offset" pulse, which causes the "Synthetic Enable" signal to have a high logic level and the "AFT Enable" signal to have a low logic level. This causes the AFT mode of operation to be terminated. , resumes the synthesis mode of operation. In response to the low logic level "AFT Activate" signal, NOR gate 925 is activated so that signals A and B (high logic level) is in this state in response to a signal).
その結果、“微同調”制御信号は高論理レベルにされる
。その後、LO周波数がその最終値をオーバシュートす
ると、DFF917および919の一方はリセットされ
る。これによって“微同調”信号は低論理レベルになる
。その結果、上述のように高論理レベルの“微同調”信
号は終了し、S−RFF907はリセットされ、“AF
T付勢”信号は高論理レベルに、“合成付勢”信号は低
論理レベルになる。As a result, the "fine tuning" control signal is forced to a high logic level. Then, when the LO frequency overshoots its final value, one of DFFs 917 and 919 is reset. This causes the "fine tuning" signal to go to a low logic level. As a result, the high logic level "fine tuning" signal is terminated, the S-RFF 907 is reset, and the "AF
The "T energize" signal will be at a high logic level and the "composite energize" signal will be at a low logic level.
この発明を周波数ロックド・ループ同調装置に関して説
明したが、これは例えば1978年3月7日付で「テレ
ビジョン同調装置用2重モード周波数合成器(−Dua
l Mode Frequency Synthese
zer for a、Television Tuni
ng Apparatus)Jという名称で特許された
米国特許第4,078,212号明細中に示されている
形式の位相ロックド・ループ同調装置にも適用すること
ができる。さらに上述の特定の実施例では、IF映像の
周波数は垂直リトレース同期期間中に測定されるもので
あるが、周波数の測定を水平リトレース同期期間中に行
なうようにすることもできる。上述の特定の実施例では
局部発振周波数およびIF周波数の測定用として、単一
の共通分割形の時間的マルチプレックスされたカウンタ
装置が使用されているが、これらの各機能用として別々
のカウンタを使用することもできる。このように変形を
含めて他の変形例も本願特許請求の範囲に含まれること
は言う迄もない。Although the invention has been described with respect to a frequency-locked loop tuning system, it is described, for example, in the document ``Dual Mode Frequency Synthesizer for Television Tuning Systems (-Dua
l Mode Frequency Synthese
zer for a, Television Tuni
It may also be applied to phase-locked loop tuning devices of the type shown in U.S. Pat. Furthermore, although in the particular embodiment described above, the frequency of the IF video is measured during the vertical retrace synchronization period, the frequency measurement could also be performed during the horizontal retrace synchronization period. Although the particular embodiment described above uses a single common split time multiplexed counter arrangement for local oscillator and IF frequency measurements, it is possible to use separate counters for each of these functions. You can also use It goes without saying that other modifications including these modifications are also included within the scope of the claims of the present application.
第1図はこの発明が実施された同調装置をブロック図の
形で概略的に示した図である。
第2図、第3図、第4図、第5図および第6図はこの発
明の好ましい実施例の各部分を論理回路の形で示した概
略図である。
第4a図、第5a図、第6a図は第2図、第3図、第4
図、第5図および第6図に示す構成の動作を理解するの
に有効な各種の信号波形を示す図である。
第7a図および第7b図はブロックの形で示しだ第2図
の構成の一部の特定の例を論理回路の形で示した図であ
る。
第8図および第9図はブロックの形で示した第1図の構
成の各部分を論理回路の形で示した図である。
第9a図は第9図に示す構成の動作を理解するのに有効
な信号波形を示す図である。
3…RF増幅器、5…ミクサ、7…局部発振器、{13
…ビデオ検波器
15…映像処理ユニット
23…映像管}映像処理手段
30…周波数サンプラ(微同調制御手段)、{55…ア
ップ/ダウン・カウンタ
57…2進率マルチプライヤ
59…低域通過フィルタ}同調制御信号発生手段、61
…増幅器
{17…同調分離器
25…偏向回路
27…偏向コイル
29…帰線消失ユニット}同調処理手段、71…垂直パ
ルス検出器(微同調付勢手段)。
?3図
74図
才48日
手続袖j1:書(自発)
昭和58年10月24日
1、事件の表示
Ii、デ願1リ−458161183号2、発明の名称
テレビジョン用同調f!i!IM装置
3、補正をする者
事件との関係特許出願人
住所アメリカ合衆国ニューヨーク州10020ニユーヨ
ークロックフェラープラザ30名称(757)アールシ
ーニーコーポレーション4、代理人
明細書の「特許Ri’l求の範囲」、「発明の計1#1
1な説明」の6梱。
6、補正の内容
fll特許請求の範囲を別<It:の通りにh」正し1
す。
(2)昭和1間の棺21頁第16行乃至第20行中の[
族1習制御ユニット45によって……Iパ位段の11工
が順次1\」eJt「アップ/ダウン・カウンタ55は
同調制御1i11ユニット45によって発生される“、
出回調”、′中間同調”、′微同調”の各制f′lI侶
月に応答して、“高側数′および“低計数l”!J1差
パルスに応答するように順次下位段の群へ付勢」と訂正
し“ます、。
(;号IIIJ:jli:第47頁;、i’s]o行中
のロ111当7′i−誤差パルスあるいは」を[上記第
3図の論理、1薄酸は適当な1μ!差パルスを発生し、
あるいは」と14」正します。
(・I)同シδ47頁第11行乃至m12行中の「発生
させ、あるいは発生させない。」を「発生したり発生し
なかったりする。」と訂正しオす。
(5)同書第79頁第19行乃至、;p、20行の「正
方向の“リセット“パルスに応答して」を削除し寸ず、
。
(6)明rqn跡を次の正1倶表の通シに訂正し捷す。
正誤表
誰何害;頃
特許5)°j求の範囲
1大」ニ
特許請求の範囲
(1)各チャンネルに苅応するRFテレビジョン信号が
供給される入力を有するテレビジョン用同調制切1装置
であって、
各HJ=”信号は垂直帰線期間相互間の水・Il帰線期
間相互間で生する映像期間中において映像情報を含むビ
デオ情報によって変調された映像搬送波を有し、1λ1
jI信号を処理するためのRF”段と、上記同調制御信
号に応答して上記選択されたチA・ンネルに関連する周
波数を有する局部発振信号を光′Iする局部デご振a;
)と、
映像搬送波と同じ態様で変調された映像搬送波を有する
LL+’信号を発生するミクサと、−に記T]1“信号
に応答して上記映像期間中に含まれる上記映像情報を表
わす映像信号を発生する映像処理手段と、
に記11(“信号に応答して上記水ゝILおよび垂直ツ
)1)同期信号を発生する同期処理手段と、
上記同調制御信号を発生する同調制r111信は発/1
゜手段と、
上記同調制御信号発生手段に結合されていて」二記工1
1“信号に応答し、イτ付勢されると、上記]1’映像
搬送波がその公称周波数を持つように1ユ記同調制御信
号を制御する微同調制御手段と、上記微同調制御手段に
結合されており畦つ同!す1信号に応答し、上記帰線期
間のそれぞれの予め定められた部分の間、上記微同調制
御手段を選択的にイ・付勢してこれを一1ユ記iE’(
1,υに応答さぜる微同調イ・付勢手段と、
からなるJ二記テレビジョン用同調制御装置。FIG. 1 schematically shows, in block diagram form, a tuning device in which the invention is implemented. FIGS. 2, 3, 4, 5 and 6 are schematic diagrams illustrating portions of a preferred embodiment of the invention in the form of logic circuits. Figures 4a, 5a, and 6a are similar to Figures 2, 3, and 4.
FIG. 6 is a diagram showing various signal waveforms useful for understanding the operation of the configuration shown in FIGS. 7a and 7b are diagrams illustrating a particular example of a portion of the structure of FIG. 2, shown in block form and in logic circuit form. 8 and 9 are diagrams showing each part of the structure of FIG. 1 shown in block form in the form of logic circuits. FIG. 9a is a diagram showing signal waveforms useful for understanding the operation of the configuration shown in FIG. 3...RF amplifier, 5...mixer, 7...local oscillator, {13
...Video detector 15...Video processing unit 23...Video tube}Video processing means 30...Frequency sampler (fine tuning control means), {55...Up/down counter 57...Binary rate multiplier 59...Low pass filter} Tuning control signal generating means, 61
... Amplifier {17 ... Tuning separator 25 ... Deflection circuit 27 ... Deflection coil 29 ... Blanking unit} Tuning processing means, 71 ... Vertical pulse detector (fine tuning energizing means). ? 3 Figure 74 Figure 48 Days Procedure Sleeve J1: Written (Spontaneous) October 24, 1981 1, Indication of the Case Ii, Application 1 Li-458161183 No. 2, Name of the Invention Television Tuning f! i! IM device 3, person making amendment Relation to the case Patent applicant address 30 New York Rockefeller Plaza, New York, United States of America 10020 Name (757) R Ciney Corporation 4, "Scope of Patent Requested" in the attorney's specification, " Total invention 1#1
6 packs with 1 explanation. 6. Contents of the amendment: Separate the scope of claims by <It: h” Corrected 1
vinegar. (2) On page 21, lines 16 to 20 of the coffin between Showa 1 [
By the group 1 control unit 45...the 11 units of the I stage are sequentially 1\" eJt "The up/down counter 55 is generated by the synchronized control 1i11 unit 45",
In response to each system f′lI of “outgoing tone”, “intermediate tone”, and “fine tone”, “high side number” and “low count l”! Correct this to "energize the lower stage groups sequentially in response to the J1 difference pulse". - Error pulse or "[Logic in Figure 3 above, 1 dilute acid generates an appropriate 1 μ! difference pulse,
Or,” 14” corrects. (-I) In the same page δ47, line 11 to line m12, "may or may not occur." is corrected to "may or may not occur." (5) Ibid., p. 79, lines 19 to 20 of the same book, "in response to a positive "reset"pulse" has been deleted;
. (6) Correct the clear rqn mark to the following regular table. Errata Who did what harm? Patent 5) °j Claims: (1) Television tuning control 1 having an input to which an RF television signal corresponding to each channel is supplied 1, wherein each HJ="signal has a video carrier modulated by video information containing video information during a video period occurring between vertical blanking periods and between vertical blanking periods,
an RF" stage for processing the I signal, and a local deoscillation a for producing a local oscillator signal having a frequency associated with the selected channel in response to the tuning control signal;
); a mixer for generating a LL+' signal having a video carrier modulated in the same manner as the video carrier; a video processing means for generating a signal; a synchronization processing means for generating a synchronization signal; is fired/1
゜means, and coupled to the tuning control signal generating means.''
1" fine tuning control means for controlling the tuning control signal described in 1U so that, when energized, the video carrier wave has its nominal frequency; and the fine tuning control means; selectively energizes said fine tuning control means to selectively energize said fine tuning control means during respective predetermined portions of said retrace interval in response to a coupled signal! kiiE'(
1. A tuning control device for a television, comprising: a fine tuning/energizing means responsive to 1, υ;
Claims (1)
供給される入力を有するテレビジョン用同調制御装置で
あって、 各RF信号の水平帰線期間相互間で生する映像期間中に
おいて映像情報を含むビデオ情報によって変調された映
像搬送波を有し、上記水平帰線期間そのものは重直帰線
期間相互間で発生し、同調制御信号に応答して選択され
たチャンネルに相当する上記RF悟号の1つを選択する
ためのRF段と、 上記同調制御信号に応答して上記選択されたチャンネル
に関連する周波数を有する局部発振信号を発生する局部
発振器と、 上記局部発振信号と上記選択されたRF信号とを混合し
て、上記選択されたRF信号の映像搬送波と同じ態様で
変調された映像搬送波を有するIF信号を発生するミク
サと、 上記IF信号に応答して上記映像期間中に含まれる上記
映像情報を表わす映像信号を発生する映像処理手段と、 上記IF信号に応答して上記水平および垂直帰線期間の
発生を表わす水平および垂直同期信号を発生する同期処
理手段と、 上記同調制御信号を発生する同調制御信号発生手段と、 上記同調制御信号発生手段に結合されていて上記IF信
号に応答し、付勢されると、上記IF映像搬送波がその
公称周波数を持つように上記同調制御信号を制御する微
同調制御手段と、上記微同調制御手段に結合されており
且つ同期信号に応答し、上記帰線期間のそれぞれの予め
定められた部分の間、上記微同調制御手段を選択的に付
勢してこれを上記IF信号に応答させる微同調付勢手段
と、 からなる上記テレビジョン用同調制御装置。(1) A television tuning control device having an input to which an RF television signal corresponding to each channel is supplied, which includes video information during a video period occurring between the horizontal retrace periods of each RF signal. a video carrier modulated by video information, the horizontal retrace period itself occurring between multiple straight retrace periods, and one of the RF signals corresponding to a selected channel in response to a tuning control signal. a local oscillator for generating a local oscillator signal having a frequency associated with the selected channel in response to the tuning control signal; the local oscillator signal and the selected RF signal; a mixer for generating an IF signal having a video carrier modulated in the same manner as the video carrier of the selected RF signal, and the video included in the video period in response to the IF signal; video processing means for generating a video signal representing information; synchronization processing means for generating horizontal and vertical synchronization signals representing the occurrence of the horizontal and vertical retrace periods in response to the IF signal; and generating the tuning control signal. a tuning control signal generating means coupled to said tuning control signal generating means and responsive to said IF signal and, when energized, controlling said tuning control signal such that said IF video carrier has its nominal frequency; fine tuning control means coupled to said fine tuning control means and responsive to a synchronization signal to selectively energize said fine tuning control means during respective predetermined portions of said retrace period; and fine tuning energizing means for making the fine tuning energizing means respond to the IF signal.
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