JPH0793499A - メモリカード - Google Patents

Abstract

(57)【要約】 【目的】 データポーリング機能を有するフラッシュメ
モリを使用したメモリカードにビジー信号機能を実現す
ることである。 【構成】 オートイレーズなどのオート系動作の完了を
通知する情報を第１の端子ＰＩ／Ｏ７から出力してステ
ータスポーリングを可能とするステータスポーリング機
能を有する複数個のフラッシュメモリＦＭＹＲ−０〜Ｆ
ＭＲＹ−１９を備えたメモリカードにおいて、外部から
のオート系動作の指示に同期してビジー状態を示すビジ
ー信号ＢＳＹＮを外部に出力し、その動作が指示された
全てのフラッシュメモリの上記第１の端子から当該動作
の完了を通知するための情報が出力される状態を待って
上記ビジー信号をレディー状態に変化させるカードコン
トローラ３を採用する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に消去及び書込
み可能な不揮発性記憶を複数個搭載したメモリカードに
関し、例えば、フラッシュメモリを利用したメモリカー
ド（Ｉ／Ｏカードとも記す）、さらには当該メモリカー
ドを利用した情報処理システムに適用して有効な技術に
関する。

【０００２】

【従来の技術】フラッシュメモリは、ＥＥＰＲＯＭと同
様に電気的に消去及び書込みを行うことができ、且つ、
ＥＰＲＯＭと同様にそのメモリセルを１個のトランジス
タで構成することができると共に、メモリセルの全てを
一括して、またはメモリセルのブロックを一括して電気
的に消去する機能を持つ。したがって、フラッシュメモ
リは、システムに実装された状態（オンボード）でそれ
の記憶情報を書換えることができると共に、その一括消
去機能により書換え時間の短縮を図ることができ、さら
に、チップ占有面積の低減にも寄与する。

【０００３】フラッシュメモリとしては例えば、株式会
社日立製作所の４メガビットフラッシュメモリ（ＨＮ２
８Ｆ４００１）がある。これは、株式会社日立製作所か
ら年 月に発行されたユーザーズマニュアルに記載され
るように、自動書込みや自動消去時には、ステータスポ
ーリングによってその動作の終了を外部で確認できるよ
うになっている。例えば自動消去においては、ベリファ
イによって所定の消去状態が得られるまで特定のデータ
入出力端子がローレベルに維持され、消去完了を以って
当該端子がハイレベルにされる。フラッシュメモリに対
して自動消去を指示したマイクロプロセッサなどは、当
該信号を参照することによって当該動作の終了を認識で
きる。

【０００４】

【発明が解決しようとする課題】本発明者は、上記のよ
うなステータスポーリング機能を備えたフラッシュメモ
リのような不揮発性記憶装置をカード基板に複数個搭載
して成るメモリカードについて検討した。これによれ
ば、メモリカードに指示された自動消去などの動作が終
了されているか否かをメモリカードのレディー状態又は
ビジー状態として外部に知らせるには、以下の点につい
て考慮しなければならないことを本発明者は見い出し
た。すなわち、個々の不揮発性記憶装置がステータスポ
ーリング機能のために出力する信号から、メモリカード
全体のレディー状態又はビジー状態を代表する信号を形
成しなければならない。不揮発性記憶装置におけるステ
ータスポーリング機能のための信号出力端子がデータ入
出力端子などのその他の端子と兼用されるものであると
き、メモリカードのインタフェース仕様と夫々の不揮発
性記憶装置のインタフェース仕様とを整合させるための
回路若しくは論理が必要になる。

【０００５】本発明の目的は、複数個の不揮発性記憶装
置夫々のステータスポーリング機能を統合してメモリカ
ード全体としてのビジー状態とレディー状態を外部に通
知できるメモリカードを提供することにある。本発明の
別の目的は、内蔵された複数個の不揮発性記憶装置に対
するアクセス制御が容易なメモリカードを提供すること
にある。本発明のその他の目的は、内蔵された複数個の
不揮発性記憶装置の誤動作を防止できるメモリカードを
提供することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】（１）電気的に消去及び書込み可能であっ
て、外部からの指示に基づく所定動作例えば消去又は書
込みと共にそのベリファイをも自動的に内部で行うオー
トイレーズ又はオートプログラム動作の完了を外部に通
知するための情報を第１の端子から出力してステータス
ポーリングを可能とする機能（以下単にステータスポー
リング機能又はデータポーリング機能とも記す）機能を
夫々有する複数個の不揮発性記憶装置と、外部から与え
られる情報に従って上記複数個の不揮発性記憶装置を選
択的にアクセス制御するカードコントローラとを有する
メモリカードであって、外部からの不揮発性記憶装置に
対する上記所定動作の指示に同期してビジー状態を示す
ビジー信号を外部に出力し、上記所定動作が指示された
全ての不揮発性記憶装置の上記第１の端子から当該所定
動作の完了を通知するための情報が出力される状態を待
って上記ビジー信号をレディー状態に変化させるビジー
信号生成部を備えたカードコントローラを採用するもの
である。 （２）不揮発性記憶装置においてステータスポーリング
機能のための情報出力用の第１の端子がデータ入出力端
子の一つと兼用されるものであるとき、上記ビジー信号
がビジー状態にされている期間に、即ち、所定の不揮発
性記憶装置がオートイレーズなどの所定動作中に、別の
不揮発性記憶装置をリードアクセス可能にするには、夫
々の不揮発性記憶装置においてステータスポーリング機
能のための情報出力用の第１の端子を不揮発性記憶装置
毎に各別のポーリング用信号線に結合するとよい。この
とき、不揮発性記憶装置のその他のデータ入出力端子
は、夫々の不揮発性記憶装置に共通のデータバスに接続
すれば済む。 （３）上記夫々の不揮発性記憶装置は、これに与えられ
るコマンドデータによってその動作が指示されるもので
あるとき、カードコントローラによる不揮発性記憶装置
のアクセス制御を簡単化するには、不揮発性記憶装置の
動作態様を規定するコマンドデータの種別に応じた制御
態様を状態遷移制御で生成する形式をカードコントロー
ラに採用するとよい。 （４）不揮発性記憶装置がそのステータスポーリング機
能に応じた動作中に別の不揮発性記憶装置にコマンドデ
ータをライトして、相互に別々のコマンドデータで並列
的に動作される不揮発性記憶装置が夫々のステータスポ
ーリング機能に応じた動作を並列的に行うときにも、夫
々のステータスポーリング機能を簡単に統合できる様に
するには、上記カードコントローラに、夫々の不揮発性
記憶装置に対して格別に状態遷移制御を行う制御部を採
用すればよい。 （５）ビジー状態の途中でリセットが指示された場合、
動作途中のフラッシュメモリの誤動作を防止するには、
ビジー信号をレディー状態に強制することが望ましい。 （６）ビジー状態の途中における消去又は書込み用高電
圧の不所望な低下によるフラッシュメモリの誤動作を防
止するには、上記高電圧の不所望な低下を検出して上記
カードコントローラに通知する検出回路を設け、カード
コントローラは、上記ビジー信号がビジー状態にされて
いるとき上記検出回路による高電圧の不所望な低下の通
知を受けることにより、当該ビジー信号をレディー状態
に強制するようにするとよい。 （７）メモリブロック単位で消去動作が可能にされ、複
数回のアドレス入力によって消去対象メモリブロックの
複数個指定が許容される形式の不揮発性記憶装置が搭載
されるとき、消去対象メモリブロックの指定アドレスの
供給終了、換言すれば不揮発性記憶装置による複数メモ
リブロックの消去開始は、当該不揮発性記憶装置に供給
されるチップイネーブル信号のような信号の変化によっ
て伝達される。メモリカードにおいてその様なチップイ
ネーブル信号はカードコントローラが制御する。このと
き、消去対象メモリブロックの指定アドレスの供給終了
をカードコントローラが確実に認識できるようにするに
は、換言すれば、不揮発性記憶装置に対する複数ブロッ
クの消去動作開始タイミングを確実に認識できるように
するには、消去対象メモリブロックの指定アドレス入力
が終了されたことを示すポーリング開始データを外部か
ら受けるレジスタを採用し、これによって、カードコン
トローラがその判断を行えばよい。このとき、当該レジ
スタに上記ポーリング開始データが書き込まれるのに応
じてビジー信号をビジー状態で出力させる。 （８）メモリブロック単位で消去動作が可能にされ、複
数回のアドレス入力によって消去対象メモリブロックの
複数個指定が許容される形式の不揮発性記憶装置が搭載
されるとき、複数回に亘る消去対象メモリブロックの指
定アドレス入力中に不所望なコマンドデータがデータ入
力として与えられることによって引き起こされる誤動作
を未然に防止するには、消去対象メモリブロックの指定
アドレス供給中に、カードコントローラは、不揮発性記
憶装置のデータ入出力端子に、コマンドとして割当てら
れていないデータを供給することが望ましい。

【０００９】

【作用】上記した手段によれば、内蔵された不揮発性記
憶装置個々のステータスポーリング機能をカードコント
ローラが統合制御することは、内蔵不揮発性記憶装置の
ステータスポーリング機能をメモリカード自体のビジー
状態又はレディー状態に置き換えて外部に通知するよう
に作用する。斯る作用は、メモリカードをアクセスする
ホスト装置が個々の不揮発性記憶装置を個別的にステー
タスポーリングする処理を不要とし、上記ビジー信号を
割込み信号などとしてホスト装置が受けることによっ
て、そのような処理からホスト装置が開放され、システ
ムのスループットを向上させる。また、各不揮発性記憶
装置に固有のデータポーリング用信号線を採用すること
は、特定の不揮発性記憶装置がそのステータスポーリン
グ機能に応じた動作中であっても、これに並行して、そ
の他の不揮発性記憶装置に対するリード動作を可能にす
るなど、メモリカードの使い勝手、更にはメモリカード
を利用するシステムのスループットを向上させる。カー
ドコントローラによる不揮発性記憶装置に対する制御態
様を状態遷移制御とすることは、不揮発性記憶装置に対
するアクセス制御を容易にする。さらに、ビジー状態で
のカードリセットの指示に応じてビジー信号をレディー
状態にすること、ビジー状態の途中で消去又は書込み用
高電圧が不所望に電圧低下したときにビジー信号をレデ
ィー状態にすること、また、消去対象メモリブロックの
指定アドレス入力中に不揮発性記憶装置のコマンドに割
当てられていないコードデータを当該不揮発性記憶装置
のデータ入力として供給することは、メモリカードに内
蔵された不揮発性記憶装置の誤動作を防止する。

【００１０】

【実施例】図１には本発明の一実施例に係るフラッシュ
メモリカードのブロック図が示される。同図に示される
フラッシュメモリカード（以下単にメモリカードとも記
す）１は、ＪＥＩＤＡメモリカード（タイプＩ）、即
ち、ＪＥＩＤＡメモリカードインタフェースに適合され
たインタフェースを持つメモリカードである。フラッシ
ュメモリカード１は、ローカルメモリ２とカードコント
ローラ３を備え、両者はローカルバス４で接続され、全
体としてカード基板に構成されて成る。ローカルメモリ
２は、特に制限されないが、株式会社日立製作所製の４
メガビットの記憶容量を持つフラッシュメモリ（ＨＮ２
８Ｆ４００１）を２０個備える。フラッシュメモリは、
ＦＭＲＹ−０〜ＦＭＲＹ−１９として図示され、デバイ
ス０〜デバイス１９とも記す。上記カードコントローラ
３は、上記ＪＥＩＤＡに適合するインタフェースを介し
て外部からフラッシュメモリＦＭＲＹ−０〜ＦＭＲＹ−
１９を制御する。

【００１１】ここで先ず、相互に同一のフラッシュメモ
リＦＭＲＹ−０（〜ＦＭＲＹ−１９）について説明す
る。

【００１２】図１９にはフラッシュメモリＦＭＲＹ−０
の外部端子構成が示される。同図に示されるフラッシュ
メモリＦＭＲＹ−０は８ビットのデータ入出力端子ＰＩ
／Ｏ０〜ＰＩ／Ｏ７、１９ビットのアドレス入力端子Ｐ
Ａ０〜ＰＡ１８、ローイネーブルのチップ選択信号（チ
ップイネーブル信号とも記す）の入力端子ＰＣＥＮ、ロ
ーイネーブルのアウトプットイネーブル信号の入力端子
ＰＯＥＮ、５Ｖのような電源電圧Ｖｄｄの入力端子、０
Ｖのような接地電位Ｖｓｓの入力端子、及び１２Ｖのよ
うな高電圧Ｖｐｐの入力端子を備える。図１９のフラッ
シュメモリＦＭＲＹ−０はパッケージされた状態で示さ
れるが、カード基板の構成に応じパッケージされていな
いものを採用することも可能である。

【００１３】図２０には上記フラッシュメモリＦＭＲＹ
−０のブロック図が示される。

【００１４】同図において１００は、２層ゲート構造の
絶縁ゲート型電界効果トランジスタによって構成された
フラッシュメモリセル（以下単にメモリセルとも記す）
をマトリクス配置したメモリアレイである。フラッシュ
メモリセルのコントロールゲートはそれぞれ対応する図
示しないワード線に接続され、フラッシュメモリセルの
ドレインはそれぞれ対応する図示しないデータ線に接続
され、フラッシュメモリセルのソースはメモリブロック
毎に共通の図示しないソース線に接続されている。

【００１５】メモリセルへの情報の書込み動作は、例え
ばコントロールゲート及びドレインに高電圧を印加し
て、アバランシェ注入によりドレイン側からフローティ
ングゲートに電子を注入することで実現される。この書
込み動作によりフラッシュメモリセルは、そのコントロ
ールゲートからみたしきい値電圧が、書込み動作を行わ
なかった消去状態のメモリセルに比べて高くなる。

【００１６】一方消去動作は、例えばソースに高圧を印
加して、トンネル現象によりフローティングゲートから
ソース側に電子を引き抜くことによって実現される。消
去動作により記憶トランジスタはそのコントロールゲー
トからみたしきい値電圧が低くされる。書込み並びに消
去状態の何れにおいてもメモリセルトランジスタのしき
い値は正の電圧レベルにされる。すなわちワード線から
コントロールゲートに与えられるワード線選択レベルに
対して、書込み状態のしきい値電圧は高くされ、消去状
態のしきい値電圧は低くされる。双方のしきい値電圧と
ワード線選択レベルとがそのような関係を持つことによ
って、選択トランジスタを採用することなく１個のトラ
ンジスタでメモリセルを構成することができる。

【００１７】読み出し動作においては、上記フラッシュ
メモリセルに対して弱い書込み、すなわち、フローティ
ングゲートに対して不所望なキャリアの注入が行われな
いように、ドレイン及びコントロールゲートに印加され
る電圧が比較的低い値に制限される。例えば、１Ｖ程度
の低電圧がドレインに印加されるとともに、コントロー
ルゲートに５Ｖ程度の低電圧が印加される。これらの印
加電圧によってメモリセルトランジスタを流れるチャン
ネル電流の大小を検出することにより、メモリセルに記
憶されている情報の論理値“０”、“１”を判定するこ
とができる。

【００１８】図２０においてアドレス入力バッファ（Ａ
ＩＢ）１０１は、アドレス入力端子ＰＡ０〜ＰＡ１８か
ら供給されるアドレス信号を内部相補アドレス信号に変
換する。変換されたアドレス信号は、アドレスラッチ回
路１０２にラッチされる。Ｘアドレスデコーダ及びワー
ドドライバ（ＸＡＤＥＣ）１０３はアドレスラッチ回路
１０２にラッチされたＸアドレス信号を解読し、解読し
て得られる選択信号などに基づいてワード線を駆動す
る。データ読出し動作においてワードドライバは５Ｖの
ような電圧でワード線を駆動し、データの書き込み動作
では１２Ｖのような高電圧でワード線を駆動する。デー
タの消去動作においてワードドライバの全ての出力は０
Ｖのような低い電圧レベルにされる。１０４は、アドレ
スラッチ回路１０２にラッチされたＹアドレス信号を解
読するＹアドレスデコーダ（ＹＡＤＥＣ）である。１０
５は、Ｙアドレスデコーダ１０４の出力選択信号に従っ
てデータ線を選択するＹセレクタである。１０６はデー
タ読出し動作においてＹセレクタ１０５で選択されたデ
ータ線からの読出し信号を増幅するセンスアンプであ
る。１０７はセンスアンプ１０６の出力を保持するデー
タ出力ラッチである。１０８はデータ出力ラッチ１０７
が保持するデータを外部に出力するためのデータ出力バ
ッファである。１０９は外部から供給される書き込みデ
ータ又はコマンドデータなどを取り込むためのデータ入
力バッファである。データ入力バッファ１０９から取り
込まれた書込みデータ又はコマンドデータはデータ入力
ラッチ１１０に保持される。データ入力ラッチ１１０に
保持された書込みデータのうち論理値”０”に対応され
るビットデータに対して、書込み回路１１１はＹセレク
タ１０５で選択されたデータ線に書き込み用高電圧を供
給する。この書き込み用高電圧は、Ｘアドレス信号に従
ってコントロールゲートに高電圧が印加されるメモリセ
ルのドレインに供給され、これによって当該メモリセル
が書き込みされる。

【００１９】上記データ入力ラッチ１１０にラッチされ
たコマンドデータはメモリ制御回路１１２に供給され
る。メモリ制御回路１１２は、その他に端子ＰＣＥＮ及
びＰＯＥＮから供給されるチップイネーブル信号及びア
ウトプットイネーブル信号を受け、フラッシュメモリの
読出し、消去、書込み動作などの各種内部動作を制御す
る。更にメモリ制御回路１１２は、書込みベリファイな
どのために書込みデータも供給される。

【００２０】上記フラッシュメモリＦＭＲＹ−０の動作
はコマンドデータ（単にコマンドとも記す）によって決
定される。メモリ制御回路１１２は、データ入力ラッチ
１１０から供給されるコマンドデータをラッチする図示
しないコマンドラッチと、コマンドラッチにラッチされ
たコマンドを解読して、各種動作モードに応じた制御信
号を生成する図示しないコマンドデコーダを備える。読
出し、消去、書込みなどの各動作に必要とされる動作電
圧は、メモリ制御回路１１２の制御により動作モードに
応じて各部に供給される。

【００２１】図２１にはコマンドデータによって設定さ
れるコマンドの種類及びその設定態様が示される。

【００２２】特に制限されないが、コマンドデータの取
り込は、基本的に第１サイクル及び第２サイクルの２サ
イクルで行われる。各サイクルに示されるモードの項目
は、そのサイクルがライト又はリードの何れに属するか
を示し、アドレスの項目は当該サイクルで供給されるア
ドレスの種別を示し、データの項目は当該サイクルで供
給されるコマンドデータなどを示す。コマンドの種類
は、特に制限されないが、以下の通りである。 （１）リードメモリ リードメモリとは、メモリセルからデータを読出す動作
モードである。即ち、第１サイクルでフラッシュメモリ
にコマンドデータ”００Ｈ”が書き込まれると、第２サ
イクルで読出すべきデータＤｏｕｔが出力される。 （２）リードＩＤ リードＩＤとは、製品識別コード（ＩＤ）を読出す動作
モードである。これは、第１サイクルでコマンドデー
タ”９０Ｈ”が書き込まれると、第２サイクルでは製品
識別アドレスＩＡで指定されるアドレスから製品識別コ
ードＩＤが出力される。

【００２３】（３）チップイレーズ チップイレーズとは、チップの全体を一括消去する動作
モードである。第１サイクルでコマンドデータ”２０
Ｈ”が書き込まれ、且つ第２サイクルでコマンドデー
タ”２０Ｈ”が書き込まれることにより、当該動作モー
ドが指示される。 （４）ブロックイレーズ ブロックイレーズとは、ブロック単位で消去を行う動作
モードである。当該動作モードは、第１サイクルでコマ
ンドデータ”６０Ｈ”が書き込まれ、且つ第２サイクル
でコマンドデータ”６０Ｈ”が書き込まれると共に、消
去対象ブロックのアドレスＢＡが供給されることによ
り、当該ブロックの消去が行われる。 （５）イレーズベリファイ イレーズベリファイとは、消去に対するベリファイを行
う動作モードである。即ち、第１サイクルでコマンドデ
ータ”Ａ０Ｈ”とベリファイすべきメモリアドレスが書
き込まれると、第２サイクルにおいて当該アドレスのデ
ータ（ＥＶＤ）が読出される。

【００２４】（６）オートチップイレーズ オートチップイレーズとは、チップ全体に対する消去と
ベリファイを自動的に行う動作モードである。これは、
第１サイクルでコマンドデータ”３０Ｈ”が書き込ま
れ、且つ第２サイクルでコマンドデータ”３０Ｈ”が書
き込まれることによって行われる。この動作モードが指
定されると、消去動作はメモリ制御回路により自動的に
行われるので、外部制御による消去及びベリファイは必
要とされない。この自動消去が開始されると、ステータ
スポーリング（データポーリングとも記す）機能によっ
て自動消去及びベリファイの終了を外部で確認可能にさ
れる。即ち、消去及びベリファイ動作中は例えばデータ
入出力端子ＰＩ／Ｏ７にローレベルの信号が出力され、
消去及びベリファイ動作が終了されると、当該端子の出
力がハイレベルに反転される。このとき、その他のデー
タ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ６は高出力インピーダン
ス状態にされる。 （７）オートブロックイレーズ オートブロックイレーズとは、指定されたブロックを自
動的に消去すると共に当該消去に対するベリファイを行
う動作モードである。これは、第１サイクルでコマンド
データ”２０Ｈ”が書き込まれ、且つ第２サイクルでコ
マンドデータ”Ｄ０Ｈ”が書き込まれると共に、消去対
象ブロックのアドレスＢＡが供給されることにより、当
該ブロックの消去とベリファイが行われる。この動作モ
ードが指定されると、ブロックの消去及びベリファイ動
作はメモリ制御回路により自動的に行われるので、外部
制御による消去及びベリファイは必要とされない。ま
た、上記同様に、データ入出力端子ＰＩ／Ｏ７を介する
ステータスポーリング機能によってブロックの自動消去
及びベリファイの終了を外部で確認可能にされる。 （８）プログラム プログラムとは、書込み動作を行う動作モードであり、
第１サイクルでコマンドデータ”４０Ｈ”が書き込まれ
ると、第２サイクルではプログラムアドレスＰＡで指定
されるメモリセルに書込みデータＰＤが書き込まれる。 （９）プログラムベリファイ プログラムベリファイとは、書き込みに対するベリファ
イを行う動作モードであり、第１サイクルでコマンドデ
ータ”Ｃ０Ｈ”とベリファイすべきメモリアドレスＰＶ
Ａが書き込まれると、第２サイクルにおいて当該アドレ
スＰＶＡのデータＰＤが読出される。

【００２５】（１０）オートプログラム オートプログラムとは、自動的に書込みを行うと共に当
該書き込みに対するベリファイを行う動作モードであ
る。これは、第１サイクルでコマンドデータ”１０Ｈ”
が書き込まれ、且つ、第２サイクルで書込みアドレスＰ
Ａと書込みデータＰＤが指定されることによって行われ
る。この動作モードが指定されると、書込み動作はメモ
リ制御回路により自動的に行われるので、外部制御によ
る書込み及びベリファイは必要とされない。この自動書
込みが開始されると、ステータスポーリング機能によっ
て自動書込み及びベリファイ動作の終了を外部で確認可
能にされる。即ち、書込み及びベリファイ動作中は例え
ばデータ入出力端子ＰＩ／Ｏ７に書込みデータの対応ビ
ットの反転レベルの信号が出力され、書込み及びベリフ
ァイが動作が終了されると、当該端子の出力が書込みデ
ータの対応ビットのレベルに反転される。このとき、そ
の他のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ６は上記同様
に高出力インピーダンス状態にされる。

【００２６】（１１）リセット リセットとは、フラッシュメモリの内部をリセットする
動作モードであり、プログラム又はオートプログラムの
第１サイクル後にリセットする場合は、第１及び第２サ
イクルの２回でコマンドデータ”ＦＦＨ”を書き込むこ
とによって行われ、その他の状態をリセットする場合に
は１回だけコマンドデータ”ＦＦＨ”を書き込めばよ
い。

【００２７】上記コマンドの説明から明らかなように、
上記フラッシュメモリの動作は、上記第１サイクル及び
必要に応じて第２サイクルで書き込まれるコマンドデー
タの内容によって決定される。コマンドデータの書込み
は、チップイネーブル信号によるフラッシュメモリのチ
ップ選択によって開始される。換言すれば、フラッシュ
メモリは、外部からライトイネーブル信号のような書込
み信号によってコマンドデータの書込みが指示されなく
ても、チップ選択が指示されることによって、先ずコマ
ンドデータを取り込むようにされる。これが第１サイク
ルとされる。第２サイクルの要否は第１サイクルで書き
込まれたコマンドデータがメモリ制御回路１１２で解読
されることによって判定される。このような動作仕様故
に、本実施例で採用されるフラッシュメモリは、外部か
らの書込み指示信号としてのライトイネーブル信号を必
要としない。上記動作モードにおいて、データ入出力端
子ＰＩ／Ｏ７を介するデータポーリングを可能にするオ
ートチップイレーズ、オートブロックイレーズ、オート
プログラムの各動作モード（以下単にオート系動作モー
ド）において、データ入出力端子ＰＩ／Ｏを介するデー
タポーリングのための出力は、フラッシュメモリの端子
ＰＣＥＮ，ＰＯＥＮを介して供給されるチップイネーブ
ル信号，アウトプットイネーブル信号が夫々ローレベル
にアサートされている状態において外部で観測可能にさ
れる。

【００２８】次に、本実施例に係るメモリカード１にお
けるＪＥＩＤＡのメモリインタフェースについて図１を
参照しながら説明する。

【００２９】すなわち、２４ビットのアドレス信号Ａ０
〜Ａ２３を入力する複数のアドレス入力端子３０と、夫
々ローイネーブルの２ビットのチップイネーブル信号Ｃ
Ｅ１Ｎ，ＣＥ２Ｎ、ローイネーブルのライトイネーブル
信号ＷＥＮ、ローイネーブルアウトプットイネーブル信
号ＯＥＮ、ハイイネーブルのリセット信号ＲＥＳＥＴ
Ｐ、及びローイネーブルのレジスタイネーブル信号ＲＥ
ＧＮを入力する複数の制御端子３１、１６ビットのデー
タＤ０〜Ｄ１５を入出力するデータ入出力端子３２、及
びローイネーブルのビジー信号ＢＳＹＮを出力する制御
端子３３を備える。

【００３０】図２２にはこのメモリカード１に対する外
部からのアクセス態様の一例が示される。アクセス態様
は上記信号ＣＥ１Ｎ，ＣＥ２Ｎ及びアドレスビットＡ０
によって決定され、バイト（８ビット）単位でのアクセ
スとワード（１６ビット）単位でのアクセスに大別され
る。

【００３１】次に、上記ローカルバス４の構成を図１を
参照しながら説明する。

【００３２】上記２０個のフラッシュメモリＦＭＲＹ−
０〜ＦＭＲＹ−１９は交互に偶数バイト（下位側８ビッ
ト）と奇数バイト（上位側８ビット）とに割当てられ
る。偶数バイトに割当てられた夫々のフラッシュメモリ
（デバイス０，デバイス２，…）のデータ入出力端子Ｐ
Ｉ／Ｏ０〜ＰＩ／Ｏ６は対応ビット毎に偶数バイトコモ
ンデータバスＭＤ０−６（７ビット）に共通接続され
る。同様に奇数バイトに割当てられた夫々のフラッシュ
メモリ（デバイス１，デバイス３，…）のデータ入出力
端子ＰＩ／Ｏ０〜ＰＩ／Ｏ６は対応ビット毎に奇数バイ
トコモンデータバスＭＤ８−１４（７ビット）に共通接
続される。各フラッシュメモリＦＭＲＹ−０〜ＦＭＲＹ
−１９のデータ入出力端子ＰＩ／Ｏ７は、デバイス（フ
ラッシュメモリ）毎にデータポーリング用データバスＰ
Ｄ０−１９（２０ビット）の対応ビットに個別に接続さ
れる。このデータポーリング用データバスＰＤ０−１９
はオート系動作モードにおいてデータポーリングに兼用
される。夫々のフラッシュメモリＦＭＲＹ−０〜ＦＭＲ
Ｙ−１９のアドレス入力端子ＰＡ０〜ＰＡ１８は１９ビ
ットのコモンアドレスバスＭＡ１−１９に結合される。
フラッシュメモリＦＭＲＹ−０〜ＦＭＲＹ−１９に対す
るチップ選択は２０ビットのチップ選択信号ＭＣＥ０Ｎ
〜ＭＣＥ１９Ｎによって各別に行われる。また、フラッ
シュメモリＦＭＲＹ−０〜ＦＭＲＹ−１９に対するアウ
トプットイネーブル信号ＭＯＥＮはフラッシュメモリＦ
ＭＲＹ−０〜ＦＭＲＹ−１９の端子ＰＯＥＮに共通に供
給される。

【００３３】図２には上記カードコントローラ３の一例
ブロック図が示される。カードコントローラ３は、フラ
ッシュメモリメモリＦＭＲＹ−０〜ＦＭＲＹ−１９の制
御信号ＭＣＥ０Ｎ〜ＭＣＥ１９Ｎ，ＭＯＥＮを発生する
メモリ制御信号発生部４０、ホスト側のデータバスＤ０
−１５をローカルバス側のデータバスＭＤ０−６，ＭＤ
７−１４，ＰＤ０−１９に切換える為のデータバス切換
部４１、ポーリング用データバスＰＤ０−１９の値に基
づいてビジー信号ＢＳＹＮ信号を生成するビジー信号生
成部、オートプログラムの終了判定用にライトデータ
（フラッシュメモリの入出力端子Ｉ／Ｏ７への書込みデ
ータに対応されるビットＤ７，Ｄ１５）を保存するライ
トデータ保存部４３、及びそれらのコントロール信号を
生成するコントロール部４４で構成される。

【００３４】上記メモリ制御信号生成部４０は、図２２
に示される対応にしたがってチップイネーブル信号ＭＣ
Ｅ０Ｎ〜ＭＣＥ１９Ｎを生成し、さらに、ＯＥＮに基づ
いてアウトプットイネーブル信号ＭＯＥＮを生成する。

【００３５】データバス切換部４１は、図２２に示され
る対応に基づいてホスト側のデータバスＤ０−１５と、
ローカルバス側のデータバスＭＤ０−６，ＭＤ８−１
４，ＰＤ０−１９との接続を切換える。即ち、データバ
スＤ０−６，Ｄ８−１４をローカル側データバスＭＤ０
−６，ＭＤ８−１４とどのように接続するか、そして、
データバスＤ７，Ｄ１５をローカル側データバスＰＤ０
−１９とどのように接続するかを切換える。例えば、フ
ラッシュメモリＦＭＲＹ−０，ＦＭＲＹ−１に対するワ
ードアクセスが指定されると、コマンド書込み時などに
はデータバスＤ０−６はローカル側データバスＭＤ０−
６に、データバスＤ８−１４はローカル側データバスＭ
Ｄ８−１４に接続され、且つ、Ｄ７はフラッシュメモリ
ＦＭＲＹ−０のデータ入出力端子ＰＩ／Ｏ０に結合され
たバスＰＤ０に接続され、Ｄ１５はフラッシュメモリＦ
ＭＲＹ−１のデータ入出力端子ＰＩ／Ｏ０に結合された
バスＰＤ１に接続される。例えばそのコマンドで指定さ
れる動作がオート系動作モードのとき、ポーリング中に
はＰＤ０，ＰＤ１はデータバスＤ７，Ｄ１５から切り離
されてビジー信号生成部４２だけに供給される。

【００３６】前記コントロール部４４は、図３に示され
るような状態遷移制御でカードコントローラ３の内部を
制御する。図３にはオート系動作モードの場合が代表的
に示されているが、７つの状態をフラッシュメモリに対
するコマンドで遷移させるよういにされ、カードコント
ローラ３の制御動作は、図２１で説明したデバイス（フ
ラッシュメモリ）の動作に対応されるようにされる。図
３に示されないその他の動作モードについても同様の状
態遷移制御が行われる。図２において４５はポーリング
スタートレジスタである。このポーリングスタートレジ
スタ４５は、複数の消去対象ブロックアドレスを指定可
能とされるオートブロックイレーズにおいて、消去対象
とされるブロックアドレスの書込みが終了されたことを
示す情報が外部から書込み可能にされるレジスタであ
る。

【００３７】図４には上記ビジー信号生成部４２の一例
ブロック図が示される。このビジー信号生成部４２は、
オートコマンド（上記オート系動作モードを指示するコ
マンド）終了判定部５０、及びビジーレジスタ部５１に
よって構成される。

【００３８】上記オートコマンド終了判定部５０は、オ
ートプログラムが指定されたとき、フラッシュメモリの
データ入出力端子ＰＩ／Ｏ７（ＰＤバス）の値とライト
データ保存部４３のライトデータを比較し、ＦＬＡＳＨ
メモリの内部処理の終了を各フラッシュメモリ毎に判定
する機能と、オートチップイレーズ、オートブロックイ
レーズが指定されたとき、フラッシュメモリのデータ入
出力端子ＰＩ／Ｏ７（ＰＤバス）の値が“０”から
“１”になったことを検出することによってフラッシュ
メモリの内部処理の終了を各フラッシュメモリ毎に判定
する機能を有する。即ち、オートコマンド終了判定部５
０は、データポーリング用データバスＰＤ０−１９の各
ビットと、上記ライトデータ保存部４３から供給される
データビットとをビット対応で比較する比較回路ＣＯＭ
Ｐ０〜ＣＯＭＰ１９を有する。ライトデータ保存部４３
は、オートプログラム動作モードにおいては書込みデー
タビットが格納される。その他のオート系動作モードに
おいては論理”１”のようなハイレベルのデータが格納
される。比較回路ＣＯＭＰ０〜ＣＯＭＰ１９はフラッシ
ュメモリＦＭＲＹ−０〜ＦＭＲＹ−１９に対応される。
それらに対する比較動作は、アドレス信号Ａ０，Ａ２０
〜Ａ２３によってチップ選択されるべきフラッシュメモ
リに対応されるものが、制御信号５２によって指示され
る。比較動作が指示された全ての比較回路における比較
結果の一致状態は、終了信号５３によってコントロール
部４４に通知される。比較動作が指示された比較回路の
出力は、上記２入力が一致するまでローレベルを維持す
る。比較動作が非選択の比較回路の出力は、特に制限さ
れないが、高出力インピーダンス状態にされる。これら
比較回路ＣＯＭＰ０〜ＣＯＭＰ１９の出力はビジーレジ
スタ部５１に供給される。

【００３９】上記ビジーレジスタ部５１は、フラッシュ
メモリＦＭＲＹ−０〜ＦＭＲＹ−１９の内部処理状態を
フラッシュメモリ毎に各１ビットで表示するレジスタで
ある。アクセス対象とされるフラッシュメモリにオート
系コマンドがライトとされると、そのフラッシュメモリ
に対応されるビットが論理値“１”から論理値“０”と
され、ビジー状態を表示する。これは、コントロール部
４４からのコントロール信号で行われる。ビジーレジス
タ部５１の値は、ホスト側から読み出し可能とされ、ビ
ジーレジスタ部５１に割付けられたレジスタアドレスを
リードすることによりバスＤ０〜Ｄ７に出力される。ま
た、ビジーレジスタ部５１の各ビットの値は、負論理の
論理和回路でビジー信号ＢＳＹＮとされ、ホスト側へ出
力される。

【００４０】すなわち、上記ビジーレジスタ部５１は、
２０個のフラッシュメモリに１ビットづつ対応される２
０ビットの構成とされる。ビジーレジスタ部５１はコン
トロール部４４からの信号５４によって各ビットがプリ
セット可能にされる。また、当該レジスタ部５１の各ビ
ットの入力は上記比較回路ＣＯＭＰ０〜ＣＯＭＰ１９の
出力に結合され、当該レジスタ部５１の各ビットの出力
は、反転されてノアゲート回路５５に供給され、当該ノ
アゲート回路５５の出力がビジー信号ＢＳＹＮとされ
る。上記制御信号５４は、アドレス信号Ａ０，Ａ２０〜
Ａ２３によってチップ選択されるべきフラッシュメモリ
に対応されるビットに論理値”０”を、それ以外のビッ
トに論理値”１”をプリセットする。したがって、ビジ
ーレジスタ部５１のプリセットが行われると、ビジー信
号ＢＳＹＮはローレベルにされる。これにより、メモリ
カードは外部に対してビジー状態であることを通知す
る。この状態は、その時アクセスされるフラッシュメモ
リがオート系コマンド動作を終了して所定の比較回路の
出力が全て論理値”１”にされるまで維持される。ビジ
ー信号ＢＳＹＮの値は、フラッシュメモリの内部処理が
終了すると、オートコマンド終了判定部５０からの終了
信号に基づいてビジー状態である論理値“０”からレデ
ィー状態である論理値“１”に変化される。尚、ビジー
レジスタ部５１の内容は、コントロール部４４よりの出
力制御信号５６によってデータバスＤ０〜Ｄ７に出力可
能にされ、その内容を外部でモニタできるようになって
いる。

【００４１】ここで、本実施例に係るメモリカードの全
体的な動作を図１及び図２を参照しながら簡単に説明す
る。例えば、ホスト側からワードアクセスでフラッシュ
メモリＦＭＲＹ−０，ＦＭＲＹ−１にコマンドがライト
される場合、Ｄ０〜Ｄ７の偶数バイト側コマンドがデー
タバス切換部４１でＭＤ０−６（偶数バイト側コモンデ
ータバス）及びＰＤ０（フラッシュメモリＦＭＲＹ−０
用のポーリングデータバス）に供給され、Ｄ８〜Ｄ１５
の奇数バイト側コマンドはデータバス切換部４１でＭＤ
７−１４（奇数バイト側コモンデータバス）及びＰＤ１
（フラッシュメモリＦＭＲＹ−１用のポーリングデータ
バス）に供給され、これによってフラッシュメモリＦＭ
ＲＹ−０（偶数バイト）とフラッシュメモリＦＭＲＹ−
１（奇数バイト）に各々コマンドがライトされる。

【００４２】このコマンドが自動書込み（オートプログ
ラム）、自動消去のオートチップイレーズ、自動消去の
オートブロックイレーズの場合、メモリ制御信号生成部
４０は、夫々のフラッシュメモリの端子ＰＣＥＮに向け
てチップイネーブル信号ＭＣＥ０Ｎ〜ＭＣＥ１９Ｎを各
別に出力すると共に、各フラッシュメモリの端子ＰＯＥ
Ｎに向けてアウトプットイネーブル信号ＭＯＥＮを共通
に発生し、データポーリング機能に応じた動作を開始す
る。すなわち、ビジー信号生成部４２から出力されるビ
ジー信号ＢＳＹＮをローレベルとして、メモリカードの
ビジー状態をホスト側に通知する。これらの制御は、コ
ントロール部４４が、図２１で説明した第１サイクルで
外部から書き込まれるコマンド（ファースト・コマン
ド）と、第２サイクルで外部から書き込まれるコマンド
（セカンド・コマンド）の値に基づいて行われる。その
制御方式は、上述の様に図３の状態遷移図に示される状
態をフラッシュメモリのコマンドに従って遷移させる方
式とされ、フラッシュメモリの動作に追従若しくは対応
するようにカードコントローラ３の制御動作が決定され
る。

【００４３】図５にはメモリカードにオートチップイレ
ーズが指示された場合の状態遷移制御の一例が示され
る。特に同図には、ワードアクセスでフラッシュメモリ
ＦＭＲＹ−０，ＦＭＲＹ−１にオートチップイレーズを
指示するコマンドがライトされた場合が一例として示さ
れる。

【００４４】最初にファースト・コマンドとして”３０
ｈ”がライトされると、図３の状態遷移図における状態
番号が待ち状態の”０００”からオートチップイレーズ
セットアップ状態の”００１”に遷移される。次にセカ
ンド・コマンドとして”３０ｈ”がライトされると状態
番号が”００１”からオートチップイレーズポーリング
状態”０１０”に遷移する。これによってビジー信号生
成部４２は、外部に対してビジー信号ＢＳＹＮをローレ
ベルのようなイネーブルレベルにアサートする。さら
に、アクセス対象とされるフラッシュメモリＦＭＲＹ−
０，ＦＭＲＹ−１に対しては、それにおける上記ステー
タスポーリング機能に応じた動作を開始させるための仕
様に準拠して、アウトプットイネーブル信号ＭＯＥＮ及
びチップイネーブル信号ＭＣＥ０Ｎ，ＭＣＥ１Ｎをロー
レベルにアサートする。これによってフラッシュメモリ
は、そのデータ入出力端子ＰＩ／Ｏ７の出力がローレベ
ル、その他のデータ入出力端子ＰＩ／Ｏ０〜ＰＩ／Ｏ６
が高出力インピーダンス状態にされる。この間、フラッ
シュメモリＦＭＲＹ−０，ＦＭＲＹ−１は上記オートチ
ップイレーズコマンドに従ってチップ全体の消去及びベ
リファイが行われる。フラッシュメモリＦＭＲＹ−０，
ＦＭＲＹ−１のチップ全体の消去及びベリファイが終了
されると、双方のフラッシュメモリＦＭＲＹ−０，ＦＭ
ＲＹ−１におけるデータ入出力端子ＰＩ／Ｏ７の出力が
ハイレベルに反転される。この状態は、データポーリン
グ用データバスＰＤ０，ＰＤ１を介してオートコマンド
終了判定部５０に伝達され、オートコマンド終了判定部
５０は、終了信号５３によってオートチップイレーズの
終了をコントロール部４４に通知する。コントロール部
４４は、その終了信号によって内部の制御状態をコマン
ド待ち状態に戻す。これによってメモリ制御信号生成部
４０はフラッシュメモリへの制御信号ＭＯＥＮ，ＭＣＥ
０Ｎ，ＭＣＥ１９Ｎをネゲートする。一方、ビジーレジ
スタ部５１は上記オートコマンド終了判定部５０の判定
結果を受け、これによってビジー信号ＢＳＹＮはハイレ
ベルにネゲートされる。外部ではこれに基づいてオート
チップイレーズの終了を判断することができる。例え
ば、外部の図示しないホスト装置は、そのビジー信号Ｂ
ＳＹＮのローレベルからハイレベルへの変化に同期して
これを割込み要求として受けて処理を行うことができ
る。

【００４５】図６にはフラッシュメモリＦＭＲＹ−０，
ＦＭＲＹ−１にワードアクセスでオートプログラムコマ
ンドがライトされた場合の一例動作タイミングチャート
が示される。

【００４６】外部より第１サイクルでコマンド”１０
Ｈ”がライトされ（１ｓｔ−Ｗ）、第２サイクルでプロ
グラムアドレス（ＰＡ）が供給されると共にプログラム
データ（ＰＤ）がライトされると（２ｎｄ−Ｗ））、外
部よりの第２サイクルの指示の終了、即ち、ライトイネ
ーブル信号ＷＥＮの立上り（時刻Ｔ１）に同期して、ビ
ジー信号ＢＳＹＮ信号がローレベルにされ、メモリカー
ド１のフラッシュメモリが内部処理状態に入ったことを
図示しない外部のホスト装置などにに知らせるためのビ
ジー状態にされる。このとき、ビジーレジスタ部５１は
フラッシュメモリ毎にビジー状態か否かを現す情報を保
有しているので、図示しないホスト装置は、ビジーレジ
スタ部５１の内容をリードすることによって、どのフラ
ッシュメモリがビジー状態であるのかを確認することが
できる。次に、上記ライトイネーブル信号ＷＥＮの立上
りエッジから例えば最小限１２０ｎｓ（フラッシュメモ
リの仕様で規定される値）経過後に、書込み対象とされ
るフラッシュメモリのチップイネーブル信号ＭＣＥ０
Ｎ、ＭＣＥ０１Ｎと、アウトプットイネーブル信号ＭＯ
ＥＮがアサートされ、フラッシュメモリＦＭＲＹ−０，
ＦＭＲＹ−１のデータポーリング機能に応じた動作が開
始される。上記チップイネーブル信号ＭＣＥ０Ｎ、ＭＣ
Ｅ１Ｎの立下り後、例えば１５０ｎｓ経過するまではフ
ラッシュメモリからのポーリングデータが確定しない。
このため、オートコマンド終了判定部５０は、当該１５
０ｎｓの時間が経過した後に、ポーリング用データバス
ＰＤ０，ＰＤ１からの入力（ポーリングデータ）とライ
トデータ保存部４３の保存ライトデータとの比較を開始
する。ライトデータ保存部４３の保存ライトデータとポ
ーリングデータ（ＰＤ０，ＰＤ１上のデータ）が一致し
たときはオートプログラムが完了されたことになるの
で、オートコマンド終了判定部５０はその状態を検出す
ることによって、アクセス対象フラッシュメモリ（ＦＭ
ＲＹ−０，ＦＭＲＹ−１）に対応されるビジーレジスタ
部５１の２ビットを論理値“０”から論理値“１”に変
化させる。これによって、ビジー信号ＢＳＹＮはローレ
ベルからハイレベルに反転される。これによって図示し
ないホストシステムはメモリカード１でのオートプログ
ラムの処理が終了したことを認識することができる。こ
こで言う保存ライトデータとは、Ｔ１で示されるエッジ
でラッチしたＤ７，Ｄ１５のデータのことである。

【００４７】図７にはフラッシュメモリＦＭＲＹ−０，
ＦＭＲＹ−１にワードアクセスでオートチップイレーズ
コマンドがライトされた場合の一例動作タイミングチャ
ートが示される。図６に示されるオートプログラムとの
動作の違いは、ポーリングデータの判定方法の違いだけ
である。すなわち、オートチップイレーズにおいて、フ
ラッシュメモリのデータ入出力端子ＰＩ／Ｏ７から出力
されるポーリングデータは、それが論理値”０”の場合
にはフラッシュメモリが内部処理中であることを示し、
それが論理値”１”の場合には内部処理を終了したこと
を意味する。したがって、当該動作モードにおいてオー
トコマンド終了判定部５０はこれを検出し、それが論理
値”１”になったことを検出してビジーレジスタ部５１
の対応ビットを論理値”１”に反転させる。尚、その他
のタイミングは図６と同じであるのでその詳細な説明に
ついては省略する。

【００４８】図８にはフラッシュメモリＦＭＲＹ−０，
ＦＭＲＹ−１にワードアクセスでオートブロックイレー
ズコマンドがライトされた場合の一例動作タイミングチ
ャートが示される。

【００４９】前述の二つのオート系コマンドとの違い
は、第２サイクルにおけるコマンドライトの後に、図示
しないホスト装置からブロックアドレス（ＢＡ）が複数
入力可能にされているため、データポーリングを開始す
るタイミングをカードコントローラ３内で一義的に決定
できない点である。その為、コントロール部４４には、
ポーリングスタートレジスタ４５が設けられ、ブロック
アドレス入力サイクル（複数）が終了したら、図示しな
いホスト装置にこのポーリングスタートレジスタ４５に
論理値“１”のデータをライトしてもらい、これによっ
てデータポーリングを開始するようにされる。具体的に
は、ポーリングスタートレジスタ４５に対する上記ライ
ト動作の終了（時刻Ｔ２におけるライトイネーブル信号
ＷＥＮの立上りエッジ）に同期してチップイネーブル信
号ＭＣＥ０Ｎ，ＭＣＥ１Ｎをアサートし、フラッシュメ
モリのデータポーリング機能に応じた動作を開始させる
と共に、ビジー信号ＢＳＹＮをローレベルにアサートす
る。フラッシュメモリの内部処理が終了したか否かの判
定は、上記同様、チップイネーブル信号ＭＣＥ０Ｎ，Ｍ
ＣＥ１Ｎをアサートした後、１５０ｎｓ経過後に開始さ
れ、その判定手法はオートチップイレーズと同じであ
り、フラッシュメモリのデータ入出力端子Ｉ／Ｏ７から
供給されるポーリングデータの論理値”０”によって処
理中であると判定し、論理値”１”で終了であると判定
する。

【００５０】図９にはオートブロックイレーズにおける
ブロックアドレス入力時の誤動作防止を説明するための
タイミングチャートが示される。図９には第２サイクル
以降に亘ってブロックアドレスが供給される状態が示さ
れる。第２サイクル以降にメモリカード１にブロックア
ドレスが供給されると、当該ブロックアドレスはアクセ
ス対象フラッシュメモリにも供給される。このとき、フ
ラッシュメモリの仕様においてデータ入力はドントケア
即ち不問にされる。しかしながら、不問のデータバスか
らリセットコマンドに相当するようなコードがフラッシ
ュメモリに供給されると、当該フラッシュメモリが不所
望にリセットされる虞がある。そこで、ブロックアドレ
ス入力時にそのような誤動作の虞を防止の為、図に示す
ようにローカルデータバス（偶数バイト側：ＰＤ０、Ｍ
Ｄ０−６、奇数バイト側：ＰＤ１、ＭＤ８−１４）に、
カードコントローラ３で強制的にコードデータ”ＡＡ
Ｈ”を入力して、不所望にリセットされたりしないよう
にされている。ここで、コードデータ”ＡＡＨ”は、図
２１で説明したコマンドデータとしては一切採用されて
いないコードデータであり、実質的にノン・オペレーシ
ョンを意味するようなコードデータとされる。

【００５１】図１０にはデータポーリング中に別のフラ
ッシュメモリがリード可能にされることを示す動作概念
が示される。同図においては、フラッシュメモリＦＭＲ
Ｙ−０，ＦＭＲＹ−１がデータポーリング中に、フラッ
シュメモリＦＭＹ−２，ＦＭＲＹ−３をメモリリリード
する場合が示される。すなわち、フラッシュメモリＦＭ
ＲＹ−０，ＦＭＲＹ−１から出力されるポーリングデー
タは、当該フラッシュメモリ固有のＰＤ０，ＰＤ１を介
し、ビジー信号生成部４２に送られる。このときフラッ
シュメモリＦＭＲＹ−２，ＦＭＲＹ−３がリードされる
と、ＰＤ２とＭＤ０−６を介し偶数バイトのデータが、
ＰＤ３とＭＤ７−１４を介し奇数バイトのデータが、Ｄ
０〜Ｄ１５に出力される。このようにデータポーリング
中に他のフラッシュメモリからのリード動作を行うこと
ができるのは、データポーリング用データバスＰＤ０−
１９が各フラッシュメモリＦＭＲＹ−０〜ＦＭＲＹ−１
９のデータ入出力端子ＰＩ／Ｏ７毎に各別に設けられて
いるからである。

【００５２】図１１にはフラッシュメモリのデータポー
リング機能に応じた動作中におけるメモリカード１のリ
セット動作のタイミングチャートが示される。同図に従
えば、フラッシュメモリＦＭＲＹ−０，ＦＭＲＹ−１の
データポーリング機能に応じた動作中（オート系コマン
ドの実行中）に、メモリカード１に図示しないホスト側
からカードリセット信号ＲＥＳＥＴＰがアサートされる
と、ビジーレジスタ部５１が初期化される。これによっ
て、ビジー信号ＢＳＹＮがハイレベルにされて、外部に
はレディー状態（ＲＥＡＤＹ）が通知されると共に、フ
ラッシュメモリにポーリング機能に応じた動作をさせる
ための信号ＭＯＥＮ，ＭＣＥ０Ｎ，ＭＣＥ１Ｎがネゲー
トされ、フラッシュメモリのデータポーリング状態に応
じた動作が強制終了される。この動作タイミングに従え
ば、カードリセット信号ＲＥＳＥＴＰがアサートされる
と、カードコントローラ３が初期化され、これに応じて
フラッシュメモリのポーリング状態も終了される。但
し、フラッシュメモリにリセット端子が無い場合には、
フラッシュメモリのデータポーリングを終了しても、フ
ラッシュメモリの内部でのオート系コマンドに基づく処
理は続行されており、フラッシュメモリの内部状態がビ
ジー信号ＢＳＹＮ信号に反映されないことになる。

【００５３】図１２にはカードリセットされたときのビ
ジー信号がフラッシュメモリの上記内部状態を反映する
ようにしたときの動作タイミングチャートが示される。
即ち、データポーリング中にカードリセットが指示され
た場合には、コントロール部４４は、ビジーレジスタ部
５１のリセットは行わず、ビジー信号ＢＳＹＮによるデ
ータポーリングを継続する。すなわち、リセット信号Ｒ
ＥＳＥＴＰにてカードリセットが指示されても、ビジー
信号ＢＳＹＮのローレベルへのアサート状態を維持する
と共に、フラッシュメモリへの制御信号ＭＯＥＮ，ＭＣ
Ｅ０Ｎ，ＭＣＥ１Ｎをアサートしたままにしておく。こ
れにより、カードリセットに同期してデータポーリング
機能に応じた動作は終了されず、その時のオート系コマ
ンドによるフラッシュメモリの内部処理が終了した時点
で、ビジー信号ＢＳＹＮがハイレベルにネゲートされて
データポーリングが終了される。

【００５４】図１３にはデータポーリング機能に応じた
動作中に別のフラッシュメモリにオート系コマンドの実
行を可能にする実施例が示される。すなわち、フラッシ
ュメモリＦＭＲＹ−０〜ＦＭＲＹ−１９毎にデバイス０
制御部６５−０〜デバイス１９制御部６５−１９を図２
に示されるようなコントロール部４４に付加したコント
ロール部６４を採用し、メモリ制御信号生成部６０をフ
ラッシュメモリ毎に独立に制御するようにカードコント
ローラ３−１を構成する。その他の構成は図２と同一で
あり、図２に示されるものと同一機能の回路ブロックに
は、それと同一符合を付してその詳細な説明を省略す
る。上記デバイス０制御部６５−０〜デバイス１９制御
部６５−１９は、図３で説明した状態遷移制御をフラッ
シュメモリ毎に行うことができるようにされる。したが
って、コントロール部６４は、メモリ制御信号生成部６
０に、制御信号ＭＣＥ０Ｎ〜ＭＣＥ１９Ｎと共にアウト
プットイネーブル信号ＭＯＥＮを個々のフラッシュメモ
リの状態に応じて制御させる。

【００５５】図１４には図１３において複数のフラッシ
ュメモリに対して別々にオートチップイレーズコマンド
を実行させる場合のタイミングチャートが示される。同
図に従えば、ワードアクセスモードにおいてフラッシュ
メモリＦＭＲＹ−０，ＦＭＲＹ−１がオートチップイレ
ーズを行っている間に、フラッシュメモリＦＭＲＹ−
２，ＦＭＲＹ−３にオートチップイレーズコマンドをラ
イトした場合に、フラッシュメモリＦＭＲＹ−０，ＦＭ
ＲＹ−１とフラッシュメモリＦＭＲＹ−２，ＦＭＲＹ−
３とが夫々独立に状態遷移制御される動作が示される。
すなわち、フラッシュメモリＦＭＲＹ−０，ＦＭＲＹ−
１に対するオートチップイレーズコマンドがライトされ
ると、デバイス０制御部６５−０及びデバイス１制御部
６５−１がこれを判定する。そして、ビジー信号ＢＳＹ
Ｎがローレベルにアサートされると共に、制御信号ＭＯ
ＥＮ，ＭＣＥ０Ｎ，ＭＣＥ１Ｎによってフラッシュメモ
リＦＭＲＹ−０，ＦＭＲＹ−１に対するデータポーリン
グ機能に応じた動作が開始される。このとき、フラッシ
ュメモリＦＭＲＹ−２，ＦＭＲＹ−３に対するオートチ
ップイレーズコマンドが外部からライトされると、当該
コマンドはデバイス２制御部６５−２及びデバイス３制
御部６５−３が認識する。これに基づいてメモリ制御信
号生成部６０は、フラッシュメモリＦＭＲＹ−０〜ＦＭ
ＲＹ−１９に共通のアウトプットイネーブル信号ＭＯＥ
Ｎをネゲートして、換言すれば現在データポーリング機
能に応じた動作中のフラッシュメモリＦＭＲＹ−０，Ｆ
ＭＲＹ−１における当該動作が中断されて、フラッシュ
メモリＦＭＲＹ−２，ＦＭＲＹ−３に当該オートチップ
イレーズコマンドがライトされる。その後、アウトプッ
トイネーブル信号ＭＯＥＮ，チップイネーブル信号ＭＣ
Ｅ０Ｎ〜ＭＣＥ３Ｎがアサートされ、フラッシュメモリ
ＦＭＲＹ−０，ＦＭＲＹ−１によるデータポーリング機
能に応ずる動作が再開されると共に、フラッシュメモリ
ＦＭＲＹ−２，ＦＭＲＹ−３によるデータポーリング機
能に応ずる動作が開始される。フラッシュメモリＦＭＲ
Ｙ−０，ＦＭＲＹ−１によるオートチップイレーズの終
了がそのデータ入出力端子ＰＩ／Ｏ７を介して判定され
ると、デバイス０制御部６５−０及びデバイス１制御部
６５−１はコマンド待ち状態に遷移される。これに続い
てフラッシュメモリＦＭＲＹ−２，ＦＭＲＹ−３による
オートチップイレーズの終了がそのデータ入出力端子Ｐ
Ｉ／Ｏ７を介して判定されると、デバイス０制御部６５
−２及びデバイス１制御部６５−３はコマンド待ち状態
に遷移される。これと共に、ビジー信号ＢＳＹＮがハイ
レベルにネゲートされる。

【００５６】図１５には図１４に示される動作中におけ
るローカルバス４の状態を更に詳細に示すタイミングチ
ャートである。即ち、フラッシュメモリＦＭＲＹ−０，
ＦＭＲＹ−１と、フラッシュメモリＦＭＲＹ−２，ＦＭ
ＲＹ−３とによるデータポーリング機能に応じた動作が
並列に行われ、夫々のデータ入出力端子ＰＩ／Ｏ７の出
力であるポーリングデータは、各々独立にポーリング用
データバスＰＤ０，ＰＤ１と、ポーリング用データバス
ＰＤ２，ＰＤ３を介してカードコントローラ３−１のオ
ートコマンド終了判定部に送られる。これを受け、独立
にデータポーリング状態の終了判定が行われ、制御信号
ＭＣＥ０，ＭＣＥ１Ｎ，ＭＣＥ２Ｎ，ＭＣＥ３Ｎが夫々
独立に制御される。ビジー信号ＢＳＹＮの立下りタイミ
ングは、最先の第２コマンドライトサイクル（２ｎｄ−
Ｗ）の終了タイミングに同期され、その立上りタイミン
グは、フラッシュメモリの内部処理が最も遅く終了され
たタイミングに同期される。尚、データポーリング機能
に応じた動作中におけるコマンドライト時は、データポ
ーリング用バスＰＤ上でポーリングデータとコマンドが
衝突するのを避けるため、若しくはフラッシュメモリへ
のコマンドライトを可能にするため、先に開始されてい
るデータポーリング機能に応ずる動作が一時的に中断さ
れている。

【００５７】図１６には別の実施例に係るフラッシュメ
モリカードのブロック図が示される。同図に示されるフ
ラッシュメモリカード１−１は、上記実施例で説明した
カードコントローラ３又は３−１の機能を有するカード
コントローラ３−２、複数個のフラッシュメモリＦＭＲ
Ｙ−０〜ＦＭＲＹ−１９を含むローカルメモリ２、及び
ローカルバス４を備えた点は上記実施例と同様である。
本実施例においては、フラッシュメモリに対する消去又
は書込みに必要とされる高電圧Ｖｐｐがデータポーリン
グ機能に応ずる動作中に遮断若しくは異常にレベル低下
されたとき、誤動作を防止するために、高電圧Ｖｐｐ降
下検出回路７０を設け、高電圧Ｖｐｐの低下をカードコ
ントローラ３−２に通知するようになっている。高電圧
Ｖｐｐがフラッシュメモリに必要な規定電圧を下回った
場合、その状態は高電圧Ｖｐｐ降下検出回路７０が検出
し、制御信号７１によってカードコントローラ３−２に
通知する。カードコントローラ３−２は、これを受け、
図１７に示されるように、フラッシュメモリにポーリン
グデータを出力させるための制御信号ＭＯＥＮ，ＭＣＥ
０Ｎ，ＭＣＥ１Ｎをネゲートし、データポーリング機能
に応ずる動作を終了させる。このとき、フラッシュメモ
リも高電圧Ｖｐｐの異常な電圧降下によって、異常な状
態で内部処理を終了する。データポーリング中における
高電圧Ｖｐｐの異常な電圧降下、すなわちフラッシュメ
モリの内部処理中における高電圧Ｖｐｐの許容外の低下
は、フラッシュメモリカードの異常動作とみなせるた
め、図示しないホスト装置がこの状態を検出可能にする
ため、カードコントローラ３−２はビジー信号ＢＳＹＮ
によるビジー状態を例えばカードリセットが指示される
まで維持するようになっている。図示しないホスト装置
は、フラッシュメモリカードのビジー状態の期間が一定
期間を越えてタイムオーバしたことをウォッチドッグタ
イマなどで検出することによって、フラッシュメモリカ
ード１−１にカードリセットを要する異常が発生したこ
とを検出することができる。

【００５８】図１８には以上説明したフラッシュメモリ
カード１（１−１）が適用されたシステム構成例が示さ
れる。フラッシュメモリカード１（１−１）は、セント
ラル・プロセッシング・ユニット（ＣＰＵ）８０と共
に、ランダム・アクセス・メモリ（ＲＡＭ）８１やリー
ド・オンリ・メモリ（ＲＯＭ）８２が共通接続されるバ
ス８３に、インタフェース回路（Ｉ／Ｆ）８４を介して
接続される。この構成において、フラッシュメモリカー
ド１（１−１）はホスト装置としてのＣＰＵ８０がアク
セスする。

【００５９】上記実施例に寄れば以下の作用効果が有
る。 （１）メモリカードに内蔵されたフラッシュメモリＦＭ
ＲＹ−０〜ＦＭＲＹ−１９個々のステータスポーリング
機能をカードコントローラ３（３−１）が統合制御する
から、上記フラッシュメモリのステータスポーリング機
能をメモリカード自体のビジー状態又はレディー状態に
置き換えて外部に通知することができる。したがって、
メモリカード１（１−１）をアクセスするホスト装置が
個々のフラッシュメモリを個別的にステータスポーリン
グする処理を不要とし、上記ビジー信号ＢＳＹＮを割込
み信号などとしてホスト装置が受けることによって、そ
のような処理からホスト装置が開放され、システムのス
ループットを向上させることができる。 （２）各フラッシュメモリに固有のデータポーリング用
信号線ＰＤ０〜ＰＤ１９を採用することにより、特定の
フラッシュメモリがそのステータスポーリング機能に応
じた動作中であっても、これに並行して、その他のフラ
ッシュメモリに対するリード動作を可能にでき、メモリ
カードの使い勝手、更にはメモリカードを利用するシス
テムのスループットを向上させる。 （３）カードコントローラ３，３−１は、フラッシュメ
モリの動作態様を規定するコマンドデータの種別に応じ
た制御態様を状態遷移制御で生成する形式を有するの
で、コマンドデータに応じた不揮発性記憶装置のアクセ
ス制御を簡単化することができる。即ち内蔵フラッシュ
メモリとの同期制御若しくは同期動作を容易に実現する
ことができる。 （４）夫々のフラッシュメモリに対して格別に上記状態
遷移制御を行う制御部を採用したカードコントローラ３
−１を用いることにより、フラッシュメモリがそのステ
ータスポーリング機能に応じた動作中に別のフラッシュ
メモリにコマンドデータがライトされて、相互に別々の
コマンドデータで並列的に動作されるフラッシュメモリ
が夫々のステータスポーリング機能に応じた動作を並列
的に行うときにも、夫々のステータスポーリング機能を
簡単に統合することができる。 （５）メモリカードがそのデータポーリング機能に応じ
た動作を行っている途中、即ちビジー信号がビジー状態
を示しているときにカードリセットの指示が与えられた
とき、当該ビジー信号をレディー状態に強制することに
より、ビジー状態の途中で動作途中のフラッシュメモリ
の誤動作を防止することができる。 （６）書込み又は消去のための高電圧の不所望な低下を
検出してカードコントローラ３，３−１に通知する検出
回路７０を設け、上記ビジー信号ＢＳＹＮがビジー状態
にされているとき上記カードコントローラが上記検出回
路による高電圧の不所望な低下の通知を受けることによ
り、当該ビジー信号をレディー状態に強制することによ
り、ビジー状態の途中における消去又は書込み用高電圧
の不所望な低下によるフラッシュメモリの誤動作を防止
することができる。 （７）複数回のアドレス入力によって消去対象メモリブ
ロックの複数個指定が許容される形式で単数若しくは複
数メモリブロック単位の一括消去動作が可能なフラッシ
ュメモリが搭載されるとき、消去対象メモリブロックの
指定アドレス入力が終了されたことを示すポーリング開
始データを外部から受けるレジスタを採用し、これによ
って、カードコントローラがその判断を行うことによ
り、消去対象メモリブロックの指定アドレスの供給終了
をカードコントローラが確実に認識できるようになり、
複数ブロック一括消去が可能なフラッシュメモリの消去
機能を最大限に利用可能にすることができる。このこと
は、単一メモリブロック毎しか消去できないメモリカー
ドに比べてメモリブロック単位での全体としての消去時
間を短縮できる。この点においてもシステムのスループ
ットを向上させることができる。 （８）さらに、消去対象メモリブロックの指定アドレス
供給中に、フラッシュメモリのデータ入出力端子に、コ
マンドとして割当てられていないデータ”ＡＡＨ”を供
給することにより、複数回に亘る消去対象メモリブロッ
クの指定アドレス入力中に不所望なコマンドデータがデ
ータ入力として与えられることによって引き起こされる
誤動作を未然に防止することができる。

【００６０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００６１】例えば、不揮発性記憶装置はフラッシュメ
モリに限定されず、ＥＥＰＲＯＭであってもよい。また
その数も２０個に限定されず適宜変更可能である。ま
た、カードインタフェースは上記実施例のＪＥＩＤＡの
規格に限定されない。さらに、フラッシュメモリの動作
モードの種類更には各動作モードにおける動作の内容は
上記実施例に限定されず種々の変形実施が可能である。

【００６２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６３】（１）内蔵された不揮発性記憶装置個々の
ステータスポーリング機能をカードコントローラが統合
制御することにより、内蔵不揮発性記憶装置のステータ
スポーリング機能をメモリカード自体のビジー状態又は
レディー状態に置き換えて外部に通知することができ
る。これにより、メモリカードをアクセスするホスト装
置が個々の不揮発性記憶装置を個別的にステータスポー
リングする処理を不要とし、上記ビジー信号を割込み信
号などとしてホスト装置が受けることによって、そのよ
うな処理からホスト装置が開放され、システムのスルー
プットを向上させることができる。 （２）各不揮発性記憶装置に固有のデータポーリング用
信号線を採用することにより、特定の不揮発性記憶装置
がそのステータスポーリング機能に応じた動作中であっ
ても、これに並行して、その他の不揮発性記憶装置に対
するリード動作を可能にするなど、メモリカードの使い
勝手、更にはメモリカードを利用するシステムのスルー
プットを向上させることができる。 （３）カードコントローラによる不揮発性記憶装置に対
する制御態様を状態遷移制御とすることにより、不揮発
性記憶装置に対するアクセス制御を容易かできる。例え
ば、不揮発性記憶装置の動作に同期した制御が容易にな
る。 （４）ビジー状態でのカードリセットの指示に応じてビ
ジー信号をレディー状態にすること、ビジー状態の途中
で消去又は書込み用高電圧が不所望に電圧低下したとき
にビジー信号をレディー状態にすること、また、消去対
象メモリブロックの指定アドレス入力中に不揮発性記憶
装置のコマンドに割当てられていないコードデータを当
該不揮発性記憶装置のデータ入力として供給すること
は、メモリカードに内蔵された不揮発性記憶装置の誤動
作防止に寄与することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るフラッシュメモリカー
ドのブロック図である。

【図２】図１に示されるカードコントローラの一例ブロ
ック図である。

【図３】コントロール部の状態遷移制御による制御の状
態遷移図である。

【図４】図１に示されるビジー信号生成部の一例ブロッ
ク図である。

【図５】本実施例のメモリカードにオートチップイレー
ズが指示された場合の状態遷移制御の一例を示すタイミ
ングチャートである。

【図６】フラッシュメモリにワードアクセスでオートプ
ログラムコマンドがライトされた場合の一例動作タイミ
ングチャートである。

【図７】フラッシュメモリにワードアクセスでオートチ
ップイレーズコマンドがライトされた場合の一例動作タ
イミングチャートである。

【図８】フラッシュメモリにワードアクセスでオートブ
ロックイレーズコマンドがライトされた場合の一例動作
タイミングチャートである。

【図９】オートブロックイレーズにおけるブロックアド
レス入力時の誤動作防止を説明するためのタイミングチ
ャートである。

【図１０】データポーリング中に別のフラッシュメモリ
がリード可能にされることを示す動作概念を示す説明図
である。

【図１１】データポーリング中におけるメモリカードの
リセット動作の一例タイミングチャートである。

【図１２】カードリセットされたときのビジー信号がフ
ラッシュメモリの内部状態を反映するようにしたときの
動作タイミングチャートである。

【図１３】データポーリング中に別のフラッシュメモリ
にオート系コマンドの実行を可能にするカードコントロ
ーラのブロック図である。

【図１４】図１３において複数のフラッシュメモリに対
して別々にオートチップイレーズコマンドを実行させる
場合の一例タイミングチャートである。

【図１５】図１４に示される動作中におけるローカルバ
スの状態を更に詳細に示すタイミングチャートである。

【図１６】高電圧低下を検出する機能を有するフラッシ
ュメモリカードのブロック図である。

【図１７】図１６のフラッシュメモリカードの動作タイ
ミングチャートである。

【図１８】本発明の実施例に係るフラッシュメモリカー
ドが適用された一例システム構成のブロック図である。

【図１９】フラッシュメモリの外部端子構成を示す説明
図である。

【図２０】フラッシュメモリの一例ブロック図である。

【図２１】フラッシュメモリのためのコマンドデータに
よって設定されるコマンドの種類及びその設定態様を示
す説明図である。

【図２２】メモリカードに対する外部からのアクセス態
様の一例を示す説明図である。

【符号の説明】

１ フラッシュメモリカード ２ ローカルメモリ ３ カードコントローラ ４ ローカルバス ＦＭＲＹ−０〜ＦＭＲＹ−１９ フラッシュメモリ ＰＩ／Ｏ０〜ＰＩ／Ｏ７ データ入出力端子 ＭＤ０−６ 偶数バイトコモンデータバス ＭＤ８−１４ 奇数バイトコモンデータバス ＰＤ０−１９ データポーリング用データバス ４０ メモリ制御信号生成部 ４１ データバス切換え部 ４２ ビジー信号生成部 ＢＳＹＮ ビジー信号 ４３ ライトデータ保存部 ４４ コントロール部 ４５ ポーリングスタートレジスタ ＲＥＳＥＴＰ カードリセット信号 ５０ オートコマンド終了判定部 ５１ ビジーレジスタ部 ３−１ カードコントローラ ６０ メモリ制御信号生成部 ６４ コントロール部 ６５−０〜６５−１９ デバイス０制御部〜デバイス１
９制御部 １−１ フラッシュメモリカード ３−２ カードコントローラ ７０ 高電圧Ｖｐｐ降下検出回路 Ｖｐｐ 高電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大久保 京夫 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 菊池 隆 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 鈴木 猛 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 門脇 茂 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 岸 正道 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 管野 利夫 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 岩崎 浩典 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 窪田 康郎 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 福田 宏 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のカードインタフェース端子と、 電気的に消去及び書込み可能であって、上記カードイン
   タフェース端子からの指示に基づく所定動作の完了を外
   部に通知するための情報を出力する第１の端子を備えた
   複数個の不揮発性記憶装置と、 上記カードインタフェース端子を介して与えられる情報
   に従って上記複数個の不揮発性記憶装置を選択的にアク
   セス制御するカードコントローラとを有するメモリカー
   ドであって、上記カードコントローラは、 上記不揮発性記憶装置に対する上記所定動作の指示に同
   期してビジー状態を示すビジー信号を所定の上記カード
   インタフェース端子から出力し、上記所定動作が指示さ
   れた全ての不揮発性記憶装置の上記第１の端子から当該
   所定動作の完了を通知するための情報が出力される状態
   を待って、上記ビジー信号をレディー状態に変化させる
   ビジー信号生成部を備えて、成るものであることを特徴
   とするメモリカード。
2. 【請求項２】 複数のカードインタフェース端子と、 電気的に消去及び書込み可能であって、上記カードイン
   タフェース端子からの指示に基づく所定動作の完了を外
   部に通知するための情報をデータ入出力端子の内の一つ
   のデータ入出力端子である第１の端子から出力する複数
   個の不揮発性記憶装置と、 不揮発性記憶装置毎にその第１の端子に個別的に結合さ
   れた複数のポーリング用信号線と、不揮発性記憶装置の
   その他のデータ入出力端子が結合され夫々の不揮発性記
   憶装置に共通のデータバスとを含むローカルバスと、 上記ローカルバスに結合され、上記カードインタフェー
   ス端子を介して与えられる情報に従って上記複数個の不
   揮発性記憶装置を選択的にアクセス制御するカードコン
   トローラとを有するメモリカードであって、上記カード
   コントローラは、 不揮発性記憶装置に対する上記所定動作の指示に同期し
   てビジー状態を示すビジー信号を所定の上記カードイン
   タフェース端子から出力し、上記所定動作が指示された
   全ての不揮発性記憶装置の上記第１の端子から当該所定
   動作の完了を通知するための情報がポーリング用信号線
   を介して伝達されるのを待って、上記ビジー信号をレデ
   ィー状態に変化させるビジー信号生成部と、 外部からアクセス対象とされる不揮発性記憶装置に対応
   されるポーリング用信号線を、上記ビジー信号のビジー
   状態への変化に応じてデータ入出力用のカードインタフ
   ェース端子から切り離すデータバス切換部とを有して、
   成るものであることを特徴とするメモリカード。
3. 【請求項３】 上記夫々の不揮発性記憶装置は、これに
   与えられるコマンドデータによってその動作が指示され
   るものであり、 上記カードコントローラは、外部から与えられるコマン
   ドデータの種別に応じた制御態様を状態遷移制御で生成
   するものであることを特徴とする請求項１又は２記載の
   メモリカード。
4. 【請求項４】 上記カードコントローラは、夫々の不揮
   発性記憶装置に対して格別に状態遷移制御を行う制御部
   を備えるものであることを特徴とする請求項３記載のメ
   モリカード。
5. 【請求項５】 上記カードコントローラは、ビジー信号
   生成部がビジー状態のビジー信号を出力しているとき、
   上記カードインタフェース端子からのリセットの指示に
   対し、ビジー信号をレディー状態に強制するようにビジ
   ー信号生成部を制御するものであることを特徴とする請
   求項１又は２記載のメモリカード。
6. 【請求項６】 不揮発性記憶装置に対する消去又は書込
   みのための高電圧の不所望な低下を検出して上記カード
   コントローラに通知する検出回路を更に有し、 上記カードコントローラは、上記ビジー信号がビジー状
   態にされているとき上記検出回路による高電圧の不所望
   な低下の通知を受けることにより、当該ビジー信号をレ
   ディー状態に強制するものであることを特徴とする請求
   項１又は２記載のメモリカード。
7. 【請求項７】 上記不揮発性記憶装置は、これに与えら
   れるコマンドデータによってその動作が指示され、指示
   可能な動作としてメモリブロック単位での一括消去動作
   を含み、当該消去動作の指示に際しては、複数回のアド
   レス入力によって一括消去対象メモリブロックの複数個
   指定が許容されるものであり、 上記カードコントローラは、上記消去対象メモリブロッ
   クを指定するためのアドレスがアクセス対象の不揮発性
   記憶装置に供給されるとき、当該不揮発性記憶装置のデ
   ータ入出力端子には、コマンドとして割当てられていな
   いデータを供給するものであることを特徴とする請求項
   １又は２記載のメモリカード。
8. 【請求項８】 上記不揮発性記憶装置は、これに与えら
   れるコマンドデータによってその動作が指示され、指示
   可能な動作としてメモリブロック単位での一括消去動作
   を含み、当該消去動作の指示に際しては、複数回のアド
   レス入力によって一括消去対象メモリブロックの複数個
   指定が許容されるものであり、 上記カードコントローラは、上記消去対象メモリブロッ
   クを指定するためのアドレス入力が終了されたことを示
   すポーリング開始データが外部から書込み可能にされる
   レジスタを有し、上記ポーリング開始データが当該レジ
   スタに書き込まれたことによってビジー信号をビジー状
   態で出力させるものであることを特徴とする請求項１又
   は２記載のメモリカード。