JPH0793011B2 - サイクル・タイムを短縮したクロック動作式増幅器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は増幅回路に関し、より詳
しくは、半導体メモリに使用する増幅回路である、アド
レス増幅器等に関するものである。

【０００２】

【従来の技術】米国特許第４８４５６７７号は、１９８
９年７月４日付でチャペルら（Chappell et al. ）に対
して発行された特許であり、発明の名称を「サイクル・
タイムを改良したパイプライン方式のメモリ・チップ構
造（Pipelined Memory Chip Structure Having Improve
d Cycle Time）」という。この米国特許には、半導体ラ
ンダム・アクセス・メモリのメモリ・チップが記載され
ており、そのメモリ・チップは、読出しシーケンスない
し書込みシーケンスの組合せがどのようなものであれ、
そのアクセス・タイムよりもサイクル・タイムの方が短
くなるようにしたものである。このメモリ・チップは、
パイプライン方式で動作し、同一の時刻に２つ以上のア
クセスがチップの中を伝搬することができるようにして
あり、そしてそのサイクル・タイムは、サブアレイのサ
イクルによってその長さを制限されている。

【０００３】米国特許第４７９１３２４号は、１９８８
年１２月１３日付でホダップ（Hodapp）に対して発行さ
れた特許であり、発明の名称を「ＣＭＯＳ差動増幅器形
式のセンス・アンプ（CMOS Differential-Amplifier Se
nse Amplifier ）」という。この米国特許には、メモリ
に使用するための、２つのＣＭＯＳ差動増幅器から構成
したＣＭＯＳセンス・アンプが記載されている。２つの
差動増幅器の各々は、選択したビット線対が発生した同
一の２つずつの信号を受け取り、そして各々の差動増幅
器が、相補的な信号対のうちの、夫々一方の信号を送出
するようにしてある。

【０００４】米国特許第４７２４３４４号は、１９８８
年２月９日付でワタナベ（Watanabe）に対して発行され
た特許であり、発明の名称を「対称形負荷回路と非対称
形負荷回路とを備えたセンス・アンプ（Sensing Amplif
ier Including Symmetrical And Asymmetrical Load Ci
rcuits）」という。この米国特許には、ランダム・アク
セス・メモリのためのセンス・アンプが記載されてい
る。このセンス・アンプは、第１差動増幅回路と第２差
動増幅回路とを備えたものである。第１差動増幅回路
は、第１のトランジスタ対から形成してあり、そのトラ
ンジスタ対の２つのトランジスタは、それらのソースが
互いに接続しており、それらのゲートには差分入力信号
を供給するようにしてあり、また、それらのドレイン
は、対称形の能動負荷に接続してある。一方、第２差動
増幅回路は、トランジスタ対から形成したカレント・ミ
ラー形の回路であり、この回路は第１差動増幅回路に直
列に接続してある。

【０００５】米国特許第４７１６３２０号は、１９８７
年１２月２９日付でマカダムス（McAdams ）に対して発
行された特許であり、発明の名称を「センス・ノードを
絶縁したＣＭＯＳセンス・アンプ（CMOS Sense Amplifi
er With Isolated SensingNodes）」という。この米国
特許にはＣＭＯＳセンス・アンプが記載されており、こ
のセンス・アンプは、ビット線のキャパシタンスをセン
ス・ノードから絶縁することによって、一般的なＣＭＯ
Ｓセンス・アンプと比べて、検出した差分電圧の増幅を
より高速で行なえるようにしたものである。このように
高速で増幅を行なえるのは、センス・ノードのキャパシ
タンスが、ビット線のキャパシタンスと比べて著しく小
さいからである。

【０００６】米国特許第４６９４２０５号は、１９８７
年９月１５日付でシュウら（Shu etal.）に対して発行
された特許であり、発明の名称を「ＣＭＯＳ・ＤＲＡＭ
のための中点センス増幅方法（Midpoint Sense Amplifi
cation Scheme For A CMOS DRAM ）」という。この米国
特許には、ＣＭＯＳで構成した、中点センス増幅システ
ムが開示されており、この増幅システムは、ＣＭＯＳ・
ＤＲＡＭのセンス・サイクルにおけるセンス増幅フェー
ズの動特性を制御するようにしたものである。この増幅
システムは、差分電圧信号が上昇して第１所定値に達し
たときにセンス増幅段階の第１フェーズを開始させるよ
うに働く、トラッキング回路を備えている。

【０００７】米国特許第４６５４８３１号は、１９８７
年３月３１日付でベンカテシュ（Venkatesh ）に対して
発行された特許であり、発明の名称を「高速ＣＭＯＳ電
流センス・アンプ（High Speed CMOS Current Sense Am
plifier ）」としたものである。この米国特許には、動
作を高速化したＣＭＯＳ電流センス・アンプ回路であっ
て、センス・アンプと、ダミー・センス・アンプと、演
算センス・アンプとを備えた回路が記載されている。

【０００８】米国特許第４６４５９５４号は、１９８７
年２月２４日付でシャスタ（Schuster）に対して発行さ
れた特許であり、発明の名称を「電界効果トランジスタ
・アレイのためのＥＣＬからＦＥＴへのインターフェー
ス回路（ECL to FET Interface Circuit For Field Eff
ect Transistor Arrays）」としたものである。この米
国特許には、バイポーラＥＣＬロジック回路の信号をＦ
ＥＴロジック・アレイへ結合するためのインターフェー
ス回路が記載されている。このインターフェースは、デ
ュアル・レール入力線上の、チップ選択信号とその相補
信号とを受け取るようにしたものである。また、小信号
増幅器によって、チップ・イネーブル信号をハイ・レベ
ルのクロッキング信号へ変換するようにしており、この
小信号増幅器はＦＥＴ増幅器から構成したものであっ
て、このＦＥＴ増幅器の入力ＦＥＴトランジスタは、そ
のソースとゲートとを、デュアル・レール入力端子の夫
々に接続してある。更に、ＦＥＴロジック・レベルへ変
換すべきバイポーラＥＣＬロジック・レベルは、ＦＥＴ
で構成したダイナミック・センス・アンプへ入力するよ
うにしてあり、このダイナミック・センス・アンプへは
更に、バイポーラ・トランジスタ・ロジック回路から基
準レベルを入力させている。小信号増幅器がこのダイナ
ミック・センス・アンプをクロッキングしたときに、こ
のダイナミック・センス・アンプから、入力バイポーラ
・ロジック・レベルに対応した、ＦＥＴロジック・レベ
ルの真レベルとこの相補的レベルとが出力される。

【０００９】米国特許第４６２７０３３号は、１９８６
年１２月２日付でハイスロップら（Hyslop et al. ）に
対して発行された特許であり、その発明の名称は「瞬時
電力を低減させたセンス・アンプ（Sense Amplifier Wi
th Reduced Instantaneous Power）」である。この米国
特許には、ダイナミック読み書きメモリのためのＣＭＯ
Ｓセンス・アンプ回路が記載されており、このセンス・
アンプ回路は、クロス結合したｎチャネル形トランジス
タと、クロス結合したｐチャネル形トランジスタとを採
用しており、それらトランジスタは、センス・クロック
によって選択的に活動化するようにした、２組の別設の
ｐチャネル形トランジスタとｎチャネル形トランジスタ
の組によって、電源電位と接地電位とに復帰させるよう
にしてある。

【００１０】米国特許第４６０４５３３号は、１９８６
年８月５日付でミヤモトら（Miyamoto et al. ）に対し
て発行された特許であり、その発明の名称は「センス・
アンプ（Sense Amplifier ）」である。この米国特許に
は、第１差動増幅器と第２差動増幅器とを備えたセンス
・アンプが記載されている。第１差動増幅器は差分入力
要素として一対のバイポーラ・トランジスタを含んでお
り、それら２つのバイポーラ・トランジスタへは、ＭＯ
Ｓ回路からの差分入力信号の夫々が入力する。また、第
２差動増幅器は差分入力要素として、一対のＭＯＳトラ
ンジスタを含んでおり、それら２つのＭＯＳトランジス
タへは、第１差動増幅器が出力する差分出力信号の夫々
が入力するようにしてある。

【００１１】米国特許第４４７９２０２号は、１９８４
年１０月２３日付でウチダ（Uchida）に対して発行され
た特許であり、その発明の名称は「ＣＭＯＳセンス・ア
ンプ（CMOS Sense Amplifier）」である。この米国特許
には、複数のメモリ・セルと複数のセンス回路とを備え
た構成としたメモリ回路が記載されている。複数のセン
ス回路は、その各々が、第１及び第２の入力ＭＯＳトラ
ンジスタと、第１のチャネル・タイプの第１及び第２の
負荷ＭＯＳトランジスタと、負荷回路とを含んでおり、
この負荷回路は、当該センス回路に接続していると共
に、第２のチャネル・タイプの第１ないし第４の負荷Ｍ
ＯＳトランジスタを含んでいる。第１及び第２の入力Ｍ
ＯＳトランジスタは、それらのソースが互いに接続して
いる。またそれらのゲートは、第１及び第２のスイッチ
ング・トランジスタの差分入力信号が、前記メモリ回路
からそれらのゲート間に入力するように、接続がなされ
ている。更に、これら第１及び第２のスイッチング・ト
ランジスタは、それらのソースが夫々前記第１及び第２
の入力トランジスタのドレインへ接続しており、それら
のゲートが列選択信号に接続している。

【００１２】ＩＢＭ技術開示広報（IBM Technical Disc
losure Bulletin ）の第３１巻、第７号は、１９８８年
１２月に発行された刊行物であり、その第２８０頁に、
題名を「ＥＣＬ変換のためのＣＭＯＳで構成した前置増
幅器／クロック動作式増幅器（CMOS Preamplifier/Cloc
ked Amplifier For ECL Conversion）」とした論文が掲
載されている。この論文には、ＥＣＬ信号をＣＭＯＳデ
バイスに使用することのできる大信号へ変換するために
用いるＣＭＯＳ前置増幅器／クロック動作式増幅器が開
示されている。この論文の図２には、エミッタ結合ロジ
ック（ＥＣＬ）を使用したシステムの中に存在している
信号等の小信号を、相補的金属・酸化物・半導体（ＣＭ
ＯＳ）デバイスに使用することのできる大信号へ、高速
で、しかも、パラメータの変動に対する良好な許容度を
もって変換することのできるＣＭＯＳ前置増幅器／クロ
ック動作式増幅器レシーバが図示されている。

【００１３】同じく、１９８８年１２月発行の、このＩ
ＢＭ技術開示広報の第３１巻、第７号には、その第４０
９頁に、題名を「２個のアクセス・トランジスタを備え
た高密度メモリ・セル構造（High Density Memory Cell
Structure with Two AccessTransistors）」とした論
文が掲載されている。この論文には、高密度ダイナミッ
ク・ランダム・アクセス・メモリのメモリ・セル構造
に、一対のアクセス・トランジスタと１つのキャパシタ
とを組み込むことによって、そのメモリ・セル構造の寸
法を縮小すると共に雑音に対するイミュニティを向上さ
せるという技法が記載されている。

【００１４】１９８９年２月に発行された、「１９８９
年ＩＥＥＥ・ＩＳＳＣＣ技術論文ダイジェスト（1989 I
EEE ISSCC Digestof Technical Papers）」の第３０頁
〜第３１頁には、題名を「６．５ナノ秒アクセス／５ナ
ノ秒サイクルの、１２８ＫのＣＭＯＳ・ＥＣＬスタティ
ックＲＡＭ（A 128K 6.5ns Access/5ns Cycle CMOS ECL
Static RAM ）」とした論文が掲載されている。この論
文の図２には、単クロックによって動作を開始するよう
にした、複数の自動リセット回路マクロから成るパイプ
ライン形式のチェイン（連鎖構造）が図示されている。
複数のブロックの各々が、そのブロックだけの局所的リ
セット信号を発生するようにしてあり、それによって、
デコーダが分解動作を実行している間に、アドレス増幅
器をリセットすることができ、また、サブアレイを選択
して出力データをラッチしている間に、デコーダをリセ
ットすることができるようにしている。この論文の図３
に図示されているｙアドレス・バッファ回路は、ＥＣＬ
からＣＭＯＳへの変換動作を例示しており、また更に、
パイプライン方式の動作に必要な、高速で駆動状態にす
る能力と短いサイクル・タイムを達成する能力とを兼ね
備えたものとした動作方式を例示している。尚、このｙ
アドレス・バッファ回路の出力にはＮＯＲ回路を結合し
てあり、このＮＯＲ回路によって、このｙアドレス・バ
ッファ回路中の主要経路の高速リセット動作を開始させ
るようにしている。

【００１５】

【発明が解決しようとする課題】本発明の目的は、サイ
クル・タイムを短縮することのできる、自動リセット機
能を備えたクロック動作式増幅器を提供することにあ
る。本発明の更なる目的は、消費電力を低く抑えること
のできる、自動リセット機能を備えたクロック動作式増
幅器を提供することにある。本発明の更なる目的は、ク
ロック信号に関する入力負荷を大幅に軽減することので
きる、自動リセット機能を備えたクロック動作式増幅器
を提供することにある。本発明の更なる目的は、メモリ
回路に使用する、自動リセット機能を備えたクロック動
作式増幅器であって、この増幅器のサイクル・タイム
を、そのメモリ・チップ全体のアクセス・タイムよりも
短くすることのできる、クロック動作式増幅器を提供す
ることにある。本発明の更なる目的は、ＥＣＬレベルの
アドレス入力信号を増幅し、大負荷のアドレス・デコー
ダ負荷を駆動することのできる、自動リセット機能を備
えたクロック動作式増幅器を提供することにある。本発
明の更なる目的は、次段を駆動するためのパルス信号の
パルス幅を、所定の幅とすることができるように時間遅
れを組み込んだ、自動リセット機能を備えたクロック動
作式増幅器を提供することにある。

【００１６】

【課題を解決するための手段】本発明に関連して以下に
説明する増幅回路は、入力信号を増幅するための回路で
あって、以下のように構成した回路である。即ちこの増
幅回路は、第１トランジスタ（１６）であって、第１電
源（接地電圧）に結合した第１端子（ソース）、第１出
力ノード（２０）に結合した第２端子（ドレイン）、及
び入力信号端子（１２）に結合した第３端子（ゲート）
を有する前記第１トランジスタ（１６）と、第２トラン
ジスタ（１８）であって、前記第１電源に結合した第４
端子（ソース）、第２出力ノード（３０）に結合した第
５端子（ドレイン）、及び基準信号端子（１４）に結合
した第６端子（ゲート）を有する、前記第２トランジス
タ（１８）と、前記第１出力ノード（２０）へ電流を供
給する第１手段、及び前記第２出力ノード（３０）へ電
流を供給する第２手段と、クロック信号端子（ＣＬＫ
Ｉ）に結合した第３手段であって、第１時刻において
は、前記第１出力ノード（２０）及び前記第２出力ノー
ド（３０）の電圧を前記第１電源の電圧にプリセット
し、第２時刻においては、前記クロック信号に応答して
自らをディスエーブルすることにより、前記第１出力ノ
ード（２０）及び前記第２出力ノード（３０）が前記第
２時刻において前記入力信号に応答するようにする、前
記第３手段と、前記第１出力ノード（２０）は、第１反
転回路（５５）及び第２反転回路（５６）を介して第３
出力ノード（４８）に結合しており、前記第２出力ノー
ド（３０）は、第３反転回路（６９）及び第４反転回路
（７０）を介して第４出力ノード（６８）に結合してお
り、前記第３出力ノード（４８）と前記第１出力ノード
（２０）とに結合した第４手段であって、前記第３出力
ノード（４８）がこれが生じる一方の電圧レベルにある
ときにそれより所定の第１遅れ時間の経過後に、前記第
１出力ノード（２０）の電圧を前記第１電源の電圧へリ
セットする、前記第４手段と、前記第４出力ノード（６
８）と前記第２出力ノード（３０）とに結合した第５手
段であって、前記第４出力ノード（６８）がこれが生じ
る一方の電圧レベルにあるときにそれより所定の第２遅
れ時間の経過後に、前記第２出力ノード（３０）の電圧
を前記第１電源の電圧へリセットする、前記第５手段と
を備える。そして、前記第１トランジスタ（１６）が電
界効果トランジスタであり、前記第１端子がソースであ
り、前記第２端子がドレインであり、前記第３端子がゲ
ートであり、そして前記第２トランジスタ（１８）が電
界効果トランジスタであり、前記第４端子がソースであ
り、前記第５端子がドレインであり、前記第６端子がゲ
ートである。そして、前記第１手段が第３電界効果トラ
ンジスタ（２４）及び第５電界効果トランジスタ（３
９）を含み、前記第３電界効果トランジスタ（２４）
は、そのゲートが前記第２出力ノード（３０）に結合
し、そのドレインが前記第１出力ノード（２０）に結合
し、そのソースが前記第５電界効果トランジスタ（３
９）のドレインに結合し、前記第５電界効果トランジス
タ（３９）は、そのゲートが前記クロック信号に結合
し、そのソースが第２電源に結合しており、そして前記
第２手段が第４電界効果トランジスタ（２５）及び前記
第５電界効果トランジスタ（３９）を含み、前記第４電
界効果トランジスタ（２５）は、そのゲートが前記第１
出力ノード（２０）に結合し、そのドレインが前記第２
出力ノード（３０）に結合し、そのソースが前記第５電
界効果トランジスタ（３９）の前記ドレイン及び前記第
３電界効果トランジスタ（２４）の前記ソースに結合し
ている。そして、前記第３手段が第６電界効果トランジ
スタ（２３）及び第７電界効果トランジスタ（３３）を
含み、前記第６電界効果トランジスタ（２３）は、その
ソースが前記第１電源に結合し、そのドレインが前記第
１出力ノード（２０）に結合し、そのゲートが前記クロ
ック信号に結合し、そして前記第７電界効果トランジス
タ（３３）は、そのソースが前記第１電源に結合し、そ
のドレインが前記第２出力ノード（３０）に結合し、そ
のゲートが前記クロック信号に結合している。そして、
前記第４手段は、入力端が前記第３出力ノード（４８）
に結合し一定の時間遅れを与える電送線（４８’）、該
電送線（４８’）の出力端に結合した第５及び第６反転
回路（７７、７８）、及びゲートが前記第６反転回路
（７８）の出力に結合した第８電界効果トランジスタ
（２２）を有し、該第８電界効果トランジスタ（２２）
のソースは前記第１電源に結合し、ドレインは前記第１
出力ノード（２０）に結合し、そして前記第５手段は、
入力端が前記第４出力ノード（６８）に結合し一定の時
間遅れを与える電送線（６８’）、該電送線（６８’）
の出力端に結合した第７及び第８反転回路（１００、１
０１）、及びゲートが前記第８反転回路（１０１）の出
力に結合した第９電界効果トランジスタ（３２）を有
し、該第９電界効果トランジスタ（３２）のソースは前
記第１電源に結合し、ドレインは前記第２出力ノード
（３０）に結合している。

【００１７】

【実施例】図面に関し、特にその第１図に関して説明す
ると、同図は、入力信号を増幅するための回路１０を図
示したものであり、入力信号はこの回路１０のリード１
２に結合している。尚、この図１において、ゲート・リ
ードに小さな丸印がついているデバイス（例えばデバイ
ス２４等）は、ｐチャネル形の、金属・酸化物・半導体
電界効果トランジスタ（ＭＯＳＦＥＴ）であり、一方、
ゲートに丸印が付いていないデバイス（例えばデバイス
１６等）は、ｎチャネル形の、ＭＯＳＦＥＴである。基
準信号（この基準信号は例えば入力信号の相補信号等で
ある）が、リード１４に結合している。リード１２は、
電界効果トランジスタ１６のゲートに結合しており、こ
の電界効果トランジスタ１６は、そのソースがリード１
７を介して、例えば接地電位等の第１電源に結合してい
る。リード１４は、電界効果トランジスタ１８に結合し
ており、この電界効果トランジスタ１８は、そのソース
がリード１９を介して、例えば接地電位等の第１電源に
結合している。トランジスタ１６のドレインは、リード
２０を介して、トランジスタ２２〜２４の夫々のドレイ
ンと、トランジスタ２５〜２７の夫々のゲートとに結合
している。トランジスタ１８のドレインは、リード３０
を介して、トランジスタ３２、３３、及び２５の夫々の
ドレインと、トランジスタ２４、３６、及び３７の夫々
のゲートとに結合している。トランジスタ２４及び２５
の夫々のソースは、リード３８を介して、互いに結合す
ると共に、トランジスタ３９のドレインに結合してお
り、このトランジスタ３９は、そのソースがリード４０
を介して第２電源に結合している。クロック信号は、リ
ード４２を介して、トランジスタ２３、３３、及び３９
の夫々のゲートへ結合することができるようにしてあ
る。トランジスタ２２、２３、２６、３２、３３、及び
３６の夫々のソースは、例えば接地電位等の第１電源に
結合している。トランジスタ２７及び３７の夫々のソー
スは、第２電源に結合している。

【００１８】リード２０はノードであるということがで
き、ここではこれを第１ノードと呼ぶことにする。この
第１ノード２０は、トランジスタ３９及び２４を介して
第２電源から電流を受け取るようにしてある。リード３
０もまたノードであるということができ、ここではこれ
を第２ノードと呼ぶことにする。この第２ノード３０
は、トランジスタ３９及び２５を介して電流を受け取る
ようにしてある。トランジスタ２４とトランジスタ２５
とは、互いに、各々のドレインが相手方のゲートに結合
しており、それによってクロス結合したラッチを形成し
ている。このラッチは、トランジスタ３９を通過した電
流が、第１ノードと第２ノードとのいずれか一方へ流れ
るようにその電流の経路を定めるラッチである。リード
４２上のクロック信号は、トランジスタ２３及び３３
を、第１時刻において（例えばリード４２上のクロック
信号が接地電位に対してハイ・レベルにある時に）導通
状態にすることによって、第１ノード及び第２ノードの
電圧を第１電源の電圧にプリセットするように機能す
る。リード４２上のクロック信号がロー・レベルにある
時には、トランジスタ３３及び２３はターン・オフして
おり、一方、トランジスタ３９はターン・オンしてい
る。そのため、トランジスタ２４とトランジスタ２５の
夫々を介して電流が第１ノードと第２ノードとへ流され
ており、この状態は、第１ノードまたは第２ノードの一
方がハイ・レベルへ移行することによって、トランジス
タ２５または２４の一方のゲートがハイ・レベルになっ
てそのトランジスタがターン・オフするまで継続する。
また、そのように一方のトランジスタがターン・オフし
たときにも、オン状態を継続している他方のトランジス
タ、即ちトランジスタ２４または２５は、夫々、第１ノ
ードまたは第２ノードに電流を流し続ける。第１ノード
と第２ノードとのいずれがハイ状態へ移行するかは、ト
ランジスタ１６とトランジスタ１８とに、電流がどのよ
うに流れるかによって決まり、更に、その電流がどのよ
うに流れるかは、リード１２及び１４上にどのような電
圧が発生しているかによって決まるものである。即ち、
リード１２と１４とを比べて、リード１２の方がより高
い電圧を発生していれば、トランジスタ１８よりトラン
ジスタ１６の方に多くの電流が流れることになり、また
反対に、リード１４の方がより高い電圧を発生していれ
ば、トランジスタ１８の方により多くの電流が流れるこ
とになる。トランジスタ１６の方により多くの電流が流
れたならば、第２ノードより第１ノードの方が低い電圧
へプル・ダウンされ、また反対に、トランジスタ１８の
方により多くの電流が流れたならば、第２ノードの方が
より低い電圧へプル・ダウンされる。そして、第１ノー
ドの方がより低い電圧となれば、トランジスタ２４より
トランジスタ２５の方が導通性が大きくなってより多く
の電流を流すようになり、また反対に、第２ノードの方
がより低い電圧となれば、トランジスタ２４の方が導通
性が大きくなってより多くの電流を流すようになる。こ
うしてトランジスタ２４と２５の一方が大部分の電流を
流すようになると、第１ノードと第２ノードのうちで、
そのトランジスタが電流を流すように結合している方の
ノードが、より高い電圧レベルへプル・アップされる。
リード１２と１４とには、夫々、ＣＭＯＳレベル信号の
真信号と相補信号とを供給するようにしており、それに
よって、トランジスタ１６と１８のうちの、一方をター
ン・オフさせ、他方をターン・オンさせるようにしてい
る。尚、トランジスタ２４とトランジスタ２５とはラッ
チを形成しているため、リード４２上のクロック信号が
ロー・レベルへ移行することによって第１ノード及び第
２ノードの状態がセットされた後には、このラッチが、
そのセットされた状態を保存するように機能することに
なり、これによって、ノイズに起因する状態変化に対す
る耐性を高めている。

【００１９】リード２０上の出力、即ち第１ノードの出
力は、トランジスタ２６と２７とで形成した反転回路５
５を介して、そして更にリード４４を介して、トランジ
スタ４６と４７とで形成した第２の反転回路５６に結合
しており、これによってリード４８上に出力が発生する
ようにしてある。このリード４８はノードであるという
ことができ、ここではこれを第３ノードと呼ぶことにす
る。リード４４は、トランジスタ４６、４７、及び５０
の夫々のゲートと、トランジスタ２６、２７、５２、及
び５４の夫々のドレインとに結合している。トランジス
タ４７、５０、５２、及び５４の夫々のソースは第２電
源に結合している。トランジスタ４６のソースは、例え
ば接地電位等の第１電源に結合している。トランジスタ
２６及び２７は、相補的金属・酸化物・半導体（ＣＭＯ
Ｓ）第１反転回路５５として機能するようにしたもので
ある。トランジスタ４６と４７とは、ＣＭＯＳ第２反転
回路５６として機能するようにしたものである。従っ
て、第１ノードであるリード２０上の電圧レベルは、第
１反転回路５５及び第２反転回路５６を通過するための
遅れ時間の経過後に、第３ノードであるリード４８上
に、その電圧レベルが現われるようにしてある。尚、リ
ード１４上の入力信号がリード１２上の入力信号より高
い電圧レベルにあるときに大きなコンダクタンス・ゲイ
ンが得られるように、トランジスタ１６と比べて、トラ
ンジスタ２６をより大きく製作してあり、また、このト
ランジスタ２６と比べて、トランジスタ４７を更に大き
く製作してある。

【００２０】トランジスタ３６及び３７夫々のドレイン
は、互いに結合すると共に、リード５８を介して、トラ
ンジスタ５０及び５９の夫々のドレイン、並びにトラン
ジスタ５２、６６、及び６７の夫々のゲートに結合して
いる。トランジスタ５９及び６７の夫々のソースは第２
電源に結合している。トランジスタ６６のソースは、例
えば接地電位等の第１電源に結合している。トランジス
タ６６及び６７の夫々のドレインはリード６８を介して
互いに結合している。このリード６８はノードであると
いうことができ、ここではこれを第４ノードと呼ぶこと
にする。トランジスタ３６及び３７は、第３ＣＭＯＳ反
転回路６９として機能するようにしたものである。ま
た、トランジスタ６６及び６７は、第４ＣＭＯＳ反転回
路７０として機能するようにしたものである。従って、
リード３０上の出力、即ち第２ノードの出力は、第３反
転回路６９及び第４反転回路７０を通過した後に、即ち
その通過のための遅れ時間の経過後に、それと同じ電圧
レベルで、第４ノードであるリード６８上に現われるよ
うにしてある。尚、リード１２上の入力信号がリード１
４上の入力信号より高い電圧レベルにあるときに大きな
コンダクタンス・ゲインが得られるように、トランジス
タ１８と比べて、トランジスタ３６をより大きく製作し
てあり、また、このトランジスタ３６と比べて、トラン
ジスタ６７を更に大きく製作してある。

【００２１】トランジスタ５０とトランジスタ５２と
は、互いに、各々のドレインを相手方のゲートに結合す
ることによって、クロス結合したラッチを形成してお
り、このラッチによって耐ノイズ性を向上させている。
リード４４上の電圧レベルとリード５８上の電圧レベル
とが、互いに相補的な電圧レベルになったならば、これ
らトランジスタ５０及び５２の一方がターン・オフする
と共に、他方がターン・オンするため、それによって、
リード４４及び５８上の信号が補強される。これは特
に、電圧がハイ・レベルにある方のリード上の信号を、
補強するためのものである。

【００２２】トランジスタ７４及び７５は、それらのソ
ースが、例えば接地電位等の第１電源に結合している。
トランジスタ７４のドレインはリード４８に結合してお
り、一方、トランジスタ７５のドレインはリード６８に
結合している。これらトランジスタ７４及び７５は、互
いに、各々のドレインを相手方のゲートに結合すること
によって、ラッチとして機能するようにしたものであ
る。これらトランジスタ７４及び７５は、リード４８と
リード６８とに互いに相補的な電圧レベルが発生したと
きに、それらトランジスタの一方がターン・オンすると
共に他方がターン・オフすることによってラッチとして
機能し、それによってリード４８及び６８上の電圧を補
強するものである。これは特に、ロー・レベルの方の電
圧を補強するためのものであり、ターン・オンして接地
電位に対して導通したトランジスタによって、その補強
がなされるようにしている。

【００２３】第３ノードであるリード４８上の電圧がハ
イ・レベルへ移行すると、その電圧レベルは、ＣＭＯＳ
反転回路７７とＣＭＯＳ反転回路７８とを介してトラン
ジスタ２２のゲートに結合し、このトランジスタ２２を
ターン・オンさせて、第１ノードであるリード２０上の
電圧をロー・レベルへ移行させる。トランジスタ２２
は、第１ノード２０をロー・レベルへプル・ダウンする
ことができるように、例えばトランジスタ２４の導電率
の２倍程度の、充分な導電率を持ったものにしておく。
反転回路７７はトランジスタ７９と８０とから構成して
あり、一方、反転回路７８はトランジスタ８１とトラン
ジスタ８２とから構成してある。リード４８はトランジ
スタ７９及び８０の双方のゲートに結合している。トラ
ンジスタ７９及び８０の夫々のドレインは、互いに結合
すると共に、リード８３を介してトランジスタ８１及び
８２の双方のゲートに結合している。トランジスタ８１
及び８２の夫々のドレインは、互いに結合すると共に、
リード８４を介して、トランジスタ２２、８５、及び８
６の夫々のゲートに結合している。トランジスタ８５及
び８６は、ＣＭＯＳ反転回路８７として機能するように
したものである。トランジスタ８５及び８６の夫々のド
レインは、互いに結合すると共に、リード８８を介し
て、トランジスタ５４のゲートとトランジスタ８９及び
９０の双方のゲートとに結合している。トランジスタ８
９及び９０は、ＣＭＯＳ反転回路９１として機能するよ
うにしたものである。トランジスタ８９及び９０の夫々
のドレインは、互いに結合すると共に、リード９２を介
して、トランジスタ９３のゲートに結合している。トラ
ンジスタ９３は、そのソースが例えば接地電位等の第１
電源に結合し、そのドレインがリード４８に結合してい
る。反転回路８７は、リード８４上の入力電圧がハイ・
レベルへ移行したときに、リード８８上の電圧をロー・
レベルにし、それによってトランジスタ５４を導通状態
にしてリード４４をハイ・レベルへプル・アップするよ
うに機能するものである。更にリード８８上のロー・レ
ベルの電圧は、反転回路９１を通過してリード９２上に
ハイ・レベルの電圧となって現われ、トランジスタ９３
を導通状態にして、第３ノードであるリード４８上の電
圧をロー・レベルへプル・ダウンする。また、このとき
第１ノードであるリード２０上の電圧もロー・レベルと
なっており、このロー・レベルの電圧は、反転回路５５
と反転回路５６とを通過して、リード４８上にロー・レ
ベルの電圧を出力させる。

【００２４】一方、第４ノードであるリード６８上の電
圧がハイ・レベルへ移行すると、このハイ・レベルの電
圧は、ＣＭＯＳ反転回路１００及び１０１を通過し、リ
ード１０２を介してトランジスタ３２のゲートへ結合
し、このトランジスタ３２を導通状態にして、第２ノー
ドであるリード３０を、ロー・レベルへプル・ダウンす
る。トランジスタ３２は、第２ノードをロー・レベルへ
プルダウンすることができるように、例えばトランジス
タ２５の導電率の２倍程度の、充分な導電率を持ったも
のにしておく。反転回路１００はトランジスタ１０３と
１０４とから構成してあり、一方、反転回路１０１はト
ランジスタ１０７と１０８とから構成してある。リード
６８はトランジスタ１０３及び１０４の双方のゲートに
結合している。トランジスタ１０３及び１０４の夫々の
ドレインは、互いに結合すると共に、リード１０５を介
して、トランジスタ１０７及び１０８の双方のゲートに
結合している。また、トランジスタ１０７及び１０８の
夫々のドレインは、リード１０２を介して、トランジス
タ３２、１１０、及び１１１の夫々のゲートに結合して
いる。トランジスタ１１０及び１１１は、ＣＭＯＳ反転
回路１１２として機能するようにしたものである。トラ
ンジスタ１１０及び１１１の夫々のドレインは、互いに
結合すると共に、リード１１４を介して、トランジスタ
５９のゲートと、トランジスタ１１５及び１１６の双方
のゲートとに結合している。トランジスタ１１５及び１
１６は、ＣＭＯＳ反転回路１１８として機能するように
したものである。トランジスタ１１５及び１１６の夫々
のドレインは、互いに結合すると共に、リード１１９を
介してトランジスタ１２０のゲートに結合している。ト
ランジスタ１２０は、そのソースが例えば接地電位等の
第１電源に結合し、そのドレインがリード６８に結合し
ている。反転回路１１２は、リード１０２上の入力電圧
がハイ・レベルへ移行したときに、リード１１４上の電
圧をロー・レベルにし、それによってトランジスタ５９
を導通状態にしてリード５８をハイ・レベルへプル・ア
ップするように機能するものである。更にリード１１４
上のロー・レベルの電圧は、反転回路１１８を通過して
リード１１９上にハイ・レベルの電圧となって現われ、
トランジスタ１２０を導通状態にして、第４ノードであ
るリード６８上の電圧をロー・レベルへプルダウンす
る。また、このとき第２ノードであるリード３０上の電
圧もロー・レベルになっており、このロー・レベルの電
圧は、反転回路６９と反転回路７０とを通過して、リー
ド６８上にロー・レベルの電圧を出力させる。

【００２５】更に、リード４８ないしリード６８を結合
するには、一定の遅れ時間を発生させることのできる、
例えばストリップ・ライン、マイクロストリップ・ライ
ン、集中キャパシタンス、或いは同軸線等の形態の、伝
送線４８'ないし６８' を介して結合するようにしても
良い。伝送線４８' には、図１に示した反転回路７７及
び反転回路７８の機能を代行させることも可能である。
また、伝送線６８' には、図１に示した反転回路１００
及び反転回路１０１の機能を代行させることも可能であ
る。更にその他の反転回路についても、遅れ時間を一定
にすることが望ましく、しかも、キャパシタンスを充電
するための電流ゲインを必要としていない箇所に備えた
反転回路は、伝送線と組み合わせたり、或いは伝送線に
置き換えたりすることができる。

【００２６】以上の説明から、第３出力ノードまたは第
４出力ノードの電圧がハイ・レベルへ移行したときに、
その結果としてどのような動作が行なわれるかは、容易
に理解されよう。即ち、第３出力ノードがハイ・レベル
へ移行したときには、この増幅器の左側の部分である、
トランジスタ１６、２２、２３、２４、２６、２７、４
６、４７、５２、５４、７４、７９、８０、８１、８
２、８５、８６、８９、９０、及び９３から構成されて
いる部分だけがリセットされる。一方、第４出力ノード
がハイ・レベルへ移行したときには、この増幅器の右側
の部分である、トランジスタ１８、２５、３２、３３、
３６、３７、５０、５９、６６、６７、７５、１０３、
１０４、１０７、１０８、１１０、１１１、１１５、１
１６、及び１２０から構成されている部分だけがリセッ
トされる。このように、この増幅器は、その片側をリセ
ットするだけで充分なのであり、その理由は、クロック
入力信号ＣＬＫＩがロー・レベルへ移行したときにその
状態がスタンバイ状態から変化するのは、この増幅器の
片側だけだからである。別の言い方をすれば、第３ノー
ドまたは第４ノードの出力が変化したときには、この増
幅器のノードのうち、そのとき変化したノードだけをリ
セットするようにしているのである。従って、真出力と
相補出力とを出力する増幅器であって、変化したとしな
いとに拘らず全てのノードへリセット信号を供給するよ
うにした増幅器と比べて、図１に示したこの増幅器１０
では、その電力消費量が低く抑えられており、なぜなら
ば、多くのノードのうちの半数のノードにだけ、リセッ
ト信号を供給すれば良いようになっているからである。

【００２７】図２は、エミッタ結合ロジック（ＥＣＬ）
のレベルからＣＭＯＳロジックのレベルへ、レベルを移
行させるための、レベル・シフト回路の回路図である。
このレベル・シフト回路１３０は、リード１３５上に信
号入力を受け取り、また、リード１３６上に基準電圧入
力を受け取るようにしたものである。リード１３５及び
１３６は、夫々を、差動増幅器１３１及び差動増幅器１
３３の双方に結合してある。これら差動増幅器１３１と
１３３とは、夫々の出力をリード１３７とリード１３８
とに送出するようにしてあり、送出したそれら出力は、
夫々、反転回路１３２と反転回路１３４とへ入力し、そ
して、リード１２上とリード１４上とに夫々の出力が発
生するようにしてある。リード１３６は、トランジスタ
１３９のゲートと、トランジスタ１４０のゲートとに結
合している。リード１３５は、トランジスタ１４１のゲ
ートと、トランジスタ１４２のゲートとに結合してい
る。トランジスタ１３９及び１４１の夫々のソースは、
互いに結合していると共に、リード１４３を介してトラ
ンジスタ１４４のドレインに結合している。トランジス
タ１４４のソースは接地電位に結合している。また、ト
ランジスタ１３９のドレインは、リード１４５を介し
て、トランジスタ１４６のドレインと、トランジスタ１
４６、１４７、及び１４４の夫々のゲートとに結合して
いる。トランジスタ１４６及び１４７の夫々のソース
は、いずれも第２電源に結合している。トランジスタ１
４１及び１４７の夫々のドレインは、互いに結合してい
ると共に、リード１３７を介して、トランジスタ１４８
及び１４９の双方のゲートに結合している。これらトラ
ンジスタ１４８及び１４９の夫々のドレインは、リード
１２を介して互いに結合している。また、これらトラン
ジスタ１４８と１４９とは、反転回路１３２を形成する
ように相互に連結している。

【００２８】トランジスタ１４０及び１４２は、夫々の
ソースが、互いに結合していると共に、リード１５０を
介してトランジスタ１５１のドレインに結合している。
このトランジスタ１５１のソースは接地電位に結合して
いる。トランジスタ１４２のドレインは、リード１５２
を介して、トランジスタ１５３のドレインと、トランジ
スタ１５１、１５３、及び１５４の夫々のゲートとに結
合している。トランジスタ１５３及び１５４の夫々のソ
ースは、いずれも第２電源に結合している。トランジス
タ１５４及び１４０の夫々のドレインは、互いに結合し
ていると共に、リード１３８を介して、トランジスタ１
５６及び１５７の双方のゲートに結合している。これら
のトランジスタ１５６及び１５７は、ＣＭＯＳ反転回路
１３４を形成している。トランジスタ１５６及び１５７
の夫々のドレインはリード１４を介して互いに結合して
いる。トランジスタ１５６と１５７は、反転回路１３４
を形成するように相互に連結している。

【００２９】以下に、動作について説明する。先ず、リ
ード１３５上の入力信号は、リード１３６上の基準電圧
より高いレベルになることもあれば、低いレベルになる
こともある。リード１３５上の電圧がリード１３６上の
電圧よりも高いレベルになった場合には、トランジスタ
１４１ないし１４２の方が、トランジスタ１３９ないし
１４０よりも導通状態が良くなる。従って、リード１３
７ないしリード１５２上の電圧レベルが低下する一方
で、リード１４５ないしリード１３８上の電圧レベルは
上昇する。リード１４５上の電圧レベルが上昇するとト
ランジスタ１４４の導通度が上昇し、トランジスタ１４
１を流れる電流がその分増大して、リード１３７をロー
・レベルへプル・ダウンする。リード１４５上の電圧レ
ベルの上昇は、更に、トランジスタ１４７の導通度を低
下させ、このことによってもリード１３７のロー・レベ
ルへの移行が促進される。リード１３７上のこのロー・
レベルの電圧は、反転回路１３２を通過して、リード１
２上にハイ・レベルの電圧となって現われる。一方、こ
れに対して相補的な動作として、リード１５２上の電圧
が低下すると、トランジスタ１５１の導通性が低下し、
トランジスタ１４０を流れる電流がその分減少して、リ
ード１３８上の電圧のハイ・レベルへの移行が促進さ
れ、またそれと同時に、トランジスタ１５４の導通度も
上昇して、リード１３８のハイ・レベルへの移行が促進
される。リード１３８上のハイ・レベルの電圧は、反転
回路１３４を通過して、リード１４上にロー・レベルの
電圧となって現われる。

【００３０】図３は、シミュレーションによって求め
た、回路１０が適切に動作しているときの様々な波形を
示したグラフである。図３において、縦軸は電圧を表わ
し、横軸は時間をナノ秒を単位として表わしている。曲
線１６０は、図１に示した、トランジスタ１６のゲート
へ入力する、リード１２上の入力信号の波形を示したも
のである。この曲線１６０は、図３中の０．６ナノ秒の
時点においては３．４ボルトあったものが、１．０ナノ
秒の時刻には０ボルトにまで低下している。クロック信
号である信号ＣＬＫＩは、０．８ナノ秒の時点から１．
３ナノ秒の時点までの間に、３．６ボルトから０ボルト
へ変化している。この信号ＣＬＫＩは、曲線１６２で示
したように、１．０４ナノ秒の時点で、１．８ボルトの
電圧レベルを通過している。第１ノードであるリード２
０における電圧は、曲線１６４で示したように、０ボル
トだったものが、１．２ナノ秒の時点で１．８ボルトま
で上昇している。この曲線１６４が正方向へ変化するの
は、トランジスタ１６が非導通状態になり、トランジス
タ２４及び３９が導通状態になるからである。反転回路
５５の出力であるリード４４上の電圧は、曲線１６６で
示したように、３．６ボルトあったものが、１．３３ナ
ノ秒の時点で１．８ボルトまで降下し、そのまま降下し
続けて０ボルトにまで変化している。第３ノードである
リード４８における電圧は、反転回路５６の出力でもあ
り、また、信号ＡＯＮを構成している電圧でもあるが、
この電圧は、曲線１６８で示したように、０ボルトであ
ったものが、１．４９ナノ秒の時点で１．８ボルトまで
上昇しており、そのまま上昇し続けて３．６ボルトにま
で変化している。このリード４８上の電圧がハイ・レベ
ルへ移行すると、その信号は反転回路７７と反転回路７
８とを介して、トランジスタ２２のゲートに接続したリ
ード８４へ伝搬し、このトランジスタ２２を導通状態に
して、第１ノードであるリード２０上の電圧をロー・レ
ベルへプル・ダウンする。このリード２０上の電圧は、
曲線１６４に示すように、１．８７ナノ秒の時点で１．
８ボルトの電圧レベルを通過している。曲線１７１は、
リード８４上の電圧が０ボルトであったものが、１．７
５ナノ秒の時点では１．８ボルトにまで上昇し、その後
も上昇し続けて３．６ボルトにまで達することを示して
いる。リード８４上の電圧がハイ・レベルへ移行する
と、更に、反転回路８７の出力であるリード８８上の電
圧がロー・レベルへ移行する。曲線１７０は、このリー
ド８８上の電圧が３．６ボルトあったものが、１．９ナ
ノ秒の時点で１．８ボルトまで低下し、そのまま低下し
続けて０ボルトになることを示している。このリード８
８上の電圧がロー・レベルへ移行すると、トランジスタ
５４が導通状態になり、リード４４上の電圧をハイ・レ
ベルへプル・アップする。リード８８上の、このロー・
レベルへ移行する電圧は、更に反転回路９１を通過し
て、リード９２上に、この反転回路９１の、ハイ・レベ
ルへ移行する出力として現われ、トランジスタ９３を導
通状態にする。そのため、トランジスタ９３は、リード
４８上の電圧をロー・レベルへプル・ダウンする。リー
ド４４上の電圧のハイ・レベルへの移行により、更に、
トランジスタ４６の導通状態への移行が促進され、この
点からも、リード４８上の電圧はロー・レベルへプル・
ダウンされ、この結果、リード４８上の電圧は、図３の
曲線１６８に示すように、２．２４ナノ秒の時点で１．
８ボルトの電圧レベルを通過することになる。リード４
４上の電圧がハイ・レベルへ移行するときには、曲線１
６６に示すように、３．６ボルトまで上昇する間に、
２．０４ナノ秒の時点で１．８ボルトの電圧レベルを通
過する。また、曲線１７２で示したように、リード９２
上の電圧は、０ボルトであったものが、２．０９ナノ秒
の時点で１．８ボルトの電圧レベルを通過する。クロッ
ク信号ＣＬＫＩは、曲線１６２に示すように、０ボルト
から３．６ボルトまで上昇する間に、１．６５ナノ秒の
時点で１．８ボルトの電圧レベルを通過する。このクロ
ック信号ＣＬＫＩがハイ・レベルへ移行するときに、ト
ランジスタ３９がターン・オフすると共にトランジスタ
２３及び３３がターン・オンし、それによって、第１ノ
ード及び第２ノードであるリード２０及びリード３０上
の電圧が、夫々０ボルトにクランプされて保持される。

【００３１】この回路１０が再び起動可能な状態、即ち
検出動作の可能な状態へ復帰する時刻は、曲線１６２上
の１．０４ナノ秒の時点に対応する点１７４で示したク
ロック信号ＣＬＫＩの立下りの時刻から、僅か１．４８
ナノ秒が経過しただけの、曲線１７１上の２．５２ナノ
秒に対応する点１７５で示した時刻である。このように
サイクル・タイムが高速化されているのは、第３ノード
であるリード４８上に出力が発生した後には、反転回路
７７及び反転回路７８を通過するための僅かな遅れ時間
の後に、また第４ノードであるリード６８上に出力が発
生した後には、反転回路１００及び反転回路１０１を通
過するための僅かな遅れ時間の後に、いずれも極めて僅
かな遅れ時間しか介在せず、速やかにこの増幅器のリセ
ット動作が開始されるという事実によるものである。別
の言い方をすれば、この増幅器は自動リセット機能を備
えたものであると言うことができ、即ち、リセット動作
を開始するために、外部からのクロック信号を必要とは
していないのである。第３ノードまたは第４ノードに出
力が発生してからリセット動作が開始するまでの遅れ時
間は、反転回路７７、７８、１００、及び１０１のサイ
ズを変化させることによって調節することができ、この
遅れ時間を設定する際には、出力ノードである第３ノー
ドないし第４ノード上に発生するパルスのパルス幅が、
それら出力ノードに接続した回路に対して、信頼性の高
いスイッチング動作を行なえるだけの充分な幅となるよ
うにする。また、この増幅器は自動リセット機能を備え
たものであるため、クロック駆動回路は、先頭段のセッ
ト、即ち、第１ノード及び第２ノードであるリード２０
及びリード３０上の電圧のセットのためだけの専用のも
のとすることができ、増幅器リセット回路としての負荷
を負担をせずに済むようになっている。尚、この回路１
０は、その最小サイクル・タイムが１．４８ナノ秒であ
るため、クロック速度が６７５メガヘルツのシステムに
まで、使用することができる。

【００３２】図１において、クロック信号ＣＬＫＩが果
たしている機能は２つある。第１には、クロックの立下
り時に、先頭段のセット、即ち、第１ノード及び第２ノ
ードであるリード２０及びリード３０のセットを行なっ
ている。第２には、クロックがハイ・レベルへ移行する
とき（立上り時）に、回路１０をスタンバイ状態に設定
しており、これは、トランジスタ２３及び３３を導通状
態にして、第１ノード及び第２ノードの電圧をロー・レ
ベルへプル・ダウンすることによって行なっている。第
１ノード及び第２ノード上の、それらのロー・レベル
は、夫々、反転回路５５と反転回路６９とを通過し、更
に反転回路５６と反転回路７０とを通過して、出力ノー
ドである第３ノード及び第４ノード上の電圧状態を、ス
タンバイ状態であるロー・レベル状態に設定する。ここ
で注意すべきことは、このクロック信号ＣＬＫＩは、反
転回路のチェイン（連鎖構造）を駆動しているのではな
いということであり、即ち、反転回路５５と反転回路６
９とで構成した第２段や、反転回路５６と反転回路７０
とで構成した第３段に対しては、クロッキングを行なっ
てはいないということである。更には、クロック信号の
立上りを利用して増幅器の段をリセットするのではな
く、出力状態の変化を利用して増幅器の段をリセットす
るようにしている。この出力状態の変化は、リセット・
タイミング・チェインを介して、それより前の段へロジ
ック結合されるようにしてあり、即ち、先ず、第１ノー
ド及び第２ノードへ結合され、そこから反転回路５５及
び６９へ結合され、そして更に、反転回路５６及び７０
の第３ノード及び第４ノードへ結合されるようにしてあ
る。自動リセットのための回路を備えていない在来のク
ロック動作式増幅器と比較すると、図１の回路１０はサ
イクル・タイムの点において優れており、これは、回路
１０のリセット動作をクロック入力信号ＣＬＫＩから完
全に分離してあるため、出力状態が変化したならば速や
かにそのリセット動作を開始することができることによ
るものである。もし仮に、クロック入力を利用してリセ
ット動作を開始するようにしたならば、この図１の回路
１０と同程度の信頼性の高い動作をさせるためには、増
幅器のサイクル・タイムに、クロック・スキューを許容
するための余裕分と、クロックと増幅器の回路の状態変
化との間の時間的なずれを許容するための余裕分とを含
めなければならなず、そのためにサイクル・タイムは長
くならざるを得ない。更に加えて、クロック信号ＣＬＫ
Ｉの負荷が同一であるならば、この回路１０では、クロ
ック入力と、第３ノード及び第４ノードであるリード４
８及びリード６８上の出力との間のゲインを、他のもの
よりも大きなゲインとすることができる。

【００３３】図３に示したデータを得るために行なった
シミュレーションにおいては、夫々のトランジスタの実
効ゲート長さは、いずれも、０．５マイクロメートルで
あるものとした。また、夫々のトランジスタのゲート幅
は、そのトランジスタの機能に応じて異ったものとし、
特に、反転回路５５、５６、６９、及び７０に関して
は、そのｎチャネル形トランジスタのコンダクタンス
が、そのｐチャネル形トランジスタのコンダクタンスと
比べて格段に大きいか、または格段に小さい、非対称形
の反転回路であるものとした。図１の引用符号を用いて
具体的な数値を例示すると以下のとおりである。先ず、
トランジスタ２６及び３６のコンダクタンスは、トラン
ジスタ２７ないし３７のコンダクタンスの１０倍の値と
し、また、トランジスタ４７及び６７のコンダクタンス
も、トランジスタ４６ないし６６のコンダクタンスの１
０倍の値とした。トランジスタ５２及び５０のコンダク
タンスは、トランジスタ２７ないし２７のコンダクタン
スの１．５倍の値とし、また、トランジスタ７４及び７
５のコンダクタンスも、トランジスタ４６ないし６６の
コンダクタンスの１．５倍の値とした。トランジスタ５
４及び５９のコンダクタンスは、トランジスタ２６ない
し３６のコンダクタンスと同一の値とし、また、トラン
ジスタ９３及び１２０のコンダクタンスも、トランジス
タ４７ないし６７のコンダクタンスと同一の値とした。
トランジスタ１６及び１８のコンダクタンスは、トラン
ジスタ２２ないし３２のコンダクタンスの７５％の値と
した。トランジスタ２２及び３２のコンダクタンスは、
トランジスタ２４ないし２５のコンダクタンスの２倍の
値とした。トランジスタ２３及び３３のコンダクタンス
は、トランジスタ２２ないし３２のコンダクタンスの１
０％の値とし、また、トランジスタ３９のコンダクタン
スは、トランジスタ２４ないし２５のコンダクタンスの
２倍の値とした。トランジスタ２６のコンダクタンスは
トランジスタ１６のコンダクタンスの４倍の値とし、ま
た、トランジスタ４７のコンダクタンスはトランジスタ
２６のコンダクタンスの３．５倍の値として、反転回路
５５と反転回路５６とを通過するときのコンダクタンス
・ゲインが「１４」であるようにした。同様に、トラン
ジスタ３６のコンダクタンスはトランジスタ１８のコン
ダクタンスの４倍とし、また、トランジスタ６７のコン
ダクタンスはトランジスタ３６のコンダクタンスの３．
５倍の値として、反転回路６９と反転回路７０とを通過
するときのコンダクタンス・ゲインが「１４」であるよ
うにした。尚、ここで、トランジスタのコンダクタンス
というのは、回路の正常な動作中に、あるトランジスタ
がターン・オンしたときに、そのトランジスタがどれだ
けの電流を流すことができるかという能力を言い表わし
たものである。

【００３４】反転回路７７、７８、８７、９１、１０
０、１０１、１１２、及び１１８のゲート幅は、第３出
力ノードないし第４出力ノード上のパルスのパルス幅が
７５０ピコ秒となり、それによってサイクル・タイムが
１．５ナノ秒以下となるように適当な値に調節して定め
た。また特に、図３に示したデータを得るために行なっ
たシミュレーションにおいては、リード４８及びリード
６８上の第３出力ノード及び第４出力ノードは、４ピコ
ファラドの集中キャパシタンスを駆動するものとした。

【００３５】図１及び図２に示した回路では、ＣＭＯＳ
トランジスタを採用している。しかしながら、それらの
トランジスタに替えて、別のタイプのトランジスタを用
いることも可能であり、例えば、ｎチャネル形の金属・
半導体電界効果トランジスタ（ＭＥＳＦＥＴ）であって
抵抗負荷ないしはデプレション負荷としたトランジスタ
等を使用することもできる。また、図１及び図２におい
て、相補的変調ドープ電界効果トランジスタ（ＭＯＤＦ
ＥＴ）を使用することも可能である。更には、図１及び
図２において、コレクタ・ベース間ダイオードをショッ
トキー・ダイオードとしたＮＰＮ形及びＰＮＰ形のバイ
ポーラ・トランジスタを使用することも可能である。

【００３６】更に特記すべきこととしては、トランジス
タ２４及び２５、トランジスタ５０及び５２、それに、
トランジスタ７４及び７５が、雑音抑止ラッチ（keep q
uietlatch）として機能しているということがある。こ
れらのラッチがラッチ状態に入った後には、これらトラ
ンジスタのドレインに加わっている電圧がノイズによっ
て変動しても、その電圧変動に耐えることができる。ま
た、これらのラッチは電流が流れる経路を定める手段を
提供している。

【００３７】以上に説明した、サイクル・タイムを短縮
したクロック動作式ＣＭＯＳ増幅器は、デュアル形の非
対称形差動増幅器として構成した前置増幅器を使用する
ようにしたものであり、この前置増幅器は、図２に示し
たように、ＥＣＬレベルの入力信号を増幅して、ＣＭＯ
Ｓレベルの正信号及び相補信号にするものである。図２
に示したこの前置増幅器の後方に、図１に示した３段式
の差動増幅器を接続することによって、大負荷（即ち大
容量キャパシタンス負荷）を駆動するための真信号及び
相補信号を発生させることができる。この増幅器の３段
のうちの第１段は、クロック信号ＣＬＫＩでクロッキン
グするようにしている。この第１段は、ｎチャネル形の
電流経路を定めるためのデバイスと、ｐチャネル形のク
ロック動作式ラッチ回路とから構成したものであり、特
に前者の電流経路を定めるためのデバイスは、図２に示
したデュアル形の前置増幅器１３１及び１３３からの出
力によって、差動的に駆動するようにしたものである。
第２段及び第３段における高速の増幅動作は、著しい非
対称形とした反転回路によって達成されており、その性
能は、完全クロック動作式の段の性能と殆ど変わらない
ものとなっている。尚、本発明の重要な点の１つを挙げ
るならば、リード４８ないしリード６８上の出力状態の
変化を利用して、このクロック動作式増幅器のノードの
うちの、その状態が変化したノードだけをリセットする
信号を発生しているため、それによってサイクル・タイ
ムが短縮されると共に、消費電力が低く抑えられている
ということを挙げることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の回路図である。

【図２】ＥＣＬレベルを、真出力と相補出力とを有する
ＣＭＯＳレベルへ変換する、レベル変換回路の回路図で
ある。

【図３】図１の実施例が適切な動作をしているときの、
諸々の波形を示したグラフである。

【符号の説明】

１０ 増幅回路 １２ 入力信号用リード １４ 基準信号用リード １６、１８ 電界効果トランジスタ ２０ 第１ノード ２２、２３ 電界効果トランジスタ ２４、２５ 電界効果トランジスタ ２６、２７ 電界効果トランジスタ ３０ 第２ノード ３２、３３ 電界効果トランジスタ ３６、３７ 電界効果トランジスタ ３９ 電界効果トランジスタ ４２ クロック信号用リード ４６、４７ 電界効果トランジスタ ４８ 第３ノード ４８' 伝送線 ５０、５２ 電界効果トランジスタ ５５、５６ 反転回路 ６６、６７ 電界効果トランジスタ ６８ 第４ノード ６８' 伝送線 ６９、７０ 反転回路 ７４、７５ 電界効果トランジスタ ７７、７８ 反転回路 １００、１０１ 反転回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 テリー・アイヴァン・チャペル アメリカ合衆国10501、ニューヨーク州 アマウォーク、アデル・コート（番地な し）アールエフディー (72)発明者 スタンレイ・エベレット・シュスター アメリカ合衆国10527、ニューヨーク州 グラナイト・スプリングス、リチャード・ サマーズ・ロード 23番地

Claims (5)

【特許請求の範囲】
1. 【請求項１】入力信号を増幅するための増幅回路におい
   て、 第１トランジスタであって、第１電源に結合した第１端
   子、第１出力ノードに結合した第２端子、及び入力信号
   端子に結合した第３端子を有する前記第１トランジスタ
   と、 第２トランジスタであって、前記第１電源に結合した第
   ４端子、第２出力ノードに結合した第５端子、及び基準
   信号端子に結合した第６端子を有する、前記第２トラン
   ジスタと、 前記第１出力ノードへ電流を供給する第１手段、及び前
   記第２出力ノードへ電流を供給する第２手段と、 クロック信号端子に結合した第３手段であって、第１時
   刻においては、前記第１出力ノード及び前記第２出力ノ
   ードの電圧を前記第１電源の電圧にプリセットし、第２
   時刻においては、前記クロック信号に応答して自らをデ
   ィスエーブルすることにより、前記第１出力ノード及び
   前記第２出力ノードが前記第２時刻において前記入力信
   号に応答するようにする、前記第３手段と、 前記第１出力ノードは、第１反転回路及び第２反転回路
   を介して第３出力ノードに結合しており、 前記第２出力ノードは、第３反転回路及び第４反転回路
   を介して第４出力ノードに結合しており、 前記第３出力ノードと前記第１出力ノードとに結合した
   第４手段であって、前記第３出力ノードがこれが生じる
   一方の電圧レベルにあるときにそれより所定の第１遅れ
   時間の経過後に、前記第１出力ノードの電圧を前記第１
   電源の電圧へリセットする、前記第４手段と、 前記第４出力ノードと前記第２出力ノードとに結合した
   第５手段であって、前記第４出力ノードがこれが生じる
   一方の電圧レベルにあるときにそれより所定の第２遅れ
   時間の経過後に、前記第２出力ノードの電圧を前記第１
   電源の電圧へリセットする、前記第５手段とを備える前
   記増幅回路。
2. 【請求項２】前記第１トランジスタが電界効果トランジ
   スタであり、前記第１端子がソースであり、前記第２端
   子がドレインであり、前記第３端子がゲートであり、そ
   して前記第２トランジスタが電界効果トランジスタであ
   り、前記第４端子がソースであり、前記第５端子がドレ
   インであり、前記第６端子がゲートであることを特徴と
   する請求項１記載の増幅回路。
3. 【請求項３】前記第１手段が第３電界効果トランジスタ
   及び第５電界効果トランジスタを含み、前記第３電界効
   果トランジスタは、そのゲートが前記第２出力ノードに
   結合し、そのドレインが前記第１出力ノードに結合し、
   そのソースが前記第５電界効果トランジスタのドレイン
   に結合し、前記第５電界効果トランジスタは、そのゲー
   トが前記クロック信号に結合し、そのソースが第２電源
   に結合しており、そして、前記第２手段が第４電界効果
   トランジスタ及び前記第５電界効果トランジスタを含
   み、前記第４電界効果トランジスタは、そのゲートが前
   記第１出力ノードに結合し、そのドレインが前記第２出
   力ノードに結合し、そのソースが前記第５電界効果トラ
   ンジスタの前記ドレイン及び前記第３電界効果トランジ
   スタの前記ソースに結合していることを特徴とする請求
   項２記載の増幅回路。
4. 【請求項４】前記第３手段が第６電界効果トランジスタ
   及び第７電界効果トランジスタを含み、前記第６電界効
   果トランジスタは、そのソースが前記第１電源に結合
   し、そのドレインが前記第１出力ノードに結合し、その
   ゲートが前記クロック信号に結合し、そして前記第７電
   界効果トランジスタは、そのソースが前記第１電源に結
   合し、そのドレインが前記第２出力ノードに結合し、そ
   のゲートが前記クロック信号に結合していることを特徴
   とする請求項３記載の増幅回路。
5. 【請求項５】前記第４手段は、入力端が前記第３出力ノ
   ードに結合し一定の時間遅れを与える電送線、該電送線
   の出力端に結合した第５及び第６反転回路、及びゲート
   が前記第６反転回路の出力に結合した第８電界効果トラ
   ンジスタを有し、該第８電界効果トランジスタのソース
   は前記第１電源に結合し、ドレインは前記第１出力ノー
   ドに結合し、そして前記第５手段は、入力端が前記第４
   出力ノードに結合し一定の時間遅れを与える電送線、該
   電送線の出力端に結合した第７及び第８反転回路、及び
   ゲートが前記第８反転回路の出力に結合した第９電界効
   果トランジスタを有し、該第９電界効果トランジスタの
   ソースは前記第１電源に結合し、ドレインは前記第２出
   力ノードに結合していることを特徴とする請求項４記載
   の増幅回路。