JPH0793011B2 - サイクル・タイムを短縮したクロック動作式増幅器 - Google Patents
サイクル・タイムを短縮したクロック動作式増幅器Info
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- JPH0793011B2 JPH0793011B2 JP3231953A JP23195391A JPH0793011B2 JP H0793011 B2 JPH0793011 B2 JP H0793011B2 JP 3231953 A JP3231953 A JP 3231953A JP 23195391 A JP23195391 A JP 23195391A JP H0793011 B2 JPH0793011 B2 JP H0793011B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356069—Bistable circuits using additional transistors in the feedback circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
-
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- H03K—PULSE TECHNIQUE
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- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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- Static Random-Access Memory (AREA)
Description
【0001】
【産業上の利用分野】本発明は増幅回路に関し、より詳
しくは、半導体メモリに使用する増幅回路である、アド
レス増幅器等に関するものである。
しくは、半導体メモリに使用する増幅回路である、アド
レス増幅器等に関するものである。
【0002】
【従来の技術】米国特許第4845677号は、198
9年7月4日付でチャペルら(Chappell et al. )に対
して発行された特許であり、発明の名称を「サイクル・
タイムを改良したパイプライン方式のメモリ・チップ構
造(Pipelined Memory Chip Structure Having Improve
d Cycle Time)」という。この米国特許には、半導体ラ
ンダム・アクセス・メモリのメモリ・チップが記載され
ており、そのメモリ・チップは、読出しシーケンスない
し書込みシーケンスの組合せがどのようなものであれ、
そのアクセス・タイムよりもサイクル・タイムの方が短
くなるようにしたものである。このメモリ・チップは、
パイプライン方式で動作し、同一の時刻に2つ以上のア
クセスがチップの中を伝搬することができるようにして
あり、そしてそのサイクル・タイムは、サブアレイのサ
イクルによってその長さを制限されている。
9年7月4日付でチャペルら(Chappell et al. )に対
して発行された特許であり、発明の名称を「サイクル・
タイムを改良したパイプライン方式のメモリ・チップ構
造(Pipelined Memory Chip Structure Having Improve
d Cycle Time)」という。この米国特許には、半導体ラ
ンダム・アクセス・メモリのメモリ・チップが記載され
ており、そのメモリ・チップは、読出しシーケンスない
し書込みシーケンスの組合せがどのようなものであれ、
そのアクセス・タイムよりもサイクル・タイムの方が短
くなるようにしたものである。このメモリ・チップは、
パイプライン方式で動作し、同一の時刻に2つ以上のア
クセスがチップの中を伝搬することができるようにして
あり、そしてそのサイクル・タイムは、サブアレイのサ
イクルによってその長さを制限されている。
【0003】米国特許第4791324号は、1988
年12月13日付でホダップ(Hodapp)に対して発行さ
れた特許であり、発明の名称を「CMOS差動増幅器形
式のセンス・アンプ(CMOS Differential-Amplifier Se
nse Amplifier )」という。この米国特許には、メモリ
に使用するための、2つのCMOS差動増幅器から構成
したCMOSセンス・アンプが記載されている。2つの
差動増幅器の各々は、選択したビット線対が発生した同
一の2つずつの信号を受け取り、そして各々の差動増幅
器が、相補的な信号対のうちの、夫々一方の信号を送出
するようにしてある。
年12月13日付でホダップ(Hodapp)に対して発行さ
れた特許であり、発明の名称を「CMOS差動増幅器形
式のセンス・アンプ(CMOS Differential-Amplifier Se
nse Amplifier )」という。この米国特許には、メモリ
に使用するための、2つのCMOS差動増幅器から構成
したCMOSセンス・アンプが記載されている。2つの
差動増幅器の各々は、選択したビット線対が発生した同
一の2つずつの信号を受け取り、そして各々の差動増幅
器が、相補的な信号対のうちの、夫々一方の信号を送出
するようにしてある。
【0004】米国特許第4724344号は、1988
年2月9日付でワタナベ(Watanabe)に対して発行され
た特許であり、発明の名称を「対称形負荷回路と非対称
形負荷回路とを備えたセンス・アンプ(Sensing Amplif
ier Including Symmetrical And Asymmetrical Load Ci
rcuits)」という。この米国特許には、ランダム・アク
セス・メモリのためのセンス・アンプが記載されてい
る。このセンス・アンプは、第1差動増幅回路と第2差
動増幅回路とを備えたものである。第1差動増幅回路
は、第1のトランジスタ対から形成してあり、そのトラ
ンジスタ対の2つのトランジスタは、それらのソースが
互いに接続しており、それらのゲートには差分入力信号
を供給するようにしてあり、また、それらのドレイン
は、対称形の能動負荷に接続してある。一方、第2差動
増幅回路は、トランジスタ対から形成したカレント・ミ
ラー形の回路であり、この回路は第1差動増幅回路に直
列に接続してある。
年2月9日付でワタナベ(Watanabe)に対して発行され
た特許であり、発明の名称を「対称形負荷回路と非対称
形負荷回路とを備えたセンス・アンプ(Sensing Amplif
ier Including Symmetrical And Asymmetrical Load Ci
rcuits)」という。この米国特許には、ランダム・アク
セス・メモリのためのセンス・アンプが記載されてい
る。このセンス・アンプは、第1差動増幅回路と第2差
動増幅回路とを備えたものである。第1差動増幅回路
は、第1のトランジスタ対から形成してあり、そのトラ
ンジスタ対の2つのトランジスタは、それらのソースが
互いに接続しており、それらのゲートには差分入力信号
を供給するようにしてあり、また、それらのドレイン
は、対称形の能動負荷に接続してある。一方、第2差動
増幅回路は、トランジスタ対から形成したカレント・ミ
ラー形の回路であり、この回路は第1差動増幅回路に直
列に接続してある。
【0005】米国特許第4716320号は、1987
年12月29日付でマカダムス(McAdams )に対して発
行された特許であり、発明の名称を「センス・ノードを
絶縁したCMOSセンス・アンプ(CMOS Sense Amplifi
er With Isolated SensingNodes)」という。この米国
特許にはCMOSセンス・アンプが記載されており、こ
のセンス・アンプは、ビット線のキャパシタンスをセン
ス・ノードから絶縁することによって、一般的なCMO
Sセンス・アンプと比べて、検出した差分電圧の増幅を
より高速で行なえるようにしたものである。このように
高速で増幅を行なえるのは、センス・ノードのキャパシ
タンスが、ビット線のキャパシタンスと比べて著しく小
さいからである。
年12月29日付でマカダムス(McAdams )に対して発
行された特許であり、発明の名称を「センス・ノードを
絶縁したCMOSセンス・アンプ(CMOS Sense Amplifi
er With Isolated SensingNodes)」という。この米国
特許にはCMOSセンス・アンプが記載されており、こ
のセンス・アンプは、ビット線のキャパシタンスをセン
ス・ノードから絶縁することによって、一般的なCMO
Sセンス・アンプと比べて、検出した差分電圧の増幅を
より高速で行なえるようにしたものである。このように
高速で増幅を行なえるのは、センス・ノードのキャパシ
タンスが、ビット線のキャパシタンスと比べて著しく小
さいからである。
【0006】米国特許第4694205号は、1987
年9月15日付でシュウら(Shu etal.)に対して発行
された特許であり、発明の名称を「CMOS・DRAM
のための中点センス増幅方法(Midpoint Sense Amplifi
cation Scheme For A CMOS DRAM )」という。この米国
特許には、CMOSで構成した、中点センス増幅システ
ムが開示されており、この増幅システムは、CMOS・
DRAMのセンス・サイクルにおけるセンス増幅フェー
ズの動特性を制御するようにしたものである。この増幅
システムは、差分電圧信号が上昇して第1所定値に達し
たときにセンス増幅段階の第1フェーズを開始させるよ
うに働く、トラッキング回路を備えている。
年9月15日付でシュウら(Shu etal.)に対して発行
された特許であり、発明の名称を「CMOS・DRAM
のための中点センス増幅方法(Midpoint Sense Amplifi
cation Scheme For A CMOS DRAM )」という。この米国
特許には、CMOSで構成した、中点センス増幅システ
ムが開示されており、この増幅システムは、CMOS・
DRAMのセンス・サイクルにおけるセンス増幅フェー
ズの動特性を制御するようにしたものである。この増幅
システムは、差分電圧信号が上昇して第1所定値に達し
たときにセンス増幅段階の第1フェーズを開始させるよ
うに働く、トラッキング回路を備えている。
【0007】米国特許第4654831号は、1987
年3月31日付でベンカテシュ(Venkatesh )に対して
発行された特許であり、発明の名称を「高速CMOS電
流センス・アンプ(High Speed CMOS Current Sense Am
plifier )」としたものである。この米国特許には、動
作を高速化したCMOS電流センス・アンプ回路であっ
て、センス・アンプと、ダミー・センス・アンプと、演
算センス・アンプとを備えた回路が記載されている。
年3月31日付でベンカテシュ(Venkatesh )に対して
発行された特許であり、発明の名称を「高速CMOS電
流センス・アンプ(High Speed CMOS Current Sense Am
plifier )」としたものである。この米国特許には、動
作を高速化したCMOS電流センス・アンプ回路であっ
て、センス・アンプと、ダミー・センス・アンプと、演
算センス・アンプとを備えた回路が記載されている。
【0008】米国特許第4645954号は、1987
年2月24日付でシャスタ(Schuster)に対して発行さ
れた特許であり、発明の名称を「電界効果トランジスタ
・アレイのためのECLからFETへのインターフェー
ス回路(ECL to FET Interface Circuit For Field Eff
ect Transistor Arrays)」としたものである。この米
国特許には、バイポーラECLロジック回路の信号をF
ETロジック・アレイへ結合するためのインターフェー
ス回路が記載されている。このインターフェースは、デ
ュアル・レール入力線上の、チップ選択信号とその相補
信号とを受け取るようにしたものである。また、小信号
増幅器によって、チップ・イネーブル信号をハイ・レベ
ルのクロッキング信号へ変換するようにしており、この
小信号増幅器はFET増幅器から構成したものであっ
て、このFET増幅器の入力FETトランジスタは、そ
のソースとゲートとを、デュアル・レール入力端子の夫
々に接続してある。更に、FETロジック・レベルへ変
換すべきバイポーラECLロジック・レベルは、FET
で構成したダイナミック・センス・アンプへ入力するよ
うにしてあり、このダイナミック・センス・アンプへは
更に、バイポーラ・トランジスタ・ロジック回路から基
準レベルを入力させている。小信号増幅器がこのダイナ
ミック・センス・アンプをクロッキングしたときに、こ
のダイナミック・センス・アンプから、入力バイポーラ
・ロジック・レベルに対応した、FETロジック・レベ
ルの真レベルとこの相補的レベルとが出力される。
年2月24日付でシャスタ(Schuster)に対して発行さ
れた特許であり、発明の名称を「電界効果トランジスタ
・アレイのためのECLからFETへのインターフェー
ス回路(ECL to FET Interface Circuit For Field Eff
ect Transistor Arrays)」としたものである。この米
国特許には、バイポーラECLロジック回路の信号をF
ETロジック・アレイへ結合するためのインターフェー
ス回路が記載されている。このインターフェースは、デ
ュアル・レール入力線上の、チップ選択信号とその相補
信号とを受け取るようにしたものである。また、小信号
増幅器によって、チップ・イネーブル信号をハイ・レベ
ルのクロッキング信号へ変換するようにしており、この
小信号増幅器はFET増幅器から構成したものであっ
て、このFET増幅器の入力FETトランジスタは、そ
のソースとゲートとを、デュアル・レール入力端子の夫
々に接続してある。更に、FETロジック・レベルへ変
換すべきバイポーラECLロジック・レベルは、FET
で構成したダイナミック・センス・アンプへ入力するよ
うにしてあり、このダイナミック・センス・アンプへは
更に、バイポーラ・トランジスタ・ロジック回路から基
準レベルを入力させている。小信号増幅器がこのダイナ
ミック・センス・アンプをクロッキングしたときに、こ
のダイナミック・センス・アンプから、入力バイポーラ
・ロジック・レベルに対応した、FETロジック・レベ
ルの真レベルとこの相補的レベルとが出力される。
【0009】米国特許第4627033号は、1986
年12月2日付でハイスロップら(Hyslop et al. )に
対して発行された特許であり、その発明の名称は「瞬時
電力を低減させたセンス・アンプ(Sense Amplifier Wi
th Reduced Instantaneous Power)」である。この米国
特許には、ダイナミック読み書きメモリのためのCMO
Sセンス・アンプ回路が記載されており、このセンス・
アンプ回路は、クロス結合したnチャネル形トランジス
タと、クロス結合したpチャネル形トランジスタとを採
用しており、それらトランジスタは、センス・クロック
によって選択的に活動化するようにした、2組の別設の
pチャネル形トランジスタとnチャネル形トランジスタ
の組によって、電源電位と接地電位とに復帰させるよう
にしてある。
年12月2日付でハイスロップら(Hyslop et al. )に
対して発行された特許であり、その発明の名称は「瞬時
電力を低減させたセンス・アンプ(Sense Amplifier Wi
th Reduced Instantaneous Power)」である。この米国
特許には、ダイナミック読み書きメモリのためのCMO
Sセンス・アンプ回路が記載されており、このセンス・
アンプ回路は、クロス結合したnチャネル形トランジス
タと、クロス結合したpチャネル形トランジスタとを採
用しており、それらトランジスタは、センス・クロック
によって選択的に活動化するようにした、2組の別設の
pチャネル形トランジスタとnチャネル形トランジスタ
の組によって、電源電位と接地電位とに復帰させるよう
にしてある。
【0010】米国特許第4604533号は、1986
年8月5日付でミヤモトら(Miyamoto et al. )に対し
て発行された特許であり、その発明の名称は「センス・
アンプ(Sense Amplifier )」である。この米国特許に
は、第1差動増幅器と第2差動増幅器とを備えたセンス
・アンプが記載されている。第1差動増幅器は差分入力
要素として一対のバイポーラ・トランジスタを含んでお
り、それら2つのバイポーラ・トランジスタへは、MO
S回路からの差分入力信号の夫々が入力する。また、第
2差動増幅器は差分入力要素として、一対のMOSトラ
ンジスタを含んでおり、それら2つのMOSトランジス
タへは、第1差動増幅器が出力する差分出力信号の夫々
が入力するようにしてある。
年8月5日付でミヤモトら(Miyamoto et al. )に対し
て発行された特許であり、その発明の名称は「センス・
アンプ(Sense Amplifier )」である。この米国特許に
は、第1差動増幅器と第2差動増幅器とを備えたセンス
・アンプが記載されている。第1差動増幅器は差分入力
要素として一対のバイポーラ・トランジスタを含んでお
り、それら2つのバイポーラ・トランジスタへは、MO
S回路からの差分入力信号の夫々が入力する。また、第
2差動増幅器は差分入力要素として、一対のMOSトラ
ンジスタを含んでおり、それら2つのMOSトランジス
タへは、第1差動増幅器が出力する差分出力信号の夫々
が入力するようにしてある。
【0011】米国特許第4479202号は、1984
年10月23日付でウチダ(Uchida)に対して発行され
た特許であり、その発明の名称は「CMOSセンス・ア
ンプ(CMOS Sense Amplifier)」である。この米国特許
には、複数のメモリ・セルと複数のセンス回路とを備え
た構成としたメモリ回路が記載されている。複数のセン
ス回路は、その各々が、第1及び第2の入力MOSトラ
ンジスタと、第1のチャネル・タイプの第1及び第2の
負荷MOSトランジスタと、負荷回路とを含んでおり、
この負荷回路は、当該センス回路に接続していると共
に、第2のチャネル・タイプの第1ないし第4の負荷M
OSトランジスタを含んでいる。第1及び第2の入力M
OSトランジスタは、それらのソースが互いに接続して
いる。またそれらのゲートは、第1及び第2のスイッチ
ング・トランジスタの差分入力信号が、前記メモリ回路
からそれらのゲート間に入力するように、接続がなされ
ている。更に、これら第1及び第2のスイッチング・ト
ランジスタは、それらのソースが夫々前記第1及び第2
の入力トランジスタのドレインへ接続しており、それら
のゲートが列選択信号に接続している。
年10月23日付でウチダ(Uchida)に対して発行され
た特許であり、その発明の名称は「CMOSセンス・ア
ンプ(CMOS Sense Amplifier)」である。この米国特許
には、複数のメモリ・セルと複数のセンス回路とを備え
た構成としたメモリ回路が記載されている。複数のセン
ス回路は、その各々が、第1及び第2の入力MOSトラ
ンジスタと、第1のチャネル・タイプの第1及び第2の
負荷MOSトランジスタと、負荷回路とを含んでおり、
この負荷回路は、当該センス回路に接続していると共
に、第2のチャネル・タイプの第1ないし第4の負荷M
OSトランジスタを含んでいる。第1及び第2の入力M
OSトランジスタは、それらのソースが互いに接続して
いる。またそれらのゲートは、第1及び第2のスイッチ
ング・トランジスタの差分入力信号が、前記メモリ回路
からそれらのゲート間に入力するように、接続がなされ
ている。更に、これら第1及び第2のスイッチング・ト
ランジスタは、それらのソースが夫々前記第1及び第2
の入力トランジスタのドレインへ接続しており、それら
のゲートが列選択信号に接続している。
【0012】IBM技術開示広報(IBM Technical Disc
losure Bulletin )の第31巻、第7号は、1988年
12月に発行された刊行物であり、その第280頁に、
題名を「ECL変換のためのCMOSで構成した前置増
幅器/クロック動作式増幅器(CMOS Preamplifier/Cloc
ked Amplifier For ECL Conversion)」とした論文が掲
載されている。この論文には、ECL信号をCMOSデ
バイスに使用することのできる大信号へ変換するために
用いるCMOS前置増幅器/クロック動作式増幅器が開
示されている。この論文の図2には、エミッタ結合ロジ
ック(ECL)を使用したシステムの中に存在している
信号等の小信号を、相補的金属・酸化物・半導体(CM
OS)デバイスに使用することのできる大信号へ、高速
で、しかも、パラメータの変動に対する良好な許容度を
もって変換することのできるCMOS前置増幅器/クロ
ック動作式増幅器レシーバが図示されている。
losure Bulletin )の第31巻、第7号は、1988年
12月に発行された刊行物であり、その第280頁に、
題名を「ECL変換のためのCMOSで構成した前置増
幅器/クロック動作式増幅器(CMOS Preamplifier/Cloc
ked Amplifier For ECL Conversion)」とした論文が掲
載されている。この論文には、ECL信号をCMOSデ
バイスに使用することのできる大信号へ変換するために
用いるCMOS前置増幅器/クロック動作式増幅器が開
示されている。この論文の図2には、エミッタ結合ロジ
ック(ECL)を使用したシステムの中に存在している
信号等の小信号を、相補的金属・酸化物・半導体(CM
OS)デバイスに使用することのできる大信号へ、高速
で、しかも、パラメータの変動に対する良好な許容度を
もって変換することのできるCMOS前置増幅器/クロ
ック動作式増幅器レシーバが図示されている。
【0013】同じく、1988年12月発行の、このI
BM技術開示広報の第31巻、第7号には、その第40
9頁に、題名を「2個のアクセス・トランジスタを備え
た高密度メモリ・セル構造(High Density Memory Cell
Structure with Two AccessTransistors)」とした論
文が掲載されている。この論文には、高密度ダイナミッ
ク・ランダム・アクセス・メモリのメモリ・セル構造
に、一対のアクセス・トランジスタと1つのキャパシタ
とを組み込むことによって、そのメモリ・セル構造の寸
法を縮小すると共に雑音に対するイミュニティを向上さ
せるという技法が記載されている。
BM技術開示広報の第31巻、第7号には、その第40
9頁に、題名を「2個のアクセス・トランジスタを備え
た高密度メモリ・セル構造(High Density Memory Cell
Structure with Two AccessTransistors)」とした論
文が掲載されている。この論文には、高密度ダイナミッ
ク・ランダム・アクセス・メモリのメモリ・セル構造
に、一対のアクセス・トランジスタと1つのキャパシタ
とを組み込むことによって、そのメモリ・セル構造の寸
法を縮小すると共に雑音に対するイミュニティを向上さ
せるという技法が記載されている。
【0014】1989年2月に発行された、「1989
年IEEE・ISSCC技術論文ダイジェスト(1989 I
EEE ISSCC Digestof Technical Papers)」の第30頁
〜第31頁には、題名を「6.5ナノ秒アクセス/5ナ
ノ秒サイクルの、128KのCMOS・ECLスタティ
ックRAM(A 128K 6.5ns Access/5ns Cycle CMOS ECL
Static RAM )」とした論文が掲載されている。この論
文の図2には、単クロックによって動作を開始するよう
にした、複数の自動リセット回路マクロから成るパイプ
ライン形式のチェイン(連鎖構造)が図示されている。
複数のブロックの各々が、そのブロックだけの局所的リ
セット信号を発生するようにしてあり、それによって、
デコーダが分解動作を実行している間に、アドレス増幅
器をリセットすることができ、また、サブアレイを選択
して出力データをラッチしている間に、デコーダをリセ
ットすることができるようにしている。この論文の図3
に図示されているyアドレス・バッファ回路は、ECL
からCMOSへの変換動作を例示しており、また更に、
パイプライン方式の動作に必要な、高速で駆動状態にす
る能力と短いサイクル・タイムを達成する能力とを兼ね
備えたものとした動作方式を例示している。尚、このy
アドレス・バッファ回路の出力にはNOR回路を結合し
てあり、このNOR回路によって、このyアドレス・バ
ッファ回路中の主要経路の高速リセット動作を開始させ
るようにしている。
年IEEE・ISSCC技術論文ダイジェスト(1989 I
EEE ISSCC Digestof Technical Papers)」の第30頁
〜第31頁には、題名を「6.5ナノ秒アクセス/5ナ
ノ秒サイクルの、128KのCMOS・ECLスタティ
ックRAM(A 128K 6.5ns Access/5ns Cycle CMOS ECL
Static RAM )」とした論文が掲載されている。この論
文の図2には、単クロックによって動作を開始するよう
にした、複数の自動リセット回路マクロから成るパイプ
ライン形式のチェイン(連鎖構造)が図示されている。
複数のブロックの各々が、そのブロックだけの局所的リ
セット信号を発生するようにしてあり、それによって、
デコーダが分解動作を実行している間に、アドレス増幅
器をリセットすることができ、また、サブアレイを選択
して出力データをラッチしている間に、デコーダをリセ
ットすることができるようにしている。この論文の図3
に図示されているyアドレス・バッファ回路は、ECL
からCMOSへの変換動作を例示しており、また更に、
パイプライン方式の動作に必要な、高速で駆動状態にす
る能力と短いサイクル・タイムを達成する能力とを兼ね
備えたものとした動作方式を例示している。尚、このy
アドレス・バッファ回路の出力にはNOR回路を結合し
てあり、このNOR回路によって、このyアドレス・バ
ッファ回路中の主要経路の高速リセット動作を開始させ
るようにしている。
【0015】
【発明が解決しようとする課題】本発明の目的は、サイ
クル・タイムを短縮することのできる、自動リセット機
能を備えたクロック動作式増幅器を提供することにあ
る。本発明の更なる目的は、消費電力を低く抑えること
のできる、自動リセット機能を備えたクロック動作式増
幅器を提供することにある。本発明の更なる目的は、ク
ロック信号に関する入力負荷を大幅に軽減することので
きる、自動リセット機能を備えたクロック動作式増幅器
を提供することにある。本発明の更なる目的は、メモリ
回路に使用する、自動リセット機能を備えたクロック動
作式増幅器であって、この増幅器のサイクル・タイム
を、そのメモリ・チップ全体のアクセス・タイムよりも
短くすることのできる、クロック動作式増幅器を提供す
ることにある。本発明の更なる目的は、ECLレベルの
アドレス入力信号を増幅し、大負荷のアドレス・デコー
ダ負荷を駆動することのできる、自動リセット機能を備
えたクロック動作式増幅器を提供することにある。本発
明の更なる目的は、次段を駆動するためのパルス信号の
パルス幅を、所定の幅とすることができるように時間遅
れを組み込んだ、自動リセット機能を備えたクロック動
作式増幅器を提供することにある。
クル・タイムを短縮することのできる、自動リセット機
能を備えたクロック動作式増幅器を提供することにあ
る。本発明の更なる目的は、消費電力を低く抑えること
のできる、自動リセット機能を備えたクロック動作式増
幅器を提供することにある。本発明の更なる目的は、ク
ロック信号に関する入力負荷を大幅に軽減することので
きる、自動リセット機能を備えたクロック動作式増幅器
を提供することにある。本発明の更なる目的は、メモリ
回路に使用する、自動リセット機能を備えたクロック動
作式増幅器であって、この増幅器のサイクル・タイム
を、そのメモリ・チップ全体のアクセス・タイムよりも
短くすることのできる、クロック動作式増幅器を提供す
ることにある。本発明の更なる目的は、ECLレベルの
アドレス入力信号を増幅し、大負荷のアドレス・デコー
ダ負荷を駆動することのできる、自動リセット機能を備
えたクロック動作式増幅器を提供することにある。本発
明の更なる目的は、次段を駆動するためのパルス信号の
パルス幅を、所定の幅とすることができるように時間遅
れを組み込んだ、自動リセット機能を備えたクロック動
作式増幅器を提供することにある。
【0016】
【課題を解決するための手段】本発明に関連して以下に
説明する増幅回路は、入力信号を増幅するための回路で
あって、以下のように構成した回路である。即ちこの増
幅回路は、第1トランジスタ(16)であって、第1電
源(接地電圧)に結合した第1端子(ソース)、第1出
力ノード(20)に結合した第2端子(ドレイン)、及
び入力信号端子(12)に結合した第3端子(ゲート)
を有する前記第1トランジスタ(16)と、第2トラン
ジスタ(18)であって、前記第1電源に結合した第4
端子(ソース)、第2出力ノード(30)に結合した第
5端子(ドレイン)、及び基準信号端子(14)に結合
した第6端子(ゲート)を有する、前記第2トランジス
タ(18)と、前記第1出力ノード(20)へ電流を供
給する第1手段、及び前記第2出力ノード(30)へ電
流を供給する第2手段と、クロック信号端子(CLK
I)に結合した第3手段であって、第1時刻において
は、前記第1出力ノード(20)及び前記第2出力ノー
ド(30)の電圧を前記第1電源の電圧にプリセット
し、第2時刻においては、前記クロック信号に応答して
自らをディスエーブルすることにより、前記第1出力ノ
ード(20)及び前記第2出力ノード(30)が前記第
2時刻において前記入力信号に応答するようにする、前
記第3手段と、前記第1出力ノード(20)は、第1反
転回路(55)及び第2反転回路(56)を介して第3
出力ノード(48)に結合しており、前記第2出力ノー
ド(30)は、第3反転回路(69)及び第4反転回路
(70)を介して第4出力ノード(68)に結合してお
り、前記第3出力ノード(48)と前記第1出力ノード
(20)とに結合した第4手段であって、前記第3出力
ノード(48)がこれが生じる一方の電圧レベルにある
ときにそれより所定の第1遅れ時間の経過後に、前記第
1出力ノード(20)の電圧を前記第1電源の電圧へリ
セットする、前記第4手段と、前記第4出力ノード(6
8)と前記第2出力ノード(30)とに結合した第5手
段であって、前記第4出力ノード(68)がこれが生じ
る一方の電圧レベルにあるときにそれより所定の第2遅
れ時間の経過後に、前記第2出力ノード(30)の電圧
を前記第1電源の電圧へリセットする、前記第5手段と
を備える。そして、前記第1トランジスタ(16)が電
界効果トランジスタであり、前記第1端子がソースであ
り、前記第2端子がドレインであり、前記第3端子がゲ
ートであり、そして前記第2トランジスタ(18)が電
界効果トランジスタであり、前記第4端子がソースであ
り、前記第5端子がドレインであり、前記第6端子がゲ
ートである。そして、前記第1手段が第3電界効果トラ
ンジスタ(24)及び第5電界効果トランジスタ(3
9)を含み、前記第3電界効果トランジスタ(24)
は、そのゲートが前記第2出力ノード(30)に結合
し、そのドレインが前記第1出力ノード(20)に結合
し、そのソースが前記第5電界効果トランジスタ(3
9)のドレインに結合し、前記第5電界効果トランジス
タ(39)は、そのゲートが前記クロック信号に結合
し、そのソースが第2電源に結合しており、そして前記
第2手段が第4電界効果トランジスタ(25)及び前記
第5電界効果トランジスタ(39)を含み、前記第4電
界効果トランジスタ(25)は、そのゲートが前記第1
出力ノード(20)に結合し、そのドレインが前記第2
出力ノード(30)に結合し、そのソースが前記第5電
界効果トランジスタ(39)の前記ドレイン及び前記第
3電界効果トランジスタ(24)の前記ソースに結合し
ている。そして、前記第3手段が第6電界効果トランジ
スタ(23)及び第7電界効果トランジスタ(33)を
含み、前記第6電界効果トランジスタ(23)は、その
ソースが前記第1電源に結合し、そのドレインが前記第
1出力ノード(20)に結合し、そのゲートが前記クロ
ック信号に結合し、そして前記第7電界効果トランジス
タ(33)は、そのソースが前記第1電源に結合し、そ
のドレインが前記第2出力ノード(30)に結合し、そ
のゲートが前記クロック信号に結合している。そして、
前記第4手段は、入力端が前記第3出力ノード(48)
に結合し一定の時間遅れを与える電送線(48’)、該
電送線(48’)の出力端に結合した第5及び第6反転
回路(77、78)、及びゲートが前記第6反転回路
(78)の出力に結合した第8電界効果トランジスタ
(22)を有し、該第8電界効果トランジスタ(22)
のソースは前記第1電源に結合し、ドレインは前記第1
出力ノード(20)に結合し、そして前記第5手段は、
入力端が前記第4出力ノード(68)に結合し一定の時
間遅れを与える電送線(68’)、該電送線(68’)
の出力端に結合した第7及び第8反転回路(100、1
01)、及びゲートが前記第8反転回路(101)の出
力に結合した第9電界効果トランジスタ(32)を有
し、該第9電界効果トランジスタ(32)のソースは前
記第1電源に結合し、ドレインは前記第2出力ノード
(30)に結合している。
説明する増幅回路は、入力信号を増幅するための回路で
あって、以下のように構成した回路である。即ちこの増
幅回路は、第1トランジスタ(16)であって、第1電
源(接地電圧)に結合した第1端子(ソース)、第1出
力ノード(20)に結合した第2端子(ドレイン)、及
び入力信号端子(12)に結合した第3端子(ゲート)
を有する前記第1トランジスタ(16)と、第2トラン
ジスタ(18)であって、前記第1電源に結合した第4
端子(ソース)、第2出力ノード(30)に結合した第
5端子(ドレイン)、及び基準信号端子(14)に結合
した第6端子(ゲート)を有する、前記第2トランジス
タ(18)と、前記第1出力ノード(20)へ電流を供
給する第1手段、及び前記第2出力ノード(30)へ電
流を供給する第2手段と、クロック信号端子(CLK
I)に結合した第3手段であって、第1時刻において
は、前記第1出力ノード(20)及び前記第2出力ノー
ド(30)の電圧を前記第1電源の電圧にプリセット
し、第2時刻においては、前記クロック信号に応答して
自らをディスエーブルすることにより、前記第1出力ノ
ード(20)及び前記第2出力ノード(30)が前記第
2時刻において前記入力信号に応答するようにする、前
記第3手段と、前記第1出力ノード(20)は、第1反
転回路(55)及び第2反転回路(56)を介して第3
出力ノード(48)に結合しており、前記第2出力ノー
ド(30)は、第3反転回路(69)及び第4反転回路
(70)を介して第4出力ノード(68)に結合してお
り、前記第3出力ノード(48)と前記第1出力ノード
(20)とに結合した第4手段であって、前記第3出力
ノード(48)がこれが生じる一方の電圧レベルにある
ときにそれより所定の第1遅れ時間の経過後に、前記第
1出力ノード(20)の電圧を前記第1電源の電圧へリ
セットする、前記第4手段と、前記第4出力ノード(6
8)と前記第2出力ノード(30)とに結合した第5手
段であって、前記第4出力ノード(68)がこれが生じ
る一方の電圧レベルにあるときにそれより所定の第2遅
れ時間の経過後に、前記第2出力ノード(30)の電圧
を前記第1電源の電圧へリセットする、前記第5手段と
を備える。そして、前記第1トランジスタ(16)が電
界効果トランジスタであり、前記第1端子がソースであ
り、前記第2端子がドレインであり、前記第3端子がゲ
ートであり、そして前記第2トランジスタ(18)が電
界効果トランジスタであり、前記第4端子がソースであ
り、前記第5端子がドレインであり、前記第6端子がゲ
ートである。そして、前記第1手段が第3電界効果トラ
ンジスタ(24)及び第5電界効果トランジスタ(3
9)を含み、前記第3電界効果トランジスタ(24)
は、そのゲートが前記第2出力ノード(30)に結合
し、そのドレインが前記第1出力ノード(20)に結合
し、そのソースが前記第5電界効果トランジスタ(3
9)のドレインに結合し、前記第5電界効果トランジス
タ(39)は、そのゲートが前記クロック信号に結合
し、そのソースが第2電源に結合しており、そして前記
第2手段が第4電界効果トランジスタ(25)及び前記
第5電界効果トランジスタ(39)を含み、前記第4電
界効果トランジスタ(25)は、そのゲートが前記第1
出力ノード(20)に結合し、そのドレインが前記第2
出力ノード(30)に結合し、そのソースが前記第5電
界効果トランジスタ(39)の前記ドレイン及び前記第
3電界効果トランジスタ(24)の前記ソースに結合し
ている。そして、前記第3手段が第6電界効果トランジ
スタ(23)及び第7電界効果トランジスタ(33)を
含み、前記第6電界効果トランジスタ(23)は、その
ソースが前記第1電源に結合し、そのドレインが前記第
1出力ノード(20)に結合し、そのゲートが前記クロ
ック信号に結合し、そして前記第7電界効果トランジス
タ(33)は、そのソースが前記第1電源に結合し、そ
のドレインが前記第2出力ノード(30)に結合し、そ
のゲートが前記クロック信号に結合している。そして、
前記第4手段は、入力端が前記第3出力ノード(48)
に結合し一定の時間遅れを与える電送線(48’)、該
電送線(48’)の出力端に結合した第5及び第6反転
回路(77、78)、及びゲートが前記第6反転回路
(78)の出力に結合した第8電界効果トランジスタ
(22)を有し、該第8電界効果トランジスタ(22)
のソースは前記第1電源に結合し、ドレインは前記第1
出力ノード(20)に結合し、そして前記第5手段は、
入力端が前記第4出力ノード(68)に結合し一定の時
間遅れを与える電送線(68’)、該電送線(68’)
の出力端に結合した第7及び第8反転回路(100、1
01)、及びゲートが前記第8反転回路(101)の出
力に結合した第9電界効果トランジスタ(32)を有
し、該第9電界効果トランジスタ(32)のソースは前
記第1電源に結合し、ドレインは前記第2出力ノード
(30)に結合している。
【0017】
【実施例】図面に関し、特にその第1図に関して説明す
ると、同図は、入力信号を増幅するための回路10を図
示したものであり、入力信号はこの回路10のリード1
2に結合している。尚、この図1において、ゲート・リ
ードに小さな丸印がついているデバイス(例えばデバイ
ス24等)は、pチャネル形の、金属・酸化物・半導体
電界効果トランジスタ(MOSFET)であり、一方、
ゲートに丸印が付いていないデバイス(例えばデバイス
16等)は、nチャネル形の、MOSFETである。基
準信号(この基準信号は例えば入力信号の相補信号等で
ある)が、リード14に結合している。リード12は、
電界効果トランジスタ16のゲートに結合しており、こ
の電界効果トランジスタ16は、そのソースがリード1
7を介して、例えば接地電位等の第1電源に結合してい
る。リード14は、電界効果トランジスタ18に結合し
ており、この電界効果トランジスタ18は、そのソース
がリード19を介して、例えば接地電位等の第1電源に
結合している。トランジスタ16のドレインは、リード
20を介して、トランジスタ22〜24の夫々のドレイ
ンと、トランジスタ25〜27の夫々のゲートとに結合
している。トランジスタ18のドレインは、リード30
を介して、トランジスタ32、33、及び25の夫々の
ドレインと、トランジスタ24、36、及び37の夫々
のゲートとに結合している。トランジスタ24及び25
の夫々のソースは、リード38を介して、互いに結合す
ると共に、トランジスタ39のドレインに結合してお
り、このトランジスタ39は、そのソースがリード40
を介して第2電源に結合している。クロック信号は、リ
ード42を介して、トランジスタ23、33、及び39
の夫々のゲートへ結合することができるようにしてあ
る。トランジスタ22、23、26、32、33、及び
36の夫々のソースは、例えば接地電位等の第1電源に
結合している。トランジスタ27及び37の夫々のソー
スは、第2電源に結合している。
ると、同図は、入力信号を増幅するための回路10を図
示したものであり、入力信号はこの回路10のリード1
2に結合している。尚、この図1において、ゲート・リ
ードに小さな丸印がついているデバイス(例えばデバイ
ス24等)は、pチャネル形の、金属・酸化物・半導体
電界効果トランジスタ(MOSFET)であり、一方、
ゲートに丸印が付いていないデバイス(例えばデバイス
16等)は、nチャネル形の、MOSFETである。基
準信号(この基準信号は例えば入力信号の相補信号等で
ある)が、リード14に結合している。リード12は、
電界効果トランジスタ16のゲートに結合しており、こ
の電界効果トランジスタ16は、そのソースがリード1
7を介して、例えば接地電位等の第1電源に結合してい
る。リード14は、電界効果トランジスタ18に結合し
ており、この電界効果トランジスタ18は、そのソース
がリード19を介して、例えば接地電位等の第1電源に
結合している。トランジスタ16のドレインは、リード
20を介して、トランジスタ22〜24の夫々のドレイ
ンと、トランジスタ25〜27の夫々のゲートとに結合
している。トランジスタ18のドレインは、リード30
を介して、トランジスタ32、33、及び25の夫々の
ドレインと、トランジスタ24、36、及び37の夫々
のゲートとに結合している。トランジスタ24及び25
の夫々のソースは、リード38を介して、互いに結合す
ると共に、トランジスタ39のドレインに結合してお
り、このトランジスタ39は、そのソースがリード40
を介して第2電源に結合している。クロック信号は、リ
ード42を介して、トランジスタ23、33、及び39
の夫々のゲートへ結合することができるようにしてあ
る。トランジスタ22、23、26、32、33、及び
36の夫々のソースは、例えば接地電位等の第1電源に
結合している。トランジスタ27及び37の夫々のソー
スは、第2電源に結合している。
【0018】リード20はノードであるということがで
き、ここではこれを第1ノードと呼ぶことにする。この
第1ノード20は、トランジスタ39及び24を介して
第2電源から電流を受け取るようにしてある。リード3
0もまたノードであるということができ、ここではこれ
を第2ノードと呼ぶことにする。この第2ノード30
は、トランジスタ39及び25を介して電流を受け取る
ようにしてある。トランジスタ24とトランジスタ25
とは、互いに、各々のドレインが相手方のゲートに結合
しており、それによってクロス結合したラッチを形成し
ている。このラッチは、トランジスタ39を通過した電
流が、第1ノードと第2ノードとのいずれか一方へ流れ
るようにその電流の経路を定めるラッチである。リード
42上のクロック信号は、トランジスタ23及び33
を、第1時刻において(例えばリード42上のクロック
信号が接地電位に対してハイ・レベルにある時に)導通
状態にすることによって、第1ノード及び第2ノードの
電圧を第1電源の電圧にプリセットするように機能す
る。リード42上のクロック信号がロー・レベルにある
時には、トランジスタ33及び23はターン・オフして
おり、一方、トランジスタ39はターン・オンしてい
る。そのため、トランジスタ24とトランジスタ25の
夫々を介して電流が第1ノードと第2ノードとへ流され
ており、この状態は、第1ノードまたは第2ノードの一
方がハイ・レベルへ移行することによって、トランジス
タ25または24の一方のゲートがハイ・レベルになっ
てそのトランジスタがターン・オフするまで継続する。
また、そのように一方のトランジスタがターン・オフし
たときにも、オン状態を継続している他方のトランジス
タ、即ちトランジスタ24または25は、夫々、第1ノ
ードまたは第2ノードに電流を流し続ける。第1ノード
と第2ノードとのいずれがハイ状態へ移行するかは、ト
ランジスタ16とトランジスタ18とに、電流がどのよ
うに流れるかによって決まり、更に、その電流がどのよ
うに流れるかは、リード12及び14上にどのような電
圧が発生しているかによって決まるものである。即ち、
リード12と14とを比べて、リード12の方がより高
い電圧を発生していれば、トランジスタ18よりトラン
ジスタ16の方に多くの電流が流れることになり、また
反対に、リード14の方がより高い電圧を発生していれ
ば、トランジスタ18の方により多くの電流が流れるこ
とになる。トランジスタ16の方により多くの電流が流
れたならば、第2ノードより第1ノードの方が低い電圧
へプル・ダウンされ、また反対に、トランジスタ18の
方により多くの電流が流れたならば、第2ノードの方が
より低い電圧へプル・ダウンされる。そして、第1ノー
ドの方がより低い電圧となれば、トランジスタ24より
トランジスタ25の方が導通性が大きくなってより多く
の電流を流すようになり、また反対に、第2ノードの方
がより低い電圧となれば、トランジスタ24の方が導通
性が大きくなってより多くの電流を流すようになる。こ
うしてトランジスタ24と25の一方が大部分の電流を
流すようになると、第1ノードと第2ノードのうちで、
そのトランジスタが電流を流すように結合している方の
ノードが、より高い電圧レベルへプル・アップされる。
リード12と14とには、夫々、CMOSレベル信号の
真信号と相補信号とを供給するようにしており、それに
よって、トランジスタ16と18のうちの、一方をター
ン・オフさせ、他方をターン・オンさせるようにしてい
る。尚、トランジスタ24とトランジスタ25とはラッ
チを形成しているため、リード42上のクロック信号が
ロー・レベルへ移行することによって第1ノード及び第
2ノードの状態がセットされた後には、このラッチが、
そのセットされた状態を保存するように機能することに
なり、これによって、ノイズに起因する状態変化に対す
る耐性を高めている。
き、ここではこれを第1ノードと呼ぶことにする。この
第1ノード20は、トランジスタ39及び24を介して
第2電源から電流を受け取るようにしてある。リード3
0もまたノードであるということができ、ここではこれ
を第2ノードと呼ぶことにする。この第2ノード30
は、トランジスタ39及び25を介して電流を受け取る
ようにしてある。トランジスタ24とトランジスタ25
とは、互いに、各々のドレインが相手方のゲートに結合
しており、それによってクロス結合したラッチを形成し
ている。このラッチは、トランジスタ39を通過した電
流が、第1ノードと第2ノードとのいずれか一方へ流れ
るようにその電流の経路を定めるラッチである。リード
42上のクロック信号は、トランジスタ23及び33
を、第1時刻において(例えばリード42上のクロック
信号が接地電位に対してハイ・レベルにある時に)導通
状態にすることによって、第1ノード及び第2ノードの
電圧を第1電源の電圧にプリセットするように機能す
る。リード42上のクロック信号がロー・レベルにある
時には、トランジスタ33及び23はターン・オフして
おり、一方、トランジスタ39はターン・オンしてい
る。そのため、トランジスタ24とトランジスタ25の
夫々を介して電流が第1ノードと第2ノードとへ流され
ており、この状態は、第1ノードまたは第2ノードの一
方がハイ・レベルへ移行することによって、トランジス
タ25または24の一方のゲートがハイ・レベルになっ
てそのトランジスタがターン・オフするまで継続する。
また、そのように一方のトランジスタがターン・オフし
たときにも、オン状態を継続している他方のトランジス
タ、即ちトランジスタ24または25は、夫々、第1ノ
ードまたは第2ノードに電流を流し続ける。第1ノード
と第2ノードとのいずれがハイ状態へ移行するかは、ト
ランジスタ16とトランジスタ18とに、電流がどのよ
うに流れるかによって決まり、更に、その電流がどのよ
うに流れるかは、リード12及び14上にどのような電
圧が発生しているかによって決まるものである。即ち、
リード12と14とを比べて、リード12の方がより高
い電圧を発生していれば、トランジスタ18よりトラン
ジスタ16の方に多くの電流が流れることになり、また
反対に、リード14の方がより高い電圧を発生していれ
ば、トランジスタ18の方により多くの電流が流れるこ
とになる。トランジスタ16の方により多くの電流が流
れたならば、第2ノードより第1ノードの方が低い電圧
へプル・ダウンされ、また反対に、トランジスタ18の
方により多くの電流が流れたならば、第2ノードの方が
より低い電圧へプル・ダウンされる。そして、第1ノー
ドの方がより低い電圧となれば、トランジスタ24より
トランジスタ25の方が導通性が大きくなってより多く
の電流を流すようになり、また反対に、第2ノードの方
がより低い電圧となれば、トランジスタ24の方が導通
性が大きくなってより多くの電流を流すようになる。こ
うしてトランジスタ24と25の一方が大部分の電流を
流すようになると、第1ノードと第2ノードのうちで、
そのトランジスタが電流を流すように結合している方の
ノードが、より高い電圧レベルへプル・アップされる。
リード12と14とには、夫々、CMOSレベル信号の
真信号と相補信号とを供給するようにしており、それに
よって、トランジスタ16と18のうちの、一方をター
ン・オフさせ、他方をターン・オンさせるようにしてい
る。尚、トランジスタ24とトランジスタ25とはラッ
チを形成しているため、リード42上のクロック信号が
ロー・レベルへ移行することによって第1ノード及び第
2ノードの状態がセットされた後には、このラッチが、
そのセットされた状態を保存するように機能することに
なり、これによって、ノイズに起因する状態変化に対す
る耐性を高めている。
【0019】リード20上の出力、即ち第1ノードの出
力は、トランジスタ26と27とで形成した反転回路5
5を介して、そして更にリード44を介して、トランジ
スタ46と47とで形成した第2の反転回路56に結合
しており、これによってリード48上に出力が発生する
ようにしてある。このリード48はノードであるという
ことができ、ここではこれを第3ノードと呼ぶことにす
る。リード44は、トランジスタ46、47、及び50
の夫々のゲートと、トランジスタ26、27、52、及
び54の夫々のドレインとに結合している。トランジス
タ47、50、52、及び54の夫々のソースは第2電
源に結合している。トランジスタ46のソースは、例え
ば接地電位等の第1電源に結合している。トランジスタ
26及び27は、相補的金属・酸化物・半導体(CMO
S)第1反転回路55として機能するようにしたもので
ある。トランジスタ46と47とは、CMOS第2反転
回路56として機能するようにしたものである。従っ
て、第1ノードであるリード20上の電圧レベルは、第
1反転回路55及び第2反転回路56を通過するための
遅れ時間の経過後に、第3ノードであるリード48上
に、その電圧レベルが現われるようにしてある。尚、リ
ード14上の入力信号がリード12上の入力信号より高
い電圧レベルにあるときに大きなコンダクタンス・ゲイ
ンが得られるように、トランジスタ16と比べて、トラ
ンジスタ26をより大きく製作してあり、また、このト
ランジスタ26と比べて、トランジスタ47を更に大き
く製作してある。
力は、トランジスタ26と27とで形成した反転回路5
5を介して、そして更にリード44を介して、トランジ
スタ46と47とで形成した第2の反転回路56に結合
しており、これによってリード48上に出力が発生する
ようにしてある。このリード48はノードであるという
ことができ、ここではこれを第3ノードと呼ぶことにす
る。リード44は、トランジスタ46、47、及び50
の夫々のゲートと、トランジスタ26、27、52、及
び54の夫々のドレインとに結合している。トランジス
タ47、50、52、及び54の夫々のソースは第2電
源に結合している。トランジスタ46のソースは、例え
ば接地電位等の第1電源に結合している。トランジスタ
26及び27は、相補的金属・酸化物・半導体(CMO
S)第1反転回路55として機能するようにしたもので
ある。トランジスタ46と47とは、CMOS第2反転
回路56として機能するようにしたものである。従っ
て、第1ノードであるリード20上の電圧レベルは、第
1反転回路55及び第2反転回路56を通過するための
遅れ時間の経過後に、第3ノードであるリード48上
に、その電圧レベルが現われるようにしてある。尚、リ
ード14上の入力信号がリード12上の入力信号より高
い電圧レベルにあるときに大きなコンダクタンス・ゲイ
ンが得られるように、トランジスタ16と比べて、トラ
ンジスタ26をより大きく製作してあり、また、このト
ランジスタ26と比べて、トランジスタ47を更に大き
く製作してある。
【0020】トランジスタ36及び37夫々のドレイン
は、互いに結合すると共に、リード58を介して、トラ
ンジスタ50及び59の夫々のドレイン、並びにトラン
ジスタ52、66、及び67の夫々のゲートに結合して
いる。トランジスタ59及び67の夫々のソースは第2
電源に結合している。トランジスタ66のソースは、例
えば接地電位等の第1電源に結合している。トランジス
タ66及び67の夫々のドレインはリード68を介して
互いに結合している。このリード68はノードであると
いうことができ、ここではこれを第4ノードと呼ぶこと
にする。トランジスタ36及び37は、第3CMOS反
転回路69として機能するようにしたものである。ま
た、トランジスタ66及び67は、第4CMOS反転回
路70として機能するようにしたものである。従って、
リード30上の出力、即ち第2ノードの出力は、第3反
転回路69及び第4反転回路70を通過した後に、即ち
その通過のための遅れ時間の経過後に、それと同じ電圧
レベルで、第4ノードであるリード68上に現われるよ
うにしてある。尚、リード12上の入力信号がリード1
4上の入力信号より高い電圧レベルにあるときに大きな
コンダクタンス・ゲインが得られるように、トランジス
タ18と比べて、トランジスタ36をより大きく製作し
てあり、また、このトランジスタ36と比べて、トラン
ジスタ67を更に大きく製作してある。
は、互いに結合すると共に、リード58を介して、トラ
ンジスタ50及び59の夫々のドレイン、並びにトラン
ジスタ52、66、及び67の夫々のゲートに結合して
いる。トランジスタ59及び67の夫々のソースは第2
電源に結合している。トランジスタ66のソースは、例
えば接地電位等の第1電源に結合している。トランジス
タ66及び67の夫々のドレインはリード68を介して
互いに結合している。このリード68はノードであると
いうことができ、ここではこれを第4ノードと呼ぶこと
にする。トランジスタ36及び37は、第3CMOS反
転回路69として機能するようにしたものである。ま
た、トランジスタ66及び67は、第4CMOS反転回
路70として機能するようにしたものである。従って、
リード30上の出力、即ち第2ノードの出力は、第3反
転回路69及び第4反転回路70を通過した後に、即ち
その通過のための遅れ時間の経過後に、それと同じ電圧
レベルで、第4ノードであるリード68上に現われるよ
うにしてある。尚、リード12上の入力信号がリード1
4上の入力信号より高い電圧レベルにあるときに大きな
コンダクタンス・ゲインが得られるように、トランジス
タ18と比べて、トランジスタ36をより大きく製作し
てあり、また、このトランジスタ36と比べて、トラン
ジスタ67を更に大きく製作してある。
【0021】トランジスタ50とトランジスタ52と
は、互いに、各々のドレインを相手方のゲートに結合す
ることによって、クロス結合したラッチを形成してお
り、このラッチによって耐ノイズ性を向上させている。
リード44上の電圧レベルとリード58上の電圧レベル
とが、互いに相補的な電圧レベルになったならば、これ
らトランジスタ50及び52の一方がターン・オフする
と共に、他方がターン・オンするため、それによって、
リード44及び58上の信号が補強される。これは特
に、電圧がハイ・レベルにある方のリード上の信号を、
補強するためのものである。
は、互いに、各々のドレインを相手方のゲートに結合す
ることによって、クロス結合したラッチを形成してお
り、このラッチによって耐ノイズ性を向上させている。
リード44上の電圧レベルとリード58上の電圧レベル
とが、互いに相補的な電圧レベルになったならば、これ
らトランジスタ50及び52の一方がターン・オフする
と共に、他方がターン・オンするため、それによって、
リード44及び58上の信号が補強される。これは特
に、電圧がハイ・レベルにある方のリード上の信号を、
補強するためのものである。
【0022】トランジスタ74及び75は、それらのソ
ースが、例えば接地電位等の第1電源に結合している。
トランジスタ74のドレインはリード48に結合してお
り、一方、トランジスタ75のドレインはリード68に
結合している。これらトランジスタ74及び75は、互
いに、各々のドレインを相手方のゲートに結合すること
によって、ラッチとして機能するようにしたものであ
る。これらトランジスタ74及び75は、リード48と
リード68とに互いに相補的な電圧レベルが発生したと
きに、それらトランジスタの一方がターン・オンすると
共に他方がターン・オフすることによってラッチとして
機能し、それによってリード48及び68上の電圧を補
強するものである。これは特に、ロー・レベルの方の電
圧を補強するためのものであり、ターン・オンして接地
電位に対して導通したトランジスタによって、その補強
がなされるようにしている。
ースが、例えば接地電位等の第1電源に結合している。
トランジスタ74のドレインはリード48に結合してお
り、一方、トランジスタ75のドレインはリード68に
結合している。これらトランジスタ74及び75は、互
いに、各々のドレインを相手方のゲートに結合すること
によって、ラッチとして機能するようにしたものであ
る。これらトランジスタ74及び75は、リード48と
リード68とに互いに相補的な電圧レベルが発生したと
きに、それらトランジスタの一方がターン・オンすると
共に他方がターン・オフすることによってラッチとして
機能し、それによってリード48及び68上の電圧を補
強するものである。これは特に、ロー・レベルの方の電
圧を補強するためのものであり、ターン・オンして接地
電位に対して導通したトランジスタによって、その補強
がなされるようにしている。
【0023】第3ノードであるリード48上の電圧がハ
イ・レベルへ移行すると、その電圧レベルは、CMOS
反転回路77とCMOS反転回路78とを介してトラン
ジスタ22のゲートに結合し、このトランジスタ22を
ターン・オンさせて、第1ノードであるリード20上の
電圧をロー・レベルへ移行させる。トランジスタ22
は、第1ノード20をロー・レベルへプル・ダウンする
ことができるように、例えばトランジスタ24の導電率
の2倍程度の、充分な導電率を持ったものにしておく。
反転回路77はトランジスタ79と80とから構成して
あり、一方、反転回路78はトランジスタ81とトラン
ジスタ82とから構成してある。リード48はトランジ
スタ79及び80の双方のゲートに結合している。トラ
ンジスタ79及び80の夫々のドレインは、互いに結合
すると共に、リード83を介してトランジスタ81及び
82の双方のゲートに結合している。トランジスタ81
及び82の夫々のドレインは、互いに結合すると共に、
リード84を介して、トランジスタ22、85、及び8
6の夫々のゲートに結合している。トランジスタ85及
び86は、CMOS反転回路87として機能するように
したものである。トランジスタ85及び86の夫々のド
レインは、互いに結合すると共に、リード88を介し
て、トランジスタ54のゲートとトランジスタ89及び
90の双方のゲートとに結合している。トランジスタ8
9及び90は、CMOS反転回路91として機能するよ
うにしたものである。トランジスタ89及び90の夫々
のドレインは、互いに結合すると共に、リード92を介
して、トランジスタ93のゲートに結合している。トラ
ンジスタ93は、そのソースが例えば接地電位等の第1
電源に結合し、そのドレインがリード48に結合してい
る。反転回路87は、リード84上の入力電圧がハイ・
レベルへ移行したときに、リード88上の電圧をロー・
レベルにし、それによってトランジスタ54を導通状態
にしてリード44をハイ・レベルへプル・アップするよ
うに機能するものである。更にリード88上のロー・レ
ベルの電圧は、反転回路91を通過してリード92上に
ハイ・レベルの電圧となって現われ、トランジスタ93
を導通状態にして、第3ノードであるリード48上の電
圧をロー・レベルへプル・ダウンする。また、このとき
第1ノードであるリード20上の電圧もロー・レベルと
なっており、このロー・レベルの電圧は、反転回路55
と反転回路56とを通過して、リード48上にロー・レ
ベルの電圧を出力させる。
イ・レベルへ移行すると、その電圧レベルは、CMOS
反転回路77とCMOS反転回路78とを介してトラン
ジスタ22のゲートに結合し、このトランジスタ22を
ターン・オンさせて、第1ノードであるリード20上の
電圧をロー・レベルへ移行させる。トランジスタ22
は、第1ノード20をロー・レベルへプル・ダウンする
ことができるように、例えばトランジスタ24の導電率
の2倍程度の、充分な導電率を持ったものにしておく。
反転回路77はトランジスタ79と80とから構成して
あり、一方、反転回路78はトランジスタ81とトラン
ジスタ82とから構成してある。リード48はトランジ
スタ79及び80の双方のゲートに結合している。トラ
ンジスタ79及び80の夫々のドレインは、互いに結合
すると共に、リード83を介してトランジスタ81及び
82の双方のゲートに結合している。トランジスタ81
及び82の夫々のドレインは、互いに結合すると共に、
リード84を介して、トランジスタ22、85、及び8
6の夫々のゲートに結合している。トランジスタ85及
び86は、CMOS反転回路87として機能するように
したものである。トランジスタ85及び86の夫々のド
レインは、互いに結合すると共に、リード88を介し
て、トランジスタ54のゲートとトランジスタ89及び
90の双方のゲートとに結合している。トランジスタ8
9及び90は、CMOS反転回路91として機能するよ
うにしたものである。トランジスタ89及び90の夫々
のドレインは、互いに結合すると共に、リード92を介
して、トランジスタ93のゲートに結合している。トラ
ンジスタ93は、そのソースが例えば接地電位等の第1
電源に結合し、そのドレインがリード48に結合してい
る。反転回路87は、リード84上の入力電圧がハイ・
レベルへ移行したときに、リード88上の電圧をロー・
レベルにし、それによってトランジスタ54を導通状態
にしてリード44をハイ・レベルへプル・アップするよ
うに機能するものである。更にリード88上のロー・レ
ベルの電圧は、反転回路91を通過してリード92上に
ハイ・レベルの電圧となって現われ、トランジスタ93
を導通状態にして、第3ノードであるリード48上の電
圧をロー・レベルへプル・ダウンする。また、このとき
第1ノードであるリード20上の電圧もロー・レベルと
なっており、このロー・レベルの電圧は、反転回路55
と反転回路56とを通過して、リード48上にロー・レ
ベルの電圧を出力させる。
【0024】一方、第4ノードであるリード68上の電
圧がハイ・レベルへ移行すると、このハイ・レベルの電
圧は、CMOS反転回路100及び101を通過し、リ
ード102を介してトランジスタ32のゲートへ結合
し、このトランジスタ32を導通状態にして、第2ノー
ドであるリード30を、ロー・レベルへプル・ダウンす
る。トランジスタ32は、第2ノードをロー・レベルへ
プルダウンすることができるように、例えばトランジス
タ25の導電率の2倍程度の、充分な導電率を持ったも
のにしておく。反転回路100はトランジスタ103と
104とから構成してあり、一方、反転回路101はト
ランジスタ107と108とから構成してある。リード
68はトランジスタ103及び104の双方のゲートに
結合している。トランジスタ103及び104の夫々の
ドレインは、互いに結合すると共に、リード105を介
して、トランジスタ107及び108の双方のゲートに
結合している。また、トランジスタ107及び108の
夫々のドレインは、リード102を介して、トランジス
タ32、110、及び111の夫々のゲートに結合して
いる。トランジスタ110及び111は、CMOS反転
回路112として機能するようにしたものである。トラ
ンジスタ110及び111の夫々のドレインは、互いに
結合すると共に、リード114を介して、トランジスタ
59のゲートと、トランジスタ115及び116の双方
のゲートとに結合している。トランジスタ115及び1
16は、CMOS反転回路118として機能するように
したものである。トランジスタ115及び116の夫々
のドレインは、互いに結合すると共に、リード119を
介してトランジスタ120のゲートに結合している。ト
ランジスタ120は、そのソースが例えば接地電位等の
第1電源に結合し、そのドレインがリード68に結合し
ている。反転回路112は、リード102上の入力電圧
がハイ・レベルへ移行したときに、リード114上の電
圧をロー・レベルにし、それによってトランジスタ59
を導通状態にしてリード58をハイ・レベルへプル・ア
ップするように機能するものである。更にリード114
上のロー・レベルの電圧は、反転回路118を通過して
リード119上にハイ・レベルの電圧となって現われ、
トランジスタ120を導通状態にして、第4ノードであ
るリード68上の電圧をロー・レベルへプルダウンす
る。また、このとき第2ノードであるリード30上の電
圧もロー・レベルになっており、このロー・レベルの電
圧は、反転回路69と反転回路70とを通過して、リー
ド68上にロー・レベルの電圧を出力させる。
圧がハイ・レベルへ移行すると、このハイ・レベルの電
圧は、CMOS反転回路100及び101を通過し、リ
ード102を介してトランジスタ32のゲートへ結合
し、このトランジスタ32を導通状態にして、第2ノー
ドであるリード30を、ロー・レベルへプル・ダウンす
る。トランジスタ32は、第2ノードをロー・レベルへ
プルダウンすることができるように、例えばトランジス
タ25の導電率の2倍程度の、充分な導電率を持ったも
のにしておく。反転回路100はトランジスタ103と
104とから構成してあり、一方、反転回路101はト
ランジスタ107と108とから構成してある。リード
68はトランジスタ103及び104の双方のゲートに
結合している。トランジスタ103及び104の夫々の
ドレインは、互いに結合すると共に、リード105を介
して、トランジスタ107及び108の双方のゲートに
結合している。また、トランジスタ107及び108の
夫々のドレインは、リード102を介して、トランジス
タ32、110、及び111の夫々のゲートに結合して
いる。トランジスタ110及び111は、CMOS反転
回路112として機能するようにしたものである。トラ
ンジスタ110及び111の夫々のドレインは、互いに
結合すると共に、リード114を介して、トランジスタ
59のゲートと、トランジスタ115及び116の双方
のゲートとに結合している。トランジスタ115及び1
16は、CMOS反転回路118として機能するように
したものである。トランジスタ115及び116の夫々
のドレインは、互いに結合すると共に、リード119を
介してトランジスタ120のゲートに結合している。ト
ランジスタ120は、そのソースが例えば接地電位等の
第1電源に結合し、そのドレインがリード68に結合し
ている。反転回路112は、リード102上の入力電圧
がハイ・レベルへ移行したときに、リード114上の電
圧をロー・レベルにし、それによってトランジスタ59
を導通状態にしてリード58をハイ・レベルへプル・ア
ップするように機能するものである。更にリード114
上のロー・レベルの電圧は、反転回路118を通過して
リード119上にハイ・レベルの電圧となって現われ、
トランジスタ120を導通状態にして、第4ノードであ
るリード68上の電圧をロー・レベルへプルダウンす
る。また、このとき第2ノードであるリード30上の電
圧もロー・レベルになっており、このロー・レベルの電
圧は、反転回路69と反転回路70とを通過して、リー
ド68上にロー・レベルの電圧を出力させる。
【0025】更に、リード48ないしリード68を結合
するには、一定の遅れ時間を発生させることのできる、
例えばストリップ・ライン、マイクロストリップ・ライ
ン、集中キャパシタンス、或いは同軸線等の形態の、伝
送線48'ないし68' を介して結合するようにしても
良い。伝送線48' には、図1に示した反転回路77及
び反転回路78の機能を代行させることも可能である。
また、伝送線68' には、図1に示した反転回路100
及び反転回路101の機能を代行させることも可能であ
る。更にその他の反転回路についても、遅れ時間を一定
にすることが望ましく、しかも、キャパシタンスを充電
するための電流ゲインを必要としていない箇所に備えた
反転回路は、伝送線と組み合わせたり、或いは伝送線に
置き換えたりすることができる。
するには、一定の遅れ時間を発生させることのできる、
例えばストリップ・ライン、マイクロストリップ・ライ
ン、集中キャパシタンス、或いは同軸線等の形態の、伝
送線48'ないし68' を介して結合するようにしても
良い。伝送線48' には、図1に示した反転回路77及
び反転回路78の機能を代行させることも可能である。
また、伝送線68' には、図1に示した反転回路100
及び反転回路101の機能を代行させることも可能であ
る。更にその他の反転回路についても、遅れ時間を一定
にすることが望ましく、しかも、キャパシタンスを充電
するための電流ゲインを必要としていない箇所に備えた
反転回路は、伝送線と組み合わせたり、或いは伝送線に
置き換えたりすることができる。
【0026】以上の説明から、第3出力ノードまたは第
4出力ノードの電圧がハイ・レベルへ移行したときに、
その結果としてどのような動作が行なわれるかは、容易
に理解されよう。即ち、第3出力ノードがハイ・レベル
へ移行したときには、この増幅器の左側の部分である、
トランジスタ16、22、23、24、26、27、4
6、47、52、54、74、79、80、81、8
2、85、86、89、90、及び93から構成されて
いる部分だけがリセットされる。一方、第4出力ノード
がハイ・レベルへ移行したときには、この増幅器の右側
の部分である、トランジスタ18、25、32、33、
36、37、50、59、66、67、75、103、
104、107、108、110、111、115、1
16、及び120から構成されている部分だけがリセッ
トされる。このように、この増幅器は、その片側をリセ
ットするだけで充分なのであり、その理由は、クロック
入力信号CLKIがロー・レベルへ移行したときにその
状態がスタンバイ状態から変化するのは、この増幅器の
片側だけだからである。別の言い方をすれば、第3ノー
ドまたは第4ノードの出力が変化したときには、この増
幅器のノードのうち、そのとき変化したノードだけをリ
セットするようにしているのである。従って、真出力と
相補出力とを出力する増幅器であって、変化したとしな
いとに拘らず全てのノードへリセット信号を供給するよ
うにした増幅器と比べて、図1に示したこの増幅器10
では、その電力消費量が低く抑えられており、なぜなら
ば、多くのノードのうちの半数のノードにだけ、リセッ
ト信号を供給すれば良いようになっているからである。
4出力ノードの電圧がハイ・レベルへ移行したときに、
その結果としてどのような動作が行なわれるかは、容易
に理解されよう。即ち、第3出力ノードがハイ・レベル
へ移行したときには、この増幅器の左側の部分である、
トランジスタ16、22、23、24、26、27、4
6、47、52、54、74、79、80、81、8
2、85、86、89、90、及び93から構成されて
いる部分だけがリセットされる。一方、第4出力ノード
がハイ・レベルへ移行したときには、この増幅器の右側
の部分である、トランジスタ18、25、32、33、
36、37、50、59、66、67、75、103、
104、107、108、110、111、115、1
16、及び120から構成されている部分だけがリセッ
トされる。このように、この増幅器は、その片側をリセ
ットするだけで充分なのであり、その理由は、クロック
入力信号CLKIがロー・レベルへ移行したときにその
状態がスタンバイ状態から変化するのは、この増幅器の
片側だけだからである。別の言い方をすれば、第3ノー
ドまたは第4ノードの出力が変化したときには、この増
幅器のノードのうち、そのとき変化したノードだけをリ
セットするようにしているのである。従って、真出力と
相補出力とを出力する増幅器であって、変化したとしな
いとに拘らず全てのノードへリセット信号を供給するよ
うにした増幅器と比べて、図1に示したこの増幅器10
では、その電力消費量が低く抑えられており、なぜなら
ば、多くのノードのうちの半数のノードにだけ、リセッ
ト信号を供給すれば良いようになっているからである。
【0027】図2は、エミッタ結合ロジック(ECL)
のレベルからCMOSロジックのレベルへ、レベルを移
行させるための、レベル・シフト回路の回路図である。
このレベル・シフト回路130は、リード135上に信
号入力を受け取り、また、リード136上に基準電圧入
力を受け取るようにしたものである。リード135及び
136は、夫々を、差動増幅器131及び差動増幅器1
33の双方に結合してある。これら差動増幅器131と
133とは、夫々の出力をリード137とリード138
とに送出するようにしてあり、送出したそれら出力は、
夫々、反転回路132と反転回路134とへ入力し、そ
して、リード12上とリード14上とに夫々の出力が発
生するようにしてある。リード136は、トランジスタ
139のゲートと、トランジスタ140のゲートとに結
合している。リード135は、トランジスタ141のゲ
ートと、トランジスタ142のゲートとに結合してい
る。トランジスタ139及び141の夫々のソースは、
互いに結合していると共に、リード143を介してトラ
ンジスタ144のドレインに結合している。トランジス
タ144のソースは接地電位に結合している。また、ト
ランジスタ139のドレインは、リード145を介し
て、トランジスタ146のドレインと、トランジスタ1
46、147、及び144の夫々のゲートとに結合して
いる。トランジスタ146及び147の夫々のソース
は、いずれも第2電源に結合している。トランジスタ1
41及び147の夫々のドレインは、互いに結合してい
ると共に、リード137を介して、トランジスタ148
及び149の双方のゲートに結合している。これらトラ
ンジスタ148及び149の夫々のドレインは、リード
12を介して互いに結合している。また、これらトラン
ジスタ148と149とは、反転回路132を形成する
ように相互に連結している。
のレベルからCMOSロジックのレベルへ、レベルを移
行させるための、レベル・シフト回路の回路図である。
このレベル・シフト回路130は、リード135上に信
号入力を受け取り、また、リード136上に基準電圧入
力を受け取るようにしたものである。リード135及び
136は、夫々を、差動増幅器131及び差動増幅器1
33の双方に結合してある。これら差動増幅器131と
133とは、夫々の出力をリード137とリード138
とに送出するようにしてあり、送出したそれら出力は、
夫々、反転回路132と反転回路134とへ入力し、そ
して、リード12上とリード14上とに夫々の出力が発
生するようにしてある。リード136は、トランジスタ
139のゲートと、トランジスタ140のゲートとに結
合している。リード135は、トランジスタ141のゲ
ートと、トランジスタ142のゲートとに結合してい
る。トランジスタ139及び141の夫々のソースは、
互いに結合していると共に、リード143を介してトラ
ンジスタ144のドレインに結合している。トランジス
タ144のソースは接地電位に結合している。また、ト
ランジスタ139のドレインは、リード145を介し
て、トランジスタ146のドレインと、トランジスタ1
46、147、及び144の夫々のゲートとに結合して
いる。トランジスタ146及び147の夫々のソース
は、いずれも第2電源に結合している。トランジスタ1
41及び147の夫々のドレインは、互いに結合してい
ると共に、リード137を介して、トランジスタ148
及び149の双方のゲートに結合している。これらトラ
ンジスタ148及び149の夫々のドレインは、リード
12を介して互いに結合している。また、これらトラン
ジスタ148と149とは、反転回路132を形成する
ように相互に連結している。
【0028】トランジスタ140及び142は、夫々の
ソースが、互いに結合していると共に、リード150を
介してトランジスタ151のドレインに結合している。
このトランジスタ151のソースは接地電位に結合して
いる。トランジスタ142のドレインは、リード152
を介して、トランジスタ153のドレインと、トランジ
スタ151、153、及び154の夫々のゲートとに結
合している。トランジスタ153及び154の夫々のソ
ースは、いずれも第2電源に結合している。トランジス
タ154及び140の夫々のドレインは、互いに結合し
ていると共に、リード138を介して、トランジスタ1
56及び157の双方のゲートに結合している。これら
のトランジスタ156及び157は、CMOS反転回路
134を形成している。トランジスタ156及び157
の夫々のドレインはリード14を介して互いに結合して
いる。トランジスタ156と157は、反転回路134
を形成するように相互に連結している。
ソースが、互いに結合していると共に、リード150を
介してトランジスタ151のドレインに結合している。
このトランジスタ151のソースは接地電位に結合して
いる。トランジスタ142のドレインは、リード152
を介して、トランジスタ153のドレインと、トランジ
スタ151、153、及び154の夫々のゲートとに結
合している。トランジスタ153及び154の夫々のソ
ースは、いずれも第2電源に結合している。トランジス
タ154及び140の夫々のドレインは、互いに結合し
ていると共に、リード138を介して、トランジスタ1
56及び157の双方のゲートに結合している。これら
のトランジスタ156及び157は、CMOS反転回路
134を形成している。トランジスタ156及び157
の夫々のドレインはリード14を介して互いに結合して
いる。トランジスタ156と157は、反転回路134
を形成するように相互に連結している。
【0029】以下に、動作について説明する。先ず、リ
ード135上の入力信号は、リード136上の基準電圧
より高いレベルになることもあれば、低いレベルになる
こともある。リード135上の電圧がリード136上の
電圧よりも高いレベルになった場合には、トランジスタ
141ないし142の方が、トランジスタ139ないし
140よりも導通状態が良くなる。従って、リード13
7ないしリード152上の電圧レベルが低下する一方
で、リード145ないしリード138上の電圧レベルは
上昇する。リード145上の電圧レベルが上昇するとト
ランジスタ144の導通度が上昇し、トランジスタ14
1を流れる電流がその分増大して、リード137をロー
・レベルへプル・ダウンする。リード145上の電圧レ
ベルの上昇は、更に、トランジスタ147の導通度を低
下させ、このことによってもリード137のロー・レベ
ルへの移行が促進される。リード137上のこのロー・
レベルの電圧は、反転回路132を通過して、リード1
2上にハイ・レベルの電圧となって現われる。一方、こ
れに対して相補的な動作として、リード152上の電圧
が低下すると、トランジスタ151の導通性が低下し、
トランジスタ140を流れる電流がその分減少して、リ
ード138上の電圧のハイ・レベルへの移行が促進さ
れ、またそれと同時に、トランジスタ154の導通度も
上昇して、リード138のハイ・レベルへの移行が促進
される。リード138上のハイ・レベルの電圧は、反転
回路134を通過して、リード14上にロー・レベルの
電圧となって現われる。
ード135上の入力信号は、リード136上の基準電圧
より高いレベルになることもあれば、低いレベルになる
こともある。リード135上の電圧がリード136上の
電圧よりも高いレベルになった場合には、トランジスタ
141ないし142の方が、トランジスタ139ないし
140よりも導通状態が良くなる。従って、リード13
7ないしリード152上の電圧レベルが低下する一方
で、リード145ないしリード138上の電圧レベルは
上昇する。リード145上の電圧レベルが上昇するとト
ランジスタ144の導通度が上昇し、トランジスタ14
1を流れる電流がその分増大して、リード137をロー
・レベルへプル・ダウンする。リード145上の電圧レ
ベルの上昇は、更に、トランジスタ147の導通度を低
下させ、このことによってもリード137のロー・レベ
ルへの移行が促進される。リード137上のこのロー・
レベルの電圧は、反転回路132を通過して、リード1
2上にハイ・レベルの電圧となって現われる。一方、こ
れに対して相補的な動作として、リード152上の電圧
が低下すると、トランジスタ151の導通性が低下し、
トランジスタ140を流れる電流がその分減少して、リ
ード138上の電圧のハイ・レベルへの移行が促進さ
れ、またそれと同時に、トランジスタ154の導通度も
上昇して、リード138のハイ・レベルへの移行が促進
される。リード138上のハイ・レベルの電圧は、反転
回路134を通過して、リード14上にロー・レベルの
電圧となって現われる。
【0030】図3は、シミュレーションによって求め
た、回路10が適切に動作しているときの様々な波形を
示したグラフである。図3において、縦軸は電圧を表わ
し、横軸は時間をナノ秒を単位として表わしている。曲
線160は、図1に示した、トランジスタ16のゲート
へ入力する、リード12上の入力信号の波形を示したも
のである。この曲線160は、図3中の0.6ナノ秒の
時点においては3.4ボルトあったものが、1.0ナノ
秒の時刻には0ボルトにまで低下している。クロック信
号である信号CLKIは、0.8ナノ秒の時点から1.
3ナノ秒の時点までの間に、3.6ボルトから0ボルト
へ変化している。この信号CLKIは、曲線162で示
したように、1.04ナノ秒の時点で、1.8ボルトの
電圧レベルを通過している。第1ノードであるリード2
0における電圧は、曲線164で示したように、0ボル
トだったものが、1.2ナノ秒の時点で1.8ボルトま
で上昇している。この曲線164が正方向へ変化するの
は、トランジスタ16が非導通状態になり、トランジス
タ24及び39が導通状態になるからである。反転回路
55の出力であるリード44上の電圧は、曲線166で
示したように、3.6ボルトあったものが、1.33ナ
ノ秒の時点で1.8ボルトまで降下し、そのまま降下し
続けて0ボルトにまで変化している。第3ノードである
リード48における電圧は、反転回路56の出力でもあ
り、また、信号AONを構成している電圧でもあるが、
この電圧は、曲線168で示したように、0ボルトであ
ったものが、1.49ナノ秒の時点で1.8ボルトまで
上昇しており、そのまま上昇し続けて3.6ボルトにま
で変化している。このリード48上の電圧がハイ・レベ
ルへ移行すると、その信号は反転回路77と反転回路7
8とを介して、トランジスタ22のゲートに接続したリ
ード84へ伝搬し、このトランジスタ22を導通状態に
して、第1ノードであるリード20上の電圧をロー・レ
ベルへプル・ダウンする。このリード20上の電圧は、
曲線164に示すように、1.87ナノ秒の時点で1.
8ボルトの電圧レベルを通過している。曲線171は、
リード84上の電圧が0ボルトであったものが、1.7
5ナノ秒の時点では1.8ボルトにまで上昇し、その後
も上昇し続けて3.6ボルトにまで達することを示して
いる。リード84上の電圧がハイ・レベルへ移行する
と、更に、反転回路87の出力であるリード88上の電
圧がロー・レベルへ移行する。曲線170は、このリー
ド88上の電圧が3.6ボルトあったものが、1.9ナ
ノ秒の時点で1.8ボルトまで低下し、そのまま低下し
続けて0ボルトになることを示している。このリード8
8上の電圧がロー・レベルへ移行すると、トランジスタ
54が導通状態になり、リード44上の電圧をハイ・レ
ベルへプル・アップする。リード88上の、このロー・
レベルへ移行する電圧は、更に反転回路91を通過し
て、リード92上に、この反転回路91の、ハイ・レベ
ルへ移行する出力として現われ、トランジスタ93を導
通状態にする。そのため、トランジスタ93は、リード
48上の電圧をロー・レベルへプル・ダウンする。リー
ド44上の電圧のハイ・レベルへの移行により、更に、
トランジスタ46の導通状態への移行が促進され、この
点からも、リード48上の電圧はロー・レベルへプル・
ダウンされ、この結果、リード48上の電圧は、図3の
曲線168に示すように、2.24ナノ秒の時点で1.
8ボルトの電圧レベルを通過することになる。リード4
4上の電圧がハイ・レベルへ移行するときには、曲線1
66に示すように、3.6ボルトまで上昇する間に、
2.04ナノ秒の時点で1.8ボルトの電圧レベルを通
過する。また、曲線172で示したように、リード92
上の電圧は、0ボルトであったものが、2.09ナノ秒
の時点で1.8ボルトの電圧レベルを通過する。クロッ
ク信号CLKIは、曲線162に示すように、0ボルト
から3.6ボルトまで上昇する間に、1.65ナノ秒の
時点で1.8ボルトの電圧レベルを通過する。このクロ
ック信号CLKIがハイ・レベルへ移行するときに、ト
ランジスタ39がターン・オフすると共にトランジスタ
23及び33がターン・オンし、それによって、第1ノ
ード及び第2ノードであるリード20及びリード30上
の電圧が、夫々0ボルトにクランプされて保持される。
た、回路10が適切に動作しているときの様々な波形を
示したグラフである。図3において、縦軸は電圧を表わ
し、横軸は時間をナノ秒を単位として表わしている。曲
線160は、図1に示した、トランジスタ16のゲート
へ入力する、リード12上の入力信号の波形を示したも
のである。この曲線160は、図3中の0.6ナノ秒の
時点においては3.4ボルトあったものが、1.0ナノ
秒の時刻には0ボルトにまで低下している。クロック信
号である信号CLKIは、0.8ナノ秒の時点から1.
3ナノ秒の時点までの間に、3.6ボルトから0ボルト
へ変化している。この信号CLKIは、曲線162で示
したように、1.04ナノ秒の時点で、1.8ボルトの
電圧レベルを通過している。第1ノードであるリード2
0における電圧は、曲線164で示したように、0ボル
トだったものが、1.2ナノ秒の時点で1.8ボルトま
で上昇している。この曲線164が正方向へ変化するの
は、トランジスタ16が非導通状態になり、トランジス
タ24及び39が導通状態になるからである。反転回路
55の出力であるリード44上の電圧は、曲線166で
示したように、3.6ボルトあったものが、1.33ナ
ノ秒の時点で1.8ボルトまで降下し、そのまま降下し
続けて0ボルトにまで変化している。第3ノードである
リード48における電圧は、反転回路56の出力でもあ
り、また、信号AONを構成している電圧でもあるが、
この電圧は、曲線168で示したように、0ボルトであ
ったものが、1.49ナノ秒の時点で1.8ボルトまで
上昇しており、そのまま上昇し続けて3.6ボルトにま
で変化している。このリード48上の電圧がハイ・レベ
ルへ移行すると、その信号は反転回路77と反転回路7
8とを介して、トランジスタ22のゲートに接続したリ
ード84へ伝搬し、このトランジスタ22を導通状態に
して、第1ノードであるリード20上の電圧をロー・レ
ベルへプル・ダウンする。このリード20上の電圧は、
曲線164に示すように、1.87ナノ秒の時点で1.
8ボルトの電圧レベルを通過している。曲線171は、
リード84上の電圧が0ボルトであったものが、1.7
5ナノ秒の時点では1.8ボルトにまで上昇し、その後
も上昇し続けて3.6ボルトにまで達することを示して
いる。リード84上の電圧がハイ・レベルへ移行する
と、更に、反転回路87の出力であるリード88上の電
圧がロー・レベルへ移行する。曲線170は、このリー
ド88上の電圧が3.6ボルトあったものが、1.9ナ
ノ秒の時点で1.8ボルトまで低下し、そのまま低下し
続けて0ボルトになることを示している。このリード8
8上の電圧がロー・レベルへ移行すると、トランジスタ
54が導通状態になり、リード44上の電圧をハイ・レ
ベルへプル・アップする。リード88上の、このロー・
レベルへ移行する電圧は、更に反転回路91を通過し
て、リード92上に、この反転回路91の、ハイ・レベ
ルへ移行する出力として現われ、トランジスタ93を導
通状態にする。そのため、トランジスタ93は、リード
48上の電圧をロー・レベルへプル・ダウンする。リー
ド44上の電圧のハイ・レベルへの移行により、更に、
トランジスタ46の導通状態への移行が促進され、この
点からも、リード48上の電圧はロー・レベルへプル・
ダウンされ、この結果、リード48上の電圧は、図3の
曲線168に示すように、2.24ナノ秒の時点で1.
8ボルトの電圧レベルを通過することになる。リード4
4上の電圧がハイ・レベルへ移行するときには、曲線1
66に示すように、3.6ボルトまで上昇する間に、
2.04ナノ秒の時点で1.8ボルトの電圧レベルを通
過する。また、曲線172で示したように、リード92
上の電圧は、0ボルトであったものが、2.09ナノ秒
の時点で1.8ボルトの電圧レベルを通過する。クロッ
ク信号CLKIは、曲線162に示すように、0ボルト
から3.6ボルトまで上昇する間に、1.65ナノ秒の
時点で1.8ボルトの電圧レベルを通過する。このクロ
ック信号CLKIがハイ・レベルへ移行するときに、ト
ランジスタ39がターン・オフすると共にトランジスタ
23及び33がターン・オンし、それによって、第1ノ
ード及び第2ノードであるリード20及びリード30上
の電圧が、夫々0ボルトにクランプされて保持される。
【0031】この回路10が再び起動可能な状態、即ち
検出動作の可能な状態へ復帰する時刻は、曲線162上
の1.04ナノ秒の時点に対応する点174で示したク
ロック信号CLKIの立下りの時刻から、僅か1.48
ナノ秒が経過しただけの、曲線171上の2.52ナノ
秒に対応する点175で示した時刻である。このように
サイクル・タイムが高速化されているのは、第3ノード
であるリード48上に出力が発生した後には、反転回路
77及び反転回路78を通過するための僅かな遅れ時間
の後に、また第4ノードであるリード68上に出力が発
生した後には、反転回路100及び反転回路101を通
過するための僅かな遅れ時間の後に、いずれも極めて僅
かな遅れ時間しか介在せず、速やかにこの増幅器のリセ
ット動作が開始されるという事実によるものである。別
の言い方をすれば、この増幅器は自動リセット機能を備
えたものであると言うことができ、即ち、リセット動作
を開始するために、外部からのクロック信号を必要とは
していないのである。第3ノードまたは第4ノードに出
力が発生してからリセット動作が開始するまでの遅れ時
間は、反転回路77、78、100、及び101のサイ
ズを変化させることによって調節することができ、この
遅れ時間を設定する際には、出力ノードである第3ノー
ドないし第4ノード上に発生するパルスのパルス幅が、
それら出力ノードに接続した回路に対して、信頼性の高
いスイッチング動作を行なえるだけの充分な幅となるよ
うにする。また、この増幅器は自動リセット機能を備え
たものであるため、クロック駆動回路は、先頭段のセッ
ト、即ち、第1ノード及び第2ノードであるリード20
及びリード30上の電圧のセットのためだけの専用のも
のとすることができ、増幅器リセット回路としての負荷
を負担をせずに済むようになっている。尚、この回路1
0は、その最小サイクル・タイムが1.48ナノ秒であ
るため、クロック速度が675メガヘルツのシステムに
まで、使用することができる。
検出動作の可能な状態へ復帰する時刻は、曲線162上
の1.04ナノ秒の時点に対応する点174で示したク
ロック信号CLKIの立下りの時刻から、僅か1.48
ナノ秒が経過しただけの、曲線171上の2.52ナノ
秒に対応する点175で示した時刻である。このように
サイクル・タイムが高速化されているのは、第3ノード
であるリード48上に出力が発生した後には、反転回路
77及び反転回路78を通過するための僅かな遅れ時間
の後に、また第4ノードであるリード68上に出力が発
生した後には、反転回路100及び反転回路101を通
過するための僅かな遅れ時間の後に、いずれも極めて僅
かな遅れ時間しか介在せず、速やかにこの増幅器のリセ
ット動作が開始されるという事実によるものである。別
の言い方をすれば、この増幅器は自動リセット機能を備
えたものであると言うことができ、即ち、リセット動作
を開始するために、外部からのクロック信号を必要とは
していないのである。第3ノードまたは第4ノードに出
力が発生してからリセット動作が開始するまでの遅れ時
間は、反転回路77、78、100、及び101のサイ
ズを変化させることによって調節することができ、この
遅れ時間を設定する際には、出力ノードである第3ノー
ドないし第4ノード上に発生するパルスのパルス幅が、
それら出力ノードに接続した回路に対して、信頼性の高
いスイッチング動作を行なえるだけの充分な幅となるよ
うにする。また、この増幅器は自動リセット機能を備え
たものであるため、クロック駆動回路は、先頭段のセッ
ト、即ち、第1ノード及び第2ノードであるリード20
及びリード30上の電圧のセットのためだけの専用のも
のとすることができ、増幅器リセット回路としての負荷
を負担をせずに済むようになっている。尚、この回路1
0は、その最小サイクル・タイムが1.48ナノ秒であ
るため、クロック速度が675メガヘルツのシステムに
まで、使用することができる。
【0032】図1において、クロック信号CLKIが果
たしている機能は2つある。第1には、クロックの立下
り時に、先頭段のセット、即ち、第1ノード及び第2ノ
ードであるリード20及びリード30のセットを行なっ
ている。第2には、クロックがハイ・レベルへ移行する
とき(立上り時)に、回路10をスタンバイ状態に設定
しており、これは、トランジスタ23及び33を導通状
態にして、第1ノード及び第2ノードの電圧をロー・レ
ベルへプル・ダウンすることによって行なっている。第
1ノード及び第2ノード上の、それらのロー・レベル
は、夫々、反転回路55と反転回路69とを通過し、更
に反転回路56と反転回路70とを通過して、出力ノー
ドである第3ノード及び第4ノード上の電圧状態を、ス
タンバイ状態であるロー・レベル状態に設定する。ここ
で注意すべきことは、このクロック信号CLKIは、反
転回路のチェイン(連鎖構造)を駆動しているのではな
いということであり、即ち、反転回路55と反転回路6
9とで構成した第2段や、反転回路56と反転回路70
とで構成した第3段に対しては、クロッキングを行なっ
てはいないということである。更には、クロック信号の
立上りを利用して増幅器の段をリセットするのではな
く、出力状態の変化を利用して増幅器の段をリセットす
るようにしている。この出力状態の変化は、リセット・
タイミング・チェインを介して、それより前の段へロジ
ック結合されるようにしてあり、即ち、先ず、第1ノー
ド及び第2ノードへ結合され、そこから反転回路55及
び69へ結合され、そして更に、反転回路56及び70
の第3ノード及び第4ノードへ結合されるようにしてあ
る。自動リセットのための回路を備えていない在来のク
ロック動作式増幅器と比較すると、図1の回路10はサ
イクル・タイムの点において優れており、これは、回路
10のリセット動作をクロック入力信号CLKIから完
全に分離してあるため、出力状態が変化したならば速や
かにそのリセット動作を開始することができることによ
るものである。もし仮に、クロック入力を利用してリセ
ット動作を開始するようにしたならば、この図1の回路
10と同程度の信頼性の高い動作をさせるためには、増
幅器のサイクル・タイムに、クロック・スキューを許容
するための余裕分と、クロックと増幅器の回路の状態変
化との間の時間的なずれを許容するための余裕分とを含
めなければならなず、そのためにサイクル・タイムは長
くならざるを得ない。更に加えて、クロック信号CLK
Iの負荷が同一であるならば、この回路10では、クロ
ック入力と、第3ノード及び第4ノードであるリード4
8及びリード68上の出力との間のゲインを、他のもの
よりも大きなゲインとすることができる。
たしている機能は2つある。第1には、クロックの立下
り時に、先頭段のセット、即ち、第1ノード及び第2ノ
ードであるリード20及びリード30のセットを行なっ
ている。第2には、クロックがハイ・レベルへ移行する
とき(立上り時)に、回路10をスタンバイ状態に設定
しており、これは、トランジスタ23及び33を導通状
態にして、第1ノード及び第2ノードの電圧をロー・レ
ベルへプル・ダウンすることによって行なっている。第
1ノード及び第2ノード上の、それらのロー・レベル
は、夫々、反転回路55と反転回路69とを通過し、更
に反転回路56と反転回路70とを通過して、出力ノー
ドである第3ノード及び第4ノード上の電圧状態を、ス
タンバイ状態であるロー・レベル状態に設定する。ここ
で注意すべきことは、このクロック信号CLKIは、反
転回路のチェイン(連鎖構造)を駆動しているのではな
いということであり、即ち、反転回路55と反転回路6
9とで構成した第2段や、反転回路56と反転回路70
とで構成した第3段に対しては、クロッキングを行なっ
てはいないということである。更には、クロック信号の
立上りを利用して増幅器の段をリセットするのではな
く、出力状態の変化を利用して増幅器の段をリセットす
るようにしている。この出力状態の変化は、リセット・
タイミング・チェインを介して、それより前の段へロジ
ック結合されるようにしてあり、即ち、先ず、第1ノー
ド及び第2ノードへ結合され、そこから反転回路55及
び69へ結合され、そして更に、反転回路56及び70
の第3ノード及び第4ノードへ結合されるようにしてあ
る。自動リセットのための回路を備えていない在来のク
ロック動作式増幅器と比較すると、図1の回路10はサ
イクル・タイムの点において優れており、これは、回路
10のリセット動作をクロック入力信号CLKIから完
全に分離してあるため、出力状態が変化したならば速や
かにそのリセット動作を開始することができることによ
るものである。もし仮に、クロック入力を利用してリセ
ット動作を開始するようにしたならば、この図1の回路
10と同程度の信頼性の高い動作をさせるためには、増
幅器のサイクル・タイムに、クロック・スキューを許容
するための余裕分と、クロックと増幅器の回路の状態変
化との間の時間的なずれを許容するための余裕分とを含
めなければならなず、そのためにサイクル・タイムは長
くならざるを得ない。更に加えて、クロック信号CLK
Iの負荷が同一であるならば、この回路10では、クロ
ック入力と、第3ノード及び第4ノードであるリード4
8及びリード68上の出力との間のゲインを、他のもの
よりも大きなゲインとすることができる。
【0033】図3に示したデータを得るために行なった
シミュレーションにおいては、夫々のトランジスタの実
効ゲート長さは、いずれも、0.5マイクロメートルで
あるものとした。また、夫々のトランジスタのゲート幅
は、そのトランジスタの機能に応じて異ったものとし、
特に、反転回路55、56、69、及び70に関して
は、そのnチャネル形トランジスタのコンダクタンス
が、そのpチャネル形トランジスタのコンダクタンスと
比べて格段に大きいか、または格段に小さい、非対称形
の反転回路であるものとした。図1の引用符号を用いて
具体的な数値を例示すると以下のとおりである。先ず、
トランジスタ26及び36のコンダクタンスは、トラン
ジスタ27ないし37のコンダクタンスの10倍の値と
し、また、トランジスタ47及び67のコンダクタンス
も、トランジスタ46ないし66のコンダクタンスの1
0倍の値とした。トランジスタ52及び50のコンダク
タンスは、トランジスタ27ないし27のコンダクタン
スの1.5倍の値とし、また、トランジスタ74及び7
5のコンダクタンスも、トランジスタ46ないし66の
コンダクタンスの1.5倍の値とした。トランジスタ5
4及び59のコンダクタンスは、トランジスタ26ない
し36のコンダクタンスと同一の値とし、また、トラン
ジスタ93及び120のコンダクタンスも、トランジス
タ47ないし67のコンダクタンスと同一の値とした。
トランジスタ16及び18のコンダクタンスは、トラン
ジスタ22ないし32のコンダクタンスの75%の値と
した。トランジスタ22及び32のコンダクタンスは、
トランジスタ24ないし25のコンダクタンスの2倍の
値とした。トランジスタ23及び33のコンダクタンス
は、トランジスタ22ないし32のコンダクタンスの1
0%の値とし、また、トランジスタ39のコンダクタン
スは、トランジスタ24ないし25のコンダクタンスの
2倍の値とした。トランジスタ26のコンダクタンスは
トランジスタ16のコンダクタンスの4倍の値とし、ま
た、トランジスタ47のコンダクタンスはトランジスタ
26のコンダクタンスの3.5倍の値として、反転回路
55と反転回路56とを通過するときのコンダクタンス
・ゲインが「14」であるようにした。同様に、トラン
ジスタ36のコンダクタンスはトランジスタ18のコン
ダクタンスの4倍とし、また、トランジスタ67のコン
ダクタンスはトランジスタ36のコンダクタンスの3.
5倍の値として、反転回路69と反転回路70とを通過
するときのコンダクタンス・ゲインが「14」であるよ
うにした。尚、ここで、トランジスタのコンダクタンス
というのは、回路の正常な動作中に、あるトランジスタ
がターン・オンしたときに、そのトランジスタがどれだ
けの電流を流すことができるかという能力を言い表わし
たものである。
シミュレーションにおいては、夫々のトランジスタの実
効ゲート長さは、いずれも、0.5マイクロメートルで
あるものとした。また、夫々のトランジスタのゲート幅
は、そのトランジスタの機能に応じて異ったものとし、
特に、反転回路55、56、69、及び70に関して
は、そのnチャネル形トランジスタのコンダクタンス
が、そのpチャネル形トランジスタのコンダクタンスと
比べて格段に大きいか、または格段に小さい、非対称形
の反転回路であるものとした。図1の引用符号を用いて
具体的な数値を例示すると以下のとおりである。先ず、
トランジスタ26及び36のコンダクタンスは、トラン
ジスタ27ないし37のコンダクタンスの10倍の値と
し、また、トランジスタ47及び67のコンダクタンス
も、トランジスタ46ないし66のコンダクタンスの1
0倍の値とした。トランジスタ52及び50のコンダク
タンスは、トランジスタ27ないし27のコンダクタン
スの1.5倍の値とし、また、トランジスタ74及び7
5のコンダクタンスも、トランジスタ46ないし66の
コンダクタンスの1.5倍の値とした。トランジスタ5
4及び59のコンダクタンスは、トランジスタ26ない
し36のコンダクタンスと同一の値とし、また、トラン
ジスタ93及び120のコンダクタンスも、トランジス
タ47ないし67のコンダクタンスと同一の値とした。
トランジスタ16及び18のコンダクタンスは、トラン
ジスタ22ないし32のコンダクタンスの75%の値と
した。トランジスタ22及び32のコンダクタンスは、
トランジスタ24ないし25のコンダクタンスの2倍の
値とした。トランジスタ23及び33のコンダクタンス
は、トランジスタ22ないし32のコンダクタンスの1
0%の値とし、また、トランジスタ39のコンダクタン
スは、トランジスタ24ないし25のコンダクタンスの
2倍の値とした。トランジスタ26のコンダクタンスは
トランジスタ16のコンダクタンスの4倍の値とし、ま
た、トランジスタ47のコンダクタンスはトランジスタ
26のコンダクタンスの3.5倍の値として、反転回路
55と反転回路56とを通過するときのコンダクタンス
・ゲインが「14」であるようにした。同様に、トラン
ジスタ36のコンダクタンスはトランジスタ18のコン
ダクタンスの4倍とし、また、トランジスタ67のコン
ダクタンスはトランジスタ36のコンダクタンスの3.
5倍の値として、反転回路69と反転回路70とを通過
するときのコンダクタンス・ゲインが「14」であるよ
うにした。尚、ここで、トランジスタのコンダクタンス
というのは、回路の正常な動作中に、あるトランジスタ
がターン・オンしたときに、そのトランジスタがどれだ
けの電流を流すことができるかという能力を言い表わし
たものである。
【0034】反転回路77、78、87、91、10
0、101、112、及び118のゲート幅は、第3出
力ノードないし第4出力ノード上のパルスのパルス幅が
750ピコ秒となり、それによってサイクル・タイムが
1.5ナノ秒以下となるように適当な値に調節して定め
た。また特に、図3に示したデータを得るために行なっ
たシミュレーションにおいては、リード48及びリード
68上の第3出力ノード及び第4出力ノードは、4ピコ
ファラドの集中キャパシタンスを駆動するものとした。
0、101、112、及び118のゲート幅は、第3出
力ノードないし第4出力ノード上のパルスのパルス幅が
750ピコ秒となり、それによってサイクル・タイムが
1.5ナノ秒以下となるように適当な値に調節して定め
た。また特に、図3に示したデータを得るために行なっ
たシミュレーションにおいては、リード48及びリード
68上の第3出力ノード及び第4出力ノードは、4ピコ
ファラドの集中キャパシタンスを駆動するものとした。
【0035】図1及び図2に示した回路では、CMOS
トランジスタを採用している。しかしながら、それらの
トランジスタに替えて、別のタイプのトランジスタを用
いることも可能であり、例えば、nチャネル形の金属・
半導体電界効果トランジスタ(MESFET)であって
抵抗負荷ないしはデプレション負荷としたトランジスタ
等を使用することもできる。また、図1及び図2におい
て、相補的変調ドープ電界効果トランジスタ(MODF
ET)を使用することも可能である。更には、図1及び
図2において、コレクタ・ベース間ダイオードをショッ
トキー・ダイオードとしたNPN形及びPNP形のバイ
ポーラ・トランジスタを使用することも可能である。
トランジスタを採用している。しかしながら、それらの
トランジスタに替えて、別のタイプのトランジスタを用
いることも可能であり、例えば、nチャネル形の金属・
半導体電界効果トランジスタ(MESFET)であって
抵抗負荷ないしはデプレション負荷としたトランジスタ
等を使用することもできる。また、図1及び図2におい
て、相補的変調ドープ電界効果トランジスタ(MODF
ET)を使用することも可能である。更には、図1及び
図2において、コレクタ・ベース間ダイオードをショッ
トキー・ダイオードとしたNPN形及びPNP形のバイ
ポーラ・トランジスタを使用することも可能である。
【0036】更に特記すべきこととしては、トランジス
タ24及び25、トランジスタ50及び52、それに、
トランジスタ74及び75が、雑音抑止ラッチ(keep q
uietlatch)として機能しているということがある。こ
れらのラッチがラッチ状態に入った後には、これらトラ
ンジスタのドレインに加わっている電圧がノイズによっ
て変動しても、その電圧変動に耐えることができる。ま
た、これらのラッチは電流が流れる経路を定める手段を
提供している。
タ24及び25、トランジスタ50及び52、それに、
トランジスタ74及び75が、雑音抑止ラッチ(keep q
uietlatch)として機能しているということがある。こ
れらのラッチがラッチ状態に入った後には、これらトラ
ンジスタのドレインに加わっている電圧がノイズによっ
て変動しても、その電圧変動に耐えることができる。ま
た、これらのラッチは電流が流れる経路を定める手段を
提供している。
【0037】以上に説明した、サイクル・タイムを短縮
したクロック動作式CMOS増幅器は、デュアル形の非
対称形差動増幅器として構成した前置増幅器を使用する
ようにしたものであり、この前置増幅器は、図2に示し
たように、ECLレベルの入力信号を増幅して、CMO
Sレベルの正信号及び相補信号にするものである。図2
に示したこの前置増幅器の後方に、図1に示した3段式
の差動増幅器を接続することによって、大負荷(即ち大
容量キャパシタンス負荷)を駆動するための真信号及び
相補信号を発生させることができる。この増幅器の3段
のうちの第1段は、クロック信号CLKIでクロッキン
グするようにしている。この第1段は、nチャネル形の
電流経路を定めるためのデバイスと、pチャネル形のク
ロック動作式ラッチ回路とから構成したものであり、特
に前者の電流経路を定めるためのデバイスは、図2に示
したデュアル形の前置増幅器131及び133からの出
力によって、差動的に駆動するようにしたものである。
第2段及び第3段における高速の増幅動作は、著しい非
対称形とした反転回路によって達成されており、その性
能は、完全クロック動作式の段の性能と殆ど変わらない
ものとなっている。尚、本発明の重要な点の1つを挙げ
るならば、リード48ないしリード68上の出力状態の
変化を利用して、このクロック動作式増幅器のノードの
うちの、その状態が変化したノードだけをリセットする
信号を発生しているため、それによってサイクル・タイ
ムが短縮されると共に、消費電力が低く抑えられている
ということを挙げることができる。
したクロック動作式CMOS増幅器は、デュアル形の非
対称形差動増幅器として構成した前置増幅器を使用する
ようにしたものであり、この前置増幅器は、図2に示し
たように、ECLレベルの入力信号を増幅して、CMO
Sレベルの正信号及び相補信号にするものである。図2
に示したこの前置増幅器の後方に、図1に示した3段式
の差動増幅器を接続することによって、大負荷(即ち大
容量キャパシタンス負荷)を駆動するための真信号及び
相補信号を発生させることができる。この増幅器の3段
のうちの第1段は、クロック信号CLKIでクロッキン
グするようにしている。この第1段は、nチャネル形の
電流経路を定めるためのデバイスと、pチャネル形のク
ロック動作式ラッチ回路とから構成したものであり、特
に前者の電流経路を定めるためのデバイスは、図2に示
したデュアル形の前置増幅器131及び133からの出
力によって、差動的に駆動するようにしたものである。
第2段及び第3段における高速の増幅動作は、著しい非
対称形とした反転回路によって達成されており、その性
能は、完全クロック動作式の段の性能と殆ど変わらない
ものとなっている。尚、本発明の重要な点の1つを挙げ
るならば、リード48ないしリード68上の出力状態の
変化を利用して、このクロック動作式増幅器のノードの
うちの、その状態が変化したノードだけをリセットする
信号を発生しているため、それによってサイクル・タイ
ムが短縮されると共に、消費電力が低く抑えられている
ということを挙げることができる。
【図1】本発明の一実施例の回路図である。
【図2】ECLレベルを、真出力と相補出力とを有する
CMOSレベルへ変換する、レベル変換回路の回路図で
ある。
CMOSレベルへ変換する、レベル変換回路の回路図で
ある。
【図3】図1の実施例が適切な動作をしているときの、
諸々の波形を示したグラフである。
諸々の波形を示したグラフである。
10 増幅回路 12 入力信号用リード 14 基準信号用リード 16、18 電界効果トランジスタ 20 第1ノード 22、23 電界効果トランジスタ 24、25 電界効果トランジスタ 26、27 電界効果トランジスタ 30 第2ノード 32、33 電界効果トランジスタ 36、37 電界効果トランジスタ 39 電界効果トランジスタ 42 クロック信号用リード 46、47 電界効果トランジスタ 48 第3ノード 48' 伝送線 50、52 電界効果トランジスタ 55、56 反転回路 66、67 電界効果トランジスタ 68 第4ノード 68' 伝送線 69、70 反転回路 74、75 電界効果トランジスタ 77、78 反転回路 100、101 反転回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 テリー・アイヴァン・チャペル アメリカ合衆国10501、ニューヨーク州 アマウォーク、アデル・コート(番地な し)アールエフディー (72)発明者 スタンレイ・エベレット・シュスター アメリカ合衆国10527、ニューヨーク州 グラナイト・スプリングス、リチャード・ サマーズ・ロード 23番地
Claims (5)
- 【請求項1】入力信号を増幅するための増幅回路におい
て、 第1トランジスタであって、第1電源に結合した第1端
子、第1出力ノードに結合した第2端子、及び入力信号
端子に結合した第3端子を有する前記第1トランジスタ
と、 第2トランジスタであって、前記第1電源に結合した第
4端子、第2出力ノードに結合した第5端子、及び基準
信号端子に結合した第6端子を有する、前記第2トラン
ジスタと、 前記第1出力ノードへ電流を供給する第1手段、及び前
記第2出力ノードへ電流を供給する第2手段と、 クロック信号端子に結合した第3手段であって、第1時
刻においては、前記第1出力ノード及び前記第2出力ノ
ードの電圧を前記第1電源の電圧にプリセットし、第2
時刻においては、前記クロック信号に応答して自らをデ
ィスエーブルすることにより、前記第1出力ノード及び
前記第2出力ノードが前記第2時刻において前記入力信
号に応答するようにする、前記第3手段と、 前記第1出力ノードは、第1反転回路及び第2反転回路
を介して第3出力ノードに結合しており、 前記第2出力ノードは、第3反転回路及び第4反転回路
を介して第4出力ノードに結合しており、 前記第3出力ノードと前記第1出力ノードとに結合した
第4手段であって、前記第3出力ノードがこれが生じる
一方の電圧レベルにあるときにそれより所定の第1遅れ
時間の経過後に、前記第1出力ノードの電圧を前記第1
電源の電圧へリセットする、前記第4手段と、 前記第4出力ノードと前記第2出力ノードとに結合した
第5手段であって、前記第4出力ノードがこれが生じる
一方の電圧レベルにあるときにそれより所定の第2遅れ
時間の経過後に、前記第2出力ノードの電圧を前記第1
電源の電圧へリセットする、前記第5手段とを備える前
記増幅回路。 - 【請求項2】前記第1トランジスタが電界効果トランジ
スタであり、前記第1端子がソースであり、前記第2端
子がドレインであり、前記第3端子がゲートであり、そ
して前記第2トランジスタが電界効果トランジスタであ
り、前記第4端子がソースであり、前記第5端子がドレ
インであり、前記第6端子がゲートであることを特徴と
する請求項1記載の増幅回路。 - 【請求項3】前記第1手段が第3電界効果トランジスタ
及び第5電界効果トランジスタを含み、前記第3電界効
果トランジスタは、そのゲートが前記第2出力ノードに
結合し、そのドレインが前記第1出力ノードに結合し、
そのソースが前記第5電界効果トランジスタのドレイン
に結合し、前記第5電界効果トランジスタは、そのゲー
トが前記クロック信号に結合し、そのソースが第2電源
に結合しており、そして、前記第2手段が第4電界効果
トランジスタ及び前記第5電界効果トランジスタを含
み、前記第4電界効果トランジスタは、そのゲートが前
記第1出力ノードに結合し、そのドレインが前記第2出
力ノードに結合し、そのソースが前記第5電界効果トラ
ンジスタの前記ドレイン及び前記第3電界効果トランジ
スタの前記ソースに結合していることを特徴とする請求
項2記載の増幅回路。 - 【請求項4】前記第3手段が第6電界効果トランジスタ
及び第7電界効果トランジスタを含み、前記第6電界効
果トランジスタは、そのソースが前記第1電源に結合
し、そのドレインが前記第1出力ノードに結合し、その
ゲートが前記クロック信号に結合し、そして前記第7電
界効果トランジスタは、そのソースが前記第1電源に結
合し、そのドレインが前記第2出力ノードに結合し、そ
のゲートが前記クロック信号に結合していることを特徴
とする請求項3記載の増幅回路。 - 【請求項5】前記第4手段は、入力端が前記第3出力ノ
ードに結合し一定の時間遅れを与える電送線、該電送線
の出力端に結合した第5及び第6反転回路、及びゲート
が前記第6反転回路の出力に結合した第8電界効果トラ
ンジスタを有し、該第8電界効果トランジスタのソース
は前記第1電源に結合し、ドレインは前記第1出力ノー
ドに結合し、そして前記第5手段は、入力端が前記第4
出力ノードに結合し一定の時間遅れを与える電送線、該
電送線の出力端に結合した第7及び第8反転回路、及び
ゲートが前記第8反転回路の出力に結合した第9電界効
果トランジスタを有し、該第9電界効果トランジスタの
ソースは前記第1電源に結合し、ドレインは前記第2出
力ノードに結合していることを特徴とする請求項4記載
の増幅回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/620,512 US5089726A (en) | 1990-11-29 | 1990-11-29 | Fast cycle time clocked amplifier |
US620512 | 1990-11-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04232691A JPH04232691A (ja) | 1992-08-20 |
JPH0793011B2 true JPH0793011B2 (ja) | 1995-10-09 |
Family
ID=24486263
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3231953A Expired - Lifetime JPH0793011B2 (ja) | 1990-11-29 | 1991-09-11 | サイクル・タイムを短縮したクロック動作式増幅器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5089726A (ja) |
EP (1) | EP0487911A3 (ja) |
JP (1) | JPH0793011B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2523998B2 (ja) * | 1991-01-31 | 1996-08-14 | 株式会社東芝 | コンパレ―タ |
JPH05234380A (ja) * | 1992-02-21 | 1993-09-10 | Sharp Corp | 半導体記憶装置 |
TW223172B (en) * | 1992-12-22 | 1994-05-01 | Siemens Ag | Siganl sensing circuits for memory system using dynamic gain memory cells |
US5541536A (en) * | 1995-03-01 | 1996-07-30 | Sun Microsystems, Inc. | Rubberband logic |
US5532625A (en) * | 1995-03-01 | 1996-07-02 | Sun Microsystems, Inc. | Wave propagation logic |
US5633820A (en) * | 1995-06-05 | 1997-05-27 | International Business Machines Corporation | Self-resetting CMOS parallel adder with a bubble pipelined architecture, tri-rail merging logic, and enhanced testability |
GB9920172D0 (en) | 1999-08-25 | 1999-10-27 | Sgs Thomson Microelectronics | Cmos switching cicuitry |
US6617900B1 (en) * | 2000-01-31 | 2003-09-09 | Hewlett-Packard Development Company, L.P. | Arbitrator with no metastable voltage levels on output |
KR100422447B1 (ko) * | 2001-10-09 | 2004-03-11 | 삼성전자주식회사 | 고속 반도체 장치에 채용하기 적합한 레벨 컨버터를가지는 신호컨버팅 장치 및 신호컨버팅 방법 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6032912B2 (ja) * | 1979-09-13 | 1985-07-31 | 株式会社東芝 | Cmosセンスアンプ回路 |
EP0100011B1 (en) * | 1982-07-26 | 1990-10-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device having data transmission and detection means |
US4604533A (en) * | 1982-12-28 | 1986-08-05 | Tokyo Shibaura Denki Kabushiki Kaisha | Sense amplifier |
US4627033A (en) * | 1984-08-02 | 1986-12-02 | Texas Instruments Incorporated | Sense amplifier with reduced instantaneous power |
JPS61224192A (ja) * | 1985-03-29 | 1986-10-04 | Sony Corp | 読出し増幅器 |
US4654831A (en) * | 1985-04-11 | 1987-03-31 | Advanced Micro Devices, Inc. | High speed CMOS current sense amplifier |
US4694205A (en) * | 1985-06-03 | 1987-09-15 | Advanced Micro Devices, Inc. | Midpoint sense amplification scheme for a CMOS DRAM |
US4645954A (en) * | 1985-10-21 | 1987-02-24 | International Business Machines Corp. | ECL to FET interface circuit for field effect transistor arrays |
US4716320A (en) * | 1986-06-20 | 1987-12-29 | Texas Instruments Incorporated | CMOS sense amplifier with isolated sensing nodes |
US4791324A (en) * | 1987-04-10 | 1988-12-13 | Motorola, Inc. | CMOS differential-amplifier sense amplifier |
US4845677A (en) * | 1987-08-17 | 1989-07-04 | International Business Machines Corporation | Pipelined memory chip structure having improved cycle time |
US4845675A (en) * | 1988-01-22 | 1989-07-04 | Texas Instruments Incorporated | High-speed data latch with zero data hold time |
-
1990
- 1990-11-29 US US07/620,512 patent/US5089726A/en not_active Expired - Fee Related
-
1991
- 1991-09-11 JP JP3231953A patent/JPH0793011B2/ja not_active Expired - Lifetime
- 1991-10-29 EP EP19910118385 patent/EP0487911A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP0487911A2 (en) | 1992-06-03 |
US5089726A (en) | 1992-02-18 |
EP0487911A3 (en) | 1993-01-07 |
JPH04232691A (ja) | 1992-08-20 |
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